JP2009145767A - 表示制御回路、表示制御回路の駆動方法及び表示装置 - Google Patents
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Abstract
【解決手段】、表示データが複数フレーム毎に更新され、更新された表示データがGRAM22に複数フレーム毎に書き込まれ、前記GRAM22に書き込まれている前記表示データを1フレーム毎に読み出し、データ補正回路202により、更新された前記表示データが前記GRAM22に書き込まれた直後の少なくとも1フレームにおいて、前記GRAM22から読み出されたデータに補正量を加算して補正した補正データをソースドライバ25に供給して、複数の走査線Lg及び複数の信号線Ldの各交点近傍に配列された複数の表示画素11を有する液晶表示パネル1の各信号線Ldに印加することで、液晶の応答速度を改善する。
【選択図】図1
Description
請求項2に記載の表示制御回路は、請求項1に記載の表示制御回路において、前記補正データは、前記メモリから読み出された前記データに所定の補正量が加算された信号であることを特徴とする。
請求項3に記載の表示制御回路は、請求項1に記載の表示制御回路において、前記制御手段は、前記メモリへ前記表示データが書き込まれた直後の少なくとも1フレームにおいて、前記メモリから読み出された前記データを、前記補正回路により補正して、前記補正データを生成するよう制御する制御回路を更に備えることを特徴とする。
請求項4に記載の表示制御回路は、請求項3に記載の表示制御回路において、前記制御回路は、前記メモリへ前記表示データが書き込まれた直後の2フレームにおいて、前記メモリから読み出された前記データを前記補正回路により補正するよう制御することを特徴とする。
請求項5に記載の表示制御回路は、請求項4に記載の表示制御回路において、前記補正データは、前記メモリから読み出された前記データに所定の補正量が加算された信号であり、
前記メモリへ前記表示データが書き込まれた直後から2フレーム目のフレームにおいて前記メモリから読み出された前記データに対する前記補正量は、前記メモリへ前記表示データが書き込まれた直後のフレームにおいて前記メモリから読み出された前記データに対する前記補正量より小さいことを特徴とする。
請求項6に記載の表示制御回路は、請求項3乃至5のいずれかに記載の表示制御回路において、前記制御回路は、前記補正回路において前記補正を行うか否かを制御する補正制御信号を出力し、前記補正回路は、前記メモリから読み出された前記データと、前記補正制御信号の状態との組み合わせに応じて前記補正データを出力するルックアップテーブルを備えることを特徴とする。
請求項7に記載の表示制御回路の駆動方法は、複数の走査線及び複数の信号線の各交点近傍に複数の表示画素が配列された表示パネルの前記複数の信号線を駆動する信号線駆動回路に、表示データに基づく駆動信号を供給する表示制御回路の駆動方法であって、前記表示データが複数フレーム毎に更新され、更新された前記表示データを該複数フレーム毎にメモリに書き込むステップと、前記メモリに書き込まれている前記表示データを前記複数フレームにおける1フレーム毎に複数回読み出すステップと、前記メモリへ更新された前記表示データが書き込まれた直後の少なくとも1フレームにおいて、前記メモリから読み出したデータを補正した補正データを生成して、前記駆動信号として前記信号線駆動回路に供給するステップと、前記複数フレームの残りのフレームにおいて、前記メモリから読み出した前記データを、前記駆動信号として前記信号線駆動回路に供給するステップと、を含むことを特徴とする。
請求項8に記載の表示制御回路の駆動方法は、請求項7に記載の表示制御回路の駆動方法において、前記補正データの生成は、前記補正データを、前記メモリから読み出された前記データに所定の補正量を加算した信号とするステップを含むことを特徴とする。
請求項9に記載の表示制御回路の駆動方法は、請求項7に記載の表示制御回路の駆動方法において、前記補正データを生成して前記信号線駆動回路に供給するステップは、前記メモリへ前記表示データが書き込まれた直後の2フレームにおいて、前記メモリから読み出した前記データを補正した前記補正データを生成するステップを含むことを特徴とする。
請求項10に記載の表示制御回路の駆動方法は、請求項9に記載の表示制御回路の駆動方法において、前記補正データを生成するステップは、前記2フレームの各フレームにおいて前記メモリから読み出されたそれぞれの前記データに、それぞれ異なる補正量を加算した信号を前記補正データとするステップを含み、前記メモリへ前記表示データが書き込まれた直後から2フレーム目のフレームにおいて前記メモリから読み出された前記データに対する前記補正量は、前記メモリへ前記表示データが書き込まれた直後のフレームにおいて前記メモリから読み出された前記データに対する前記補正量より小さい値に設定されることを特徴とする。
請求項11に記載の表示装置は、複数の走査線及び複数の信号線の各交点近傍に複数の表示画素が配列された表示パネルと、前記液晶表示パネルの前記各走査線を順次選択する走査線駆動回路と、前記液晶表示パネルの前記各信号線に、供給される駆動信号に応じた信号を出力する信号線駆動回路と、表示データが複数フレーム毎に更新され、更新された前記表示データが該複数フレーム毎に書き込まれるメモリと、前記メモリに書き込まれている前記表示データを前記複数フレームにおける1フレーム毎に複数回読み出し、前記信号線駆動回路に供給する制御手段と、を具備し、前記制御手段は、前記メモリへ更新された前記表示データが書き込まれた直後の少なくとも1フレームにおいて、前記メモリから読み出されたデータを補正した補正データを生成して、前記駆動信号として前記信号線駆動回路に供給する補正回路を備えることを特徴とする。
請求項12に記載の表示装置は、請求項11に記載の表示装置において、前記補正データは、前記メモリから読み出された前記データに所定の補正量が加算された信号であることを特徴とする。
請求項13に記載の表示装置は、請求項11に記載の表示装置において、前記制御手段は、前記メモリへ前記表示データが書き込まれた直後の少なくとも1フレームにおいて、前記メモリから読み出された前記データを、前記補正回路により補正して、前記補正データを生成するよう制御する制御回路を更に備えることを特徴とする。
請求項14に記載の表示装置は、請求項13に記載の表示装置において、前記制御回路は、前記メモリへ前記表示データが書き込まれた直後の2フレームにおいて、前記メモリから読み出された前記データを前記補正回路により補正するよう制御することを特徴とする。
請求項15に記載の表示装置は、請求項14に記載の表示装置において、前記補正データは、前記メモリから読み出された前記データに所定の補正量が加算された信号であり、前記メモリへ前記表示データが書き込まれた直後から2フレーム目のフレームにおいて前記メモリから読み出された前記データに対する前記補正量は、前記メモリへ前記表示データが書き込まれた直後のフレームにおいて前記メモリから読み出された前記データに対する前記補正量より小さいことを特徴とする。
請求項16に記載の表示装置は、請求項13乃至15のいずれかに記載の表示装置において、前記制御回路は、前記補正回路において前記補正を行うか否かを制御する補正制御信号を出力し、前記補正回路は、前記メモリから読み出された前記データと、前記補正制御信号の状態との組み合わせに応じて前記補正データを出力するルックアップテーブルを備えることを特徴とする。
図1(A)は、本発明の第1実施形態に係る液晶表示装置の全体構成を示す概略構成図であり、図1(B)は、図1(A)中のデータ補正回路を説明するための図である。
本発明の第2実施形態に係る液晶表示装置の全体構成は、図1(A)に示した第1実施形態に係る液晶表示装置のそれとほぼ同一である。従って、前記第1実施形態と異なる部分のみを説明する。
11…液晶画素(表示画素)
22…グラフィックRAM(GRAM)
24…ゲートドライバ(ゲート駆動回路)
25…ソースドライバ(ソース駆動回路)
26…階調電圧回路
200…表示駆動回路
201…制御回路
202…データ補正回路
250…表示制御回路
Clc…液晶容量
ITFT…画素トランジスタ
Lg…走査線
Ld…信号線
Cs…蓄積容量
D5:D0,d5:d0…表示データ
WR…書き込みクロック
RD…読み出しクロック
FRAME…タイミング制御信号
HOSEI…補正制御信号
Claims (16)
- 複数の走査線及び複数の信号線の各交点近傍に複数の表示画素が配列された表示パネルの前記複数の信号線を駆動する信号線駆動回路に、表示データに基づく駆動信号を供給する表示制御回路であって、
前記表示データが複数フレーム毎に更新され、更新された前記表示データが該複数フレーム毎に書き込まれるメモリと、
前記メモリに書き込まれている前記表示データを前記複数フレームにおける1フレーム毎に複数回読み出し、前記信号線駆動回路に供給する制御手段と、
を具備し、
前記制御手段は、前記メモリへ更新された前記表示データが書き込まれた直後の少なくとも1フレームにおいて、前記メモリから読み出されたデータを補正した補正データを生成して、前記駆動信号として前記信号線駆動回路に供給する補正回路を備えることを特徴とする表示制御回路。 - 前記補正データは、前記メモリから読み出された前記データに所定の補正量が加算された信号であることを特徴とする請求項1に記載の表示制御回路。
- 前記制御手段は、前記メモリへ前記表示データが書き込まれた直後の少なくとも1フレームにおいて、前記メモリから読み出された前記データを、前記補正回路により補正して、前記補正データを生成するよう制御する制御回路を更に備えることを特徴とする請求項1に記載の表示制御回路。
- 前記制御回路は、前記メモリへ前記表示データが書き込まれた直後の2フレームにおいて、前記メモリから読み出された前記データを前記補正回路により補正するよう制御することを特徴とする請求項3に記載の表示制御回路。
- 前記補正データは、前記メモリから読み出された前記データに所定の補正量が加算された信号であり、
前記メモリへ前記表示データが書き込まれた直後から2フレーム目のフレームにおいて前記メモリから読み出された前記データに対する前記補正量は、前記メモリへ前記表示データが書き込まれた直後のフレームにおいて前記メモリから読み出された前記データに対する前記補正量より小さいことを特徴とする請求項4に記載の表示制御回路。 - 前記制御回路は、前記補正回路において前記補正を行うか否かを制御する補正制御信号を出力し、
前記補正回路は、前記メモリから読み出された前記データと、前記補正制御信号の状態との組み合わせに応じて前記補正データを出力するルックアップテーブルを備えることを特徴とする請求項3乃至5のいずれかに記載の表示制御回路。 - 複数の走査線及び複数の信号線の各交点近傍に複数の表示画素が配列された表示パネルの前記複数の信号線を駆動する信号線駆動回路に、表示データに基づく駆動信号を供給する表示制御回路の駆動方法であって、
前記表示データが複数フレーム毎に更新され、更新された前記表示データを該複数フレーム毎にメモリに書き込むステップと、
前記メモリに書き込まれている前記表示データを前記複数フレームにおける1フレーム毎に複数回読み出すステップと、
前記メモリへ更新された前記表示データが書き込まれた直後の少なくとも1フレームにおいて、前記メモリから読み出したデータを補正した補正データを生成して、前記駆動信号として前記信号線駆動回路に供給するステップと、
前記複数フレームの残りのフレームにおいて、前記メモリから読み出した前記データを、前記駆動信号として前記信号線駆動回路に供給するステップと、
を含むことを特徴とする表示制御回路の駆動方法。 - 前記補正データの生成は、前記補正データを、前記メモリから読み出された前記データに所定の補正量を加算した信号とするステップを含むことを特徴とする請求項7に記載の表示制御回路の駆動方法。
- 前記補正データを生成して前記信号線駆動回路に供給するステップは、前記メモリへ前記表示データが書き込まれた直後の2フレームにおいて、前記メモリから読み出した前記データを補正した前記補正データを生成するステップを含むことを特徴とする請求項7に記載の表示制御回路の駆動方法。
- 前記補正データを生成するステップは、前記2フレームの各フレームにおいて前記メモリから読み出されたそれぞれの前記データに、それぞれ異なる補正量を加算した信号を前記補正データとするステップを含み、
前記メモリへ前記表示データが書き込まれた直後から2フレーム目のフレームにおいて前記メモリから読み出された前記データに対する前記補正量は、前記メモリへ前記表示データが書き込まれた直後のフレームにおいて前記メモリから読み出された前記データに対する前記補正量より小さい値に設定されることを特徴とする請求項9に記載の表示制御回路の駆動方法。 - 複数の走査線及び複数の信号線の各交点近傍に複数の表示画素が配列された表示パネルと、
前記液晶表示パネルの前記各走査線を順次選択する走査線駆動回路と、
前記液晶表示パネルの前記各信号線に、供給される駆動信号に応じた信号を出力する信号線駆動回路と、
表示データが複数フレーム毎に更新され、更新された前記表示データが該複数フレーム毎に書き込まれるメモリと、
前記メモリに書き込まれている前記表示データを前記複数フレームにおける1フレーム毎に複数回読み出し、前記信号線駆動回路に供給する制御手段と、
を具備し、
前記制御手段は、前記メモリへ更新された前記表示データが書き込まれた直後の少なくとも1フレームにおいて、前記メモリから読み出されたデータを補正した補正データを生成して、前記駆動信号として前記信号線駆動回路に供給する補正回路を備えることを特徴とする表示装置。 - 前記補正データは、前記メモリから読み出された前記データに所定の補正量が加算された信号であることを特徴とする請求項11に記載の表示装置。
- 前記制御手段は、前記メモリへ前記表示データが書き込まれた直後の少なくとも1フレームにおいて、前記メモリから読み出された前記データを、前記補正回路により補正して、前記補正データを生成するよう制御する制御回路を更に備えることを特徴とする請求項11に記載の表示装置。
- 前記制御回路は、前記メモリへ前記表示データが書き込まれた直後の2フレームにおいて、前記メモリから読み出された前記データを前記補正回路により補正するよう制御することを特徴とする請求項13に記載の表示装置。
- 前記補正データは、前記メモリから読み出された前記データに所定の補正量が加算された信号であり、
前記メモリへ前記表示データが書き込まれた直後から2フレーム目のフレームにおいて前記メモリから読み出された前記データに対する前記補正量は、前記メモリへ前記表示データが書き込まれた直後のフレームにおいて前記メモリから読み出された前記データに対する前記補正量より小さいことを特徴とする請求項14に記載の表示装置。 - 前記制御回路は、前記補正回路において前記補正を行うか否かを制御する補正制御信号を出力し、
前記補正回路は、前記メモリから読み出された前記データと、前記補正制御信号の状態との組み合わせに応じて前記補正データを出力するルックアップテーブルを備えることを特徴とする請求項13乃至15のいずれかに記載の表示装置。
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