JP2009143241A - Driver, led array, led head, and image formation device equipped with these - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To attempt the miniaturization of a driver, an LED array, an LED head, and an image forming device which equips them by planning the miniaturization of a light emitting element in a perpendicular direction to the arraying direction of the light emitting elements. <P>SOLUTION: This driver, which time division drives a plurality of light emitting elements arrayed at an equal interval in an approximate linear line and which has a longitudinal shape in the arraying direction of the plurality of the light emitting elements is equipped with data terminals DATA13 to DATA0 which input data indicating the flashing information of the plurality of the light emitting elements, a clock terminal CLK which inputs a clock signal to synchronize the transfer timing of the data to the plurality of the light emitting elements, and power source terminals VDD7 to VDD9 which drive the plurality of the light emitting elements. The clock terminal CLK is disposed at the longitudinal direction inside of the driver from the data terminals DATA13 to DATA0. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、駆動装置、ＬＥＤアレイ、ＬＥＤヘッド、及びこれらを備えた画像形成装置に関する。   The present invention relates to a drive device, an LED array, an LED head, and an image forming apparatus including these.

従来、プリンタを始めとする電子写真方式の画像形成装置は、例えばＬＥＤ（Light Emitting Diode）素子等の発光素子を複数個配列して製造した発光素子アレイチップ、及びこれに対応する駆動装置を一組とし、これらを複数個配列した露光ヘッドを備える。このとき、発光素子アレイチップと駆動装置は、露光ヘッド全体の小型化を図るべく、駆動素子の配列方向と垂直方向に配列されている。   2. Description of the Related Art Conventionally, an electrophotographic image forming apparatus such as a printer includes a light emitting element array chip manufactured by arranging a plurality of light emitting elements such as LED (Light Emitting Diode) elements, and a driving device corresponding to the chip. An exposure head in which a plurality of these are arranged is provided. At this time, the light emitting element array chip and the driving device are arranged in a direction perpendicular to the arrangement direction of the driving elements in order to reduce the size of the entire exposure head.

近年、この様な画像形成装置に対しては高画質化が望まれており、これに応じて露光ヘッドに用いられる発光素子、及び駆動素子の構造を高密度化が施され、さらにこれらを相互に接続するために電極パッド間のピッチの狭小化も著しく進んでいる。この様な発光素子アレイ、又は駆動回路としては、特許文献１及び特許文献２に記載された発明がある。   In recent years, high image quality has been desired for such an image forming apparatus, and accordingly, the structures of the light emitting element and the driving element used in the exposure head have been increased in density, and these are mutually connected. The pitch between electrode pads has been significantly reduced in order to connect to the electrode. As such a light emitting element array or a drive circuit, there are inventions described in Patent Document 1 and Patent Document 2.

特開２００１−１３８５６７公報JP 2001-138567 A 特開平１０−３５０１１公報JP-A-10-35011

具体的には、この特許文献１に記載された駆動回路は、駆動装置の一辺に発光素子アレイチップと接続する為の電極パッドを、他辺に電源や制御信号の電極パッドを配列することで、ワイヤポンディング等を行う為の間隔を設ける構成としている。   Specifically, the driving circuit described in Patent Document 1 has an electrode pad for connecting to the light emitting element array chip on one side of the driving device and an electrode pad for power supply and control signals arranged on the other side. In addition, an interval for performing wire bonding or the like is provided.

また、特許文献２に記載された発光素子アレイは、駆動回路と発光素子アレイチップのアノード端子側とを接続する配線、又はカソード端子側とを接続する配線を、マトリクス状に形成することで、電極パッドの数を減らす構成とし、各々の駆動回路の制御によって、目的の発光素子のみを駆動する構成としている。   In addition, the light emitting element array described in Patent Document 2 is formed by forming a wiring connecting the driving circuit and the anode terminal side of the light emitting element array chip, or a wiring connecting the cathode terminal side in a matrix. The configuration is such that the number of electrode pads is reduced, and only the target light emitting element is driven by the control of each drive circuit.

しかしながら、上述の技術では、発光素子の配列方向の電極パッド間のピッチの狭小化を望むことができるが、発光素子アレイ、及び駆動装置の配列方向、すなわち駆動素子の配列方向とは垂直方向への小型化を図ることはできないという問題があった。   However, in the above-described technique, it is possible to reduce the pitch between the electrode pads in the arrangement direction of the light emitting elements, but in the direction perpendicular to the arrangement direction of the light emitting element array and the driving device, that is, the arrangement direction of the driving elements. There was a problem that it was not possible to reduce the size.

そこで、本発明はこの様な実情に鑑みてなされたものであり、上述の様な駆動回路において、発光素子の配列方向とは垂直方向の小型化を図ることで、駆動装置、ＬＥＤアレイ、ＬＥＤヘッド、及びこれらを備える画像形成装置の小型化を図ることを目的とする。   Therefore, the present invention has been made in view of such circumstances, and in the drive circuit as described above, the drive device, the LED array, and the LED can be reduced by downsizing the light emitting element in the direction perpendicular to the arrangement direction. It is an object of the present invention to reduce the size of a head and an image forming apparatus including these.

そこで本発明に係る駆動装置は、略直線状に等間隔で配列された複数の発光素子を時分割駆動し、複数の発光素子の配列方向に長手形状を有する駆動装置であって、複数の発光素子の点滅情報を示すデータが入力されるデータ端子と、複数の発光素子に対する前記データの転送タイミングを同期させるためのクロック信号を入力するクロック端子と、複数の発光素子を駆動するための電源端子とを備え、クロック端子は、データ端子より駆動装置の長手方向内側に配設されたことを特徴とする。   Accordingly, a drive device according to the present invention is a drive device that drives a plurality of light emitting elements arranged in a substantially straight line at equal intervals in a time-sharing manner and has a longitudinal shape in the arrangement direction of the plurality of light emitting elements, A data terminal for inputting data indicating blinking information of the element, a clock terminal for inputting a clock signal for synchronizing the transfer timing of the data to the plurality of light emitting elements, and a power supply terminal for driving the plurality of light emitting elements The clock terminal is arranged on the inner side in the longitudinal direction of the driving device from the data terminal.

この構成において、電源端子は、クロック端子に隣接させて設けられてもよい。さらに電源端子は、該電源端子から駆動装置の長手方向に延在する渡しパターンと接続されたこととしてもよい。   In this configuration, the power supply terminal may be provided adjacent to the clock terminal. Furthermore, the power supply terminal may be connected to a transfer pattern extending from the power supply terminal in the longitudinal direction of the driving device.

この様に、本発明によれば駆動装置全体として、発光素子の配列方向と垂直方向の小型化を図ることができる。   As described above, according to the present invention, the entire drive device can be downsized in the direction perpendicular to the arrangement direction of the light emitting elements.

第１の実施の形態として示す画像形成装置のブロック図であり、画像形成装置の構成について説明する為の図である。1 is a block diagram of an image forming apparatus shown as a first embodiment and is a diagram for explaining a configuration of the image forming apparatus. FIG. 同画像形成装置のＬＥＤヘッドのブロック図であり、同ＬＥＤヘッドの構成について説明する為の図である。It is a block diagram of the LED head of the image forming apparatus, and is a diagram for explaining the configuration of the LED head. 同ＬＥＤヘッドのドライバのブロック図であり、同ドライバの構成について説明する為の図である。It is a block diagram of the driver of the LED head, and is a diagram for explaining the configuration of the driver. 同ドライバの回路図である。It is a circuit diagram of the driver. 同ドライバのメモリ回路の回路図であり、同メモリ回路の構成について説明する為の図である。It is a circuit diagram of the memory circuit of the driver, and is a diagram for explaining the configuration of the memory circuit. 同ドライバのマルチプレクサ回路の回路図であり、同マルチプレクサ回路の構成について説明する為の図である。It is a circuit diagram of the multiplexer circuit of the driver, and is a diagram for explaining the configuration of the multiplexer circuit. 同ドライバの駆動回路の回路図であり、同駆動回路の構成について説明する為の図である。It is a circuit diagram of the drive circuit of the driver, and is a diagram for explaining the configuration of the drive circuit. 同ドライバの動作を示す図である。It is a figure which shows operation | movement of the driver. 図８の要部を拡大した図である。It is the figure which expanded the principal part of FIG. 図８の要部を拡大した図である。It is the figure which expanded the principal part of FIG. 従来用いられていたＬＥＤヘッドのドライバＩＣの上面図であり、同ＬＥＤヘッドの構成について説明する為の図である。It is a top view of the driver IC of the LED head used conventionally, and is a figure for demonstrating the structure of the LED head. 同ＬＥＤヘッドのドライバＩＣの回路図である。It is a circuit diagram of driver IC of the LED head. 従来用いられていたＬＥＤヘッドのドライバＩＣの上面図であり、同ＬＥＤヘッドの構成について説明する為の図である。It is a top view of the driver IC of the LED head used conventionally, and is a figure for demonstrating the structure of the LED head. 同ＬＥＤヘッドのＬＥＤアレイの上面図であり、同ＬＥＤアレイの構成について説明する為の図である。It is a top view of the LED array of the LED head, and is a figure for demonstrating the structure of the LED array. 同ＬＥＤアレイのＡＡ´断面の断面図である。It is sectional drawing of the AA 'cross section of the LED array. 同ＬＥＤヘッドの側面図である。It is a side view of the LED head. 同ＬＥＤヘッドの上面図である。It is a top view of the LED head. 第１の実施の形態に係る画像形成装置に備えられたドライバＩＣの上面図であり、同ドライバＩＣの構成について説明する為の図である。FIG. 3 is a top view of a driver IC provided in the image forming apparatus according to the first embodiment, and is a diagram for explaining a configuration of the driver IC. 同画像形成装置のＬＥＤヘッドの側面図であり、同ＬＥＤヘッドの構成について説明する為の図である。It is a side view of the LED head of the image forming apparatus, and is a diagram for explaining the configuration of the LED head. 同ＬＥＤヘッドの上面図であり、同ＬＥＤヘッドの構成について説明する為の図である。It is a top view of the LED head, and is a diagram for explaining the configuration of the LED head. 従来用いられていたＬＥＤヘッドの要部上面図であり、同ＬＥＤヘッドの構成について説明する為の図である。It is a principal part top view of the LED head used conventionally, and is a figure for demonstrating the structure of the LED head. 第２の実施の形態に係るＬＥＤヘッドの要部上面図であり、同ＬＥＤヘッドの構成について説明する為の図である。It is a principal part top view of the LED head which concerns on 2nd Embodiment, and is a figure for demonstrating the structure of the LED head. 第３の実施の形態に係るＬＥＤアレイの要部上面図であり、同ＬＥＤアレイの構成について説明する為の図である。It is a principal part top view of the LED array which concerns on 3rd Embodiment, and is a figure for demonstrating the structure of the LED array. 同ＬＥＤヘッドが印刷データ信号を処理する際の動作を示す図である。It is a figure which shows the operation | movement at the time of the LED head processing a print data signal. 同ＬＥＤヘッドが印刷データ信号を処理する際の動作を示す図である。It is a figure which shows the operation | movement at the time of the LED head processing a print data signal. 同ＬＥＤヘッドが補正データ信号を処理する際の動作を示す図である。It is a figure which shows the operation | movement at the time of the LED head processing a correction data signal. 図２６の要部を拡大した図である。It is the figure which expanded the principal part of FIG. 図２６の要部を拡大した図である。It is the figure which expanded the principal part of FIG. 図２６の要部を拡大した図である。It is the figure which expanded the principal part of FIG. 図２６の要部を拡大した図である。It is the figure which expanded the principal part of FIG. 図２６の要部を拡大した図である。It is the figure which expanded the principal part of FIG. 図２６の要部を拡大した図である。It is the figure which expanded the principal part of FIG. 図２６の要部を拡大した図である。It is the figure which expanded the principal part of FIG. 図２６の要部を拡大した図である。It is the figure which expanded the principal part of FIG. 第３の実施の形態の変形例を示す図であり、変形例として示すＬＥＤアレイの要部上面図である。It is a figure which shows the modification of 3rd Embodiment, and is the principal part top view of the LED array shown as a modification. 第４の実施の形態として示すＬＥＤヘッドの側面図であり、同ＬＥＤヘッドの構成について説明する為の図である。It is a side view of the LED head shown as 4th Embodiment, and is a figure for demonstrating the structure of the LED head. 同ＬＥＤヘッドの要部上面図である。It is a principal part top view of the LED head. 同ＬＥＤヘッドのＬＥＤアレイの要部上面図であり、同ＬＥＤアレイの構成について説明する為の図である。It is a principal part top view of the LED array of the LED head, and is a figure for demonstrating the structure of the LED array. 同ＬＥＤヘッドのＬＥＤアレイの要部上面図であり、同ＬＥＤアレイの構成について説明する為の図である。It is a principal part top view of the LED array of the LED head, and is a figure for demonstrating the structure of the LED array. 同ＬＥＤヘッドのＬＥＤアレイの要部上面図であり、同ＬＥＤアレイの構成について説明する為の図である。It is a principal part top view of the LED array of the LED head, and is a figure for demonstrating the structure of the LED array. 同ＬＥＤヘッドのＬＥＤアレイの要部上面図であり、同ＬＥＤアレイの構成について説明する為の図である。It is a principal part top view of the LED array of the LED head, and is a figure for demonstrating the structure of the LED array. 同ＬＥＤヘッドのＬＥＤアレイの要部上面図であり、同ＬＥＤアレイの構成について説明する為の図である。It is a principal part top view of the LED array of the LED head, and is a figure for demonstrating the structure of the LED array. 同ＬＥＤヘッドのＬＥＤアレイの要部上面図であり、同ＬＥＤアレイの構成について説明する為の図である。It is a principal part top view of the LED array of the LED head, and is a figure for demonstrating the structure of the LED array. 同ＬＥＤヘッドのＬＥＤアレイの要部上面図であり、同ＬＥＤアレイの構成について説明する為の図である。It is a principal part top view of the LED array of the LED head, and is a figure for demonstrating the structure of the LED array. 同ＬＥＤヘッドのＬＥＤアレイの要部上面図であり、同ＬＥＤアレイの構成について説明する為の図である。It is a principal part top view of the LED array of the LED head, and is a figure for demonstrating the structure of the LED array. 図３８に示すＬＥＤアレイの一部をさらに拡大した図である。It is the figure which expanded further a part of LED array shown in FIG. 同ＬＥＤアレイのＢＢ´断面の断面図である。It is sectional drawing of BB 'cross section of the LED array. 第５の実施の形態として示すＬＥＤアレイの要部上面図であり、同ＬＥＤアレイの構成について説明する為の図である。It is a principal part top view of the LED array shown as 5th Embodiment, and is a figure for demonstrating the structure of the LED array. 同ＬＥＤアレイのＣＣ´断面の断面図である。It is sectional drawing of CC 'cross section of the LED array.

以下、本発明を適用した具体的な実施の形態について図面を参照しながら詳細に説明する。   Hereinafter, specific embodiments to which the present invention is applied will be described in detail with reference to the drawings.

第１の実施の形態に係る画像形成装置は、図１に示す様に、図示せぬ情報処理装置から画像情報を受信し、用紙上に当該画像情報に基づく画像を形成する為に各部の制御を行う印刷制御部１を備える。印刷制御部１は、マイクロプロセッサ、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）、入出力ポート、及びタイマ等によって構成されている。この様な印刷制御部１は、図示せぬ情報処理装置から入力された制御信号ＳＧ１、及びドットマップデータを一次元的に配列して構成されるビデオ信号ＳＧ２に基づいて画像形成装置全体のシーケンス制御を行う。具体的には、印刷制御部１は、制御信号ＳＧ１に基づいて、定着器温度センサ３を用いて、ヒータ５を内蔵する定着器７の表面温度を検出する。そして、印刷制御部１は、ここで検出した温度に基づいてヒータ５をオン／オフ制御することで、定着器７の表面温度を、現像剤画像を記録媒体としての用紙上に定着することが可能な温度に維持する。   As shown in FIG. 1, the image forming apparatus according to the first embodiment receives image information from an information processing apparatus (not shown), and controls each unit to form an image based on the image information on a sheet. The printing control unit 1 is provided. The print control unit 1 includes a microprocessor, a ROM (Read Only Memory), a RAM (Random Access Memory), an input / output port, a timer, and the like. Such a print control unit 1 is a sequence of the entire image forming apparatus based on a control signal SG1 input from an information processing apparatus (not shown) and a video signal SG2 configured by one-dimensionally arranging dot map data. Take control. Specifically, the printing control unit 1 detects the surface temperature of the fixing device 7 including the heater 5 using the fixing device temperature sensor 3 based on the control signal SG1. Then, the print control unit 1 can fix the surface temperature of the fixing device 7 on a sheet as a recording medium by controlling the heater 5 on / off based on the detected temperature. Maintain at a possible temperature.

また、画像形成装置は、図示せぬ像担持体を帯電させる帯電ローラ９、及び現像された現像剤画像を用紙上に転写する転写器１１を駆動する現像・転写プロセス用モータ１３を備える。この現像・転写プロセス用モータ１３は、帯電ローラ９、及び転写器１１を構成する各部に駆動力を入力する駆動源である。そして、この様な現像・転写プロセス用モータ１３は、ドライバ１５の制御のもと駆動する。そしてドライバ１５は、印刷制御部１の制御のもと、現像・転写プロセス用モータ１３の駆動を制御する。具体的には、印刷制御部１は、ドライバ１５を介して現像・転写プロセス用モータ１３を駆動すると共に、帯電ローラ９を帯電する帯電用高圧電源１７を用いて帯電ローラ９を帯電する。またこのとき印刷制御部１は、転写器１１を帯電する転写用高圧電源１９を用いて転写器１１を帯電する。   The image forming apparatus also includes a charging roller 9 that charges an image carrier (not shown) and a developing / transfer process motor 13 that drives a transfer unit 11 that transfers the developed developer image onto a sheet. The development / transfer process motor 13 is a drive source that inputs a drive force to each part of the charging roller 9 and the transfer unit 11. Such a development / transfer process motor 13 is driven under the control of a driver 15. The driver 15 controls the driving of the development / transfer process motor 13 under the control of the print control unit 1. Specifically, the print control unit 1 drives the development / transfer process motor 13 via the driver 15 and charges the charging roller 9 using a charging high-voltage power supply 17 that charges the charging roller 9. At this time, the printing control unit 1 charges the transfer unit 11 using a transfer high-voltage power source 19 that charges the transfer unit 11.

また、画像形成装置は、用紙を所定の媒体搬送経路に従って搬送する各部に駆動力を入力する用紙送りモータ２１を備える。そして、用紙送りモータ２１は、ドライバ２３の制御のもと駆動する。そしてドライバ２３は、印刷制御部１の制御のもと、用紙送りモータ２１を駆動する。具体的には、印刷制御部１は、用紙残量センサ２５を用いて図示せぬスタッカに堆積した用紙の残量を検出し、用紙サイズセンサ２７を用いて当該用紙のサイズを検出する。そして印刷制御部１は、これら検出結果に基づいて用紙の有無、及びサイズを識別し、ドライバ２３を用いて用紙送りモータ２１を駆動することで用紙を媒体搬送経路に従って搬送する。そして用紙が用紙入口センサ２９に到達すると、印刷制御部１は、用紙入口センサ２９の検出結果に基づいて、用紙が現像プロセスを実行する図示せぬ現像装置及び転写器１１の間を通過するタイミングを計測する。そして印刷制御部１は計測した結果に基づいて制御信号ＳＧ１を入力した情報処理装置に対して、ビデオ信号ＳＧ２の入力を要求するタイミング信号ＳＧ３を送信する。   In addition, the image forming apparatus includes a sheet feed motor 21 that inputs a driving force to each unit that conveys a sheet along a predetermined medium conveyance path. The paper feed motor 21 is driven under the control of the driver 23. The driver 23 drives the paper feed motor 21 under the control of the print control unit 1. Specifically, the print control unit 1 detects the remaining amount of paper accumulated on a stacker (not shown) using the paper remaining amount sensor 25, and detects the size of the paper using the paper size sensor 27. The print control unit 1 identifies the presence and size of the sheet based on the detection results, and drives the sheet feeding motor 21 using the driver 23 to convey the sheet along the medium conveyance path. When the paper reaches the paper entrance sensor 29, the print control unit 1 determines the timing at which the paper passes between the developing device (not shown) that executes the development process and the transfer device 11 based on the detection result of the paper entrance sensor 29. Measure. Then, the print control unit 1 transmits a timing signal SG3 requesting the input of the video signal SG2 to the information processing apparatus that has input the control signal SG1 based on the measurement result.

情報処理装置からビデオ信号ＳＧ２が入力されると、印刷制御部１は、ビデオ信号ＳＧ２に基づいて印刷データ信号ＨＤ−ＤＡＴＡを生成し、当該印刷データ信号ＨＤ−ＤＡＴＡを、図示せぬ像担持体上にビデオ信号ＳＧ２に基づく潜像画像を露光するＬＥＤヘッド３１に入力する。ここで、情報処理装置から入力されるビデオ信号ＳＧ２は、用紙上に印刷される現像剤画像の１ライン分のビデオ信号である。そして情報処理装置は、画像形成装置からタイミング信号ＳＧ３が送信される度に、現像剤画像１ライン分のビデオ信号ＳＧ２を画像形成装置に送信する。   When the video signal SG2 is input from the information processing apparatus, the print control unit 1 generates the print data signal HD-DATA based on the video signal SG2, and the print data signal HD-DATA is sent to the image carrier (not shown). A latent image based on the video signal SG2 is input to the LED head 31 for exposure. Here, the video signal SG2 input from the information processing apparatus is a video signal for one line of the developer image printed on the paper. The information processing apparatus transmits a video signal SG2 for one line of the developer image to the image forming apparatus every time the timing signal SG3 is transmitted from the image forming apparatus.

ＬＥＤヘッド３１は、１ドット分の潜像画像を露光するＬＥＤ素子を直線状に複数個配列して形成される。そして、印刷制御部１にビデオ信号ＳＧ２が入力されると、印刷制御部１は、ビデオ信号ＳＧ２に基づく印刷データ信号ＨＤ−ＤＡＴＡを生成し、ＬＥＤヘッド３１に入力する。また、印刷制御部１は、ＬＥＤヘッド３１に印刷データ信号ＨＤ−ＤＡＴＡを入力すると共に、ラッチ信号ＨＤ−ＬＯＡＤをＬＥＤヘッド３１に入力する。   The LED head 31 is formed by linearly arranging a plurality of LED elements that expose a latent image of one dot. When the video signal SG2 is input to the print control unit 1, the print control unit 1 generates a print data signal HD-DATA based on the video signal SG2 and inputs the print data signal HD-DATA to the LED head 31. Further, the print control unit 1 inputs the print data signal HD-DATA to the LED head 31 and also inputs the latch signal HD-LOAD to the LED head 31.

また、印刷制御部１は、ラッチ信号ＨＤ−ＬＯＡＤに基づいて印刷データ信号ＨＤ−ＤＡＴＡがＬＥＤヘッド３１にラッチされた後、ＬＥＤヘッド３１に負論理のストローブ信号ＨＤ−ＳＴＢ−Ｎを入力することで、ＬＥＤヘッド３１が備える後述するＬＥＤ素子を発光制御する。   The print control unit 1 inputs a negative logic strobe signal HD-STB-N to the LED head 31 after the print data signal HD-DATA is latched by the LED head 31 based on the latch signal HD-LOAD. Thus, light emission control is performed on an LED element, which will be described later, included in the LED head 31.

この様にしてＬＥＤヘッド３１が備える後述するＬＥＤ素子が発光し、像担持体上に潜像画像が露光されると、図示せぬ現像装置は当該潜像画像上に、所定のバイアス電圧を印加された現像剤を付着することで、当該像担持体上に現像剤画像を現像する。そして、当該像担持体上に現像された現像剤画像は、転写器１１によって用紙上に転写される。   In this way, when a later-described LED element included in the LED head 31 emits light and a latent image is exposed on the image carrier, a developing device (not shown) applies a predetermined bias voltage to the latent image. The developer image is developed on the image carrier by attaching the developed developer. The developer image developed on the image carrier is transferred onto the paper by the transfer device 11.

その後、用紙は媒体搬送経路の下流方向に設けられた定着器７まで搬送される。定着器７は、ヒータ５が発する熱を用いて用紙上に転写された現像剤画像を溶解し、用紙上に定着する。そして、表面に現像剤画像が定着した用紙は、さらに媒体搬送経路の下流方向に搬送され、図示せぬスタッカ上に排出されることでユーザに提供される。   Thereafter, the sheet is conveyed to a fixing device 7 provided in the downstream direction of the medium conveyance path. The fixing device 7 melts the developer image transferred onto the paper using the heat generated by the heater 5 and fixes it on the paper. Then, the sheet having the developer image fixed on the surface is further conveyed in the downstream direction of the medium conveyance path, and is delivered to the user by being discharged onto a stacker (not shown).

以下、ＬＥＤヘッド３１の構成について詳細な説明をする。   Hereinafter, the configuration of the LED head 31 will be described in detail.

ＬＥＤヘッド３１は、例えばＡ４サイズの用紙に対応する潜像画像を露光することが可能な、６００ｄｐｉ（dot per inch）の解像度を持つ。そして、この様なＬＥＤヘッド３１は、４９９２個のＬＥＤ素子をアレイ状に配列して成る。尚、説明の便宜上、以下ではＬＥＤヘッド３１の一部の構成について詳細な説明をすることとする。   The LED head 31 has a resolution of 600 dpi (dot per inch) capable of exposing a latent image corresponding to, for example, A4 size paper. Such an LED head 31 is formed by arranging 4992 LED elements in an array. For convenience of explanation, a part of the configuration of the LED head 31 will be described in detail below.

ＬＥＤヘッド３１は、図２に示す様に、ＬＥＤ素子を配列して成るＬＥＤチップＣＨＰ１，ＣＨＰ２，・・・，ＣＨＰ２６を備える。１個のＬＥＤチップＣＨＰ１，ＣＨＰ２，・・・，ＣＨＰ２６には、例えば１９２個のＬＥＤ素子ＬＥＤ１，ＬＥＤ２，・・・，ＬＥＤ１９２が配列されており、ＬＥＤヘッド３１は、例えばこの様なＬＥＤチップを２６個備える。また、ＬＥＤヘッド３１は、各ＬＥＤチップＣＨＰ１，ＣＨＰ２，・・・，ＣＨＰ２６を個々に制御する駆動装置としてのドライバＩＣ ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６を２６個備える。   As shown in FIG. 2, the LED head 31 includes LED chips CHP1, CHP2,. For example, 192 LED elements LED1, LED2,..., LED192 are arranged in one LED chip CHP1, CHP2,..., CHP26, and the LED head 31 includes, for example, such an LED chip. 26 are provided. In addition, the LED head 31 includes 26 driver ICs DRV1, DRV2,..., DRV26 as driving devices that individually control the LED chips CHP1, CHP2,.

ドライバＩＣ ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６は、印刷制御部１から入力された印刷データ信号ＳＧ１を受信し、印刷制御部１から入力されるクロック信号ＨＤ−ＣＬＫに基づきＬＥＤ素子ＬＥＤ１，ＬＥＤ２，・・・，ＬＥＤ１９２を時分割駆動する。また、ＬＥＤ素子ＬＥＤ１，ＬＥＤ２，・・・，ＬＥＤ１９２は、ＬＥＤヘッド３１の主走査方向に対して等ピッチで所定のプリント配線基板上に配設されている。また、ドライバＩＣ ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６は、略同一回路によって構成され、自身と隣接するドライバＩＣとカスケード接続されている。また、ドライバＩＣ ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６には、印刷制御部１からそれぞれ同期信号ＨＤ−ＨＳＹＮＣ、クロック信号ＨＤ−ＣＬＫ、ラッチ信号ＨＤ−ＬＯＡＤ、ストローブ信号ＨＤ−ＳＴＢ、及び基準電圧ＶＲＥＦが入力される、端子ＨＳＹＮＣ、端子ＣＬＫ、端子ＬＯＡＤ、端子ＳＴＢ、及び端子ＶＲＥＦを備える。   The driver ICs DRV1, DRV2,..., DRV26 receive the print data signal SG1 input from the print control unit 1, and based on the clock signal HD-CLK input from the print control unit 1, the LED elements LED1, LED2, ..., LED192 is driven in a time-sharing manner. Further, the LED elements LED1, LED2,..., LED192 are arranged on a predetermined printed wiring board at an equal pitch with respect to the main scanning direction of the LED head 31. Further, the driver ICs DRV1, DRV2,..., DRV26 are configured by substantially the same circuit, and are cascade-connected to the driver ICs adjacent to the driver ICs DRV1, DRV2,. Further, the driver ICs DRV1, DRV2,..., DRV26 are supplied with a synchronization signal HD-HSYNC, a clock signal HD-CLK, a latch signal HD-LOAD, a strobe signal HD-STB, and a reference voltage VREF, respectively, from the print control unit 1. Terminal HSYNC, terminal CLK, terminal LOAD, terminal STB, and terminal VREF.

ドライバＩＣ ＤＲＶ１に入力されるビデオ信号ＳＧ１は、印刷データ信号ＨＤ−ＤＡＴＡ３〜０によって構成され、これら信号は、端子ＤＡＴＡＩ３〜０を通じて印刷制御部１からドライバＩＣ ＤＲＶ１に入力される。印刷データ信号ＨＤ−ＤＡＴＡ３〜０が入力されるデータ線の本数は４本であり、クロック信号ＨＤ−ＣＬＫに基づいて４ドット分の印刷データが同時にシフト入力される。またドライバＩＣ ＤＲＶ１、及びドライバＩＣ ＤＲＶ２が信号を出力する端子ＫＤＲＶは、Ｎ型ＭＯＳ（Metal-Oxide Semiconductor）トランジスタ３３，３４，３５，３６のゲート電極と接続される。このＮ型ＭＯＳトランジスタ３３，３４，３５，３６は、ＬＥＤ素子ＬＥＤ１，ＬＥＤ２，・・・，ＬＥＤ１９２を実質的に四組に分割し、時分割駆動をする為のスイッチ手段である。   The video signal SG1 input to the driver IC DRV1 is composed of print data signals HD-DATA3-0, and these signals are input from the print control unit 1 to the driver IC DRV1 through terminals DATAI3-0. The number of data lines to which the print data signals HD-DATA 3 to 0 are input is four, and the print data for four dots is simultaneously shifted in based on the clock signal HD-CLK. The terminal KDRV from which the driver IC DRV1 and the driver IC DRV2 output signals is connected to the gate electrodes of N-type MOS (Metal-Oxide Semiconductor) transistors 33, 34, 35, and 36. The N-type MOS transistors 33, 34, 35, and 36 are switch means for substantially dividing the LED elements LED1, LED2,..., LED192 into four groups and performing time-division driving.

具体的には、本実施の形態においてはＬＥＤ素子ＬＥＤ１，ＬＥＤ２，・・・，ＬＥＤ１９２を、データシフト方向の上流から１番目，５番目，・・・，１８５番目，１８９番目のＬＥＤ素子によって構成される第１群と、２番目，６番目，・・・，１８６番目，１９０番目のＬＥＤ素子によって構成される第２群と、３番目，７番目，・・・，１８７番目，１９１番目のＬＥＤ素子によって構成される第３群と、４番目，８番目，・・・，１８８番目，１９２番目のＬＥＤ素子によって構成される第４群の４つの群に分けて駆動する形態について説明するものである為、これら各群に属するＬＥＤ素子のコモンカソードのスイッチ端子を制御する為のドライバＩＣが４つ必要となる。そこで、ＬＥＤヘッド３１においては、ドライバＩＣ ＤＲＶ１の端子ＫＤＲＶから出力される駆動信号に基づいてＮ型ＭＯＳトランジスタ３６のゲート電極を制御することで第１群のＬＥＤ素子の駆動を制御し、ドライバＩＣ ＤＲＶ２の端子ＫＤＲＶから出力される駆動信号に基づいてＮ型ＭＯＳトランジスタ３５のゲート電極を制御することで第２群のＬＥＤ素子の駆動を制御し、図示せぬドライバＩＣ ＤＲＶ３の端子ＫＤＲＶから出力される駆動信号に基づいてＮ型ＭＯＳトランジスタ３４のゲート電極を制御することで第３群のＬＥＤ素子の駆動を制御し、図示せぬドライバＩＣ ＤＲＶ４の端子ＫＤＲＶから出力される駆動信号に基づいてＮ型ＭＯＳトランジスタ３３のゲート電極を制御することで第４群のＬＥＤ素子の駆動を制御する構成を備える。   Specifically, in this embodiment, the LED elements LED1, LED2,..., LED192 are constituted by the first, fifth,..., 185th, and 189th LED elements from the upstream in the data shift direction. , 186th, 191st, 191st, 191st, 191st, 191st, 191st, 191st, 191st, 191st A description will be given of a mode in which driving is divided into four groups of a third group composed of LED elements and a fourth group composed of fourth, eighth,..., 188th and 192th LED elements. Therefore, four driver ICs are required to control the common cathode switch terminals of the LED elements belonging to these groups. Therefore, the LED head 31 controls the drive of the first group of LED elements by controlling the gate electrode of the N-type MOS transistor 36 based on the drive signal output from the terminal KDRV of the driver IC DRV1, and the driver IC The drive of the second group of LED elements is controlled by controlling the gate electrode of the N-type MOS transistor 35 based on the drive signal output from the terminal KDRV of the DRV2, and is output from the terminal KDRV of the driver IC DRV3 (not shown). The driving of the third group of LED elements is controlled by controlling the gate electrode of the N-type MOS transistor 34 based on the driving signal, and N based on the driving signal output from the terminal KDRV of the driver IC DRV4 (not shown). The fourth group of LED elements by controlling the gate electrode of the MOS transistor 33 Gosuru with the arrangement.

一方、ＬＥＤアレイチップＣＨＰ１，ＣＨＰ２，・・・，ＣＨＰ２６は、ドライバＩＣ ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６と対応してドライバＩＣ ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６が配設されたプリント配線基板上に配設される。そして、ＬＥＤヘッド３１は、ＬＥＤアレイチップＣＨＰ１，ＣＨＰ２，・・・，ＣＨＰ２６及びドライバＩＣ ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６が、それぞれ互いに接続されて構成される。また、ＬＥＤアレイチップＣＨＰ１，ＣＨＰ２，・・・，ＣＨＰ２６においては、ｎ番目のＬＥＤ素子のアノード端子と、ｎ＋１番目のＬＥＤ素子のアノード端子と、ｎ＋２番目のＬＥＤ素子のアノード端子と、ｎ＋３番目のＬＥＤ素子のアノード端子とを接続し、この接続部がドライバＩＣ ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６の出力端子Ｄ０１，Ｄ０２，・・・，Ｄ０４８と接続されている。尚、ここでｎは、ｎ＝１，５，９，・・・によって表される整数である。また、ｎは、ｎ＝４ｍ−３（ｍ：正の整数）によって表すこともできる。   On the other hand, the LED array chips CHP1, CHP2,..., CHP26 are printed circuit boards on which driver ICs DRV1, DRV2,. Arranged above. The LED head 31 includes LED array chips CHP1, CHP2,..., CHP26 and driver ICs DRV1, DRV2,. In the LED array chips CHP1, CHP2,..., CHP26, the anode terminal of the nth LED element, the anode terminal of the (n + 1) th LED element, the anode terminal of the (n + 2) th LED element, and the (n + 3) th LED element. The anode terminal of the LED element is connected, and this connection portion is connected to the output terminals D01, D02,..., D048 of the driver ICs DRV1, DRV2,. Here, n is an integer represented by n = 1, 5, 9,. N can also be expressed by n = 4m−3 (m: positive integer).

また、第１群のＬＥＤ素子のカソード端子は、当該ＬＥＤアレイチップＣＨＰ１，ＣＨＰ２，・・・，ＣＨＰ２６、又は隣接するＬＥＤアレイチップに配列された第１群に属するＬＥＤ素子のカソード端子、及びＮ型ＭＯＳトランジスタ３６のドレイン端子と接続されている。また、第２群のＬＥＤ素子のカソード端子は、当該ＬＥＤアレイチップＣＨＰ１，ＣＨＰ２，・・・，ＣＨＰ２６、又は隣接するＬＥＤアレイチップに配列された第２群に属するＬＥＤ素子のカソード端子、及びＮ型ＭＯＳトランジスタ３５のドレイン端子と接続されている。また、第３群のＬＥＤ素子のカソード端子は、当該ＬＥＤアレイチップＣＨＰ１，ＣＨＰ２，・・・，ＣＨＰ２６、又は隣接するＬＥＤアレイチップに配列された第３群に属するＬＥＤ素子のカソード端子、及びＮ型ＭＯＳトランジスタ３４のドレイン端子と接続されている。また、第４群のＬＥＤ素子のカソード端子は、当該ＬＥＤアレイチップＣＨＰ１，ＣＨＰ２，・・・，ＣＨＰ２６、又は隣接するＬＥＤアレイチップに配列された第４群に属するＬＥＤ素子のカソード端子、及びＮ型ＭＯＳトランジスタ３３のドレイン端子と接続されている。   The cathode terminals of the first group of LED elements are the cathode terminals of the LED elements belonging to the first group arranged in the LED array chips CHP1, CHP2,..., CHP26, or adjacent LED array chips, and N The drain terminal of the type MOS transistor 36 is connected. Further, the cathode terminals of the second group of LED elements are the cathode terminals of the LED elements belonging to the second group arranged in the LED array chips CHP1, CHP2,. The drain terminal of the type MOS transistor 35 is connected. Further, the cathode terminals of the third group of LED elements are the cathode terminals of the LED elements belonging to the third group arranged in the LED array chips CHP1, CHP2,..., CHP26, or adjacent LED array chips, and N The drain terminal of the type MOS transistor 34 is connected. The cathode terminals of the fourth group of LED elements are the cathode terminals of the LED elements belonging to the fourth group arranged in the LED array chips CHP1, CHP2,..., CHP26, or adjacent LED array chips, and N The drain terminal of the type MOS transistor 33 is connected.

Ｎ型ＭＯＳトランジスタ３３，３４，３５，３６は、第１群、第２群、第３群、又は第４群のＬＥＤ素子群を時分割駆動する為のスイッチ手段である。具体的には、Ｎ型ＭＯＳトランジスタ３３，３４，３５，３６は、ドライバＩＣから入力される駆動信号に基づいてＬＥＤ素子のオン／オフの制御を行う。また、Ｎ型ＭＯＳトランジスタ３３，３４，３５，３６のソース電極はグラウンドに接続され、Ｎ型ＭＯＳトランジスタ３３のドレイン端子は、第４群のＬＥＤ素子のカソード端子に接続され、Ｎ型ＭＯＳトランジスタ３４のドレイン端子は、第３群のＬＥＤ素子のカソード端子に接続され、Ｎ型ＭＯＳトランジスタ３５のドレイン端子は、第２群のＬＥＤ素子のカソード端子に接続され、Ｎ型ＭＯＳトランジスタ３６のドレイン端子は、第１群のＬＥＤ素子のカソード端子に接続されている。   The N-type MOS transistors 33, 34, 35, and 36 are switch means for driving the first group, the second group, the third group, or the fourth group of LED elements in a time-sharing manner. Specifically, the N-type MOS transistors 33, 34, 35, and 36 perform on / off control of the LED element based on a drive signal input from the driver IC. The source electrodes of the N-type MOS transistors 33, 34, 35, and 36 are connected to the ground, the drain terminal of the N-type MOS transistor 33 is connected to the cathode terminal of the fourth group of LED elements, and the N-type MOS transistor 34 is connected. Is connected to the cathode terminal of the third group of LED elements, the drain terminal of the N-type MOS transistor 35 is connected to the cathode terminal of the second group of LED elements, and the drain terminal of the N-type MOS transistor 36 is Are connected to the cathode terminals of the first group of LED elements.

また、図３に示す様にドライバＩＣ ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６は、データを一時的に記憶するシフトレジスタ回路３７と、フリップフロップ（Ｆ／Ｆ）回路３９と、入力された信号の選択・出力を行うセレクタ（ＳＥＬ）回路４１と、印刷制御部１から入力された光量補正データの書き込みを制御する書き込み制御回路４３と、複数のラッチ素子を配列したラッチ回路４５と、メモリセルを配列したメモリセルアレイ４７と、セレクタ機能を備えるマルチプレクサアレイ４９と、ラッチ回路４５から出力された信号、及びマルチプレクサアレイ４９から出力された信号に基づいてＬＥＤ素子ＬＥＤ１，ＬＥＤ２，・・・，ＬＥＤ１９２のアノード端子に信号を入力する駆動回路５１と、マルチプレクサアレイ４９の制御を行う制御回路５７と、基準電流を発生させる基準電流回路５９とを備える。   3, the driver ICs DRV1, DRV2,..., DRV26 have a shift register circuit 37 that temporarily stores data, a flip-flop (F / F) circuit 39, and an input signal. A selector (SEL) circuit 41 that performs selection / output, a write control circuit 43 that controls writing of light amount correction data input from the print control unit 1, a latch circuit 45 in which a plurality of latch elements are arranged, and a memory cell The anodes of the LED elements LED1, LED2,..., LED192 based on the arrayed memory cell array 47, the multiplexer array 49 having a selector function, the signal output from the latch circuit 45, and the signal output from the multiplexer array 49 The drive circuit 51 for inputting signals to the terminals and the multiplexer array 49 are controlled. And a control circuit 57, and a reference current circuit 59 for generating a reference current.

シフトレジスタ回路３７は、図４に示す様に１２段の構成を有する。具体的には、シフトレジスタ回路３７は、カスケード接続されたフリップフロップ回路ＦＦＡ１〜ＦＦＡ１２，ＦＦＢ１〜ＦＦＢ１２，ＦＦＣ１〜ＦＦＣ１２，ＦＦＤ１〜ＦＦＤ１２の４８個のフリップフロップ回路により構成されており、それぞれのフリップフロップ回路ＦＦＡ１〜ＦＦＡ１２，ＦＦＢ１〜ＦＦＢ１２，ＦＦＣ１〜ＦＦＣ１２，ＦＦＤ１〜ＦＦＤ１２には、ＤＡＴＡＩ３〜０端子から印刷データ信号ＨＤ−ＤＡＴＡ３〜０が、印刷制御部１からクロック信号ＨＤ−ＣＬＫが入力される。フリップフロップ回路ＦＦＡ１〜ＦＦＡ１２，ＦＦＢ１〜ＦＦＢ１２，ＦＦＣ１〜ＦＦＣ１２，ＦＦＤ１〜ＦＦＤ１２は、クロック信号ＨＤ−ＣＬＫに基づいて印刷データ信号ＨＤ−ＤＡＴＡ３〜０をラッチ回路４５、及びメモリセルアレイ４７に入力する。また、４８個のフリップフロップ回路ＦＦＡ１〜ＦＦＡ１２，ＦＦＢ１〜ＦＦＢ１２，ＦＦＣ１〜ＦＦＣ１２，ＦＦＤ１〜ＦＦＤ１２のうち、フリップフロップ回路ＦＦＡ１，ＦＦＢ１，ＦＦＣ１，ＦＦＤ１には、それぞれ端子ＤＡＴＡＩ３、端子ＤＡＴＡＩ２、端子ＤＡＴＡＩ１、及び端子ＤＡＴＡＩ０から４ビット幅の印刷データ信号ＨＤ−ＤＡＴＡ３〜０が入力される。   The shift register circuit 37 has a 12-stage configuration as shown in FIG. Specifically, the shift register circuit 37 includes 48 flip-flop circuits, which are cascade-connected flip-flop circuits FFA1 to FFA12, FFB1 to FFB12, FFC1 to FFC12, and FFD1 to FFD12. The circuits FFA1 to FFA12, FFB1 to FFB12, FFC1 to FFC12, and FFD1 to FFD12 receive the print data signals HD-DATA3 to 0 from the DATAI3 to 0 terminals, and the clock signal HD-CLK from the print control unit 1. The flip-flop circuits FFA1 to FFA12, FFB1 to FFB12, FFC1 to FFC12, and FFD1 to FFD12 input the print data signals HD-DATA3 to 0 to the latch circuit 45 and the memory cell array 47 based on the clock signal HD-CLK. Of the 48 flip-flop circuits FFA1 to FFA12, FFB1 to FFB12, FFC1 to FFC12, and FFD1 to FFD12, the flip-flop circuits FFA1, FFB1, FFC1, and FFD1 have terminals DATAI3, DATAI2, terminal DATAI1, and Print data signals HD-DATA3 to 0 having a 4-bit width are input from the terminal DATAI0.

また、フリップフロップ回路ＦＦＡ１２，ＦＦＢ１２，ＦＦＣ１２，ＦＦＤ１２は、それぞれフリップフロップ回路３９を構成するフリップフロップ回路ＦＦＡ１３，ＦＦＢ１３，ＦＦＣ１３，ＦＦＤ１３とカスケード接続されている。また、フリップフロップ回路ＦＦＡ１２，ＦＦＢ１２，ＦＦＣ１２，ＦＦＤ１２は、セレクタ回路４１と接続されており、この様なシフトレジスタ回路３７回路、及びフリップフロップ回路３９によって、ＬＥＤヘッド３１全体として１２×２６段又は１３×２６段のシフトレジスト回路を構成する。この様なシフトレジスト回路において、１２×２６段のシフトレジスタ回路の出力端子、及び１３×２６段のシフトレジスタ回路の出力端子を、それぞれセレクタ回路４１の入力端子と接続することでシフト段数を切り替えることができる。このシフト段数の切り替えは、制御回路５７を構成する制御回路ＣＴＲＬ１から入力されるセレクタ切替信号Ｅ４に基づいて行われる。   The flip-flop circuits FFA12, FFB12, FFC12, and FFD12 are cascade-connected to the flip-flop circuits FFA13, FFB13, FFC13, and FFD13 that constitute the flip-flop circuit 39, respectively. The flip-flop circuits FFA12, FFB12, FFC12, and FFD12 are connected to the selector circuit 41, and the LED head 31 as a whole has 12 × 26 stages or 13 by such a shift register circuit 37 circuit and the flip-flop circuit 39. A x26-stage shift resist circuit is configured. In such a shift register circuit, the number of shift stages is switched by connecting the output terminal of the 12 × 26 stage shift register circuit and the output terminal of the 13 × 26 stage shift register circuit to the input terminal of the selector circuit 41, respectively. be able to. The switching of the number of shift stages is performed based on a selector switching signal E4 input from the control circuit CTRL1 constituting the control circuit 57.

セレクタ回路４１は、セレクタ切替信号Ｅ４に基づき、ＬＥＤヘッド３１全体として１２×２６段、又は１３×２６段を構成するシフトレジスタ回路３７から入力された信号の内、何れかの一方の信号を隣接するドライバＩＣの端子ＤＡＴＡＩ３〜０に、印刷データ信号ＨＤ−ＤＡＴＡＩ３〜０として入力する。この様なセレクタ回路４１は、シフトレジスタ回路を構成する１２×２６段のシフトレジスタ回路３７から印刷データ信号ＨＤ−ＤＡＴＡ３〜０が入力される端子Ａ３，Ａ２，Ａ１，Ａ０、及びフリップフロップ回路３９から印刷データ信号ＨＤ−ＤＡＴＡ３〜０が入力される端子Ｂ３，Ｂ２，Ｂ１，Ｂ０を備える。また、セレクタ回路４１は、端子Ａ３，Ａ２，Ａ１，Ａ０、又は端子Ｂ３，Ｂ２，Ｂ１，Ｂ０から入力された印刷データ信号ＨＤ−ＤＡＴＡ３〜０のうち一方を選択し、端子Ｙ３，Ｙ２，Ｙ１，Ｙ０から端子ＤＡＴＡＯ３、端子ＤＡＴＡＯ２、端子ＤＡＴＡＯ１、端子及び端子ＤＡＴＡＯ０を通じて隣接するドライバＩＣの端子ＤＡＴＡＩ３、端子ＤＡＴＡＩ２、端子ＤＡＴＡＩ１、及び端子ＤＡＴＡＩ０に印刷データ信号ＨＤ−ＤＡＴＡ３〜０を入力する。さらにセレクタ回路４１には、セレクタの切り替えを行う為のセレクタ切替信号Ｅ４が入力される。セレクタ切替信号Ｅ４がセレクタ回路４１に入力されると、セレクタ回路４１は、セレクタ切替信号Ｅ４の種類に基づいて自己の端子Ｙ３，Ｙ２，Ｙ１，Ｙ０から出力する信号の切り替えを行う。具体的には、セレクタ回路４１は、セレクタ切替信号Ｅ４として例えばハイレベル信号を入力されると、自己の端子Ｙ３，Ｙ２，Ｙ１，Ｙ０から出力する信号をＡ３端子、Ａ２端子、Ａ１端子、及びＡ０端子から入力された信号とする。また、セレクタ回路４１は、入力されたセレクタ切替信号Ｅ４として例えばローレベル信号を入力されると、自己の端子Ｙ３，Ｙ２，Ｙ１，Ｙ０から出力する信号を端子Ｂ３，Ｂ２，Ｂ１，Ｂ０から入力された信号とする。   Based on the selector switching signal E4, the selector circuit 41 adjoins one of the signals input from the shift register circuit 37 that constitutes the 12 × 26 stage or 13 × 26 stage of the LED head 31 as a whole. The print data signals HD-DATAI3 to 0 are input to the terminals DATAI3 to 0 of the driver IC. Such a selector circuit 41 includes terminals A3, A2, A1, A0 to which print data signals HD-DATA3 to 0 are input from a 12 × 26 stage shift register circuit 37 constituting a shift register circuit, and a flip-flop circuit 39. Terminal B3, B2, B1, B0 to which print data signals HD-DATA3-0 are input. The selector circuit 41 selects one of the print data signals HD-DATA3 to 0 input from the terminals A3, A2, A1, and A0 or the terminals B3, B2, B1, and B0, and the terminals Y3, Y2, and Y1. , Y0, the print data signals HD-DATA3 to 0 are input to the terminal DATAI3, the terminal DATAI2, the terminal DATAI1, and the terminal DATAI0 of the adjacent driver IC through the terminal DATAO3, the terminal DATAO2, the terminal DATAO1, and the terminal DATAO0. Further, the selector circuit 41 receives a selector switching signal E4 for switching the selector. When the selector switching signal E4 is input to the selector circuit 41, the selector circuit 41 switches signals output from its own terminals Y3, Y2, Y1, Y0 based on the type of the selector switching signal E4. Specifically, when, for example, a high level signal is input as the selector switching signal E4, the selector circuit 41 outputs signals output from its own terminals Y3, Y2, Y1, and Y0 to the A3 terminal, A2 terminal, A1 terminal, and It is assumed that the signal is input from the A0 terminal. Further, when the selector circuit 41 receives, for example, a low level signal as the inputted selector switching signal E4, the signal outputted from its own terminals Y3, Y2, Y1, Y0 is inputted from the terminals B3, B2, B1, B0. Signal.

書き込み制御回路４３は、印刷制御部１から入力されるストローブ信号ＨＤ−ＳＴＢ及びラッチ信号ＨＤ−ＬＯＡＤに基づいてフリップフロップ回路ＦＦＡ１〜ＦＦＡ１２，ＦＦＢ１〜ＦＦＢ１２，ＦＦＣ１〜ＦＦＣ１２，ＦＦＤ１〜ＦＦＤ１２から入力された印刷データ信号ＤＡＴＡ３〜０を、メモリセルアレイ４７に記憶する動作を制御する回路である。そしてメモリセルアレイ４７に記憶された印刷データ信号ＤＡＴＡ３〜０は、マルチプレクサアレイ４９に入力される。この様な書き込み制御回路４３は、ストローブ信号ＨＤ−ＳＴＢが入力される端子ＳＴＢと、ラッチ信号ＬＯＡＤが入力される端子ＬＯＡＤと、後述するメモリセルアレイ４７を駆動する為の駆動信号を入力する端子Ｗ３，Ｗ２，Ｗ１，Ｗ０、及び端子Ｅ３，Ｅ２，Ｅ１，Ｅ０とを備える。   The write control circuit 43 is input from the flip-flop circuits FFA1 to FFA12, FFB1 to FFB12, FFC1 to FFC12, and FFD1 to FFD12 based on the strobe signal HD-STB and the latch signal HD-LOAD input from the print control unit 1. This is a circuit for controlling the operation of storing the print data signals DATA3 to DATA0 in the memory cell array 47. The print data signals DATA 3 to 0 stored in the memory cell array 47 are input to the multiplexer array 49. Such a write control circuit 43 has a terminal STB to which a strobe signal HD-STB is input, a terminal LOAD to which a latch signal LOAD is input, and a terminal W3 to which a drive signal for driving a memory cell array 47 described later is input. , W2, W1, W0 and terminals E3, E2, E1, E0.

制御回路５７は、マルチプレクサアレイ４９に対して、マルチプレクサアレイ４９から駆動回路５１に入力される信号を切り替える切替信号を入力する。この様な制御回路５７は、同期信号ＨＤ−ＨＳＹＮＣが入力される端子ＨＳＹＮＣと、ラッチ信号ＨＤ−ＬＯＡＤが入力される端子ＬＯＡＤと、切替信号Ｓ１Ｎ，Ｓ１Ｐ，Ｓ２Ｎ，Ｓ２Ｐ，Ｓ３Ｎ，Ｓ３Ｐ，Ｓ４Ｎ，Ｓ４Ｐをハイレベル信号又はローレベル信号として選択的にマルチプレクサアレイ４９に入力する端子Ｓ１Ｎ，Ｓ１Ｐ，Ｓ２Ｎ，Ｓ２Ｐ，Ｓ３Ｎ，Ｓ３Ｐ，Ｓ４Ｎ，Ｓ４Ｐとを備える。   The control circuit 57 inputs a switching signal for switching a signal input from the multiplexer array 49 to the drive circuit 51 to the multiplexer array 49. Such a control circuit 57 includes a terminal HSYNC to which a synchronization signal HD-HSYNC is input, a terminal LOAD to which a latch signal HD-LOAD is input, and switching signals S1N, S1P, S2N, S2P, S3N, S3P, S4N, Terminals S1N, S1P, S2N, S2P, S3N, S3P, S4N, and S4P that selectively input S4P as a high level signal or a low level signal to the multiplexer array 49 are provided.

ラッチ回路４５は、印刷制御部１から入力された印刷データ信号ＤＡＴＡ３〜０をラッチ信号ＬＯＡＤに基づいてラッチする。ラッチ回路４５は、ラッチ回路ＬＴＡ１〜ＬＴＡ１２，ＬＴＢ１〜ＬＴＢ１２，ＬＴＣ１〜ＬＴＣ１２，ＬＴＤ１〜ＬＴＤ１２の４８個のラッチ回路によって構成されている。この様なラッチ回路ＬＴＡ１〜ＬＴＡ１２，ＬＴＢ１〜ＬＴＢ１２，ＬＴＣ１〜ＬＴＣ１２，ＬＴＤ１〜ＬＴＤ１２は、端子ＬＯＡＤにラッチ信号ＨＤ−ＬＯＡＤが入力されると、当該ラッチ信号ＨＤ−ＬＯＡＤに基づいて作動する。ラッチ回路ＬＴＡ１〜ＬＴＡ１２，ＬＴＢ１〜ＬＴＢ１２，ＬＴＣ１〜ＬＴＣ１２，ＬＴＤ１〜ＬＴＤ１２は、それぞれフリップフロップ回路ＦＦＡ１〜ＦＦＡ１２，ＦＦＢ１〜ＦＦＢ１２，ＦＦＣ１〜ＦＦＣ１２，ＦＦＤ１〜ＦＦＤ１２と接続されており、ラッチ状態にあるときは、フリップフロップ回路ＦＦＡ１〜ＦＦＡ１２，ＦＦＢ１〜ＦＦＢ１２，ＦＦＣ１〜ＦＦＣ１２，ＦＦＤ１〜ＦＦＤ１２から入力された印刷データ信号ＨＤ−ＤＡＴＡ３〜０をラッチする。具体的には、ラッチ回路ＬＴＡ１〜ＬＴＡ１２，ＬＴＢ１〜ＬＴＢ１２，ＬＴＣ１〜ＬＴＣ１２，ＬＴＤ１〜ＬＴＤ１２は、例えばＤＬａｔｃｈ回路であり、ラッチ信号ＨＤ−ＬＯＡＤが入力される端子Ｇと、印刷データ信号ＨＤ−ＤＡＴＡ３〜０が入力される端子Ｄと、出力端子Ｑ，ＱＮとを備える。これらラッチ回路ＬＴＡ１〜ＬＴＡ１２，ＬＴＢ１〜ＬＴＢ１２，ＬＴＣ１〜ＬＴＣ１２，ＬＴＤ１〜ＬＴＤ１２の端子Ｄは、シフトレジスタ回路３７を構成するフリップフロップ回路ＦＦＡ１〜ＦＦＡ１２，ＦＦＢ１〜ＦＦＢ１２，ＦＦＣ１〜ＦＦＣ１２，ＦＦＤ１〜ＦＦＤ１２の内自身に対応するフリップフロップ回路の端子Ｑと接続され、ラッチ回路ＬＴＡ１〜ＬＴＡ１２，ＬＴＢ１〜ＬＴＢ１２，ＬＴＣ１〜ＬＴＣ１２，ＬＴＤ１〜ＬＴＤ１２の端子Ｇは端子ＬＯＡＤと接続されている。また、ラッチ回路ＬＴＡ１〜ＬＴＡ１２，ＬＴＢ１〜ＬＴＢ１２，ＬＴＣ１〜ＬＴＣ１２，ＬＴＤ１〜ＬＴＤ１２の端子ＱＮは、駆動回路の内自身に対応する駆動回路５１の入力端子に接続されており、端子Ｇから入力されたラッチ信号ＬＯＡＤに基づいて印刷データ信号ＨＤ−ＤＡＴＡ３〜０を自身に対応する駆動回路５１に入力する。   The latch circuit 45 latches the print data signals DATA3 to 0 input from the print control unit 1 based on the latch signal LOAD. The latch circuit 45 includes 48 latch circuits including latch circuits LTA1 to LTA12, LTB1 to LTB12, LTC1 to LTC12, and LTD1 to LTD12. Such latch circuits LTA1 to LTA12, LTB1 to LTB12, LTC1 to LTC12, LTD1 to LTD12 operate based on the latch signal HD-LOAD when the latch signal HD-LOAD is input to the terminal LOAD. Latch circuits LTA1 to LTA12, LTB1 to LTB12, LTC1 to LTC12, LTD1 to LTD12 are connected to flip-flop circuits FFA1 to FFA12, FFB1 to FFB12, FFC1 to FFC12, FFD1 to FFD12, respectively, and are in a latched state. The print data signals HD-DATA3 to 0 input from the flip-flop circuits FFA1 to FFA12, FFB1 to FFB12, FFC1 to FFC12, and FFD1 to FFD12 are latched. Specifically, the latch circuits LTA1 to LTA12, LTB1 to LTB12, LTC1 to LTC12, LTD1 to LTD12 are, for example, DLatch circuits, and a terminal G to which a latch signal HD-LOAD is input and a print data signal HD-DATA3 to HD3. A terminal D to which 0 is input and output terminals Q and QN are provided. Terminals D of these latch circuits LTA1 to LTA12, LTB1 to LTB12, LTC1 to LTC12, LTD1 to LTD12 are among the flip-flop circuits FFA1 to FFA12, FFB1 to FFB12, FFC1 to FFC12 and FFD1 to FFD12 that constitute the shift register circuit 37. It is connected to the terminal Q of the flip-flop circuit corresponding to itself, and the terminal G of the latch circuits LTA1 to LTA12, LTB1 to LTB12, LTC1 to LTC12, LTD1 to LTD12 is connected to the terminal LOAD. The terminals QN of the latch circuits LTA1 to LTA12, LTB1 to LTB12, LTC1 to LTC12, LTD1 to LTD12 are connected to the input terminal of the drive circuit 51 corresponding to the drive circuit itself, and input from the terminal G Based on the latch signal LOAD, the print data signals HD-DATA 3 to 0 are input to the corresponding drive circuit 51.

メモリセルアレイ４７は、フリップフロップ回路ＦＦＡ１〜ＦＦＡ１２，ＦＦＢ１〜ＦＦＢ１２，ＦＦＣ１〜ＦＦＣ１２，ＦＦＤ１〜ＦＦＤ１２から入力された印刷データ信号ＤＡＴＡ３〜０を記憶する。この様なメモリセルアレイ４７は、図５に示す様なメモリセル回路６１を４８個配列して構成される。   The memory cell array 47 stores print data signals DATA3 to 0 input from the flip-flop circuits FFA1 to FFA12, FFB1 to FFB12, FFC1 to FFC12, and FFD1 to FFD12. Such a memory cell array 47 is configured by arranging 48 memory cell circuits 61 as shown in FIG.

メモリセル回路６１は、同一の構成を有するメモリ回路６１ａ，６１ｂ，６１ｃ，６１ｄを４個配列して形成されている。そして、各メモリ回路６１ａ，６１ｂ，６１ｃ，６１ｄは、端子ＤＡＴＡＩ３〜０に入力された、光量のバラつきを補正する為の補正データ信号ｂｉｔ３，ｂｉｔ２，ｂｉｔ１，ｂｉｔ０を記憶する。そして、各メモリ回路６１ａ，６１ｂ，６１ｃ，６１ｄに記憶された補正データ信号ｂｉｔ３，ｂｉｔ２，ｂｉｔ１，ｂｉｔ０は、マルチプレクサアレイ４９に入力される。   The memory cell circuit 61 is formed by arranging four memory circuits 61a, 61b, 61c, 61d having the same configuration. The memory circuits 61a, 61b, 61c and 61d store correction data signals bit3, bit2, bit1 and bit0 inputted to the terminals DATAI3 to 0 for correcting the variation in the light amount. Then, the correction data signals bit3, bit2, bit1, and bit0 stored in the memory circuits 61a, 61b, 61c, and 61d are input to the multiplexer array 49.

メモリ回路６１ａ，６１ｂ，６１ｃ，６１ｄは、バッファ回路６３と、インバータ６５，６７，６９，７１，７３，７５，７７，７９，８１と、Ｎ型ＭＯＳトランジスタ８３，８５，８７，８９，９１，９３，９５，９７，９９，１０１，１０３，１０５，１０７，１０９，１１１，１１３と、フリップフロップ回路ＦＦＡ１〜ＦＦＡ１２，ＦＦＢ１〜ＦＦＢ１２，ＦＦＣ１〜ＦＦＣ１２，ＦＦＤ１〜ＦＦＤ１２から印刷データ信号ＤＡＴＡ３〜０が入力される入力端子Ｄとを備える。この様なメモリ回路６１ａ，６１ｂ，６１ｃ，６１ｄには、端子Ｗ３，Ｗ２，Ｗ１，Ｗ０を通じて、補正データ信号ｂｉｔ３，ｂｉｔ２，ｂｉｔ１，ｂｉｔ０を記憶すべき回路を指定する選択信号が入力される。また、メモリ回路６１ａ，６１ｂ，６１ｃ，６１ｄには、端子Ｅ１，Ｅ２，Ｅ３，Ｅ４を通じて、補正データ信号ｂｉｔ３，ｂｉｔ２，ｂｉｔ１，ｂｉｔ０を記憶する為の書込信号が入力される。この様なメモリ回路６１ａ，６１ｂ，６１ｃ，６１ｄにおいては、直列に接続されたＮ型ＭＯＳトランジスタ８３，８５，８７，８９、及び直列に接続されたインバータ６７，６９によって端子ｄ１０に出力する補正データ信号ｂｉｔ３，を記憶し、直列に接続されたＮ型ＭＯＳトランジスタ９１，９３，９５，９７、及び直列に接続されたインバータ７１，７３によって端子ｄ１１に出力する補正データ信号ｂｉｔ２を記憶し、直列に接続されたＮ型ＭＯＳトランジスタ９９，１０１，１０３，１０５、及び直列に接続されたインバータ７５，７７によって端子ｄ１２に出力する補正データ信号ｂｉｔ１を記憶し、直列に接続されたＮ型ＭＯＳトランジスタ１０７，１０９，１１１，１１３、及び直列に接続されたインバータ７９，８１によって端子ｄ１３に出力する補正データ信号ｂｉｔ０を記憶する。また、バッファ回路６３の入力端子は端子Ｄと接続され、出力端子は、Ｎ型ＭＯＳトランジスタ８３，９１，９９，１０７の第１端子、及びインバータ６５の入力端子と接続されている。また、インバータ６５の出力端子は、Ｎ型ＭＯＳトランジスタ８９，９７，１０５，１１３の第２端子と接続されている。   The memory circuits 61a, 61b, 61c, 61d include a buffer circuit 63, inverters 65, 67, 69, 71, 73, 75, 77, 79, 81, and N-type MOS transistors 83, 85, 87, 89, 91, 93, 95, 97, 99, 101, 103, 105, 107, 109, 111, 113 and print data signals DATA3 to 0 are input from flip-flop circuits FFA1 to FFA12, FFB1 to FFB12, FFC1 to FFC12, and FFD1 to FFD12. Input terminal D. Such memory circuits 61a, 61b, 61c, and 61d are supplied with selection signals for designating a circuit in which correction data signals bit3, bit2, bit1, and bit0 are to be stored through terminals W3, W2, W1, and W0. The memory circuits 61a, 61b, 61c, and 61d receive a write signal for storing the correction data signals bit3, bit2, bit1, and bit0 through terminals E1, E2, E3, and E4. In such memory circuits 61a, 61b, 61c, 61d, correction data output to the terminal d10 by the N-type MOS transistors 83, 85, 87, 89 connected in series and the inverters 67, 69 connected in series. Stores the signal bit3, stores the correction data signal bit2 output to the terminal d11 by the N-type MOS transistors 91, 93, 95, and 97 connected in series and the inverters 71 and 73 connected in series, and in series The correction data signal bit1 output to the terminal d12 is stored by the connected N-type MOS transistors 99, 101, 103, 105 and the inverters 75, 77 connected in series, and the N-type MOS transistors 107, 109, 111, 113, and inverters 79, 81 connected in series Storing the correction data signal bit0 to be output to the terminal d13 I. The input terminal of the buffer circuit 63 is connected to the terminal D, and the output terminal is connected to the first terminals of the N-type MOS transistors 83, 91, 99 and 107 and the input terminal of the inverter 65. The output terminal of the inverter 65 is connected to the second terminals of the N-type MOS transistors 89, 97, 105 and 113.

マルチプレクサアレイ４９は、自身に対応するメモリセル回路６１から、メモリセル回路６１に記憶された補正データ信号ｂｉｔ３，ｂｉｔ２，ｂｉｔ１，ｂｉｔ０を入力し、駆動回路５１に出力する。具体的にはマルチプレクサアレイ４９は、制御回路５７から入力される切替信号Ｓ１Ｎ，Ｓ１Ｐ，Ｓ２Ｎ，Ｓ２Ｐ，Ｓ３Ｎ，Ｓ３Ｐ，Ｓ４Ｎ，Ｓ４Ｐに基づいて、各補正データ信号ｂｉｔ３，ｂｉｔ２，ｂｉｔ１，ｂｉｔ０が記憶されたメモリ回路６１ａ，６１ｂ，６１ｃ，６１ｄの読み出し先を切り替えるセレクタ機能を備える。この様なマルチプレクサアレイ４９は、図６に示す様な４個のマルチプレクサ回路４９ａ，４９ｂ，４９ｃ，４９ｄを１群とするマルチプレクサ回路群ＭＵＸ４を、１２個配列して構成される。尚、これらマルチプレクサ回路４９ａ，４９ｂ，４９ｃ，４９ｄは同一の構成を有する為、以下ではマルチプレクサ回路４９ｄの構成について詳細な説明をする。   The multiplexer array 49 receives the correction data signals bit 3, bit 2, bit 1, bit 0 stored in the memory cell circuit 61 from the memory cell circuit 61 corresponding to the multiplexer array 49, and outputs them to the drive circuit 51. Specifically, the multiplexer array 49 stores the correction data signals bit3, bit2, bit1, and bit0 based on the switching signals S1N, S1P, S2N, S2P, S3N, S3P, S4N, and S4P input from the control circuit 57. Provided with a selector function for switching the read destination of the memory circuits 61a, 61b, 61c, 61d. Such a multiplexer array 49 is configured by arranging 12 multiplexer circuit groups MUX4 each including four multiplexer circuits 49a, 49b, 49c, and 49d as shown in FIG. Since the multiplexer circuits 49a, 49b, 49c, and 49d have the same configuration, the configuration of the multiplexer circuit 49d will be described in detail below.

マルチプレクサ回路４９ｄは、１ドット分の潜像画像を形成する為に必要な４ビットの補正データ信号の内、補正データ信号ｂｉｔ３を、Ｑ３端子から出力する。このＱ３端子から出力される信号は、メモリ回路６１ａの出力端子ｄ１３、メモリ回路６１ｂの出力端子ｄ２３、メモリ回路６１ｃの出力端子ｄ３３、又はメモリ回路６１ｄの出力端子ｄ４３から出力された信号のうち何れか一つを選んで、出力端子Ｑ３から出力されるものである。また、補正データ信号の内、Ｑ２端子から出力される信号は、メモリ回路６１ａの出力端子ｄ１２、メモリ回路６１ｂの出力端子ｄ２２、メモリ回路６１ｃの出力端子ｄ３２、又はメモリ回路６１ｄの出力端子ｄ４２から出力された信号のうち何れか一つを選んで、出力端子Ｑ２から出力されるものである。また、補正データ信号の内、Ｑ１端子から出力される信号は、メモリ回路６１ａの出力端子ｄ１１、メモリ回路６１ｂの出力端子ｄ２１、メモリ回路６１ｃの出力端子ｄ３１、又はメモリ回路６１ｄの出力端子ｄ４１から出力された信号のうち何れか一つを選んで、出力端子Ｑ１から出力されるものである。また、補正データ信号の内、Ｑ０端子から出力される信号は、メモリ回路６１ａの出力端子ｄ１０、メモリ回路６１ｂの出力端子ｄ２０、メモリ回路６１ｃの出力端子ｄ３０、又はメモリ回路６１ｄの出力端子ｄ４０から出力された信号のうち何れか一つを選んで、出力端子Ｑ０から出力されるものである。   The multiplexer circuit 49d outputs a correction data signal bit3 from the Q3 terminal among the 4-bit correction data signals necessary for forming a latent image for one dot. The signal output from the Q3 terminal is any of the signals output from the output terminal d13 of the memory circuit 61a, the output terminal d23 of the memory circuit 61b, the output terminal d33 of the memory circuit 61c, or the output terminal d43 of the memory circuit 61d. Is selected and output from the output terminal Q3. Among the correction data signals, the signal output from the Q2 terminal is output from the output terminal d12 of the memory circuit 61a, the output terminal d22 of the memory circuit 61b, the output terminal d32 of the memory circuit 61c, or the output terminal d42 of the memory circuit 61d. One of the output signals is selected and output from the output terminal Q2. Among the correction data signals, a signal output from the Q1 terminal is output from the output terminal d11 of the memory circuit 61a, the output terminal d21 of the memory circuit 61b, the output terminal d31 of the memory circuit 61c, or the output terminal d41 of the memory circuit 61d. One of the output signals is selected and output from the output terminal Q1. Among the correction data signals, a signal output from the Q0 terminal is output from the output terminal d10 of the memory circuit 61a, the output terminal d20 of the memory circuit 61b, the output terminal d30 of the memory circuit 61c, or the output terminal d40 of the memory circuit 61d. One of the output signals is selected and output from the output terminal Q0.

マルチプレクサ回路４９ａは、Ｐ型ＭＯＳトランジスタ１１５，１１７，・・・，１２９と、Ｎ型ＭＯＳトランジスタ１３１，１３３，・・・，１４５を備える。具体的には、マルチプレクサ回路４９ａは、Ｐ型ＭＯＳトランジスタ１１５，１１７、及びＮ型ＭＯＳトランジスタ１３１，１３３を直列に配列し、Ｐ型ＭＯＳトランジスタ１１９，１２１、及びＮ型ＭＯＳトランジスタ１３５，１３７を直列に配列し、Ｐ型ＭＯＳトランジスタ１２３，１２５、及びＮ型ＭＯＳトランジスタ１３９，１４１を直列に配列し、Ｐ型ＭＯＳトランジスタ１２７，１２９、及びＮ型ＭＯＳトランジスタ１４３，１４５を直列に配列し、これら直列に配列されたＰ型ＭＯＳトランジスタ１１５，１１７，・・・，１２９、及びＮ型ＭＯＳトランジスタ１３１，１３３，・・・，１４５を並列に配列して形成される。そして、直列に配列されたＰ型ＭＯＳトランジスタ１１５，１１７、及びＮ型ＭＯＳトランジスタ１３１，１３３の内、Ｐ型ＭＯＳトランジスタ１１５のゲート電極は、制御回路５７のＳ４Ｎ端子と接続され、第１端子は電源ＶＤＤと接続され、第２端子はＰ型ＭＯＳトランジスタ１１７の第１端子と接続されている。また、Ｐ型ＭＯＳトランジスタ１１７のゲート端子は、メモリ回路６１ｄの出力端子ｄ４０と接続され、第１端子はＰ型ＭＯＳトランジスタ１１５の第２端子と接続され、第２端子は出力端子Ｑ０と接続されている。また、Ｎ型ＭＯＳトランジスタ１３１のゲート電極は、メモリ回路６１ｄの出力端子ｄ４０と接続され、第１端子はＮ型ＭＯＳトランジスタ１３３の第２端子と接続され、第２端子は出力端子Ｑ０と接続されている。また、Ｎ型ＭＯＳトランジスタ１３３のゲート端子は制御回路５７の端子Ｓ４Ｐと接続され、第１端子はグラウンドに接続され、第２端子はＮ型ＭＯＳトランジスタ１３１の第１端子と接続されている。   The multiplexer circuit 49a includes P-type MOS transistors 115, 117,..., 129 and N-type MOS transistors 131, 133,. Specifically, the multiplexer circuit 49a includes P-type MOS transistors 115 and 117 and N-type MOS transistors 131 and 133 arranged in series, and P-type MOS transistors 119 and 121 and N-type MOS transistors 135 and 137 in series. P-type MOS transistors 123 and 125 and N-type MOS transistors 139 and 141 are arranged in series, and P-type MOS transistors 127 and 129 and N-type MOS transistors 143 and 145 are arranged in series. , 129 and N-type MOS transistors 131, 133,..., 145 arranged in parallel to each other. Of the P-type MOS transistors 115 and 117 and the N-type MOS transistors 131 and 133 arranged in series, the gate electrode of the P-type MOS transistor 115 is connected to the S4N terminal of the control circuit 57, and the first terminal is Connected to the power supply VDD, the second terminal is connected to the first terminal of the P-type MOS transistor 117. The gate terminal of the P-type MOS transistor 117 is connected to the output terminal d40 of the memory circuit 61d, the first terminal is connected to the second terminal of the P-type MOS transistor 115, and the second terminal is connected to the output terminal Q0. ing. The gate electrode of the N-type MOS transistor 131 is connected to the output terminal d40 of the memory circuit 61d, the first terminal is connected to the second terminal of the N-type MOS transistor 133, and the second terminal is connected to the output terminal Q0. ing. The gate terminal of the N-type MOS transistor 133 is connected to the terminal S4P of the control circuit 57, the first terminal is connected to the ground, and the second terminal is connected to the first terminal of the N-type MOS transistor 131.

また、直列に配列されたＰ型ＭＯＳトランジスタ１１９，１２１、及びＮ型ＭＯＳトランジスタ１３５，１３７の内、Ｐ型ＭＯＳトランジスタ１１９のゲート電極は、制御回路５７の端子Ｓ３Ｎと接続され、第１端子は電源ＶＤＤと接続され、第２端子はＰ型ＭＯＳトランジスタ１２１の第１端子と接続されている。また、Ｐ型ＭＯＳトランジスタ１２１のゲート端子は、メモリ回路６１ｃの出力端子ｄ３０と接続され、第１端子はＰ型ＭＯＳトランジスタ１１９の第２端子と接続され、第２端子は出力端子Ｑ０と接続されている。また、Ｎ型ＭＯＳトランジスタ１３５のゲート電極は、メモリ回路６１ｃの出力端子ｄ３０と接続され、第１端子はＮ型ＭＯＳトランジスタ１３７の第２端子と接続され、第２端子は出力端子Ｑ０と接続されている。また、Ｎ型ＭＯＳトランジスタ１３７のゲート端子は制御回路５７の端子Ｓ３Ｐと接続され、第１端子はグラウンドに接続され、第２端子はＮ型ＭＯＳトランジスタ１３５の第１端子と接続されている。   Of the P-type MOS transistors 119 and 121 and the N-type MOS transistors 135 and 137 arranged in series, the gate electrode of the P-type MOS transistor 119 is connected to the terminal S3N of the control circuit 57, and the first terminal is Connected to the power supply VDD, the second terminal is connected to the first terminal of the P-type MOS transistor 121. The gate terminal of the P-type MOS transistor 121 is connected to the output terminal d30 of the memory circuit 61c, the first terminal is connected to the second terminal of the P-type MOS transistor 119, and the second terminal is connected to the output terminal Q0. ing. The gate electrode of the N-type MOS transistor 135 is connected to the output terminal d30 of the memory circuit 61c, the first terminal is connected to the second terminal of the N-type MOS transistor 137, and the second terminal is connected to the output terminal Q0. ing. The gate terminal of the N-type MOS transistor 137 is connected to the terminal S3P of the control circuit 57, the first terminal is connected to the ground, and the second terminal is connected to the first terminal of the N-type MOS transistor 135.

また、直列に配列されたＰ型ＭＯＳトランジスタ１２３，１２５、及びＮ型ＭＯＳトランジスタ１３９，１４１の内、Ｐ型ＭＯＳトランジスタ１２３のゲート電極は、制御回路５７の端子Ｓ２Ｎと接続され、第１端子は電源ＶＤＤと接続され、第２端子はＰ型ＭＯＳトランジスタ１２５の第１端子と接続されている。また、Ｐ型ＭＯＳトランジスタ１２５のゲート端子は、メモリ回路６１ｂの出力端子ｄ２０と接続され、第１端子はＰ型ＭＯＳトランジスタ１２３の第２端子と接続され、第２端子は出力端子Ｑ０と接続されている。また、Ｎ型ＭＯＳトランジスタ１３９のゲート電極は、メモリ回路６１ｂの出力端子ｄ２０と接続され、第１端子はＮ型ＭＯＳトランジスタ１４１の第２端子と接続され、第２端子は出力端子Ｑ０と接続されている。また、Ｎ型ＭＯＳトランジスタ１４１のゲート端子は制御回路５７の端子Ｓ２Ｐと接続され、第１端子はグラウンドに接続され、第２端子はＮ型ＭＯＳトランジスタ１３９の第１端子と接続されている。   Of the P-type MOS transistors 123 and 125 and the N-type MOS transistors 139 and 141 arranged in series, the gate electrode of the P-type MOS transistor 123 is connected to the terminal S2N of the control circuit 57, and the first terminal is Connected to the power supply VDD, the second terminal is connected to the first terminal of the P-type MOS transistor 125. The gate terminal of the P-type MOS transistor 125 is connected to the output terminal d20 of the memory circuit 61b, the first terminal is connected to the second terminal of the P-type MOS transistor 123, and the second terminal is connected to the output terminal Q0. ing. The gate electrode of the N-type MOS transistor 139 is connected to the output terminal d20 of the memory circuit 61b, the first terminal is connected to the second terminal of the N-type MOS transistor 141, and the second terminal is connected to the output terminal Q0. ing. The gate terminal of the N-type MOS transistor 141 is connected to the terminal S2P of the control circuit 57, the first terminal is connected to the ground, and the second terminal is connected to the first terminal of the N-type MOS transistor 139.

また、直列に配列されたＰ型ＭＯＳトランジスタ１２７，１２９、及びＮ型ＭＯＳトランジスタ１４３，１４５の内、Ｐ型ＭＯＳトランジスタ１２３のゲート電極は、制御回路５７の端子Ｓ１Ｎと接続され、第１端子は電源ＶＤＤと接続され、第２端子はＰ型ＭＯＳトランジスタ１２９の第１端子と接続されている。また、Ｐ型ＭＯＳトランジスタ１２９のゲート端子は、メモリ回路６１ａの出力端子ｄ１０と接続され、第１端子はＰ型ＭＯＳトランジスタ１２７の第２端子と接続され、第２端子は出力端子Ｑ０と接続されている。また、Ｎ型ＭＯＳトランジスタ１４３のゲート電極は、メモリ回路６１ａの出力端子ｄ１０と接続され、第１端子はＮ型ＭＯＳトランジスタ１４５の第２端子と接続され、第２端子は出力端子Ｑ０と接続されている。また、Ｎ型ＭＯＳトランジスタ１４５のゲート端子は制御回路５７の端子Ｓ１Ｐと接続され、第１端子はグラウンドに接続され、第２端子はＮ型ＭＯＳトランジスタ１４３の第１端子と接続されている。   Of the P-type MOS transistors 127 and 129 and the N-type MOS transistors 143 and 145 arranged in series, the gate electrode of the P-type MOS transistor 123 is connected to the terminal S1N of the control circuit 57, and the first terminal is Connected to the power supply VDD, the second terminal is connected to the first terminal of the P-type MOS transistor 129. The gate terminal of the P-type MOS transistor 129 is connected to the output terminal d10 of the memory circuit 61a, the first terminal is connected to the second terminal of the P-type MOS transistor 127, and the second terminal is connected to the output terminal Q0. ing. The gate electrode of the N-type MOS transistor 143 is connected to the output terminal d10 of the memory circuit 61a, the first terminal is connected to the second terminal of the N-type MOS transistor 145, and the second terminal is connected to the output terminal Q0. ing. The gate terminal of the N-type MOS transistor 145 is connected to the terminal S1P of the control circuit 57, the first terminal is connected to the ground, and the second terminal is connected to the first terminal of the N-type MOS transistor 143.

駆動回路５１は、ラッチ回路４５から入力される印刷データ信号ＨＤ−ＤＡＴＡ３〜０及びマルチプレクサ回路４９から入力された補正データ信号ｂｉｔ３〜０に基づいてＬＥＤ素子ＬＥＤ１，ＬＥＤ２，・・・，ＬＥＤ１９２を駆動する駆動信号を出力端子Ｄ０１，Ｄ０２，・・・，Ｄ０４８から出力する。この様な駆動回路５１は、図７に示す様な構成を有するＬＥＤ駆動回路１４７を４８個配列して形成される。ＬＥＤ駆動回路１４７は、Ｐ型ＭＯＳトランジスタ１４９，１５１，・・・，１５７と、ＮＯＲ回路１５９と、ＮＡＮＤ回路１６１，１６３，１６５，１６７と、Ｐ型ＭＯＳトランジスタ１６９と、Ｎ型ＭＯＳトランジスタ１７１とを備える。Ｐ型ＭＯＳトランジスタ１４９，１５１，・・・，１５５のゲート電極はそれぞれＮＡＮＤ回路１６１，１６３，１６５，１６７の出力端子と接続され、第１端子は電源ＶＤＤと接続され、第２端子はＤＯ端子と接続されている。また、Ｐ型ＭＯＳトランジスタ１５７のゲート電極はＰ型ＭＯＳトランジスタ１６９及びＮ型ＭＯＳトランジスタ１７１と接続され、第１端子は電源ＶＤＤと接続され、第２端子はＤＯ端子に接続されている。また、Ｐ型ＭＯＳトランジスタ１０５のゲート電極はＮＯＲ回路１５９の出力端子と接続され、第１端子は端子ＶＤと接続され、第２端子はＮ型ＭＯＳトランジスタ１５７のゲート電極と接続されている。ＮＯＲ回路１５９は、後述するＮＡＮＤ回路からＬＥＤ素子の駆動のオン／オフ指令信号が入力される端子Ｓ、ラッチ回路ＬＴＡ１〜ＬＴＡ１２，ＬＴＢ１〜ＬＴＢ１２，ＬＴＣ１〜ＬＴＣ１２，ＬＴＤ１〜ＬＴＤ１２にラッチされた印刷データ信号ＤＡＴＡ３〜０が入力される端子Ｅを備え、これら端子Ｓ及び端子Ｅに入力された信号の否定論理和を、ＮＡＮＤ回路１６１，１６３，１６５，１６７、Ｐ型ＭＯＳトランジスタ１６９、及びＮ型ＭＯＳトランジスタ１７１の入力端子に入力する。また、ＮＡＮＤ回路１６１の入力端子は、ＮＯＲ回路１５９の出力端子、及びマルチプレクサ回路４９の端子Ｑ３に接続されおり、ＮＡＮＤ回路１６１の出力端子は、Ｐ型ＭＯＳトランジスタ１４９のゲート電極と接続されている。同様にＮＡＮＤ回路１６３の入力端子は、ＮＯＲ回路１５９の出力端子、及びマルチプレクサ回路４９の端子Ｑ２に接続されており、ＮＡＮＤ回路１６３の出力端子は、Ｐ型ＭＯＳトランジスタ１５１のゲート電極と接続されている。同様にＮＡＮＤ回路１６５の入力端子は、ＮＯＲ回路１５９の出力端子、及びマルチプレクサ回路４９の端子Ｑ１に接続されており、ＮＡＮＤ回路１６３の出力端子は、Ｐ型ＭＯＳトランジスタ１５３のゲート電極と接続されている。同様にＮＡＮＤ回路１６７の入力端子は、ＮＯＲ回路１５９の出力端子、及びマルチプレクサ回路４９の端子Ｑ０に接続されており、ＮＡＮＤ回路１６３の出力端子は、Ｐ型ＭＯＳトランジスタ１５５のゲート電極と接続されている。また、ＬＥＤ駆動回路１４７では、Ｐ型ＭＯＳトランジスタ１６９とＮ型ＭＯＳトランジスタ１７１を直列に配列することで、電源ＶＤＤと、端子Ｖとに接続されたインバータ回路を形成する。   The drive circuit 51 drives the LED elements LED1, LED2,..., LED192 based on the print data signals HD-DATA3-0 input from the latch circuit 45 and the correction data signals bit3-0 input from the multiplexer circuit 49. Drive signals to be output from output terminals D01, D02,..., D048. Such a drive circuit 51 is formed by arranging 48 LED drive circuits 147 having the configuration shown in FIG. The LED drive circuit 147 includes P-type MOS transistors 149, 151,..., 157, a NOR circuit 159, NAND circuits 161, 163, 165, and 167, a P-type MOS transistor 169, and an N-type MOS transistor 171. Is provided. The gate electrodes of the P-type MOS transistors 149, 151,..., 155 are connected to the output terminals of the NAND circuits 161, 163, 165, 167, respectively, the first terminal is connected to the power supply VDD, and the second terminal is the DO terminal. Connected with. The gate electrode of the P-type MOS transistor 157 is connected to the P-type MOS transistor 169 and the N-type MOS transistor 171, the first terminal is connected to the power supply VDD, and the second terminal is connected to the DO terminal. The gate electrode of the P-type MOS transistor 105 is connected to the output terminal of the NOR circuit 159, the first terminal is connected to the terminal VD, and the second terminal is connected to the gate electrode of the N-type MOS transistor 157. The NOR circuit 159 has a terminal S to which an LED element driving ON / OFF command signal is input from a NAND circuit, which will be described later, and print data latched by the latch circuits LTA1 to LTA12, LTB1 to LTB12, LTC1 to LTC12, LTD1 to LTD12. A terminal E to which signals DATA3 to 0 are input is provided, and NAND circuits 161, 163, 165, 167, a P-type MOS transistor 169, and an N-type MOS are obtained by performing a NAND operation on the signals input to the terminals S and E. Input to the input terminal of the transistor 171. The input terminal of the NAND circuit 161 is connected to the output terminal of the NOR circuit 159 and the terminal Q3 of the multiplexer circuit 49, and the output terminal of the NAND circuit 161 is connected to the gate electrode of the P-type MOS transistor 149. . Similarly, the input terminal of the NAND circuit 163 is connected to the output terminal of the NOR circuit 159 and the terminal Q2 of the multiplexer circuit 49, and the output terminal of the NAND circuit 163 is connected to the gate electrode of the P-type MOS transistor 151. Yes. Similarly, the input terminal of the NAND circuit 165 is connected to the output terminal of the NOR circuit 159 and the terminal Q1 of the multiplexer circuit 49, and the output terminal of the NAND circuit 163 is connected to the gate electrode of the P-type MOS transistor 153. Yes. Similarly, the input terminal of the NAND circuit 167 is connected to the output terminal of the NOR circuit 159 and the terminal Q0 of the multiplexer circuit 49, and the output terminal of the NAND circuit 163 is connected to the gate electrode of the P-type MOS transistor 155. Yes. In the LED drive circuit 147, an inverter circuit connected to the power supply VDD and the terminal V is formed by arranging the P-type MOS transistor 169 and the N-type MOS transistor 171 in series.

図４の説明に戻ると、基準電流回路５９は制御電圧発生回路であり、端子ＶＲＥＦから入力された基準電圧が入力され、これを元に駆動回路５１が所定の駆動電流を発生できる様に制御電圧を発生し、端子Ｖより出力する。   Returning to the description of FIG. 4, the reference current circuit 59 is a control voltage generation circuit, and a reference voltage input from the terminal VREF is input, and control is performed so that the drive circuit 51 can generate a predetermined drive current based on the reference voltage. A voltage is generated and output from the terminal V.

また、ＬＥＤヘッド３１は、端子ＳＴＢに入力されたストローブ信号ＨＤ−ＳＴＢをプルアップするプルアップ抵抗１７３、インバータ回路１７５、インバータ回路１７７、及びＮＡＮＤ回路１７９を備え、ＮＡＮＤ回路１７９から出力された信号は、ＬＥＤ駆動回路１４７のＳ端子に入力される。   The LED head 31 includes a pull-up resistor 173 that pulls up the strobe signal HD-STB input to the terminal STB, an inverter circuit 175, an inverter circuit 177, and a NAND circuit 179, and a signal output from the NAND circuit 179. Is input to the S terminal of the LED drive circuit 147.

具体的には、ＮＡＮＤ回路１７９には、インバータ回路１７５を介してストローブ信号ＨＤ−ＳＴＢが入力され、インバータ回路１７７を介してラッチ信号ＨＤ−ＬＯＡＤが入力される。そして、ＮＡＮＤ回路１７９はこれら信号に基づいて、駆動回路５１に対する駆動指令信号を出力する。   Specifically, the strobe signal HD-STB is input to the NAND circuit 179 via the inverter circuit 175, and the latch signal HD-LOAD is input via the inverter circuit 177. The NAND circuit 179 outputs a drive command signal to the drive circuit 51 based on these signals.

次に、ＬＥＤヘッド３１を用いて印刷動作を行う場合の画像形成装置の動作について、図８を参照しながら詳細な説明をする。   Next, the operation of the image forming apparatus when performing a printing operation using the LED head 31 will be described in detail with reference to FIG.

ＬＥＤ素子ＬＥＤ１１，ＬＥＤ１２，・・・，ＬＥＤ１１９２等の駆動に先立ち、印刷制御部１は、Ａ部においてＬＥＤヘッド３１に同期信号ＨＤ−ＨＳＹＮＣ−Ｎを入力する。次に、Ｂ部において印刷制御部１は、クロック信号ＣＬＫと同期して、印刷データ信号ＤＡＴＡ３〜０をＬＥＤヘッド３１に入力する。このとき印刷制御部１から入力される印刷データ信号ＤＡＴＡ３〜０は、時分割駆動の第１回目の信号であり、例えば第１群のＬＥＤ素子を駆動させる為の印刷データＫ１である。尚、ＬＥＤヘッド３１では、２６個のドライバＩＣ ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６が互いにカスケード接続されており、４本のデータ入力端子を備えている為、１パルスのクロック信号ＣＬＫにより４画素分の印刷データ信号ＤＡＴＡ３〜０を同時に転送することができる。このため、１ライン分の印刷データ信号ＤＡＴＡ３〜０を転送する為に必要なクロックパルス数は、式４８／４×２６によって算出される３１２パルスである。 Prior to driving the LED elements LED 1 1, LED 1 2,..., LED 1 192, the print control unit 1 inputs a synchronization signal HD-HSYNC-N to the LED head 31 in the A part. Next, in the B part, the print control unit 1 inputs the print data signals DATA 3 to 0 to the LED head 31 in synchronization with the clock signal CLK. At this time, the print data signals DATA3 to 0 input from the print control unit 1 are the first time-division drive signals, for example, print data K1 for driving the first group of LED elements. In the LED head 31, 26 driver ICs DRV1, DRV2,..., DRV26 are cascade-connected to each other, and are provided with four data input terminals. Minute print data signals DATA3-0 can be transferred simultaneously. For this reason, the number of clock pulses necessary for transferring the print data signals DATA3 to 0 for one line is 312 pulses calculated by the equation 48/4 × 26.

１ライン分の印刷データ信号ＤＡＴＡ３〜０のうち、印刷データＫ１の転送が完了すると、Ｃ部において印刷制御部１は、ラッチ信号ＨＤ−ＬＯＡＤをＬＥＤヘッド３１に入力する。これにより、印刷データＫ１は、ラッチ回路４５にラッチされる。このときドライバＩＣ ＤＲＶ１は、Ｄ部において端子ＫＤＲＶから出力される信号をハイレベルに遷移させ、Ｎ型ＭＯＳトランジスタ３６をオン状態とする。また、ドライバＩＣ ＤＲＶ４は、Ｅ部において端子ＫＤＲＶから出力される信号をローレベルに遷移させ、Ｎ型ＭＯＳトランジスタ３３をオフ状態とする。ここでＮ型ＭＯＳトランジスタ３６がオン状態となり、他のＮ型ＭＯＳトランジスタ３３，３４，３５がオフ状態となると、Ｎ型ＭＯＳトランジスタ３３，３４，３５のカソード端子からグランドへと流路が遮断され、第２群、第３群、及び第４群のＬＥＤ素子はオフ状態となる。一方このとき、Ｎ型ＭＯＳトランジスタ３６はオン状態となるので、Ｎ型ＭＯＳトランジスタ３６のカソード端子からグランドへの流路が形成され、第１群のＬＥＤ素子は、出力端子Ｄ０１，Ｄ０２，・・・，Ｄ０４８から出力される信号に応じて選択的にオン状態となる。そして、ＬＥＤ素子がオン状態となると、この光は図示せぬ像担持体上に照射され、当該像担持体上に印刷データＫ１に基づく潜像画像が担持される。   When the transfer of the print data K1 among the print data signals DATA3 to 0 for one line is completed, the print control unit 1 inputs a latch signal HD-LOAD to the LED head 31 in the C part. As a result, the print data K1 is latched by the latch circuit 45. At this time, the driver IC DRV1 causes the signal output from the terminal KDRV to transition to the high level in the D section, and turns on the N-type MOS transistor 36. Further, the driver IC DRV4 causes the signal output from the terminal KDRV to transition to the low level in the E section, and turns off the N-type MOS transistor 33. When the N-type MOS transistor 36 is turned on and the other N-type MOS transistors 33, 34, and 35 are turned off, the flow path is cut off from the cathode terminals of the N-type MOS transistors 33, 34, and 35 to the ground. The LED elements of the second group, the third group, and the fourth group are turned off. On the other hand, since the N-type MOS transistor 36 is turned on at this time, a flow path from the cathode terminal of the N-type MOS transistor 36 to the ground is formed, and the first group of LED elements are output terminals D01, D02,. .. selectively turned on according to the signal output from D048. When the LED element is turned on, this light is irradiated onto an image carrier (not shown), and a latent image based on the print data K1 is carried on the image carrier.

次に印刷制御部１は、Ｆ部においてストローブ信号ＨＤ−ＳＴＢをＬＥＤヘッド３１に入力し、駆動回路５１に駆動開始を指示する。   Next, the print control unit 1 inputs the strobe signal HD-STB to the LED head 31 in the F unit, and instructs the drive circuit 51 to start driving.

次に、Ｇ部において印刷制御部１は、クロック信号ＣＬＫと同期して、第２群のＬＥＤ素子を駆動させる為の印刷データＫ２をＬＥＤヘッド３１に入力する。印刷データＫ２の転送が完了すると、Ｈ部において印刷制御部１は、ラッチ信号ＨＤ−ＬＯＡＤをＬＥＤヘッド３１に入力する。これにより、印刷データＫ２はラッチ回路４５にラッチされる。次に、ドライバＩＣ ＤＲＶ１は、Ｉ部において端子ＫＤＲＶから出力される信号をローレベルに遷移させ、Ｎ型ＭＯＳトランジスタ３６をオフ状態とする。また、ドライバＩＣ ＤＲＶ２は、Ｊ部において端子ＫＤＲＶから出力される信号をハイレベルに遷移させ、Ｎ型ＭＯＳトランジスタ３５をオン状態とする。次いで、印刷制御部１は、Ｋ部においてストローブ信号ＨＤ−ＳＴＢをＬＥＤヘッド３１に入力し、駆動回路５１に駆動開始を指示する。   Next, in the G section, the print control section 1 inputs print data K2 for driving the second group of LED elements to the LED head 31 in synchronization with the clock signal CLK. When the transfer of the print data K2 is completed, the print control unit 1 inputs the latch signal HD-LOAD to the LED head 31 in the H part. As a result, the print data K2 is latched by the latch circuit 45. Next, the driver IC DRV1 causes the signal output from the terminal KDRV to transition to the low level in the I section, and turns off the N-type MOS transistor 36. Further, the driver IC DRV2 causes the signal output from the terminal KDRV to transition to the high level in the J section, and turns on the N-type MOS transistor 35. Next, the print control unit 1 inputs the strobe signal HD-STB to the LED head 31 in the K unit, and instructs the drive circuit 51 to start driving.

次に、Ｌ部において印刷制御部１は、クロック信号ＣＬＫと同期して、第３群のＬＥＤ素子を駆動させる為の印刷データＫ３をＬＥＤヘッド３１に入力する。印刷データＫ３の転送が完了すると、Ｍ部において印刷制御部１は、ラッチ信号ＨＤ−ＬＯＡＤをＬＥＤヘッド３１に入力する。これにより、印刷データＫ３はラッチ回路４５にラッチされる。次に、ドライバＩＣ ＤＲＶ２は、Ｎ部において端子ＫＤＲＶから出力される信号をローレベルに遷移させ、Ｎ型ＭＯＳトランジスタ３５をオフ状態とする。また、ドライバＩＣ ＤＲＶ３は、Ｏ部において端子ＫＤＲＶから出力される信号をハイレベルに遷移させ、Ｎ型ＭＯＳトランジスタ３４をオン状態とする。次いで印刷制御部１は、Ｐ部においてストローブ信号ＨＤ−ＳＴＢをＬＥＤヘッド３１に入力し、駆動回路５１に駆動開始を指示する。   Next, in the L section, the print control section 1 inputs print data K3 for driving the third group of LED elements to the LED head 31 in synchronization with the clock signal CLK. When the transfer of the print data K3 is completed, the print control unit 1 in the M unit inputs the latch signal HD-LOAD to the LED head 31. As a result, the print data K3 is latched by the latch circuit 45. Next, the driver IC DRV2 shifts the signal output from the terminal KDRV to the low level in the N section, and turns off the N-type MOS transistor 35. Further, the driver IC DRV3 causes the signal output from the terminal KDRV to transition to the high level in the O section, and turns on the N-type MOS transistor 34. Next, the printing control unit 1 inputs the strobe signal HD-STB to the LED head 31 in the P unit, and instructs the driving circuit 51 to start driving.

次に、Ｑ部において印刷制御部１は、クロック信号ＣＬＫと同期して、第４群のＬＥＤ素子を駆動させる為の印刷データＫ４をＬＥＤヘッド３１に入力する。印刷データＫ４の転送が完了すると、Ｒ部において印刷制御部１は、ラッチ信号ＨＤ−ＬＯＡＤをＬＥＤヘッド３１に入力する。これにより、印刷データＫ４はラッチ回路４５にラッチされる。次に、ドライバＩＣ ＤＲＶ３は、Ｓ部において端子ＫＤＲＶから出力される信号をローレベルに遷移させ、Ｎ型ＭＯＳトランジスタ３４をオフ状態とする。また、ドライバＩＣ ＤＲＶ４は、Ｔ部において端子ＫＤＲＶから出力される信号をハイレベルに遷移させ、Ｎ型ＭＯＳトランジスタ３５をオン状態とする。次いで印刷制御部１は、Ｕ部においてストローブ信号ＨＤ−ＳＴＢをＬＥＤヘッド３１に入力し、駆動回路５１に駆動開始を指示する。   Next, in the Q section, the print control section 1 inputs print data K4 for driving the fourth group of LED elements to the LED head 31 in synchronization with the clock signal CLK. When the transfer of the print data K4 is completed, the print control unit 1 in the R unit inputs the latch signal HD-LOAD to the LED head 31. As a result, the print data K4 is latched by the latch circuit 45. Next, the driver IC DRV3 causes the signal output from the terminal KDRV to transition to the low level in the S section, and turns off the N-type MOS transistor 34. Further, the driver IC DRV4 causes the signal output from the terminal KDRV to transition to the high level in the T section, and turns on the N-type MOS transistor 35. Next, the print control unit 1 inputs the strobe signal HD-STB to the LED head 31 in the U unit, and instructs the drive circuit 51 to start driving.

ＬＥＤヘッド３１では、上述の様な制御によって、図示せぬ像担持体上に印刷データ信号ＤＡＴＡ３〜０に基づく１ライン分の潜像画像を担持させる。その後、ＬＥＤヘッド３１は同様の制御を繰り返し行う。   The LED head 31 carries a latent image of one line based on the print data signals DATA3 to 0 on an image carrier (not shown) by the control as described above. Thereafter, the LED head 31 repeats the same control.

図９、及び図１０は、ドライバＩＣ ＤＲＶ１を例に挙げ、ドライバＩＣの図８に示す動作をより具体的に説明するための図である。まず端子ＤＡＴＡＩ３〜０に入力される信号について見るに、クロック信号ＨＤ−ＣＬＫの１個目のパルス波と同期して、ＬＥＤヘッド３１には、ドット１、ドット８、ドット９、ドット１６の印刷データ信号が入力される。そして、引き続きＬＥＤヘッド３１には２個目のパルス波の立下り同期して、ドット１７、ドット２４、ドット２５、ドット３２の印刷データが入力される。ここで、ドライバＩＣ ＤＲＶ１のシフトレジスタ段数は１２段である為、１２個目のパルス波が入力されると、印刷データ信号ＤＡＴＡ３〜０の入力が終了する。その後、印刷制御部１は、ＬＥＤヘッド３１にラッチ信号ＨＤ−ＬＯＡＤを入力し、印刷データ信号ＤＡＴＡ３〜０をラッチ回路ＬＴＡ１〜ＬＴＡ１２，ＬＴＢ１〜ＬＴＢ１２，ＬＴＣ１〜ＬＴＣ１２，ＬＴＤ１〜ＬＴＤ１２にラッチする。次に、印刷制御部１は、ＬＥＤヘッド３１にストローブ信号ＨＤ−ＳＴＢ−Ｎを入力し、ＬＥＤ素子ＬＥＤ１，ＬＥＤ２，・・・，ＬＥＤ１９２のうち、第１群に属するＬＥＤ素子の駆動を開始する。このとき、上述の様にドライバＩＣ ＤＲＶ１は端子ＫＤＲＶから出力される信号をハイレベルに遷移させ、Ｎ型ＭＯＳトランジスタ３６をオン状態とするが、図９に示す例で説明すると、このときＬＥＤ素子ＬＥＤ１、ＬＥＤ素子ＬＥＤ８、ＬＥＤ素子ＬＥＤ９、ＬＥＤ素子ＬＥＤ１６、ＬＥＤ素子ＬＥＤ１７、ＬＥＤ素子ＬＥＤ２４、ＬＥＤ素子ＬＥＤ２５、及びＬＥＤ素子ＬＥＤ３２等が選択的に駆動されることとなる。   FIG. 9 and FIG. 10 are diagrams for specifically explaining the operation of the driver IC shown in FIG. 8 by taking the driver IC DRV1 as an example. First, looking at the signals input to the terminals DATAI3 to 0, the dot 1, dot 8, dot 9, and dot 16 are printed on the LED head 31 in synchronization with the first pulse wave of the clock signal HD-CLK. Data signal is input. Then, the print data of the dot 17, the dot 24, the dot 25, and the dot 32 is continuously input to the LED head 31 in synchronization with the fall of the second pulse wave. Here, since the number of shift register stages of the driver IC DRV1 is 12, the input of the print data signals DATA3 to 0 is completed when the 12th pulse wave is input. Thereafter, the print control unit 1 inputs the latch signal HD-LOAD to the LED head 31, and latches the print data signals DATA3 to 0 in the latch circuits LTA1 to LTA12, LTB1 to LTB12, LTC1 to LTC12, LTD1 to LTD12. Next, the print control unit 1 inputs the strobe signal HD-STB-N to the LED head 31 and starts driving the LED elements belonging to the first group among the LED elements LED1, LED2,. . At this time, as described above, the driver IC DRV1 shifts the signal output from the terminal KDRV to the high level and turns on the N-type MOS transistor 36. However, in the example shown in FIG. LED1, LED element LED8, LED element LED9, LED element LED16, LED element LED17, LED element LED24, LED element LED25, LED element LED32, and the like are selectively driven.

ところで、この様なドライバＩＣ ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６は、シリコン基板上に形成されるが、従来用いられていた各回路要素の配置方法としては、図１１乃至図１３に示す様な配置方法がある。   By the way, such driver ICs DRV1, DRV2,..., DRV26 are formed on a silicon substrate. As a method of arranging each circuit element conventionally used, as shown in FIGS. There is an arrangement method.

図１１、及び図１２に示すドライバＩＣ １００１は、１９２個のＬＥＤ素子を奇数群と偶数群との２つのグループに分割して、これらを時分割駆動する駆動装置である。ドライバＩＣ １００１は、ＩＣチップ１００３の一方の長辺に沿って、出力端子Ｄ１０１，Ｄ１０２，・・・，Ｄ１０９６を配列して形成される。そして、ドライバＩＣ １００１は、出力端子Ｄ１０１，Ｄ１０２，・・・，Ｄ１０９６と対応させて、これら出力端子から出力される信号を制御する制御回路ＣＣ１を９６個備える。この制御回路ＣＣ１は、上述したＬＥＤヘッド３１における、例えばラッチ回路ＬＴＤ１、当該ラッチ回路ＬＴＤ１に対応して設けられたメモリセル回路６１、当該メモリセル回路６１に対応して設けられたマルチプレクサアレイ４９、及び駆動回路５１に相当する回路等によって構成される。そしてこれら出力端子Ｄ１０１，Ｄ１０２，・・・，Ｄ１０９６と、制御回路ＣＣ１は、ＩＣチップ１００３の長辺方向に沿って、等間隔に配列されている。また、ＩＣチップ１００３の他方の長辺近傍には、端子ＶＤＤ、端子ＤＡＴＡＩ３〜０、端子ＤＡＴＡＯ３〜０、端子ＫＤＲＶ、端子ＳＴＢ、端子ＶＲＥＦ、及び端子ＧＮＤ等が配列されている。そして、これらの各端子の間には、ドライバＩＣ １０４５を駆動する為に必要な書き込み制御回路４３、及び制御回路５７等を配置する複数の回路領域ＣＳ１が設けられている。また、ＩＣチップ１００３上に配列された９６個の制御回路ＣＣ１の上層には、電源配線１００５が敷設されている。そして、ＩＣチップ１００３上には、端子ＶＤＤ１、端子ＶＤＤ２、及び端子ＶＤＤ３が形成され、電源配線１００５と接続される。この為、電源配線１００５はこれらの端子と接続可能となる様、文字Ｅの形状を備える。 A driver IC 1001 shown in FIGS. 11 and 12 is a drive device that divides 192 LED elements into two groups, an odd group and an even group, and drives these in a time-sharing manner. The driver IC 1001 is formed by arranging output terminals D 1 01, D 1 02,..., D 1 096 along one long side of the IC chip 1003. The driver IC 1001 includes 96 control circuits CC 1 that control signals output from these output terminals in correspondence with the output terminals D 1 01, D 1 02,..., D 1 096. The control circuit CC 1 includes, for example, a latch circuit LTD 1, a memory cell circuit 61 provided corresponding to the latch circuit LTD 1, and a multiplexer array 49 provided corresponding to the memory cell circuit 61 in the LED head 31 described above. , And a circuit corresponding to the drive circuit 51. The output terminals D 1 01, D 1 02,..., D 1 096 and the control circuit CC 1 are arranged at equal intervals along the long side direction of the IC chip 1003. In the vicinity of the other long side of the IC chip 1003, a terminal VDD, terminals DATAI3 to 0, terminals DATAO3 to 0, a terminal KDRV, a terminal STB, a terminal VREF, a terminal GND, and the like are arranged. And these between each terminal, a plurality of circuit regions CS 1 to place the write control circuit 43, and the control circuit 57 or the like necessary for driving the driver IC 1045 is provided. A power supply wiring 1005 is laid on the upper layer of the 96 control circuits CC 1 arranged on the IC chip 1003. Then, a terminal VDD 1 , a terminal VDD 2 , and a terminal VDD 3 are formed on the IC chip 1003 and connected to the power supply wiring 1005. For this reason, the power supply wiring 1005 has the shape of the letter E so that it can be connected to these terminals.

またドライバＩＣ １００１とは別の従来例として、図１３に示すドライバＩＣ １００７がある。ドライバＩＣ １００７は、上述したドライバＩＣ ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６と同様に、１９２個のＬＥＤ素子を４個のグループに分割してこれらを時分割駆動する駆動装置である。ドライバＩＣ １００７は、略長方形状に形成されたＩＣチップ１００９の一方の長辺に沿って、上述した出力端子Ｄ０１，Ｄ０２，・・・，Ｄ０４８に相当する出力端子Ｄ２０１，Ｄ２０２，・・・，Ｄ２０４８を配列して形成される。そして、ドライバＩＣ １００７は、出力端子Ｄ２０１，Ｄ２０２，・・・，Ｄ２０４８と対応させて、これら出力端子から出力される信号を制御する制御回路ＣＣ２を４８個備える。この制御回路ＣＣ２は、上述のＬＥＤヘッド３１における、例えばラッチ回路ＬＴＤ１、当該ラッチ回路ＬＴＤ１に対応して設けられたメモリセル回路６１、当該メモリセル回路６１に接続されるマルチプレクサアレイ４９、及び駆動回路５１に相当する回路等によって構成される。そしてこれら出力端子Ｄ２０１，Ｄ２０２，・・・，Ｄ２０４８と、制御回路ＣＣ２は、ＩＣチップの長辺方向に沿って、等間隔に配列されている。また、他方の長辺近傍には、ＩＣチップの長辺方向に沿って、端子ＶＤＤ４〜ＶＤＤ６、端子ＤＡＴＡＩ３〜０、端子ＤＡＴＡＯ３〜０、端子ＫＤＲＶ、端子ＳＴＢ、端子ＶＲＥＦ、端子ＧＮＤ等が配列されている。そして、これらの端子の間には、ドライバＩＣ １００７を駆動する為に必要な回路、例えば上述の書き込み制御回路４３、及び制御回路５７等の回路を配置する複数の回路領域ＣＳ２が配列して設けられている。また、ＩＣチップ上に配列された４８個の制御回路ＣＣ２の上層には、電源配線１０１１が敷設されている。この電源配線１０１１は、電源と接続された端子ＶＤＤと接続され、端子ＶＤＤ４〜ＶＤＤ６と接続される。この為、電源配線１０１１はこれらの端子と接続可能となる様、文字Ｅの形状を備える。 Another conventional example different from the driver IC 1001 is a driver IC 1007 shown in FIG. The driver IC 1007 is a drive device that divides 192 LED elements into four groups and drives them in a time-sharing manner, similarly to the driver ICs DRV1, DRV2,. The driver IC 1007 is along one of the long sides of the IC chip 1009 which is formed in a substantially rectangular shape, the output terminal D01 described above, D02, · · ·, the output terminal D 2 01 corresponding to D048, D 2 02, ..., D 2 048 is arranged. The driver IC 1007 includes 48 control circuits CC 2 that control signals output from these output terminals in association with the output terminals D 2 01, D 2 02,..., D 2 048. The control circuit CC 2 is in the LED head 31 described above, for example, a latch circuit LTD1, the memory cell circuit 61 provided corresponding to the latch circuit LTD1, multiplexer array 49 are connected to the memory cell circuit 61, and a drive A circuit corresponding to the circuit 51 is configured. The output terminals D 2 01, D 2 02,..., D 2 048 and the control circuit CC 2 are arranged at equal intervals along the long side direction of the IC chip. In the vicinity of the other long side, along the long side direction of the IC chip, there are terminals VDD 4 to VDD 6 , terminals DATAI 3 to 0, terminals DATAO 3 to 0, terminal KDRV, terminal STB, terminal VREF, terminal GND, and the like. It is arranged. And, between these terminals, the circuit required to drive the driver IC 1007, for example, above the write control circuit 43, and a plurality of circuit regions CS 2 to place the circuit such as the control circuit 57 is arranged Is provided. In addition, the 48 upper layer of the control circuit CC 2 of which are arranged on an IC chip, the power supply wiring 1011 is laid. The power supply wiring 1011 is connected to the terminal VDD connected to the power supply, and is connected to the terminals VDD 4 to VDD 6 . For this reason, the power supply wiring 1011 has the shape of the letter E so that it can be connected to these terminals.

また、この様なドライバＩＣ １００７は、図１４に示す様なＬＥＤアレイ１０１３と接続されている。図１４は、ドライバＩＣ １００７によって駆動されるＬＥＤアレイ１０１３の上面図である。   Such a driver IC 1007 is connected to an LED array 1013 as shown in FIG. FIG. 14 is a top view of the LED array 1013 driven by the driver IC 1007.

ＬＥＤアレイ１０１３は、等間隔に配列され１９２個のＬＥＤ素子ＬＥＤ１１，ＬＥＤ１２，・・・，ＬＥＤ１１９２を備える。尚、説明の便宜上、同図においては、ＬＥＤ素子ＬＥＤ１１，ＬＥＤ１２，・・・，ＬＥＤ１３２及びこれに対応する部分のみを図示する。 The LED array 1013 includes 192 LED elements LED 1 1, LED 1 2,..., LED 1 192 arranged at equal intervals. For convenience of explanation, only the LED elements LED 1 1, LED 1 2,..., LED 1 32 and portions corresponding thereto are shown in FIG.

これらＬＥＤ素子ＬＥＤ１１，ＬＥＤ１２，・・・，ＬＥＤ１３２のアノード端子は、隣接する４素子ごとに共通のアノード端子パッドＡ１１，Ａ１２，Ａ１３，Ａ１４，Ａ２１，Ａ２２，Ａ２３，Ａ２４と接続されている。そして、これらアノード端子パッドＡ１１，Ａ１２，Ａ１３，Ａ１４，Ａ２１，Ａ２２，Ａ２３，Ａ２４は、図１３に示す出力端子Ｄ２０１，Ｄ２０２，・・・，Ｄ２０８と接続されている。また、これらアノード端子パッドＡ１１，Ａ１２，Ａ１３，Ａ１４，Ａ２１，Ａ２２，Ａ２３，Ａ２４と対向する位置には、ＬＥＤ素子ＬＥＤ１１，ＬＥＤ１２，・・・，ＬＥＤ１３２のコモンカソード配線に接続されるカソード端子パッドＫ１，Ｋ２，Ｋ３，Ｋ４が配置されている。そして、ＬＥＤアレイ１０１３においては、ＬＥＤ素子ＬＥＤ１１，ＬＥＤ１２，・・・，ＬＥＤ１３２と、アノード端子パッドＡ１１，Ａ１２，Ａ１３，Ａ１４，Ａ２１，Ａ２２，Ａ２３，Ａ２４と、カソード端子パッドＫ１，Ｋ２，Ｋ３，Ｋ４とは、図１４に示す様な高抵抗性ウェハー基材１０１５上に配置して形成されている。この様なＬＥＤ素子ＬＥＤ１１，ＬＥＤ１２，・・・，ＬＥＤ１３２は、高抵抗性ウェハー基材１０１５上に、ＭＯＣＶＤ（有機金属気相成長）法により基材の全面に、電流阻止層１０１７と、ｎ型ＡｌＧａＡｓ層からなるｎ型拡散領域１０１９とを形成した後、ＬＥＤ素子を配置する位置にｐ型不純物を拡散することで形成されている。さらにｐ型不純物を拡散させた後、エッチングにより溝を形成することでＬＥＤ素子を分離する。そして、ＬＥＤ素子を分離した後、電流阻止層１０１７上に層間絶縁層１０２１を形成し、ｎ型拡散領域１０１９に設けられた複数のコンタクトホール１０２３を、メタル配線１０２５にて接続し、単にカソード端子パッドと接続している。また、ＬＥＤ素子のｐ型拡散領域１０２７を、メタル配線１０２９を用いてアノード端子パッドと接続する。 The anode terminals of these LED elements LED 1 1, LED 1 2,..., LED 1 32 are common anode terminal pads A11, A12, A13, A14, A21, A22, A23, A24 for every four adjacent elements. It is connected. These anode terminal pads A11, A12, A13, A14, A21, A22, A23, A24 are connected to output terminals D 2 01, D 2 02,..., D 2 08 shown in FIG. Further, these anode terminal pads A11, A12, A13, A14, A21, A22, A23, A24 position opposed to, LED elements LED 1 1, LED 1 2, ···, the common cathode wiring LED 1 32 Connected cathode terminal pads K1, K2, K3, K4 are arranged. In the LED array 1013, LED elements LED 1 1, LED 1 2,..., LED 1 32, anode terminal pads A11, A12, A13, A14, A21, A22, A23, A24, and cathode terminal pads are provided. K1, K2, K3, and K4 are formed on a high-resistance wafer substrate 1015 as shown in FIG. Such LED elements LED 1 1, LED 1 2,..., LED 1 32 are formed on a high-resistance wafer substrate 1015 on the entire surface of the substrate by MOCVD (metal organic chemical vapor deposition). After forming a layer 1017 and an n-type diffusion region 1019 made of an n-type AlGaAs layer, a p-type impurity is diffused in a position where the LED element is disposed. Further, after the p-type impurity is diffused, the LED element is separated by forming a groove by etching. Then, after separating the LED elements, an interlayer insulating layer 1021 is formed on the current blocking layer 1017, and a plurality of contact holes 1023 provided in the n-type diffusion region 1019 are connected by a metal wiring 1025, which is simply a cathode terminal. Connected to the pad. Further, the p-type diffusion region 1027 of the LED element is connected to the anode terminal pad using the metal wiring 1029.

そして、この様なドライバＩＣ １００７、及びＬＥＤアレイ１０１３は、図１６、及び図１７に示す様にワイヤーボンディング法にて接合され、ＬＥＤヘッド１０３１を構成する。   Then, such a driver IC 1007 and the LED array 1013 are bonded by a wire bonding method as shown in FIGS. 16 and 17 to constitute an LED head 1031.

ＬＥＤヘッド１０３１は、プリント配線板１０３３上に、ドライバＩＣ １００７、及びＬＥＤアレイ１０１３を配置して構成される。ドライバＩＣ １００７は、その表面に入出力パッド列１０３５、及びＬＥＤ駆動パッド列１０３７を備える。また、ＬＥＤヘッド１０３１は、その表面にアノード端子パッドＡ１１，Ａ１２，・・・によって形成されるアノードパッド列１０３９、及びカソード端子パッドＫ１，Ｋ２，Ｋ３，Ｋ４によって形成されるカソードパッド列１０４１を備える。そして、入出力パッド列１０３５は、ボンディングワイヤー１０４３によってプリント配線板１０３３上に設けられた端子パッド列１０４５と接続されており、ＬＥＤ駆動パッド列１０３７は、ボンディングワイヤー１０４７によってアノードパッド列１０３９と接続されている。また、カソードパッド列１０４１は、ボンディングワイヤー１０４９によって、プリント配線板１０３３上に設けられた端子パッド列１０５１と接続されている。   The LED head 1031 is configured by arranging a driver IC 1007 and an LED array 1013 on a printed wiring board 1033. The driver IC 1007 includes an input / output pad row 1035 and an LED drive pad row 1037 on the surface thereof. Further, the LED head 1031 includes an anode pad row 1039 formed by anode terminal pads A11, A12,... And a cathode pad row 1041 formed by cathode terminal pads K1, K2, K3, and K4 on the surface thereof. . The input / output pad row 1035 is connected to the terminal pad row 1045 provided on the printed wiring board 1033 by the bonding wire 1043, and the LED driving pad row 1037 is connected to the anode pad row 1039 by the bonding wire 1047. ing. The cathode pad row 1041 is connected to a terminal pad row 1051 provided on the printed wiring board 1033 by a bonding wire 1049.

この様な従来用いられていたドライバＩＣ １００１、及びドライバＩＣ １００７から明らかな様に、時分割駆動の分割数をドライバＩＣ １００７の様に４分割で駆動する場合には、ドライバＩＣ １００１の様に２分割で駆動する場合に比べ、ＬＥＤ素子を駆動する制御回路の数を半分にすることができる。しかし、ドライバＩＣ １００１と比較して制御回路の数が半分になったドライバＩＣ １００７では、各制御回路ＣＣ２の間にスペースが発生し、これらのスペースが非常に狭小なものであることに起因して、各制御回路ＣＣ２のスペースを有効に活用することができない。すなわち、ドライバＩＣ １００７では、制御回路の数を減らすことはできても、これがドライバＩＣ １００７のサイズを小型化することには繋がらず、結果として駆動装置を小型化すると共に、駆動装置の生産コストの削減を図ることができないという問題がある。 As is clear from the driver IC 1001 and the driver IC 1007 that have been used in the prior art, when the number of time-division drive divisions is four-divided like the driver IC 1007, the driver IC 1001 The number of control circuits for driving the LED elements can be halved as compared with the case of driving with two divisions. However, due to the number of control circuit as compared with the driver IC 1001 is the driver IC 1007 halved, the space between each of the control circuits CC 2 occurs, these spaces is extremely narrow to not be able to effectively use the space of the control circuits CC 2. That is, in the driver IC 1007, although the number of control circuits can be reduced, this does not lead to a reduction in the size of the driver IC 1007, resulting in a reduction in the size of the driving device and a production cost of the driving device. There is a problem that it cannot be reduced.

本実施の形態における構成においては、図１８に示す様に、ドライバＩＣ ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６が備える制御回路等の配置を変更することで、ドライバＩＣの小型化を図ることが可能である。尚、図１８では小型化の効果を明確にすべく、上述したドライバＩＣ １００７と、本実施の形態の構成を用いたドライバＩＣ ＤＲＶ１を、同一の縮尺で並べて表す。   In the configuration according to the present embodiment, as shown in FIG. 18, it is possible to reduce the size of the driver IC by changing the arrangement of control circuits and the like provided in the driver ICs DRV1, DRV2,. It is. In FIG. 18, the driver IC 1007 described above and the driver IC DRV1 using the configuration of the present embodiment are shown side by side at the same scale in order to clarify the effect of downsizing.

ドライバＩＣ ＤＲＶ１は、同図に示す様に、ＩＣチップ１８１の一方の長辺に沿って配列された端子ＶＤＤ７、端子ＶＤＤ８、端子ＶＤＤ９、出力端子Ｄ０１，Ｄ０２，・・・，Ｄ０４８、印刷データ出力端子ＤＡＴＡＯ３〜０、端子ＫＤＲＶ、端子ＳＴＢ、端子ＶＲＥＦ、端子ＧＮＤ、端子ＣＬＫ、端子ＬＯＡＤ、端子ＨＳＹＮＣ、及び印刷データ入力端子ＤＡＴＡＩ３〜０を備える。そして、これら端子は、ＩＣチップ１８１の一方の長辺に沿って、端子ＶＤＤ７、端子ＶＤＤ８、端子ＶＤＤ９、印刷データ出力端子ＤＡＴＡＯ３〜０、端子ＫＤＲＶ、端子ＳＴＢ、端子ＶＲＥＦ、端子ＧＮＤ、端子ＣＬＫ、端子ＬＯＡＤ、端子ＨＳＹＮＣ、及び印刷データ入力端子ＤＡＴＡＩ３〜０からなる入力端子群と、出力端子Ｄ０１，Ｄ０２，・・・，Ｄ０４８の出力端子群とを、実質的に交互に配置することが好ましい。そして、出力端子Ｄ０１，Ｄ０２，・・・，Ｄ０４８は、ＬＥＤヘッド３１の時分割数に応じて、複数の出力端子をまとめて配列することが好ましい。 As shown in the figure, the driver IC DRV1 includes terminals VDD 7 , terminal VDD 8 , terminal VDD 9 , output terminals D01, D02,..., D048 arranged along one long side of the IC chip 181. Print data output terminals DATAO3 to 0, terminal KDRV, terminal STB, terminal VREF, terminal GND, terminal CLK, terminal LOAD, terminal HSYNC, and print data input terminals DATAI3 to 0 are provided. These terminals are arranged along one long side of the IC chip 181 such as a terminal VDD 7 , a terminal VDD 8 , a terminal VDD 9 , a print data output terminal DATAO 3 to 0, a terminal KDRV, a terminal STB, a terminal VREF, a terminal GND, An input terminal group including the terminal CLK, the terminal LOAD, the terminal HSYNC, and the print data input terminals DATAI 3 to 0 and the output terminal groups of the output terminals D01, D02,..., D048 are substantially alternately arranged. Is preferred. The output terminals D01, D02,..., D048 are preferably arranged in a plurality of output terminals according to the number of time divisions of the LED head 31.

また、ドライバＩＣ ＤＲＶ１は、同図に示す様に、ＩＣチップ１８１上に、書き込み制御回路４３、制御回路５７、及び基準電流回路５９を、複数の回路領域ＣＳ３内に納まる様に分割して配置する。また、ドライバＩＣ ＤＲＶ１は、ＩＣチップ１８１上に、少なくともフリップフロップ回路ＦＦＡｎ，ＦＦＢｎ，ＦＦＣｎ，ＦＦＤｎ、ラッチ回路ＬＴＡｎ，ＬＴＢｎ，ＬＴＣｎ，ＬＴＤｎ、メモリセル回路、当該メモリセル回路６１に対応するマルチプレクサアレイ４９、及び当該マルチプレクサアレイ４９に対応するＬＥＤ駆動回路１４７を含む制御回路ＣＣ３を４８個備える。そして、ドライバＩＣ ＤＲＶ１は、これら制御回路ＣＣ３、及び回路領域ＣＳ３を、ＩＣチップ１８１の長辺方向に沿って、略直線状に配置して形成されている。また、ドライバＩＣ ＤＲＶ１は、これら制御回路ＣＣ３、及び回路領域ＣＳ３に端子ＶＤＤ７、端子ＶＤＤ８、及び端子ＶＤＤ９から取得した電力を入力する電源配線１８３を備える。電源配線１８３は、制御回路ＣＣ３、回路領域ＣＳ３、端子ＶＤＤ７、端子ＶＤＤ８、及び端子ＶＤＤ９を接続可能とすべく、文字Ｅの形状を備える。 The driver IC DRV1 is, as shown in the figure, on the IC chip 181, the write control circuit 43, control circuit 57, and a reference current circuit 59 is divided as fall plurality of circuit region CS 3 Deploy. Further, the driver IC DRV1 is provided on the IC chip 181 with at least flip-flop circuits FFAn, FFBn, FFCn, FFDn, latch circuits LTAn, LTBn, LTCn, LTDn, a memory cell circuit, and a multiplexer array 49 corresponding to the memory cell circuit 61. , And 48 control circuits CC 3 including LED driving circuits 147 corresponding to the multiplexer array 49 are provided. The driver IC DRV1 is formed by arranging the control circuit CC 3 and the circuit region CS 3 in a substantially straight line along the long side direction of the IC chip 181. In addition, the driver IC DRV1 includes a power supply wiring 183 that inputs power acquired from the terminal VDD 7 , the terminal VDD 8 , and the terminal VDD 9 to the control circuit CC 3 and the circuit region CS 3 . The power supply wiring 183 has a letter E shape so that the control circuit CC 3 , the circuit region CS 3 , the terminal VDD 7 , the terminal VDD 8 , and the terminal VDD 9 can be connected.

さらに具体的には、ドライバＩＣ ＤＲＶ１は、４個の制御回路ＣＣ３を隣接して配置して形成されたグループを１２組備え、この様な１２組のグループを、等間隔且つ略直線状にＩＣチップ１８１上に配列して形成されている。さらにドライバＩＣ ＤＲＶ１は、これら各グループの間に形成されたスペースに回路領域ＣＳ３を備える。この様に、ＩＣチップ１８１上に、制御回路ＣＣ３のグループを形成することで、各グループの間に形成されるスペースを、ドライバＩＣ １００７と比較して広くすることが可能となり、このスペースに回路領域ＣＳ３を配置することで制御回路ＣＣ３と回路領域ＣＳ３とを同一直線状に配列することが可能となる。そして、制御回路ＣＣ３と回路領域ＣＳ３とを同一直線状に配列することで、ＩＣチップ１８１の短辺方向の長さを、ドライバＩＣ １００７と比較して実質的に入出力パッド列１０３５又は制御回路ＣＣ２分だけ短くすることが可能となる。 More specifically, the driver IC DRV1 is four control circuit CC 3 adjacent 12 groups formed by arranged Kumisonae, such a 12 set of groups, equidistant and substantially linearly They are arranged on the IC chip 181. Furthermore driver IC DRV1 includes a circuit region CS 3 in the space formed between the respective groups. Thus, by forming the group of the control circuit CC 3 on the IC chip 181, the space formed between the groups can be made wider than that of the driver IC 1007. and a control circuit CC 3 and the circuit region CS 3 by placing the circuit region CS 3 it is possible to arrange the same straight line. Then, by arranging the control circuit CC 3 and the circuit region CS 3 in the same straight line, the length in the short side direction of the IC chip 181 is substantially equal to the input / output pad row 1035 or the driver IC 1007. The control circuit CC can be shortened by 2 minutes.

そして、この様なドライバＩＣ ＤＲＶ１に対応するＬＥＤチップＣＨＰ１は、図１９及び図２０に示す様に接合され、ＬＥＤヘッド３１を構成する。尚、図１９はＬＥＤヘッド３１の断面図であり、図２０は、ＬＥＤヘッド３１の上面図である。   And LED chip CHP1 corresponding to such driver IC DRV1 is joined as shown in FIG.19 and FIG.20, and the LED head 31 is comprised. FIG. 19 is a cross-sectional view of the LED head 31, and FIG. 20 is a top view of the LED head 31.

ＬＥＤヘッド３１は、プリント配線板１８５上に、ドライバＩＣ ＤＲＶ１、及びＬＥＤチップＣＨＰ１を配置して構成される。ドライバＩＣ ＤＲＶ１は、一方の長辺側に沿ってＬＥＤ駆動端子列１８７を備える。このＬＥＤ駆動端子列１８７は、少なくとも端子ＶＤＤ７、端子ＶＤＤ８、端子ＶＤＤ９、出力端子Ｄ０１，Ｄ０２，・・・，Ｄ０４８、印刷データ出力端子ＤＡＴＡＯ３〜０、端子ＫＤＲＶ、端子ＳＴＢ、端子ＶＲＥＦ、端子ＧＮＤ、端子ＣＬＫ、端子ＬＯＡＤ、端子ＨＳＹＮＣ、及び印刷データ入力端子ＤＡＴＡＩ３〜０を含む列である。また、ＬＥＤチップＣＨＰ１は、一方の長辺に沿ってＬＥＤ素子ＬＥＤ１，ＬＥＤ２，・・・，ＬＥＤ１９２のアノード端子パッドに接続されるアノードパッド列１８９、及びカソード端子パッドに接続されるカソードパッド列１９１を備える。そして、ＬＥＤ駆動端子列１８７は、ボンディングワイヤー１９３によってプリント配線板１８５上に設けられた端子パッド列１９５と接続されている。また、アノードパッド列１８９とＬＥＤ駆動端子列１８７とは、ボンディングワイヤー１９６によって接続されている。また、カソードパッド列１９１は、ボンディングワイヤー１９７によって、プリント配線板１８５上に設けられた端子パッド列１９９と接続されている。 The LED head 31 is configured by arranging a driver IC DRV1 and an LED chip CHP1 on a printed wiring board 185. The driver IC DRV1 includes an LED drive terminal row 187 along one long side. The LED drive terminal row 187 includes at least a terminal VDD 7 , a terminal VDD 8 , a terminal VDD 9 , output terminals D01, D02,..., D048, print data output terminals DATAO3 to 0, a terminal KDRV, a terminal STB, a terminal VREF, This is a column including a terminal GND, a terminal CLK, a terminal LOAD, a terminal HSYNC, and print data input terminals DATAI3 to DATA1. The LED chip CHP1 has an anode pad row 189 connected to the anode terminal pad of the LED elements LED1, LED2,..., LED192 along one long side, and a cathode pad row 191 connected to the cathode terminal pad. Is provided. The LED drive terminal row 187 is connected to a terminal pad row 195 provided on the printed wiring board 185 by a bonding wire 193. The anode pad row 189 and the LED drive terminal row 187 are connected by a bonding wire 196. The cathode pad row 191 is connected to a terminal pad row 199 provided on the printed wiring board 185 by a bonding wire 197.

以上、説明した様に、本発明の第１の実施の形態によれば、駆動装置としてのドライバＩＣは、少なくとも端子ＶＤＤ７、端子ＶＤＤ８、端子ＶＤＤ９、出力端子Ｄ０１，Ｄ０２，・・・，Ｄ０４８、印刷データ出力端子ＤＡＴＡＯ３〜０、端子ＫＤＲＶ、端子ＳＴＢ、端子ＶＲＥＦ、端子ＧＮＤ、端子ＣＬＫ、端子ＬＯＡＤ、端子ＨＳＹＮＣ、及び印刷データ入力端子ＤＡＴＡＩ３〜０を含むＬＥＤ駆動端子列１８７をＩＣチップ１８１の一方の長辺に沿って配列し、制御回路ＣＣ３、及び回路領域ＣＳ３を他方の長辺に沿って配列することで、ＩＣチップ１８１の短辺方向の長さを短くすることが可能となり、ドライバＩＣの小型化を実現することが可能となる。これによって、これらＩＣチップ１８１を製造する際に１枚のＩＣウェハーから採れるチップ数を増加させることが可能となり、ドライバＩＣのコスト低下を図ることが可能となる。 As described above, according to the first embodiment of the present invention, the driver IC as the driving device includes at least the terminal VDD 7 , the terminal VDD 8 , the terminal VDD 9 , the output terminals D01, D02,. , D048, print data output terminals DATAO3 to 0, terminal KDRV, terminal STB, terminal VREF, terminal GND, terminal CLK, terminal LOAD, terminal HSYNC, and LED drive terminal row 187 including print data input terminals DATAI3 to 0 are integrated into an IC chip. It is possible to shorten the length of the IC chip 181 in the short side direction by arranging along one long side of the 181 and arranging the control circuit CC 3 and the circuit region CS 3 along the other long side. This makes it possible to reduce the size of the driver IC. This makes it possible to increase the number of chips that can be taken from one IC wafer when manufacturing these IC chips 181 and to reduce the cost of the driver IC.

さらに、本発明の第１の実施の形態によれば、ＩＣチップ１８１の短辺幅を縮小することができる為、これを搭載するプリント配線板１８５の短辺幅もまた縮小することが可能となり、ＬＥＤヘッド３１の小型化を図ることが可能となる。   Furthermore, according to the first embodiment of the present invention, since the short side width of the IC chip 181 can be reduced, the short side width of the printed wiring board 185 on which the IC chip 181 is mounted can also be reduced. The LED head 31 can be downsized.

尚、上記第１の実施の形態では、ドライバＩＣ ＤＲＶ１及びＬＥＤチップＣＨＰ１を用いて詳細な説明を行ったが、他のドライバＩＣ、及びＬＥＤチップにおいても同様の構成を備えることはいうまでもない。   In the first embodiment, the driver IC DRV1 and the LED chip CHP1 are described in detail, but it goes without saying that other driver ICs and LED chips have the same configuration. .

以下、本発明を適用した第２の実施の形態について詳細な説明をする。尚、第２の実施の形態では、その効果を明確にすべく、上述したＬＥＤヘッド１０３１を用いて詳細な説明をする。尚、第２の実施の形態では、第１の実施の形態と同一の構成を有する箇所については同一符号を付して詳細な説明を省略する。   Hereinafter, a second embodiment to which the present invention is applied will be described in detail. In the second embodiment, the LED head 1031 described above will be used in detail to clarify the effect. In the second embodiment, portions having the same configuration as in the first embodiment are denoted by the same reference numerals, and detailed description thereof is omitted.

図２１に示す様に、ＬＥＤヘッド１０３１では、等間隔に配列されたアノード端子パッドＡ１１，Ａ１２，・・・と、等間隔に配列された出力端子Ｄ１０１，Ｄ１０２，・・・，Ｄ１０８とをボンディングワイヤー１０４７を用いて接続している。 As shown in FIG. 21, in the LED head 1031, anode terminal pads A 11, A 12,... Arranged at equal intervals, and output terminals D 1 01, D 1 02,. D 1 08 is connected with a bonding wire 1047.

この様なＬＥＤヘッド１０３１では、６００ｄｐｉの解像度を有し、各ＬＥＤ素子間のドットピッチＬ１は、略４２．２μｍであり、アノード端子パッドＡ１１，Ａ１２，・・・のパッドピッチＬ２は、１６８．８μｍとなる。一方、ドライバＩＣ １００１の出力端子Ｄ１０１，Ｄ１０２，・・・，Ｄ１０８のパッドピッチＬ３は、約８１μｍである。そして、この様なＬＥＤヘッド１０３１では、パッドピッチＬ２と、パッドピッチＬ３とが大きく異なる為、出力端子Ｄ１０１，Ｄ１０２，・・・，Ｄ１０８とアノード端子パッドＡ１１，Ａ１２，・・・を接続するボンディングワイヤー１０４７を、出力端子Ｄ１０１，Ｄ１０２，・・・，Ｄ１０８、及びアノード端子パッドＡ１１，Ａ１２，・・・の配列方向に対して斜めに布線する必要がある。この場合、例えばアノード端子パッドＡ２１と、出力端子Ｄ１０５との、ずれ量Ｌ４は、式（１６８．８×３−８１×３）に従って、１３１．７μｍとなる。 Such LED head 1031 has a resolution of 600 dpi, the dot pitch L1 between the LED elements is approximately 42.2 μm, and the pad pitch L2 of the anode terminal pads A11, A12,. 8 μm. On the other hand, the pad pitch L3 of the output terminals D 1 01, D 1 02,..., D 1 08 of the driver IC 1001 is about 81 μm. In such an LED head 1031, since the pad pitch L 2 and the pad pitch L 3 are greatly different, the output terminals D 1 01, D 1 02,..., D 1 08 and the anode terminal pads A 11, A 12,. .. The bonding wire 1047 that connects the output terminals D 1 01, D 1 02,..., D 1 08, and the anode terminal pads A11, A12,. There is a need. In this case, for example, the anode terminal pads A21, the output terminal D 1 05, the deviation amount L4 in accordance with formula (168.8 × 3-81 × 3), the 131.7Myuemu.

しかし、この様にボンディングワイヤー１０４７を、出力端子Ｄ１０１，Ｄ１０２，・・・，Ｄ１０８、及びアノード端子パッドＡ１１，Ａ１２，・・・の配列方向に対して斜めに布線すると、ボンディングワイヤー１０４７のワイヤー同士の間隔を確保することが困難となり、ワイヤー同士が短絡してしまうという問題がある。また、この様な場合では、ＬＥＤヘッド１０３１の製造時に、ボンディングツールの移動速度を上げることが出来ない等の支障が生じ、生産性の向上を図ることができないという問題がある。 However, the bonding wire 1047 in this manner, the output terminal D 1 01, D 1 02, ···, D 1 08, and the anode terminal pads A11, A12, when laid diagonally to the array direction of the ... There is a problem that it is difficult to ensure the distance between the bonding wires 1047 and the wires are short-circuited. Further, in such a case, there is a problem that when the LED head 1031 is manufactured, troubles such as an inability to increase the moving speed of the bonding tool occur, and the productivity cannot be improved.

そこで、本発明の第２の実施の形態では、ＬＥＤヘッド３１を構成するＬＥＤチップＣＨＰ１を図２２に示す様に構成する。   Therefore, in the second embodiment of the present invention, the LED chip CHP1 constituting the LED head 31 is configured as shown in FIG.

ＬＥＤチップＣＨＰ１は、時分割数と同数のＳ個の出力端子Ｄ０１，Ｄ０２，・・・によって構成される出力端子アレイの各出力端子に対応させて、Ｓ個のアノード端子パッドＡ１１，Ａ１２，・・・によって構成されるアノード端子パッドアレイを備える。そして、Ｓ個の出力端子Ｄ０１，Ｄ０２，・・・と、Ｓ個のアノード端子パッドＡ１１，Ａ１２，・・・とは、互いに１対１の関係で、ボンディングワイヤー１９６によって接続される。Ｓ個のアノード端子パッドＡ１１，Ａ１２，・・・は、それぞれ時分割数と同数のＳ個のＬＥＤ素子ＬＥＤ１，ＬＥＤ２，・・・と接続されている。   The LED chip CHP1 has S anode terminal pads A11, A12,... Corresponding to each output terminal of the output terminal array composed of S output terminals D01, D02,. .. having an anode terminal pad array constituted by The S output terminals D01, D02,... And the S anode terminal pads A11, A12,... Are connected to each other by a bonding wire 196 in a one-to-one relationship. The S anode terminal pads A11, A12,... Are connected to the S LED elements LED1, LED2,.

そして、ＬＥＤチップＣＨＰ１は、これらアノード端子パッドアレイ、出力端子アレイ、及びＬＥＤアレイの中心を互いに一致する様に配置され、さらに各出力端子Ｄ０１，Ｄ０２，・・・の間隔をＰとし、各アノード端子パッドＡ１１，Ａ１２，・・・の間隔をＬとした場合に、距離Ｌは、Ｌ＝（Ｎ−１）×Ｐによって定められる様に形成される。この様にしてアノード端子パッドＡ１１，Ａ１２，・・・の間隔を定めることにより、ＬＥＤチップＣＨＰ１は、アノード端子パッドと出力端子との間を略平行に布線することが可能となり、ずれ量を大幅に縮小することが出来る。   The LED chip CHP1 is arranged so that the centers of the anode terminal pad array, the output terminal array, and the LED array coincide with each other, and the interval between the output terminals D01, D02,. When the distance between the terminal pads A11, A12,... Is L, the distance L is formed as defined by L = (N−1) × P. In this way, by determining the distance between the anode terminal pads A11, A12,..., The LED chip CHP1 can be wired substantially in parallel between the anode terminal pad and the output terminal. It can be greatly reduced.

具体的には、ＬＥＤヘッド３１は、時分割数を４とし、４個のアノード端子パッドごとに電極パッド群を構成し、４個の出力端子で出力端子群を構成した場合、ＬＥＤヘッド３１のアノード端子パッドＡ１１，Ａ１２，・・・をＬＥＤ素子ＬＥＤ１，ＬＥＤ２，・・・の配列ピッチの３倍に略等しいピッチで配置する。   Specifically, when the LED head 31 has a time division number of 4, an electrode pad group is formed for each of four anode terminal pads, and an output terminal group is formed of four output terminals, the LED head 31 The anode terminal pads A11, A12,... Are arranged at a pitch substantially equal to three times the arrangement pitch of the LED elements LED1, LED2,.

ＬＥＤヘッド３１では、時分割数が４分割である為、例えばＬＥＤ素子ＬＥＤ３２，ＬＥＤ素子ＬＥＤ３１，・・・，ＬＥＤ素子ＬＥＤ１７に対応するアノード端子パッドＡ２４、アノード端子パッドＡ２３、アノード端子パッドＡ２２、及びアノード端子パッドＡ２１でアノード端子パッド群を構成し、出力端子Ｄ０８、出力端子Ｄ０７、出力端子Ｄ０６、及び出力端子Ｄ０５で出力端子群を構成し、これらの群同士を上述した方法で接続する。   In the LED head 31, the number of time divisions is four. Therefore, for example, the anode terminal pad A24, the anode terminal pad A23, the anode terminal pad A22 corresponding to the LED element LED32, LED element LED31,. The anode terminal pad group is constituted by the anode terminal pad A21, and the output terminal group is constituted by the output terminal D08, the output terminal D07, the output terminal D06, and the output terminal D05, and these groups are connected to each other by the method described above.

この例で説明すると、アノード端子パッドＡ２４は、当該アノード端子パッドＡ２４と接続されている４個のＬＥＤ素子ＬＥＤ３２，３１，３０，２９の内、ＬＥＤ素子ＬＥＤ１８９のアノード端子の近傍に配置される。また、アノード端子パッドＡ２３は、ＬＥＤ素子ＬＥＤ２６の近傍に、アノード端子パッドＡ２２は、ＬＥＤ素子ＬＥＤ２３の近傍に、アノード端子パッドＡ２１は、ＬＥＤ素子ＬＥＤ２０の近傍にそれぞれ配置される。   In this example, the anode terminal pad A24 is disposed in the vicinity of the anode terminal of the LED element LED189, among the four LED elements LED32, 31, 30, 29 connected to the anode terminal pad A24. The anode terminal pad A23 is disposed in the vicinity of the LED element LED26, the anode terminal pad A22 is disposed in the vicinity of the LED element LED23, and the anode terminal pad A21 is disposed in the vicinity of the LED element LED20.

そして、この様にしてアノード端子パッドＡ１１，Ａ１２，・・・を配列した場合、例えばアノード端子パッドＡ２１と出力端子Ｄ０５とのアノード端子パッドＡ１１，Ａ１２，・・・の配列方向に対する距離Ｌ５は、式（１２６．９×３−８１×３）／２に従って、６８．９μｍとなる。   When the anode terminal pads A11, A12,... Are arranged in this way, for example, the distance L5 between the anode terminal pad A21 and the output terminal D05 with respect to the arrangement direction of the anode terminal pads A11, A12,. According to the formula (126.9 × 3-81 × 3) / 2, 68.9 μm is obtained.

この様に、第２の実施の形態によれば、アノード端子パッドと出力端子との間を略平行に布線することが可能となり、ずれ量を大幅に縮小することが出来る。そしてこれにより、ボンディングワイヤー１９６のワイヤー同士の間隔を確保することが容易となり、ワイヤー同士が短絡してしまうことを防止することができる。また、この様な場合では、ＬＥＤヘッド３１の製造時に、ボンディングツールの移動速度を、従来と比較して早くすることができ、ＬＥＤヘッド３１の生産性の向上を図ることができる。   As described above, according to the second embodiment, the anode terminal pad and the output terminal can be wired substantially in parallel, and the amount of deviation can be greatly reduced. And it becomes easy to ensure the space | interval of the wires of the bonding wire 196 by this, and it can prevent that wires short-circuit. In such a case, when the LED head 31 is manufactured, the moving speed of the bonding tool can be increased as compared with the conventional case, and the productivity of the LED head 31 can be improved.

以下、本発明を適用した第３の実施の形態を用いるＬＥＤヘッド２０３について詳細な説明をする。尚、第３の実施の形態においても、第１の実施の形態と同一の構成を有する箇所については同一符号を付して詳細な説明を省略する。   Hereinafter, the LED head 203 using the third embodiment to which the present invention is applied will be described in detail. Also in the third embodiment, portions having the same configuration as those of the first embodiment are denoted by the same reference numerals, and detailed description thereof is omitted.

図９及び図１０を用いて説明した様に従来用いられていたＬＥＤアレイ１０１３、及びこれを駆動するドライバＩＣ １００７では、印刷データ信号ＤＡＴＡ３〜０が、例えばドット１、ドット８、ドット９、及びドット１６の様に規則性を持たないデータ系列として入力される必要があり、この不規則な印刷データ信号列に変換するためのデータ変換手段を設ける必要があった。そしてこの配列の変換は、図示せぬ印刷制御部に備えられた変換テーブルに基づいて行われていた。具体的には図示せぬ印刷制御部は、印刷データ信号ＤＡＴＡ３〜０を印刷制御部からドライバＩＣ １００１に入力する際に、ドライバＩＣ １００７に入力するデータ配列にあわせて変換する必要があった。   As described with reference to FIGS. 9 and 10, in the LED array 1013 conventionally used and the driver IC 1007 for driving the LED array 1013, the print data signals DATA3 to 0 are, for example, dot 1, dot 8, dot 9, and It is necessary to input a data series having no regularity like the dot 16, and it is necessary to provide a data conversion means for converting into this irregular print data signal string. This array conversion is performed based on a conversion table provided in a print control unit (not shown). Specifically, when a print control unit (not shown) inputs the print data signals DATA3 to DATA0 to the driver IC 1001 from the print control unit, it is necessary to convert the print data signals DATA3 to 0 in accordance with the data array input to the driver IC 1007.

そこで、第３の実施の形態に係るＬＥＤアレイでは、この様な不規則なデータ転送順序に対応する煩雑さを解消することを可能とする。   Thus, in the LED array according to the third embodiment, it is possible to eliminate the complexity associated with such an irregular data transfer order.

第３の実施の形態に係るＬＥＤアレイ２０１は、図２３に示す様に、等間隔に配列された１９２個のＬＥＤ素子ＬＥＤ２１，ＬＥＤ２２，・・・，ＬＥＤ２１９２を備える。尚、説明の便宜上、同図においては、ＬＥＤ素子ＬＥＤ２１，ＬＥＤ２２，・・・，ＬＥＤ２３２及びこれに対応する部分のみを図示して詳細な説明を行う。 As shown in FIG. 23, the LED array 201 according to the third embodiment includes 192 LED elements LED 2 1, LED 2 2,..., LED 2 192 arranged at equal intervals. For the sake of convenience of explanation, only the LED elements LED 2 1, LED 2 2,..., LED 2 32 and portions corresponding thereto are shown in the drawing for detailed explanation.

この様なＬＥＤ素子ＬＥＤ２１，ＬＥＤ２２，・・・，ＬＥＤ２３２は、８個のアノード端子パッドＡ２１１，Ａ２１２，Ａ２１３，Ａ２１４，Ａ２２１，Ａ２２２，Ａ２２３，Ａ２２４、及びカソード端子パッドＫ２１，Ｋ２２，Ｋ２３，Ｋ２４と接続されている。そして、アノード端子パッドＡ２１１，Ａ２１２，Ａ２１３，Ａ２１４，Ａ２２１，Ａ２２２，Ａ２２３，Ａ２２４は、図示せぬドライバＩＣの出力端子と接続されている。 Such LED elements LED 2 1, LED 2 2,..., LED 2 32 have 8 anode terminal pads A 2 11, A 2 12, A 2 13, A 2 14, A 2 21, A 2. 22, A 2 23, A 2 24, and cathode terminal pads K 2 1, K 2 2, K 2 3, K 2 4. The anode terminal pads A 2 11, A 2 12, A 2 13, A 2 14, A 2 21, A 2 22, A 2 23, A 2 24 are connected to the output terminal of the driver IC (not shown). Yes.

具体的には、ＬＥＤアレイ２０１は、隣接する４個のＬＥＤ素子のアノード端子を、それぞれアノード端子パッドＡ２１１，Ａ２１２，Ａ２１３，Ａ２１４，Ａ２２１，Ａ２２２，Ａ２２３，Ａ２２４に接続した構成を備える。そして、これらＬＥＤ素子ＬＥＤ２１，ＬＥＤ２２，・・・，ＬＥＤ２３２の内、ＬＥＤ素子ＬＥＤ２１、ＬＥＤ素子ＬＥＤ２５、ＬＥＤ素子ＬＥＤ２９、ＬＥＤ素子ＬＥＤ２１３、ＬＥＤ素子ＬＥＤ２１７、ＬＥＤ素子ＬＥＤ２２１、ＬＥＤ素子ＬＥＤ２２５、及びＬＥＤ素子ＬＥＤ２２９のカソード端子は、Ｎ型ＭＯＳトランジスタ３６と接続されたカソード端子パッドＫ２１と接続されている。また、ＬＥＤ素子ＬＥＤ２２、ＬＥＤ素子ＬＥＤ２６、ＬＥＤ素子ＬＥＤ２１０、ＬＥＤ素子ＬＥＤ２１４、ＬＥＤ素子ＬＥＤ２１８、ＬＥＤ素子ＬＥＤ２２２、ＬＥＤ素子ＬＥＤ２２６、及びＬＥＤ素子ＬＥＤ２３０のカソード端子は、Ｎ型ＭＯＳトランジスタ３５と接続されたカソード端子パッドＫ２２と接続されている。また、ＬＥＤ素子ＬＥＤ２３、ＬＥＤ素子ＬＥＤ２７、ＬＥＤ素子ＬＥＤ２１１、並びにＬＥＤ素子ＬＥＤ２１５、及びＬＥＤ素子ＬＥＤ２１９、ＬＥＤ素子ＬＥＤ２２３、ＬＥＤ素子ＬＥＤ２２７、並びにＬＥＤ素子ＬＥＤ２３１のカソード端子は、それぞれＮ型ＭＯＳトランジスタ３４と接続された２個のカソード端子パッドＫ２３の一方と接続されている。また、ＬＥＤ素子ＬＥＤ２４、並びにＬＥＤ素子ＬＥＤ２８、ＬＥＤ素子ＬＥＤ２１２、並びにＬＥＤ素子ＬＥＤ２１６、ＬＥＤ素子ＬＥＤ２２０、並びにＬＥＤ素子ＬＥＤ２２４、及びＬＥＤ素子ＬＥＤ２２８、並びにＬＥＤ素子ＬＥＤ２３２のカソード端子は、それぞれＮ型ＭＯＳトランジスタ３３と接続されたカソード端子パッドＫ２４の何れかと接続されている。 Specifically, the LED array 201 has anode terminals of four adjacent LED elements, which are anode terminal pads A 2 11, A 2 12, A 2 13, A 2 14, A 2 21, A 2 22, respectively. A structure connected to A 2 23 and A 2 24 is provided. Of these LED elements LED 2 1, LED 2 2,..., LED 2 32, LED element LED 2 1, LED element LED 2 5, LED element LED 2 9, LED element LED 2 13, LED element LED The cathode terminals of 2 17, LED element LED 2 21, LED element LED 2 25, and LED element LED 2 29 are connected to cathode terminal pad K 2 1 connected to N-type MOS transistor 36. Further, the LED element LED 2 2, LED element LED 2 6, LED element LED 2 10, LED elements LED 2 14, LED elements LED 2 18, LED elements LED 2 22, LED elements LED 2 26 and LED element LED 2 30, Are connected to a cathode terminal pad K 2 2 connected to the N-type MOS transistor 35. In addition, LED element LED 2 3, LED element LED 2 7, LED element LED 2 11, and LED element LED 2 15, and LED element LED 2 19, LED element LED 2 23, LED element LED 2 27, and LED element LED the cathode terminal of the 2 31 is connected to one of the two cathode terminal pad K 2 3 connected to the N-type MOS transistor 34, respectively. In addition, LED element LED 2 4, LED element LED 2 8, LED element LED 2 12, LED element LED 2 16, LED element LED 2 20, LED element LED 2 24, and LED element LED 2 28, and LED The cathode terminal of the element LED 2 32 is connected to one of the cathode terminal pads K 2 4 connected to the N-type MOS transistor 33.

図２３は、ＬＥＤアレイ２０１の一部を示す上面図であり、ＬＥＤアレイ２０１全体として、同図に示す６倍、すなわち４８個のカソード端子パッドＫ２１，Ｋ２２，Ｋ２３，Ｋ２４を備える。 FIG. 23 is a top view showing a part of the LED array 201, and the LED array 201 as a whole is six times as shown in FIG. 23, that is, 48 cathode terminal pads K 2 1, K 2 2, K 2 3, K It includes two 4.

そして、この様なＬＥＤアレイ２０１、及びＬＥＤアレイ２０１に接続されたドライバＩＣ ＤＲＶ１によって構成されるＬＥＤヘッド２０３は、図２４、及び図２５に示す様な動作で印刷データ信号ＤＡＴＡ３〜０の処理を行う。尚、説明を簡略化するために、図２４及び図２５では、ドライバＩＣ ＤＲＶ１を例に挙げ、ドライバＩＣ ＤＲＶ１の動作についてのみ詳細な説明を行う。   The LED head 203 including the LED array 201 and the driver IC DRV1 connected to the LED array 201 performs the processing of the print data signals DATA3 to 0 by the operations as shown in FIGS. Do. In order to simplify the description, in FIG. 24 and FIG. 25, the driver IC DRV1 is taken as an example, and only the operation of the driver IC DRV1 will be described in detail.

まず、印刷制御部１は、印刷データ信号ＤＡＴＡ３〜０の入力開始に伴い、同期信号ＨＤ−ＨＳＹＮＣ−ＮをＬＥＤヘッドに入力する。その後、印刷制御部１はクロック信号ＨＤ−ＣＬＫの１個目のクロックに同期して、ドット１、ドット５、ドット９、ドット１３の印刷データ信号をＬＥＤヘッド２０３に入力する。そして、引き続き印刷制御部１は２個目のクロックに同期して、ドット１７、ドット２１、ドット２５、ドット２９の印刷データをＬＥＤヘッド２０３に入力する。ここで、シフトレジスタ段数は１２段である為、１２個目のクロックが入力されると、ドライバＩＣの１個分の印刷データ信号ＤＡＴＡ３〜０の入力が終了する。その後、印刷制御部１は、Ｖ部において、ＬＥＤヘッド２０３にラッチ信号ＨＤ−ＬＯＡＤ―Ｐを入力し、印刷データ信号ＤＡＴＡ３〜０をラッチ回路ＬＴＡ１〜ＬＴＡ１２，ＬＴＢ１〜ＬＴＢ１２，ＬＴＣ１〜ＬＴＣ１２，ＬＴＤ１〜ＬＴＤ１２にラッチする。次に、印刷制御部１は、ＬＥＤヘッド２０３にストローブ信号ＨＤ−ＳＴＢ−Ｎを入力し、ＬＥＤ素子の駆動を開始する。このとき、ドライバＩＣ ＤＲＶ１は端子ＫＤＲＶから出力される信号をハイレベルに遷移させ、Ｎ型ＭＯＳトランジスタ３６をオン状態とするが、図２４に示す例で説明すると、このときＬＥＤ素子ＬＥＤ２１、ＬＥＤ素子ＬＥＤ２５、ＬＥＤ素子ＬＥＤ２９、ＬＥＤ素子ＬＥＤ２１３、ＬＥＤ素子ＬＥＤ２１７、ＬＥＤ素子ＬＥＤ２２１、ＬＥＤ素子ＬＥＤ２２５、及びＬＥＤ素子ＬＥＤ２２９が駆動されることとなる。 First, the print control unit 1 inputs the synchronization signal HD-HSYNC-N to the LED head with the start of input of the print data signals DATA3 to DATA0. Thereafter, the print control unit 1 inputs the print data signals of dot 1, dot 5, dot 9, and dot 13 to the LED head 203 in synchronization with the first clock of the clock signal HD-CLK. Then, the print control unit 1 continues to input the print data of the dots 17, 21, 25, and 29 to the LED head 203 in synchronization with the second clock. Here, since the number of shift register stages is 12, when the 12th clock is input, the input of the print data signals DATA3 to DATA0 for one driver IC is completed. Thereafter, in the V section, the print control section 1 inputs the latch signal HD-LOAD-P to the LED head 203 and sends the print data signals DATA3 to 0 to the latch circuits LTA1 to LTA12, LTB1 to LTB12, LTC1 to LTC12, LTD1 to LTD1. Latch to LTD12. Next, the print controller 1 inputs the strobe signal HD-STB-N to the LED head 203 and starts driving the LED element. At this time, the driver IC DRV1 causes changes the signal output from the terminal KDRV to a high level, although the N-type MOS transistor 36 in the ON state, will be described in the example shown in FIG. 24, LED elements LED 2 1 In this case, LED element LED 2 5, LED element LED 2 9, LED element LED 2 13, LED element LED 2 17, LED element LED 2 21, LED element LED 2 25, and LED element LED 2 29 will be driven.

次に、印刷制御部１はクロック信号ＨＤ−ＣＬＫの１個目のクロックに同期して、ドット２、ドット６、ドット１０、ドット１４の印刷データ信号をＬＥＤヘッド２０３に入力する。そして、引き続き印刷制御部１は２個目のクロックに同期して、ドット１８、ドット２２、ドット２６、ドット３０の印刷データをＬＥＤヘッド２０３に入力する。そして１２個目のクロックがＬＥＤヘッド２０３に入力されると、ドライバＩＣの１個分の印刷データ信号ＤＡＴＡ３〜０の入力が終了する。その後、印刷制御部１は、Ｗ部において、ＬＥＤヘッド２０３にラッチ信号ＨＤ−ＬＯＡＤ―Ｐを入力し、印刷データ信号ＤＡＴＡ３〜０をラッチ回路ＬＴＡ１〜ＬＴＡ１２，ＬＴＢ１〜ＬＴＢ１２，ＬＴＣ１〜ＬＴＣ１２，ＬＴＤ１〜ＬＴＤ１２にラッチする。次に、印刷制御部１は、ＬＥＤヘッド２０３にストローブ信号ＨＤ−ＳＴＢ−Ｎを入力し、ＬＥＤ素子の駆動を開始する。このとき、図示しないドライバＩＣ ＤＲＶ２は端子ＫＤＲＶから出力される信号をハイレベルに遷移させ、Ｎ型ＭＯＳトランジスタ３５をオン状態とし、図２４に示す例で説明すると、ＬＥＤ素子ＬＥＤ２２、ＬＥＤ素子ＬＥＤ２６、ＬＥＤ素子ＬＥＤ２１０、ＬＥＤ素子ＬＥＤ２１４、ＬＥＤ素子ＬＥＤ２１８、ＬＥＤ素子ＬＥＤ２２２、ＬＥＤ素子ＬＥＤ２２６、及びＬＥＤ素子ＬＥＤ２３０が駆動される。 Next, the print control unit 1 inputs the print data signals of dot 2, dot 6, dot 10, and dot 14 to the LED head 203 in synchronization with the first clock of the clock signal HD-CLK. Then, the print control unit 1 continues to input the print data of the dot 18, dot 22, dot 26, and dot 30 to the LED head 203 in synchronization with the second clock. When the 12th clock is input to the LED head 203, the input of the print data signals DATA3 to DATA0 for one driver IC is completed. Thereafter, in the W unit, the print control unit 1 inputs the latch signal HD-LOAD-P to the LED head 203 and outputs the print data signals DATA3 to 0 to the latch circuits LTA1 to LTA12, LTB1 to LTB12, LTC1 to LTC12, LTD1 to LTD1. Latch to LTD12. Next, the print controller 1 inputs the strobe signal HD-STB-N to the LED head 203 and starts driving the LED element. At this time, the driver IC DRV2 not shown transitions the signal output from the terminal KDRV to a high level, N type MOS transistors 35 is turned on, to describe the example shown in FIG. 24, LED elements LED 2 2, LED element LED 2 6, LED element LED 2 10, LED elements LED 2 14, LED elements LED 2 18, LED elements LED 2 22, LED elements LED 2 26 and LED element LED 2 30, is driven.

引き続く図２５に示す様に、印刷制御部１はクロック信号ＨＤ−ＣＬＫの１個目のクロックに同期して、ドット３、ドット７、ドット１１、ドット１５の印刷データ信号をＬＥＤヘッド２０３に入力する。そして、引き続き印刷制御部１は２個目のクロックに同期して、ドット１９、ドット２３、ドット２７、ドット３１の印刷データをＬＥＤヘッド２０３に入力する。そして１２個目のクロックがＬＥＤヘッド２０３に入力されると、ドライバＩＣの１個分の印刷データ信号ＤＡＴＡ３〜０の入力が終了する。その後、印刷制御部１は、Ｘ部において、ＬＥＤヘッド２０３にラッチ信号ＨＤ−ＬＯＡＤ―Ｐを入力し、印刷データ信号ＤＡＴＡ３〜０をラッチ回路ＬＴＡ１〜ＬＴＡ１２，ＬＴＢ１〜ＬＴＢ１２，ＬＴＣ１〜ＬＴＣ１２，ＬＴＤ１〜ＬＴＤ１２にラッチする。次に、印刷制御部１は、ＬＥＤヘッド２０３にストローブ信号ＨＤ−ＳＴＢ−Ｎを入力し、ＬＥＤ素子の駆動を開始する。このとき、ドライバＩＣ ＤＲＶ３は端子ＫＤＲＶから出力される信号をハイレベルに遷移させ、Ｎ型ＭＯＳトランジスタ３４をオン状態とし、図２４に示す例で説明すると、ＬＥＤ素子ＬＥＤ２３、ＬＥＤ素子ＬＥＤ２７、ＬＥＤ素子ＬＥＤ２１１、ＬＥＤ素子ＬＥＤ２１５、ＬＥＤ素子ＬＥＤ２１９、ＬＥＤ素子ＬＥＤ２２３、ＬＥＤ素子ＬＥＤ２２７、及びＬＥＤ素子ＬＥＤ２３１が駆動される。 As shown in FIG. 25, the print control unit 1 inputs the print data signals of dot 3, dot 7, dot 11, and dot 15 to the LED head 203 in synchronization with the first clock of the clock signal HD-CLK. To do. Then, the print control unit 1 continues to input the print data of the dots 19, 23, 27, and 31 to the LED head 203 in synchronization with the second clock. When the 12th clock is input to the LED head 203, the input of the print data signals DATA3 to DATA0 for one driver IC is completed. Thereafter, in the X part, the print control unit 1 inputs the latch signal HD-LOAD-P to the LED head 203 and sends the print data signals DATA3 to 0 to the latch circuits LTA1 to LTA12, LTB1 to LTB12, LTC1 to LTC12, LTD1 to LTD1. Latch to LTD12. Next, the print controller 1 inputs the strobe signal HD-STB-N to the LED head 203 and starts driving the LED element. At this time, the driver IC DRV3 causes changes the signal output from the terminal KDRV to a high level, the N-type MOS transistor 34 in the ON state, will be described in the example shown in FIG. 24, LED element LED 2 3, LED element LED 2 7, LED element LED 2 11, LED element LED 2 15, LED element LED 2 19, LED element LED 2 23, LED element LED 2 27, and LED element LED 2 31 are driven.

次に、印刷制御部１はクロック信号ＨＤ−ＣＬＫの１個目のパルス波に同期して、ドット４、ドット８、ドット１２、ドット１６の印刷データ信号をＬＥＤヘッド２０３に入力する。そして、引き続き印刷制御部１は２個目のパルス波に同期して、ドット２０、ドット２４、ドット２８、ドット３２の印刷データをＬＥＤヘッド２０３に入力する。そして１２個目のパルス波がＬＥＤヘッド２０３に入力されると、ドライバＩＣ ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６の１個分の印刷データ信号ＤＡＴＡ３〜０の入力が終了する。その後、印刷制御部１は、Ｙ部において、ＬＥＤヘッド２０３にラッチ信号ＨＤ−ＬＯＡＤ―Ｐを入力し、印刷データ信号ＤＡＴＡ３〜０をラッチ回路ＬＴＡ１〜ＬＴＡ１２，ＬＴＢ１〜ＬＴＢ１２，ＬＴＣ１〜ＬＴＣ１２，ＬＴＤ１〜ＬＴＤ１２にラッチする。次に、印刷制御部１は、ＬＥＤヘッド２０３にストローブ信号ＨＤ−ＳＴＢ−Ｎを入力し、ＬＥＤ素子の駆動を開始する。このとき、ドライバＩＣ ＤＲＶ４は端子ＫＤＲＶから出力される信号をハイレベルに遷移させ、Ｎ型ＭＯＳトランジスタ３３をオン状態とし、図２４に示す例で説明すると、ＬＥＤ素子ＬＥＤ２４、ＬＥＤ素子ＬＥＤ２８、ＬＥＤ素子ＬＥＤ２１２、ＬＥＤ素子ＬＥＤ２１６、ＬＥＤ素子ＬＥＤ２２０、ＬＥＤ素子ＬＥＤ２２４、ＬＥＤ素子ＬＥＤ２２８、及びＬＥＤ素子ＬＥＤ２３２が駆動する。 Next, the print control unit 1 inputs the print data signals of dot 4, dot 8, dot 12, and dot 16 to the LED head 203 in synchronization with the first pulse wave of the clock signal HD-CLK. Then, the print control unit 1 continues to input the print data of the dot 20, the dot 24, the dot 28, and the dot 32 to the LED head 203 in synchronization with the second pulse wave. When the 12th pulse wave is input to the LED head 203, the input of the print data signals DATA3 to DATA0 for the driver ICs DRV1, DRV2,. Thereafter, in the Y part, the print control unit 1 inputs the latch signal HD-LOAD-P to the LED head 203 and sends the print data signals DATA3 to 0 to the latch circuits LTA1 to LTA12, LTB1 to LTB12, LTC1 to LTC12, LTD1 to LTD1. Latch to LTD12. Next, the print controller 1 inputs the strobe signal HD-STB-N to the LED head 203 and starts driving the LED element. At this time, the driver IC DRV4 causes changes the signal output from the terminal KDRV to a high level, the N-type MOS transistor 33 is turned on, to describe the example shown in FIG. 24, LED element LED 2 4, LED element LED 2 8, LED element LED 2 12, LED element LED 2 16, LED element LED 2 20, LED element LED 2 24, LED element LED 2 28, and LED element LED 2 32 are driven.

その後、印刷制御部１及びＬＥＤヘッドは同様の動作を繰り返し行い、図示せぬ像担持体上に印刷データ信号ＤＡＴＡ３〜０に基づく潜像画像を担持させる。   Thereafter, the print control unit 1 and the LED head repeatedly perform the same operation, and carry a latent image based on the print data signals DATA3 to 0 on an image carrier (not shown).

次に、印刷制御部１がＬＥＤアレイ２０１に補正データ信号を入力する方法について、図２６から図３４を参照しながら詳細な説明をする。尚、図２６は、入力される補正データ信号の概略を示す図であり、図２７乃至図３４は、図２６に示す各部の詳細を示す図である。   Next, a detailed description will be given of a method in which the print control unit 1 inputs a correction data signal to the LED array 201 with reference to FIGS. FIG. 26 is a diagram showing an outline of an input correction data signal, and FIGS. 27 to 34 are diagrams showing details of each unit shown in FIG.

印刷制御部１は、ＬＥＤヘッド２０３に対して、補正データ信号として１ドットあたり、補正データ信号ｂｉｔ３，ｂｉｔ２，ｂｉｔ１，ｂｉｔ０からなる４ビットの信号を入力する。具体的には、印刷制御部１は、補正データ信号ｂｉｔ３，ｂｉｔ２，ｂｉｔ１，ｂｉｔ０をＬＥＤヘッド２０３に入力するに先立って、ＬＥＤヘッドのＬＯＡＤ信号をハイレベルに遷移させる。   The print control unit 1 inputs a 4-bit signal including correction data signals bit3, bit2, bit1, and bit0 per dot as a correction data signal to the LED head 203. Specifically, prior to inputting the correction data signals bit3, bit2, bit1, and bit0 to the LED head 203, the print control unit 1 causes the LOAD signal of the LED head to transition to a high level.

次に、補正データ信号ｂｉｔ３の先頭位置に配置されたイネーブル信号Ｋ−ＥＮＢ、セレクト信号Ｋ−ＳＥＬ０，Ｋ−ＳＥＬ１を入力する。このとき、端子ＤＡＴＡＩ２には入力すべき信号がない為、ダミー信号ＤＵＭＭＹを割り当てる。   Next, an enable signal K-ENB and select signals K-SEL0 and K-SEL1 arranged at the head position of the correction data signal bit3 are input. At this time, since there is no signal to be input to the terminal DATAI2, the dummy signal DUMMY is assigned.

そして、印刷制御部１は、クロック信号ＣＬＫに同期して、これら信号に続けて補正データ信号ｂｉｔ３の内、補正データＫ１をＬＥＤヘッド２０３に入力する。このときＬＥＤヘッド２０３に入力される補正データ信号ｂｉｔ３は、ドット１、ドット５、ドット９、・・・、ドット１８５、ドット１８９に関する補正データ信号である。そして、印刷制御部１は、補正データ信号ｂｉｔ３をメモリセルアレイ４７に記憶すべく、ＬＥＤヘッド２０３に対して３パルスのストローブ信号ＨＤ−ＳＴＢ−Ｎを入力する。そしてＬＥＤヘッド２０３の書き込み制御回路４３は、ストローブ信号ＨＤ−ＳＴＢ−Ｎの入力を受けて、端子Ｗ３，Ｗ２，Ｗ１，Ｗ０、及び端子Ｅ３，Ｅ２，Ｅ１，Ｅ０を用いてメモリセル回路６１に対する書き込み指令を出力する。これによりメモリセル回路６１は、シフトレジスタを介して入力された補正データ信号を記憶する。   Then, in synchronization with the clock signal CLK, the print control unit 1 inputs the correction data K1 in the correction data signal bit3 following these signals to the LED head 203. The correction data signal bit3 input to the LED head 203 at this time is a correction data signal related to dot 1, dot 5, dot 9,..., Dot 185, dot 189. Then, the print controller 1 inputs a three-pulse strobe signal HD-STB-N to the LED head 203 in order to store the correction data signal bit3 in the memory cell array 47. The write control circuit 43 of the LED head 203 receives the strobe signal HD-STB-N and uses the terminals W3, W2, W1, W0 and the terminals E3, E2, E1, E0 to the memory cell circuit 61. Outputs a write command. As a result, the memory cell circuit 61 stores the correction data signal input via the shift register.

次に、ＡＢ部において印刷制御部１は、クロック信号ＣＬＫに同期して、これら信号に続けて補正データ信号ｂｉｔ３の内、補正データＫ２をＬＥＤヘッド２０３に入力する。このときＬＥＤヘッド２０３に入力される補正データ信号ｂｉｔ３は、ドット２、ドット５、ドット１０、・・・、ドット１８６、ドット１９０に関する補正データ信号である。そして、印刷制御部１は、補正データ信号ｂｉｔ３をメモリセルアレイ４７に記憶すべく、ＬＥＤヘッド２０３に対して３パルスのストローブ信号ＨＤ−ＳＴＢ−Ｎを入力する。そしてＬＥＤヘッド２０３の書き込み制御回路４３は、ストローブ信号ＨＤ−ＳＴＢ−Ｎの入力を受けて、端子Ｗ３，Ｗ２，Ｗ１，Ｗ０、及び端子Ｅ３，Ｅ２，Ｅ１，Ｅ０からメモリセル回路６１に対する書き込み指令を出力する。これによりメモリセル回路６１は、シフトレジスタを介して入力された補正データ信号を記憶する。   Next, in the AB unit, the print control unit 1 inputs the correction data K2 of the correction data signal bit3 to the LED head 203 following these signals in synchronization with the clock signal CLK. The correction data signal bit3 input to the LED head 203 at this time is a correction data signal related to the dot 2, dot 5, dot 10,..., Dot 186, dot 190. Then, the print controller 1 inputs a three-pulse strobe signal HD-STB-N to the LED head 203 in order to store the correction data signal bit3 in the memory cell array 47. The write control circuit 43 of the LED head 203 receives the input of the strobe signal HD-STB-N and writes a write command to the memory cell circuit 61 from the terminals W3, W2, W1, and W0 and the terminals E3, E2, E1, and E0. Is output. As a result, the memory cell circuit 61 stores the correction data signal input via the shift register.

次に、図２８に示す様に、ＡＣ部において印刷制御部１は、クロック信号ＣＬＫに同期して、これら信号に続けて補正データ信号ｂｉｔ３の内、補正データＫ１をＬＥＤヘッド２０３に入力する。このときＬＥＤヘッド２０３に入力される補正データ信号ｂｉｔ３は、ドット３、ドット７、ドット１１、・・・、ドット１８７、ドット１９１に関する補正データ信号である。そして、印刷制御部１は、補正データ信号ｂｉｔ３をメモリセルアレイ４７に記憶すべく、ＬＥＤヘッド２０３に対して３パルスのストローブ信号ＨＤ−ＳＴＢ−Ｎを入力する。そしてＬＥＤヘッド２０３の書き込み制御回路４３は、ストローブ信号ＨＤ−ＳＴＢ−Ｎの入力を受けて、端子Ｗ３，Ｗ２，Ｗ１，Ｗ０、及び端子Ｅ３，Ｅ２，Ｅ１，Ｅ０からメモリセル回路６１に対する書き込み指令を出力する。これによりメモリセル回路６１は、シフトレジスタを介して入力された補正データ信号を記憶する。   Next, as shown in FIG. 28, in the AC unit, the print control unit 1 inputs correction data K1 of the correction data signal bit3 to the LED head 203 following these signals in synchronization with the clock signal CLK. The correction data signal bit3 input to the LED head 203 at this time is a correction data signal related to the dot 3, dot 7, dot 11,..., Dot 187, dot 191. Then, the print controller 1 inputs a three-pulse strobe signal HD-STB-N to the LED head 203 in order to store the correction data signal bit3 in the memory cell array 47. The write control circuit 43 of the LED head 203 receives the input of the strobe signal HD-STB-N and writes a write command to the memory cell circuit 61 from the terminals W3, W2, W1, and W0 and the terminals E3, E2, E1, and E0. Is output. As a result, the memory cell circuit 61 stores the correction data signal input via the shift register.

次に、ＡＤ部において印刷制御部１は、クロック信号ＣＬＫに同期して、これら信号に続けて補正データ信号ｂｉｔ３の内、補正データＫ０をＬＥＤヘッド２０３に入力する。このときＬＥＤヘッド２０３に入力される補正データ信号ｂｉｔ３は、ドット４、ドット８、ドット１２、・・・、ドット１８８、ドット１９２に関する補正データ信号である。そして、印刷制御部１は、補正データ信号ｂｉｔ３をメモリセルアレイ４７に記憶すべく、ＬＥＤヘッド２０３に対して３パルスのストローブ信号ＨＤ−ＳＴＢ−Ｎを入力する。そしてＬＥＤヘッド２０３の書き込み制御回路４３は、ストローブ信号ＨＤ−ＳＴＢ−Ｎの入力を受けて、端子Ｗ３，Ｗ２，Ｗ１，Ｗ０、及び端子Ｅ３，Ｅ２，Ｅ１，Ｅ０からメモリセル回路６１に対する書き込み指令を出力する。これによりメモリセル回路６１は、シフトレジスタを介して入力された補正データ信号を記憶する。   Next, in the AD unit, the print control unit 1 inputs correction data K0 of the correction data signal bit3 to the LED head 203 following these signals in synchronization with the clock signal CLK. The correction data signal bit3 input to the LED head 203 at this time is a correction data signal related to the dot 4, dot 8, dot 12,..., Dot 188, dot 192. Then, the print controller 1 inputs a three-pulse strobe signal HD-STB-N to the LED head 203 in order to store the correction data signal bit3 in the memory cell array 47. The write control circuit 43 of the LED head 203 receives the input of the strobe signal HD-STB-N and writes a write command to the memory cell circuit 61 from the terminals W3, W2, W1, and W0 and the terminals E3, E2, E1, and E0. Is output. As a result, the memory cell circuit 61 stores the correction data signal input via the shift register.

次に、図２９に示す様に印刷制御部１は、ＡＥ部において、補正データ信号ｂｉｔ２の先頭にダミーデータＤＵＭＭＹを割り当て、次いで補正データ信号ｂｉｔ２列をＬＥＤヘッド２０３に入力する。   Next, as shown in FIG. 29, in the AE unit, the print control unit 1 assigns dummy data DUMMY to the head of the correction data signal bit2, and then inputs the correction data signal bit2 column to the LED head 203.

そして、印刷制御部１は、クロック信号ＣＬＫに同期して、これら信号に続けて補正データ信号ｂｉｔ２の内、補正データＫ１をＬＥＤヘッド２０３に入力する。このときＬＥＤヘッド２０３に入力される補正データ信号ｂｉｔ２は、ドット１、ドット５、ドット９、・・・、ドット１８５、ドット１８９に関する補正データ信号である。そして、印刷制御部１は、補正データ信号ｂｉｔ２をメモリセルアレイ４７に記憶すべく、ＬＥＤヘッド２０３に対して３パルスのストローブ信号ＨＤ−ＳＴＢ−Ｎを入力する。そしてＬＥＤヘッド２０３の書き込み制御回路４３は、ストローブ信号ＨＤ−ＳＴＢ−Ｎの入力を受けて、端子Ｗ３，Ｗ２，Ｗ１，Ｗ０、及び端子Ｅ３，Ｅ２，Ｅ１，Ｅ０からメモリセル回路６１に対する書き込み指令を出力する。これによりメモリセル回路６１は、シフトレジスタを介して入力された補正データ信号を記憶する。   Then, in synchronization with the clock signal CLK, the print control unit 1 inputs the correction data K1 of the correction data signal bit2 to the LED head 203 following these signals. The correction data signal bit2 input to the LED head 203 at this time is a correction data signal related to dot 1, dot 5, dot 9,..., Dot 185, dot 189. Then, the print controller 1 inputs a three-pulse strobe signal HD-STB-N to the LED head 203 in order to store the correction data signal bit2 in the memory cell array 47. The write control circuit 43 of the LED head 203 receives the input of the strobe signal HD-STB-N and writes a write command to the memory cell circuit 61 from the terminals W3, W2, W1, and W0 and the terminals E3, E2, E1, and E0. Is output. As a result, the memory cell circuit 61 stores the correction data signal input via the shift register.

次に、ＡＦ部において印刷制御部１は、クロック信号ＣＬＫに同期して、これら信号に続けて補正データ信号ｂｉｔ２の内、補正データＫ２をＬＥＤヘッド２０３に入力する。このときＬＥＤヘッド２０３に入力される補正データ信号ｂｉｔ２は、ドット２、ドット５、ドット１０、・・・、ドット１８６、ドット１９０に関する補正データ信号である。そして、印刷制御部１は、補正データ信号ｂｉｔ２をメモリセルアレイ４７に記憶すべく、ＬＥＤヘッド２０３に対して３パルスのストローブ信号ＨＤ−ＳＴＢ−Ｎを入力する。そしてＬＥＤヘッド２０３の書き込み制御回路４３は、ストローブ信号ＨＤ−ＳＴＢ−Ｎの入力を受けて、端子Ｗ３，Ｗ２，Ｗ１，Ｗ０、及び端子Ｅ３，Ｅ２，Ｅ１，Ｅ０からメモリセル回路６１に対する書き込み指令を出力する。これによりメモリセル回路６１は、シフトレジスタを介して入力された補正データ信号を記憶する。   Next, in the AF unit, the print control unit 1 inputs correction data K2 of the correction data signal bit2 to the LED head 203 following these signals in synchronization with the clock signal CLK. The correction data signal bit2 input to the LED head 203 at this time is a correction data signal related to the dot 2, dot 5, dot 10,..., Dot 186, dot 190. Then, the print controller 1 inputs a three-pulse strobe signal HD-STB-N to the LED head 203 in order to store the correction data signal bit2 in the memory cell array 47. The write control circuit 43 of the LED head 203 receives the input of the strobe signal HD-STB-N and writes a write command to the memory cell circuit 61 from the terminals W3, W2, W1, and W0 and the terminals E3, E2, E1, and E0. Is output. As a result, the memory cell circuit 61 stores the correction data signal input via the shift register.

次に、図３０に示す様に、ＡＧ部において印刷制御部１は、クロック信号ＣＬＫに同期して、これら信号に続けて補正データ信号ｂｉｔ２の内、補正データＫ１をＬＥＤヘッド２０３に入力する。このときＬＥＤヘッド２０３に入力される補正データ信号ｂｉｔ２は、ドット３、ドット７、ドット１１、・・・、ドット１８７、ドット１９１に関する補正データ信号である。そして、印刷制御部１は、補正データ信号ｂｉｔ２をメモリセルアレイ４７に記憶すべく、ＬＥＤヘッド２０３に対して３パルスのストローブ信号ＨＤ−ＳＴＢ−Ｎを入力する。そしてＬＥＤヘッド２０３の書き込み制御回路４３は、ストローブ信号ＨＤ−ＳＴＢ−Ｎの入力を受けて、端子Ｗ３，Ｗ２，Ｗ１，Ｗ０、及び端子Ｅ３，Ｅ２，Ｅ１，Ｅ０からメモリセル回路６１に対する書き込み指令を出力する。これによりメモリセル回路６１は、シフトレジスタを介して入力された補正データ信号を記憶する。   Next, as shown in FIG. 30, in the AG unit, the print control unit 1 inputs correction data K1 in the correction data signal bit2 following these signals to the LED head 203 in synchronization with the clock signal CLK. The correction data signal bit2 input to the LED head 203 at this time is a correction data signal regarding the dot 3, dot 7, dot 11,..., Dot 187, dot 191. Then, the print controller 1 inputs a three-pulse strobe signal HD-STB-N to the LED head 203 in order to store the correction data signal bit2 in the memory cell array 47. The write control circuit 43 of the LED head 203 receives the input of the strobe signal HD-STB-N and writes a write command to the memory cell circuit 61 from the terminals W3, W2, W1, and W0 and the terminals E3, E2, E1, and E0. Is output. As a result, the memory cell circuit 61 stores the correction data signal input via the shift register.

次に、ＡＨ部において印刷制御部１は、クロック信号ＣＬＫに同期して、これら信号に続けて補正データ信号ｂｉｔ２の内、補正データＫ０をＬＥＤヘッド２０３に入力する。このときＬＥＤヘッド２０３に入力される補正データ信号ｂｉｔ２は、ドット４、ドット８、ドット１２、・・・、ドット１８８、ドット１９２に関する補正データ信号である。そして、印刷制御部１は、補正データ信号ｂｉｔ２をメモリセルアレイ４７に記憶すべく、ＬＥＤヘッド２０３に対して３パルスのストローブ信号ＨＤ−ＳＴＢ−Ｎを入力する。そしてＬＥＤヘッド２０３の書き込み制御回路４３は、ストローブ信号ＨＤ−ＳＴＢ−Ｎの入力を受けて、端子Ｗ３，Ｗ２，Ｗ１，Ｗ０、及び端子Ｅ３，Ｅ２，Ｅ１，Ｅ０からメモリセル回路６１に対する書き込み指令を出力する。これによりメモリセル回路６１は、シフトレジスタを介して入力された補正データ信号を記憶する。   Next, in the AH unit, the print control unit 1 inputs correction data K0 of the correction data signal bit2 to the LED head 203 following these signals in synchronization with the clock signal CLK. The correction data signal bit2 input to the LED head 203 at this time is a correction data signal related to dot 4, dot 8, dot 12,..., Dot 188, dot 192. Then, the print controller 1 inputs a three-pulse strobe signal HD-STB-N to the LED head 203 in order to store the correction data signal bit2 in the memory cell array 47. The write control circuit 43 of the LED head 203 receives the input of the strobe signal HD-STB-N and writes a write command to the memory cell circuit 61 from the terminals W3, W2, W1, and W0 and the terminals E3, E2, E1, and E0. Is output. As a result, the memory cell circuit 61 stores the correction data signal input via the shift register.

次に、図３１に示す様に印刷制御部１は、ＡＩ部において、補正データ信号ｂｉｔ１の先頭にダミーデータＤＵＭＭＹを割り当て、次いで補正データ信号ｂｉｔ１列をＬＥＤヘッド２０３に入力する。   Next, as shown in FIG. 31, the print control unit 1 assigns dummy data DUMMY to the head of the correction data signal bit 1 in the AI unit, and then inputs the correction data signal bit 1 column to the LED head 203.

そして、印刷制御部１は、クロック信号ＣＬＫに同期して、これら信号に続けて補正データ信号ｂｉｔ１の内、補正データＫ１をＬＥＤヘッド２０３に入力する。このときＬＥＤヘッド２０３に入力される補正データ信号ｂｉｔ１は、ドット１、ドット５、ドット９、・・・、ドット１８５、ドット１８９に関する補正データ信号である。そして、印刷制御部１は、補正データ信号ｂｉｔ１をメモリセルアレイ４７に記憶すべく、ＬＥＤヘッド２０３に対して３パルスのストローブ信号ＨＤ−ＳＴＢ−Ｎを入力する。そしてＬＥＤヘッド２０３の書き込み制御回路４３は、ストローブ信号ＨＤ−ＳＴＢ−Ｎの入力を受けて、端子Ｗ３，Ｗ２，Ｗ１，Ｗ０、及び端子Ｅ３，Ｅ２，Ｅ１，Ｅ０からメモリセル回路６１に対する書き込み指令を出力する。これによりメモリセル回路６１は、シフトレジスタを介して入力された補正データ信号を記憶する。   Then, in synchronization with the clock signal CLK, the print control unit 1 inputs the correction data K1 of the correction data signal bit1 to the LED head 203 following these signals. The correction data signal bit1 input to the LED head 203 at this time is a correction data signal related to dot 1, dot 5, dot 9,..., Dot 185, dot 189. Then, the print controller 1 inputs a three-pulse strobe signal HD-STB-N to the LED head 203 in order to store the correction data signal bit1 in the memory cell array 47. The write control circuit 43 of the LED head 203 receives the input of the strobe signal HD-STB-N and writes a write command to the memory cell circuit 61 from the terminals W3, W2, W1, and W0 and the terminals E3, E2, E1, and E0. Is output. As a result, the memory cell circuit 61 stores the correction data signal input via the shift register.

次に、ＡＪ部において印刷制御部１は、クロック信号ＣＬＫに同期して、これら信号に続けて補正データ信号ｂｉｔ１の内、補正データＫ２をＬＥＤヘッド２０３に入力する。このときＬＥＤヘッド２０３に入力される補正データ信号ｂｉｔ１は、ドット２、ドット５、ドット１０、・・・、ドット１８６、ドット１９０に関する補正データ信号である。そして、印刷制御部１は、補正データ信号ｂｉｔ１をメモリセルアレイ４７に記憶すべく、ＬＥＤヘッド２０３に対して３パルスのストローブ信号ＨＤ−ＳＴＢ−Ｎを入力する。そしてＬＥＤヘッド２０３の書き込み制御回路４３は、ストローブ信号ＨＤ−ＳＴＢ−Ｎの入力を受けて、端子Ｗ３，Ｗ２，Ｗ１，Ｗ０、及び端子Ｅ３，Ｅ２，Ｅ１，Ｅ０からメモリセル回路６１に対する書き込み指令を出力する。これによりメモリセル回路６１は、シフトレジスタを介して入力された補正データ信号を記憶する。   Next, in the AJ portion, the print control unit 1 inputs correction data K2 of the correction data signal bit1 to the LED head 203 following these signals in synchronization with the clock signal CLK. The correction data signal bit1 input to the LED head 203 at this time is a correction data signal regarding the dot 2, dot 5, dot 10,..., Dot 186, dot 190. Then, the print controller 1 inputs a three-pulse strobe signal HD-STB-N to the LED head 203 in order to store the correction data signal bit1 in the memory cell array 47. The write control circuit 43 of the LED head 203 receives the input of the strobe signal HD-STB-N and writes a write command to the memory cell circuit 61 from the terminals W3, W2, W1, and W0 and the terminals E3, E2, E1, and E0. Is output. As a result, the memory cell circuit 61 stores the correction data signal input via the shift register.

次に、図３２に示す様に、ＡＫ部において印刷制御部１は、クロック信号ＣＬＫに同期して、これら信号に続けて補正データ信号ｂｉｔ１の内、補正データＫ１をＬＥＤヘッド２０３に入力する。このときＬＥＤヘッド２０３に入力される補正データ信号ｂｉｔ１は、ドット３、ドット７、ドット１１、・・・、ドット１８７、ドット１９１に関する補正データ信号である。そして、印刷制御部１は、補正データ信号ｂｉｔ１をメモリセルアレイ４７に記憶すべく、ＬＥＤヘッド２０３に対して３パルスのストローブ信号ＨＤ−ＳＴＢ−Ｎを入力する。そしてＬＥＤヘッド２０３の書き込み制御回路４３は、ストローブ信号ＨＤ−ＳＴＢ−Ｎの入力を受けて、端子Ｗ３，Ｗ２，Ｗ１，Ｗ０、及び端子Ｅ３，Ｅ２，Ｅ１，Ｅ０からメモリセル回路６１に対する書き込み指令を出力する。これによりメモリセル回路６１は、シフトレジスタを介して入力された補正データ信号を記憶する。   Next, as shown in FIG. 32, in the AK unit, the print control unit 1 inputs correction data K1 of the correction data signal bit1 to the LED head 203 following these signals in synchronization with the clock signal CLK. The correction data signal bit1 input to the LED head 203 at this time is a correction data signal related to the dot 3, dot 7, dot 11,..., Dot 187, dot 191. Then, the print controller 1 inputs a three-pulse strobe signal HD-STB-N to the LED head 203 in order to store the correction data signal bit1 in the memory cell array 47. The write control circuit 43 of the LED head 203 receives the input of the strobe signal HD-STB-N and writes a write command to the memory cell circuit 61 from the terminals W3, W2, W1, and W0 and the terminals E3, E2, E1, and E0. Is output. As a result, the memory cell circuit 61 stores the correction data signal input via the shift register.

次に、ＡＬ部において印刷制御部１は、クロック信号ＣＬＫに同期して、これら信号に続けて補正データ信号ｂｉｔ１の内、補正データＫ０をＬＥＤヘッド２０３に入力する。このときＬＥＤヘッド２０３に入力される補正データ信号ｂｉｔ１は、ドット４、ドット８、ドット１２、・・・、ドット１８８、ドット１９２に関する補正データ信号である。そして、印刷制御部１は、補正データ信号ｂｉｔ１をメモリセルアレイ４７に記憶すべく、ＬＥＤヘッド２０３に対して３パルスのストローブ信号ＨＤ−ＳＴＢ−Ｎを入力する。そしてＬＥＤヘッド２０３の書き込み制御回路４３は、ストローブ信号ＨＤ−ＳＴＢ−Ｎの入力を受けて、端子Ｗ３，Ｗ２，Ｗ１，Ｗ０、及び端子Ｅ３，Ｅ２，Ｅ１，Ｅ０からメモリセル回路６１に対する書き込み指令を出力する。これによりメモリセル回路６１は、シフトレジスタを介して入力された補正データ信号を記憶する。   Next, in the AL unit, the print control unit 1 inputs correction data K0 of the correction data signal bit1 to the LED head 203 following these signals in synchronization with the clock signal CLK. The correction data signal bit1 input to the LED head 203 at this time is a correction data signal related to dot 4, dot 8, dot 12,..., Dot 188, dot 192. Then, the print controller 1 inputs a three-pulse strobe signal HD-STB-N to the LED head 203 in order to store the correction data signal bit1 in the memory cell array 47. The write control circuit 43 of the LED head 203 receives the input of the strobe signal HD-STB-N and writes a write command to the memory cell circuit 61 from the terminals W3, W2, W1, and W0 and the terminals E3, E2, E1, and E0. Is output. As a result, the memory cell circuit 61 stores the correction data signal input via the shift register.

次に、図３３に示す様に印刷制御部１は、ＡＭ部において、補正データ信号ｂｉｔ０の先頭にダミー信号ＤＵＭＭＹを割り当てて、補正データ信号ｂｉｔ０をＬＥＤヘッド２０３に入力する。   Next, as shown in FIG. 33, in the AM unit, the print control unit 1 assigns a dummy signal DUMMY to the head of the correction data signal bit0 and inputs the correction data signal bit0 to the LED head 203.

そして、印刷制御部１は、クロック信号ＣＬＫに同期して、これら信号に続けて補正データ信号ｂｉｔ０の内、補正データＫ１をＬＥＤヘッド２０３に入力する。このときＬＥＤヘッド２０３に入力される補正データ信号ｂｉｔ０は、ドット１、ドット５、ドット９、・・・、ドット１８５、ドット１８９に関する補正データ信号である。そして、印刷制御部１は、補正データ信号ｂｉｔ０をメモリセルアレイ４７に記憶すべく、ＬＥＤヘッド２０３に対して３パルスのストローブ信号ＨＤ−ＳＴＢ−Ｎを入力する。そしてＬＥＤヘッド２０３の書き込み制御回路４３は、ストローブ信号ＨＤ−ＳＴＢ−Ｎの入力を受けて、端子Ｗ３，Ｗ２，Ｗ１，Ｗ０、及び端子Ｅ３，Ｅ２，Ｅ１，Ｅ０からメモリセル回路６１に対する書き込み指令を出力する。これによりメモリセル回路６１は、シフトレジスタを介して入力された補正データ信号を記憶する。   Then, in synchronization with the clock signal CLK, the print control unit 1 inputs the correction data K1 of the correction data signal bit0 to the LED head 203 following these signals. The correction data signal bit0 input to the LED head 203 at this time is a correction data signal related to dot 1, dot 5, dot 9,..., Dot 185, dot 189. Then, the print controller 1 inputs a three-pulse strobe signal HD-STB-N to the LED head 203 in order to store the correction data signal bit0 in the memory cell array 47. The write control circuit 43 of the LED head 203 receives the input of the strobe signal HD-STB-N and writes a write command to the memory cell circuit 61 from the terminals W3, W2, W1, and W0 and the terminals E3, E2, E1, and E0. Is output. As a result, the memory cell circuit 61 stores the correction data signal input via the shift register.

次に、ＡＮ部において印刷制御部１は、クロック信号ＣＬＫに同期して、これら信号に続けて補正データ信号ｂｉｔ０の内、補正データＫ２をＬＥＤヘッド２０３に入力する。このときＬＥＤヘッド２０３に入力される補正データ信号ｂｉｔ０は、ドット２、ドット５、ドット１０、・・・、ドット１８６、ドット１９０に関する補正データ信号である。そして、印刷制御部１は、補正データ信号ｂｉｔ０をメモリセルアレイ４７に記憶すべく、ＬＥＤヘッド２０３に対して３パルスのストローブ信号ＨＤ−ＳＴＢ−Ｎを入力する。そしてＬＥＤヘッド２０３の書き込み制御回路４３は、ストローブ信号ＨＤ−ＳＴＢ−Ｎの入力を受けて、端子Ｗ３，Ｗ２，Ｗ１，Ｗ０、及び端子Ｅ３，Ｅ２，Ｅ１，Ｅ０からメモリセル回路６１に対する書き込み指令を出力する。これによりメモリセル回路６１は、シフトレジスタを介して入力された補正データ信号を記憶する。   Next, in the AN unit, the print control unit 1 inputs correction data K2 of the correction data signal bit0 to the LED head 203 following these signals in synchronization with the clock signal CLK. The correction data signal bit0 input to the LED head 203 at this time is a correction data signal related to the dot 2, dot 5, dot 10,..., Dot 186, dot 190. Then, the print controller 1 inputs a three-pulse strobe signal HD-STB-N to the LED head 203 in order to store the correction data signal bit0 in the memory cell array 47. The write control circuit 43 of the LED head 203 receives the input of the strobe signal HD-STB-N and writes a write command to the memory cell circuit 61 from the terminals W3, W2, W1, and W0 and the terminals E3, E2, E1, and E0. Is output. As a result, the memory cell circuit 61 stores the correction data signal input via the shift register.

次に、図３４に示す様に、ＡＯ部において印刷制御部１は、クロック信号ＣＬＫに同期して、これら信号に続けて補正データ信号ｂｉｔ０の内、補正データＫ１をＬＥＤヘッド２０３に入力する。このときＬＥＤヘッド２０３に入力される補正データ信号ｂｉｔ０は、ドット３、ドット７、ドット１１、・・・、ドット１８７、ドット１９１に関する補正データ信号である。そして、印刷制御部１は、補正データ信号ｂｉｔ０をメモリセルアレイ４７に記憶すべく、ＬＥＤヘッド２０３に対して３パルスのストローブ信号ＨＤ−ＳＴＢ−Ｎを入力する。そしてＬＥＤヘッド２０３の書き込み制御回路４３は、ストローブ信号ＨＤ−ＳＴＢ−Ｎの入力を受けて、端子Ｗ３，Ｗ２，Ｗ１，Ｗ０、及び端子Ｅ３，Ｅ２，Ｅ１，Ｅ０からメモリセル回路６１に対する書き込み指令を出力する。これによりメモリセル回路６１は、シフトレジスタを介して入力された補正データ信号を記憶する。   Next, as shown in FIG. 34, in the AO unit, the print control unit 1 inputs correction data K1 of the correction data signal bit0 to the LED head 203 following these signals in synchronization with the clock signal CLK. The correction data signal bit0 input to the LED head 203 at this time is a correction data signal related to the dot 3, dot 7, dot 11,..., Dot 187, dot 191. Then, the print controller 1 inputs a three-pulse strobe signal HD-STB-N to the LED head 203 in order to store the correction data signal bit0 in the memory cell array 47. The write control circuit 43 of the LED head 203 receives the input of the strobe signal HD-STB-N and writes a write command to the memory cell circuit 61 from the terminals W3, W2, W1, and W0 and the terminals E3, E2, E1, and E0. Is output. As a result, the memory cell circuit 61 stores the correction data signal input via the shift register.

次に、ＡＰ部において印刷制御部１は、クロック信号ＣＬＫに同期して、これら信号に続けて補正データ信号ｂｉｔ０の内、補正データＫ０をＬＥＤヘッド２０３に入力する。このときＬＥＤヘッド２０３に入力される補正データ信号ｂｉｔ０は、ドット４、ドット８、ドット１２、・・・、ドット１８８、ドット１９２に関する補正データ信号である。そして、印刷制御部１は、補正データ信号ｂｉｔ０をメモリセルアレイ４７に記憶すべく、ＬＥＤヘッド２０３に対して３パルスのストローブ信号ＨＤ−ＳＴＢ−Ｎを入力する。そしてＬＥＤヘッド２０３の書き込み制御回路４３は、ストローブ信号ＨＤ−ＳＴＢ−Ｎの入力を受けて、端子Ｗ３，Ｗ２，Ｗ１，Ｗ０、及び端子Ｅ３，Ｅ２，Ｅ１，Ｅ０からメモリセル回路６１に対する書き込み指令を出力する。これによりメモリセル回路６１は、シフトレジスタを介して入力された補正データ信号を記憶する。   Next, in the AP unit, the print control unit 1 inputs correction data K0 of the correction data signal bit0 to the LED head 203 following these signals in synchronization with the clock signal CLK. At this time, the correction data signal bit0 input to the LED head 203 is a correction data signal related to dot 4, dot 8, dot 12,..., Dot 188, dot 192. Then, the print controller 1 inputs a three-pulse strobe signal HD-STB-N to the LED head 203 in order to store the correction data signal bit0 in the memory cell array 47. The write control circuit 43 of the LED head 203 receives the input of the strobe signal HD-STB-N and writes a write command to the memory cell circuit 61 from the terminals W3, W2, W1, and W0 and the terminals E3, E2, E1, and E0. Is output. As a result, the memory cell circuit 61 stores the correction data signal input via the shift register.

次に、この様な補正データ信号ｂｉｔ３，ｂｉｔ２，ｂｉｔ１，ｂｉｔ０と、イネーブル信号Ｋ−ＥＮＢ、及びセレクト信号Ｋ−ＳＥＬ０，Ｋ−ＳＥＬ１との関係について詳細な説明をする。   Next, the relationship between such correction data signals bit3, bit2, bit1, and bit0, the enable signal K-ENB, and the select signals K-SEL0 and K-SEL1 will be described in detail.

先ず、イネーブル信号Ｋ−ＥＮＢ、セレクト信号Ｋ−ＳＥＬ１、及びセレクト信号Ｋ−ＳＥＬ０をローレベル信号とする場合について説明する。印刷制御部１からＬＥＤヘッド２０３に補正データ信号ｂｉｔ３，ｂｉｔ２，ｂｉｔ１，ｂｉｔ０が入力される前のロード信号ＨＤ−ＬＯＡＤがハイレベルに遷移し、ストローブ信号ＨＤ−ＳＴＢが入力される際に、フリップフロップ回路ＦＦＡ１３，ＦＦＢ１３，ＦＦＤ１３から出力される信号はローレベル信号となる。そしてこのとき補正データ信号をメモリセル回路６１に書き込む動作が行われている為、書き込み制御回路４３の端子Ｗ３から出力される信号はハイレベル信号となり、端子Ｅ１から出力される信号もハイレベル信号となる為、メモリセル回路６１は、イネーブル信号Ｋ−ＥＮＢ、セレクト信号Ｋ−ＳＥＬ１、及びセレクト信号Ｋ−ＳＥＬ０をローレベル信号として記憶する。   First, a case where the enable signal K-ENB, the select signal K-SEL1, and the select signal K-SEL0 are low level signals will be described. When the load signal HD-LOAD before the correction data signals bit3, bit2, bit1, and bit0 are input from the print control unit 1 to the LED head 203 transitions to a high level and the strobe signal HD-STB is input, a flip-flop The signals output from the flip-flop circuits FFA13, FFB13, and FFD13 are low level signals. At this time, since the operation of writing the correction data signal to the memory cell circuit 61 is performed, the signal output from the terminal W3 of the write control circuit 43 is a high level signal, and the signal output from the terminal E1 is also a high level signal. Therefore, the memory cell circuit 61 stores the enable signal K-ENB, the select signal K-SEL1, and the select signal K-SEL0 as a low level signal.

次に、イネーブル信号Ｋ−ＥＮＢをハイレベル信号、セレクト信号Ｋ−ＳＥＬ１、及びセレクト信号Ｋ−ＳＥＬ０をローレベル信号とする場合について説明する。印刷制御部１からＬＥＤヘッド２０３に補正データ信号ｂｉｔ３，ｂｉｔ２，ｂｉｔ１，ｂｉｔ０が入力される前のロード信号ＨＤ−ＬＯＡＤがハイレベルに遷移し、ストローブ信号ＨＤ−ＳＴＢが入力される際に、フリップフロップ回路ＦＦＡ１３，ＦＦＢ１３から出力される信号はローレベル信号となり、フリップフロップ回路ＦＦＤ１３から出力される信号はハイレベル信号となる。そしてこのとき補正データ信号をメモリセル回路６１に書き込む動作が行われている為、書き込み制御回路４３の端子Ｗ３から出力される信号はハイレベル信号となり、端子Ｅ１から出力される信号もハイレベル信号となる為、メモリセル回路６１は、イネーブル信号Ｋ−ＥＮＢをハイレベル信号として、セレクト信号Ｋ−ＳＥＬ１、及びセレクト信号Ｋ−ＳＥＬ０としてローレベル信号を記憶する。   Next, a case where the enable signal K-ENB is a high level signal, the select signal K-SEL1, and the select signal K-SEL0 are low level signals will be described. When the load signal HD-LOAD before the correction data signals bit3, bit2, bit1, and bit0 are input from the print control unit 1 to the LED head 203 transitions to a high level and the strobe signal HD-STB is input, a flip-flop The signals output from the flip-flop circuits FFA13 and FFB13 are low level signals, and the signal output from the flip-flop circuit FFD13 is a high level signal. At this time, since the operation of writing the correction data signal to the memory cell circuit 61 is performed, the signal output from the terminal W3 of the write control circuit 43 is a high level signal, and the signal output from the terminal E1 is also a high level signal. Therefore, the memory cell circuit 61 stores the low level signal as the select signal K-SEL1 and the select signal K-SEL0 with the enable signal K-ENB as the high level signal.

次に、イネーブル信号Ｋ−ＥＮＢをハイレベル信号、セレクト信号Ｋ−ＳＥＬ１をローレベル信号、そしてセレクト信号Ｋ−ＳＥＬ０をハイレベル信号とする場合について説明する。印刷制御部１からＬＥＤヘッド２０３に補正データ信号ｂｉｔ３，ｂｉｔ２，ｂｉｔ１，ｂｉｔ０が入力される前のロード信号ＨＤ−ＬＯＡＤがハイレベルに遷移し、ストローブ信号ＨＤ−ＳＴＢが入力される際に、フリップフロップ回路ＦＦＡ１３から出力される信号はハイレベル信号となり、ＦＦＢ１３から出力される信号はローレベル信号となり、フリップフロップ回路ＦＦＤ１３から出力される信号はハイレベル信号となる。そしてこのとき補正データ信号をメモリセル回路６１に書き込む動作が行われている為、書き込み制御回路４３の端子Ｗ３から出力される信号はハイレベル信号となり、端子Ｅ１から出力される信号もハイレベル信号となる為、メモリセル回路６１は、イネーブル信号Ｋ−ＥＮＢをイレベル信号として、セレクト信号Ｋ−ＳＥＬ１をローレベル信号として、セレクト信号Ｋ−ＳＥＬ０をローレベル信号として記憶する。   Next, a case where the enable signal K-ENB is a high level signal, the select signal K-SEL1 is a low level signal, and the select signal K-SEL0 is a high level signal will be described. When the load signal HD-LOAD before the correction data signals bit3, bit2, bit1, and bit0 are input from the print control unit 1 to the LED head 203 transitions to a high level and the strobe signal HD-STB is input, a flip-flop The signal output from the flip-flop circuit FFA13 is a high level signal, the signal output from the FFB 13 is a low level signal, and the signal output from the flip-flop circuit FFD13 is a high level signal. At this time, since the operation of writing the correction data signal to the memory cell circuit 61 is performed, the signal output from the terminal W3 of the write control circuit 43 is a high level signal, and the signal output from the terminal E1 is also a high level signal. Therefore, the memory cell circuit 61 stores the enable signal K-ENB as the low level signal, the select signal K-SEL1 as the low level signal, and the select signal K-SEL0 as the low level signal.

次に、イネーブル信号Ｋ−ＥＮＢ、セレクト信号Ｋ−ＳＥＬ１、及びセレクト信号Ｋ−ＳＥＬ０をハイレベル信号とする場合について説明する。印刷制御部１からＬＥＤヘッド２０３に補正データ信号ｂｉｔ３，ｂｉｔ２，ｂｉｔ１，ｂｉｔ０が入力される前のロード信号ＨＤ−ＬＯＡＤがハイレベルに遷移し、ストローブ信号ＨＤ−ＳＴＢが入力される際に、フリップフロップ回路ＦＦＡ１３，ＦＦＢ１３，ＦＦＤ１３から出力される信号はハイレベル信号となる。そしてこのとき補正データ信号をメモリセル回路６１に書き込む動作が行われている為、書き込み制御回路４３の端子Ｗ３から出力される信号はハイレベル信号となり、端子Ｅ１から出力される信号もハイレベル信号となる為、メモリセル回路６１は、イネーブル信号Ｋ−ＥＮＢ、セレクト信号Ｋ−ＳＥＬ１、及びセレクト信号Ｋ−ＳＥＬ０をハイレベル信号として記憶する。   Next, a case where the enable signal K-ENB, the select signal K-SEL1, and the select signal K-SEL0 are high level signals will be described. When the load signal HD-LOAD before the correction data signals bit3, bit2, bit1, and bit0 are input from the print control unit 1 to the LED head 203 transitions to a high level and the strobe signal HD-STB is input, a flip-flop The signals output from the flip-flop circuits FFA13, FFB13, and FFD13 are high level signals. At this time, since the operation of writing the correction data signal to the memory cell circuit 61 is performed, the signal output from the terminal W3 of the write control circuit 43 is a high level signal, and the signal output from the terminal E1 is also a high level signal. Therefore, the memory cell circuit 61 stores the enable signal K-ENB, the select signal K-SEL1, and the select signal K-SEL0 as high level signals.

次に、イネーブル信号Ｋ−ＥＮＢ、及びセレクト信号Ｋ−ＳＥＬ１をハイレベル信号、セレクト信号Ｋ−ＳＥＬ０をローレベル信号とする場合について説明する。印刷制御部１からＬＥＤヘッド２０３に補正データ信号ｂｉｔ３，ｂｉｔ２，ｂｉｔ１，ｂｉｔ０が入力される前のロード信号ＨＤ−ＬＯＡＤがハイレベルに遷移し、ストローブ信号ＨＤ−ＳＴＢが入力される際に、フリップフロップ回路ＦＦＡ１３から出力される信号はローレベル信号となり、フリップフロップ回路ＦＦＢ１３，ＦＦＤ１３から出力される信号はハイレベル信号となる。そしてこのとき補正データ信号をメモリセル回路６１に書き込む動作が行われている為、書き込み制御回路４３の端子Ｗ３から出力される信号はハイレベル信号となり、端子Ｅ１から出力される信号もハイレベル信号となる為、メモリセル回路６１は、イネーブル信号Ｋ−ＥＮＢ、及びセレクト信号Ｋ−ＳＥＬ１をハイレベル信号として、セレクト信号Ｋ−ＳＥＬ０をローレベル信号として記憶する。   Next, the case where the enable signal K-ENB and the select signal K-SEL1 are the high level signal and the select signal K-SEL0 is the low level signal will be described. When the load signal HD-LOAD before the correction data signals bit3, bit2, bit1, and bit0 are input from the print control unit 1 to the LED head 203 transitions to a high level and the strobe signal HD-STB is input, a flip-flop The signal output from the flip-flop circuit FFA13 is a low level signal, and the signals output from the flip-flop circuits FFB13 and FFD13 are high level signals. At this time, since the operation of writing the correction data signal to the memory cell circuit 61 is performed, the signal output from the terminal W3 of the write control circuit 43 is a high level signal, and the signal output from the terminal E1 is also a high level signal. Therefore, the memory cell circuit 61 stores the enable signal K-ENB and the select signal K-SEL1 as a high level signal and the select signal K-SEL0 as a low level signal.

以上、第３の実施の形態に係るＬＥＤヘッド２０３によれば、印刷制御部１がＬＥＤ素子ＬＥＤ２１，ＬＥＤ２２，・・・，ＬＥＤ２１９２の補正データ信号ｂｉｔ３，ｂｉｔ２，ｂｉｔ１，ｂｉｔ０をＬＥＤヘッド２０３に入力する際に、補正データ信号ｂｉｔ３，ｂｉｔ２，ｂｉｔ１，ｂｉｔ０と併せてイネーブル信号Ｋ−ＥＮＢ、及びセレクト信号Ｋ−ＳＥＬ１，Ｋ−ＳＥＬ０を入力することが可能となる。そして、ＬＥＤヘッド２０３では、これらの信号により端子ＫＤＲＶから出力される信号を選択することができる為、Ｎ型ＭＯＳトランジスタ３３，３４，３５，３６を制御する４通りの制御信号を発生させることができる。 As described above, according to the LED head 203 according to the third embodiment, the correction of the print control unit 1 is LED element LED 2 1, LED 2 2, ···, LED 2 192 data signal bit3, bit2, bit1, bit0 When the signal is input to the LED head 203, the enable signal K-ENB and the select signals K-SEL1 and K-SEL0 can be input together with the correction data signals bit3, bit2, bit1, and bit0. Since the LED head 203 can select a signal output from the terminal KDRV based on these signals, four control signals for controlling the N-type MOS transistors 33, 34, 35, and 36 can be generated. it can.

また、ＬＥＤヘッド２０３によれば、クロック信号ＣＬＫに同期して入力される印刷データ信号ＤＡＴＡ３〜０、及び補正データ信号ｂｉｔ３，ｂｉｔ２，ｂｉｔ１，ｂｉｔ０のデータ配列を単調な規則性をもったデータ配列とすることが可能となる。これにより、印刷制御部１において印刷データ信号ＤＡＴＡ３〜０、及び補正データ信号ｂｉｔ３，ｂｉｔ２，ｂｉｔ１，ｂｉｔ０の配列順序を変換する変換テーブルを備える必要がなくなり、ＬＥＤヘッド２０３の生産コストの上昇を抑制することができる。   Further, according to the LED head 203, the data array of the print data signals DATA3 to 0 and the correction data signals bit3, bit2, bit1, and bit0 input in synchronization with the clock signal CLK is a data array having monotonous regularity. It becomes possible. This eliminates the need for a conversion table for converting the arrangement order of the print data signals DATA 3 to 0 and the correction data signals bit 3, bit 2, bit 1, bit 0 in the print control unit 1, and suppresses an increase in the production cost of the LED head 203. can do.

また、ＬＥＤヘッド２０３によれば、４８個のカソード端子パッドＫ１１，Ｋ１２，Ｋ１３，Ｋ１４があればその機能を達成することができる。従来用いられていたＬＥＤヘッドでは、カソード端子パッドを５４個備える必要があったことに鑑みれば、ボンディングワイヤーを接続する手間を省くことができる為、ＬＥＤヘッド２０３の組み立て時間の短縮を図ることが可能となる。 Further, according to the LED head 203, if there are 48 cathode terminal pads K 1 1, K 1 2, K 1 3, and K 1 4, the function can be achieved. In view of the necessity of providing 54 cathode terminal pads in the conventionally used LED head, it is possible to save time and labor for connecting the bonding wire, so that the assembly time of the LED head 203 can be shortened. It becomes possible.

尚、第３の実施の形態に係るＬＥＤヘッド２０３では、図３５に示す様にアノード端子パッドＡ３１１，Ａ３１２，Ａ３１３，Ａ３１４，Ａ３２１，Ａ３２２，Ａ３２３，Ａ３２４、ＬＥＤ素子ＬＥＤ３１，ＬＥＤ３２，・・・，ＬＥＤ３３２、及びカソード端子パッドＫ３１，Ｋ３２，Ｋ３３，Ｋ３４の配列を変更することも可能である。 In the LED head 203 according to the third embodiment, as shown in FIG. 35, anode terminal pads A 3 11, A 3 12, A 3 13, A 3 14, A 3 21, A 3 22, A 3 23, A 3 24, LED elements LED 3 1, LED 3 2,..., LED 3 32, and cathode terminal pads K 3 1, K 3 2, K 3 3, K 3 4 may be changed. Is possible.

同図に示すＬＥＤヘッド２０５では、隣接する４個のＬＥＤ素子のアノード端子を、それぞれアノード端子パッドに接続した構成を備える。   The LED head 205 shown in the figure has a configuration in which the anode terminals of four adjacent LED elements are connected to anode terminal pads, respectively.

そして、これらＬＥＤ素子ＬＥＤ２１，ＬＥＤ２２，・・・，ＬＥＤ２３２の内、ＬＥＤ素子ＬＥＤ２１、ＬＥＤ素子ＬＥＤ２５、ＬＥＤ素子ＬＥＤ２９、ＬＥＤ素子ＬＥＤ２１３、ＬＥＤ素子ＬＥＤ２１７、ＬＥＤ素子ＬＥＤ２２１、ＬＥＤ素子ＬＥＤ２２５、及びＬＥＤ素子ＬＥＤ２２９のカソード端子は、Ｎ型ＭＯＳトランジスタ３６と接続されたカソード端子パッドＫ３１と接続されている。また、ＬＥＤ素子ＬＥＤ２２、ＬＥＤ素子ＬＥＤ２６、ＬＥＤ素子ＬＥＤ２１０、並びにＬＥＤ素子ＬＥＤ２１４のカソード端子、及びＬＥＤ素子ＬＥＤ２１８、ＬＥＤ素子ＬＥＤ２２２、ＬＥＤ素子ＬＥＤ２２６、並びにＬＥＤ素子ＬＥＤ２３０のカソード端子は、Ｎ型ＭＯＳトランジスタ３５と接続された２個のカソード端子パッドＫ３２と接続されている。また、ＬＥＤ素子ＬＥＤ２３、ＬＥＤ素子ＬＥＤ２７、ＬＥＤ素子ＬＥＤ２１１、ＬＥＤ素子ＬＥＤ２１５、ＬＥＤ素子ＬＥＤ２１９、ＬＥＤ素子ＬＥＤ２２３、ＬＥＤ素子ＬＥＤ２２７、及びＬＥＤ素子ＬＥＤ２３１のカソード端子は、Ｎ型ＭＯＳトランジスタ３４と接続されたカソード端子パッドＫ３３と接続されている。また、ＬＥＤ素子ＬＥＤ２４、ＬＥＤ素子ＬＥＤ２８、ＬＥＤ素子ＬＥＤ２１２、ＬＥＤ素子ＬＥＤ２１６、ＬＥＤ素子ＬＥＤ２２０、ＬＥＤ素子ＬＥＤ２２４、ＬＥＤ素子ＬＥＤ２２８、及びＬＥＤ素子ＬＥＤ２３２のカソード端子は、Ｎ型ＭＯＳトランジスタ３３と接続されたカソード端子パッドＫ３４と接続されている。 Of these LED elements LED 2 1, LED 2 2,..., LED 2 32, LED element LED 2 1, LED element LED 2 5, LED element LED 2 9, LED element LED 2 13, LED element LED The cathode terminals of 2 17, LED element LED 2 21, LED element LED 2 25, and LED element LED 2 29 are connected to cathode terminal pad K 3 1 connected to N-type MOS transistor 36. Further, the LED element LED 2 2, LED element LED 2 6, LED element LED 2 10, and LED element LED 2 14 cathode terminal, and the LED element LED 2 18, LED elements LED 2 22, LED elements LED 2 26, and The cathode terminal of the LED element LED 2 30 is connected to two cathode terminal pads K 3 2 connected to the N-type MOS transistor 35. Moreover, LED element LED 2 3, LED element LED 2 7, LED element LED 2 11, LED element LED 2 15, LED element LED 2 19, LED element LED 2 23, LED element LED 2 27, and LED element LED 2 31 Is connected to a cathode terminal pad K 3 3 connected to the N-type MOS transistor 34. Also, LED element LED 2 4, LED element LED 2 8, LED element LED 2 12, LED element LED 2 16, LED element LED 2 20, LED element LED 2 24, LED element LED 2 28, and LED element LED 2 32 Are connected to a cathode terminal pad K 3 4 connected to the N-type MOS transistor 33.

この様なＬＥＤヘッド２０５では、ＬＥＤヘッド２０５全体として３０個のカソード端子パッドによってその機能を達成することができる為、上述した効果がより一層顕著に発生する。   In such an LED head 205, the function can be achieved by 30 cathode terminal pads as a whole of the LED head 205, and thus the above-described effects are more remarkably generated.

以下、第４の実施の形態について詳細な説明をする。   The fourth embodiment will be described in detail below.

図１４に示した従来用いられていたＬＥＤアレイ１０１３においては、ＬＥＤ素子ＬＥＤ１１，ＬＥＤ１２，・・・，ＬＥＤ１１９２のカソード端子とをカソード端子パッドＫ１，Ｋ２，Ｋ３，Ｋ４とを接続する為に、マトリクス配線を構成する必要があった。この様なマトリクス配線を使用する場合、配線同士の交差部における配線相互の独立性を確保する為に、配線層を複数設ける必要がある。しかし、メタル配線層を複数層形成する場合、製造に必要なマスク枚数が増加すると共に、ホトリソグラフィの回数も増加する。そして、これらに起因してＬＥＤアレイを備えるＬＥＤヘッドの製造コストの低下を図ることが困難であった。図１３の構成においては、メタル配線層を一層設け、ｎ方半導体拡散層によりメタル配線間を接続することで製造に要するマスク枚数の削減を行えるように、工夫がなされていた。ところが、４分割マトリクス駆動の場合には、図１４の様な配線構造が公知であったが、より複雑な８分割駆動の場合には、実現方法が知られていなかった。 In the conventionally used LED array 1013 shown in FIG. 14, the cathode terminals of the LED elements LED 1 1, LED 1 2,..., LED 1 192 are connected to cathode terminal pads K1, K2, K3, K4. In order to connect, it was necessary to configure matrix wiring. When such a matrix wiring is used, it is necessary to provide a plurality of wiring layers in order to ensure the independence of the wirings at the intersections between the wirings. However, when a plurality of metal wiring layers are formed, the number of masks necessary for manufacturing increases, and the number of photolithography increases. As a result, it has been difficult to reduce the manufacturing cost of the LED head including the LED array. In the configuration of FIG. 13, a device has been devised so that the number of masks required for manufacturing can be reduced by providing one metal wiring layer and connecting the metal wirings by an n-type semiconductor diffusion layer. However, in the case of four-division matrix driving, a wiring structure as shown in FIG. 14 is known, but in the case of more complicated eight-division driving, an implementation method is not known.

上記の実情に鑑み、第４の実施の形態に係るＬＥＤヘッドは、マトリクス配線を使用せずに、ＬＥＤアレイ内のメタル配線を交差することがない同一配線層で構成し、ＬＥＤアレイの製造時におけるホトリソグラフィの回数を減少させることが可能なＬＥＤヘッドに関する。   In view of the above situation, the LED head according to the fourth embodiment is composed of the same wiring layer that does not cross the metal wiring in the LED array without using the matrix wiring, and at the time of manufacturing the LED array. The present invention relates to an LED head that can reduce the number of times of photolithography.

図３６、及び図３７に示す様に、ＬＥＤヘッド２０７は、所定のプリント基板２０９上に、駆動ＩＣ２１１、及びＬＥＤアレイ２１３を配置して構成される。駆動ＩＣ２１１は、その表面に入出力パッド列２１５、及びＬＥＤ駆動パッド列２１７を備える。また、ＬＥＤアレイ２１３は、その表面に９６個のアノード端子パッドＡ４１１，Ａ４１２，・・・によって形成されるアノードパッド列２１９、及びカソード端子パッドＫ４１，Ｋ４２，Ｋ４３，Ｋ４４によって形成されるカソードパッド列２２１を備える。そして、入出力パッド列２１５は、ボンディングワイヤー２２３によってプリント配線板２０９上に設けられた端子パッド列２２５と個別に接続されており、ＬＥＤ駆動パッド列２１７は、ボンディングワイヤー２２７によってアノードパッド列２１９と個別に接続されている。また、カソードパッド列２２１は、プリント配線板２０９上に設けられた端子パッド列２３１と、ボンディングワイヤー２３３を介して個別に接続されている。 As shown in FIGS. 36 and 37, the LED head 207 is configured by disposing a driving IC 211 and an LED array 213 on a predetermined printed circuit board 209. The driving IC 211 includes an input / output pad row 215 and an LED driving pad row 217 on the surface thereof. Further, the LED array 213 has an anode pad row 219 formed by 96 anode terminal pads A 4 11, A 4 12,... And cathode terminal pads K 4 1, K 4 2, K 4 on the surface thereof. 3, a cathode pad row 221 formed by K 4 4 is provided. The input / output pad row 215 is individually connected to the terminal pad row 225 provided on the printed wiring board 209 by the bonding wire 223, and the LED drive pad row 217 is connected to the anode pad row 219 by the bonding wire 227. Connected individually. The cathode pad row 221 is individually connected to a terminal pad row 231 provided on the printed wiring board 209 via a bonding wire 233.

この様なＬＥＤヘッド２０７は、Ａ４サイズの用紙に印刷可能であり、ＬＥＤヘッド２０７に備えられたＬＥＤアレイ２１３は、７６８個のＬＥＤ素子ＬＥＤ４１，ＬＥＤ４２，・・・，ＬＥＤ４７６８からを備え、２４００ｄｐｉの解像度を有する。そして、ＬＥＤヘッド２０７では、ＬＥＤアレイと駆動ＩＣとをそれぞれを２６個配列して形成され、１９９６８個のＬＥＤ素子ＬＥＤ４１，ＬＥＤ４２，・・・を備える。尚、説明の便宜上、第４の実施の形態では１個のＬＥＤアレイ２１３の一部について詳細な説明をする。具体的には、図３８から図４５に示す様に、１個のＬＥＤアレイ２１３の１／３の領域を抜き出して詳細な説明をする。 Such an LED head 207 can print on A4 size paper, and the LED array 213 provided in the LED head 207 has 768 LED elements LED 4 1, LED 4 2,..., LED 4 768. And has a resolution of 2400 dpi. The LED head 207 is formed by arranging 26 LED arrays and 26 driving ICs, and includes 19968 LED elements LED 4 1, LED 4 2,. For convenience of explanation, in the fourth embodiment, a part of one LED array 213 will be described in detail. Specifically, as shown in FIGS. 38 to 45, a detailed description will be given by extracting one third of the area of one LED array 213. FIG.

ＬＥＤアレイ２１３を構成する７６８個のＬＥＤ素子ＬＥＤ４１，ＬＥＤ４２，・・・，ＬＥＤ４７６８のアノード端子は、隣接する８個のＬＥＤ素子のアノード端子同士が接続されアノード端子パッドＡ４１１，Ａ４１２，・・・にそれぞれ接続されている。そして、ＬＥＤアレイ２１３は、アノード端子パッドＡ４１１，Ａ４１２，・・・に接続された８個のＬＥＤ素子によって構成されるグループの内、１番目のＬＥＤ素子ＬＥＤ４１，ＬＥＤ４９，ＬＥＤ４１７，・・・，ＬＥＤ４７６４，ＬＥＤ４７６１のカソード端子を、図示せぬＮ型ＭＯＳトランジスタに接続されたカソード端子パッドＫ４１と接続して構成される。また、これと同様に、ＬＥＤ素子ＬＥＤ４２，ＬＥＤ４１０，ＬＥＤ４１８，・・・，ＬＥＤ４７６５，ＬＥＤ４７６２のカソード端子同士、ＬＥＤ素子ＬＥＤ４３，ＬＥＤ４１１，ＬＥＤ４１９，・・・，ＬＥＤ４７６６，ＬＥＤ４７６３のカソード端子同士、ＬＥＤ素子ＬＥＤ４４，ＬＥＤ４１２，ＬＥＤ４２０，・・・，ＬＥＤ４７６７，ＬＥＤ４７６４のカソード端子同士、ＬＥＤ素子ＬＥＤ４５，ＬＥＤ４１３，ＬＥＤ４２１，・・・，ＬＥＤ４７６８，ＬＥＤ４７６５のカソード端子同士、ＬＥＤ素子ＬＥＤ４６，ＬＥＤ４１４，ＬＥＤ４２２，・・・，ＬＥＤ４７６９，ＬＥＤ４７６６のカソード端子同士、ＬＥＤ素子ＬＥＤ４７，ＬＥＤ４１５，ＬＥＤ４２３，・・・，ＬＥＤ４７７０，ＬＥＤ４７６７のカソード端子同士、及びＬＥＤ素子ＬＥＤ４８，ＬＥＤ４１６，ＬＥＤ４２４，・・・，ＬＥＤ４７７１，ＬＥＤ４７６８のカソード端子同士についても、図示せぬ７個のＮ型ＭＯＳトランジスタと接続されたカソード端子パッドＫ４２，Ｋ４３，Ｋ４４，Ｋ４５，Ｋ４６，Ｋ４７，Ｋ４８とそれぞれ接続されており、駆動ＩＣ２１１から出力される駆動信号に基づいて該Ｎ型ＭＯＳトランジスタを択一的にオン／オフすることで、ＬＥＤ素子ＬＥＤ４１，ＬＥＤ４２，・・・，ＬＥＤ４７６８を時分割駆動することができる。 The anode terminals of 768 LED elements LED 4 1, LED 4 2,..., LED 4 768 constituting the LED array 213 are connected to the anode terminals of eight adjacent LED elements, and the anode terminal pad A 4. 11, A 4 12,... The LED array 213 is the first LED element LED 4 1, LED 4 9 among the group of eight LED elements connected to the anode terminal pads A 4 11, A 4 12,. , LED 4 17,..., LED 4 764, LED 4 761 are connected to a cathode terminal pad K 4 1 connected to an N-type MOS transistor (not shown). Similarly, LED elements LED 4 2, LED 4 10, LED 4 18,..., LED 4 765, LED 4 762 cathode terminals, LED elements LED 4 3, LED 4 11, LED 4 19 ,..., LED 4 766, cathode terminals of LED 4 763, LED elements LED 4 4, LED 4 12, LED 4 20,..., LED 4 767, cathode terminals of LED 4 764, LED elements LED 4 5, LED 4 13, LED 4 21, ···, LED 4 768, the cathode terminals of the LED 4 765, LED element LED 4 6, LED 4 14, LED 4 22, ···, LED 4 769, LED 4 766 cathode terminals, LED elements LED 4 7, LED 4 15, LED 4 23,..., LED 4 7 70, the cathode terminals of LED 4 767, and the LED elements LED 4 8, LED 4 16, LED 4 24,..., LED 4 771, and the cathode terminals of LED 4 768 are also not shown. Cathode terminal pads K 4 2, K 4 3, K 4 4, K 4 5, K 4 6, K 4 7, K 4 8 connected to the type MOS transistor are connected to each other and output from the drive IC 211. The LED elements LED 4 1, LED 4 2,..., LED 4 768 can be driven in a time-sharing manner by selectively turning on / off the N-type MOS transistor based on the drive signal.

この様なＬＥＤアレイ２１３を、図４６、及び図４７に示す。尚、図４６はＬＥＤアレイ２１３の上面図であり、図４７は、ＬＥＤアレイ２１３のＢ−Ｂ´断面の断面図である。ＬＥＤアレイ２１３は、ＧａＡｓ等の素材からなる高抵抗性のウェハー基材２３３上に形成されており、個々のチップはダイシング法により切り分けられて形成される。   Such an LED array 213 is shown in FIGS. 46 and 47. FIG. 46 is a top view of the LED array 213, and FIG. 47 is a cross-sectional view of the LED array 213 taken along the line BB '. The LED array 213 is formed on a high-resistance wafer substrate 233 made of a material such as GaAs, and individual chips are formed by being cut by a dicing method.

ＬＥＤ素子ＬＥＤ４１，ＬＥＤ４２，・・・，ＬＥＤ４７６８を形成する際は、先ず、ＭＯＣＶＤ法によりウェハー基材２３３上に電流阻止層２３５と、ｎ型ＡｌＧａＡｓ層からなるｎ型拡散領域２４０を形成し、ホトリソグラフィ法によってＬＥＤ素子ＬＥＤ４１，ＬＥＤ４２，・・・，ＬＥＤ４７６８を形成する位置にｐ型不純物を拡散して形成する。次に、ＬＥＤ素子ＬＥＤ４１，ＬＥＤ４２，・・・，ＬＥＤ４７６８は、エッチングにより、電流阻止層２３５又はウェハー基材２３３の位置まで達する溝が形成されることで個々に分離される。その後、ＬＥＤ素子ＬＥＤ４１，ＬＥＤ４２，・・・，ＬＥＤ４７６８の表面に層間絶縁層２３７を形成し、エッチングにより所定の位置にコンタクトホール２３９を形成する。次に、ＬＥＤ素子ＬＥＤ４１，ＬＥＤ４２，・・・，ＬＥＤ４７６８上に、コンタクトホール２３９を介して、アノード端子パッドＡ４１１〜Ａ４１８，Ａ４２１〜Ａ４２８，Ａ４３１〜Ａ４３８，・・・，Ａ４９１〜Ａ４９８，Ａ４Ａ１〜Ａ４Ａ８，Ａ４Ｂ１〜Ａ４Ｂ８，Ａ４Ｃ１〜Ａ４Ｃ８とｐ型拡散領域２４１とを接続するアノード配線２４３を敷設する。さらにＬＥＤ素子ＬＥＤ４１，ＬＥＤ４２，・・・，ＬＥＤ４７６８上に、各ＬＥＤ素子ＬＥＤ４１，ＬＥＤ４２，・・・，ＬＥＤ４７６８のｎ型拡散領域２４０と接続する共通配線２４５，２４７，２４９，２５１，２５３，２５５，２５７，２５９を敷設する。 When forming the LED elements LED 4 1, LED 4 2,..., LED 4 768, first, an n-type diffusion region comprising a current blocking layer 235 and an n-type AlGaAs layer on the wafer base 233 by MOCVD. 240 is formed, and a p-type impurity is diffused and formed at a position where the LED elements LED 4 1, LED 4 2,..., LED 4 768 are formed by photolithography. Next, the LED elements LED 4 1, LED 4 2,..., LED 4 768 are individually separated by etching to form a groove reaching the position of the current blocking layer 235 or the wafer substrate 233. . Thereafter, an interlayer insulating layer 237 is formed on the surface of the LED elements LED 4 1, LED 4 2,..., LED 4 768, and a contact hole 239 is formed at a predetermined position by etching. Next, on the LED elements LED 4 1, LED 4 2,..., LED 4 768, the anode terminal pads A 4 11 to A 4 18, A 4 21 to A 4 28, A are provided via the contact holes 239. 4 31~A 4 38, ···, and a 4 91~A 4 98, a 4 A1~A 4 A8, a 4 B1~A 4 B8, a 4 C1~A 4 C8 and p-type diffusion region 241 An anode wiring 243 to be connected is laid. Further LED element LED 4 1, LED 4 2, ···, LED 4 on 768, the LED elements LED 4 1, LED 4 2, · · ·, common wiring connected to the n-type diffusion region 240 of the LED 4 768 245, 247, 249, 251, 253, 255, 257, 259 are laid.

ここで、共通配線２４５，２４７，２４９，２５１，２５３，２５５，２５７，２５９の幅をＷ１とし、共通配線２４５，２４７，２４９，２５１，２５３，２５５，２５７，２５９の間の距離をＬ６としたとき、共通配線２４５の内側の縁から、コンタクトホール２３９までの距離Ｌ７は、Ｌ７＝７×Ｗ１＋８×Ｌ６として表される。そして、例えばＬＥＤ素子ＬＥＤ４１３を駆動するために共通配線２４５の電位が略０Ｖであり、共通配線２４５と接続されたカソード端子パッドＫ４５の電位が略０Ｖであり、アノード配線２４３を介してＬＥＤ素子ＬＥＤ４１３のアノード端子及びアノード端子パッドＡ４１２と接続された、駆動ＩＣ２１１から出力端子Ｄ０を介して駆動電流が供給される場合に、ＬＥＤ素子ＬＥＤ４１３に入力された駆動電流は、ｎ型拡散領域２４０を経由して、距離Ｌ７分だけ流れ、共通配線２４５に到達する。そして、駆動電流は、共通配線２４５を介してカソード配線２６１に到達し、カソード端子パッドＫ４５から流出し、ＬＥＤ素子ＬＥＤ４１３は発光する。 Here, the width of the common wires 245, 247, 249, 251, 253, 255, 257, 259 is W1, and the distance between the common wires 245, 247, 249, 251, 253, 255, 257, 259 is L6. Then, the distance L7 from the inner edge of the common wiring 245 to the contact hole 239 is expressed as L7 = 7 × W1 + 8 × L6. Then, for example, the potential of common wire 245 for driving the LED element LED 4 13 is substantially 0V, the potential of cathode terminal pad K 4 5 connected to the common wire 245 is substantially 0V, through the anode wiring 243 When the drive current is supplied from the drive IC 211 connected to the anode terminal of the LED element LED 4 13 and the anode terminal pad A 4 12 via the output terminal D0, the drive current input to the LED element LED 4 13 Flows for a distance L7 via the n-type diffusion region 240 and reaches the common wiring 245. Then, the drive current reaches the cathode line 261 via the common wire 245, and flows out from the cathode terminal pad K 4 5, LED element LED 4 13 emits light.

この様にして駆動電流は、駆動ＩＣ２１１の出力端子Ｄ０からアノード端子パッドＡ４１２を介してＬＥＤ素子ＬＥＤ４１３に流入するが、アノード配線２４３、共通配線２４５、及びカソード配線２６１の抵抗は、ｎ型拡散領域２４０の抵抗と比較して実質的に無視することができる程小さい。すなわち、駆動電流がＬＥＤ素子ＬＥＤ４１３を流れる際に最も駆動電流の流れに影響を与える抵抗は、ｎ型拡散領域２４０におけるシート抵抗となる。 Such a manner driving current is flowing into the LED element LED 4 13 from the output terminal D0 of the drive IC211 via the anode terminal pads A 4 12, the anode wiring 243, the resistance of the common wiring 245, and the cathode wiring 261, Compared to the resistance of the n-type diffusion region 240, it is so small that it can be substantially ignored. That is, the resistance that most affects the flow of the drive current when the drive current flows through the LED element LED 4 13 is the sheet resistance in the n-type diffusion region 240.

このシート抵抗によるｎ型拡散領域２４０全体の抵抗Ｒは、ＬＥＤアレイ２１３では、以下の様な値となる。   The resistance R of the entire n-type diffusion region 240 due to this sheet resistance is as follows in the LED array 213.

本実施の形態におけるＬＥＤアレイ２１３は、２４００ｄｐｉの解像度を有する為、各ＬＥＤ素子間のドットピッチは、例えば２５．４ｍｍ／２４００で、約１０．６μｍとなる。そして、ｎ型拡散領域２４０のＷ２を９．６μｍとし、Ｗ１を６μｍとし、Ｌ６を１μｍとした場合、前述したＬ７は、５０μｍとなる。そして、ｎ型拡散領域２４０のシート抵抗Ｒｓが７０Ω/□であるとすると、駆動電流がｎ型拡散領域２４０を通過する際の抵抗Ｒは、式Ｒ＝Ｒｓ×Ｌ／Ｗ２となり、抵抗Ｒは３６５Ωとなる。   Since the LED array 213 in the present embodiment has a resolution of 2400 dpi, the dot pitch between the LED elements is, for example, 25.4 mm / 2400, which is approximately 10.6 μm. When W2 of the n-type diffusion region 240 is 9.6 μm, W1 is 6 μm, and L6 is 1 μm, L7 described above is 50 μm. If the sheet resistance Rs of the n-type diffusion region 240 is 70Ω / □, the resistance R when the drive current passes through the n-type diffusion region 240 is expressed by the equation R = Rs × L / W2, and the resistance R is 365Ω.

以上の様に、ＬＥＤアレイ２１３では、メタル配線同士の接続をｎ型拡散領域２４０を用いて行い、マトリクス配線を形成した為、配線同士の交差部において接続性を確保する為にメタル配線層を複数設ける必要がなくなる。そして、メタル層を複数設ける必要がなくなった為、これに要するマスク枚数を減少させることが可能となり、ホトリソグラフィの回数も減少させることができる。そして、結果としてＬＥＤアレイを備えるＬＥＤヘッドの製造コストの低下を図ることができる。   As described above, in the LED array 213, the metal wirings are connected using the n-type diffusion region 240 and the matrix wiring is formed. Therefore, in order to ensure the connectivity at the intersection of the wirings, the metal wiring layer is provided. There is no need to provide a plurality. Since it is no longer necessary to provide a plurality of metal layers, the number of masks required for this can be reduced, and the number of photolithography can be reduced. As a result, the manufacturing cost of the LED head including the LED array can be reduced.

以下、第５の実施の形態について詳細な説明をする。   Hereinafter, the fifth embodiment will be described in detail.

第５の実施の形態では、第４の実施の形態に係るＬＥＤアレイ２１３の変形例を示す。第５の実施の形態に係るＬＥＤヘッドは、ＬＥＤアレイ２１３と比較して光取り出し効率を向上させたＬＥＤアレイである。   In the fifth embodiment, a modification of the LED array 213 according to the fourth embodiment is shown. The LED head according to the fifth embodiment is an LED array with improved light extraction efficiency compared to the LED array 213.

図４８、及び図４９に示す様に、第５の実施の形態に係るＬＥＤアレイ２６２は、ｎ型拡散領域２４０と、層間絶縁層２３７との間に透明電極部２６３ａを備え、ｐ型拡散領域２４１と、アノード配線２４３との間に透明電極部２６３ｂを備える。尚、図４８は、ＬＥＤアレイ２６２の上面図であり、図４９は、ＬＥＤアレイ２６２のＣ−Ｃ´断面における断面図である。また、以下では特に区別しない場合には、透明電極部２６３ａ及び透明電極部２６３ｂを、透明電極部２６３と総称するものとする。   As shown in FIGS. 48 and 49, the LED array 262 according to the fifth embodiment includes a transparent electrode portion 263a between the n-type diffusion region 240 and the interlayer insulating layer 237, and includes a p-type diffusion region. A transparent electrode portion 263 b is provided between the 241 and the anode wiring 243. 48 is a top view of the LED array 262, and FIG. 49 is a cross-sectional view of the LED array 262 taken along the line CC ′. In the following description, the transparent electrode portion 263a and the transparent electrode portion 263b are collectively referred to as the transparent electrode portion 263 unless otherwise distinguished.

透明電極部２６３は、例えばＩＴＯ（イリジウム錫酸化物）膜等の透過率が比較的高い物質を使用することが好ましい。そしてＬＥＤアレイ２６２が備える透明電極部２６３の膜厚を約１５０ｎｍとしたとき、透明電極部２６３では約８０％以上の光透過率が得られる。また、この様な透明電極部２６３のシート抵抗Ｒは約１０Ω／□となる。   The transparent electrode portion 263 is preferably made of a material having a relatively high transmittance, such as an ITO (iridium tin oxide) film. When the film thickness of the transparent electrode portion 263 included in the LED array 262 is about 150 nm, the transparent electrode portion 263 can obtain a light transmittance of about 80% or more. Further, the sheet resistance R of such a transparent electrode portion 263 is about 10Ω / □.

ＬＥＤ素子ＬＥＤ４１，ＬＥＤ４２，・・・，ＬＥＤ４７６８を形成する際は、先ず、ＭＯＣＶＤ法によりウェハー基材２３３上に電流阻止層２３５と、ｎ型ＡｌＧａＡｓ層からなるｎ型拡散領域２４０を形成し、ホトリソグラフィ法によってＬＥＤ素子ＬＥＤ４１，ＬＥＤ４２，・・・，ＬＥＤ４７６８を形成する位置にｐ型不純物を拡散して形成する。次に、ＬＥＤ素子ＬＥＤ４１，ＬＥＤ４２，・・・，ＬＥＤ４７６８は、エッチングにより、電流阻止層２３５又はウェハー基材２３３の位置まで達する溝が形成されることで個々に分離される。その後、ＬＥＤ素子ＬＥＤ４１，ＬＥＤ４２，・・・，ＬＥＤ４７６８の表面に層間絶縁層２３７を形成し、エッチングにより所定の位置にコンタクトホール２３９を形成する。次に、ＬＥＤ素子ＬＥＤ４１，ＬＥＤ４２，・・・，ＬＥＤ４７６８上に、コンタクトホール２３９を介して、アノード端子パッドＡ４１１〜Ａ４１８，Ａ４２１〜Ａ４２８，Ａ４３１〜Ａ４３８，・・・，Ａ４９１〜Ａ４９８，Ａ４Ａ１〜Ａ４Ａ８，Ａ４Ｂ１〜Ａ４Ｂ８，Ａ４Ｃ１〜Ａ４Ｃ８とｐ型拡散領域２４１とを接続するアノード配線２４３を敷設する。さらにＬＥＤ素子ＬＥＤ４１，ＬＥＤ４２，・・・，ＬＥＤ４７６８上に、各ＬＥＤ素子ＬＥＤ４１，ＬＥＤ４２，・・・，ＬＥＤ４７６８のｎ型拡散領域２４０と接続する共通配線２４５，２４７，２４９，２５１，２５３，２５５，２５７，２５９を敷設する。 When forming the LED elements LED 4 1, LED 4 2,..., LED 4 768, first, an n-type diffusion region comprising a current blocking layer 235 and an n-type AlGaAs layer on the wafer base 233 by MOCVD. 240 is formed, and a p-type impurity is diffused and formed at a position where the LED elements LED 4 1, LED 4 2,..., LED 4 768 are formed by photolithography. Next, the LED elements LED 4 1, LED 4 2,..., LED 4 768 are individually separated by etching to form a groove reaching the position of the current blocking layer 235 or the wafer substrate 233. . Thereafter, an interlayer insulating layer 237 is formed on the surface of the LED elements LED 4 1, LED 4 2,..., LED 4 768, and a contact hole 239 is formed at a predetermined position by etching. Next, on the LED elements LED 4 1, LED 4 2,..., LED 4 768, the anode terminal pads A 4 11 to A 4 18, A 4 21 to A 4 28, A are provided via the contact holes 239. 4 31~A 4 38, ···, and a 4 91~A 4 98, a 4 A1~A 4 A8, a 4 B1~A 4 B8, a 4 C1~A 4 C8 and p-type diffusion region 241 An anode wiring 243 to be connected is laid. Further LED element LED 4 1, LED 4 2, ···, LED 4 on 768, the LED elements LED 4 1, LED 4 2, · · ·, common wiring connected to the n-type diffusion region 240 of the LED 4 768 245, 247, 249, 251, 253, 255, 257, 259 are laid.

また、ｎ型拡散領域２４０の上層には、透明電極部２６３ａが形成され、ｐ型拡散領域２４１の上層には、透明電極部２６３ｂが形成される。これら透明電極部２６３は、ｐ型拡散領域２４１を形成した後、スパッタリング法により成膜され、ホトリソグラフィ法により所定の形状に形成される。また、本実施の形態では特に図示はしないが、透明電極部２６３ａとｎ型拡散領域２４０との間、又は透明電極部２６３ｂとｐ型拡散領域２４１との間に、厚さ１０ｎｍから２０ｎｍ程度のＡｕ層を形成することも可能である。かかるＡｕ層は、透明電極部２６３を成膜する前に形成される。そしてこの様にＡｕ層を形成することにより、透光性を損なうことなく、透明電極部２６３ａとｎ型拡散領域２４０との間、又は透明電極部２６３ｂとｐ型拡散領域２４１との間で良好なオーミック接続を確保することが可能となる。   In addition, a transparent electrode portion 263 a is formed in the upper layer of the n-type diffusion region 240, and a transparent electrode portion 263 b is formed in the upper layer of the p-type diffusion region 241. These transparent electrode portions 263 are formed by sputtering after forming the p-type diffusion region 241 and formed into a predetermined shape by photolithography. Although not particularly illustrated in the present embodiment, a thickness of about 10 nm to 20 nm is formed between the transparent electrode portion 263a and the n-type diffusion region 240 or between the transparent electrode portion 263b and the p-type diffusion region 241. It is also possible to form an Au layer. Such an Au layer is formed before the transparent electrode portion 263 is formed. And by forming the Au layer in this way, it is good between the transparent electrode part 263a and the n-type diffusion region 240 or between the transparent electrode part 263b and the p-type diffusion region 241 without impairing the translucency. It is possible to ensure a simple ohmic connection.

ここで、共通配線２４５，２４７，２４９，２５１，２５３，２５５，２５７，２５９の幅をＷ１とし、共通配線２４５，２４７，２４９，２５１，２５３，２５５，２５７，２５９の間の距離をＬ６としたとき、共通配線２４５の内側の縁から、コンタクトホール２３９までの距離Ｌ７は、Ｌ７＝７×Ｗ１＋８×Ｌ６として表される。そして、例えばＬＥＤ素子ＬＥＤ４１３を駆動するために共通配線２４５の電位が略０Ｖであり、共通配線２４５と接続されたカソード端子パッドＫ４５の電位が略０Ｖであり、アノード配線２４３を介してＬＥＤ素子ＬＥＤ４１３のアノード端子及びアノード端子パッドＡ４１２と接続された、駆動ＩＣ２１１から出力端子Ｄ０を介して駆動電流が供給される場合に、ＬＥＤ素子ＬＥＤ４１３に入力された駆動電流は、ｎ型拡散領域２４０を経由して、距離Ｌ７分だけ流れ、共通配線２４５に到達する。そして、駆動電流は、共通配線２４５を介してカソード配線２６１に到達し、カソード端子パッドＫ４５から流出し、ＬＥＤ素子ＬＥＤ４１３は発光する。 Here, the width of the common wires 245, 247, 249, 251, 253, 255, 257, 259 is W1, and the distance between the common wires 245, 247, 249, 251, 253, 255, 257, 259 is L6. Then, the distance L7 from the inner edge of the common wiring 245 to the contact hole 239 is expressed as L7 = 7 × W1 + 8 × L6. Then, for example, the potential of the common line 245 to drive the LED element LED 4 13 is substantially 0V, the potential of the cathode terminal pad K 4 5 connected to the common wire 245 is substantially 0V, through the anode wiring 243 When the drive current is supplied from the drive IC 211 connected to the anode terminal of the LED element LED 4 13 and the anode terminal pad A 4 12 via the output terminal D0, the drive current input to the LED element LED 4 13 Flows for a distance L7 via the n-type diffusion region 240 and reaches the common wiring 245. Then, the drive current reaches the cathode line 261 via the common wire 245, and flows out from the cathode terminal pad K 4 5, LED element LED 4 13 emits light.

この様にして駆動電流は、駆動ＩＣ２１１の出力端子Ｄ０からアノード端子パッドＡ４１２を介してＬＥＤ素子ＬＥＤ４１３に流入するが、アノード配線２４３、共通配線２４５、及びカソード配線２６１の抵抗は、ｎ型拡散領域２４０の抵抗と比較して実質的に無視することができる程小さい。また、台地状に形成されたｎ型拡散領域２４０のシート抵抗と、透明電極部２６３ａとのシート抵抗とを比較すると、透明電極部２６３ａのシート抵抗の方が小さくなる。そしてこのとき主要なＬＥＤ素子のカソード電流は、透明電極部２６３ａ側を流れることとなる。すなわち、駆動電流がＬＥＤ素子ＬＥＤ４１３を流れる際に最も駆動電流の流れに影響を与える抵抗は、透明電極部２６３ａにおけるシート抵抗となる。 Such a manner driving current is flowing into the LED element LED 4 13 from the output terminal D0 of the drive IC211 via the anode terminal pads A 4 12, the anode wiring 243, the resistance of the common wiring 245, and the cathode wiring 261, Compared to the resistance of the n-type diffusion region 240, it is so small that it can be substantially ignored. Further, when the sheet resistance of the n-type diffusion region 240 formed in the plateau and the sheet resistance of the transparent electrode portion 263a are compared, the sheet resistance of the transparent electrode portion 263a becomes smaller. At this time, the cathode current of the main LED element flows on the transparent electrode portion 263a side. That is, the resistance that most affects the flow of the drive current when the drive current flows through the LED element LED 4 13 is the sheet resistance in the transparent electrode portion 263a.

このシート抵抗による透明電極部２６３ａ全体の抵抗Ｒは、以下の様な値となる。   The resistance R of the entire transparent electrode portion 263a due to this sheet resistance is as follows.

本実施の形態におけるＬＥＤアレイ２１３は、２４００ｄｐｉの解像度を有する為、各ＬＥＤ素子間のドットピッチは、例えば２５．４ｍｍ／２４００で、約１０．６μｍとなる。そして、透明電極部２６３ａのＷ２を９．６μｍとし、Ｗ１を６μｍとし、Ｌ６を１μｍとした場合、前述したＬ７は、５０μｍとなる。そして、ｎ型拡散領域２４０のシート抵抗Ｒｓが１０Ω/□であるとすると、駆動電流がｎ型拡散領域２４０を通過する際の抵抗Ｒは、式Ｒ＝Ｒｓ×Ｌ／Ｗ２となり、抵抗Ｒは５６Ωとなる。   Since the LED array 213 in the present embodiment has a resolution of 2400 dpi, the dot pitch between the LED elements is, for example, 25.4 mm / 2400, which is approximately 10.6 μm. When W2 of the transparent electrode portion 263a is 9.6 μm, W1 is 6 μm, and L6 is 1 μm, L7 described above is 50 μm. If the sheet resistance Rs of the n-type diffusion region 240 is 10Ω / □, the resistance R when the drive current passes through the n-type diffusion region 240 is expressed by the equation R = Rs × L / W2, and the resistance R is 56Ω.

ＬＥＤアレイ２６２内部におけるｎ型拡散領域２４０及びｐ型拡散領域２４１の上層に透明電極部２６３を配置することで、ＬＥＤアレイ２６２におけるアノード配線２４３と、ｐ型拡散領域２４１とのオーバーラップ部の面積を、ＬＥＤアレイ２０１における当該部分の面積と比較して減少させることができ、ｎ型拡散領域２４０とｐ型拡散領域２４１の界面において発光した光を上方へ取り出し易くなる。それに加えて、ｎ型拡散領域２４０の上層にも透明電極部２６３を配置し、両者の電気的接続を行うことで、カソード配線部による配線抵抗を低減し、これによるＬＥＤ点灯時のチップ内における電圧変動を減少させることができる。   By disposing the transparent electrode portion 263 in the upper layer of the n-type diffusion region 240 and the p-type diffusion region 241 inside the LED array 262, the area of the overlap portion between the anode wiring 243 and the p-type diffusion region 241 in the LED array 262 Can be reduced as compared with the area of the portion of the LED array 201, and light emitted at the interface between the n-type diffusion region 240 and the p-type diffusion region 241 can be easily extracted upward. In addition, the transparent electrode portion 263 is also arranged on the upper layer of the n-type diffusion region 240, and by making an electrical connection between them, the wiring resistance due to the cathode wiring portion is reduced. Voltage fluctuation can be reduced.

尚、本発明は上記実施の形態に限られるものではなく、本発明の趣旨を逸脱しない範囲で適宜変更可能である。   The present invention is not limited to the above-described embodiment, and can be appropriately changed without departing from the spirit of the present invention.

１ 印刷制御部
３ 定着器温度センサ
５ ヒータ
７ 定着器
９ 帯電ローラ
１１ 転写器
１３ 現像・転写プロセス用モータ
１７ 帯電用高圧電源
１９ 転写用高圧電源
２５ 用紙残量センサ
２７ 用紙サイズセンサ
２９ 用紙入口センサ
３１ ＬＥＤヘッド
３７ シフトレジスタ回路
３９ フリップフロップ回路
４１ セレクタ回路
４３ 制御回路
４５ ラッチ回路
４７ メモリセルアレイ
４９ マルチプレクサアレイ
４９ａ，４９ｂ，４９ｃ，４９ｄ マルチプレクサ回路
５１ 駆動回路
５７ 制御回路
５９ 基準電流回路
６１ メモリセル回路
６１ａ，６１ｂ，６１ｃ，６１ｄ メモリ回路
６３ バッファ回路
１４７ ＬＥＤ駆動回路
１８１ ＩＣチップ
１８３ 電源配線
１８５ プリント配線板
１８７ 駆動端子列
１８９ アノードパッド列
１９１ カソードパッド列
１９３ ボンディングワイヤー
１９５ 端子パッド列
１９６ ボンディングワイヤー
１９７ ボンディングワイヤー
１９９ 端子パッド列
２０１ ＬＥＤアレイ
２０３ ＬＥＤヘッド
２０５ ＬＥＤヘッド
２０７ ＬＥＤヘッド
２０９ プリント基板
２０９ プリント配線板
２１３ ＬＥＤアレイ
２１５ 入出力パッド列
２１７ 駆動パッド列
２１９ アノードパッド列
２２１ カソードパッド列
２２３ ボンディングワイヤー
２２５ 端子パッド列
２２７ ボンディングワイヤー
２３１ 端子パッド列
２３３ ウェハー基材
２３３ ボンディングワイヤー
２３５ 電流阻止層
２３７ 層間絶縁層
２３９ コンタクトホール
２４０ ｎ型拡散領域
２４１ ｐ型拡散領域
２４３ アノード配線
２４５，２４７，２４９，２５１，２５３，２５５，２５７，２５９ 共通配線
２６１ カソード配線
２６２ ＬＥＤアレイ
２６３ 透明電極部
１００３ ＩＣチップ
１００５ 電源配線
１００９ ＩＣチップ
１０１１ 電源配線
１０１３ ＬＥＤアレイ
１０１５ 高抵抗性ウェハー基材
１０１７ 電流阻止層
１０１９ ｎ型拡散領域
１０２１ 層間絶縁層
１０２３ コンタクトホール
１０２５ メタル配線
１０２７ ｐ型拡散領域
１０２９ メタル配線
１０３１ ＬＥＤヘッド
１０３３ プリント配線板
１０３５ 入出力パッド列
１０３７ 駆動パッド列
１０３９ アノードパッド列
１０４１ カソードパッド列
１０４３ ボンディングワイヤー
１０４５ 端子パッド列
１０４７ ボンディングワイヤー
１０４９ ボンディングワイヤー
１０５１ 端子パッド列 DESCRIPTION OF SYMBOLS 1 Print control part 3 Fixing device temperature sensor 5 Heater 7 Fixing device 9 Charging roller 11 Transfer device 13 Development / transfer process motor 17 Charging high voltage power source 19 Transfer high voltage power source 25 Paper residual quantity sensor 27 Paper size sensor 29 Paper inlet sensor 31 LED head 37 shift register circuit 39 flip-flop circuit 41 selector circuit 43 control circuit 45 latch circuit 47 memory cell array 49 multiplexer array 49a, 49b, 49c, 49d multiplexer circuit 51 drive circuit 57 control circuit 59 reference current circuit 61 memory cell circuit 61a , 61b, 61c, 61d Memory circuit 63 Buffer circuit 147 LED drive circuit 181 IC chip 183 Power supply wiring 185 Printed wiring board 187 Drive terminal row 189 Anode pad row 191 Cathode pad row 193 Bonde Wire 195 terminal pad row 196 bonding wire 197 bonding wire 199 terminal pad row 201 LED array 203 LED head 205 LED head 207 LED head 209 printed circuit board 209 printed wiring board 213 LED array 215 input / output pad row 217 driving pad row 219 anode pad Row 221 Cathode pad row 223 Bonding wire 225 Terminal pad row 227 Bonding wire 231 Terminal pad row 233 Wafer substrate 233 Bonding wire 235 Current blocking layer 237 Interlayer insulating layer 239 Contact hole 240 n-type diffusion region 241 p-type diffusion region 243 Anode wiring 245, 247, 249, 251, 253, 255, 257, 259 Common wiring 261 Cathode wiring 262 L ED array 263 Transparent electrode portion 1003 IC chip 1005 Power supply wiring 1009 IC chip 1011 Power supply wiring 1013 LED array 1015 High resistance wafer substrate 1017 Current blocking layer 1019 n-type diffusion region 1021 interlayer insulating layer 1023 contact hole 1025 metal wiring 1027 p-type Diffusion region 1029 Metal wiring 1031 LED head 1033 Printed wiring board 1035 Input / output pad array 1037 Driving pad array 1039 Anode pad array 1041 Cathode pad array 1043 Bonding wire 1045 Terminal pad array 1047 Bonding wire 1049 Bonding wire 1051 Terminal pad array

Claims (3)

略直線状に等間隔で配列された複数の発光素子を時分割駆動し、前記複数の発光素子の配列方向に長手形状を有する駆動装置であって、
前記複数の発光素子の点滅情報を示すデータが入力されるデータ端子と、
前記複数の発光素子に対する前記データの転送タイミングを同期させるためのクロック信号を入力するクロック端子と、
前記複数の発光素子を駆動するための電源端子とを備え、
前記クロック端子は、前記データ端子より前記駆動装置の長手方向内側に配設されたことを特徴とする駆動装置。 A drive device that drives a plurality of light emitting elements arranged in a substantially straight line at equal intervals in a time-sharing manner and has a longitudinal shape in the arrangement direction of the plurality of light emitting elements,
A data terminal to which data indicating blinking information of the plurality of light emitting elements is input;
A clock terminal for inputting a clock signal for synchronizing the transfer timing of the data to the plurality of light emitting elements;
A power supply terminal for driving the plurality of light emitting elements,
The driving device according to claim 1, wherein the clock terminal is disposed on the inner side in the longitudinal direction of the driving device than the data terminal. 前記電源端子は、前記クロック端子に隣接させて設けられたことを特徴とする請求項１に記載の駆動装置。   The drive device according to claim 1, wherein the power supply terminal is provided adjacent to the clock terminal. 前記電源端子は、該電源端子から前記駆動装置の長手方向に延在する渡しパターンと接続されたことを特徴とする請求項１に記載の駆動装置。   The drive device according to claim 1, wherein the power supply terminal is connected to a transfer pattern extending from the power supply terminal in a longitudinal direction of the drive device.
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