JP2009141639A - オーディオ装置および半導体装置 - Google Patents
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Abstract
【課題】オペアンプの製造上のばらつきに起因する雑音を低減できるオーディオ装置および半導体装置を提供する。
【解決手段】DAC10のデジタル部へは、オフセット出力回路30から出力されるデジタル形式のオフセット信号(オフセット値)が入力される。DAC10のデジタル部は、入力されたデジタル音声信号へ、内蔵する加算器を用いて、上記オフセット値を加算した後に、所定のデジタル処理を施す。オフセット出力回路30は、第一オペアンプA1、第二オペアンプA2、および第三オペアンプA3の間で特性が異なることに起因する振幅中心の差すなわちDC成分変動を相殺するために予め測定されたオフセット値を出力している。
【選択図】図2
【解決手段】DAC10のデジタル部へは、オフセット出力回路30から出力されるデジタル形式のオフセット信号(オフセット値)が入力される。DAC10のデジタル部は、入力されたデジタル音声信号へ、内蔵する加算器を用いて、上記オフセット値を加算した後に、所定のデジタル処理を施す。オフセット出力回路30は、第一オペアンプA1、第二オペアンプA2、および第三オペアンプA3の間で特性が異なることに起因する振幅中心の差すなわちDC成分変動を相殺するために予め測定されたオフセット値を出力している。
【選択図】図2
Description
本発明は、オーディオ装置および半導体装置に関し、特に、雑音を低減するための技術に関する。
従来から、オーディオ装置においては、差動電流出力型のDAコンバータ(DAC)が用いられている。このようなオーディオ装置は、例えば、特許文献1〜6に開示されている。
このようなオーディオ装置は、DACから出力された二の電流をそれぞれ再び電圧へ変換する第一オペアンプおよび第二オペアンプと、参照電圧を生成する第三オペアンプとを備えている。DACに入力されるデジタル音声信号が無音状態でない場合には、第一オペアンプおよび第二オペアンプからの出力電圧に基づきアナログ音声信号が生成され(通常動作モード)、DACに入力されるデジタル音声信号が無音状態である場合には、第三オペアンプからの出力電圧に基づきアナログ音声信号が生成される(ミュート(MUTE)モード)。
例えば、特許文献1の図7には、通常動作モードにおける出力電圧とミュートモードにおける出力電圧とが示されている。
しかし、実際には、製造上のばらつきに起因して、第一オペアンプ、第二オペアンプ、および第三オペアンプの間で特性が異なっている場合がある。このような場合には、出力電圧間で、振幅中心に差(以下ではDC成分変動とも呼ぶ)が生じることとなる。
従って、このDC成分変動が大きい場合には、例えば通常動作モードからミュートモードへ切り替えたときに、雑音が発生するという問題点があった。
本発明は以上の問題点を解決するためになされたものであり、オペアンプの製造上のばらつきに起因する雑音を低減できるオーディオ装置および半導体装置を提供することを目的とする。
本発明の一実施の形態において、DACのデジタル部へは、オフセット出力機構から出力されるデジタル形式のオフセット信号(オフセット値)が入力される。DACのデジタル部は、入力されたデジタル音声信号へ、内蔵する加算器を用いて、上記オフセット値を加算した後に、所定のデジタル処理を施す。オフセット出力機構は、第一オペアンプ、第二オペアンプ、および第三オペアンプの間で特性が異なることに起因する振幅中心の差すなわちDC成分変動を相殺するために予め測定されたオフセット値を出力している。
本発明によれば、音声出力用アナログ電圧を切り替えたときに発生する、オペアンプの製造上のばらつきに起因する雑音を低減することができる。
<実施の形態1>
図1は、実施の形態1に係るオーディオ装置1を示す構成図である。
図1は、実施の形態1に係るオーディオ装置1を示す構成図である。
図1のオーディオ装置1は、例えば車載型すなわちカーオーディオ装置からなる。図1に示されるように、CDまたはラジオから出力されたアナログ音声信号と、このアナログ音声信号を外付AD装置でAD変換することにより得られたデジタル音声信号とは、1チップすなわち一の半導体基板上に搭載された半導体装置200へ入力される。また、半導体装置200から出力されたアナログ音声信号は、外部アンプを介して、スピーカーへ入力される。
図2は、図1のオーディオ装置1において、半導体装置200に搭載されるアナログ出力生成回路100を示す構成図である。
アナログ出力生成回路100は、ΔΣ型からなるDAC10と、アナログ出力切替回路20(アナログ出力切替機構)と、第一オペアンプA1と、第二オペアンプA2と、第三オペアンプA3と、第四オペアンプA4とから構成される。また、DAC10は、DAC本体と、当該DAC本体の前段に配置されたデジタル部とから構成されており、当該デジタル部には、オフセット出力回路30(オフセット出力機構)が接続されている。
図3は、図2のDAC10の詳細な構成図である。図3に示されるように、デジタル部は、例えばシリアル/パラレル変換部と補間部とΔΣモジュレータとを備えており、DAC本体は、例えば17−Level−DACを備えている。
図2において、DAC10のデジタル部には、一のデジタル音声信号が入力される。DAC10のDAC本体からは、二の電流が出力され、それぞれ、第一オペアンプA1と第二オペアンプA2とへ入力される。第一オペアンプA1と第二オペアンプA2とから構成される電流/電圧変換部は、DAC10から出力された二の電流と、参照電圧(第二電圧、または基準電位)生成部としての第三オペアンプA3から出力される参照電圧とに基づき、一の電圧(第一電圧)を生成し、アナログ出力切替回路20(選択部)の一方入力端子へ入力させる。また、アナログ出力切替回路20の他方入力端子へは、第三オペアンプA3から出力される参照電圧が入力される。
アナログ出力切替回路20は、内蔵するスイッチSW1,SW2を切り替えることにより、一方入力端子および他方入力端子へそれぞれ入力された第一電圧および第二電圧(参照電圧)から一方の電圧を選択し、インピーダンス変換部としての第四オペアンプA4へ入力させる。第四オペアンプA4は、入力された一方の電圧においてインピーダンス変換を行うことにより一のアナログ音声信号を生成し、出力する。
第一オペアンプA1および第二オペアンプA2は、容量素子および抵抗素子が並列に接続されることにより、発振が防止されている。また、第三オペアンプA3および第四オペアンプA4は、出力端子が自らの負入力端子へ接続されることにより、ボルテージフォロワとして機能している。第一オペアンプA1および第二オペアンプA2は、デジタル音声信号をDA変換してアナログ音声信号として出力するための所謂出力用オペアンプであり、高い感度になるように設計されているので、無音状態でもサーという雑音が発生する。これに対し、第三オペアンプA3は、所謂ミュート専用オペアンプであり、感度が鈍くなっても無音に適するように設計されている。
第一オペアンプA1では、第三オペアンプA3の出力端子が、ノードN2において、正入力端子へ接続されており、DAC10の一方出力端子が負入力端子へ接続されている。
第二オペアンプA2では、第三オペアンプA3の出力端子が、正入力端子へ接続されており、DAC10の他方出力端子が負入力端子へ接続されている。
また、第一オペアンプA1の出力端子は、抵抗素子を介して、第二オペアンプA2の負入力端子へ接続されている。
また、第二オペアンプA2の出力端子は、ノードN1において、アナログ出力切替回路20のスイッチSW1へ接続されており、第三オペアンプA3の出力端子は、アナログ出力切替回路20のスイッチSW2へ接続されている。
なお、上記の構成において、電流/電圧変換部から出力されアナログ出力切替回路20の一方入力端子(スイッチSW1)へ入力される電圧と、参照電圧生成部から出力されアナログ出力切替回路20の他方入力端子(スイッチSW2)へ入力される参照電圧とは、振幅中心が一致するように設計されている。
このような構成においては、DACを差動電流出力型とし電流/電圧変換部を二のオペランプから構成することにより、DA変換に係る誤差を低減することができる。また、アナログ出力切替回路20が、DACへ入力されるデジタル音声信号の値が0ではない通常モードでは、電流/電圧変換部から出力される電圧を選択し、DACへ入力されるデジタル音声信号の値がほぼ0である(言い換えれば、実質的に無音状態である)場合にのみ、参照電圧を選択する動作を行うことにより、無音状態における雑音を低減することができる。すなわち、アナログ出力切替回路20で電圧を切り替えることにより、無音状態においてミュート(MUTE)機能を実現することができる。なお、無音状態においては、必ずしも全ての場合に参照電圧を選択しミュート機能を実現する必要はなく、あるいは、無音状態においても、参照電圧ではなく、電流/電圧変換部から出力される電圧を選択できるように設計してもよい。
但し、上述したように、製造上のばらつきに起因して、第一オペアンプA1、第二オペアンプA2、および第三オペアンプA3の間では、特性が異なっている。従って、デジタル音声信号が実質的に無音状態である場合において、スイッチSW1,SW2の切替時に、ノードN1,N2間の電位差に起因して所謂ボツ音が発生する。
DAC10は、上述したように、ΔΣ型DACからなり、デジタル音声信号が入力され当該デジタル音声信号へ所定のデジタル処理を施すデジタル部と、上記所定のデジタル処理を施された上記デジタル音声信号を電流へ変換するすなわちDA変換処理を施すDAC本体とを有している。
また、DAC10のデジタル部へは、オフセット出力回路30から出力されるデジタル形式のオフセット信号(オフセット値)が入力される。DAC10のデジタル部は、入力されたデジタル音声信号へ、内蔵する加算器(図2〜3には示されていない)を用いて、上記オフセット値を加算した後に、上記所定のデジタル処理を施す。
オフセット出力回路30は、不揮発性メモリ31と不揮発性メモリ読出回路32(不揮発性メモリ読出機構)とオフセット保持回路33(オフセット保持機構)とを有している。
不揮発性メモリ31は、第一オペアンプA1、第二オペアンプA2、および第三オペアンプA3の間で特性が異なることに起因する振幅中心の差すなわちDC成分変動を相殺するために予め測定されたオフセット値を記憶している。
不揮発性メモリ読出回路32は、オーディオ装置1の電源が投入されると、不揮発性メモリ31に記憶されているオフセット値を読み出し、オフセット保持回路33へ書き込む。
オフセット保持回路33は、不揮発性メモリ読出回路32により書き込まれたオフセット値を保持するとともに、DAC10のデジタル部へオフセット信号として入力させる。なお、このオフセット信号は、デジタル信号からなり、オーディオ装置1の駆動中は常にDAC10のデジタル部へ入力されている。
すなわち、図2のアナログ出力生成回路100は、デジタル音声信号をオフセットするためのオフセット出力回路30を備えているので、図4に比較用に示された、オフセット出力回路30を備えないアナログ出力生成回路に比較して、DC成分変動を相殺し、オペアンプの製造上のばらつきに起因する雑音を低減することができる。
なお、不揮発性メモリ31は、電源が入っていない間にオフセット値を保持するためのものであり、オフセット保持回路33は、電源が入っている間にオフセット値を保持するためのものである。
図1に示されるように、半導体装置200には、マイクロコンピュータからなるCPU201と、RAM202と、シリアル/パラレル変換部203と、セレクタ204と、ADコンバータ(ADC)205と、各種機能部206と、フリップフロップ(FF)群207と、フラッシュメモリ部210と、DAC10およびオペアンプ群Aからなるアナログ出力生成回路100とが搭載されている。
オペアンプ群Aは、図2に示される第一オペアンプA1、第二オペアンプA2、第三オペアンプA3、および第四オペアンプA4を含んで構成されている。
FF群207は、複数のFFを含んで構成されており、図2のオフセット保持回路33に対応している。
フラッシュメモリ部210は、チューン領域211とシーケンサ部212と読出回路213とを含んで構成されている。
チューン領域211は、上記オフセット値等のチューニング用データを記憶するための領域(具体的には、回路中に動作を微調整する機構を入れておき、製造後のテスト工程での測定により微調整の値を決め、それを保存しておく領域)であり、図2の不揮発性メモリ31に対応している。
シーケンサ部212および読出回路213は、チューン領域211に記憶されたチューニング用データを読み出して出力するものであり、図2の不揮発性メモリ読出回路32に対応している。
なお、図1においては、オフセット値の伝達経路が太線で、音声信号の伝達経路が実線で、それぞれ示されている。
CPU201は、シリアル/パラレル変換部203によりシリアル形式からパラレル形式へ変換された後のデジタル音声信号またはADC205によりアナログ形式からデジタル形式へ変換された後のデジタル音声信号を、セレクタ204により選択し、RAM202へ記憶させる。
また、CPU201は、RAM202へ記憶されたデジタル音声信号を、タイマやシリアルI/O等の各種機能を実現させるための各種機能部206でDSP処理した後に、DAC10のデジタル部へ入力させる。
また、DAC10は、デジタル部へ入力されたデジタル音声信号を、デジタル部の後段のDAC本体においてアナログ信号(電流値)へ変換し、オペアンプ群Aを介して、アナログ音声信号として出力する。このとき、DAC10のデジタル部は、内蔵する加算器を用いて、入力されたデジタル音声信号へFF群207から入力されるオフセット値を加算することにより、オフセットを行う。
次に、図1,2を参照して、オフセット値を生成し不揮発性メモリ31へ設定する動作、および記憶されたオフセット値を用いてオフセットを行う動作について説明する。
オフセット値を保持する場合には、まず、スイッチSW1をオンしスイッチSW2をオフした状態で、入力するデジタル音声信号の値を0とし、出力されるアナログ音声信号すなわち第四オペアンプA4の出力端子の電位(第三電位)をテスタにて測定する。
次に、スイッチSW1をオフしスイッチSW2をオンした状態で、出力されるアナログ音声信号すなわち第四オペアンプA4の出力端子の電位(第四電位)をテスタにて測定する。
次に、(第四電位−第三電位)を算出しDAC10の分解能を用いたAD変換を施すことにより、オフセット値(デジタル値)へ換算し、フラッシュメモリ部210のチューン領域211へ記憶させる。これにより、オフセット値を生成し不揮発性メモリ31へ設定することができる。すなわち、フラッシュメモリ部210は、本発明に係る不揮発性メモリ回路として機能するものであり、オフセット値を不揮発的に保持するチューン領域211を含むとともにCPU201の信号の受授を行う。なお、上記の動作は、自己テスト回路(BIST:Built InSelfTest)に設定しておいてもよい。
また、設定されたオフセット値を用いてオフセットを行う場合には、まず、オーディオ装置1の電源投入後に、リセットを解除し、シーケンサ部212および読出回路213を用いて、フラッシュメモリ部210のチューン領域211からオフセット値を読み出し、オフセット保持回路33すなわちFF群207へ保持する。オフセット値をフラッシュメモリ部210からFF群207へ移すことにより、以降は、オフセット値を用いる際にフラッシュメモリ部210へ逐一アクセスする必要がなくなるので、フラッシュメモリ部210へのアクセスを自由にすることができる。
FF群207に保持されたオフセット値は、常にDAC10のデジタル部へ入力される。また、DAC10のデジタル部は、入力されるデジタル音声信号の値が更新される都度、更新された値へFF群207から入力されるオフセット値を加算し、DAC本体へ入力させる。これにより、記憶されたオフセット値を用いてオフセットを行うことができる。
このように、本実施の形態に係るオーディオ装置1は、入力されるデジタル音声信号を電流へDA変換するDAコンバータ10と、第一オペアンプA1および第二オペアンプA2を含み上記電流を第一電圧へ変換する電流/電圧変換部と、第三オペアンプA3を含み参照電圧を生成する参照電圧生成部と、上記第一電圧および上記参照電圧から一方の電圧を選択するアナログ出力切替回路20と、上記一方の電圧へインピーダンス変換を施しアナログ音声信号として出力する第四オペアンプA4を含むインピーダンス変換部とを備え、上記第一オペアンプA1、上記第二オペアンプA2、および上記第三オペアンプA3間の特性のばらつきを相殺するために上記デジタル音声信号へ加えるべきオフセット値を出力するオフセット出力回路30をさらに備える。従って、アナログ出力切替回路20により上記第一電圧から上記参照電圧へ切り替えたときすなわち通常モードからミュートモードへ切り替えたときに発生する雑音を低減することができる。すなわち、オペアンプの製造上のばらつきに起因する雑音を低減できる。
なお、上述においては、DAC10がΔΣ型からなりDAC本体の前段にデジタル部を有する場合について説明した。しかし、DACは、ΔΣ型に限らず、R−2R型(ラダー抵抗型)であってもよい。但し、R−2R型からなるDACは、デジタル部を有さない(すなわちDAC本体のみからなる)ので、オフセット値の加算を行うためには、図5に示されるように、加算器からなるオフセット印加装置40を別に設ける必要がある。すなわち、図5は、図2において、デジタル部とDAC本体とからなるΔΣ型のDAC10に代えて、DAC本体のみからなるR−2R型の10aを設けるとともに、オフセット印加装置40を用いてデジタル音声信号へオフセット値を印加させたものである。
また、上述においては、図1のフラッシュメモリ部210のシーケンサ部212および読出回路213が図2の不揮発性メモリ読出回路32として機能する場合について説明した。しかし、これに限らず、あるいは、不揮発性メモリ読出回路32は、MCU(Micro Control Unit:マイクロコントロールユニット))として構成されてもよい。
また、上述においては、アナログ出力切替回路20で電圧を切り替えることにより、通常モードとミュートモードとを切り替える場合について説明した。しかし、これに限らず、あるいは、通常モードとカーナビゲーションモード等の他のモードとを切り替える場合においても、本発明は適用可能である。
1 オーディオ装置、10 DAC、20 アナログ出力切替回路、30 オフセット出力回路、31 不揮発性メモリ、32 不揮発性メモリ読出回路、33 オフセット保持回路、40 オフセット印加装置、100 アナログ出力生成回路、200 半導体装置、201 CPU、202 RAM、203 シリアル/パラレル変換部、204 セレクタ、205 ADC、206 各種機能部、207 FF群、210 フラッシュメモリ部、211 チューン領域、212 シーケンサ部、213 読出回路、A オペアンプ群、A1 第一オペアンプ、A2 第二オペアンプ、A3 第三オペアンプ、A4 第四オペアンプ。
Claims (8)
- 入力されるデジタル音声信号を電流へDA変換するDAコンバータと、
第一アンプおよび第二アンプを含み前記電流を第一電圧へ変換する電流/電圧変換部と、
第三アンプを含み第二電圧を生成する第二電圧生成部と、
前記第一電圧および前記第二電圧から一方の電圧を選択する選択部と、
前記一方の電圧へインピーダンス変換を施しアナログ音声信号として出力する第四アンプを含むインピーダンス変換部と
を備え、
前記第一アンプ、前記第二アンプ、および前記第三アンプ間の特性のばらつきを相殺するために前記デジタル音声信号へ加えるべきオフセット値を出力するオフセット出力機構
をさらに備えるオーディオ装置。 - 請求項1に記載のオーディオ装置であって、
前記DAコンバータは、差動電流出力型であり、
前記電流は、前記第一アンプへ入力される第一の電流および前記第二アンプへ入力される第二の電流からなる
オーディオ装置。 - 請求項1又は請求項2に記載のオーディオ装置であって、
前記オフセット出力機構は、
電源が入っている間に前記オフセット値を保持するオフセット保持機構と、
電源が入っていない間に前記オフセット値を保持する不揮発性メモリと、
電源が投入された場合に、前記オフセット値を前記不揮発性メモリから読み出して前記オフセット保持機構へ書き込む不揮発性メモリ読出機構と
を有するオーディオ装置。 - 請求項1乃至請求項3のいずれかに記載のオーディオ装置であって、
前記オフセット保持機構は、フリップフロップ(FF)を含み、
前記不揮発性メモリは、フラッシュメモリのチューン領域を含み、
前記不揮発性メモリ読出機構は、フラッシュメモリのシーケンサ部を含む
オーディオ装置。 - 請求項1乃至請求項3のいずれかに記載のオーディオ装置であって、
前記オフセット保持機構は、FFを含み、
前記不揮発性メモリは、フラッシュメモリのチューン領域を含み、
前記不揮発性メモリ読出機構は、マイクロコントロールユニット(MCU)を含む
オーディオ装置。 - 請求項1乃至請求項5のいずれかに記載のオーディオ装置であって、
前記DAコンバータは、ΔΣ型であり、且つ、DA変換を行うDAコンバータ本体および前記DAコンバータ本体の前段において前記デジタル音声信号へ前記オフセット値を加算する加算器を含む
オーディオ装置。 - 請求項1乃至請求項5のいずれかに記載のオーディオ装置であって、
前記DAコンバータは、ラダー抵抗型であり、且つ、DA変換を行うDAコンバータ本体からなり、
前記DAコンバータの前段において前記デジタル音声信号へ前記オフセット値を加算する加算器
をさらに備えるオーディオ装置。 - 半導体基板、
前記半導体基板に設けられたマイクロコンピュータ、
前記半導体基板に設けられ、デジタル音声信号を電流へDA変換するDAコンバータ
前記半導体基板に設けられ、前記DAコンバータから出力された前記電流を入力される第一アンプおよび第二アンプを含み、前記電流を再び電圧へ変換する電流/電圧変換部と、第三アンプを含み、基準電位を生成する基準電位生成回路と、入力電圧にインピーダンス変換を施しアナログ音声信号として出力する第四アンプと、前記電流/電圧変換部の出力と前記基準電位生成回路の出力とを切り替え、前記第四アンプの入力電圧として伝達する切り替え回路とを含むアンプ回路および、
前記デジタル音声信号が実質的に無音状態である場合の前記電流/電圧変換部の出力と前記基準電位生成回路の出力との差に基づき前記デジタル音声信号へ与えられるオフセット値を不揮発的に保持するメモリを含むとともに前記マイクロコンピュータの信号の受授を行う、前記半導体基板に設けられた不揮発性メモリ回路
を備える半導体装置。
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JP2015524157A (ja) * | 2012-05-04 | 2015-08-20 | コーニンクレッカ フィリップス エヌ ヴェ | 駆動回路におけるオフセット補償 |
KR20150096323A (ko) * | 2014-02-14 | 2015-08-24 | 아날로그 디바이시즈 글로벌 | 오프셋 보상을 갖는 증폭기 |
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