JP2009139577A - Electrophoretic display device and electronic apparatus - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To provide an electrophoretic display device and an electronic apparatus, with which occurrence of malfunctional motion of a memory circuit due to variations in elements is prevented, and which is excellent in manufacturability and reliability of operation. <P>SOLUTION: A potential of an input terminal of the memory circuit connected to a pixel switching element can be fixed to be higher than a prescribed potential by using a resistance element. Consequently the potential of the data input terminal (an input terminal of a transmission inverter; an output terminal of a feedback inverter) of the memory circuit is certainly defined even when a current driving force of the pixel switching element is reduced and/or an on-resistance of a transistor of the feedback inverter is reduced due to variations of manufacturing. Thereby a pixel signal is certainly input in the memory circuit. Consequently, according to the invention, the electrophoretic display device operating with certainty by suppressing influence of the variations of manufacturing and excellent in manufacturability and reliability of operation is provided. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、電気泳動表示装置及び電子機器に関する。   The present invention relates to an electrophoretic display device and an electronic apparatus.

アクティブマトリクス型の電気泳動表示装置として、画素内にスイッチング用トランジスタとメモリ回路とを備えたものが知られていた（例えば、特許文献１を参照）。特許文献１記載の表示装置では、画素スイッチング用トランジスタや画素電極が形成された第１基板上に、帯電粒子を内蔵したマイクロカプセルを接着していた。そして、第２基板側に形成された対向電極と第１基板側の画素電極との間にマイクロカプセルを挟持し、画素電極と対向電極との間に発生させた電界により帯電粒子を制御することで画像を表示していた。
特開２００３−８４３１４号公報 As an active matrix electrophoretic display device, a device including a switching transistor and a memory circuit in a pixel has been known (see, for example, Patent Document 1). In the display device described in Patent Document 1, a microcapsule containing charged particles is bonded onto a first substrate on which a pixel switching transistor and a pixel electrode are formed. Then, a microcapsule is sandwiched between the counter electrode formed on the second substrate side and the pixel electrode on the first substrate side, and the charged particles are controlled by the electric field generated between the pixel electrode and the counter electrode. The image was being displayed.
JP 2003-84314 A

特許文献１記載のように、画素内に電位として情報を保持するラッチを内蔵する方式(ここではＳＲＡＭ（Static Random Access Memory）方式と表現する。)は、キャパシタにより電位を保持するキャパシタ内蔵方式(１Ｃ方式またはＤＲＡＭ（Dynamic Random Access Memory）方式と表現する。)と比較して、一定期間ごとの画像信号書き込みが不要となるので低消費電力化が可能であった。   As described in Patent Document 1, a method of incorporating a latch that holds information as a potential in a pixel (herein referred to as an SRAM (Static Random Access Memory) method) is a capacitor built-in method of holding a potential by a capacitor ( Compared with a 1C system or a DRAM (Dynamic Random Access Memory) system), it is not necessary to write an image signal every fixed period, so that power consumption can be reduced.

また、画素回路を低温ポリシリコンＴＦＴ（Thin Film Transistor）で形成すると、低電圧で駆動させることができ、消費電力を低減することができる。このため、電気泳動表示装置の画素回路には、低温ポリシリコンＴＦＴ（Thin Film Transistor）が多用されていた。   Further, when the pixel circuit is formed of a low-temperature polysilicon TFT (Thin Film Transistor), it can be driven at a low voltage, and power consumption can be reduced. For this reason, low-temperature polysilicon TFTs (Thin Film Transistors) have been frequently used in pixel circuits of electrophoretic display devices.

ところが、例えば、エキシマアニール法により結晶化させた低温ポリシリコンＴＦＴは、トランジスタ素子の製造ばらつきが大きいという問題があった。一例としては、近接するトランジスタ間において、トランジスタの単位幅当たりのオン電流がおよそ２〜３倍も異なることがある。そのため、電気泳動表示装置の画素に内蔵される１本のビット線で構成されたＳＲＡＭ（ラッチ回路）では、書込トランジスタ（画素スイッチング素子）を含めたＴＦＴの製造ばらつきにより画像信号の書込みに失敗する可能性があった。   However, for example, a low-temperature polysilicon TFT crystallized by an excimer annealing method has a problem that the manufacturing variation of transistor elements is large. As an example, the ON current per unit width of a transistor may be different by about 2 to 3 times between adjacent transistors. Therefore, in an SRAM (latch circuit) composed of one bit line built in a pixel of an electrophoretic display device, image signal writing fails due to manufacturing variations of TFTs including a write transistor (pixel switching element). There was a possibility.

ここで図２４は、特許文献１に記載の回路構成を備えた画素を示す図である。
図２４に示す画素５４０は、書込トランジスタである駆動用ＴＦＴ４１と、ラッチ回路５７０と、画素電極３５と、共通電極３７と、電気泳動素子３２とを有している。ラッチ回路５７０は、２つのＰ−ＭＯＳトランジスタ７１、７３と、Ｎ−ＭＯＳトランジスタ７２、７４とを備えたＳＲＡＭである。なお、図２４に示す各構成要素の具体的構成については、後段の実施形態において図２を参照して詳細に説明する。 Here, FIG. 24 is a diagram illustrating a pixel having the circuit configuration described in Patent Document 1. In FIG.
A pixel 540 illustrated in FIG. 24 includes a driving TFT 41 that is a writing transistor, a latch circuit 570, a pixel electrode 35, a common electrode 37, and an electrophoretic element 32. The latch circuit 570 is an SRAM including two P-MOS transistors 71 and 73 and N-MOS transistors 72 and 74. The specific configuration of each component shown in FIG. 24 will be described in detail with reference to FIG. 2 in a later embodiment.

画素５４０では、走査線６６を介して入力される選択信号により駆動用ＴＦＴ４１をオン状態とし、データ線６８とラッチ回路５７０のデータ入力端子Ｎ１とを接続することで、データ線６８からラッチ回路５７０に画像信号を書き込むようになっている。そして、ラッチ回路５７０に保持された電位に基づき変化するデータ出力端子Ｎ２の電位（電源電圧Ｖｄｄ又はＶｓｓ）を画素電極３５に入力するようになっている。   In the pixel 540, the driving TFT 41 is turned on by a selection signal input via the scanning line 66, and the data line 68 is connected to the data input terminal N 1 of the latch circuit 570, whereby the data line 68 and the latch circuit 570 are connected. The image signal is written to the. Then, the potential (power supply voltage Vdd or Vss) of the data output terminal N <b> 2 that changes based on the potential held in the latch circuit 570 is input to the pixel electrode 35.

通常、画素５４０では、ラッチ回路５７０に画像信号を供給する駆動用ＴＦＴ４１は、ラッチ回路５７０を構成するＰ−ＭＯＳトランジスタ７３及びＮ−ＭＯＳトランジスタ７４よりも大きい電流駆動能力（オン電流）を有するサイズで形成される。しかしながら、これらのトランジスタを低温ポリシリコンＴＦＴにより形成すると、上述したように、素子の製造ばらつきが大きいために、駆動用ＴＦＴ４１の電流駆動能力と、Ｐ−ＭＯＳトランジスタ７３又はＮ−ＭＯＳトランジスタ７４の電流駆動能力とが逆転してしまうおそれがあった。そして、電流駆動能力の逆転が生じると、駆動用ＴＦＴ４１を介したラッチ回路５７０への画像信号の書き込みに失敗し、画像信号入力が表示に正確に反映されなくなるおそれがあった。   In general, in the pixel 540, the driving TFT 41 that supplies an image signal to the latch circuit 570 has a larger current driving capability (ON current) than the P-MOS transistor 73 and the N-MOS transistor 74 that constitute the latch circuit 570. Formed with. However, when these transistors are formed of low-temperature polysilicon TFTs, as described above, the manufacturing variation of the elements is large, so that the current driving capability of the driving TFT 41 and the current of the P-MOS transistor 73 or N-MOS transistor 74 are reduced. There was a risk that the driving ability would be reversed. If the current driving capability is reversed, writing of the image signal to the latch circuit 570 via the driving TFT 41 may fail, and the image signal input may not be accurately reflected on the display.

これに対して、負電源を使用する液晶パネルでは、ラッチ回路を備えた画素に確実に書き込みが成されるように構成したものも知られている。しかし、電気泳動素子に作用させる電位差を確保するために負電源を使用しない構成とした表示装置では、素子ばらつきの影響を受けないようにするために、書込トランジスタ４１のサイズを大きくする必要があった。   On the other hand, a liquid crystal panel using a negative power supply is also known in which writing is reliably performed on a pixel having a latch circuit. However, in a display device that does not use a negative power source to ensure a potential difference that acts on the electrophoretic element, it is necessary to increase the size of the write transistor 41 in order to avoid the influence of element variations. there were.

経験的には、素子ばらつきを十分に吸収できるようにするために、書込トランジスタ４１の幅をＰ−ＭＯＳトランジスタ７３及びＮ−ＭＯＳトランジスタ７４の幅の３〜５倍以上とする必要があった。そうすると、１画素当たりの面積が大きくなるために高精細化への対応が困難になり、さらには、画像信号の書き込み時における貫通電流が大きくなるために消費電力が増大する。また、データ線６８同士を介したリーク電流もパネル消費電流として無視できなくなるという問題があった。   Empirically, the width of the write transistor 41 needs to be 3 to 5 times the width of the P-MOS transistor 73 and the N-MOS transistor 74 in order to sufficiently absorb the element variation. . Then, since the area per pixel becomes large, it becomes difficult to cope with high definition, and furthermore, since the through current at the time of writing the image signal becomes large, the power consumption increases. In addition, there is a problem that leakage current through the data lines 68 cannot be ignored as panel consumption current.

本発明は、上記の問題点に鑑みなされたものであって、素子ばらつきによるメモリ回路の動作不具合の発生を防止でき、製造性及び動作信頼性に優れた電気泳動表示装置及び電子機器を提供することを目的の１つとする。   The present invention has been made in view of the above-described problems, and provides an electrophoretic display device and an electronic apparatus that can prevent the occurrence of a malfunction in a memory circuit due to element variations and are excellent in manufacturability and operation reliability. This is one of the purposes.

上記目的を達成するため、本発明に係る電気泳動表示装置は、一対の基板間に電気泳動粒子を含んだ電気泳動素子を挟持し、複数の画素からなる表示部を有する電気泳動表示装置であって、一方の前記基板には前記画素ごとに画素電極が形成され、他方の前記基板には複数の前記画素に対して共通の対向電極が形成されており、前記画素ごとに、画素スイッチング素子と、前記画素スイッチング素子と前記画素電極との間に接続されたメモリ回路と、が設けられ、前記メモリ回路が、前記画素スイッチング素子に接続された入力端子と前記画素電極に接続された出力端子とを有する転送インバータと、前記転送インバータの前記出力端子に接続された入力端子と前記画素スイッチング素子に接続された出力端子とを有する帰還インバータと、前記帰還インバータの低電位電源側に接続されるとともに、前記帰還インバータを構成するＮ型トランジスタのオン抵抗より大きく、オフ抵抗より小さい抵抗値を有する抵抗素子と、を有し、前記Ｎ型トランジスタは、ソース電極に接続されたソース領域、ドレイン電極に接続されたドレイン領域及びゲート電極に平面視で重なるように配置されたチャネル領域が設けられた半導体層を有し、前記半導体層の一部分が前記抵抗素子になっていることを特徴とする。   In order to achieve the above object, an electrophoretic display device according to the present invention is an electrophoretic display device having an electrophoretic element including electrophoretic particles between a pair of substrates and having a display unit composed of a plurality of pixels. A pixel electrode is formed for each of the pixels on one of the substrates, and a common counter electrode is formed on the other substrate for the plurality of pixels. For each pixel, a pixel switching element and A memory circuit connected between the pixel switching element and the pixel electrode, and the memory circuit includes an input terminal connected to the pixel switching element and an output terminal connected to the pixel electrode. A feedback inverter having a transfer inverter, an input terminal connected to the output terminal of the transfer inverter, and an output terminal connected to the pixel switching element; A resistance element that is connected to the low-potential power supply side of the feedback inverter and has a resistance value that is larger than the on-resistance of the N-type transistor constituting the feedback inverter and smaller than the off-resistance. A semiconductor layer provided with a channel region disposed so as to overlap the source region connected to the source electrode, the drain region connected to the drain electrode, and the gate electrode in plan view, and a part of the semiconductor layer is It is a resistance element.

本発明によれば、帰還インバータの低電位電源側に抵抗素子を設けることで、帰還インバータの出力端子（メモリ回路の入力端子）と低電位電源端子との間に一定の負荷をかけることができるので、画素スイッチング素子と接続されたメモリ回路の入力端子の電位を抵抗素子によって所定電位以上に固定することができる。したがって、製造ばらつきによって画素スイッチング素子の電流駆動能力が小さくなったり、帰還インバータのトランジスタのオン抵抗が小さくなったりしても、メモリ回路のデータ入力端子（転送インバータの入力端子；帰還インバータの出力端子）の電位を確実に規定することができる。これにより、メモリ回路に確実に画像信号を入力することができる。よって本発明によれば、製造ばらつきの影響を抑えて確実な動作が可能であり、製造性及び動作信頼性に優れた電気泳動表示装置を提供することができる。   According to the present invention, by providing a resistance element on the low potential power supply side of the feedback inverter, a constant load can be applied between the output terminal of the feedback inverter (input terminal of the memory circuit) and the low potential power supply terminal. Therefore, the potential of the input terminal of the memory circuit connected to the pixel switching element can be fixed to a predetermined potential or higher by the resistance element. Therefore, even if the current driving capability of the pixel switching element decreases due to manufacturing variations or the on-resistance of the transistor of the feedback inverter decreases, the data input terminal of the memory circuit (the input terminal of the transfer inverter; the output terminal of the feedback inverter) ) Can be reliably defined. Thereby, an image signal can be reliably input to the memory circuit. Therefore, according to the present invention, it is possible to provide an electrophoretic display device that can perform reliable operation while suppressing the influence of manufacturing variations, and is excellent in manufacturability and operation reliability.

これに加えて、本発明によれば、Ｎ型トランジスタがソース電極に接続されたソース領域、ドレイン電極に接続されたドレイン領域及びゲート電極に平面視で重なるように配置されたチャネル領域が設けられた半導体層を有し、この半導体層の一部分が抵抗素子になっていることとしたので、半導体層の拡散抵抗を利用して抵抗素子の電気抵抗を形成することができる。これにより、Ｎ型トランジスタに接続させる電気抵抗を別途形成する必要は無いため、帰還インバータを形成するための構成を簡単にすることができる。   In addition, according to the present invention, the N-type transistor is provided with a source region connected to the source electrode, a drain region connected to the drain electrode, and a channel region arranged to overlap the gate electrode in plan view. Since the semiconductor layer is provided and a part of the semiconductor layer is a resistance element, the electric resistance of the resistance element can be formed using the diffusion resistance of the semiconductor layer. As a result, it is not necessary to separately form an electrical resistance connected to the N-type transistor, and the configuration for forming the feedback inverter can be simplified.

上記の電気泳動表示装置は、前記半導体層のうち前記チャネル領域から前記ソース電極までの第１経路の長さが前記チャネル領域から前記ドレイン電極までの第２経路の長さよりも長くなっていることを特徴とする。
本発明によれば、半導体層のうちチャネル領域からソース電極までの第１経路の長さがチャネル領域からドレイン電極までの第２経路の長さよりも長くなっていることとしたので、半導体層の第１経路の拡散抵抗を第２経路の拡散抵抗よりも大きくすることができる。これにより、半導体層のうちソース側に抵抗素子を形成することができる。 In the electrophoretic display device, the length of the first path from the channel region to the source electrode in the semiconductor layer is longer than the length of the second path from the channel region to the drain electrode. It is characterized by.
According to the present invention, the length of the first path from the channel region to the source electrode in the semiconductor layer is longer than the length of the second path from the channel region to the drain electrode. The diffusion resistance of the first path can be made larger than the diffusion resistance of the second path. Thereby, a resistance element can be formed on the source side of the semiconductor layer.

上記の電気泳動表示装置は、前記半導体層のうち前記チャネル領域から前記ソース電極までの第１経路には、当該第１経路の他の部分に比べて幅の狭い狭幅部が設けられていることを特徴とする。
本発明によれば、半導体層のうちチャネル領域からソース電極までの第１経路には、当該第１経路の他の部分に比べて幅の狭い狭幅部が設けられていることとしたので、当該狭幅部の拡散抵抗を大きくすることができる。これにより、半導体層のうちソース側に抵抗素子を形成することができる。 In the electrophoretic display device, the first path from the channel region to the source electrode in the semiconductor layer is provided with a narrow portion that is narrower than other portions of the first path. It is characterized by that.
According to the present invention, the first path from the channel region to the source electrode in the semiconductor layer is provided with a narrow part having a narrower width than the other part of the first path. The diffusion resistance of the narrow width portion can be increased. Thereby, a resistance element can be formed on the source side of the semiconductor layer.

上記の電気泳動表示装置は、前記半導体層のうち前記第１経路が曲折されていることを特徴とする。
本発明によれば、半導体層のうち前記第１経路が曲折されていることとしたので、Ｎ型トランジスタを設計する上での自由度が向上することになり、幅広い設計が可能になる。 The electrophoretic display device is characterized in that the first path in the semiconductor layer is bent.
According to the present invention, since the first path in the semiconductor layer is bent, the degree of freedom in designing the N-type transistor is improved, and a wide range of designs is possible.

上記の電気泳動表示装置は、前記半導体層のうち前記チャネル領域に対して前記ソース電極側の部分の少なくとも一部は、前記ソース電極側の他の部分に比べて不純物濃度が少なくなっていることを特徴とする。
本発明によれば、半導体層のうちチャネル領域に対してソース電極側の部分の少なくとも一部は、前記ソース電極側の他の部分に比べて不純物濃度が少なくなっていることとしたので、当該不純物濃度が少なくなっている部分の拡散抵抗をソース電極側の他の部分の拡散抵抗に比べて大きくすることができる。これにより、チャネル領域のソース側の部分に抵抗素子を形成することができる。 In the electrophoretic display device, at least a part of the semiconductor layer on the source electrode side with respect to the channel region has a lower impurity concentration than the other part on the source electrode side. It is characterized by.
According to the present invention, at least a part of the semiconductor layer on the source electrode side with respect to the channel region has a lower impurity concentration than the other part on the source electrode side. The diffusion resistance in the portion where the impurity concentration is low can be made larger than the diffusion resistance in the other portion on the source electrode side. Thereby, a resistance element can be formed in the source side portion of the channel region.

上記の電気泳動表示装置は、前記ソース領域のうち前記ソース電極との接続部分の少なくとも一部は、他の部分に比べて不純物濃度が少なくなっていることを特徴とする。
本発明によれば、ソース領域のうちソース電極との接続部分の少なくとも一部は、他の部分に比べて不純物濃度が少なくなっていることとしたので、当該不純物濃度が少なくなっている部分とソース電極との接続がショットキー接続になる。これにより、接続部分の拡散抵抗を高くすることができる。 In the electrophoretic display device described above, at least a part of the source region connected to the source electrode has an impurity concentration lower than that of the other part.
According to the present invention, since at least a part of the connection portion with the source electrode in the source region has a lower impurity concentration than the other portions, the portion having the lower impurity concentration The connection with the source electrode is a Schottky connection. Thereby, the diffusion resistance of a connection part can be made high.

本発明に係る電子機器は、先に記載の本発明の電気泳動表示装置を備えたことを特徴とする。
本発明によれば、動作信頼性及び製造性に優れた表示手段を具備した電子機器を提供することができる。また、低消費電力の表示手段を具備した電子機器を提供することができる。 An electronic apparatus according to the present invention includes the electrophoretic display device of the present invention described above.
ADVANTAGE OF THE INVENTION According to this invention, the electronic device provided with the display means excellent in operation | movement reliability and manufacturability can be provided. In addition, an electronic device including a display unit with low power consumption can be provided.

［第１実施形態］
以下に、図面を用いて本発明における電気泳動表示装置について説明する。なお本実施形態では、アクティブマトリクス方式により駆動される電気泳動表示装置について説明する。 [First Embodiment]
The electrophoretic display device according to the present invention will be described below with reference to the drawings. In the present embodiment, an electrophoretic display device driven by an active matrix method will be described.

なお、本実施形態は、本発明の一態様を示すものであり、この発明を限定するものではなく、本発明の技術的思想の範囲内で任意に変更可能である。また、以下の図面においては、各構成をわかりやすくするために、実際の構造と各構造における縮尺や数等を異ならせている。   Note that this embodiment shows one aspect of the present invention, and does not limit the present invention, and can be arbitrarily changed within the scope of the technical idea of the present invention. Moreover, in the following drawings, in order to make each configuration easy to understand, the actual structure is different from the scale and number of each structure.

図１は、アクティブマトリクス駆動方式の電気泳動表示装置１の概略構成図である。
電気泳動表示装置１は、複数の画素４０が配列された表示部５を備えている。表示部５の周辺には、走査線駆動回路（制御部）６１、データ線駆動回路（制御部）６２、コントローラ（制御部）６３、及び共通電源変調回路６４が配置されている。走査線駆動回路６１、データ線駆動回路６２、及び共通電源変調回路６４は、それぞれコントローラ６３と接続されている。コントローラ６３は、上位装置から供給される画像データや同期信号に基づき、これらを総合的に制御する。 FIG. 1 is a schematic configuration diagram of an active matrix drive type electrophoretic display device 1.
The electrophoretic display device 1 includes a display unit 5 in which a plurality of pixels 40 are arranged. Around the display unit 5, a scanning line driving circuit (control unit) 61, a data line driving circuit (control unit) 62, a controller (control unit) 63, and a common power supply modulation circuit 64 are arranged. The scanning line driving circuit 61, the data line driving circuit 62, and the common power supply modulation circuit 64 are each connected to the controller 63. The controller 63 comprehensively controls these based on image data and synchronization signals supplied from the host device.

表示部５には走査線駆動回路６１から延びる複数の走査線６６と、データ線駆動回路６２から延びる複数のデータ線６８とが設けられ、これらの交差位置に対応して画素４０が設けられている。   The display unit 5 is provided with a plurality of scanning lines 66 extending from the scanning line driving circuit 61 and a plurality of data lines 68 extending from the data line driving circuit 62, and the pixels 40 are provided corresponding to the intersection positions thereof. Yes.

データ線駆動回路６２は、ｎ本のデータ線６８（Ｘ１、Ｘ２、…、Ｘｎ）を介して各々の画素４０に接続されており、コントローラ６３の制御のもと、画素４０の各々に対応する１ビットの画像データを規定する画像信号を画素４０に供給する。   The data line driving circuit 62 is connected to each pixel 40 via n data lines 68 (X1, X2,..., Xn), and corresponds to each pixel 40 under the control of the controller 63. An image signal defining 1-bit image data is supplied to the pixel 40.

なお、本実施形態では、画像データ「０」を規定する場合にはローレベルの画像信号を供給し、画像データ「１」を規定する場合はハイレベルの画像信号を供給するものとする。   In the present embodiment, a low level image signal is supplied when the image data “0” is defined, and a high level image signal is supplied when the image data “1” is defined.

走査線駆動回路６１は、ｍ本の走査線６６（Ｙ１、Ｙ２）を介して各々の画素４０に接続されており、コントローラ６３の制御のもと、１行目からｍ行目までの走査線６６を順次選択し、画素４０に設けられた駆動用ＴＦＴ４１（図２参照）のオンタイミングを規定する選択信号を、選択した走査線６６を介して供給する。   The scanning line driving circuit 61 is connected to each pixel 40 through m scanning lines 66 (Y1, Y2), and the scanning lines from the first row to the m-th row under the control of the controller 63. 66 are sequentially selected, and a selection signal defining the ON timing of the driving TFT 41 (see FIG. 2) provided in the pixel 40 is supplied via the selected scanning line 66.

表示部５にはまた、共通電源変調回路６４から延びる低電位電源線４９、高電位電源線５０、共通電極配線５５、第１の制御線９１、及び第２の制御線９２が設けられている。それぞれの配線は画素４０と接続されている。共通電源変調回路６４は、コントローラ６３の制御のもと、上記の配線の各々に供給すべき各種信号を生成する一方、これら各配線の電気的な接続及び切断（ハイインピーダンス化）を行う。   The display unit 5 is also provided with a low potential power line 49, a high potential power line 50, a common electrode wiring 55, a first control line 91, and a second control line 92 extending from the common power modulation circuit 64. . Each wiring is connected to the pixel 40. Under the control of the controller 63, the common power supply modulation circuit 64 generates various signals to be supplied to each of the above wirings, and electrically connects and disconnects these wirings (high impedance).

次に、図２は、画素４０の回路構成図である。   Next, FIG. 2 is a circuit configuration diagram of the pixel 40.

画素４０は、図２に示すように、駆動用ＴＦＴ（画素スイッチング素子）４１と、ラッチ回路（メモリ回路）７０と、スイッチ回路８０と、電気泳動素子３２と、画素電極３５と、共通電極３７とを備えている。これらの素子を取り囲むように、走査線６６と、データ線６８と、低電位電源線４９と、高電位電源線５０とが配置されている。画素４０は、ラッチ回路７０により画像信号を電位として保持するＳＲＡＭ（Static Random Access Memory）方式の構成である。   As illustrated in FIG. 2, the pixel 40 includes a driving TFT (pixel switching element) 41, a latch circuit (memory circuit) 70, a switch circuit 80, an electrophoretic element 32, a pixel electrode 35, and a common electrode 37. And. A scanning line 66, a data line 68, a low-potential power line 49, and a high-potential power line 50 are arranged so as to surround these elements. The pixel 40 has an SRAM (Static Random Access Memory) type configuration in which the latch circuit 70 holds an image signal as a potential.

駆動用ＴＦＴ４１は、Ｎ−ＭＯＳ（Negative Metal Oxide Semiconductor）トランジスタからなる画素スイッチング素子である。駆動用ＴＦＴ４１のゲート端子は走査線６６に接続され、ソース端子はデータ線６８に接続され、ドレイン端子はラッチ回路７０のデータ入力端子Ｎ１に接続されている。スイッチ回路８０は、ラッチ回路８０のデータ出力端子Ｎ２、及び画素電極３５に接続されている。電気泳動素子３２は、画素電極３５と共通電極３７とで挟持されている。   The driving TFT 41 is a pixel switching element composed of an N-MOS (Negative Metal Oxide Semiconductor) transistor. The gate terminal of the driving TFT 41 is connected to the scanning line 66, the source terminal is connected to the data line 68, and the drain terminal is connected to the data input terminal N 1 of the latch circuit 70. The switch circuit 80 is connected to the data output terminal N 2 of the latch circuit 80 and the pixel electrode 35. The electrophoretic element 32 is sandwiched between the pixel electrode 35 and the common electrode 37.

ラッチ回路７０は、転送インバータ７０ｔ及び帰還インバータ７０ｆと、抵抗素子Ｒ１とを備えている。   The latch circuit 70 includes a transfer inverter 70t, a feedback inverter 70f, and a resistance element R1.

転送インバータ７０ｔと帰還インバータ７０ｆとは、互いの入力端子に他方の出力端子が接続されたループ構造であり、それぞれのインバータには、高電位電源端子ＰＨを介して接続された高電位電源線５０と、低電位電源端子ＰＬを介して接続された低電位電源線４９とから電源電圧が供給される。抵抗素子Ｒ１は、帰還インバータ７０ｆと低電位電源端子ＰＬとの間に接続されている。   The transfer inverter 70t and the feedback inverter 70f have a loop structure in which the other output terminal is connected to each other's input terminal, and each inverter has a high potential power line 50 connected via a high potential power terminal PH. Then, a power supply voltage is supplied from the low potential power supply line 49 connected via the low potential power supply terminal PL. The resistance element R1 is connected between the feedback inverter 70f and the low potential power supply terminal PL.

転送インバータ７０ｔは、互いのドレイン端子をデータ出力端子Ｎ２に接続されたＰ−ＭＯＳトランジスタ７１とＮ−ＭＯＳトランジスタ７２とからなり、Ｐ−ＭＯＳトランジスタ７１のソース端子は高電位電源端子ＰＨに接続され、Ｎ−ＭＯＳトランジスタ７２のソース端子は低電位電源端子ＰＬに接続されている。Ｐ−ＭＯＳトランジスタ７１及びＮ−ＭＯＳトランジスタ７２のゲート端子（転送インバータ７０ｔの入力端子）は、データ入力端子Ｎ１と接続されている。   The transfer inverter 70t includes a P-MOS transistor 71 and an N-MOS transistor 72 whose drain terminals are connected to the data output terminal N2, and the source terminal of the P-MOS transistor 71 is connected to the high potential power supply terminal PH. The source terminal of the N-MOS transistor 72 is connected to the low potential power supply terminal PL. The gate terminals of the P-MOS transistor 71 and the N-MOS transistor 72 (the input terminal of the transfer inverter 70t) are connected to the data input terminal N1.

帰還インバータ７０ｆは、互いのドレイン端子をデータ入力端子Ｎ１に接続されたＰ−ＭＯＳトランジスタ７３とＮ−ＭＯＳトランジスタ７４とからなり、Ｐ−ＭＯＳトランジスタ７３のソース端子は高電位電源端子ＰＨに接続され、Ｎ−ＭＯＳトランジスタ７４のソース端子は、抵抗素子Ｒ１の一方の端子と接続されている。抵抗素子Ｒ１の他方の端子は低電位電源端子ＰＬに接続されている。   The feedback inverter 70f includes a P-MOS transistor 73 and an N-MOS transistor 74 whose drain terminals are connected to the data input terminal N1, and the source terminal of the P-MOS transistor 73 is connected to the high potential power supply terminal PH. The source terminal of the N-MOS transistor 74 is connected to one terminal of the resistance element R1. The other terminal of the resistor element R1 is connected to the low potential power terminal PL.

Ｐ−ＭＯＳトランジスタ７３及びＮ−ＭＯＳトランジスタ７４のゲート端子（帰還インバータ７０ｆの入力端子）は、データ出力端子Ｎ２（転送インバータ７０ｔの出力端子）と接続されている。   The gate terminals of the P-MOS transistor 73 and the N-MOS transistor 74 (input terminal of the feedback inverter 70f) are connected to the data output terminal N2 (output terminal of the transfer inverter 70t).

スイッチ回路８０は、第１トランスミッションゲートＴＧ１と、第２トランスミッションゲートＴＧ２とを備えて構成されている。   The switch circuit 80 includes a first transmission gate TG1 and a second transmission gate TG2.

第１トランスミッションゲートＴＧ１は、Ｎ−ＭＯＳトランジスタ８１とＰ−ＭＯＳトランジスタ８２とからなる。Ｎ−ＭＯＳトランジスタ８１及びＰ−ＭＯＳトランジスタ８２のソース端子は第１の制御線９１に接続され、Ｎ−ＭＯＳトランジスタ８１及びＰ−ＭＯＳトランジスタ８２のドレイン端子は画素電極３５に接続されている。また、Ｎ−ＭＯＳトランジスタ８１のゲート端子は、駆動用ＴＦＴ４１のドレイン端子（ラッチ回路７０のデータ入力端子Ｎ１）に接続され、Ｐ−ＭＯＳトランジスタ８２のゲート端子は、ラッチ回路７０のデータ出力端子Ｎ２に接続されている。   The first transmission gate TG1 includes an N-MOS transistor 81 and a P-MOS transistor 82. The source terminals of the N-MOS transistor 81 and the P-MOS transistor 82 are connected to the first control line 91, and the drain terminals of the N-MOS transistor 81 and the P-MOS transistor 82 are connected to the pixel electrode 35. The gate terminal of the N-MOS transistor 81 is connected to the drain terminal of the driving TFT 41 (data input terminal N1 of the latch circuit 70), and the gate terminal of the P-MOS transistor 82 is connected to the data output terminal N2 of the latch circuit 70. It is connected to the.

第２トランスミッションゲートＴＧ２は、Ｎ−ＭＯＳトランジスタ８３とＰ−ＭＯＳトランジスタ８４とからなる。Ｎ−ＭＯＳトランジスタ８３及びＰ−ＭＯＳトランジスタ８４のソース端子は第２制御線９２に接続され、Ｎ−ＭＯＳトランジスタ８３及びＰ−ＭＯＳトランジスタ８４のドレイン端子は、画素電極３５に接続されている。また、Ｎ−ＭＯＳトランジスタ８３のゲート端子は、ラッチ回路７０のデータ出力端子Ｎ２に接続され、Ｐ−ＭＯＳトランジスタ８４のゲート端子は、駆動用ＴＦＴ４１のドレイン電極に接続されている。   The second transmission gate TG 2 includes an N-MOS transistor 83 and a P-MOS transistor 84. The source terminals of the N-MOS transistor 83 and the P-MOS transistor 84 are connected to the second control line 92, and the drain terminals of the N-MOS transistor 83 and the P-MOS transistor 84 are connected to the pixel electrode 35. The gate terminal of the N-MOS transistor 83 is connected to the data output terminal N 2 of the latch circuit 70, and the gate terminal of the P-MOS transistor 84 is connected to the drain electrode of the driving TFT 41.

ここで、ラッチ回路７０に画像データ「１」（ハイレベルの画像信号）が記憶され、データ出力端子Ｎ２からローレベルの信号が出力された場合、第１トランスミッションゲートＴＧ１がオン状態となり、第１の制御線９１を介して供給される第１制御信号Ｓ１が画素電極３５に供給される。一方、ラッチ回路７０に画像データ「０」（ローレベルの画像信号）が記憶され、データ出力端子Ｎ２からハイレベルの信号が出力された場合、第２トランスミッションゲートＴＧ２がオン状態となり、第２の制御線９２を介して供給される第２制御信号Ｓ２が画素電極３５に供給される。   Here, when image data “1” (high level image signal) is stored in the latch circuit 70 and a low level signal is output from the data output terminal N2, the first transmission gate TG1 is turned on, and the first The first control signal S 1 supplied via the control line 91 is supplied to the pixel electrode 35. On the other hand, when image data “0” (low level image signal) is stored in the latch circuit 70 and a high level signal is output from the data output terminal N2, the second transmission gate TG2 is turned on, and the second transmission gate TG2 is turned on. The second control signal S <b> 2 supplied via the control line 92 is supplied to the pixel electrode 35.

なお、本実施形態においては、好適な態様としてラッチ回路７０のデータ出力端子Ｎ２をスイッチ回路８０に接続する構成について説明したが、図２４の従来の画素５４０のように、出力端子Ｎ２を画素電極３５に対して直接接続する構成であっても良い。この構成であっても、ラッチ回路７０からの出力信号に応じて、電気泳動素子３２に画像を表示させることができる。また、以降説明する各実施形態においても同様である。   In the present embodiment, the configuration in which the data output terminal N2 of the latch circuit 70 is connected to the switch circuit 80 is described as a preferred mode. However, as in the conventional pixel 540 in FIG. 24, the output terminal N2 is connected to the pixel electrode. A configuration in which a direct connection to 35 is possible. Even with this configuration, an image can be displayed on the electrophoretic element 32 in accordance with an output signal from the latch circuit 70. The same applies to each embodiment described below.

画素電極３５は、Ａｌ（アルミニウム）などにより形成され、電気泳動素子３２に電圧を印加するものである。画素電極３５は、第１トランスミッションゲートＴＧ１及び第２トランスミッションゲートＴＧ２と接続されている。   The pixel electrode 35 is formed of Al (aluminum) or the like, and applies a voltage to the electrophoretic element 32. The pixel electrode 35 is connected to the first transmission gate TG1 and the second transmission gate TG2.

共通電極３７は、画素電極３５の対向電極としての機能を有し、ＭｇＡｇ（マグネシウム銀）、ＩＴＯ（インジウム・スズ酸化物）、ＩＺＯ（インジウム・亜鉛酸化物）などから形成された透明電極であり、共通電極配線５５を介して電位Ｖcomが供給される。電気泳動素子３２は、画素電極３５と共通電極３７との間に狭持されており、これら画素電極３５と共通電極３７との電位差によって生じる電界により画像を表示させる。   The common electrode 37 has a function as a counter electrode of the pixel electrode 35 and is a transparent electrode formed of MgAg (magnesium silver), ITO (indium tin oxide), IZO (indium zinc oxide) or the like. The potential Vcom is supplied through the common electrode wiring 55. The electrophoretic element 32 is sandwiched between the pixel electrode 35 and the common electrode 37, and displays an image by an electric field generated by a potential difference between the pixel electrode 35 and the common electrode 37.

図３は、表示部５における電気泳動表示装置１の部分断面図である。電気泳動表示装置１は、素子基板３０と対向基板３１との間に、複数のマイクロカプセル２０を配列してなる電気泳動素子３２を挟持した構成を備えている。表示部５において、素子基板３０の電気泳動素子３２側には複数の画素電極３５が配列形成されており、電気泳動素子３２は接着剤層３３を介して画素電極３５と接着されている。対向基板３１の電気泳動素子３２側には複数の画素電極３５と対向する平面形状の共通電極３７が形成されており、共通電極３７上に電気泳動素子３２が設けられている。   FIG. 3 is a partial cross-sectional view of the electrophoretic display device 1 in the display unit 5. The electrophoretic display device 1 has a configuration in which an electrophoretic element 32 formed by arranging a plurality of microcapsules 20 is sandwiched between an element substrate 30 and a counter substrate 31. In the display unit 5, a plurality of pixel electrodes 35 are arranged on the electrophoretic element 32 side of the element substrate 30, and the electrophoretic elements 32 are bonded to the pixel electrodes 35 through an adhesive layer 33. A common electrode 37 having a planar shape facing the plurality of pixel electrodes 35 is formed on the electrophoretic element 32 side of the counter substrate 31, and the electrophoretic element 32 is provided on the common electrode 37.

素子基板３０は、ガラスやプラスチック等からなる基板であり、画像表示面とは反対側に配置されるため透明なものでなくてもよい。図示は省略しているが、画素電極３５と素子基板３０との間には、図１や図２に示した走査線６６、データ線６８、駆動用ＴＦＴ４１、ラッチ回路７０、スイッチ回路８０などが形成されている。   The element substrate 30 is a substrate made of glass, plastic, or the like and is not required to be transparent because it is disposed on the side opposite to the image display surface. Although not shown, between the pixel electrode 35 and the element substrate 30, the scanning line 66, the data line 68, the driving TFT 41, the latch circuit 70, the switch circuit 80, and the like shown in FIGS. Is formed.

対向基板３１はガラスやプラスチック等からなる基板であり、画像表示側に配置されるため透明基板とされる。対向基板３１上に形成された共通電極３７は、ＭｇＡｇ（マグネシウム銀）、ＩＴＯ（インジウム・スズ酸化物）、ＩＺＯ（インジウム・亜鉛酸化物）等の透明導電材料を用いて形成されている。   The counter substrate 31 is a substrate made of glass, plastic, or the like, and is a transparent substrate because it is disposed on the image display side. The common electrode 37 formed on the counter substrate 31 is formed using a transparent conductive material such as MgAg (magnesium silver), ITO (indium tin oxide), or IZO (indium zinc oxide).

なお、電気泳動素子３２は、あらかじめ対向基板３１側に形成され、接着剤層３３までを含めた電気泳動シートとして取り扱われるのが一般的である。製造工程において、電気泳動シートは接着剤層３３の表面に保護用の剥離紙が貼り付けられた状態で取り扱われる。そして、別途製造された素子基板３０（画素電極３５や各種回路などが形成されている）に対して、剥離紙を剥がした当該電気泳動シートを貼り付けることによって、表示部５を形成する。このため、接着剤層３３は画素電極３５側のみに存在することになる。   In general, the electrophoretic element 32 is formed in advance on the counter substrate 31 side, and is handled as an electrophoretic sheet including the adhesive layer 33. In the manufacturing process, the electrophoretic sheet is handled with a protective release paper attached to the surface of the adhesive layer 33. And the display part 5 is formed by sticking the said electrophoretic sheet which peeled off the release paper with respect to the element substrate 30 (The pixel electrode 35, various circuits, etc.) which were manufactured separately. For this reason, the adhesive layer 33 exists only on the pixel electrode 35 side.

図４は、マイクロカプセル２０の模式断面図である。マイクロカプセル２０は、例えば５０μｍ程度の粒径を有しており、内部に分散媒２１と、複数の白色粒子（電気泳動粒子）２７と、複数の黒色粒子（電気泳動粒子）２６とを封入した球状体である。マイクロカプセル２０は、図３に示すように共通電極３７と画素電極３５とで挟持され、１つの画素４０内に１つ又は複数のマイクロカプセル２０が配置される。   FIG. 4 is a schematic cross-sectional view of the microcapsule 20. The microcapsule 20 has a particle size of, for example, about 50 μm and encloses therein a dispersion medium 21, a plurality of white particles (electrophoretic particles) 27, and a plurality of black particles (electrophoretic particles) 26. It is a spherical body. As shown in FIG. 3, the microcapsule 20 is sandwiched between the common electrode 37 and the pixel electrode 35, and one or more microcapsules 20 are arranged in one pixel 40.

マイクロカプセル２０の外殻部（壁膜）は、ポリメタクリル酸メチル、ポリメタクリル酸エチルなどのアクリル樹脂、ユリア樹脂、アラビアゴムなどの透光性を持つ高分子樹脂などを用いて形成される。   The outer shell (wall film) of the microcapsule 20 is formed using a transparent polymer resin such as acrylic resin such as polymethyl methacrylate and polyethyl methacrylate, urea resin, and gum arabic.

分散媒２１は、白色粒子２７と黒色粒子２６とをマイクロカプセル８０内に分散させる液体である。分散媒２１としては、水、アルコール系溶媒（メタノール、エタノール、イソプロパノール、ブタノール、オクタノール、メチルセルソルブなど）、エステル類（酢酸エチル、酢酸ブチルなど）、ケトン類（アセトン、メチルエチルケトン、メチルイソブチルケトンなど）、脂肪族炭化水素（ぺンタン、ヘキサン、オクタンなど）、脂環式炭化水素（シクロへキサン、メチルシクロへキサンなど）、芳香族炭化水素（ベンゼン、トルエン、長鎖アルキル基を有するベンゼン類（キシレン、ヘキシルベンゼン、ヘブチルベンゼン、オクチルベンゼン、ノニルベンゼン、デシルベンゼン、ウンデシルベンゼン、ドデシルベンゼン、トリデシルベンゼン、テトラデシルベンゼンなど））、ハロゲン化炭化水素（塩化メチレン、クロロホルム、四塩化炭素、１，２−ジクロロエタンなど）、カルボン酸塩などを例示することができ、その他の油類であってもよい。これらの物質は単独又は混合物として用いることができ、さらに界面活性剤などを配合してもよい。   The dispersion medium 21 is a liquid that disperses the white particles 27 and the black particles 26 in the microcapsules 80. Examples of the dispersion medium 21 include water, alcohol solvents (methanol, ethanol, isopropanol, butanol, octanol, methyl cellosolve, etc.), esters (ethyl acetate, butyl acetate, etc.), ketones (acetone, methyl ethyl ketone, methyl isobutyl ketone, etc.). ), Aliphatic hydrocarbons (pentane, hexane, octane, etc.), alicyclic hydrocarbons (cyclohexane, methylcyclohexane, etc.), aromatic hydrocarbons (benzene, toluene, benzenes having a long-chain alkyl group ( Xylene, hexylbenzene, hebutylbenzene, octylbenzene, nonylbenzene, decylbenzene, undecylbenzene, dodecylbenzene, tridecylbenzene, tetradecylbenzene)), halogenated hydrocarbons (methylene chloride, chloroform, tetrachloride) Element, and 1,2-dichloroethane), can be exemplified a carboxylate, it may be other oils. These substances can be used alone or as a mixture, and a surfactant or the like may be further blended.

白色粒子２７は、例えば、二酸化チタン、亜鉛華、三酸化アンチモン等の白色顔料からなる粒子（高分子あるいはコロイド）であり、例えば負に帯電されて用いられる。黒色粒子２６は、例えば、アニリンブラック、カーボンブラック等の黒色顔料からなる粒子（高分子あるいはコロイド）であり、例えば正に帯電されて用いられる。   The white particles 27 are particles (polymer or colloid) made of a white pigment such as titanium dioxide, zinc white, and antimony trioxide, and are used, for example, by being negatively charged. The black particles 26 are particles (polymer or colloid) made of a black pigment such as aniline black or carbon black, and are used by being charged positively, for example.

これらの顔料には、必要に応じ、電解質、界面活性剤、金属石鹸、樹脂、ゴム、油、ワニス、コンパウンドなどの粒子からなる荷電制御剤、チタン系カップリング剤、アルミニウム系カップリング剤、シラン系カップリング剤等の分散剤、潤滑剤、安定化剤などを添加することができる。   These pigments include electrolytes, surfactants, metal soaps, resins, rubbers, oils, varnishes, compound charge control agents, titanium-based coupling agents, aluminum-based coupling agents, silanes as necessary. A dispersant such as a system coupling agent, a lubricant, a stabilizer, and the like can be added.

また、黒色粒子２６及び白色粒子２７に代えて、例えば赤色、緑色、青色などの顔料を用いてもよい。かかる構成によれば、表示部５に赤色、緑色、青色などを表示することができる。   Further, instead of the black particles 26 and the white particles 27, for example, pigments such as red, green, and blue may be used. According to such a configuration, red, green, blue, or the like can be displayed on the display unit 5.

図５は、電気泳動装置１の画素４０の平面構成を示す図である。
同図に示すように、データ線６８及び走査線６６が格子状に設けられており、データ線６８と走査線６６とで囲まれる領域が画素４０となっている。各画素４０内のほぼ全領域には画素電極３５が設けられており、画素電極３５に平面視で重なる位置に駆動用ＴＦＴ４１、ラッチ回路７０及びスイッチ回路８０が配置されている。駆動用ＴＦＴ４１、ラッチ回路７０及びスイッチ回路８０は画素電極３５の下層側（基板側）に配置されている。図５では、ラッチ回路７０内の構成及びスイッチ回路８０内の構成をブロックによって示している。 FIG. 5 is a diagram illustrating a planar configuration of the pixel 40 of the electrophoresis apparatus 1.
As shown in the figure, the data lines 68 and the scanning lines 66 are provided in a grid pattern, and the area surrounded by the data lines 68 and the scanning lines 66 is the pixel 40. A pixel electrode 35 is provided in almost the entire region within each pixel 40, and a driving TFT 41, a latch circuit 70, and a switch circuit 80 are disposed at a position overlapping the pixel electrode 35 in plan view. The driving TFT 41, the latch circuit 70, and the switch circuit 80 are disposed on the lower layer side (substrate side) of the pixel electrode 35. In FIG. 5, the configuration in the latch circuit 70 and the configuration in the switch circuit 80 are shown by blocks.

図５のラッチ回路７０のうちＮ−ＭＯＳトランジスタ７４を含むブロックの構成について説明する。図６は、Ｎ−ＭＯＳトランジスタ７４及び抵抗素子Ｒ１の構成を示す平面図である。   A configuration of a block including the N-MOS transistor 74 in the latch circuit 70 of FIG. 5 will be described. FIG. 6 is a plan view showing the configuration of the N-MOS transistor 74 and the resistance element R1.

図６に示すように、Ｎ−ＭＯＳトランジスタ７４は、半導体層１０と、ソース電極１１と、ドレイン電極１２と、ゲート電極１３とを有している。ソース電極１１及びドレイン電極１２は同一層に形成されており、この層の上層に半導体層１０が設けられている。ゲート電極１３は半導体層１０の上層側にゲート絶縁膜（図示せず）を介して設けられている。ソース電極１１は上記の低電圧電源端子ＰＬに接続されており、ドレイン電極１２は上記のデータ入力端子Ｎ１に接続されている。   As shown in FIG. 6, the N-MOS transistor 74 has a semiconductor layer 10, a source electrode 11, a drain electrode 12, and a gate electrode 13. The source electrode 11 and the drain electrode 12 are formed in the same layer, and the semiconductor layer 10 is provided above this layer. The gate electrode 13 is provided on the upper layer side of the semiconductor layer 10 via a gate insulating film (not shown). The source electrode 11 is connected to the low voltage power supply terminal PL, and the drain electrode 12 is connected to the data input terminal N1.

半導体層１０は、平面視でＵ字型に形成されており、チャネル領域１５、１６と、ソース領域１７と、ドレイン領域１８とを有している。チャネル領域１５、１６はゲート電極１３に平面視で重なる位置に設けられている。ソース領域１７はチャネル領域１５に対してＵ字の先端側に設けられており、ドレイン領域１８はチャネル領域１６に対してＵ字の先端側に設けられている。ソース領域１７及びドレイン領域１８にはチャネル領域１５、１６に比べて不純物が高濃度にドーピングされている。チャネル領域１５、１６には不純物がほとんどドーピングされておらず、不純物濃度が低濃度になっている。図６においては、斜線で示された領域が不純物濃度の低い領域１９であり、この低濃度領域１９にチャネル領域１５、１６が含まれている。この低濃度領域１９を形成する際には、例えば半導体層１０を形成し図６において一点鎖線で囲んだ部分２２にマスクを形成した後に当該マスクの上方から不純物イオンをドーピングするようにする。   The semiconductor layer 10 is formed in a U shape in plan view, and has channel regions 15 and 16, a source region 17, and a drain region 18. The channel regions 15 and 16 are provided at positions overlapping the gate electrode 13 in plan view. The source region 17 is provided on the U-shaped tip side with respect to the channel region 15, and the drain region 18 is provided on the U-shaped tip side with respect to the channel region 16. The source region 17 and the drain region 18 are more highly doped with impurities than the channel regions 15 and 16. The channel regions 15 and 16 are hardly doped with impurities, and the impurity concentration is low. In FIG. 6, a hatched region is a low impurity concentration region 19, and the low concentration region 19 includes channel regions 15 and 16. In forming the low concentration region 19, for example, the semiconductor layer 10 is formed, and a mask is formed in the portion 22 surrounded by the one-dot chain line in FIG. 6, and then impurity ions are doped from above the mask.

ソース領域１７の先端にはソース電極１１に接続されるソース接続部１７ａが設けられており、ドレイン領域１８の先端にはドレイン電極１２に接続されるドレイン接続部１８ａが設けられている。ソース接続部１７ａはコンタクトホール１７ｂを介してソース電極１１に接続されている。ドレイン接続部１８ａはコンタクトホール１８ｂを介してドレイン電極１２に接続されている。ゲート電極１３の図中右端には接続電極１３ａが設けられている。接続電極１３ａはコンタクトホール１３ｂを介してゲート電極１３に接続されている。この接続電極１３ａは上記のデータ出力端子Ｎ２に接続されている。   A source connection portion 17 a connected to the source electrode 11 is provided at the tip of the source region 17, and a drain connection portion 18 a connected to the drain electrode 12 is provided at the tip of the drain region 18. The source connection portion 17a is connected to the source electrode 11 through the contact hole 17b. The drain connection portion 18a is connected to the drain electrode 12 through the contact hole 18b. A connection electrode 13a is provided at the right end of the gate electrode 13 in the figure. The connection electrode 13a is connected to the gate electrode 13 through the contact hole 13b. The connection electrode 13a is connected to the data output terminal N2.

本実施形態では、抵抗素子Ｒ１が半導体層１０の一部分として設けられている。チャネル領域１５からソース接続部１７ａまでの経路Ｌ１の長さは、チャネル領域１６からドレイン接続部１８ａまでの経路Ｌ２の長さよりも長くなっている。経路長が長くなっている分、経路Ｌ１における半導体層１０の拡散抵抗は経路Ｌ２における半導体層１０の拡散抵抗よりも大きくなっている。このように経路Ｌ１のうち経路Ｌ２よりも長さが長くなるように設けられた部分が抵抗素子Ｒ１に相当し、経路Ｌ１と経路Ｌ２との拡散抵抗の差が抵抗素子Ｒ１による抵抗となっている。   In the present embodiment, the resistance element R <b> 1 is provided as a part of the semiconductor layer 10. The length of the path L1 from the channel region 15 to the source connection portion 17a is longer than the length of the path L2 from the channel region 16 to the drain connection portion 18a. Since the path length is longer, the diffusion resistance of the semiconductor layer 10 in the path L1 is larger than the diffusion resistance of the semiconductor layer 10 in the path L2. In this way, the portion of the path L1 that is provided to be longer than the path L2 corresponds to the resistance element R1, and the difference in diffusion resistance between the path L1 and the path L2 becomes the resistance due to the resistance element R1. Yes.

なお、上記説明において、図２のＮ−ＭＯＳトランジスタ７４のソース端子に相当するのは、図６のチャネル領域１５における経路Ｌ１との接合部である。また、図２における抵抗素子Ｒ１の低電位電源端子ＰＬ側の端子は、図６のソース電極１１に相当する。また、以降説明する各実施形態および変形例においても同様である。   In the above description, the junction with the path L1 in the channel region 15 in FIG. 6 corresponds to the source terminal of the N-MOS transistor 74 in FIG. 2 corresponds to the source electrode 11 in FIG. 6. The terminal on the low potential power terminal PL side of the resistor element R1 in FIG. The same applies to each embodiment and modification described below.

図７は、電気泳動素子の動作説明図である。図７（ａ）は、画素４０を白表示する場合、図７（ｂ）は、画素４０を黒表示する場合をそれぞれ示している。   FIG. 7 is an explanatory diagram of the operation of the electrophoretic element. 7A shows a case where the pixel 40 displays white, and FIG. 7B shows a case where the pixel 40 displays black.

図７（ａ）に示す白表示の場合には、共通電極３７が相対的に高電位、画素電極３５が相対的に低電位に保持される。これにより、負に帯電した白色粒子２７が共通電極３７に引き寄せられる一方、正に帯電した黒色粒子２６が画素電極３５に引き寄せられる。その結果、表示面側となる共通電極３７側からこの画素を見ると、白色が認識される。   In the case of white display shown in FIG. 7A, the common electrode 37 is held at a relatively high potential and the pixel electrode 35 is held at a relatively low potential. As a result, the negatively charged white particles 27 are attracted to the common electrode 37, while the positively charged black particles 26 are attracted to the pixel electrode 35. As a result, when this pixel is viewed from the common electrode 37 side which is the display surface side, white is recognized.

図７（ｂ）に示す黒表示の場合、共通電極３７が相対的に低電位、画素電極３５が相対的に高電位に保持される。これにより、正に帯電した黒色粒子２６が共通電極３７に引き寄せられる一方、負に帯電した白色粒子２７が画素電極３５に引き寄せられる。その結果、共通電極３７側からこの画素を見ると黒色が認識される。   In the case of black display shown in FIG. 7B, the common electrode 37 is held at a relatively low potential and the pixel electrode 35 is held at a relatively high potential. As a result, the positively charged black particles 26 are attracted to the common electrode 37, while the negatively charged white particles 27 are attracted to the pixel electrode 35. As a result, when this pixel is viewed from the common electrode 37 side, black is recognized.

以上の構成を備えた電気泳動表示装置１では、駆動用ＴＦＴ４１を介してラッチ回路７０のデータ入力端子Ｎ１に画像信号を入力することでラッチ回路７０に画像信号を電位として記憶させる。そして、記憶された電位に基づいてデータ出力端子Ｎ２から出力される電位に基づいてスイッチ回路８０を動作させることで、第１及び第２の制御線９１、９２を択一的に画素電極３５と接続する。これにより、画素電極３５に制御信号Ｓ１又は制御信号Ｓ２が入力され、図７に示したように、共通電極３７との電位差に基づいて画素４０が黒又は白表示される。   In the electrophoretic display device 1 having the above configuration, an image signal is input to the data input terminal N1 of the latch circuit 70 via the driving TFT 41, and the image signal is stored in the latch circuit 70 as a potential. Then, by operating the switch circuit 80 based on the potential output from the data output terminal N2 based on the stored potential, the first and second control lines 91 and 92 are alternatively connected to the pixel electrode 35. Connecting. As a result, the control signal S1 or the control signal S2 is input to the pixel electrode 35, and the pixel 40 is displayed in black or white based on the potential difference from the common electrode 37 as shown in FIG.

ラッチ回路７０に画像信号を入力する際には、走査線６６にパルス状の選択信号を入力し、動作対象の画素４０の駆動用ＴＦＴ４１のゲート端子にハイレベルを入力する。これにより、駆動用ＴＦＴ４１がオン状態となってデータ線６８とラッチ回路７０のデータ入力端子Ｎ１とが電気的に接続され、データ線６８から供給される画像信号（ハイレベル、ローレベル）がラッチ回路７０に電位として記憶される。   When an image signal is input to the latch circuit 70, a pulse-shaped selection signal is input to the scanning line 66, and a high level is input to the gate terminal of the driving TFT 41 of the pixel 40 to be operated. As a result, the driving TFT 41 is turned on, the data line 68 and the data input terminal N1 of the latch circuit 70 are electrically connected, and the image signal (high level, low level) supplied from the data line 68 is latched. It is stored in the circuit 70 as a potential.

本実施形態の電気泳動装置１では、図２に示したように、Ｎ−ＭＯＳトランジスタ７４と低電位電源端子ＰＬとの間に抵抗素子Ｒ１を設けることで、上述したラッチ回路７０への画像信号の書き込みを確実に行えるようになっている。以下、かかる作用について詳細に説明する。   In the electrophoretic device 1 of the present embodiment, as shown in FIG. 2, the image signal to the above-described latch circuit 70 is provided by providing the resistance element R1 between the N-MOS transistor 74 and the low potential power terminal PL. Can be written reliably. Hereinafter, this operation will be described in detail.

ラッチ回路７０に保持されている電位と異なる電位の画像信号を書き込み、ラッチ回路７０のデータ更新を行う場合には、ラッチ回路７０のＰ−ＭＯＳトランジスタ７３又はＮ−ＭＯＳトランジスタ７４に抗い、データ入力端子Ｎ１の電位を強制的に画像信号の電位とする必要がある。そのため、通常は、画像信号の書き込みを確実に行えるように、駆動用ＴＦＴ４１の電流駆動能力がＮ−ＭＯＳトランジスタ７４よりも大きくなるよう設計されている。すなわち、駆動用ＴＦＴ４１としてＮ−ＭＯＳトランジスタ７４よりも幅が大きく、オン抵抗の小さいＴＦＴが用いられている。   When an image signal having a potential different from the potential held in the latch circuit 70 is written and the data of the latch circuit 70 is updated, the data input is performed against the P-MOS transistor 73 or the N-MOS transistor 74 of the latch circuit 70. It is necessary to force the potential of the terminal N1 to be the potential of the image signal. Therefore, normally, the current driving capability of the driving TFT 41 is designed to be larger than that of the N-MOS transistor 74 so that the writing of the image signal can be surely performed. That is, as the driving TFT 41, a TFT having a width larger than that of the N-MOS transistor 74 and having a small on-resistance is used.

しかし、駆動用ＴＦＴ４１やＰ−ＭＯＳトランジスタ７３、Ｎ−ＭＯＳトランジスタ７４のオン電流が、製造ばらつきによって設計値からずれると、上述したラッチ回路７０のデータ更新に失敗する可能性がある。特に低温ポリシリコンプロセスによりＴＦＴを作製している場合には、単位幅あたりのオン電流が２〜３倍程度も変動することがあり、駆動用ＴＦＴ４１の電流駆動能力が設計値よりも低くなったり、Ｐ−ＭＯＳトランジスタ７３やＮ−ＭＯＳトランジスタ７４のオン抵抗が低くなる可能性が高くなる。   However, if the on-currents of the driving TFT 41, the P-MOS transistor 73, and the N-MOS transistor 74 deviate from the design values due to manufacturing variations, there is a possibility that the above-described data update of the latch circuit 70 may fail. In particular, when a TFT is manufactured by a low-temperature polysilicon process, the on-current per unit width may fluctuate by about 2 to 3 times, and the current driving capability of the driving TFT 41 may be lower than the design value. The on-resistance of the P-MOS transistor 73 and the N-MOS transistor 74 is likely to be low.

ここで、ラッチ回路７０にハイレベルの電位が保持されており、入力される画像信号がローレベルである場合には、Ｎ−ＭＯＳである駆動用ＴＦＴ４１におけるゲートソース間の電位差（Ｖｇｓ）が大きいため、駆動用ＴＦＴ４１のオン電流を確保しやすく、書き込みの失敗は生じにくい。   Here, when the high-level potential is held in the latch circuit 70 and the input image signal is at the low level, the potential difference (Vgs) between the gate and source in the driving TFT 41 which is an N-MOS is large. Therefore, it is easy to secure the on-current of the driving TFT 41, and writing failure hardly occurs.

しかし、ラッチ回路にローレベルの電位が保持されており、入力される画像信号がハイレベルである場合には、駆動用ＴＦＴ４１のＶｇｓが小さくなり、またラッチ回路７０のデータ入力端子Ｎ１の電位が上昇するにつれて駆動用ＴＦＴ４１のソースドレイン間の電位差（Ｖｄｓ）も小さくなるため、オン電流が低下して書き込みに失敗する可能性があった。   However, when a low level potential is held in the latch circuit and the input image signal is at a high level, Vgs of the driving TFT 41 becomes small, and the potential of the data input terminal N1 of the latch circuit 70 decreases. As the voltage rises, the potential difference (Vds) between the source and drain of the driving TFT 41 also becomes smaller. Therefore, there is a possibility that the on-current decreases and writing fails.

そこで本実施形態では、帰還インバータ７０ｆの低電位電源側に抵抗素子Ｒ１を設けることで、帰還インバータ７０ｆのＮチャネル側の負荷を大きくしている。これにより、抵抗素子Ｒ１の負荷によってＮ−ＭＯＳトランジスタ７４のオン電流が低下するので、製造ばらつきによって駆動用ＴＦＴ４１の電流駆動能力が不足したり、Ｎ−ＭＯＳトランジスタ７４のオン抵抗が小さくなった場合であっても、データ入力端子Ｎ１の電位を確実に規定することができる。   Therefore, in this embodiment, the load on the N channel side of the feedback inverter 70f is increased by providing the resistance element R1 on the low potential power supply side of the feedback inverter 70f. As a result, the on-current of the N-MOS transistor 74 is reduced due to the load of the resistance element R1, and therefore the current driving capability of the driving TFT 41 is insufficient due to manufacturing variations or the on-resistance of the N-MOS transistor 74 is reduced. Even so, the potential of the data input terminal N1 can be reliably defined.

本実施形態において、抵抗素子Ｒ１の抵抗値は、Ｎ−ＭＯＳトランジスタ７４のオン抵抗より大きく、オフ抵抗より小さい抵抗値とされている。Ｎ−ＭＯＳトランジスタ７４のオン抵抗以下の抵抗値である場合には、抵抗素子Ｒ１が帰還インバータ７０ｆに対する負荷としてほとんど機能せず、画像信号書き込みの確実性向上や貫通電流の抑制といった効果がほとんど得られない。また、Ｎ−ＭＯＳトランジスタ７４のオフ抵抗以上の抵抗値とすると、帰還インバータ７０ｆのＮチャネル側が常にオフ状態となるためデータ入力端子Ｎ１の電位を規定することができず、画像信号の書き込みに失敗したり、ラッチ回路７０内で貫通電流が生じるおそれがある。   In the present embodiment, the resistance value of the resistance element R1 is larger than the on-resistance of the N-MOS transistor 74 and smaller than the off-resistance. When the resistance value is equal to or lower than the on-resistance of the N-MOS transistor 74, the resistance element R1 hardly functions as a load for the feedback inverter 70f, and the effects of improving the reliability of image signal writing and suppressing the through current are obtained. I can't. Further, if the resistance value is equal to or higher than the OFF resistance of the N-MOS transistor 74, the N channel side of the feedback inverter 70f is always in the OFF state, so the potential of the data input terminal N1 cannot be defined, and image signal writing fails. Or a through current may occur in the latch circuit 70.

このように、本実施形態の電気泳動表示装置１では、画素４０を構成する半導体素子に製造ばらつきが生じた場合であっても、ラッチ回路７０に確実に画像信号を書き込むことができる。したがって本実施形態の電気泳動表示装置は、製造ばらつきの影響を抑えられる構成を具備した製造性に優れたものであり、また回路の動作に係る信頼性にも優れた電気泳動表示装置である。   As described above, in the electrophoretic display device 1 of the present embodiment, an image signal can be reliably written into the latch circuit 70 even when manufacturing variations occur in the semiconductor elements constituting the pixels 40. Therefore, the electrophoretic display device according to the present embodiment is an electrophoretic display device that is excellent in manufacturability having a configuration capable of suppressing the influence of manufacturing variations, and also excellent in reliability related to circuit operation.

これに加えて、本実施形態によれば、Ｎ−ＭＯＳトランジスタ７４がソース電極１１に接続されたソース領域１７、ドレイン電極１２に接続されたドレイン領域１８及びゲート電極１３に平面視で重なるように配置されたチャネル領域１５、１６が設けられた半導体層１０を有し、この半導体層１０の一部分が抵抗素子Ｒ１になっていることとしたので、半導体層１０の拡散抵抗を利用して抵抗素子Ｒ１の電気抵抗を形成することができる。これにより、Ｎ−ＭＯＳトランジスタ７４に接続させる電気抵抗を別途形成する必要が無いため、ラッチ回路７０を形成するための素子基板３０上の構成を簡単にすることができる。   In addition, according to the present embodiment, the N-MOS transistor 74 overlaps the source region 17 connected to the source electrode 11, the drain region 18 connected to the drain electrode 12, and the gate electrode 13 in plan view. Since the semiconductor layer 10 having the arranged channel regions 15 and 16 is provided and a part of the semiconductor layer 10 is the resistance element R1, the resistance element is utilized by utilizing the diffusion resistance of the semiconductor layer 10. The electric resistance of R1 can be formed. As a result, it is not necessary to separately form an electrical resistance to be connected to the N-MOS transistor 74, and the configuration on the element substrate 30 for forming the latch circuit 70 can be simplified.

［第２実施形態］
次に、本発明の第２実施形態を説明する。本実施形態では、上記実施形態の電気泳動表示装置１を、電子機器に適用した場合について説明する。図８は、腕時計１０００の正面図である。腕時計１０００は、時計ケース１００２と、時計ケース１００２に連結された一対のバンド１００３とを備えている。 [Second Embodiment]
Next, a second embodiment of the present invention will be described. In the present embodiment, a case where the electrophoretic display device 1 of the above embodiment is applied to an electronic device will be described. FIG. 8 is a front view of the wrist watch 1000. The wrist watch 1000 includes a watch case 1002 and a pair of bands 1003 connected to the watch case 1002.

時計ケース１００２の正面には、上記実施形態の電気泳動表示装置１からなる表示部１００５と、秒針１０２１と、分針１０２２と、時針１０２３とが設けられ、時計ケース１００２の側面には、操作子としての竜頭１０１０と操作ボタン１０１１とが設けられている。竜頭１０１０は、ケース内部に設けられる巻真（図示は省略）に連結されており、巻真と一体となって多段階（例えば２段階）で押し引き自在、かつ、回転自在に設けられている。表示部１００５では、背景となる画像、日付や時間などの文字列、あるいは秒針、分針、時針などを表示することができる。   A display unit 1005 including the electrophoretic display device 1 of the above-described embodiment, a second hand 1021, a minute hand 1022, and an hour hand 1023 are provided on the front surface of the watch case 1002, and an operator is provided on the side surface of the watch case 1002. The crown 1010 and the operation button 1011 are provided. The crown 1010 is connected to a winding stem (not shown) provided inside the case, and is integrally provided with the winding stem so that it can be pushed and pulled in multiple stages (for example, two stages) and can be rotated. . The display unit 1005 can display a background image, a character string such as date and time, or a second hand, a minute hand, and an hour hand.

次に、図９は電子ペーパー１１００の構成を示す斜視図である。電子ペーパー１１００は、上記実施形態の電気泳動表示装置１を表示領域１１０１として備えている。電子ペーパー１１００は可撓性を有し、従来の紙と同様の質感及び柔軟性を有する書き換え可能なシートからなる本体１１０２を備えて構成されている。   Next, FIG. 9 is a perspective view illustrating a configuration of the electronic paper 1100. An electronic paper 1100 includes the electrophoretic display device 1 of the above embodiment as a display area 1101. The electronic paper 1100 is flexible and includes a main body 1102 made of a rewritable sheet having the same texture and flexibility as conventional paper.

図１０は、電子ノート１２００の構成を示す斜視図である。電子ノート１２００は、図９に示した電子ペーパー１１００が複数枚束ねられ、カバー１２０１に挟まれているものである。カバー１２０１は、例えば外部の装置から送られる表示データを入力する図示は省略の表示データ入力手段を備える。これにより、その表示データに応じて、電子ペーパーが束ねられた状態のまま、表示内容の変更や更新を行うことができる。   FIG. 10 is a perspective view showing the configuration of the electronic notebook 1200. An electronic notebook 1200 is obtained by bundling a plurality of electronic papers 1100 shown in FIG. The cover 1201 includes display data input means (not shown) for inputting display data sent from an external device, for example. Thereby, according to the display data, the display content can be changed or updated while the electronic paper is bundled.

以上の腕時計１０００、電子ペーパー１１００、及び電子ノート１２００によれば、表示部に本発明に係る電気泳動表示装置が採用されているので、動作信頼性に優れた表示部を備える電子機器となっている。また、表示部における消費電力を低減することもできる。   According to the wristwatch 1000, the electronic paper 1100, and the electronic notebook 1200 described above, the electrophoretic display device according to the present invention is employed in the display unit, and thus the electronic device includes the display unit with excellent operation reliability. Yes. In addition, power consumption in the display portion can be reduced.

なお、図８から図１０に示した電子機器は、本発明に係る電子機器を例示するものであって、本発明の技術範囲を限定するものではない。例えば、携帯電話、携帯用オーディオ機器などの電子機器の表示部にも、本発明に係る電気泳動表示装置は好適に用いることができる。   Note that the electronic devices illustrated in FIGS. 8 to 10 are examples of the electronic device according to the present invention, and do not limit the technical scope of the present invention. For example, the electrophoretic display device according to the present invention can be suitably used for a display portion of an electronic device such as a mobile phone or a portable audio device.

本発明の技術範囲は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で適宜変更を加えることができる。
例えば、Ｎ−ＭＯＳトランジスタ７４の構成について、抵抗素子Ｒ１がＮ−ＭＯＳトランジスタ７４の半導体層の一部として形成されているのであれば、上記実施形態で説明した構成とは異なる構成であっても構わない。このような構成として、例えば図１１〜図２２に示す構成を例として挙げることができる。図１１〜図２２はＮ−ＭＯＳトランジスタ７４及び抵抗素子Ｒ１の構成を示す平面図であり、上記実施形態における図６に対応している。以下、順に説明する。 The technical scope of the present invention is not limited to the above-described embodiment, and appropriate modifications can be made without departing from the spirit of the present invention.
For example, the configuration of the N-MOS transistor 74 may be different from the configuration described in the above embodiment as long as the resistance element R1 is formed as a part of the semiconductor layer of the N-MOS transistor 74. I do not care. As such a structure, the structure shown in FIGS. 11-22 can be mentioned as an example, for example. FIGS. 11 to 22 are plan views showing the configurations of the N-MOS transistor 74 and the resistor element R1, and correspond to FIG. 6 in the above embodiment. Hereinafter, it demonstrates in order.

図１１に示すように、Ｎ−ＭＯＳトランジスタ７４の半導体層１０のうちチャネル領域１５からソース接続部１７ａまでの経路Ｌ１の長さがチャネル領域１６からドレイン接続部１８ａまでの経路Ｌ２の長さよりも長くなっている上、ソース領域１７の経路Ｌ１上に狭幅部１０ａが設けられている構成であっても構わない。狭幅部１０ａの幅（ソース領域の延在方向に直行する方向の寸法）ｄ１はソース領域１７の他の部分の幅ｄ２よりも狭くなっている。ドレイン領域１８の経路Ｌ２上には狭幅部は設けられていない。経路長が長くなっている上に狭幅部１０ａが設けられている分、経路Ｌ１における半導体層１０の拡散抵抗は経路Ｌ２における半導体層１０の拡散抵抗よりも大きくなっている。このように経路Ｌ１のうち経路Ｌ２よりも長さが長くなるように設けられた部分及び狭幅部１０ａの設けられている部分が抵抗素子Ｒ１に相当する。狭幅部１０ａを設ける場合、狭幅部１０ａによって拡散抵抗が増加するため、経路Ｌ１の長さと経路Ｌ２の長さとは同一であっても構わない。   As shown in FIG. 11, in the semiconductor layer 10 of the N-MOS transistor 74, the length of the path L1 from the channel region 15 to the source connection portion 17a is longer than the length of the path L2 from the channel region 16 to the drain connection portion 18a. In addition to the length, the narrow width portion 10a may be provided on the path L1 of the source region 17. The width of the narrow portion 10a (dimension in the direction perpendicular to the extending direction of the source region) d1 is narrower than the width d2 of the other portion of the source region 17. A narrow portion is not provided on the path L2 of the drain region 18. The diffusion resistance of the semiconductor layer 10 in the path L1 is larger than the diffusion resistance of the semiconductor layer 10 in the path L2 because the path length is long and the narrow width portion 10a is provided. In this way, a portion of the path L1 that is longer than the path L2 and a portion where the narrow portion 10a is provided correspond to the resistance element R1. When the narrow width portion 10a is provided, the diffusion resistance is increased by the narrow width portion 10a. Therefore, the length of the path L1 and the length of the path L2 may be the same.

また、図１２に示すように、経路Ｌ１の長さと経路Ｌ２の長さとをほぼ同一とし、低濃度領域１９がソース領域１７側へせり出すように形成された構成であっても構わない。低濃度領域１９は不純物のドーピングされた領域よりも拡散抵抗が低いが、低濃度領域１９の範囲が広くなっている分、ソース領域１７側の拡散抵抗はドレイン領域１８の拡散抵抗に比べて大きくなっている。このように低濃度領域１９のせり出している部分が抵抗素子Ｒ１に相当する。   Further, as shown in FIG. 12, the length of the path L1 and the length of the path L2 may be substantially the same, and the low concentration region 19 may be formed so as to protrude toward the source region 17 side. The low concentration region 19 has a lower diffusion resistance than the region doped with impurities, but the diffusion resistance on the source region 17 side is larger than the diffusion resistance of the drain region 18 because the range of the low concentration region 19 is wider. It has become. Thus, the protruding portion of the low concentration region 19 corresponds to the resistance element R1.

また、図１３に示すように、低濃度領域１９がソース接続部１７ａのうちコンタクトホール１７ｂに重なる領域に設けられている構成であっても構わない。ここでは例えば低濃度領域１９がチャネル領域１５からコンタクトホール１７ｂのほぼ半分を覆う部分にかけて設けられている。この構成では、低濃度領域１９においてソース接続部１７ａとコンタクトホール１７ｂとの間の接続がショットキー接続になり、他の部分においては両者の接続がオーミック接続になる。ショットキー接続はオーミック接続に比べて拡散抵抗が大きくなる。このためソース接続部１７ａのうち低濃度領域１９が設けられた部分ではコンタクトホール１７ｂとの間で高い拡散抵抗が形成されることになる。また、チャネル領域１５からソース接続部１７ａに至る経路上の他の低濃度領域１９においても拡散抵抗が高くなっている。したがって、図１３では低濃度領域１９が形成されている部分が抵抗素子Ｒ１に相当する。なお、図１３ではソース接続部１７ａのうちコンタクトホール１７ｂの一部に重なる部分に低濃度領域１９を設けた例を説明したが、例えばコンタクトホール１７ｂの全部に重なるように低濃度領域１９を設けた構成であっても構わない。チャネル領域１５からソース接続部１７ａに到る経路上の領域には低濃度領域１９を設けず、コンタクトホール１７ｂに重なる部分のみに低濃度領域１９を設ける構成であっても構わない。   Moreover, as shown in FIG. 13, the low concentration area | region 19 may be the structure provided in the area | region which overlaps with the contact hole 17b among the source connection parts 17a. Here, for example, the low concentration region 19 is provided from the channel region 15 to a portion covering almost half of the contact hole 17b. In this configuration, the connection between the source connection portion 17a and the contact hole 17b is a Schottky connection in the low concentration region 19, and the connection between both is an ohmic connection in the other portions. The Schottky connection has a larger diffusion resistance than the ohmic connection. Therefore, a high diffusion resistance is formed between the source connection portion 17a and the contact hole 17b in the portion where the low concentration region 19 is provided. The diffusion resistance is also high in the other low concentration region 19 on the path from the channel region 15 to the source connection portion 17a. Therefore, in FIG. 13, the portion where the low concentration region 19 is formed corresponds to the resistance element R1. Although FIG. 13 illustrates an example in which the low concentration region 19 is provided in a portion of the source connection portion 17a that overlaps part of the contact hole 17b, for example, the low concentration region 19 is provided so as to overlap all of the contact hole 17b. The configuration may be different. The low concentration region 19 may not be provided in a region on the path from the channel region 15 to the source connection portion 17a, and the low concentration region 19 may be provided only in a portion overlapping the contact hole 17b.

また、図１４に示すように、半導体層１０のうちチャネル領域１５からソース接続部１７ａまでの経路Ｌ１の長さがチャネル領域１６からドレイン接続部１８ａまでの経路Ｌ２の長さよりも長くなっている上、経路Ｌ１に曲折部１０ｂが形成されていても構わない。曲折部１０ｂが形成されていることにより、ソース領域１７の設計の自由度が向上することになる。図１４に示す構成では、ソース領域１７側の低濃度領域１９が曲折部１０ｂを含むように設けられている。このため経路Ｌ１の長さ及び低濃度領域１９によってソース領域１７の拡散抵抗がドレイン領域１８の拡散抵抗に比べて大きくなっている。このように経路Ｌ１のうち経路Ｌ２よりも長さが長くなるように設けられた部分及び低濃度領域１９の設けられている部分が抵抗素子Ｒ１に相当する。   As shown in FIG. 14, the length of the path L1 from the channel region 15 to the source connection portion 17a in the semiconductor layer 10 is longer than the length of the path L2 from the channel region 16 to the drain connection portion 18a. In addition, the bent portion 10b may be formed in the path L1. By forming the bent portion 10b, the degree of freedom in designing the source region 17 is improved. In the configuration shown in FIG. 14, the low concentration region 19 on the source region 17 side is provided so as to include the bent portion 10b. Therefore, the diffusion resistance of the source region 17 is larger than the diffusion resistance of the drain region 18 due to the length of the path L1 and the low concentration region 19. In this way, a portion of the path L1 that is longer than the path L2 and a portion where the low concentration region 19 is provided correspond to the resistance element R1.

また、図１５に示すように、半導体層１０のうちチャネル領域１５からソース接続部１７ａまでの経路Ｌ１の長さがチャネル領域１６からドレイン接続部１８ａまでの経路Ｌ２の長さよりも長くなっており、経路Ｌ１に曲折部１０ｂが形成されており、更にソース領域１７の経路Ｌ１上に低濃度領域１９が分離して設けられている構成であっても構わない。   Further, as shown in FIG. 15, the length of the path L1 from the channel region 15 to the source connection portion 17a in the semiconductor layer 10 is longer than the length of the path L2 from the channel region 16 to the drain connection portion 18a. The bent portion 10b may be formed in the path L1, and the low concentration region 19 may be provided separately on the path L1 of the source region 17.

また、図１６に示すように、半導体層１０のうちチャネル領域１５からソース接続部１７ａまでの経路Ｌ１の長さがチャネル領域１６からドレイン接続部１８ａまでの経路Ｌ２の長さよりも長くなっている上、経路Ｌ１に曲折部１０ｂが複数箇所に設けられている構成であっても構わない。   Also, as shown in FIG. 16, the length of the path L1 from the channel region 15 to the source connection portion 17a in the semiconductor layer 10 is longer than the length of the path L2 from the channel region 16 to the drain connection portion 18a. In addition, the bent portion 10b may be provided in a plurality of places on the path L1.

また、図１７に示すように、半導体層１０のうちチャネル領域１５からソース接続部１７ａまでの経路Ｌ１の長さがチャネル領域１６からドレイン接続部１８ａまでの経路Ｌ２の長さよりも長くなっており、経路Ｌ１に曲折部１０ｂが複数箇所に設けられており、低濃度領域１９が経路Ｌ１上に分離して設けられている構成としても構わない。   Further, as shown in FIG. 17, the length of the path L1 from the channel region 15 to the source connection portion 17a in the semiconductor layer 10 is longer than the length of the path L2 from the channel region 16 to the drain connection portion 18a. The bent portion 10b may be provided at a plurality of locations in the path L1, and the low concentration region 19 may be provided separately on the path L1.

また、図１８（ａ）に示すように、チャネル領域１５のソース領域側及びチャネル領域１６のソース領域側にそれぞれ低濃度領域１９を延長させた構成であっても構わない（低濃度領域１９ａ、１９ｂ）。これにより、チャネル領域１５及びチャネル領域１６に対してソース領域側の拡散抵抗が大きくなり、この大きくなった拡散抵抗を抵抗素子Ｒ１の成分とすることができる。低濃度領域１９ａ及び１９ｂはチャネル領域１５及びチャネル領域１６に対して連続に形成されている必要は無く、異なる箇所に分離して形成されている構成としても構わない。   18A, the low concentration region 19 may be extended to the source region side of the channel region 15 and the source region side of the channel region 16 (low concentration region 19a, 19b). Thereby, the diffusion resistance on the source region side is increased with respect to the channel region 15 and the channel region 16, and this increased diffusion resistance can be used as a component of the resistance element R1. The low concentration regions 19a and 19b do not have to be formed continuously with respect to the channel region 15 and the channel region 16, and may be formed separately at different locations.

図１８（ａ）に示す構成において、回路構成は図１８（ｂ）のように表すことができる。図１８（ｂ）において、Ｎ−ＭＯＳトランジスタ７４は２つのトランジスタによって表される。図１８（ａ）に示す２つのチャネル領域１５及び１６が図１８（ｂ）中の２つのトランジスタのそれぞれのゲート部分となる。この２つのトランジスタの間には低濃度領域１９ｂによる抵抗Ｒが形成される。２つのトランジスタに対して低電位電源端子ＰＬ側には低濃度領域１９ａによる抵抗Ｒ１が形成される。   In the configuration shown in FIG. 18A, the circuit configuration can be expressed as shown in FIG. In FIG. 18B, the N-MOS transistor 74 is represented by two transistors. The two channel regions 15 and 16 shown in FIG. 18A serve as the gate portions of the two transistors in FIG. A resistance R is formed between the two transistors by the low concentration region 19b. A resistor R1 is formed by the low concentration region 19a on the low potential power supply terminal PL side of the two transistors.

また、図１９〜図２２に示すように、半導体層１０を直線状に形成する構成であっても構わない。
図１９は経路Ｌ１が経路Ｌ２に比べて長い場合の構成例である。経路が長い分拡散抵抗が大きくなるため、この長くなるように設けられた部分が抵抗素子Ｒ１に相当する。 Moreover, as shown in FIGS. 19-22, you may be the structure which forms the semiconductor layer 10 in linear form.
FIG. 19 shows a configuration example when the path L1 is longer than the path L2. Since the diffusion resistance increases as the path becomes longer, the portion provided to be longer corresponds to the resistance element R1.

図２０は低濃度領域１９がソース領域１７側にせり出すように形成された構成例である。低濃度領域１９の範囲が広くなっている分、ソース領域１７の拡散抵抗はドレイン領域１８の拡散抵抗に比べて大きくなる。このように低濃度領域１９のせり出している部分が抵抗素子Ｒ１に相当する。   FIG. 20 shows a configuration example in which the low concentration region 19 is formed so as to protrude to the source region 17 side. The diffused resistance of the source region 17 becomes larger than the diffused resistance of the drain region 18 because the range of the low concentration region 19 is widened. Thus, the protruding portion of the low concentration region 19 corresponds to the resistance element R1.

図２１は低濃度領域１９がソース接続部１７ａのうちコンタクトホール１７ｂに重なる領域に設けられている構成例である。図２１では例えば低濃度領域１９がチャネル領域１５からコンタクトホール１７ｂのほぼ半分を覆う部分にかけて設けられている。低濃度領域１９においてソース接続部１７ａとコンタクトホール１７ｂとの間の接続はショットキー接続になり、高い拡散抵抗が形成されることになる。勿論、コンタクトホール１７ｂの全部に重なるように低濃度領域１９を設けた構成であっても構わない。また、コンタクトホール１７ｂに重なる部分のみに低濃度領域１９を設ける構成であっても構わない。   FIG. 21 shows a configuration example in which the low concentration region 19 is provided in a region overlapping the contact hole 17b in the source connection portion 17a. In FIG. 21, for example, the low concentration region 19 is provided from the channel region 15 to a portion covering almost half of the contact hole 17b. In the low concentration region 19, the connection between the source connection portion 17a and the contact hole 17b is a Schottky connection, and a high diffusion resistance is formed. Of course, the low concentration region 19 may be provided so as to overlap the entire contact hole 17b. Further, the low concentration region 19 may be provided only in a portion overlapping the contact hole 17b.

図２２は経路Ｌ１が経路Ｌ２に比べて長くなっていると共に経路Ｌ１上に低濃度領域１９が分離されて設けられた構成例である。この構成では、経路Ｌ１のうち経路Ｌ２よりも長くなるように設けられた部分及び低濃度領域１９の設けられた部分が抵抗素子Ｒ１に相当することになる。   FIG. 22 shows a configuration example in which the path L1 is longer than the path L2 and the low concentration region 19 is provided separately on the path L1. In this configuration, a portion provided in the path L1 so as to be longer than the path L2 and a portion provided with the low concentration region 19 correspond to the resistance element R1.

図２３はゲート電極１３が２本設けられた構成例である。同図に示す構成では、半導体層１０の経路Ｌ１が経路Ｌ２に比べて長くなっており低濃度領域１９がチャネル領域１５からソース領域１７側にせり出すように設けられた構成になっている。この構成では、経路Ｌ１のうち経路Ｌ２よりも長くなるように設けられた部分及び低濃度領域１９の設けられた部分が抵抗素子Ｒ１に相当することになる。   FIG. 23 shows a configuration example in which two gate electrodes 13 are provided. In the configuration shown in the figure, the path L1 of the semiconductor layer 10 is longer than the path L2, and the low concentration region 19 is provided so as to protrude from the channel region 15 to the source region 17 side. In this configuration, a portion provided in the path L1 so as to be longer than the path L2 and a portion provided with the low concentration region 19 correspond to the resistance element R1.

また、上記実施形態においては、電気泳動表示装置を例に挙げて説明したが、これに限られることはなく、例えば液晶パネルや液晶装置にも適応可能である。   In the above-described embodiment, the electrophoretic display device has been described as an example. However, the present invention is not limited to this and can be applied to, for example, a liquid crystal panel or a liquid crystal device.

本発明の第１実施形態に係る電気泳動表示装置の概略構成図。1 is a schematic configuration diagram of an electrophoretic display device according to a first embodiment of the present invention. 本実施形態に係る電気泳動表示装置の画素回路を示す図。1 is a diagram showing a pixel circuit of an electrophoretic display device according to an embodiment. 本実施形態に係る電気泳動表示装置の概略断面図。1 is a schematic cross-sectional view of an electrophoretic display device according to an embodiment. マイクロカプセルの概略断面図。The schematic sectional drawing of a microcapsule. 本実施形態に係る電気泳動表示装置の画素構成を示す平面図。FIG. 3 is a plan view showing a pixel configuration of the electrophoretic display device according to the embodiment. Ｎ−ＭＯＳトランジスタの構成を示す平面図。The top view which shows the structure of an N-MOS transistor. 電気泳動素子の動作説明図。Operation | movement explanatory drawing of an electrophoretic element. 電子機器の一例を示す図。FIG. 14 illustrates an example of an electronic device. 電子機器の一例を示す図。FIG. 14 illustrates an example of an electronic device. 電子機器の一例を示す図。FIG. 14 illustrates an example of an electronic device. Ｎ−ＭＯＳトランジスタの他の構成を示す平面図。The top view which shows the other structure of an N-MOS transistor. Ｎ−ＭＯＳトランジスタの他の構成を示す平面図。The top view which shows the other structure of an N-MOS transistor. Ｎ−ＭＯＳトランジスタの他の構成を示す平面図。The top view which shows the other structure of an N-MOS transistor. Ｎ−ＭＯＳトランジスタの他の構成を示す平面図。The top view which shows the other structure of an N-MOS transistor. Ｎ−ＭＯＳトランジスタの他の構成を示す平面図。The top view which shows the other structure of an N-MOS transistor. Ｎ−ＭＯＳトランジスタの他の構成を示す平面図。The top view which shows the other structure of an N-MOS transistor. Ｎ−ＭＯＳトランジスタの他の構成を示す平面図。The top view which shows the other structure of an N-MOS transistor. Ｎ−ＭＯＳトランジスタの他の構成を示す平面図。The top view which shows the other structure of an N-MOS transistor. Ｎ−ＭＯＳトランジスタの他の構成を示す平面図。The top view which shows the other structure of an N-MOS transistor. Ｎ−ＭＯＳトランジスタの他の構成を示す平面図。The top view which shows the other structure of an N-MOS transistor. Ｎ−ＭＯＳトランジスタの他の構成を示す平面図。The top view which shows the other structure of an N-MOS transistor. Ｎ−ＭＯＳトランジスタの他の構成を示す平面図。The top view which shows the other structure of an N-MOS transistor. Ｎ−ＭＯＳトランジスタの他の構成を示す平面図。The top view which shows the other structure of an N-MOS transistor. 従来の画素回路を示す図。The figure which shows the conventional pixel circuit.

符号の説明Explanation of symbols

１…電気泳動表示装置、５…表示部、１０…半導体層 １１…ソース電極 １２…ドレイン電極 １３…ゲート電極 １５、１６…チャネル領域 １７…ソース領域 １８…ドレイン領域 １９…低濃度領域 ４０…画素、３２…電気泳動素子、３３…接着剤層、３５…画素電極、３７…共通電極（対向電極）、４１…駆動用ＴＦＴ（画素スイッチング素子）、６３…コントローラ（制御部）、６６…走査線、６８…データ線、７０，２７０…ラッチ回路（メモリ回路）、７０ｆ，２７０ｆ…帰還インバータ、７０ｔ，２７０ｔ…転送インバータ、７５…スイッチングトランジスタ、８０…スイッチ回路、９１…第１の制御線、９２…第２の制御線、ＴＧ１，ＴＧ２…トランスミッションゲート、Ｒ１…抵抗素子、ＰＨ…高電位電源端子、ＰＬ…低電位電源端子   DESCRIPTION OF SYMBOLS 1 ... Electrophoretic display device, 5 ... Display part, 10 ... Semiconductor layer 11 ... Source electrode 12 ... Drain electrode 13 ... Gate electrode 15, 16 ... Channel region 17 ... Source region 18 ... Drain region 19 ... Low concentration region 40 ... Pixel 32 ... Electrophoretic element, 33 ... Adhesive layer, 35 ... Pixel electrode, 37 ... Common electrode (counter electrode), 41 ... Driving TFT (pixel switching element), 63 ... Controller (control unit), 66 ... Scanning line , 68... Data line, 70 and 270... Latch circuit (memory circuit), 70 f and 270 f... Feedback inverter, 70 t and 270 t. ... second control line, TG1, TG2 ... transmission gate, R1 ... resistance element, PH ... high potential power supply terminal, PL ... low Potential power supply terminal

Claims (7)

一対の基板間に電気泳動粒子を含んだ電気泳動素子を挟持し、複数の画素からなる表示部を有する電気泳動表示装置であって、
一方の前記基板には前記画素ごとに画素電極が形成され、他方の前記基板には複数の前記画素に対して共通の対向電極が形成されており、
前記画素ごとに、画素スイッチング素子と、前記画素スイッチング素子と前記画素電極との間に接続されたメモリ回路と、が設けられ、
前記メモリ回路が、前記画素スイッチング素子に接続された入力端子と前記画素電極に接続された出力端子とを有する転送インバータと、前記転送インバータの前記出力端子に接続された入力端子と前記画素スイッチング素子に接続された出力端子とを有する帰還インバータと、前記帰還インバータの低電位電源側に接続されるとともに、前記帰還インバータを構成するＮ型トランジスタのオン抵抗より大きく、オフ抵抗より小さい抵抗値を有する抵抗素子と、を有し、
前記Ｎ型トランジスタは、ソース電極に接続されたソース領域、ドレイン電極に接続されたドレイン領域及びゲート電極に平面視で重なるように配置されたチャネル領域が設けられた半導体層を有し、前記半導体層の一部分が前記抵抗素子になっている
ことを特徴とする電気泳動表示装置。 An electrophoretic display device having an electrophoretic element including electrophoretic particles between a pair of substrates and having a display unit composed of a plurality of pixels,
A pixel electrode is formed for each of the pixels on one of the substrates, and a common counter electrode is formed on the other substrate for the plurality of pixels.
For each pixel, a pixel switching element and a memory circuit connected between the pixel switching element and the pixel electrode are provided,
A transfer inverter having an input terminal connected to the pixel switching element and an output terminal connected to the pixel electrode; an input terminal connected to the output terminal of the transfer inverter; and the pixel switching element. A feedback inverter having an output terminal connected to the low-voltage power supply side of the feedback inverter, and having a resistance value that is greater than the on-resistance of the N-type transistor constituting the feedback inverter and smaller than the off-resistance. A resistance element,
The N-type transistor has a semiconductor layer provided with a source region connected to a source electrode, a drain region connected to a drain electrode, and a channel region arranged to overlap the gate electrode in plan view, An electrophoretic display device, wherein a part of the layer is the resistive element. 前記半導体層のうち前記チャネル領域から前記ソース電極までの第１経路の長さが前記チャネル領域から前記ドレイン電極までの第２経路の長さよりも長くなっている
ことを特徴とする請求項１に記載の電気泳動表示装置。 The length of a first path from the channel region to the source electrode in the semiconductor layer is longer than a length of a second path from the channel region to the drain electrode. The electrophoretic display device described. 前記半導体層のうち前記チャネル領域から前記ソース電極までの第１経路には、当該第１経路の他の部分に比べて幅の狭い狭幅部が設けられている
ことを特徴とする請求項２に記載の電気泳動表示装置。 3. The first path from the channel region to the source electrode in the semiconductor layer is provided with a narrow portion having a narrower width than other portions of the first path. The electrophoretic display device described in 1. 前記半導体層のうち前記第１経路が曲折されている
ことを特徴とする請求項２又は請求項３に記載の電気泳動表示装置。 The electrophoretic display device according to claim 2, wherein the first path of the semiconductor layer is bent. 前記半導体層のうち前記チャネル領域に対して前記ソース電極側の部分の少なくとも一部は、前記ソース電極側の他の部分に比べて不純物濃度が少なくなっている
ことを特徴とする請求項１から請求項４のうちいずれか一項に記載の電気泳動表示装置。 The impurity concentration of at least a part of the part on the source electrode side with respect to the channel region in the semiconductor layer is lower than that on the other part on the source electrode side. The electrophoretic display device according to claim 4. 前記ソース領域のうち前記ソース電極との接続部分の少なくとも一部は、他の部分に比べて不純物濃度が少なくなっている
ことを特徴とする請求項１から請求項５のうちいずれか一項に記載の電気泳動表示装置。 6. The impurity concentration of at least a part of a connection portion with the source electrode in the source region is lower than that in other portions. The electrophoretic display device described. 請求項１から６のうちいずれか一項に記載の電気泳動表示装置を備えたことを特徴とする電子機器。   An electronic apparatus comprising the electrophoretic display device according to claim 1.

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