JP2009135399A

JP2009135399A - Manufacturing method of compound semiconductor device

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Publication number: JP2009135399A
Application number: JP2008091221A
Authority: JP
Inventors: Shoshichi Chin; 正七沈
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2007-11-09
Filing date: 2008-03-31
Publication date: 2009-06-18

Abstract

<P>PROBLEM TO BE SOLVED: To provide a manufacturing method of a compound semiconductor device capable of suppressing dispersion of characteristics of an RF device, and achieving increase of withstand voltage and speed. <P>SOLUTION: On an element region of a compound semiconductor layer 11, a first mask of a predetermined width, and second and third masks to sandwich it at predetermined distances are formed; anisotropic etching is carried out; a first recess 14a of a predetermined depth having a projecting part is formed in the compound semiconductor layer; the masks are removed to clean the exposed surface of the compound semiconductor layer 11; a first passivation film 18 with an upper surface of the projecting part exposed is formed; etching is executed by using it as a mask; a second recess 14b of a predetermined depth is formed in the compound semiconductor layer 11; a second passivation film 18 is formed; a part of the bottom surface of the second recess 14b is exposed by anisotropic etching to form a sidewall 18a on a wall surface by self-alignment; and a gate electrode 17 is formed on the exposed second recess bottom surface. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、例えば高周波パワーデバイス（以下ＲＦデバイスと記す）などとして用いられる化合物半導体装置の製造方法に関する。 The present invention relates to a method for manufacturing a compound semiconductor device used as, for example, a high-frequency power device (hereinafter referred to as an RF device).

近年、インバータ回路やスイッチング素子の高機能化に伴い、ＨＥＭＴ（ＨｉｇｈＥｌｅｃｔｒｏｎＭｏｂｉｌｉｔｙＴｒａｎｓｉｓｔｏｒ）、ＭＥＳＦＥＴ（ＭｅｔａｌＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）といった、ＲＦデバイスとして用いられる電界効果型トランジスタにおいて、さらなる高耐圧化、高速化が要求されている。 In recent years, with higher performance of inverter circuits and switching elements, field effect transistors used as RF devices such as HEMT (High Electron Mobility Transistor) and MESFET (Metal Field Effect Transistor) are required to have higher withstand voltage and higher speed. Has been.

高耐圧を実現するために、近年、リセス構造（埋め込みゲート構造）の最適化が種々検討されている（例えば非特許文献１、２参照）。これは、半導体層表面に存在する表面準位の影響を軽減し、ひずみ特性の改善を図るため、半導体層表面からチャネル層を遠ざけ、半導体層内部に電流を制御する構造である。そして、このような構造により、ゲート電極への電界集中が緩和され、負担が低減するため、高耐圧、高出力で高速動作が可能となる。 In recent years, various studies have been made on optimization of a recess structure (buried gate structure) in order to realize a high breakdown voltage (see, for example, Non-Patent Documents 1 and 2). This is a structure in which the channel layer is moved away from the surface of the semiconductor layer and the current is controlled inside the semiconductor layer in order to reduce the influence of the surface state existing on the surface of the semiconductor layer and improve the strain characteristics. Such a structure alleviates the electric field concentration on the gate electrode and reduces the burden, so that high-speed operation with high breakdown voltage and high output is possible.

このようなリセス構造において、リセスを多段とすると、さらなる耐圧の向上、リーク電流の低減による高効率化が期待できる（例えば非特許文献３、４参照）。しかしながら、このような多段リセスを形成するためには、リセスを１段毎に露光・エッチング加工することが必要である。そして、一次リセスに対するゲート、ソース、ドレインの位置のみならず、各リセスの幅と深さも、特性を支配する重要なパラメータとなる。 In such a recess structure, if the recess is multi-staged, further improvement in breakdown voltage and higher efficiency due to reduction of leakage current can be expected (for example, see Non-Patent Documents 3 and 4). However, in order to form such a multistage recess, it is necessary to expose and etch the recess for each stage. In addition to the position of the gate, source, and drain with respect to the primary recess, the width and depth of each recess are important parameters that govern the characteristics.

また、ＧａＡｓやＧａＮなどの化合物半導体においては、Ｓｕｒｆａｃｅｐｉｎｎｉｎｇ効果により、表面に電荷が集まるという特性を有している。そして、この集まった電荷の配置により、電気場、電流の流れなどが変化し、デバイスの特性が大きく変わる。このような特性は、化合物半導体の表面状態に大きく依存すると考えられる。 In addition, compound semiconductors such as GaAs and GaN have a characteristic that charges are collected on the surface due to the surface pinning effect. The arrangement of the collected charges changes the electric field, current flow, etc., and the device characteristics change greatly. Such characteristics are considered to largely depend on the surface state of the compound semiconductor.

従って、化合物半導体においては、表面に大きなダメージを与えるドライプロセスの適用は困難であり、これまでウェットプロセスが適用されていた。しかしながら、ウェットプロセスでは、加工条件などを厳密に制御し、高精度に加工、位置合せを行うことは困難であり、特性にばらつきが生じるという問題がある。セルフアラインなどを用いた手法が検討されているものの（例えば特許文献１、２参照）、十分な加工、位置合せ精度を得るには至っていない。また、表面が露出したまま流品することになるため、表面に自然酸化膜が形成されるが、この自然酸化膜が表面状態に影響することも考えられる。 Therefore, in a compound semiconductor, it is difficult to apply a dry process that causes a large damage to the surface, and a wet process has been applied so far. However, in the wet process, it is difficult to precisely control the processing conditions and perform processing and alignment with high accuracy, and there is a problem in that the characteristics vary. Although a method using self-alignment or the like has been studied (for example, see Patent Documents 1 and 2), sufficient processing and alignment accuracy have not been obtained. Moreover, since the surface is exposed and the product is untouched, a natural oxide film is formed on the surface, but this natural oxide film may affect the surface state.

一方、高速化を実現するために、ゲート長（Ｌｇ）を小さくすることが要求されている。しかしながら、上述したように、表面状態への影響から、これまでドライプロセスの適用は困難であった。さらに、通常のリソグラフィにより、例えばＬｇを５０ｎｍ以下に制御することは困難であり、微細加工が可能な液浸法、電子描画法などは、装置コストが高く、スループットが低下するなどの問題がある。
米国特許公報５５５６７９７米国特許公報６８３８３２５Ｋ．Ｈｉｇｕｃｈｉ、Ｈ．Ｍａｔｓｕｍｏｔｏ、Ｔ．ＭｉｓｈｉｍａａｎｄＴ．Ｎａｋａｍｕｒａ、 ’ＨｉｇｈｂｒｅａｋｄｏｗｎｖｏｌｔａｇｅａｎｄｈｉｇｈｆｍａｘＩｎＡｌＡｓ／ＩｎＧａＡｓＨＥＭＴｓｏｎＧａＡｓ’、１０ｔｈＩｎｔｅｒｎ．Ｃｏｎｆ．ｏｎＩｎｄｉｕｍＰｈｏｓｐｈｉｄｅａｎｄＲｅｌａｔｅｄＭａｔｅｒｉａｌｓ１１−１５Ｍａｙ１９９８Ｄ．Ｇｅｉｇｅｒ、Ｊ．Ｄｉｃｋｍａｎｎ、Ｃ．ＷｏｌｋａｎｄＥ．Ｋｏｈｎ、 ’ＲｅｃｅｓｓＤｅｐｅｎｄｅｎｔＢｒｅａｋｄｏｗｎＢｅｈａｖｉｏｒｏｆＧａＡｓ−ＨＦＥＴ’ｓ’、ＩＥＥＥＥＬＥＣＴＲＯＮＤＥＶＩＣＥＬＥＴＴＥＲＳ、ＶＯＬ．１６、ＮＯ．１、ＪＡＮＵＡＲＹ１９９５Ｋ．Ｙ．Ｈｕｒ、Ｒ．Ａ．ＭｃＴａｇｇａｒｔ、Ｂ．Ｗ．ＬｅＢｌａｎｃ、Ｗ．Ｅ．Ｈｏｋｅ、Ｐ．Ｊ．Ｌｅｍｏｎｉａｓ、Ａ．Ｂ．Ｍｉｌｌｅｒ、Ｔ．Ｅ．Ｋａｚｉｏｒ、ａｎｄＬ．Ｍ．Ａｕｃｏｉｎ ’ＤｏｕｂｌｅＲｅｃｅｓｓｅｄＡｌＩｎＡｓ／ＧａＩｎＡｓ／ＩｎＰＨＥＭＴｓｗｉｔｈＨｉｇｈＢｒｅａｋｄｏｗｎＶｏｌｔａｇｅｓ’、ＧａＡｓＩＣＳｙｍｐｏｓｉｕｍ１９９５Ｓｈｅｙ−ＳｈｉＬｕ、Ｃｈｉｎ−ＣｈｕｎＭｅｎｇ、Ｙｏ−ＳｈｅｎｇＬｉｎ、ａｎｄＨａｉＬａｎ、 ’ＴｈｅＥｆｆｅｃｔｏｆＧａｔｅＲｅｃｅｓｓＰｒｏｆｉｌｅｏｎＤｅｖｉｃｅＰｅｒｆｏｒｍａｎｃｅｏｆＧａ０．５１Ｉｎ０．４９Ｐ／Ｉｎ０．２Ｇａ０．８ＡｓＤｏｐｅｄ−ＣｈａｎｎｅｌＦＥＴ’ｓ’、ＩＥＥＥＴＲＡＮＳＡＣＴＩＯＮＳＯＮＥＬＥＣＴＲＯＮＤＥＶＩＣＥＶＯＬ．４６、ＮＯ．１、ＪＡＮＵＡＲＹ１９９９ On the other hand, in order to realize high speed, it is required to reduce the gate length (Lg). However, as described above, it has been difficult to apply the dry process so far because of the influence on the surface state. Furthermore, it is difficult to control, for example, Lg to 50 nm or less by ordinary lithography, and the liquid immersion method and electronic drawing method capable of fine processing have problems such as high apparatus cost and low throughput. .
US Pat. No. 5,556,797 US Pat. No. 6,838,325 K. Higuchi, H .; Matsumoto, T .; Misima and T.M. Nakamura, 'High breakdown voltage and high fmax InAlAs / InGaAs HEMTs on GaAs', 10th Intern. Conf. on Indium Phosphide and Related Materials 11-15 May 1998 D. Geiger, J. et al. Dickmann, C.I. Walk and E.W. Kohn, 'Recess Dependent Breakdown Behavior of GaAs-HFET's', IEEE ELECTRON DEVICE LETTERS, VOL. 16, NO. 1, JANUARY 1995 K. Y. Hur, R.A. A. McTaggart, B.M. W. LeBlanc, W.M. E. Hoke, P.A. J. et al. Lemonias, A.M. B. Miller, T.M. E. Kazior, and L.K. M.M. Aucoin 'Double Recessed AlInAs / GaInAs / InP HEMTs with High Breakdown Voltages', GaAs IC Symposium 1995 Shey-Shi Lu, Chin-Chun Meng, Yo-Shen Lin, and Hai Lan, 'The Effect of Gate Process Profile on Device Performance of Ga0.51In0.4AP 0.8 InP TRANSACTIONS ON ELECTRON DEVICE VOL. 46, NO. 1. JANUARY 1999

本発明は、ＲＦデバイスの特性のばらつきを抑え、高耐圧化、高速化を実現することが可能な化合物半導体装置の製造方法を提供することを目的とするものである。 An object of the present invention is to provide a method of manufacturing a compound semiconductor device that can suppress variation in characteristics of an RF device and can achieve high breakdown voltage and high speed.

本発明の一態様によれば、化合物半導体層の素子領域上に、所定の幅の第１のマスクと、この第１のマスクを所定の間隙で挟むように配置された第２のマスクおよび第３のマスクを形成し、第１のマスク、第２のマスク、第３のマスクを用いて異方性エッチングを行い、化合物半導体層中に、凸部を有する所定の深さの第１のリセスを形成し、第１のマスク、第２のマスク、第３のマスクを除去し、露出した化合物半導体層表面を清浄化し、凸部の上面を露出させた第１のパシベーション膜を形成し、この第１のパシベーション膜をマスクとしてエッチングを行い、化合物半導体層中に、所定の深さの第２のリセスを形成し、この第２のリセス内を含む領域に、第２のパシベーション膜を形成し、この第２のパシベーション膜を異方性エッチングすることにより、前記第２のリセスの底面の一部を露出させるとともに、第２のリセスの壁面にセルフアラインで側壁を形成し、化合物半導体層表面に第１のリセスを挟むようにソース電極、ドレイン電極を形成し、露出した第２のリセス底面上にゲート電極を形成することを特徴とする化合物半導体装置の製造方法が提供される。 According to one embodiment of the present invention, a first mask having a predetermined width, a second mask disposed so as to sandwich the first mask with a predetermined gap, and a first mask on the element region of the compound semiconductor layer 3 is formed, anisotropic etching is performed using the first mask, the second mask, and the third mask, and the first recess having a convex portion in the compound semiconductor layer is formed. The first mask, the second mask, and the third mask are removed, the exposed surface of the compound semiconductor layer is cleaned, and a first passivation film that exposes the upper surface of the convex portion is formed. Etching is performed using the first passivation film as a mask, a second recess having a predetermined depth is formed in the compound semiconductor layer, and a second passivation film is formed in a region including the inside of the second recess. , Anisotropic etching of this second passivation film To expose a part of the bottom surface of the second recess, to form a side wall on the wall surface of the second recess by self-alignment, and to sandwich the first recess on the surface of the compound semiconductor layer A method for manufacturing a compound semiconductor device is provided, wherein a drain electrode is formed and a gate electrode is formed on the exposed bottom surface of the second recess.

本発明の一態様の化合物半導体装置の製造方法によれば、ＲＦデバイスの特性のばらつきを抑え、高耐圧化、高速化を図ることが可能となる。 According to the method for manufacturing a compound semiconductor device of one embodiment of the present invention, it is possible to suppress variation in characteristics of the RF device, and to achieve high breakdown voltage and high speed.

以下本発明の実施形態について、図を参照して説明する。 Embodiments of the present invention will be described below with reference to the drawings.

（実施形態１）
図１に本実施形態により形成されるＦＥＴ素子の断面図を示す。図に示すように、ＧａＡｓなどの化合物半導体基板（図示せず）上に、ＧａＡｓなどからなる半導体層１１が形成されている。半導体層１１には、ソース領域１２、ドレイン領域１３と、これらの間に１ｓｔリセス１４ａと、２ｎｄリセス１４ｂが形成されている。ソース領域１２、ドレイン領域１３上には、それぞれソース電極１５、ドレイン電極１６が形成され、第２のリセス１４ｂ上に、ゲート電極１７が形成されている。ソース電極１５−ゲート電極１７間、ゲート電極１７−ドレイン電極１６間には、例えばＳｉＮ膜からなるパシベーション膜１８が形成されている。そして、２ｎｄリセス１４ｂの壁面には、ゲート電極を挟むように、セルフアラインにより側壁１８ａが形成されている。 (Embodiment 1)
FIG. 1 shows a cross-sectional view of an FET element formed according to this embodiment. As shown in the figure, a semiconductor layer 11 made of GaAs or the like is formed on a compound semiconductor substrate (not shown) such as GaAs. In the semiconductor layer 11, a source region 12, a drain region 13, and a 1st recess 14a and a 2nd recess 14b are formed therebetween. A source electrode 15 and a drain electrode 16 are formed on the source region 12 and the drain region 13, respectively, and a gate electrode 17 is formed on the second recess 14b. A passivation film 18 made of, for example, a SiN film is formed between the source electrode 15 and the gate electrode 17 and between the gate electrode 17 and the drain electrode 16. A side wall 18a is formed on the wall surface of the 2nd recess 14b by self-alignment so as to sandwich the gate electrode.

このようなＦＥＴ素子は、以下のようにして形成される。先ず、図２に示すように、基板ｗ上に半導体層１１を形成し、素子分離領域１９によりの素子分離を行う。このとき、素子分離方法は特に限定されず、例えばインプランテーション、ＭＥＳＡアイソレーションなどを用いることができる。 Such an FET element is formed as follows. First, as shown in FIG. 2, the semiconductor layer 11 is formed on the substrate w, and element isolation is performed by the element isolation region 19. At this time, the element isolation method is not particularly limited, and for example, implantation, MESA isolation, or the like can be used.

次いで、図３に、図２に示した素子分離された領域を拡大して示すように、素子分離された半導体層１１表面に、必要に応じて不純物を注入した後、ＳｉＮ膜、ＳｉＯ_２膜などからなるマスク層２０を形成する。さらに図４に示すように、フォトレジスト膜を形成し、例えばｉ−ｌｉｎｅステッパを用いた通常のフォトリソグラフィ法により、パターニングを行い、フォトレジストからなるマスク２１ａ、２１ｂ、２１ｃを形成する。ここで、ゲート用のパターンとなるマスク２１ｂは、例えば５００ｎｍ幅となるように、両側のマスク２１ａ、２１ｃは例えば１０００ｎｍ幅となるようにパターニングされる。このとき、図５に示すように、例えばＯ_２アッシャーを用いて、Ｏ_２プラズマによりパターンを表面から等方的に除去することにより細幅化（マスク２１ａ’、２１ｂ’、２１ｃ’）してもよい。尚、マスク２１ｂの幅は、そのまま２ｎｄリセス１４ｂの幅となり、マスク２１ａの幅は、ソース領域１２と１ｓｔリセス１４ａのエッジまでの距離、マスク２１ｃの幅は、ドレイン領域１３と１ｓｔリセス１４ａのエッジまでの距離となる。 Next, as shown in FIG. 3 in which the element isolation region shown in FIG. 2 is enlarged, an impurity is implanted into the surface of the semiconductor layer 11 after element isolation as necessary, and then an SiN film, SiO ₂ film A mask layer 20 made of or the like is formed. Further, as shown in FIG. 4, a photoresist film is formed and patterned by a normal photolithography method using an i-line stepper, for example, to form masks 21a, 21b, and 21c made of photoresist. Here, the mask 21b to be a gate pattern is patterned to have a width of, for example, 500 nm, and the masks 21a and 21c on both sides are patterned to have a width of, for example, 1000 nm. At this time, as shown in FIG. 5, the pattern is narrowed (masks 21a ′, 21b ′, 21c ′) by isotropically removing the pattern from the surface with O ₂ plasma using, for example, an O ₂ asher. Also good. The width of the mask 21b is the width of the 2nd recess 14b as it is, the width of the mask 21a is the distance between the source region 12 and the edge of the 1st recess 14a, and the width of the mask 21c is the edge of the drain region 13 and the 1st recess 14a. It becomes the distance to.

そして、図６に示すように、マスク層２０をエッチングし、マスク２０ａ、２０ｂ、２０ｃを形成する。次いで、図７に示すように、マスク２０ａ−マスク２０ｃ間上に、フォトレジストなどからなる不純物注入用のマスク２２を形成する。そして、図８に示すように、不純物を注入し、セルフアラインでソース領域１２／ドレイン領域１３を形成する。 Then, as shown in FIG. 6, the mask layer 20 is etched to form masks 20a, 20b, and 20c. Next, as shown in FIG. 7, an impurity implantation mask 22 made of a photoresist or the like is formed between the mask 20a and the mask 20c. Then, as shown in FIG. 8, impurities are implanted to form the source region 12 / drain region 13 by self-alignment.

このとき、マスク２２は、その両端がそれぞれマスク２０ａ、マスク２０ｃ上にあればよいので、高い位置合せ精度を必要としない。例えば、マスク２０ａとマスク２０ｃの幅がそれぞれ１０００ｎｍであるなら、位置合せ精度は１０００ｎｍでよいことになる。 At this time, since both ends of the mask 22 need only be on the mask 20a and the mask 20c, respectively, high alignment accuracy is not required. For example, if the widths of the mask 20a and the mask 20c are each 1000 nm, the alignment accuracy may be 1000 nm.

次いで、図９に示すように、不純物注入用のマスク２２を、公知のフォトレジストリムーバにより除去する。その後、ソース領域１２／ドレイン領域１３上に、ＳｉＯ_２、フォトレジストなどからなるエッチング用のマスク２３を新たに形成する。そして、図１０に示すように、マスク２０ａ−マスク２０ｂ間、マスク２０ａ−マスク２０ｃ間をエッチングし、セルフアラインで例えば１００ｎｍ程度の深さの１ｓｔリセス１４ａおよび凸部２４を形成する。 Next, as shown in FIG. 9, the impurity implantation mask 22 is removed by a known photoregistry mover. Thereafter, an etching mask 23 made of SiO ₂ , photoresist or the like is newly formed on the source region 12 / drain region 13. Then, as shown in FIG. 10, the mask 20a-mask 20b and the mask 20a-mask 20c are etched to form a first recess 14a and a convex portion 24 having a depth of, for example, about 100 nm by self-alignment.

このとき、マスク２３は、その一端がマスク２０ａ、マスク２０ｂ上にあればよいので、高い位置合せ精度を必要としない。例えば、マスク２０ａとマスク２０ｃの幅がそれぞれ１０００ｎｍであるなら、位置合せ精度は１０００ｎｍでよいことになる。 At this time, since the mask 23 only needs to be on one end of the mask 20a and the mask 20b, high alignment accuracy is not required. For example, if the widths of the mask 20a and the mask 20c are each 1000 nm, the alignment accuracy may be 1000 nm.

そして、必要に応じて、図１１に示すように、マスク２０ａ、２０ｂ、２０ｃを除去した後、必要に応じて、ＮＨ_４Ｆなどを用いて表面を洗浄する。さらに、図１２に示すように、イオン注入を行い、ソース−ゲート間、ゲート−ドレイン間に不純物を注入し、ドーピングレベルをｎとする。このとき、注入深さや角度は、適宜設定される。 Then, if necessary, as shown in FIG. 11, after removing the masks 20a, 20b, and 20c, the surface is cleaned with NH ₄ F or the like as necessary. Further, as shown in FIG. 12, ion implantation is performed, impurities are implanted between the source and the gate and between the gate and the drain, and the doping level is set to n. At this time, the implantation depth and angle are appropriately set.

次いで、必要に応じて、ＮＨ_４Ｆなどを用いて表面を洗浄する。このとき、洗浄は、少なくともマスク２０ａ、２０ｂ、２０ｃを除去した後、あるいは不純物注入後のいずれかに行うことが必要である。そして、図１３に示すように、清浄化された化合物半導体層１１上に、パシベーション膜１８を構成する例えば１００ｎｍ程度以下のＳｉＮ層１８ｂを堆積する。 Next, the surface is washed with NH ₄ F or the like as necessary. At this time, the cleaning needs to be performed at least after removing the masks 20a, 20b, and 20c, or after impurity implantation. Then, as shown in FIG. 13, for example, a SiN layer 18 b of about 100 nm or less that constitutes the passivation film 18 is deposited on the cleaned compound semiconductor layer 11.

そして、図１４に示すように、フォトレジスト膜２５を塗布し、図１５に示すように、凸部２４上を含む開口部２５ａを有するマスク２５’を形成する。さらに、図１６に示すように、マスク２５’を用いて、ＳｉＮ層１８ｂをＲＩＥ（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）などの異方性エッチングにより選択的にエッチングを行い、凸部２４の上面を露出させる。そして、図１７に示すように、今度はエッチングされたＳｉＮ層１８ｂ’をマスクとして、半導体層１１をＲＩＥなどの異方性エッチングにより選択的にエッチングを行い、セルフアラインでマスク２０ｂの位置に、マスク２０ｂの幅となる２ｎｄリセス１４ｂを形成する。さらに、必要に応じて２ｎｄリセス１４ｂの底面に不純物を注入し、ドーピングレベルをｎ’とする。 Then, as shown in FIG. 14, a photoresist film 25 is applied, and as shown in FIG. 15, a mask 25 ′ having an opening 25 a including the convex portion 24 is formed. Further, as shown in FIG. 16, using the mask 25 ′, the SiN layer 18 b is selectively etched by anisotropic etching such as RIE (Reactive Ion Etching) to expose the upper surface of the convex portion 24. Then, as shown in FIG. 17, this time, the etched SiN layer 18b ′ is used as a mask to selectively etch the semiconductor layer 11 by anisotropic etching such as RIE, and at the position of the mask 20b by self-alignment. A 2nd recess 14b having a width of the mask 20b is formed. Further, impurities are implanted into the bottom surface of the 2nd recess 14b as necessary, and the doping level is set to n ′.

次いで、必要に応じてＮＨ_４Ｆなどを用いて２ｎｄリセス１４ｂ内壁を洗浄し、図１８に示すように、パシベーション膜１８を構成するＳｉＮ層１８ｃを、例えば２ｎｄリセス１４ｂの幅が５００ｎｍの場合、例えば２００ｎｍ程度となるように形成する。このとき、そして、図１９に示すように、ＲＩＥなどの異方性エッチングにより選択的にエッチングを行い、２ｎｄリセス１４ｂの底面の一部を露出させるとともに、２ｎｄリセス１４ｂの壁面にセルフアラインで側壁１８ａを形成する。 Next, if necessary, the inner wall of the 2nd recess 14b is cleaned using NH ₄ F or the like. As shown in FIG. 18, when the width of the 2nd recess 14b is 500 nm, the SiN layer 18c constituting the passivation film 18 is, for example, For example, it is formed to be about 200 nm. At this time, as shown in FIG. 19, etching is selectively performed by anisotropic etching such as RIE to expose a part of the bottom surface of the 2nd recess 14b and to the wall surface of the 2nd recess 14b in a self-aligned manner. 18a is formed.

図２０に２ｎｄリセス１４ｂの拡大図を示す。図に示すように、２ｎｄリセス１４ｂ底面が露出した時点をエッチング終点とすると、底面における側壁１８ａの膜厚が、形成されたＳｉＮ層１８ｃの膜厚（例えば２００ｎｍ）と等しくなる、もしくは一定な比率で小さくなる（この一定な比率は、ＳｉＮ層１８ｃの形成方法、厚さ、形成システムなどによって異なる）。 FIG. 20 shows an enlarged view of the 2nd recess 14b. As shown in the figure, when the bottom point of the 2nd recess 14b is exposed, the etching end point is set, and the thickness of the side wall 18a on the bottom surface becomes equal to the thickness of the formed SiN layer 18c (for example, 200 nm) or a constant ratio. (This constant ratio varies depending on the formation method, thickness, formation system, etc. of the SiN layer 18c).

さらに、必要に応じて、図２１に示すように、２ｎｄリセス１４ｂ底面に不純物を注入し、ドーピングレベルをｎ”とする。そして、図２２に示すように、２ｎｄリセス１４ｂ底面を含む領域に、ＳｉＯ_２膜などからなる熱処理用保護膜２６を形成する。 Further, as shown in FIG. 21, impurities are implanted into the bottom surface of the 2nd recess 14b to make the doping level n ″ as shown in FIG. 21. Then, as shown in FIG. 22, in the region including the bottom surface of the 2nd recess 14b, A heat treatment protective film 26 made of a SiO ₂ film or the like is formed.

次いで、図２３に示すように、熱ストレスの緩和のため、隣接する素子領域の間２７に形成されたパシベーション膜（ＳｉＮ層）１８および熱処理用保護膜２６を除去し、例えば６５０℃で高温熱処理する。 Next, as shown in FIG. 23, in order to alleviate thermal stress, the passivation film (SiN layer) 18 and the heat treatment protective film 26 formed between the adjacent element regions 27 are removed, and a high temperature heat treatment is performed at 650 ° C., for example. To do.

そして、図２４に示すように、通常のリソグラフィ法を用いて、ソース領域１２およびドレイン領域１３上のパシベーション膜（ＳｉＮ層）１８および熱処理用保護膜２６を除去し、メタル膜を堆積して、ソース電極１５、ドレイン電極１６を形成する。 Then, as shown in FIG. 24, the passivation film (SiN layer) 18 and the heat treatment protective film 26 on the source region 12 and the drain region 13 are removed using a normal lithography method, a metal film is deposited, A source electrode 15 and a drain electrode 16 are formed.

なお、このとき、ゲートの上に形成されている熱処理用保護膜２６をエッチング保護膜として利用し、メタル膜を堆積し、リソグラフィ法を用いてドライエッチングを行うという一般的に用いられるドライエッチング方法でソース・ドレイン電極を形成することも可能である。 At this time, a generally used dry etching method in which the heat treatment protective film 26 formed on the gate is used as an etching protective film, a metal film is deposited, and dry etching is performed using a lithography method. It is also possible to form source / drain electrodes.

次いで、図２５に示すように、通常のリソグラフィ法を用いて、フォトレジストによりソース電極１５、ドレイン電極１６上にマスク２８を形成し、図２６に示すように、例えばＮＨ_４Ｆなどを用いて熱処理用保護膜（ＳｉＯ_２膜）２６を選択的に除去するとともに、２ｎｄリセス１４ｂ底面を洗浄する。 Next, as shown in FIG. 25, a mask 28 is formed on the source electrode 15 and the drain electrode 16 by a photoresist using a normal lithography method. As shown in FIG. 26, for example, NH ₄ F is used. The protective film for heat treatment (SiO ₂ film) 26 is selectively removed and the bottom surface of the 2nd recess 14b is cleaned.

さらに、図２７に示すように、清浄化された２ｎｄリセス１４ｂ底面を含む領域にメタル膜２９を形成し、通常のパターニング方法によりゲート電極１７を形成する。その後、マスク２８を除去することにより、図１に示すようなＦＥＴ素子が形成される。 Further, as shown in FIG. 27, a metal film 29 is formed in a region including the bottom surface of the cleaned 2nd recess 14b, and the gate electrode 17 is formed by a normal patterning method. Thereafter, the mask 28 is removed to form an FET element as shown in FIG.

このとき、セルフアラインで形成された２ｎｄリセス１４ｂおよび側壁１８ａの内部にゲート電極が形成されるため、ゲート電極もセルフアラインで形成されることになる。 At this time, since the gate electrode is formed inside the 2nd recess 14b and the side wall 18a formed by self-alignment, the gate electrode is also formed by self-alignment.

本実施形態によれば、ＲＩＥなどの異方性エッチングを用いたセルフアラインを適用することができるため、高い寸法位置精度で１ｓｔリセス、２ｎｄリセスおよびソース、ゲート、ドレインを形成することができる。例えば、マスク２１ａ、マスク２１ｂ、マスク２１ｃの形成時に、これらの幅を適宜調節することにより、セルフアラインで、ソース領域１２と１ｓｔリセス１４ａのエッジまでの距離、２ｎｄリセス１４ｂの幅、ドレイン領域１３と１ｓｔリセス１４ａのエッジまでの距離を調整することができ、デバイス特性の制御が可能となる。 According to the present embodiment, since self-alignment using anisotropic etching such as RIE can be applied, the first recess, the second recess, and the source, gate, and drain can be formed with high dimensional position accuracy. For example, when the mask 21a, the mask 21b, and the mask 21c are formed, the distance between the source region 12 and the edge of the first recess 14a and the width of the second recess 14b and the drain region 13 are adjusted by appropriately adjusting their widths. And the distance to the edge of the first recess 14a can be adjusted, and the device characteristics can be controlled.

また、本実施形態によれば、清浄化された半導体層上にパシベーション膜を形成した状態で、流品させることができることから、汚染などを防ぐことが可能となる。また、その後の熱処理により表面に酸化膜が形成されるなどの変化がなく、良好な表面状態を得ることができ、素子特性を改善することが可能となる。 Moreover, according to this embodiment, since it can be made to flow with the passivation film formed on the cleaned semiconductor layer, contamination and the like can be prevented. Further, there is no change such as the formation of an oxide film on the surface by the subsequent heat treatment, a good surface state can be obtained, and the device characteristics can be improved.

また、本実施形態によれば、例えばｉ−ｌｉｎｅステッパを用いた通常のフォトリソグラフィ法により形成されたパターンを用いて、２ｎｄリセスを形成し、さらに、その内部に側壁を形成し、側壁に挟まれるようにゲート電極を形成することから、ゲート長が例えば５０ｎｍ以下のゲート電極を形成することができる。また、これに通常用いられているＯ_２アッシャーを組合せることにより、さらなる細幅化を図ることができ、液浸法、電子描画法などを用いる必要がないため、装置コストを抑え、スループットを向上させるとともに、高速化を図ることが可能となる。 Further, according to the present embodiment, for example, a 2nd recess is formed using a pattern formed by a normal photolithography method using an i-line stepper, and further, a side wall is formed therein and sandwiched between the side walls. Since the gate electrode is formed as described above, a gate electrode having a gate length of, for example, 50 nm or less can be formed. Further, by combining this with a commonly used O ₂ asher, it is possible to further reduce the width, and it is not necessary to use an immersion method, an electronic drawing method, etc., so that the apparatus cost is reduced and the throughput is reduced. It is possible to improve and increase the speed.

さらに、本実施形態において、高温熱処理を施すことにより、ＲＩＥなどによる半導体層のダメージを回復させることができる。そして、パシベーション膜（ＳｉＮ層）を硬化、緻密化し、ＳｉＯ_２などの除去、洗浄などに用いられるＮＨ_４Ｆ、ＨＦといった薬液処理に際して、耐薬品性を向上させることができる。このとき、隣接する素子領域の間に形成されたパシベーション膜（ＳｉＮ層）および熱処理用保護膜（ＳｉＯ_２膜）を除去しておくことにより、熱処理によるＳｉＯ_２／ＳｉＮ／ＧａＡｓ間の熱特性の差異による熱ストレスを緩和し、デバイス特性の劣化を抑制することが可能となる。 Furthermore, in this embodiment, the semiconductor layer can be damaged by RIE or the like by performing a high temperature heat treatment. Then, the passivation film (SiN layer) is cured and densified, and chemical resistance can be improved during chemical treatment such as NH ₄ F and HF used for removal and cleaning of SiO ₂ and the like. At this time, by removing the passivation film (SiN layer) and the protective film for heat treatment (SiO ₂ film) formed between the adjacent element regions, the thermal characteristics between SiO ₂ / SiN / GaAs by the heat treatment are removed. It becomes possible to alleviate the thermal stress due to the difference and suppress the deterioration of the device characteristics.

さらに、これまで、通常チャネル領域のドーピングレベルは一定であり、高精度で分布を制御することは困難であったが、本実施形態によれば、ソース−ゲート間、ゲート−ドレイン間のドーピングレベルｎと、ゲート直下のドーピングレベルｎ’とｎ”を、別々に設定することができる。従って、ＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄｄｒａｉｎ）構造を作るだけではなく、ゲート下部のドーピングレベルをコントロールすることで、相互コンダクタンス（ｇｍ）のコントロールが可能となる。 Furthermore, until now, the doping level of the normal channel region has been constant, and it has been difficult to control the distribution with high accuracy. However, according to the present embodiment, the doping level between the source and the gate and between the gate and the drain n and doping levels n ′ and n ″ directly under the gate can be set separately. Therefore, not only by making an LDD (Lightly Doped Drain) structure, but also by controlling the doping level under the gate, Conductance (gm) can be controlled.

（実施形態２）
本実施形態においては、実施形態１と同様のプロセスであるが、現行のウェットプロセスを用いたリフトオフ法により電極を形成する点で異なっている。 (Embodiment 2)
The present embodiment is the same process as that of the first embodiment, but differs in that an electrode is formed by a lift-off method using a current wet process.

すなわち、実施形態１と同様に、ソース電極１５、ドレイン電極１６を形成した後、図２８に示すように、通常のリソグラフィ法を用いて、フォトレジストによりソース電極１５、ドレイン電極１６上および熱処理用保護膜（ＳｉＯ_２膜）２６上にマスク３０ａ、３０ｂ、３０ｃを形成する。このとき、マスク３０ｂの幅Ｌ_ＰＲは、例えばゲート幅の設計寸法＋（２μｍ＋α）程度とする。 That is, as in the first embodiment, after the source electrode 15 and the drain electrode 16 are formed, as shown in FIG. Masks 30a, 30b, and 30c are formed on the protective film (SiO ₂ film) 26. The width _{L PR} mask 30b is, for example, design dimensions + (2μm + α) degree of the gate width.

そして、図２９に示すように、例えばＨＦ系のエッチャントなどを用いて、露出した熱処理用保護膜（ＳｉＯ_２膜）２６を選択的に除去する。このとき、マスク３０ｂ直下の熱処理用保護膜（ＳｉＯ_２膜）２６についても若干エッチバックされる。また、その下層のパシベーション膜（ＳｉＮ膜）１８についてもエッチングされるが、熱処理されているため、エッチング量は抑えられる。 Then, as shown in FIG. 29, the exposed heat treatment protective film (SiO ₂ film) 26 is selectively removed using, for example, an HF-based etchant. At this time, the heat treatment protective film (SiO ₂ film) 26 immediately below the mask 30b is also slightly etched back. Although the underlying passivation film (SiN film) 18 is also etched, the amount of etching is suppressed because it is heat-treated.

次いで、図３０に示すように、新たにフォトレジストを塗布しなおして、パターニングし、２ｎｄリセス１４ｂ上に開口部を有するマスク３１を形成する。このとき、オーバーハング量Ｌ_ＯＨは、例えば1μｍ以下とする。そして、図３１に示すように、例えばＨＦ系のエッチャントなどを用いて、残った熱処理用保護膜（ＳｉＯ_２膜）２６を除去するとともに、２ｎｄリセス１４ｂ底面を洗浄する。このとき、マスク３１はオーバーハング構造になっている。 Next, as shown in FIG. 30, a new photoresist is applied and patterned to form a mask 31 having an opening on the 2nd recess 14b. At this time, the overhang amount L _OH is set to 1 μm or less, for example. Then, as shown in FIG. 31, the remaining heat treatment protective film (SiO ₂ film) 26 is removed using, for example, an HF-based etchant, and the bottom surface of the 2nd recess 14b is cleaned. At this time, the mask 31 has an overhang structure.

さらに、図３２に示すように、マスク３１および２ｎｄリセス１４ｂ内に、スパッタなどによりメタル膜３２を形成する。そして、有機溶剤などを用いてウェット処理してマスク３１を除去する現行のリフトオフ法により、マスク３１上のメタル膜３２を除去してゲート電極１７’を形成する。 Further, as shown in FIG. 32, a metal film 32 is formed in the mask 31 and the 2nd recess 14b by sputtering or the like. Then, the metal film 32 on the mask 31 is removed and the gate electrode 17 ′ is formed by a current lift-off method in which the mask 31 is removed by wet processing using an organic solvent or the like.

本実施形態によれば、実施形態１と同様の効果を得ることができる。さらに、現行プロセスであるリフトオフ法を用いることにより、よりプロセスコストを低減することが可能となる。 According to the present embodiment, the same effect as in the first embodiment can be obtained. Furthermore, the process cost can be further reduced by using the lift-off method which is the current process.

そして、本実施形態においてリフトオフ法により形成されたゲート電極は、パシベーション膜（ＳｉＮ膜）１８上に肩が形成されることなくリセス１４ｂ内にのみ形成することができる。従って、キャパシタンスの低減を図ることができ、化合物半導体装置の高周波特性を向上させることが可能となる。 In the present embodiment, the gate electrode formed by the lift-off method can be formed only in the recess 14 b without forming a shoulder on the passivation film (SiN film) 18. Therefore, the capacitance can be reduced and the high frequency characteristics of the compound semiconductor device can be improved.

また、図３３に示すように、熱処理用保護膜（ＳｉＯ_２膜）２６を厚膜化することにより、ゲート電極１７”を厚くしてもリフトオフ方法が適用可能になり、パシベーション膜（ＳｉＮ膜）１８上に肩が形成されるため、耐圧の向上が可能となる。 Further, as shown in FIG. 33, by increasing the thickness of the protective film for heat treatment (SiO ₂ film) 26, the lift-off method can be applied even if the gate electrode 17 ″ is thickened, and the passivation film (SiN film) Since the shoulder is formed on 18, the breakdown voltage can be improved.

尚、これら実施形態において、リセス構造を形成することが可能であるので、エピタキシャル構造だけではなく、バルク状の化合物半導体基板を用いて、同様の構造を形成することも可能である。また、ＨＥＭＴ構造にも適用可能である。 In these embodiments, since a recess structure can be formed, not only an epitaxial structure but also a bulk compound semiconductor substrate can be used to form a similar structure. It can also be applied to a HEMT structure.

また、基板としては、ＧａＡｓやＳｉの他、最近ＲＦデバイスに用いられるようになったＧａＮや、ＳｉＣ、ダイヤモンドなどの基板を用いることができる。 In addition to GaAs and Si, substrates such as GaN, SiC, and diamond that have recently been used for RF devices can be used as the substrate.

尚、本発明は、上述した実施形態に限定されるものではない。その他要旨を逸脱しない範囲で種々変形して実施することができる。 In addition, this invention is not limited to embodiment mentioned above. Various other modifications can be made without departing from the scope of the invention.

本発明の一態様により形成されるＦＥＴ素子を示す断面図。1 is a cross-sectional view illustrating an FET element formed according to one embodiment of the present invention. 本発明の一態様におけるＦＥＴ素子の製造工程を示す断面図。Sectional drawing which shows the manufacturing process of the FET element in 1 aspect of this invention. 本発明の一態様におけるＦＥＴ素子の製造工程を示す断面図。Sectional drawing which shows the manufacturing process of the FET element in 1 aspect of this invention. 本発明の一態様におけるＦＥＴ素子の製造工程を示す断面図。Sectional drawing which shows the manufacturing process of the FET element in 1 aspect of this invention. 本発明の一態様におけるＦＥＴ素子の製造工程を示す断面図。Sectional drawing which shows the manufacturing process of the FET element in 1 aspect of this invention. 本発明の一態様におけるＦＥＴ素子の製造工程を示す断面図。Sectional drawing which shows the manufacturing process of the FET element in 1 aspect of this invention. 本発明の一態様におけるＦＥＴ素子の製造工程を示す断面図。Sectional drawing which shows the manufacturing process of the FET element in 1 aspect of this invention. 本発明の一態様におけるＦＥＴ素子の製造工程を示す断面図。Sectional drawing which shows the manufacturing process of the FET element in 1 aspect of this invention. 本発明の一態様におけるＦＥＴ素子の製造工程を示す断面図。Sectional drawing which shows the manufacturing process of the FET element in 1 aspect of this invention. 本発明の一態様におけるＦＥＴ素子の製造工程を示す断面図。Sectional drawing which shows the manufacturing process of the FET element in 1 aspect of this invention. 本発明の一態様におけるＦＥＴ素子の製造工程を示す断面図。Sectional drawing which shows the manufacturing process of the FET element in 1 aspect of this invention. 本発明の一態様におけるＦＥＴ素子の製造工程を示す断面図。Sectional drawing which shows the manufacturing process of the FET element in 1 aspect of this invention. 本発明の一態様におけるＦＥＴ素子の製造工程を示す断面図。Sectional drawing which shows the manufacturing process of the FET element in 1 aspect of this invention. 本発明の一態様におけるＦＥＴ素子の製造工程を示す断面図。Sectional drawing which shows the manufacturing process of the FET element in 1 aspect of this invention. 本発明の一態様におけるＦＥＴ素子の製造工程を示す断面図。Sectional drawing which shows the manufacturing process of the FET element in 1 aspect of this invention. 本発明の一態様におけるＦＥＴ素子の製造工程を示す断面図。Sectional drawing which shows the manufacturing process of the FET element in 1 aspect of this invention. 本発明の一態様におけるＦＥＴ素子の製造工程を示す断面図。Sectional drawing which shows the manufacturing process of the FET element in 1 aspect of this invention. 本発明の一態様におけるＦＥＴ素子の製造工程を示す断面図。Sectional drawing which shows the manufacturing process of the FET element in 1 aspect of this invention. 本発明の一態様におけるＦＥＴ素子の製造工程を示す断面図。Sectional drawing which shows the manufacturing process of the FET element in 1 aspect of this invention. ２ｎｄリセスの拡大図。Enlarged view of 2nd recess. 本発明の一態様におけるＦＥＴ素子の製造工程を示す断面図。Sectional drawing which shows the manufacturing process of the FET element in 1 aspect of this invention. 本発明の一態様におけるＦＥＴ素子の製造工程を示す断面図。Sectional drawing which shows the manufacturing process of the FET element in 1 aspect of this invention. 本発明の一態様におけるＦＥＴ素子の製造工程を示す断面図。Sectional drawing which shows the manufacturing process of the FET element in 1 aspect of this invention. 本発明の一態様におけるＦＥＴ素子の製造工程を示す断面図。Sectional drawing which shows the manufacturing process of the FET element in 1 aspect of this invention. 本発明の一態様におけるＦＥＴ素子の製造工程を示す断面図。Sectional drawing which shows the manufacturing process of the FET element in 1 aspect of this invention. 本発明の一態様におけるＦＥＴ素子の製造工程を示す断面図。Sectional drawing which shows the manufacturing process of the FET element in 1 aspect of this invention. 本発明の一態様におけるＦＥＴ素子の製造工程を示す断面図。Sectional drawing which shows the manufacturing process of the FET element in 1 aspect of this invention. 本発明の一態様におけるＦＥＴ素子の製造工程を示す断面図。Sectional drawing which shows the manufacturing process of the FET element in 1 aspect of this invention. 本発明の一態様におけるＦＥＴ素子の製造工程を示す断面図。Sectional drawing which shows the manufacturing process of the FET element in 1 aspect of this invention. 本発明の一態様におけるＦＥＴ素子の製造工程を示す断面図。Sectional drawing which shows the manufacturing process of the FET element in 1 aspect of this invention. 本発明の一態様におけるＦＥＴ素子の製造工程を示す断面図。Sectional drawing which shows the manufacturing process of the FET element in 1 aspect of this invention. 本発明の一態様におけるＦＥＴ素子の製造工程を示す断面図。Sectional drawing which shows the manufacturing process of the FET element in 1 aspect of this invention. 本発明の一態様におけるＦＥＴ素子の製造工程を示す断面図。Sectional drawing which shows the manufacturing process of the FET element in 1 aspect of this invention.

符号の説明Explanation of symbols

ｗ…基板、１１…半導体層、１２…ソース領域、１３…ドレイン領域、１４ａ…１ｓｔリセス、１４ｂ…２ｎｄリセス、１５…ソース電極、１６…ドレイン電極、１７、１７’、１７”…ゲート電極、１８、１８ｂ、１８ｃ…パシベーション膜（ＳｉＮ膜）、１８ａ…側壁、１９…素子分離領域、２０…マスク層、２０ａ、２０ｂ、２０ｃ、２１ａ、２１ｂ、２１ｃ、２１ａ’、２１ｂ’、２１ｃ’、２２、２３、２５’、２８、３０ａ、３０ｂ、３０ｃ、３１…マスク、２４…凸部、２５…フォトレジスト膜、２５ａ…開口部、２６…熱処理用保護膜、２７…素子領域の間、２９、３２…メタル膜。 w ... substrate, 11 ... semiconductor layer, 12 ... source region, 13 ... drain region, 14a ... 1st recess, 14b ... 2nd recess, 15 ... source electrode, 16 ... drain electrode, 17, 17 ', 17 "... gate electrode, 18, 18b, 18c ... passivation film (SiN film), 18a ... sidewall, 19 ... element isolation region, 20 ... mask layer, 20a, 20b, 20c, 21a, 21b, 21c, 21a ', 21b', 21c ', 22 , 23, 25 ', 28, 30a, 30b, 30c, 31 ... mask, 24 ... convex portion, 25 ... photoresist film, 25a ... opening, 26 ... protective film for heat treatment, 27 ... between element regions, 29, 32: Metal film.

Claims

化合物半導体層の素子領域上に、所定の幅の第１のマスクと、この第１のマスクを所定の間隙で挟むように配置された第２のマスクおよび第３のマスクを形成し、
前記第１のマスク、前記第２のマスク、前記第３のマスクを用いて異方性エッチングを行い、前記化合物半導体層中に、凸部を有する所定の深さの第１のリセスを形成し、
前記第１のマスク、前記第２のマスク、前記第３のマスクを除去し、露出した前記化合物半導体層表面を清浄化し、
前記凸部の上面を露出させた第１のパシベーション膜を形成し、
この第１のパシベーション膜をマスクとしてエッチングを行い、前記化合物半導体層中に、所定の深さの第２のリセスを形成し、
この第２のリセス内を含む領域に、第２のパシベーション膜を形成し、
この第２のパシベーション膜を異方性エッチングすることにより、前記第２のリセスの底面の一部を露出させるとともに、前記第２のリセスの壁面にセルフアラインで側壁を形成し、
前記化合物半導体層表面に第１のリセスを挟むようにソース電極、ドレイン電極を形成し、
露出した前記第２のリセス底面上にゲート電極を形成することを特徴とする化合物半導体装置の製造方法。 Forming a first mask having a predetermined width on the element region of the compound semiconductor layer, and a second mask and a third mask arranged so as to sandwich the first mask with a predetermined gap;
Using the first mask, the second mask, and the third mask, anisotropic etching is performed to form a first recess having a predetermined depth having a convex portion in the compound semiconductor layer. ,
Removing the first mask, the second mask, the third mask, and cleaning the exposed surface of the compound semiconductor layer;
Forming a first passivation film in which an upper surface of the convex portion is exposed;
Etching is performed using the first passivation film as a mask to form a second recess having a predetermined depth in the compound semiconductor layer,
Forming a second passivation film in a region including the inside of the second recess;
By anisotropically etching the second passivation film, a part of the bottom surface of the second recess is exposed, and a side wall is formed on the wall surface of the second recess by self-alignment,
Forming a source electrode and a drain electrode so as to sandwich the first recess on the surface of the compound semiconductor layer;
A method of manufacturing a compound semiconductor device, comprising forming a gate electrode on the exposed bottom surface of the second recess.

前記第１のマスク、前記第２のマスク、前記第３のマスクは、それぞれ第１のフォトレジストマスク、第２のフォトレジストマスク、第３のフォトレジストマスクを用いて形成され、
前記第１のリセス、前記第２のリセス、前記ゲート電極、ソース領域、ドレイン領域は、前記第１のフォトレジストマスク、前記第２のフォトレジストマスク、前記第３のフォトレジストマスクの位置によりセルフアラインで形成されることを特徴とする請求項１に記載の化合物半導体装置の製造方法。 The first mask, the second mask, and the third mask are formed using a first photoresist mask, a second photoresist mask, and a third photoresist mask, respectively.
The first recess, the second recess, the gate electrode, the source region, and the drain region are self-dependent depending on the positions of the first photoresist mask, the second photoresist mask, and the third photoresist mask. 2. The method of manufacturing a compound semiconductor device according to claim 1, wherein the compound semiconductor device is formed by alignment.

前記第１のマスクの幅と、前記第２のリセスの壁面に形成された側壁の厚さを制御することにより、ゲート長を制御することを特徴とする請求項１または請求項２に記載の化合物半導体装置の製造方法。 3. The gate length is controlled by controlling a width of the first mask and a thickness of a side wall formed on a wall surface of the second recess. 4. A method for manufacturing a compound semiconductor device.

前記第２のリセスを形成した後、高温熱処理を施すことを特徴とする請求項１から請求項３のいずれか1項に記載の化合物半導体装置の製造方法。 4. The method of manufacturing a compound semiconductor device according to claim 1, wherein high-temperature heat treatment is performed after forming the second recess. 5.

前記高温熱処理前に、隣接する前記素子領域の間に形成された前記第１のパシベーション膜の一部を除去することを特徴とする請求項４に記載の化合物半導体装置の製造方法。 5. The method of manufacturing a compound semiconductor device according to claim 4, wherein a part of the first passivation film formed between the adjacent element regions is removed before the high-temperature heat treatment.

前記第２のリセスを形成した後、前記第２のリセスに不純物を注入することを特徴とする請求項１から請求項５のいずれか１項に記載の化合物半導体装置の製造方法。 6. The method of manufacturing a compound semiconductor device according to claim 1, wherein an impurity is implanted into the second recess after the second recess is formed.

前記第１のマスクは、リソグラフィプロセスによりパターンを形成し、このパターンの一部を、前記パターン表面から等方的に除去することにより細幅化し、この細幅化されたパターンを用いて形成されることを特徴とする請求項１から請求項６のいずれか１項に記載の化合物半導体装置の製造方法。 The first mask is formed by forming a pattern by a lithography process, narrowing a part of the pattern by isotropic removal from the surface of the pattern, and using the narrowed pattern. The method of manufacturing a compound semiconductor device according to claim 1, wherein:

前記ゲート電極は、露出した前記第２のリセス底面上を含む表面にメタル膜を形成し、
前記メタル膜をパターニングすることにより形成されることを特徴とする請求項１から請求項７のいずれか１項に記載の化合物半導体装置の製造方法。 The gate electrode forms a metal film on a surface including the exposed bottom surface of the second recess,
The method of manufacturing a compound semiconductor device according to claim 1, wherein the metal film is formed by patterning the metal film.

前記ゲート電極は、リフトオフ法により形成されることを特徴とする請求項１から請求項７のいずれか１項に記載の化合物半導体装置の製造方法。 The method of manufacturing a compound semiconductor device according to claim 1, wherein the gate electrode is formed by a lift-off method.