JP2009135187A - Semiconductor device and method of manufacturing the same - Google Patents

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Masashi Yanagida
将志 柳田
Taro Sugizaki
太郎 杉崎
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Abstract

<P>PROBLEM TO BE SOLVED: To prevent the occurrence of short circuit between a first p-type region and a second p-type region, even if a first n-type region and the first p-type region are laminated and formed on the second p-type region in a semiconductor device with a thyristor structure. <P>SOLUTION: In the semiconductor device 1, a thyristor T1 in which a p-type first p-type region p1 (a first region), an n-type first n-type region n1 (a second region), a p-type second p-type region p2 (a third region), and an n-type second n-type region n2 (a fourth region) are sequentially connected is isolated by an element isolation region 13. The second p-type region p2 is formed on a semiconductor substrate 11 isolated by the element isolation region 13. The first n-type region n1 is formed on a portion of the second p-type region p2. One end of an interface between the first n-type region n1 and the second p-type region p2 is connected to a sidewall of the element isolation region 11. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、サイリスタを用いた半導体装置およびその製造方法に関する。   The present invention relates to a semiconductor device using a thyristor and a method for manufacturing the same.

サイリスタを用い、サイリスタのターンオン、ターンオフ特性をサイリスタ上に実現したゲート電極により制御し、アクセストランジスタと直列に接続したメモリ（特にＳＲＡＭ向け）が提案されている（以下、Ｔ−ＲＡＭと呼ぶ）。これは、サイリスタのオフ領域を「０」、オン領域を「１」としてメモリー動作させるものである。   There has been proposed a memory (in particular, for SRAM) in which a thyristor is used and the turn-on and turn-off characteristics of the thyristor are controlled by a gate electrode realized on the thyristor and connected in series with an access transistor (hereinafter referred to as T-RAM). In this case, the memory operation is performed by setting the off region of the thyristor to “0” and the on region to “1”.

サイリスタは基本的に第１ｐ型領域ｐ１と第１ｎ型領域ｎ１と第２ｐ型領域ｐ２と第２ｎ型領域ｎ２とを順に接合したもので、例えば、ｎ型シリコンとｐ型シリコンとが４層に構成されたものである。
以下、この基本構造をｐ１／ｎ１／ｐ２／ｎ２と記す。Ｔ−ＲＡＭ社から、２種類の構造が提案されている。
一つは、ｐ１／ｎ１／ｐ２／ｎ２構造をシリコン基板上に縦型に構成したものである。
もう一つは、ＳＯＩ基板を用いて、ｐ１／ｎ１／ｐ２／ｎ２構造をシリコン層に横型に構成したものである。
いずれの構成においても、ｎ１／ｐ２／ｎ２のｐ２上にＭＯＳ構造を有するゲート電極を設けることで高速動作を可能にしている（例えば、非特許文献１、２、３、特許文献１参照）。 A thyristor is basically a first p-type region p1, a first n-type region n1, a second p-type region p2, and a second n-type region n2, which are sequentially joined. For example, n-type silicon and p-type silicon are arranged in four layers. It is configured.
Hereinafter, this basic structure is referred to as p1 / n1 / p2 / n2. Two types of structures have been proposed by T-RAM.
One is a p1 / n1 / p2 / n2 structure formed vertically on a silicon substrate.
The other is an SOI substrate in which a p1 / n1 / p2 / n2 structure is horizontally formed on a silicon layer.
In any configuration, high-speed operation is enabled by providing a gate electrode having a MOS structure on p1 / n2 / p2 / n2 (see, for example, Non-Patent Documents 1, 2, 3, and Patent Document 1).

サイリスタをプレーナ型でバルクシリコン基板を用いて作製する場合、イオン注入によってｐ１／ｎ１／ｐ２／ｎ２構造を作製すると、例えば図１６に示すように、第１ｐ型領域ｐ１と第１ｎ型領域ｎ１を２重拡散層で形成しなければならない。
しかしながら、２重拡散層を用いる構成では、素子分離の観点から第１ｐ型領域ｐ１と第１ｎ型領域ｎ１のプロセスマージンが大きくとれず、デバイス特性も制限される。 When a thyristor is manufactured using a planar type bulk silicon substrate, when a p1 / n1 / p2 / n2 structure is formed by ion implantation, for example, as shown in FIG. 16, a first p-type region p1 and a first n-type region n1 are formed. It must be formed with a double diffusion layer.
However, in the configuration using the double diffusion layer, the process margin of the first p-type region p1 and the first n-type region n1 cannot be increased from the viewpoint of element isolation, and the device characteristics are limited.

また、本発明の出願人およびＴ−ＲＡＭ社から、選択エピタキシャル成長技術を使う製造方法が提案されている（例えば、特許文献２参照）。   Further, a manufacturing method using a selective epitaxial growth technique has been proposed by the applicant of the present invention and T-RAM (see, for example, Patent Document 2).

例えば、図１７に示すように、第１ｐ型領域ｐ１と第１ｎ型領域ｎ１のプロセスマージンを大きく確保するために、第１ｐ型領域ｐ１と第１ｎ型領域ｎ１を選択エピタキシャル成長によって形成する方法が提案されている。
選択エピタキシャル成長によって、第１ｐ型領域ｐ１と第１ｎ型領域ｎ１を形成するには、第１ｐ型領域ｐ１と第２ｐ型領域ｐ２との間のショートを抑制すること求められる。 For example, as shown in FIG. 17, in order to secure a large process margin between the first p-type region p1 and the first n-type region n1, a method of forming the first p-type region p1 and the first n-type region n1 by selective epitaxial growth is proposed. Has been.
In order to form the first p-type region p1 and the first n-type region n1 by selective epitaxial growth, it is required to suppress a short circuit between the first p-type region p1 and the second p-type region p2.

しかしながら、図１８に示すように、第２ｐ型領域ｐ２上に第１ｎ型領域ｎ１を選択エピタキシャル成長で形成するとき、下地のシリコン基板領域の外側、つまり素子分離領域１３へ成長が進まない場合がある。   However, as shown in FIG. 18, when the first n-type region n1 is formed on the second p-type region p2 by selective epitaxial growth, the growth may not proceed to the outside of the underlying silicon substrate region, that is, the element isolation region 13. .

その状態で、さらに第１ｐ型領域ｐ１を形成する選択エピタキシャル成長を行って、図１９に示すように、第１ｎ型領域ｎ１上に第１ｐ型領域ｐ１を形成すると、第１ｎ型領域ｎ１のファセット領域の膜厚が薄くなるので、第１ｎ型領域ｎ１の裾部分において第１ｐ型領域ｐ１と第２ｐ型領域ｐ２とが接触して、ショートが発生することになる。
第１ｐ型領域ｐ１と第２ｐ型領域ｐ２との間でショートが発生すると、ｐ１／ｎ１／ｐ２／ｎ２接合は単なるｐ−ｎ接合と同等となってしまうため、サイリスタ特性が得られずメモリとして動作させることが不可能となる。
したがって、第１ｐ型領域ｐ１と第２ｐ型領域ｐ２の距離を物理的に離してショートを防止する必要がある。 In this state, selective epitaxial growth for further forming the first p-type region p1 is performed to form the first p-type region p1 on the first n-type region n1, as shown in FIG. 19, so that the facet region of the first n-type region n1 is obtained. Therefore, the first p-type region p1 and the second p-type region p2 come into contact with each other at the skirt portion of the first n-type region n1, and a short circuit occurs.
When a short circuit occurs between the first p-type region p1 and the second p-type region p2, the p1 / n1 / p2 / n2 junction becomes equivalent to a simple pn junction, so that thyristor characteristics cannot be obtained and the memory is used. It becomes impossible to operate.
Accordingly, it is necessary to prevent the short by physically separating the distance between the first p-type region p1 and the second p-type region p2.

米国特許第６４６２３５９号明細書（Ｂ１）US Pat. No. 6,462,359 (B1) 米国特許第６８８８１７６号明細書（Ｂ１）US Pat. No. 6,888,176 (B1) Farid Nemati and James D. Plummer著 「A Novel High Density,Low Voltage SRAM Cell with a Vertical NDR Device」 1998 IEEE, VLSI Technology Tech.Dig. p.66 1998年Farid Nemati and James D. Plummer "A Novel High Density, Low Voltage SRAM Cell with a Vertical NDR Device" 1998 IEEE, VLSI Technology Tech.Dig. P.66 1998 Farid Nemati and James D. Plummer著 「A Novel Thyristor-based SRAM Cell(T-RAM) for High-Speed, Low-Voltage, Giga-scale Memories」 1999 IEEE IEDM Tech., p.283 1999年Farid Nemati and James D. Plummer `` A Novel Thyristor-based SRAM Cell (T-RAM) for High-Speed, Low-Voltage, Giga-scale Memories '' 1999 IEEE IEDM Tech., P.283 1999 Farid Nemati, Hyun-Jin Cho, Scott Robins, Rajesh Gupta, Marc Tarabbia, Kevin J. Yang, Dennis Hayes, Vasudevan Gopalakrishnan著 「Fully Planar 0.562μm2 T-RAM Cell in a 130nm SOI CMOS Logic Technology for High-Density High-Performance SRAMs」 2004 IEEE IEDM Tech., p.273 2004年Farid Nemati, Hyun-Jin Cho, Scott Robins, Rajesh Gupta, Marc Tarabbia, Kevin J. Yang, Dennis Hayes, Vasudevan Gopalakrishnan, `` Fully Planar 0.562μm2 T-RAM Cell in a 130nm SOI CMOS Logic Technology for High-Density High- Performance SRAMs '' 2004 IEEE IEDM Tech., P.273 2004

解決しようとする問題点は、エピタキシャル成長によって、第２ｐ型領域ｐ２上に第１ｎ型領域、第１ｐ型領域を形成した場合、第１ｎ型領域の裾部分において第１ｐ型領域と第２ｐ型領域とが接触して、ショートが発生する点である。   The problem to be solved is that, when the first n-type region and the first p-type region are formed on the second p-type region p2 by epitaxial growth, the first p-type region and the second p-type region are formed at the bottom of the first n-type region. This is a point where a short circuit occurs due to contact.

本発明は、第１ｐ型領域と第１ｎ型領域と第２ｐ型領域と第２ｎ型領域とが順に接合されたサイリスタを有する半導体装置において、第２ｐ型領域上に第１ｎ型領域、第１ｐ型領域を積層して形成しても、第１ｐ型領域と第２ｐ型領域とがショートを起こさないようにすることを可能にする。   The present invention provides a semiconductor device having a thyristor in which a first p-type region, a first n-type region, a second p-type region, and a second n-type region are sequentially joined, and the first n-type region, the first p-type region on the second p-type region. Even when the regions are stacked, the first p-type region and the second p-type region can be prevented from being short-circuited.

本発明の半導体装置（第１半導体装置）は、第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたサイリスタが形成された半導体装置であって、前記第３領域は、素子分離領域で分離された半導体基板に形成され、前記第２領域は、前記第３領域の一部上に形成されて、かつ、前記第２領域と前記第３領域との界面の一端部が前記素子分離領域の側壁部に接合するように形成されていることを特徴とする。   The semiconductor device (first semiconductor device) of the present invention includes a first conductivity type first region, a second conductivity type second region opposite to the first conductivity type, and a first conductivity type third region. A semiconductor device having a thyristor in which a region and a fourth region of the second conductivity type are sequentially joined, wherein the third region is formed on a semiconductor substrate separated by an element isolation region; The region is formed on a part of the third region, and is formed so that one end portion of the interface between the second region and the third region is joined to the side wall portion of the element isolation region. It is characterized by that.

本発明の第１半導体装置では、第２領域は前記第３領域の一部上に形成されて、かつ、前記第２領域と前記第３領域との界面の一端部が素子分離領域の側壁部に接合するように形成されていることから、第１領域と第３領域とは第２領域および素子分離領域によって分離されることになる。   In the first semiconductor device of the present invention, the second region is formed on a part of the third region, and one end portion of the interface between the second region and the third region is a side wall portion of the element isolation region. Thus, the first region and the third region are separated by the second region and the element isolation region.

本発明の半導体装置（第２半導体装置）は、第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたサイリスタが形成された半導体装置であって、前記第３領域は、素子分離領域で分離された半導体基板に形成され、前記第２領域は、前記第３領域の一部上に形成され、前記第１領域は、前記第２領域上に形成され、かつ前記第１領域が形成される前記第２領域面において前記第１領域の側周囲に前記第２領域が存在するように形成されていることを特徴とする。   A semiconductor device (second semiconductor device) according to the present invention includes a first conductivity type first region, a second conductivity type second region opposite to the first conductivity type, and a first conductivity type third region. A semiconductor device having a thyristor in which a region and a fourth region of the second conductivity type are sequentially joined, wherein the third region is formed on a semiconductor substrate separated by an element isolation region; The region is formed on a part of the third region, the first region is formed on the second region, and the first region is formed on the second region surface where the first region is formed. The second region is formed around the side.

本発明の第２半導体装置では、第１領域は、第２領域上に形成され、かつ第１領域が形成される第２領域面において第１領域の側周囲に第２領域が存在するように形成されていることから、第１領域と第３領域とは第２領域によって分離されることになる。   In the second semiconductor device of the present invention, the first region is formed on the second region, and the second region exists around the side of the first region on the second region surface where the first region is formed. Since it is formed, the first region and the third region are separated by the second region.

本発明の半導体装置の製造方法（第１製造方法）は、第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたサイリスタが形成される半導体装置の製造方法であって、半導体基板に素子分離領域を形成する工程と、前記素子分離領域で分離された前記半導体基板に前記第３領域を形成する工程と、前記第３領域上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の側壁にサイドウォールを形成する工程と、前記ゲート電極の一方側の前記第３領域上にノンドープのエピタキシャル成長層を形成する工程と、前記エピタキシャル成長層および該エピタキシャル成長層の下部の前記第３領域に、前記エピタキシャル成長層の表面から所定の距離をおいてかつ前記素子分離領域の側壁部に一端が接合するように第２導電型の不純物をイオン注入して前記第２領域を形成する工程と、前記エピタキシャル成長層およびその下部の前記第３領域に、前記素子分離領域の側壁部に一端が接合するように第１導電型の不純物をイオン注入して前記第２領域の上部に前記第１領域を形成する工程と、前記ゲート電極の他方側の第３領域に接合するように前記第４領域を形成する工程とを有することを特徴とする。   A method for manufacturing a semiconductor device of the present invention (first manufacturing method) includes a first region of a first conductivity type, a second region of a second conductivity type opposite to the first conductivity type, and a first conductivity type. A method of manufacturing a semiconductor device in which a thyristor in which the third region and the fourth region of the second conductivity type are sequentially joined is formed, the step of forming an element isolation region on a semiconductor substrate, and the element isolation region Forming the third region on the semiconductor substrate separated by the step, forming a gate electrode on the third region through a gate insulating film, and forming a sidewall on the side wall of the gate electrode. A step of forming a non-doped epitaxial growth layer on the third region on one side of the gate electrode, and a surface of the epitaxial growth layer on the epitaxial growth layer and the third region below the epitaxial growth layer. Forming a second region by ion-implanting a second conductivity type impurity so that one end is joined to the sidewall of the element isolation region at a predetermined distance, and the epitaxially grown layer and its lower part Forming a first region above the second region by ion-implanting a first conductivity type impurity so that one end of the third region is joined to a side wall of the element isolation region; Forming the fourth region so as to be joined to the third region on the other side of the electrode.

本発明の第１製造方法では、エピタキシャル成長層およびその下部の第３領域に、エピタキシャル成長層の表面から所定の距離をおいてかつ素子分離領域の側壁部に一端が接合するように第２導電型の不純物をイオン注入して第２領域を形成する工程と、エピタキシャル成長層および該エピタキシャル成長層の下部の第３領域に、素子分離領域の側壁部に一端が接合するように第１導電型の不純物をイオン注入して第２領域の上部に前記第１領域を形成する工程とを有することから、第１領域と第３領域とは第２領域および素子分離領域によって分離されるように形成される。   In the first manufacturing method of the present invention, the second conductivity type is formed such that one end of the epitaxial growth layer and the third region under the epitaxial growth layer are joined to the side wall portion of the element isolation region at a predetermined distance from the surface of the epitaxial growth layer. Impurities are ion-implanted into the epitaxial growth layer and the third region below the epitaxial growth layer so that one end of the impurity is ion-implanted to the sidewall portion of the element isolation region. And the step of forming the first region above the second region by implantation, the first region and the third region are formed to be separated by the second region and the element isolation region.

本発明の半導体装置の製造方法（第２製造方法）は、第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたサイリスタが形成される半導体装置の製造方法であって、半導体基板に素子分離領域を形成する工程と、前記素子分離領域で分離された前記半導体基板に前記第３領域を形成する工程と、前記第３領域上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の側壁にサイドウォールを形成する工程と、前記ゲート電極の一方側の前記第３領域上にノンドープのエピタキシャル成長層を形成する工程と、前記ノンドープのエピタキシャル成長層および該ノンドープトのエピタキシャル成長層の下部の前記第３領域に、前記素子分離領域の側壁部に一端が接合するように第２導電型の不純物をイオン注入して前記第２領域を形成する工程と、選択エピタキシャル成長によって、前記第２領域上に前記第１領域を形成する工程と、前記ゲート電極の他方側の第３領域に接合するように前記第４領域を形成する工程とを有することを特徴とする。   According to another aspect of the present invention, there is provided a semiconductor device manufacturing method (second manufacturing method) including a first conductivity type first region, a second conductivity type second region opposite to the first conductivity type, and a first conductivity type. A method of manufacturing a semiconductor device in which a thyristor in which the third region and the fourth region of the second conductivity type are sequentially joined is formed, the step of forming an element isolation region on a semiconductor substrate, and the element isolation region Forming the third region on the semiconductor substrate separated by the step, forming a gate electrode on the third region through a gate insulating film, and forming a sidewall on the side wall of the gate electrode. A step of forming a non-doped epitaxial growth layer on the third region on one side of the gate electrode, the non-doped epitaxial growth layer and the third region under the non-doped epitaxial growth layer, Forming the second region by ion implantation of a second conductivity type impurity so that one end is joined to the side wall of the child isolation region, and forming the first region on the second region by selective epitaxial growth And a step of forming the fourth region so as to be joined to the third region on the other side of the gate electrode.

本発明の第２製造方法では、ゲート電極の一方側の前記第３領域上にノンドープのエピタキシャル成長層を形成する工程と、ノンドープのエピタキシャル成長層および該ノンドープトのエピタキシャル成長層の下部の第３領域に、素子分離領域の側壁部に一端が接合するように第２導電型の不純物をイオン注入して第２領域を形成する工程と、選択エピタキシャル成長によって、第２領域上に前記第１領域を形成する工程とを有することから、第１領域と第３領域とは、第２領域、もしくは第２領域および素子分離領域によって分離されるように形成される。   In the second manufacturing method of the present invention, a step of forming a non-doped epitaxial growth layer on the third region on one side of the gate electrode, and a non-doped epitaxial growth layer and a third region under the non-doped epitaxial growth layer Forming a second region by ion-implanting a second conductivity type impurity so that one end is joined to the side wall of the isolation region; and forming the first region on the second region by selective epitaxial growth; Therefore, the first region and the third region are formed so as to be separated by the second region or the second region and the element isolation region.

本発明の半導体装置の製造方法（第３製造方法）は、第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたサイリスタが形成される半導体装置の製造方法であって、半導体基板に素子分離領域を形成する工程と、前記素子分離領域で分離された前記半導体基板に前記第３領域を形成する工程と、前記第３領域上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の側壁にサイドウォールを形成する工程と、前記ゲート電極の一方側の前記第３領域上に第２導電型の不純物をドーピングしたエピタキシャル成長層を前記素子分離領域と前記第３領域との境界を覆うように形成する工程と、前記エピタキシャル成長層の表面側に第１導電型の不純物をイオン注入して前記第１領域を形成する工程と、前記ゲート電極の他方側の第３領域に接合するように前記第４領域を形成する工程とを有し、前記イオン注入は、前記第１領域と前記第３領域との間に前記第２領域が存在し、かつ前記第３領域と前記素子分離領域の境界上を被覆する前記第２領域が維持されるように行うことを特徴とする。   A method for manufacturing a semiconductor device according to the present invention (third manufacturing method) includes a first conductivity type first region, a second conductivity type second region opposite to the first conductivity type, and a first conductivity type. A method of manufacturing a semiconductor device in which a thyristor in which the third region and the fourth region of the second conductivity type are sequentially joined is formed, the step of forming an element isolation region on a semiconductor substrate, and the element isolation region Forming the third region on the semiconductor substrate separated by the step, forming a gate electrode on the third region through a gate insulating film, and forming a sidewall on the side wall of the gate electrode. And forming an epitaxial growth layer doped with an impurity of a second conductivity type on the third region on one side of the gate electrode so as to cover the boundary between the element isolation region and the third region, and the epitaxial growth On the surface side of the layer Forming a first region by ion-implanting an impurity of one conductivity type, and forming a fourth region so as to be joined to a third region on the other side of the gate electrode, The implantation is performed so that the second region exists between the first region and the third region, and the second region covering the boundary between the third region and the element isolation region is maintained. It is characterized by performing.

本発明の第３製造方法では、ゲート電極の一方側の第３領域上に第２導電型の不純物をドーピングしたエピタキシャル成長層を素子分離領域と第３領域との境界を覆うように形成する工程と、エピタキシャル成長層の表面側に第１導電型の不純物をイオン注入して第１領域を形成する工程と、ゲート電極の他方側の第３領域に接合するように第４領域を形成する工程とを有し、イオン注入は、記第１領域と第３領域との間に第２領域が存在し、かつ第３領域と素子分離領域の境界上を被覆する第２領域が維持されるように行うことから、第１領域と第３領域とは第２領域および素子分離領域によって分離される。   In the third manufacturing method of the present invention, an epitaxial growth layer doped with an impurity of the second conductivity type is formed on the third region on one side of the gate electrode so as to cover the boundary between the element isolation region and the third region; A step of forming a first region by ion implantation of a first conductivity type impurity on the surface side of the epitaxial growth layer, and a step of forming a fourth region so as to be joined to the third region on the other side of the gate electrode. The ion implantation is performed so that the second region exists between the first region and the third region, and the second region covering the boundary between the third region and the element isolation region is maintained. Therefore, the first region and the third region are separated by the second region and the element isolation region.

本発明の半導体装置の製造方法（第４製造方法）は、第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたサイリスタが形成される半導体装置の製造方法であって、半導体基板に素子分離領域を形成する工程と、前記素子分離領域で分離された前記半導体基板に前記第３領域を形成する工程と、前記第３領域上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の側壁にサイドウォールを形成する工程と、前記ゲート電極の一方側の前記第３領域上に前記第２領域を形成する工程と、前記第２領域上を被覆する絶縁膜を形成した後、前記第２領域上の前記絶縁膜に前記第２領域上の内側に収まるように開口部を形成する工程と、選択エピタキシャル成長によって前記開口部の前記第２領域上に前記第１領域を形成する工程と、前記ゲート電極の他方側の第３領域に接合するように前記第４領域を形成する工程とを有することを特徴とする。   A method for manufacturing a semiconductor device according to the present invention (fourth manufacturing method) includes a first region of a first conductivity type, a second region of a second conductivity type opposite to the first conductivity type, and a first conductivity type. A method of manufacturing a semiconductor device in which a thyristor in which the third region and the fourth region of the second conductivity type are sequentially joined is formed, the step of forming an element isolation region on a semiconductor substrate, and the element isolation region Forming the third region on the semiconductor substrate separated by the step, forming a gate electrode on the third region through a gate insulating film, and forming a sidewall on the side wall of the gate electrode. And forming the second region on the third region on one side of the gate electrode, forming an insulating film covering the second region, and then forming the insulating film on the second region. Forming an opening so as to fit inside the second region; , Forming the first region on the second region of the opening by selective epitaxial growth, and forming the fourth region so as to be joined to the third region on the other side of the gate electrode. It is characterized by that.

本発明の第４製造方法では、ゲート電極の一方側の第３領域上に第２領域を形成する工程と、第２領域上を被覆する絶縁膜を形成した後、第２領域上の絶縁膜に第２領域上の内側に収まるように開口部を形成する工程と、選択エピタキシャル成長によって開口部の第２領域上に第１領域を形成する工程とを有することから、第１領域と第３領域とは第２領域によって分離される。   In the fourth manufacturing method of the present invention, the step of forming the second region on the third region on one side of the gate electrode, the insulating film covering the second region being formed, and then the insulating film on the second region And forming a first region on the second region of the opening by selective epitaxial growth, so that the first region and the third region are formed. Are separated by a second region.

本発明の半導体装置は、第１領域と第３領域とは、第２領域および素子分離領域によって分離されていることから、もしくは第２領域によって分離されていることから、第１領域と第３領域とはショートすることはない。よって、第１領域と第２領域と第３領域と第４領域とが順に接合されたサイリスタにおける第１領域と第２領域との接合、第２領域と第３領域との接合が機能することができるので、正常なサイリスタ特性が得られる半導体装置を得ることができる。   In the semiconductor device of the present invention, the first region and the third region are separated from each other by the second region and the element isolation region, or separated from each other by the second region. There is no short circuit with the area. Therefore, the junction between the first region and the second region and the junction between the second region and the third region in the thyristor in which the first region, the second region, the third region, and the fourth region are joined in order function. Therefore, a semiconductor device capable of obtaining normal thyristor characteristics can be obtained.

本発明の半導体装置の製造方法は、第１領域と第３領域とは第２領域および素子分離領域によって、もしくは第２領域によって分離するように形成することから、第１領域と第３領域とはショートすることはない。よって、第１領域と第２領域と第３領域と第４領域とが順に接合されたサイリスタにおける第１領域と第２領域との接合、第２領域と第３領域との接合が機能することができるので、正常なサイリスタ特性が得られる半導体装置を製造することができる。   In the method of manufacturing a semiconductor device according to the present invention, the first region and the third region are formed so as to be separated by the second region and the element isolation region or by the second region. Will never short. Therefore, the junction between the first region and the second region and the junction between the second region and the third region in the thyristor in which the first region, the second region, the third region, and the fourth region are joined in order function. Therefore, a semiconductor device capable of obtaining normal thyristor characteristics can be manufactured.

本発明の半導体装置（第１半導体装置）に係る一実施の形態（第１実施例）を、図１の概略構成断面図によって説明する。   An embodiment (first example) according to a semiconductor device (first semiconductor device) of the present invention will be described with reference to a schematic sectional view of FIG.

図１に示すように、半導体基板１１に、サイリスタＴ１を形成する素子形成領域１２を分離するための素子分離領域１３が形成されている。上記半導体基板１１には例えばシリコン基板を用いる。上記素子分離領域１３は、例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）、ＳＴＩ（Shallow Trench Isolation）、ＤＴＩ（Deep Trench Isolation）などの技術により形成されたものである。   As shown in FIG. 1, an element isolation region 13 for isolating an element formation region 12 for forming a thyristor T1 is formed in a semiconductor substrate 11. For example, a silicon substrate is used as the semiconductor substrate 11. The element isolation region 13 is formed by a technique such as LOCOS (Local Oxidation of Silicon), STI (Shallow Trench Isolation), or DTI (Deep Trench Isolation).

この素子形成領域１２およびその上部に、第１伝導型（ｐ型）の第１ｐ型領域ｐ１（第１領域）と、前記第１伝導型とは逆伝導の第２伝導型（ｎ型）の第１ｎ型領域ｎ１（第２領域）と、第１伝導型（ｐ型）の第２ｐ型領域ｐ２（第３領域）と、第２伝導型（ｎ型）の第２ｎ型領域ｎ２（第４領域）とが順に接合されたサイリスタＴ１で構成される半導体装置１が形成されている。
ここでは、第１伝導型をｐ型、第２伝導型をｎ型として説明するが、逆に第１伝導型をｎ型、第２伝導型をｐ型としてもよい。 A first conductivity type (p-type) first p-type region p1 (first region) and a second conductivity type (n-type) opposite to the first conductivity type are formed in the element formation region 12 and the upper portion thereof. The first n-type region n1 (second region), the first conductivity type (p-type) second p-type region p2 (third region), and the second conductivity-type (n-type) second n-type region n2 (fourth) A semiconductor device 1 is formed which is composed of a thyristor T1 that is joined in order to the region.
Here, the first conductivity type is described as p-type and the second conductivity type is described as n-type, but conversely, the first conductivity type may be n-type and the second conductivity type may be p-type.

以下、その詳細を説明する。
上記素子形成領域１２の下部には、例えばｎウエル領域（図示せず）が形成されていてもよい。さらに、半導体基板１１の素子形成領域１２の上部に第１伝導型（ｐ型）の領域が形成されている。このｐ型領域がサイリスタの第２ｐ型領域ｐ２（第３領域）になっている。この第２ｐ型領域ｐ２はホウ素（Ｂ）をドーピングして形成され、その濃度は、例えば５×１０18ｃｍ-3であり、１×１０18ｃｍ-3から１×１０19ｃｍ-3程度が望ましい。基本的には、後に説明する第２伝導型（ｎ型）の第１ｎ型領域ｎ１のドーパント濃度より低いことが必要である。また、上記ｐ型ドーパントは、ホウ素（Ｂ）の他にインジウム（Ｉｎ）等のｐ型ドーパントを用いることができる。インジウムを用いたときの濃度はホウ素を用いたときと同等である。 Details will be described below.
For example, an n-well region (not shown) may be formed below the element formation region 12. Further, a first conductivity type (p-type) region is formed above the element formation region 12 of the semiconductor substrate 11. This p-type region is the second p-type region p2 (third region) of the thyristor. The second p-type region p2 is formed by doping with boron (B), and the concentration thereof is, for example, 5 × 10 18 cm −3, which is about 1 × 10 18 cm −3 to 1 × 10 19 cm −3. desirable. Basically, it must be lower than the dopant concentration of the first n-type region n1 of the second conductivity type (n-type) described later. The p-type dopant may be a p-type dopant such as indium (In) in addition to boron (B). The concentration when using indium is the same as when using boron.

上記半導体基板１１上には、ゲート絶縁膜２１が形成されている。このゲート絶縁膜２１は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さに成膜されている。
なお、上記ゲート絶縁膜２１は、酸化シリコン（ＳｉＯ2）に限らず、窒化酸化シリコン（ＳｉＯＮ）はもちろんのこと、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）など通常のＣＭＯＳにおいて検討されているゲート絶縁膜材料を用いることもできる。 A gate insulating film 21 is formed on the semiconductor substrate 11. The gate insulating film 21 is formed of, for example, a silicon oxide (SiO 2 ) film and has a thickness of about 1 nm to 10 nm.
The gate insulating film 21 is not limited to silicon oxide (SiO 2 ), but also silicon nitride oxide (SiON), hafnium oxide (HfO 2 ), nitrided hafnium oxide (HfON), and aluminum oxide (Al 2 O). 3 ), a gate insulating film material that has been studied in a normal CMOS, such as hafnium silicate (HfSiO), hafnium nitride silicate (HfSiON), or lanthanum oxide (La 2 O 3 ) can also be used.

上記ゲート絶縁膜２１上には、サイリスタゲート電極２２が形成されえている。上記サイリスタゲート電極２２は、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム（ＳｉＧｅ）などで形成することもできる。   A thyristor gate electrode 22 can be formed on the gate insulating film 21. The thyristor gate electrode 22 is usually made of polycrystalline silicon. Alternatively, it can be a metal gate electrode, or can be formed of silicon germanium (SiGe) or the like.

また、上記サイリスタゲート電極２２上にハードマスクとして、酸化シリコン（ＳｉＯ2）膜または窒化シリコン（Ｓｉ3Ｎ4）膜等が形成されていてもよい。 Further, a silicon oxide (SiO 2 ) film, a silicon nitride (Si 3 N 4 ) film, or the like may be formed on the thyristor gate electrode 22 as a hard mask.

サイリスタゲート電極２２の側壁には、サイドウォール２３、２４が形成されている。上記サイドウォール２３、２４は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）のどちらで形成してもよく、またそれらの積層膜で形成してもよい。 Sidewalls 23 and 24 are formed on the side wall of the thyristor gate electrode 22. The sidewalls 23 and 24 may be formed of either silicon oxide (SiO 2 ) or silicon nitride (Si 3 N 4 ), or may be formed of a laminated film thereof.

上記サイリスタゲート電極２２の一方側には、第２伝導型（ｎ型）の第１ｎ型領域ｎ１（第２領域）が形成されている。この第１ｎ型領域ｎ１は、上記第２ｐ型領域ｐ２（第３領域）の一部上およびその下部の上記第２ｐ型領域ｐ２の一部に、上記素子分離領域１３（１３−２）の表面より深い位置の上記素子分離領域１３（１３−２）の側壁部に一端が接合するように形成されている。また、上記第２ｐ型領域ｐ２上部分の第１ｎ型領域ｎ１は例えばエピタキシャル成長させたエピタキシャル成長層で形成されている。
上記第１ｎ型領域ｎ１は、例えば上記第１ｐ型領域ｐ１とともにノンドープのエピタキシャル成長層で形成され、イオン注入により上記ノンドープのエピタキシャル成長層の下層部分および上記第２ｐ型領域ｐ２の一部を、その膜中のリン（Ｐ）濃度が例えば１．５×１０19ｃｍ-3となるようにしている。この濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要であり、また下記に説明する第１ｐ型領域ｐ１（第１領域）より低いことが必要である。
また、リンの代わりにヒ素、アンチモン等のｎ型ドーパントを用いることもできる。ヒ素、アンチモン等のｎ型ドーパントを用いたときの濃度はリンを用いたときと同等である。
また上記第１ｎ型領域ｎ１の膜厚は、例えばエピタキシャル成長層部分の膜厚で５０ｎｍ〜３００ｎｍ程度が望ましい。
また、上記第１ｎ型領域ｎ１（第２領域）は、上記サイドウォール２４の側壁に接合されている。具体的には、上記第１ｎ型領域ｎ１と上記第２ｐ型領域ｐ２との界面の一端部が上記素子分離領域１３（１３−２）の側壁部に接合されていない第１ｎ型領域ｎ１の端部は、上記サイドウォール２４の側壁に接合されている。
さらに、上記第１ｎ型領域ｎ１の主要部（上記半導体基板１１の主面上に形成されている部分）は、上記半導体基板１１表面上に形成されている。もしくは、上記半導体基板１１表面上および上記半導体基板１１の表面よりも深い位置まで形成されていてもよい。 On one side of the thyristor gate electrode 22, a first n-type region n1 (second region) of the second conductivity type (n-type) is formed. The first n-type region n1 is formed on the surface of the element isolation region 13 (13-2) on a part of the second p-type region p2 (third region) and a part of the second p-type region p2 below it. One end is joined to the side wall of the element isolation region 13 (13-2) at a deeper position. The first n-type region n1 above the second p-type region p2 is formed of, for example, an epitaxially grown layer formed by epitaxial growth.
The first n-type region n1 is formed of, for example, a non-doped epitaxial growth layer together with the first p-type region p1, and a lower layer portion of the non-doped epitaxial growth layer and a part of the second p-type region p2 are formed in the film by ion implantation. The phosphorus (P) concentration is set to 1.5 × 10 19 cm −3 , for example. This concentration is preferably about 1 × 10 18 cm −3 to 1 × 10 21 cm −3, but it needs to be higher than the dopant concentration of the second p-type region p2, and the first p-type region described below It is necessary to be lower than p1 (first region).
Further, n-type dopants such as arsenic and antimony can be used instead of phosphorus. The concentration when n-type dopants such as arsenic and antimony are used is equivalent to that when phosphorus is used.
The film thickness of the first n-type region n1 is desirably about 50 nm to 300 nm, for example, as the film thickness of the epitaxial growth layer portion.
The first n-type region n1 (second region) is joined to the sidewall of the sidewall 24. Specifically, the end of the first n-type region n1 where one end of the interface between the first n-type region n1 and the second p-type region p2 is not joined to the side wall of the element isolation region 13 (13-2). The part is joined to the side wall of the side wall 24.
Furthermore, the main part of the first n-type region n1 (the part formed on the main surface of the semiconductor substrate 11) is formed on the surface of the semiconductor substrate 11. Alternatively, it may be formed on the surface of the semiconductor substrate 11 and a position deeper than the surface of the semiconductor substrate 11.

上記第１ｎ型領域ｎ１上には、第１伝導型（ｐ型）の第１ｐ型領域ｐ１（第１領域）が形成されている。
この第１ｐ型領域ｐ１は、上記第１ｎ型領域ｎ１上および上記第２ｐ型領域ｐ２の一部に形成され、かつ少なくとも上記素子分離領域１３（１３−２）の側壁部に一端が接合するように形成されている。すなわち、上記第１ｎ型領域ｎ１は、上記第２ｐ型領域ｐ２の一部上に形成されて、かつ、上記第１ｎ型領域ｎ１と上記第２ｐ型領域ｐ２との界面の一端部が上記素子分離領域１３（１３−２）の側壁部に接合するように形成されていればよい。
この第１ｐ型領域ｐ１は、例えば上記第１ｎ型領域ｎ１とともにノンドープのエピタキシャル成長層で形成され、イオン注入により上記ノンドープのエピタキシャル成長層の上層部分を、その膜中のホウ素（Ｂ）濃度が例えば１×１０20ｃｍ-3となるようにしている。上記ドーパント（ホウ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。
また上記膜厚は、例えばエピタキシャル成長層部分の膜厚で５０ｎｍ〜３００ｎｍ程度が望ましいが、第１ｐ型領域ｐ１がアノード電極として機能を果たせる範囲であればよい。
また、上記第１ｐ型領域ｐ１は、上記サイドウォール２４の側壁に接合されている。 A first p-type region p1 (first region) of the first conductivity type (p-type) is formed on the first n-type region n1.
The first p-type region p1 is formed on the first n-type region n1 and part of the second p-type region p2, and at least one end is joined to the side wall of the element isolation region 13 (13-2). Is formed. That is, the first n-type region n1 is formed on a part of the second p-type region p2, and one end portion of the interface between the first n-type region n1 and the second p-type region p2 is the element isolation. What is necessary is just to be formed so that it may join to the side wall part of the area | region 13 (13-2).
The first p-type region p1 is formed of, for example, a non-doped epitaxial growth layer together with the first n-type region n1, and the boron (B) concentration in the film is, for example, 1 × 10 20 cm −3 . The dopant (boron) concentration is preferably about 1 × 10 18 cm −3 to 1 × 10 21 cm −3 .
The film thickness of the epitaxial growth layer portion is preferably about 50 nm to 300 nm, for example, as long as the first p-type region p1 can function as an anode electrode.
The first p-type region p <b> 1 is joined to the side wall of the sidewall 24.

したがって、上記素子分離領域１３（１３−２）の側壁部分における上記第１ｐ型領域ｐ１と上記第１ｎ型領域ｎ１との接合位置は、例えば半導体基板１１表面から５０ｎｍから２００ｎｍの深さの位置、例えば１００ｎｍの深さの位置になるように形成されている。   Therefore, the junction position of the first p-type region p1 and the first n-type region n1 in the side wall portion of the element isolation region 13 (13-2) is, for example, a position having a depth of 50 nm to 200 nm from the surface of the semiconductor substrate 11; For example, it is formed so as to be at a depth of 100 nm.

上記サイリスタゲート電極２２の他方側の半導体基板１１上には、ｎ型のドーパントを導入してなるエピタキシャル成長層からなる第２ｎ型領域ｎ２（第４領域）が形成されている。
この第２ｎ型領域ｎ２は、例えばドーパントにリン（Ｐ）が用いられており、濃度は例えば５×１０20ｃｍ-3になるように設定されている。この濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要であり、またその膜厚は半導体基板１１表面から５０ｎｍから３００ｎｍ程度が望ましいが、第２ｎ型領域ｎ２がカソード電極として機能する膜厚を有していることが重要である。
また、リンの代わりにヒ素、アンチモン等のｎ型ドーパントを用いることもできる。ヒ素、アンチモン等のｎ型ドーパントを用いたときの濃度はリンを用いたときと同等である。
また上記第２ｎ型領域ｎ２は、上記半導体基板１１にイオン注入により形成されたものであってもよい。 On the semiconductor substrate 11 on the other side of the thyristor gate electrode 22, a second n-type region n2 (fourth region) made of an epitaxial growth layer obtained by introducing an n-type dopant is formed.
In the second n-type region n2, for example, phosphorus (P) is used as a dopant, and the concentration is set to 5 × 10 20 cm −3 , for example. This concentration is preferably about 1 × 10 18 cm −3 to 1 × 10 21 cm −3, but it needs to be higher than the dopant concentration of the second p-type region p 2, and the film thickness is the surface of the semiconductor substrate 11. However, it is important that the second n-type region n2 has a film thickness that functions as a cathode electrode.
Further, n-type dopants such as arsenic and antimony can be used instead of phosphorus. The concentration when n-type dopants such as arsenic and antimony are used is equivalent to that when phosphorus is used.
The second n-type region n2 may be formed in the semiconductor substrate 11 by ion implantation.

また、上記第１ｐ型領域ｐ１表面、上記第２ｎ型領域ｎ２表面、上記サイリスタゲート電極２２上に、低抵抗化のために、金属シリサイド層（図示せず）を形成してもよい。金属シリサイドには、チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等、通常のＭＯＳデバイス等に用いられている金属シリサイドを用いることができる。   In addition, a metal silicide layer (not shown) may be formed on the surface of the first p-type region p1, the surface of the second n-type region n2, and the thyristor gate electrode 22 to reduce the resistance. As the metal silicide, a metal silicide used in a normal MOS device or the like, such as titanium silicide, cobalt silicide, nickel silicide, or the like can be used.

上記半導体装置１では、第１ｎ型領域ｎ１は、第２ｐ型領域ｐ２の一部上にエピタキシャル成長させたエピタキシャル成長層および該エピタキシャル成長層の下部の第２ｐ型領域ｐ２の一部に、素子分離領域１３（１３−２）の側壁部に一端が接合するように形成されていることから、第１ｐ型領域ｐ１と第２ｐ型領域ｐ２とは第１ｎ型領域ｎ１および素子分離領域１３（１３−２）によって分離されることになる。したがって、第１ｐ型領域ｐ１と第２ｐ型領域ｐ２とはショートすることはない。
また、第１ｐ型領域ｐ１と第２ｐ型領域ｐ２間に十分な厚さの第１ｎ型領域ｎ１を有することで、例えば、第１ｎ型領域ｎ１がその表面側界面および裏面側界面に生じる空乏層の厚さよりも厚く形成されていることで、第１ｐ型領域ｐ１と第２ｐ型領域ｐ２間のパンチスルーの発生を無くすことができる。
よって、第１ｐ型領域ｐ１と第１ｎ型領域ｎ１と第２ｐ型領域ｐ２と第２ｎ型領域ｎ２とが順に接合されたサイリスタにおける第１ｐ型領域ｐ１と第１ｎ型領域ｎ１との接合、第１ｎ型領域ｎ１と第２ｐ型領域ｐ２との接合が機能することができるので、正常なサイリスタ特性を得ることができる。 In the semiconductor device 1, the first n-type region n1 includes the element growth region 13 (the epitaxial growth layer epitaxially grown on a part of the second p-type region p2 and the part of the second p-type region p2 below the epitaxial growth layer. 13-2) is formed so that one end thereof is joined to the side wall portion. Therefore, the first p-type region p1 and the second p-type region p2 are defined by the first n-type region n1 and the element isolation region 13 (13-2). Will be separated. Therefore, the first p-type region p1 and the second p-type region p2 are not short-circuited.
In addition, since the first n-type region n1 having a sufficient thickness is provided between the first p-type region p1 and the second p-type region p2, for example, the depletion layer in which the first n-type region n1 is generated at the front-side interface and the back-side interface. As a result, the occurrence of punch-through between the first p-type region p1 and the second p-type region p2 can be eliminated.
Therefore, the junction of the first p-type region p1 and the first n-type region n1 in the thyristor in which the first p-type region p1, the first n-type region n1, the second p-type region p2, and the second n-type region n2 are sequentially joined, the first n Since the junction between the type region n1 and the second p-type region p2 can function, normal thyristor characteristics can be obtained.

次に、本発明の半導体装置（第１半導体装置）に係る一実施の形態（第２実施例）を、図２の概略構成断面図によって説明する。   Next, an embodiment (second example) according to the semiconductor device (first semiconductor device) of the present invention will be described with reference to the schematic sectional view of FIG.

図２に示すように、半導体基板１１に、サイリスタＴ２を形成する素子形成領域１２を分離するための素子分離領域１３が形成されている。上記半導体基板１１には例えばシリコン基板を用いる。上記素子分離領域１３は、例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）、ＳＴＩ（Shallow Trench Isolation）、ＤＴＩ（Deep Trench Isolation）などの技術により形成されたものである。   As shown in FIG. 2, an element isolation region 13 for isolating the element formation region 12 for forming the thyristor T2 is formed in the semiconductor substrate 11. For example, a silicon substrate is used as the semiconductor substrate 11. The element isolation region 13 is formed by a technique such as LOCOS (Local Oxidation of Silicon), STI (Shallow Trench Isolation), or DTI (Deep Trench Isolation).

この素子形成領域１２およびその上部に、第１伝導型（ｐ型）の第１ｐ型領域ｐ１（第１領域）と、前記第１伝導型とは逆伝導の第２伝導型（ｎ型）の第１ｎ型領域ｎ１（第２領域）と、第１伝導型（ｐ型）の第２ｐ型領域ｐ２（第３領域）と、第２伝導型（ｎ型）の第２ｎ型領域ｎ２（第４領域）とが順に接合されたサイリスタＴ２で構成される半導体装置２が形成されている。
ここでは、第１伝導型をｐ型、第２伝導型をｎ型として説明するが、逆に第１伝導型をｎ型、第２伝導型をｐ型としてもよい。 A first conductivity type (p-type) first p-type region p1 (first region) and a second conductivity type (n-type) opposite to the first conductivity type are formed in the element formation region 12 and the upper portion thereof. The first n-type region n1 (second region), the first conductivity type (p-type) second p-type region p2 (third region), and the second conductivity-type (n-type) second n-type region n2 (fourth) A semiconductor device 2 is formed which is composed of a thyristor T <b> 2 that is joined in order to the region.
Here, the first conductivity type is described as p-type and the second conductivity type is described as n-type, but conversely, the first conductivity type may be n-type and the second conductivity type may be p-type.

以下、その詳細を説明する。
上記素子形成領域１２の下部には、例えばｎウエル領域（図示せず）が形成されていてもよい。さらに、半導体基板１１の素子形成領域１２の上部に第１伝導型（ｐ型）の領域が形成されている。このｐ型領域がサイリスタの第２ｐ型領域ｐ２（第３領域）になっている。この第２ｐ型領域ｐ２はホウ素（Ｂ）をドーピングして形成され、その濃度は、例えば５×１０18ｃｍ-3であり、１×１０18ｃｍ-3から１×１０19ｃｍ-3程度が望ましい。基本的には、後に説明する第２伝導型（ｎ型）の第１ｎ型領域ｎ１のドーパント濃度より低いことが必要である。また、上記ｐ型ドーパントは、ホウ素（Ｂ）の他にインジウム（Ｉｎ）等のｐ型ドーパントを用いることができる。インジウムを用いたときの濃度はホウ素を用いたときと同等である。 Details will be described below.
For example, an n-well region (not shown) may be formed below the element formation region 12. Further, a first conductivity type (p-type) region is formed above the element formation region 12 of the semiconductor substrate 11. This p-type region is the second p-type region p2 (third region) of the thyristor. The second p-type region p2 is formed by doping with boron (B), and the concentration thereof is, for example, 5 × 10 18 cm −3, which is about 1 × 10 18 cm −3 to 1 × 10 19 cm −3. desirable. Basically, it must be lower than the dopant concentration of the first n-type region n1 of the second conductivity type (n-type) described later. The p-type dopant may be a p-type dopant such as indium (In) in addition to boron (B). The concentration when using indium is the same as when using boron.

上記半導体基板１１上には、ゲート絶縁膜２１が形成されている。このゲート絶縁膜２１は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さに成膜されている。
なお、上記ゲート絶縁膜２１は、酸化シリコン（ＳｉＯ2）に限らず、窒化酸化シリコン（ＳｉＯＮ）はもちろんのこと、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）など通常のＣＭＯＳにおいて検討されているゲート絶縁膜材料を用いることもできる。 A gate insulating film 21 is formed on the semiconductor substrate 11. The gate insulating film 21 is formed of, for example, a silicon oxide (SiO 2 ) film and has a thickness of about 1 nm to 10 nm.
The gate insulating film 21 is not limited to silicon oxide (SiO 2 ), but also silicon nitride oxide (SiON), hafnium oxide (HfO 2 ), nitrided hafnium oxide (HfON), and aluminum oxide (Al 2 O). 3 ), a gate insulating film material that has been studied in a normal CMOS, such as hafnium silicate (HfSiO), hafnium nitride silicate (HfSiON), or lanthanum oxide (La 2 O 3 ) can also be used.

上記ゲート絶縁膜２１上には、サイリスタゲート電極２２が形成されえている。上記サイリスタゲート電極２２は、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム（ＳｉＧｅ）などで形成することもできる。   A thyristor gate electrode 22 can be formed on the gate insulating film 21. The thyristor gate electrode 22 is usually made of polycrystalline silicon. Alternatively, it can be a metal gate electrode, or can be formed of silicon germanium (SiGe) or the like.

また、上記サイリスタゲート電極２２上にハードマスクとして、酸化シリコン（ＳｉＯ2）膜または窒化シリコン（Ｓｉ3Ｎ4）膜等が形成されていてもよい。 Further, a silicon oxide (SiO 2 ) film, a silicon nitride (Si 3 N 4 ) film, or the like may be formed on the thyristor gate electrode 22 as a hard mask.

サイリスタゲート電極２２の側壁には、サイドウォール２３、２４が形成されている。上記サイドウォール２３、２４は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）のどちらで形成してもよく、またそれらの積層膜で形成してもよい。 Sidewalls 23 and 24 are formed on the side wall of the thyristor gate electrode 22. The sidewalls 23 and 24 may be formed of either silicon oxide (SiO 2 ) or silicon nitride (Si 3 N 4 ), or may be formed of a laminated film thereof.

上記サイリスタゲート電極２２の一方側には、第２伝導型（ｎ型）の第１ｎ型領域ｎ１（第２領域）が形成されている。この第１ｎ型領域ｎ１は、上記第２ｐ型領域ｐ２（第３領域）の一部上および上記第１ｎ型領域ｎ１の下部の上記第２ｐ型領域ｐ２の一部に、上記素子分離領域１３（１３−２）の表面より深い位置の上記素子分離領域１３（１３−２）の側壁部に一端が接合するように形成されている。また、上記第２ｐ型領域ｐ２上部分の第１ｎ型領域ｎ１は例えばエピタキシャル成長させたエピタキシャル成長層で形成されている。このエピタキシャル成長層は、例えばノンドープトエピタキシャル成長層である。このノンドープトエピタキシャル成長層と上記第２ｐ型領域ｐ２の一部にイオン注入を行うことで、上記第１ｎ型領域ｎ１が形成されている。
上記第１ｎ型領域ｎ１は、濃度は例えば１．５×１０19ｃｍ-3となっている。この濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要であり、また下記に説明する第１ｐ型領域ｐ１（第１領域）より低いことが必要である。また、リンの代わりにヒ素、アンチモン等のｎ型ドーパントを用いることもできる。ヒ素、アンチモン等のｎ型ドーパントを用いたときの濃度はリンを用いたときと同等である。
また上記第１ｎ型領域ｎ１の膜厚は、例えばエピタキシャル成長層部分の膜厚で５０ｎｍ〜３００ｎｍ程度が望ましい。
また、上記第１ｎ型領域ｎ１（第２領域）は、上記サイドウォール２４の側壁に接合されている。 On one side of the thyristor gate electrode 22, a first n-type region n1 (second region) of the second conductivity type (n-type) is formed. The first n-type region n1 is formed in the element isolation region 13 (on the part of the second p-type region p2 above the second p-type region p2 (third region) and below the first n-type region n1. 13-2) is formed so that one end is joined to the side wall portion of the element isolation region 13 (13-2) at a position deeper than the surface of 13-2). The first n-type region n1 above the second p-type region p2 is formed of, for example, an epitaxially grown layer formed by epitaxial growth. This epitaxial growth layer is, for example, a non-doped epitaxial growth layer. The first n-type region n1 is formed by performing ion implantation on the non-doped epitaxial growth layer and part of the second p-type region p2.
The concentration of the first n-type region n1 is, for example, 1.5 × 10 19 cm −3 . This concentration is preferably about 1 × 10 18 cm −3 to 1 × 10 21 cm −3, but it needs to be higher than the dopant concentration of the second p-type region p2, and the first p-type region described below It is necessary to be lower than p1 (first region). Further, n-type dopants such as arsenic and antimony can be used instead of phosphorus. The concentration when n-type dopants such as arsenic and antimony are used is equivalent to that when phosphorus is used.
The film thickness of the first n-type region n1 is desirably about 50 nm to 300 nm, for example, as the film thickness of the epitaxial growth layer portion.
The first n-type region n1 (second region) is joined to the sidewall of the sidewall 24.

上記第１ｎ型領域ｎ１上には、第１伝導型（ｐ型）の第１ｐ型領域ｐ１（第１領域）が形成されている。
この第１ｐ型領域ｐ１は、前記エピタキシャル成長層の前記第２領域上および前記エピタキシャル成長層の下部の前記第３領域の一部に形成され、かつ少なくとも上記素子分離領域１３（１３−２）の表面に一端が接合するように形成されている。
この第１ｐ型領域ｐ１は、例えば選択エピタキシャル成長により形成され、膜中のホウ素（Ｂ）濃度が例えば１×１０20ｃｍ-3となっている。上記ドーパント（ホウ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。
また上記膜厚は、例えばエピタキシャル成長層部分の膜厚で５０ｎｍ〜３００ｎｍ程度が望ましいが、第１ｐ型領域ｐ１がアノード電極として機能を果たせる範囲であればよい。
また、上記第１ｐ型領域ｐ１は、上記サイドウォール２４の側壁に接合されている。 A first p-type region p1 (first region) of the first conductivity type (p-type) is formed on the first n-type region n1.
The first p-type region p1 is formed on the second region of the epitaxial growth layer and a part of the third region below the epitaxial growth layer, and at least on the surface of the element isolation region 13 (13-2). One end is formed to be joined.
The first p-type region p1 is formed, for example, by selective epitaxial growth, and the boron (B) concentration in the film is, for example, 1 × 10 20 cm −3 . The dopant (boron) concentration is preferably about 1 × 10 18 cm −3 to 1 × 10 21 cm −3 .
The film thickness of the epitaxial growth layer portion is preferably about 50 nm to 300 nm, for example, as long as the first p-type region p1 can function as an anode electrode.
The first p-type region p <b> 1 is joined to the side wall of the sidewall 24.

したがって、上記素子分離領域１３の側壁部分における上記第１ｐ型領域ｐ１と上記第１ｎ型領域ｎ１との接合位置は、例えば半導体基板１１表面から５０ｎｍから２００ｎｍの深さの位置、例えば１００ｎｍの深さの位置になるように形成されている。   Therefore, the junction position of the first p-type region p1 and the first n-type region n1 in the side wall portion of the element isolation region 13 is, for example, a position having a depth of 50 nm to 200 nm from the surface of the semiconductor substrate 11, for example, a depth of 100 nm. It is formed to be in the position.

上記サイリスタゲート電極２２の他方側の半導体基板１１上には、ｎ型のドーパントを導入してなるエピタキシャル成長層からなる第２ｎ型領域ｎ２（第４領域）が形成されている。
この第２ｎ型領域ｎ２は、例えばドーパントにリン（Ｐ）が用いられており、濃度は例えば５×１０20ｃｍ-3になるように設定されている。この濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要であり、またその膜厚は半導体基板１１表面から５０ｎｍから３００ｎｍ程度が望ましいが、第２ｎ型領域ｎ２がカソード電極として機能する膜厚を有していることが重要である。
また、リンの代わりにヒ素、アンチモン等のｎ型ドーパントを用いることもできる。ヒ素、アンチモン等のｎ型ドーパントを用いたときの濃度はリンを用いたときと同等である。
また上記第２ｎ型領域ｎ２は、上記半導体基板１１にイオン注入により形成されたものであってもよい。 On the semiconductor substrate 11 on the other side of the thyristor gate electrode 22, a second n-type region n2 (fourth region) made of an epitaxial growth layer obtained by introducing an n-type dopant is formed.
In the second n-type region n2, for example, phosphorus (P) is used as a dopant, and the concentration is set to 5 × 10 20 cm −3 , for example. This concentration is preferably about 1 × 10 18 cm −3 to 1 × 10 21 cm −3, but it needs to be higher than the dopant concentration of the second p-type region p 2, and the film thickness is the surface of the semiconductor substrate 11. However, it is important that the second n-type region n2 has a film thickness that functions as a cathode electrode.
Further, n-type dopants such as arsenic and antimony can be used instead of phosphorus. The concentration when n-type dopants such as arsenic and antimony are used is equivalent to that when phosphorus is used.
The second n-type region n2 may be formed in the semiconductor substrate 11 by ion implantation.

また、上記第１ｐ型領域ｐ１表面、上記第２ｎ型領域ｎ２表面、上記サイリスタゲート電極２２上に、低抵抗化のために、金属シリサイド層（図示せず）を形成してもよい。金属シリサイドには、チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等、通常のＭＯＳデバイス等に用いられている金属シリサイドを用いることができる。   In addition, a metal silicide layer (not shown) may be formed on the surface of the first p-type region p1, the surface of the second n-type region n2, and the thyristor gate electrode 22 to reduce the resistance. As the metal silicide, a metal silicide used in a normal MOS device or the like, such as titanium silicide, cobalt silicide, nickel silicide, or the like can be used.

上記半導体装置２では、第１ｎ型領域ｎ１は、第２ｐ型領域ｐ２の一部上にエピタキシャル成長させたエピタキシャル成長層および該エピタキシャル成長層の下部の第２ｐ型領域ｐ２の一部に、素子分離領域１３（１３−２）の側壁部に一端が接合するように形成されていることから、第１ｐ型領域ｐ１と第２ｐ型領域ｐ２とは第１ｎ型領域ｎ１および素子分離領域１３（１３−２）によって分離されることになる。したがって、第１ｐ型領域ｐ１と第２ｐ型領域ｐ２とはショートすることはない。
また、第１ｐ型領域ｐ１と第２ｐ型領域ｐ２間に十分な厚さの第１ｎ型領域ｎ１を有することで、例えば、第１ｎ型領域ｎ１がその表面側界面および裏面側界面に生じる空乏層の厚さよりも厚く形成されていることで、第１ｐ型領域ｐ１と第２ｐ型領域ｐ２間のパンチスルーの発生を無くすことができる。
よって、第１ｐ型領域ｐ１と第１ｎ型領域ｎ１と第２ｐ型領域ｐ２と第２ｎ型領域ｎ２とが順に接合されたサイリスタにおける第１ｐ型領域ｐ１と第１ｎ型領域ｎ１との接合、第１ｎ型領域ｎ１と第２ｐ型領域ｐ２との接合が機能することができるので、正常なサイリスタ特性を得ることができる。 In the semiconductor device 2, the first n-type region n 1 includes the element isolation region 13 (on the epitaxial growth layer epitaxially grown on a part of the second p-type region p 2 and a part of the second p-type region p 2 below the epitaxial growth layer. 13-2) is formed so that one end thereof is joined to the side wall portion. Therefore, the first p-type region p1 and the second p-type region p2 are defined by the first n-type region n1 and the element isolation region 13 (13-2). Will be separated. Therefore, the first p-type region p1 and the second p-type region p2 are not short-circuited.
In addition, since the first n-type region n1 having a sufficient thickness is provided between the first p-type region p1 and the second p-type region p2, for example, the depletion layer in which the first n-type region n1 is generated at the front-side interface and the back-side interface. As a result, the occurrence of punch-through between the first p-type region p1 and the second p-type region p2 can be eliminated.
Therefore, the junction of the first p-type region p1 and the first n-type region n1 in the thyristor in which the first p-type region p1, the first n-type region n1, the second p-type region p2, and the second n-type region n2 are sequentially joined, the first n Since the junction between the type region n1 and the second p-type region p2 can function, normal thyristor characteristics can be obtained.

次に、本発明の半導体装置（第２半導体装置）に係る一実施の形態（実施例）を、図３の概略構成断面図によって説明する。   Next, an embodiment (example) according to the semiconductor device (second semiconductor device) of the present invention will be described with reference to the schematic configuration cross-sectional view of FIG.

図３に示すように、半導体基板１１に、サイリスタＴ３を形成する素子形成領域１２を分離するための素子分離領域１３が形成されている。上記半導体基板１１には例えばシリコン基板を用いる。上記素子分離領域１３は、例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）、ＳＴＩ（Shallow Trench Isolation）、ＤＴＩ（Deep Trench Isolation）などの技術により形成されたものである。   As shown in FIG. 3, an element isolation region 13 for isolating the element formation region 12 for forming the thyristor T3 is formed in the semiconductor substrate 11. For example, a silicon substrate is used as the semiconductor substrate 11. The element isolation region 13 is formed by a technique such as LOCOS (Local Oxidation of Silicon), STI (Shallow Trench Isolation), or DTI (Deep Trench Isolation).

この素子形成領域１２およびその上部に、第１伝導型（ｐ型）の第１ｐ型領域ｐ１（第１領域）と、前記第１伝導型とは逆伝導の第２伝導型（ｎ型）の第１ｎ型領域ｎ１（第２領域）と、第１伝導型（ｐ型）の第２ｐ型領域ｐ２（第３領域）と、第２伝導型（ｎ型）の第２ｎ型領域ｎ２（第４領域）とが順に接合されたサイリスタＴ４で構成される半導体装置３が形成されている。
ここでは、第１伝導型をｐ型、第２伝導型をｎ型として説明するが、逆に第１伝導型をｎ型、第２伝導型をｐ型としてもよい。 A first conductivity type (p-type) first p-type region p1 (first region) and a second conductivity type (n-type) opposite to the first conductivity type are formed in the element formation region 12 and the upper portion thereof. The first n-type region n1 (second region), the first conductivity type (p-type) second p-type region p2 (third region), and the second conductivity-type (n-type) second n-type region n2 (fourth) A semiconductor device 3 is formed which is composed of a thyristor T4 that is sequentially joined to the region.
Here, the first conductivity type is described as p-type and the second conductivity type is described as n-type, but conversely, the first conductivity type may be n-type and the second conductivity type may be p-type.

以下、その詳細を説明する。
上記素子形成領域１２の下部には、例えばｎウエル領域（図示せず）が形成されていてもよい。さらに、半導体基板１１の素子形成領域１２の上部に第１伝導型（ｐ型）の領域が形成されている。このｐ型領域がサイリスタの第２ｐ型領域ｐ２（第３領域）になっている。この第２ｐ型領域ｐ２はホウ素（Ｂ）をドーピングして形成され、その濃度は、例えば５×１０18ｃｍ-3であり、１×１０18ｃｍ-3から１×１０19ｃｍ-3程度が望ましい。基本的には、後に説明する第２伝導型（ｎ型）の第１ｎ型領域ｎ１のドーパント濃度より低いことが必要である。また、上記ｐ型ドーパントは、ホウ素（Ｂ）の他にインジウム（Ｉｎ）等のｐ型ドーパントを用いることができる。インジウムを用いたときの濃度はホウ素を用いたときと同等である。 Details will be described below.
For example, an n-well region (not shown) may be formed below the element formation region 12. Further, a first conductivity type (p-type) region is formed above the element formation region 12 of the semiconductor substrate 11. This p-type region is the second p-type region p2 (third region) of the thyristor. The second p-type region p2 is formed by doping with boron (B), and the concentration thereof is, for example, 5 × 10 18 cm −3, which is about 1 × 10 18 cm −3 to 1 × 10 19 cm −3. desirable. Basically, it must be lower than the dopant concentration of the first n-type region n1 of the second conductivity type (n-type) described later. The p-type dopant may be a p-type dopant such as indium (In) in addition to boron (B). The concentration when using indium is the same as when using boron.

上記半導体基板１１上には、ゲート絶縁膜２１が形成されている。このゲート絶縁膜２１は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さに成膜されている。
なお、上記ゲート絶縁膜２１は、酸化シリコン（ＳｉＯ2）に限らず、窒化酸化シリコン（ＳｉＯＮ）はもちろんのこと、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）など通常のＣＭＯＳにおいて検討されているゲート絶縁膜材料を用いることもできる。 A gate insulating film 21 is formed on the semiconductor substrate 11. The gate insulating film 21 is formed of, for example, a silicon oxide (SiO 2 ) film and has a thickness of about 1 nm to 10 nm.
The gate insulating film 21 is not limited to silicon oxide (SiO 2 ), but also silicon nitride oxide (SiON), hafnium oxide (HfO 2 ), nitrided hafnium oxide (HfON), and aluminum oxide (Al 2 O). 3 ), a gate insulating film material that has been studied in a normal CMOS, such as hafnium silicate (HfSiO), hafnium nitride silicate (HfSiON), or lanthanum oxide (La 2 O 3 ) can also be used.

上記ゲート絶縁膜２１上には、サイリスタゲート電極２２が形成されえている。上記サイリスタゲート電極２２は、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム（ＳｉＧｅ）などで形成することもできる。   A thyristor gate electrode 22 can be formed on the gate insulating film 21. The thyristor gate electrode 22 is usually made of polycrystalline silicon. Alternatively, it can be a metal gate electrode, or can be formed of silicon germanium (SiGe) or the like.

また、上記サイリスタゲート電極２２上にハードマスクとして、酸化シリコン（ＳｉＯ2）膜または窒化シリコン（Ｓｉ3Ｎ4）膜等が形成されていてもよい。 Further, a silicon oxide (SiO 2 ) film, a silicon nitride (Si 3 N 4 ) film, or the like may be formed on the thyristor gate electrode 22 as a hard mask.

サイリスタゲート電極２２の側壁には、サイドウォール２３、２４が形成されている。上記サイドウォール２３、２４は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）のどちらで形成してもよく、またそれらの積層膜で形成してもよい。 Sidewalls 23 and 24 are formed on the side wall of the thyristor gate electrode 22. The sidewalls 23 and 24 may be formed of either silicon oxide (SiO 2 ) or silicon nitride (Si 3 N 4 ), or may be formed of a laminated film thereof.

上記サイリスタゲート電極２２の一方側には、第２伝導型（ｎ型）の第１ｎ型領域ｎ１（第２領域）が形成されている。この第１ｎ型領域ｎ１は、上記第２ｐ型領域ｐ２（第３領域）の一部上にエピタキシャル成長させたエピタキシャル成長層で形成されている。
上記第１ｎ型領域ｎ１は、濃度は例えば１．５×１０19ｃｍ-3となっている。この濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要であり、また下記に説明する第１ｐ型領域ｐ１（第１領域）より低いことが必要である。また、リンの代わりにヒ素、アンチモン等のｎ型ドーパントを用いることもできる。ヒ素、アンチモン等のｎ型ドーパントを用いたときの濃度はリンを用いたときと同等である。
また上記第１ｎ型領域ｎ１の膜厚は、例えばエピタキシャル成長層部分の膜厚で５０ｎｍ〜３００ｎｍ程度が望ましい。
また、上記第１ｎ型領域ｎ１（第２領域）は、上記サイドウォール２４の側壁に接合されている。 On one side of the thyristor gate electrode 22, a first n-type region n1 (second region) of the second conductivity type (n-type) is formed. The first n-type region n1 is formed of an epitaxial growth layer epitaxially grown on a part of the second p-type region p2 (third region).
The concentration of the first n-type region n1 is, for example, 1.5 × 10 19 cm −3 . This concentration is preferably about 1 × 10 18 cm −3 to 1 × 10 21 cm −3, but it needs to be higher than the dopant concentration of the second p-type region p2, and the first p-type region described below It is necessary to be lower than p1 (first region). Further, n-type dopants such as arsenic and antimony can be used instead of phosphorus. The concentration when n-type dopants such as arsenic and antimony are used is equivalent to that when phosphorus is used.
The film thickness of the first n-type region n1 is desirably about 50 nm to 300 nm, for example, as the film thickness of the epitaxial growth layer portion.
The first n-type region n1 (second region) is joined to the sidewall of the sidewall 24.

上記第１ｎ型領域ｎ１上には、第１伝導型（ｐ型）の第１ｐ型領域ｐ１（第１領域）が形成されている。
この第１ｐ型領域ｐ１は、上記第１ｎ型領域ｎ１上に形成され、かつ上記第１ｐ型領域ｐ１が形成される上記第１ｎ型領域ｎ１面において上記第１ｐ型領域ｐ１の側周囲に上記第１ｎ型領域ｎ１が存在するように形成されている。
この第１ｐ型領域ｐ１は、例えば選択エピタキシャル成長により形成され、膜中のホウ素（Ｂ）濃度が例えば１×１０20ｃｍ-3となっている。上記ドーパント（ホウ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。
また上記膜厚は、例えばエピタキシャル成長層部分の膜厚で５０ｎｍ〜３００ｎｍ程度が望ましいが、第１ｐ型領域ｐ１がアノード電極として機能を果たせる範囲であればよい。
したがって、上記第１ｐ型領域ｐ１は上記サイドウォール２４の側壁に接合されていない。なお、上記第１ｎ型領域ｎ１が上記サイドウォール２４の側壁に接合されているならば、上記第１ｐ型領域ｐ１は上記サイドウォール２４の側壁に接合されていてもよい。 A first p-type region p1 (first region) of the first conductivity type (p-type) is formed on the first n-type region n1.
The first p-type region p1 is formed on the first n-type region n1 and the first n-type region n1 surface on which the first p-type region p1 is formed has a first p-type region p1 around the side of the first p-type region p1. The 1n-type region n1 is formed.
The first p-type region p1 is formed, for example, by selective epitaxial growth, and the boron (B) concentration in the film is, for example, 1 × 10 20 cm −3 . The dopant (boron) concentration is preferably about 1 × 10 18 cm −3 to 1 × 10 21 cm −3 .
The film thickness of the epitaxial growth layer portion is preferably about 50 nm to 300 nm, for example, as long as the first p-type region p1 can function as an anode electrode.
Therefore, the first p-type region p1 is not joined to the sidewall of the sidewall 24. If the first n-type region n1 is bonded to the sidewall of the sidewall 24, the first p-type region p1 may be bonded to the sidewall of the sidewall 24.

上記サイリスタゲート電極２２の他方側の半導体基板１１上には、ｎ型のドーパントを導入してなるエピタキシャル成長層からなる第２ｎ型領域ｎ２（第４領域）が形成されている。
この第２ｎ型領域ｎ２は、例えばドーパントにリン（Ｐ）が用いられており、濃度は例えば５×１０20ｃｍ-3になるように設定されている。この濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要であり、またその膜厚は半導体基板１１表面から５０ｎｍから３００ｎｍ程度が望ましいが、第２ｎ型領域ｎ２がカソード電極として機能する膜厚を有していることが重要である。
また、リンの代わりにヒ素、アンチモン等のｎ型ドーパントを用いることもできる。ヒ素、アンチモン等のｎ型ドーパントを用いたときの濃度はリンを用いたときと同等である。
また上記第２ｎ型領域ｎ２は、上記半導体基板１１にイオン注入により形成されたものであってもよい。 On the semiconductor substrate 11 on the other side of the thyristor gate electrode 22, a second n-type region n2 (fourth region) made of an epitaxial growth layer obtained by introducing an n-type dopant is formed.
In the second n-type region n2, for example, phosphorus (P) is used as a dopant, and the concentration is set to 5 × 10 20 cm −3 , for example. This concentration is preferably about 1 × 10 18 cm −3 to 1 × 10 21 cm −3, but it needs to be higher than the dopant concentration of the second p-type region p 2, and the film thickness is the surface of the semiconductor substrate 11. However, it is important that the second n-type region n2 has a film thickness that functions as a cathode electrode.
Further, n-type dopants such as arsenic and antimony can be used instead of phosphorus. The concentration when n-type dopants such as arsenic and antimony are used is equivalent to that when phosphorus is used.
The second n-type region n2 may be formed in the semiconductor substrate 11 by ion implantation.

また、上記第１ｐ型領域ｐ１表面、上記第２ｎ型領域ｎ２表面、上記サイリスタゲート電極２２上に、低抵抗化のために、金属シリサイド層（図示せず）を形成してもよい。金属シリサイドには、チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等、通常のＭＯＳデバイス等に用いられている金属シリサイドを用いることができる。   In addition, a metal silicide layer (not shown) may be formed on the surface of the first p-type region p1, the surface of the second n-type region n2, and the thyristor gate electrode 22 to reduce the resistance. As the metal silicide, a metal silicide used in a normal MOS device or the like, such as titanium silicide, cobalt silicide, nickel silicide, or the like can be used.

上記半導体装置４では、上記第１ｐ型領域ｐ１は、第１ｎ型領域ｎ１上に形成され、かつ第１ｐ型領域ｐ１が形成される第１ｎ型領域ｎ１面において第１ｐ型領域ｐ１の側周囲に第１ｎ型領域ｎ１が存在するように形成されていることから、第１ｐ型領域ｐ１と第２ｐ型領域ｐ２とは第１ｎ型領域ｎ１によって分離されることになる。したがって、第１ｐ型領域ｐ１と第２ｐ型領域ｐ２とはショートすることはない。
また、第１ｐ型領域ｐ１と第２ｐ型領域ｐ２間に十分な厚さの第１ｎ型領域ｎ１を有することで、例えば、第１ｎ型領域ｎ１がその表面側界面および裏面側界面に生じる空乏層の厚さよりも厚く形成されていることで、第１ｐ型領域ｐ１と第２ｐ型領域ｐ２間のパンチスルーの発生を無くすことができる。
よって、第１ｐ型領域ｐ１と第１ｎ型領域ｎ１と第２ｐ型領域ｐ２と第２ｎ型領域ｎ２とが順に接合されたサイリスタにおける第１ｐ型領域ｐ１と第１ｎ型領域ｎ１との接合、第１ｎ型領域ｎ１と第２ｐ型領域ｐ２との接合が機能することができるので、正常なサイリスタ特性を得ることができる。 In the semiconductor device 4, the first p-type region p1 is formed on the first n-type region n1 and around the first p-type region p1 on the surface of the first n-type region n1 where the first p-type region p1 is formed. Since the first n-type region n1 is formed, the first p-type region p1 and the second p-type region p2 are separated by the first n-type region n1. Therefore, the first p-type region p1 and the second p-type region p2 are not short-circuited.
In addition, since the first n-type region n1 having a sufficient thickness is provided between the first p-type region p1 and the second p-type region p2, for example, the depletion layer in which the first n-type region n1 is generated at the front-side interface and the back-side interface. As a result, the occurrence of punch-through between the first p-type region p1 and the second p-type region p2 can be eliminated.
Therefore, the junction of the first p-type region p1 and the first n-type region n1 in the thyristor in which the first p-type region p1, the first n-type region n1, the second p-type region p2, and the second n-type region n2 are sequentially joined, the first n Since the junction between the type region n1 and the second p-type region p2 can function, normal thyristor characteristics can be obtained.

さらに上記半導体装置２では、エピタキシャル成長で欠陥の生じやすい第１ｐ型領域ｐ１と第１ｎ型領域ｎ１のそれぞれのファセット領域が接触することがないため、第１ｐ型領域ｐ１と第１ｎ型領域ｎ１との接合リーク電流を減少させることができる。その結果、サイリスタ電気特性のバラつきやオフ（off）電流の増大を抑制することができる。   Further, in the semiconductor device 2, since the facet regions of the first p-type region p1 and the first n-type region n1 that are likely to cause defects due to epitaxial growth do not contact each other, the first p-type region p1 and the first n-type region n1 are not in contact with each other. Junction leakage current can be reduced. As a result, variations in thyristor electrical characteristics and an increase in off current can be suppressed.

次に、本発明の半導体装置の製造方法（第１製造方法）に係る一実施の形態（実施例）を、図４〜図６の製造工程断面図によって説明する。この第１製造方法は、前記第１半導体装置の第１実施例の半導体装置１を製造する方法の一例である。   Next, an embodiment (example) according to the method for manufacturing a semiconductor device (first manufacturing method) of the present invention will be described with reference to the manufacturing process cross-sectional views of FIGS. This first manufacturing method is an example of a method for manufacturing the semiconductor device 1 of the first embodiment of the first semiconductor device.

図４（１）に示すように、半導体基板１１を用意する。この半導体基板１１には例えばシリコン基板を用いる。そして上記半導体基板１１に素子形成領域１２を分離する素子分離領域１３を形成する。この素子分離領域１３は、例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）、ＳＴＩ（Shallow Trench Isolation）、ＤＴＩ（Deep Trench Isolation）などの技術により形成される。上記素子形成領域１２の下部には、例えばｎウエル領域（図示せず）が形成されていてもよい。   As shown in FIG. 4A, a semiconductor substrate 11 is prepared. For example, a silicon substrate is used as the semiconductor substrate 11. Then, an element isolation region 13 for isolating the element formation region 12 is formed in the semiconductor substrate 11. The element isolation region 13 is formed by a technique such as LOCOS (Local Oxidation of Silicon), STI (Shallow Trench Isolation), or DTI (Deep Trench Isolation). For example, an n-well region (not shown) may be formed below the element formation region 12.

その後、半導体基板１１の素子形成領域１２の上部を第１伝導型（ｐ型）の領域に形成する。このｐ型領域がサイリスタの第２ｐ型領域ｐ２（第３領域）になる。このイオン注入条件の一例としては、ドーパントにｐ型ドーパントであるホウ素（Ｂ）を用い、濃度は、例えば５×１０18ｃｍ-3であり、１×１０18ｃｍ-3から１×１０19ｃｍ-3程度が望ましい。基本的には、後に形成される第２伝導型（ｎ型）の第１ｎ型領域のドーパント濃度より低いことが必要である。
また、上記ｐ型ドーパントは、ホウ素（Ｂ）の他にインジウム（Ｉｎ）等のｐ型ドーパントを用いることができる。インジウムを用いたときの濃度はホウ素を用いたときと同等である。 Thereafter, the upper portion of the element formation region 12 of the semiconductor substrate 11 is formed in a first conductivity type (p-type) region. This p-type region becomes the second p-type region p2 (third region) of the thyristor. As an example of this ion implantation condition, boron (B) which is a p-type dopant is used as a dopant, and the concentration is, for example, 5 × 10 18 cm −3 , and 1 × 10 18 cm −3 to 1 × 10 19 cm. About -3 is desirable. Basically, it must be lower than the dopant concentration of the first n-type region of the second conductivity type (n-type) to be formed later.
The p-type dopant may be a p-type dopant such as indium (In) in addition to boron (B). The concentration when using indium is the same as when using boron.

次に、図４（２）に示すように、上記半導体基板１１上にゲート絶縁膜２１を形成する。このゲート絶縁膜２１は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さに成膜される。なお、上記ゲート絶縁膜２１は、酸化シリコン（ＳｉＯ2）に限らず、窒化酸化シリコン（ＳｉＯＮ）はもちろんのこと、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）など通常のＣＭＯＳにおいて検討されているゲート絶縁膜材料を用いることもできる。 Next, as shown in FIG. 4B, a gate insulating film 21 is formed on the semiconductor substrate 11. The gate insulating film 21 is formed of, for example, a silicon oxide (SiO 2 ) film and is formed to a thickness of about 1 nm to 10 nm. The gate insulating film 21 is not limited to silicon oxide (SiO 2 ), but also silicon nitride oxide (SiON), hafnium oxide (HfO 2 ), nitrided hafnium oxide (HfON), and aluminum oxide (Al 2 O). 3 ), a gate insulating film material that has been studied in a normal CMOS, such as hafnium silicate (HfSiO), hafnium nitride silicate (HfSiON), or lanthanum oxide (La 2 O 3 ) can also be used.

次に、上記ゲート絶縁膜２１上にサイリスタゲート電極２２を形成する。上記サイリスタゲート電極２２は、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム（ＳｉＧｅ）などで形成することもできる。   Next, a thyristor gate electrode 22 is formed on the gate insulating film 21. The thyristor gate electrode 22 is usually made of polycrystalline silicon. Alternatively, it can be a metal gate electrode, or can be formed of silicon germanium (SiGe) or the like.

上記サイリスタゲート電極２２は、例えば、上記ゲート絶縁膜２１上にゲート電極形成膜を成膜した後、通常のレジスト塗布、リソグラフィー技術によるエッチングマスクの形成、そのエッチングマスクを用いたエッチング技術により、上記ゲート電極形成膜をエッチング加工されて形成される。このエッチング技術には、通常のドライエッチング技術を用いることができる。もしくはウエットエッチングにより形成することも可能である。また、ゲート電極形成膜上にハードマスクとして、酸化シリコン（ＳｉＯ2）膜または窒化シリコン（Ｓｉ3Ｎ4）膜等を形成してもよい。 The thyristor gate electrode 22 is formed by, for example, forming a gate electrode forming film on the gate insulating film 21, then applying a normal resist, forming an etching mask by a lithography technique, and etching technique using the etching mask. The gate electrode formation film is formed by etching. For this etching technique, a normal dry etching technique can be used. Alternatively, it can be formed by wet etching. Further, a silicon oxide (SiO 2 ) film, a silicon nitride (Si 3 N 4 ) film, or the like may be formed on the gate electrode formation film as a hard mask.

次に、上記サイリスタゲート電極２２の側壁にサイドウォール２３、２４を形成する。例えば、サイリスタゲート電極２２を被覆するようにサイドウォール形成膜を成膜した後、このサイドウォール形成膜をエッチバックすることで、サイリスタゲート電極２２の側壁に上記サイドウォール２３、２４を形成することができる。上記サイドウォール２３、２４は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）のどちらで形成してもよく、またそれらの積層膜で形成してもよい。
続いて、活性化のアニールとして例えば９００℃に加熱した後直ちに冷却過程に入る、例えば９００℃に加熱した後１秒未満で冷却過程に入るスパイクアニールを行う。 Next, sidewalls 23 and 24 are formed on the sidewalls of the thyristor gate electrode 22. For example, after forming a sidewall formation film so as to cover the thyristor gate electrode 22, the sidewall formation film is etched back to form the sidewalls 23 and 24 on the sidewall of the thyristor gate electrode 22. Can do. The sidewalls 23 and 24 may be formed of either silicon oxide (SiO 2 ) or silicon nitride (Si 3 N 4 ), or may be formed of a laminated film thereof.
Subsequently, as annealing for activation, for example, spike annealing is performed immediately after heating to 900 ° C., for example, spike annealing is performed in which the cooling process is started in less than 1 second after heating to 900 ° C., for example.

次に、図４（３）に示すように、上記サイリスタゲート電極２２の一方側の上記第２ｐ型領域ｐ２上に開口部３２を有する第１エピタキシャル成長マスク３１を形成する。
この第１エピタキシャル成長マスク３１を形成するには、例えば、上記サイリスタゲート電極２２、サイドウォール２３、２４等を被覆するように、マスク形成膜を形成する。このマスク形成膜は、例えば窒化シリコン膜を２０ｎｍの厚さに堆積して形成する。
その後、通常のレジスト塗布、リソグラフィー技術によって、上記サイリスタゲート電極２２の一方側の上記第２ｐ型領域ｐ２上に開口部を有するレジストからなるマスク（図示せず）を形成し、それをエッチングマスクに用いて、上記第１エピタキシャル成長マスク３１を形成する。これによって、第１ｎ型領域が形成される領域の上記第２ｐ型領域ｐ２が露出される。
上記第１エピタキシャル成長マスク３１には、一例として窒化シリコン膜を用いたが、エピタキシャル成長時に選択性が維持できる膜種であれば、窒化シリコン以外の膜種、例えば酸化シリコン、酸窒化シリコン等の絶縁膜であってもよい。 Next, as shown in FIG. 4 (3), a first epitaxial growth mask 31 having an opening 32 is formed on the second p-type region p 2 on one side of the thyristor gate electrode 22.
In order to form the first epitaxial growth mask 31, for example, a mask formation film is formed so as to cover the thyristor gate electrode 22, the sidewalls 23 and 24, and the like. This mask formation film is formed, for example, by depositing a silicon nitride film to a thickness of 20 nm.
Thereafter, a resist mask (not shown) having an opening is formed on the second p-type region p2 on one side of the thyristor gate electrode 22 by a normal resist coating and lithography technique, and this is used as an etching mask. By using this, the first epitaxial growth mask 31 is formed. As a result, the second p-type region p2 in the region where the first n-type region is formed is exposed.
As the first epitaxial growth mask 31, a silicon nitride film is used as an example. However, any film type other than silicon nitride, for example, an insulating film such as silicon oxide or silicon oxynitride, can be used as long as selectivity can be maintained during epitaxial growth. It may be.

次に、図５（４）に示すように、上記第１エピタキシャル成長マスク３１を用いた選択エピタキシャル成長技術により、上記開口部３２の半導体基板１１（第２ｐ型領域ｐ２）上にノンドープのエピタキシャル成長層３３を形成する。
このエピタキシャル成長層３３は、これに形成される第１ｎ型領域ｎ１および第１ｐ型領域ｐ１を合わせた膜厚に形成される。例えば、第１ｐ型領域ｐ１の厚さを１００ｎｍ、第１ｎ型領域ｎ１の厚さを１００ｎｍとしたい場合、エピタキシャル成長層３３の膜厚は２００ｎｍとする。このエピタキシャル成長層３３の膜厚は１００ｎｍから６００ｎｍが望ましい。
また、後述する第１ｐ型領域ｐ１を形成するイオン注入のときに第１ｐ型領域ｐ１と第２ｐ型領域ｐ２とがつながらないようにするため、この選択エピタキシャル成長はサイドウォール２４の側壁に沿って成長するように行う。 Next, as shown in FIG. 5 (4), a non-doped epitaxial growth layer 33 is formed on the semiconductor substrate 11 (second p-type region p 2) in the opening 32 by a selective epitaxial growth technique using the first epitaxial growth mask 31. Form.
The epitaxial growth layer 33 is formed to have a film thickness including the first n-type region n1 and the first p-type region p1 formed thereon. For example, when it is desired to set the thickness of the first p-type region p1 to 100 nm and the thickness of the first n-type region n1 to 100 nm, the thickness of the epitaxial growth layer 33 is set to 200 nm. The film thickness of the epitaxial growth layer 33 is desirably 100 nm to 600 nm.
Further, in order to prevent the first p-type region p1 and the second p-type region p2 from being connected at the time of ion implantation for forming the first p-type region p1 described later, this selective epitaxial growth is performed along the side wall of the sidewall 24. Do as follows.

次に、図５（５）に示すように、通常のレジスト塗布、リソグラフィー技術により、上記サイリスタゲート電極２２と素子形成領域１３（１３−２）との間の第２ｐ型領域ｐ２（エピタキシャル成長層３３）上を開口したイオン注入マスク（図示せず）を形成する。
次いで、上記イオン注入マスクを用いたイオン注入技術により、上記エピタキシャル成長層３３の表面から所定の距離をおいてかつ上記素子分離領域１３（１３−２）の側壁部に一端が接合するように第２導電型（ｎ型）の不純物をイオン注入して上記第１ｎ型領域ｎ１（第２領域）を形成する。この第１ｎ型領域ｎ１の他端はサイドウォール２４の側壁に接合されている。 Next, as shown in FIG. 5 (5), the second p-type region p2 (epitaxial growth layer 33) between the thyristor gate electrode 22 and the element formation region 13 (13-2) is formed by ordinary resist coating and lithography techniques. ) An ion implantation mask (not shown) having an upper opening is formed.
Next, by an ion implantation technique using the ion implantation mask, a second distance is formed so that one end is bonded to the side wall portion of the element isolation region 13 (13-2) at a predetermined distance from the surface of the epitaxial growth layer 33. The first n-type region n1 (second region) is formed by ion implantation of a conductivity type (n-type) impurity. The other end of the first n-type region n1 is joined to the sidewall of the sidewall 24.

上記イオン注入条件は、例えばドーパントにリン（Ｐ）を用い、濃度が例えば１．５×１０19ｃｍ-3になるように設定する。このような濃度にイオン注入するには、例えば、リンを用いる場合、注入エネルギーを１００ｋｅＶ、注入量を５×１０13ｃｍ-2に設定する。この濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましく、次に形成される第１ｐ型領域ｐ１のドーパント濃度より低いことが必要である。また上記第２ｐ型領域ｐ２のドーパント濃度より高いことが好ましい。
また、リンの代わりにヒ素、アンチモン等のｎ型ドーパントを用いることもできる。ヒ素、アンチモン等のｎ型ドーパントを用いたときの濃度はリンを用いたときと同等である。 The ion implantation conditions are set so that, for example, phosphorus (P) is used as a dopant and the concentration is, for example, 1.5 × 10 19 cm −3 . In order to implant ions at such a concentration, for example, when phosphorus is used, the implantation energy is set to 100 keV and the implantation amount is set to 5 × 10 13 cm −2 . This concentration is desirably about 1 × 10 18 cm −3 to 1 × 10 21 cm −3 and needs to be lower than the dopant concentration of the first p-type region p1 to be formed next. Further, it is preferably higher than the dopant concentration of the second p-type region p2.
Further, n-type dopants such as arsenic and antimony can be used instead of phosphorus. The concentration when n-type dopants such as arsenic and antimony are used is equivalent to that when phosphorus is used.

次に、図６（６）に示すように、上記イオン注入マスク（図示せず）を用いたイオン注入技術により、上記エピタキシャル成長層３３および該エピタキシャル成長層３３の下部の上記第２ｐ型領域ｐ２に、上記素子分離領域１３（１３−２）の側壁部に一端が接合するように第１導電型（ｐ型）の不純物をイオン注入して上記第１ｎ型領域ｎ１の上部に上記第１ｐ型領域ｐ１（第１領域）を形成する。
このイオン注入条件は、例えばドーパントにホウ素、インジウム等のｐ型不純物を用い、濃度は例えば１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。例えば、ホウ素を用いたイオン注入の場合、例えば、注入エネルギーを５ｋｅＶ、注入量を１×１０15ｃｍ-2に設定する。
そして、上記第１ｐ型領域ｐ１と上記第１ｎ型領域ｎ１の接合は、例えばエピタキシャル成長層３３表面から１００ｎｍの位置に形成されるように、上記第１ｐ型領域ｐ１と上記第１ｎ型領域ｎ１のイオン注入エネルギーを調整する。接合深さは上記第１ｎ型領域ｎ１の空乏層幅よりも、半導体基板１１から接合位置の距離が大きくなるように設計し、半導体基板１１表面から５０ｎｍから２００ｎｍ程度の位置になることが望ましい。
その後、上記イオン注入マスクを除去する。 Next, as shown in FIG. 6 (6), by the ion implantation technique using the ion implantation mask (not shown), the epitaxial growth layer 33 and the second p-type region p 2 below the epitaxial growth layer 33 are formed. A first conductivity type (p-type) impurity is ion-implanted so that one end is joined to the side wall of the element isolation region 13 (13-2), and the first p-type region p1 is formed above the first n-type region n1. (First region) is formed.
As for the ion implantation conditions, for example, a p-type impurity such as boron or indium is used as a dopant, and the concentration is desirably about 1 × 10 18 cm −3 to 1 × 10 21 cm −3 . For example, in the case of ion implantation using boron, for example, the implantation energy is set to 5 keV and the implantation amount is set to 1 × 10 15 cm −2 .
The junction between the first p-type region p1 and the first n-type region n1 is, for example, an ion of the first p-type region p1 and the first n-type region n1 so as to be formed at a position of 100 nm from the surface of the epitaxial growth layer 33. Adjust injection energy. The junction depth is designed so that the distance from the semiconductor substrate 11 to the junction position is larger than the depletion layer width of the first n-type region n1, and is preferably about 50 to 200 nm from the surface of the semiconductor substrate 11.
Thereafter, the ion implantation mask is removed.

続いて、活性化のアニールとして例えば９００℃に加熱した後直ちに冷却過程に入る、例えば９００℃に加熱した後１秒未満で冷却過程に入るスパイクアニールを行う。このときの条件はドーパントの活性化が行える範囲でよい。
また、第１ｐ型領域ｐ１と第１ｎ型領域ｎ１のイオン注入の順序はどちらが先でもよい。 Subsequently, as annealing for activation, for example, spike annealing is performed immediately after heating to 900 ° C., for example, spike annealing is performed in which the cooling process is started in less than 1 second after heating to 900 ° C., for example. The conditions at this time may be within a range where the dopant can be activated.
Moreover, whichever may be the first ion implantation order of the first p-type region p1 and the first n-type region n1.

次に、図６（７）に示すように、上記サイリスタゲート電極２２の他方側の上記第２ｐ型領域ｐ２上に開口部３５を有する第２エピタキシャル成長マスク３４を形成する。
この第２エピタキシャル成長マスク３４は、例えば、上記第１エピタキシャル成長マスク３１、第１ｐ型領域ｐ１等を被覆するように、マスク形成膜を形成する。このマスク形成膜は、例えば窒化シリコン膜を２０ｎｍの厚さに堆積して形成する。 Next, as shown in FIG. 6 (7), a second epitaxial growth mask 34 having an opening 35 is formed on the second p-type region p 2 on the other side of the thyristor gate electrode 22.
For the second epitaxial growth mask 34, for example, a mask formation film is formed so as to cover the first epitaxial growth mask 31, the first p-type region p1, and the like. This mask formation film is formed, for example, by depositing a silicon nitride film to a thickness of 20 nm.

その後、通常のレジスト塗布、リソグラフィー技術によって、上記サイリスタゲート電極２２の他方側の上記第２ｐ型領域ｐ２上に開口部を有するレジストからなるマスク（図示せず）を形成し、それをエッチングマスクに用いて、上記第２エピタキシャル成長マスク３４を形成する。なお、第２エピタキシャル成長マスク３４に形成される上記開口部３５は、その下層の上記第１エピタキシャル成長マスク３１にも形成される。これによって、第２ｎ型領域が形成される領域の上記第２ｐ型領域ｐ２が露出される。
上記第２エピタキシャル成長マスク３４には、一例として窒化シリコン膜を用いたが、エピタキシャル成長時に選択性が維持できる膜種であれば、窒化シリコン以外の膜種、例えば酸化シリコン、酸窒化シリコン等の絶縁膜であってもよい。 Thereafter, a resist mask (not shown) having an opening is formed on the second p-type region p2 on the other side of the thyristor gate electrode 22 by ordinary resist coating and lithography techniques, and this is used as an etching mask. By using this, the second epitaxial growth mask 34 is formed. The opening 35 formed in the second epitaxial growth mask 34 is also formed in the first epitaxial growth mask 31 below it. As a result, the second p-type region p2 in the region where the second n-type region is formed is exposed.
As the second epitaxial growth mask 34, a silicon nitride film is used as an example. However, any film type other than silicon nitride, for example, an insulating film such as silicon oxide or silicon oxynitride, can be used as long as selectivity can be maintained during epitaxial growth. It may be.

次に、上記第２エピタキシャル成長マスク３４を用いた選択エピタキシャル成長技術により、上記開口部３５の半導体基板１１（第２ｐ型領域ｐ２）上にｎ型不純物（例えば、リン、ヒ素等）をドーピングしたエピタキシャル成長層からなる第２ｎ型領域ｎ２（第４領域）を形成する。このエピタキシャル成長におけるドーピングガスには、ホスフィン（ＰＨ3）、アルシン（ＡｓＨ3）や有機ソースなど、ｎ型不純物を含むガスを用いることができる。
また、このときのドーパント濃度は、例えば１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。また、第２ｎ型領域ｎ２の膜厚は、５０ｎｍから３００ｎｍが望ましく、第２ｎ型領域ｎ２がカソード電極として機能を果たせる範囲の膜厚であればよい。 Next, an epitaxial growth layer in which an n-type impurity (for example, phosphorus, arsenic, etc.) is doped on the semiconductor substrate 11 (second p-type region p2) of the opening 35 by a selective epitaxial growth technique using the second epitaxial growth mask 34. A second n-type region n2 (fourth region) is formed. As a doping gas in this epitaxial growth, a gas containing an n-type impurity such as phosphine (PH 3 ), arsine (AsH 3 ), or an organic source can be used.
Further, the dopant concentration at this time is preferably about 1 × 10 18 cm −3 to 1 × 10 21 cm −3 , for example. Further, the film thickness of the second n-type region n2 is preferably 50 nm to 300 nm, and may be a film thickness within a range where the second n-type region n2 can function as a cathode electrode.

上記第２ｎ型領域ｎ２は、上記第１エピタキシャル成長マスク３４、第１エピタキシャル成長層３３を形成する前に行うことも可能である。この場合、先に第２エピタキシャル成長マスク３４を形成して第２ｎ型領域ｎ２を形成し、その後、第１エピタキシャル成長マスク３１、第１エピタキシャル成長層３３を形成し、イオン注入により第１ｎ型領域ｎ１と第１ｐ型領域ｐ１とを形成すればよい。
また、上記第１ｎ型領域ｎ１と第１ｐ型領域ｐ１とはどちらを先に形成してもよい。 The second n-type region n2 can be performed before the first epitaxial growth mask 34 and the first epitaxial growth layer 33 are formed. In this case, the second epitaxial growth mask 34 is formed first to form the second n-type region n2, and then the first epitaxial growth mask 31 and the first epitaxial growth layer 33 are formed, and the first n-type region n1 and the first n-type region n1 are formed by ion implantation. The 1p type region p1 may be formed.
Either the first n-type region n1 or the first p-type region p1 may be formed first.

また、上記実施例では、第１ｐ型領域ｐ１、第２ｎ型領域ｎ２の順で作製したが、第２ｎ型領域ｎ２、第１ｐ型領域ｐ１の順に形成してもよい。
また、必要に応じて、第１ｐ型領域ｐ１または第２ｎ型領域ｎ２を形成した後、いずれかまたは両方において活性化アニールを行ってもよい。活性化のアニールとして例えば加熱を１０５０℃まで行った後、直ぐに冷却工程に入るスパイクアニールを行う。このときのアニール条件は上記ドーパントの活性化が行える範囲でよい。 Moreover, in the said Example, although produced in order of the 1st p-type area | region p1 and the 2nd n-type area | region n2, you may form in order of the 2nd n-type area | region n2 and the 1st p-type area | region p1.
Further, if necessary, activation annealing may be performed in one or both of the first p-type region p1 and the second n-type region n2. As the activation annealing, for example, after heating up to 1050 ° C., spike annealing that immediately enters the cooling step is performed. The annealing conditions at this time may be within a range where the dopant can be activated.

次に、図示はしないが、各サイリスタゲート電極２２、各第１ｐ型領域ｐ１と第２ｎ型領域ｎ２を露出させるため、各領域上の上記第１エピタキシャル成長マスク３１、第２エピタキシャル成長マスク３４を除去する。そして、層間絶縁膜（図示せず）を形成する前に、各露出された第１ｐ型領域ｐ１、第２ｎ型領域ｎ２、サイドウォールゲート電極２２上に、サリサイド工程によって金属シリサイド層を形成する。この金属シリサイド層は、例えばチタンシリサイド、コバルトシリサイドもしくはニッケルシリサイドで形成する。その後、層間絶縁膜を形成し、通常のＣＭＯＳ工程と同様の配線工程を行う。   Next, although not shown, in order to expose each thyristor gate electrode 22, each first p-type region p1, and second n-type region n2, the first epitaxial growth mask 31 and the second epitaxial growth mask 34 on each region are removed. . Then, before forming an interlayer insulating film (not shown), a metal silicide layer is formed on each exposed first p-type region p1, second n-type region n2, and sidewall gate electrode 22 by a salicide process. This metal silicide layer is formed of, for example, titanium silicide, cobalt silicide, or nickel silicide. Thereafter, an interlayer insulating film is formed, and a wiring process similar to a normal CMOS process is performed.

上記半導体装置の製造方法（第１製造方法）では、第１ｎ型領域ｎ１は、第２ｐ型領域ｐ２の一部上にエピタキシャル成長させた第１エピタキシャル成長層３３および該第１エピタキシャル成長層３３の下部の第２ｐ型領域ｐ２の一部に、素子分離領域１３の側壁部に一端が接合するように形成されていることから、第１ｐ型領域ｐ１と第２ｐ型領域ｐ２とは、第１ｎ型領域ｎ１および素子分離領域１３によって分離されるように形成される。
このため、第１ｐ型領域ｐ１と第２ｐ型領域ｐ２とのショートを防止することができる。さらにパンチスルーの発生も防止することができる。
よって、第１ｐ型領域ｐ１（第１領域）と第１ｎ型領域ｎ１（第２領域）と第２ｐ型領域ｐ２（第３領域）と第２ｎ型領域ｎ２（第４領域）とが順に接合されたサイリスタにおける第１ｐ型領域ｐ１と第１ｎ型領域ｎ１との接合、第１ｎ型領域ｎ１と第２ｐ型領域ｐ２との接合が機能することができるので、正常なサイリスタ特性を得ることができる。 In the semiconductor device manufacturing method (first manufacturing method), the first n-type region n1 includes the first epitaxial growth layer 33 epitaxially grown on a part of the second p-type region p2, and the first epitaxial growth layer 33 below the first epitaxial growth layer 33. Since the first p-type region p1 and the second p-type region p2 are formed in a part of the 2p-type region p2 so that one end is joined to the side wall portion of the element isolation region 13, the first n-type region n1 and the first p-type region p1 It is formed so as to be isolated by the element isolation region 13.
For this reason, a short circuit between the first p-type region p1 and the second p-type region p2 can be prevented. Furthermore, the occurrence of punch-through can be prevented.
Therefore, the first p-type region p1 (first region), the first n-type region n1 (second region), the second p-type region p2 (third region), and the second n-type region n2 (fourth region) are sequentially joined. Since the junction between the first p-type region p1 and the first n-type region n1 and the junction between the first n-type region n1 and the second p-type region p2 in the thyristor can function, normal thyristor characteristics can be obtained.

次に、本発明の半導体装置の製造方法（第２製造方法）に係る一実施の形態（実施例）を、図７〜図９の製造工程断面図によって説明する。この第２製造方法は、前記第１半導体装置の第２実施例の半導体装置２を製造する方法の一例である。   Next, an embodiment (Example) according to the method for manufacturing a semiconductor device (second manufacturing method) of the present invention will be described with reference to the manufacturing process cross-sectional views of FIGS. This second manufacturing method is an example of a method for manufacturing the semiconductor device 2 of the second embodiment of the first semiconductor device.

図７（１）に示すように、半導体基板１１を用意する。この半導体基板１１には例えばシリコン基板を用いる。そして上記半導体基板１１に素子形成領域１２を分離する素子分離領域１３を形成する。この素子分離領域１３は、例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）、ＳＴＩ（Shallow Trench Isolation）、ＤＴＩ（Deep Trench Isolation）などの技術により形成される。上記素子形成領域１２の下部には、例えばｎウエル領域（図示せず）が形成されていてもよい。   As shown in FIG. 7A, a semiconductor substrate 11 is prepared. For example, a silicon substrate is used as the semiconductor substrate 11. Then, an element isolation region 13 for isolating the element formation region 12 is formed in the semiconductor substrate 11. The element isolation region 13 is formed by a technique such as LOCOS (Local Oxidation of Silicon), STI (Shallow Trench Isolation), or DTI (Deep Trench Isolation). For example, an n-well region (not shown) may be formed below the element formation region 12.

その後、半導体基板１１の素子形成領域１２の上部を第１伝導型（ｐ型）の領域に形成する。このｐ型領域がサイリスタの第２ｐ型領域ｐ２（第３領域）になる。このイオン注入条件の一例としては、ドーパントにｐ型ドーパントであるホウ素（Ｂ）を用い、濃度は、例えば５×１０18ｃｍ-3であり、１×１０18ｃｍ-3から１×１０19ｃｍ-3程度が望ましい。基本的には、後に形成される第２伝導型（ｎ型）の第１ｎ型領域のドーパント濃度より低いことが必要である。
また、上記ｐ型ドーパントは、ホウ素（Ｂ）の他にインジウム（Ｉｎ）等のｐ型ドーパントを用いることができる。インジウムを用いたときの濃度はホウ素を用いたときと同等である。 Thereafter, the upper portion of the element formation region 12 of the semiconductor substrate 11 is formed in a first conductivity type (p-type) region. This p-type region becomes the second p-type region p2 (third region) of the thyristor. As an example of this ion implantation condition, boron (B) which is a p-type dopant is used as a dopant, and the concentration is, for example, 5 × 10 18 cm −3 , and 1 × 10 18 cm −3 to 1 × 10 19 cm. About -3 is desirable. Basically, it must be lower than the dopant concentration of the first n-type region of the second conductivity type (n-type) to be formed later.
The p-type dopant may be a p-type dopant such as indium (In) in addition to boron (B). The concentration when using indium is the same as when using boron.

次に、図７（２）に示すように、上記半導体基板１１上にゲート絶縁膜２１を形成する。このゲート絶縁膜２１は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さに成膜される。なお、上記ゲート絶縁膜２１は、酸化シリコン（ＳｉＯ2）に限らず、窒化酸化シリコン（ＳｉＯＮ）はもちろんのこと、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）など通常のＣＭＯＳにおいて検討されているゲート絶縁膜材料を用いることもできる。 Next, as shown in FIG. 7B, a gate insulating film 21 is formed on the semiconductor substrate 11. The gate insulating film 21 is formed of, for example, a silicon oxide (SiO 2 ) film and is formed to a thickness of about 1 nm to 10 nm. The gate insulating film 21 is not limited to silicon oxide (SiO 2 ), but also silicon nitride oxide (SiON), hafnium oxide (HfO 2 ), nitrided hafnium oxide (HfON), and aluminum oxide (Al 2 O). 3 ), a gate insulating film material that has been studied in a normal CMOS, such as hafnium silicate (HfSiO), hafnium nitride silicate (HfSiON), or lanthanum oxide (La 2 O 3 ) can also be used.

次に、上記ゲート絶縁膜２１上にサイリスタゲート電極２２を形成する。上記サイリスタゲート電極２２は、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム（ＳｉＧｅ）などで形成することもできる。   Next, a thyristor gate electrode 22 is formed on the gate insulating film 21. The thyristor gate electrode 22 is usually made of polycrystalline silicon. Alternatively, it can be a metal gate electrode, or can be formed of silicon germanium (SiGe) or the like.

上記サイリスタゲート電極２２は、例えば、上記ゲート絶縁膜２１上にゲート電極形成膜を成膜した後、通常のレジスト塗布、リソグラフィー技術によるエッチングマスクの形成、そのエッチングマスクを用いたエッチング技術により、上記ゲート電極形成膜をエッチング加工されて形成される。このエッチング技術には、通常のドライエッチング技術を用いることができる。もしくはウエットエッチングにより形成することも可能である。また、ゲート電極形成膜上にハードマスクとして、酸化シリコン（ＳｉＯ2）膜または窒化シリコン（Ｓｉ3Ｎ4）膜等を形成してもよい。 The thyristor gate electrode 22 is formed by, for example, forming a gate electrode forming film on the gate insulating film 21, then applying a normal resist, forming an etching mask by a lithography technique, and etching technique using the etching mask. The gate electrode formation film is formed by etching. For this etching technique, a normal dry etching technique can be used. Alternatively, it can be formed by wet etching. Further, a silicon oxide (SiO 2 ) film, a silicon nitride (Si 3 N 4 ) film, or the like may be formed on the gate electrode formation film as a hard mask.

次に、上記サイリスタゲート電極２２の側壁にサイドウォール２３、２４を形成する。例えば、サイリスタゲート電極２２を被覆するようにサイドウォール形成膜を成膜した後、このサイドウォール形成膜をエッチバックすることで、サイリスタゲート電極２２の側壁に上記サイドウォール２３、２４を形成することができる。上記サイドウォール２３、２４は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）のどちらで形成してもよく、またそれらの積層膜で形成してもよい。 Next, sidewalls 23 and 24 are formed on the sidewalls of the thyristor gate electrode 22. For example, after forming a sidewall formation film so as to cover the thyristor gate electrode 22, the sidewall formation film is etched back to form the sidewalls 23 and 24 on the sidewall of the thyristor gate electrode 22. Can do. The sidewalls 23 and 24 may be formed of either silicon oxide (SiO 2 ) or silicon nitride (Si 3 N 4 ), or may be formed of a laminated film thereof.

続いて、活性化のアニールとして例えば９００℃に加熱した後直ちに冷却過程に入る、例えば９００℃に加熱した後１秒未満で冷却過程に入るスパイクアニールを行う。   Subsequently, as annealing for activation, for example, spike annealing is performed immediately after heating to 900 ° C., for example, spike annealing is performed in which the cooling process is started in less than 1 second after heating to 900 ° C., for example.

次に、図７（３）に示すように、上記サイリスタゲート電極２２の一方側の上記第２ｐ型領域ｐ２上に開口部３７を有する第１エピタキシャル成長マスク３６を形成する。ここで、上記開口部３７の素子分離領域１３（１３−２）側は、第２ｐ型領域ｐ２と素子分離領域１３（１３−２）との境界を露出させるように形成される。
この第１エピタキシャル成長マスク３６を形成するには、例えば、上記サイリスタゲート電極２２、サイドウォール２３、２４等を被覆するように、マスク形成膜を例えば絶縁膜で形成する。このマスク形成膜は、例えば窒化シリコン膜を２０ｎｍの厚さに堆積して形成する。
その後、通常のレジスト塗布、リソグラフィー技術によって、上記サイリスタゲート電極２２の一方側の上記第２ｐ型領域ｐ２上に開口部を有するレジストからなるマスク（図示せず）を形成し、それをエッチングマスクに用いて、上記開口部３７を有する第１エピタキシャル成長マスク３７を形成する。これによって、第１ｎ型領域が形成される領域の上記第２ｐ型領域ｐ２が露出される。
上記第１エピタキシャル成長マスク３６には、一例として窒化シリコン膜を用いたが、エピタキシャル成長時に選択性が維持できる膜種であれば、窒化シリコン以外の膜種、例えば酸化シリコン、酸窒化シリコン等の絶縁膜であってもよい。 Next, as shown in FIG. 7 (3), a first epitaxial growth mask 36 having an opening 37 is formed on the second p-type region p 2 on one side of the thyristor gate electrode 22. Here, the element isolation region 13 (13-2) side of the opening 37 is formed so as to expose the boundary between the second p-type region p2 and the element isolation region 13 (13-2).
In order to form the first epitaxial growth mask 36, for example, a mask forming film is formed of an insulating film so as to cover the thyristor gate electrode 22, the side walls 23, 24, and the like. This mask formation film is formed, for example, by depositing a silicon nitride film to a thickness of 20 nm.
Thereafter, a resist mask (not shown) having an opening is formed on the second p-type region p2 on one side of the thyristor gate electrode 22 by a normal resist coating and lithography technique, and this is used as an etching mask. The first epitaxial growth mask 37 having the opening 37 is used. As a result, the second p-type region p2 in the region where the first n-type region is formed is exposed.
As the first epitaxial growth mask 36, a silicon nitride film is used as an example. However, a film type other than silicon nitride, for example, an insulating film such as silicon oxide or silicon oxynitride, can be used as long as the film type can maintain selectivity during epitaxial growth. It may be.

次に、図８（４）に示すように、上記第１エピタキシャル成長マスク３６を用いた選択エピタキシャル成長技術により、上記開口部３７の半導体基板１１（第２ｐ型領域ｐ２）上にノンドープのエピタキシャル成長層３８を形成する。
このエピタキシャル成長層３８は、これに形成される第１ｎ型領域の膜厚に形成される。例えば、第１ｐ型領域ｐ１の厚さを１００ｎｍとしたい場合、エピタキシャル成長層３８の膜厚は１００ｎｍとする。このエピタキシャル成長層３８の膜厚は５０ｎｍから３００ｎｍが望ましい。
また、後述する第１ｐ型領域を形成するときに第１ｐ型領域と第２ｐ型領域ｐ２とがつながらないようにするため、この選択エピタキシャル成長はサイドウォール２４の側壁に沿って成長するように行う。 Next, as shown in FIG. 8D, a non-doped epitaxial growth layer 38 is formed on the semiconductor substrate 11 (second p-type region p2) in the opening 37 by a selective epitaxial growth technique using the first epitaxial growth mask 36. Form.
The epitaxial growth layer 38 is formed to have a thickness of the first n-type region formed thereon. For example, when it is desired to set the thickness of the first p-type region p1 to 100 nm, the thickness of the epitaxial growth layer 38 is set to 100 nm. The film thickness of the epitaxial growth layer 38 is desirably 50 nm to 300 nm.
Further, this selective epitaxial growth is performed so as to grow along the side wall of the sidewall 24 so that the first p-type region and the second p-type region p2 are not connected when the first p-type region described later is formed.

次に、図８（５）に示すように、通常のレジスト塗布、リソグラフィー技術により、上記サイリスタゲート電極２２と素子分離領域１３（１３−２）との間の第２ｐ型領域ｐ２（エピタキシャル成長層３８）上を開口したイオン注入マスク（図示せず）を形成する。
次いで、上記イオン注入マスクを用いたイオン注入技術により、上記エピタキシャル成長層３８および該エピタキシャル成長層３８の下部の第２ｐ型領域ｐ２の一部に、上記素子分離領域１３（１３−２）の側壁部に一端が接合するように第２導電型（ｎ型）の不純物をイオン注入して上記第１ｎ型領域ｎ１（第２領域）を形成する。この第１ｎ型領域ｎ１の他端はサイドウォール２４の側壁に接合されている。 Next, as shown in FIG. 8 (5), the second p-type region p2 (epitaxial growth layer 38) between the thyristor gate electrode 22 and the element isolation region 13 (13-2) is formed by ordinary resist coating and lithography techniques. ) An ion implantation mask (not shown) having an upper opening is formed.
Next, by the ion implantation technique using the ion implantation mask, the epitaxial growth layer 38 and a part of the second p-type region p2 below the epitaxial growth layer 38 are formed on the side wall portion of the element isolation region 13 (13-2). The first n-type region n1 (second region) is formed by ion-implanting a second conductivity type (n-type) impurity so that one end is joined. The other end of the first n-type region n1 is joined to the sidewall of the sidewall 24.

上記イオン注入条件は、例えばドーパントにリン（Ｐ）を用い、濃度が例えば１．５×１０19ｃｍ-3になるように設定する。このような濃度にイオン注入するには、例えば、リンを用いる場合、注入エネルギーを２０ｋｅＶ、注入量を１×１０13ｃｍ-2に設定する。この濃度は、１×１０18ｃｍ-3から１×１０20ｃｍ-3程度が望ましく、次に形成される第１ｐ型領域ｐ１のドーパント濃度より低いことが必要である。また上記第２ｐ型領域ｐ２のドーパント濃度より高いことが好ましい。
また、リンの代わりにヒ素、アンチモン等のｎ型ドーパントを用いることもできる。ヒ素、アンチモン等のｎ型ドーパントを用いたときの濃度はリンを用いたときと同等である。
このように、素子分離領域１３（１３−２）の側壁における第１ｎ型領域ｎ１と第２ｐ型領域ｐ２との接合位置は、半導体基板１１とエピタキシャル成長層３８との境界よりも半導体基板１１側に入り込んだ位置に形成されるように、第１ｎ型領域ｎ１が形成されるイオン注入エネルギーを調整する。
その後、上記イオン注入マスクを除去する。 The ion implantation conditions are set so that, for example, phosphorus (P) is used as a dopant and the concentration is, for example, 1.5 × 10 19 cm −3 . In order to perform ion implantation at such a concentration, for example, when phosphorus is used, the implantation energy is set to 20 keV and the implantation amount is set to 1 × 10 13 cm −2 . This concentration is preferably about 1 × 10 18 cm −3 to 1 × 10 20 cm −3, and needs to be lower than the dopant concentration of the first p-type region p1 to be formed next. Further, it is preferably higher than the dopant concentration of the second p-type region p2.
Further, n-type dopants such as arsenic and antimony can be used instead of phosphorus. The concentration when n-type dopants such as arsenic and antimony are used is equivalent to that when phosphorus is used.
Thus, the junction position between the first n-type region n1 and the second p-type region p2 on the side wall of the element isolation region 13 (13-2) is closer to the semiconductor substrate 11 than the boundary between the semiconductor substrate 11 and the epitaxial growth layer 38. The ion implantation energy for forming the first n-type region n1 is adjusted so as to be formed at the intrusion position.
Thereafter, the ion implantation mask is removed.

続いて、活性化のアニールとして例えば９００℃に加熱した後直ちに冷却過程に入る、例えば９００℃に加熱した後１秒未満で冷却過程に入るスパイクアニールを行う。このときの条件はドーパントの活性化が行える範囲でよい。   Subsequently, as annealing for activation, for example, spike annealing is performed immediately after heating to 900 ° C., for example, spike annealing is performed in which the cooling process is started in less than 1 second after heating to 900 ° C., for example. The conditions at this time may be within a range where the dopant can be activated.

次に、図９（６）に示すように、上記第１ｎ型領域ｎ１上の上記開口部３７に第１伝導型（ｐ型）の第１ｐ型領域ｐ１（第１領域）を形成する。このとき、第１ｐ型領域ｐ１の一端が素子分離領域１３（１３−２）表面に接合されるように形成されてもよい。
この第１ｐ型領域ｐ１は、例えば選択エピタキシャル成長により形成され、膜中のホウ素（Ｂ）濃度が１×１０20ｃｍ-3となるようにした。このときの選択エピタキシャル成長条件は、例えばシラン系ガスとともにドーパントの原料ガスにジボラン（Ｂ2Ｈ6）ガスを用い、成膜時の基板温度を例えば７５０℃に設定するとともに、原料ガスの供給量、成膜雰囲気の圧力等を調整して、膜厚は例えば２００ｎｍとした。上記ドーパント（ホウ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。また上記膜厚は５０ｎｍ〜３００ｎｍ程度が望ましいが、第１ｐ型領域ｐ１がアノード電極として機能を果たせる範囲であればよい。
上記ドーパントに用いるガスは、ｐ型不純物を含むものであればよく、ｐ型不純物を含む有機ソースなどを用いることもできる。
また、このとき必要に応じて、エピタキシャル成長表面をフッ酸（ＨＦ）などの薬液や水素（Ｈ2）ガスなどを用いてクリーニングを行ってもよい。
また、必要に応じて、続いて、活性化のアニールとして例えば９００℃に加熱した後直ちに冷却過程に入る、例えば９００℃に加熱した後１秒未満で冷却過程に入るスパイクアニールを行う。このときの条件はドーパントの活性化が行える範囲でよい。 Next, as shown in FIG. 9 (6), a first conductivity type (p-type) first p-type region p1 (first region) is formed in the opening 37 on the first n-type region n1. At this time, one end of the first p-type region p1 may be formed to be bonded to the surface of the element isolation region 13 (13-2).
The first p-type region p1 was formed by selective epitaxial growth, for example, so that the boron (B) concentration in the film was 1 × 10 20 cm −3 . The selective epitaxial growth conditions at this time are, for example, using diborane (B 2 H 6 ) gas as a dopant source gas together with a silane-based gas, setting the substrate temperature at the time of film formation to 750 ° C., for example, The film thickness was set to 200 nm, for example, by adjusting the pressure of the film forming atmosphere. The dopant (boron) concentration is preferably about 1 × 10 18 cm −3 to 1 × 10 21 cm −3 . The film thickness is preferably about 50 nm to 300 nm, but may be in a range where the first p-type region p1 can function as an anode electrode.
The gas used for the dopant may be any gas containing p-type impurities, and an organic source containing p-type impurities can also be used.
At this time, if necessary, the epitaxially grown surface may be cleaned using a chemical solution such as hydrofluoric acid (HF) or hydrogen (H 2 ) gas.
Further, if necessary, subsequently, as annealing for activation, for example, spike annealing is performed immediately after heating to, for example, 900 ° C., and then, for example, heating to 900 ° C. and entering the cooling process in less than 1 second. The conditions at this time may be within a range where the dopant can be activated.

次に、図９（７）に示すように、上記サイリスタゲート電極２２の他方側の上記第２ｐ型領域ｐ２上に開口部４０を有する第２エピタキシャル成長マスク３９を形成する。
この第２エピタキシャル成長マスク３９は、例えば、上記第１エピタキシャル成長マスク３６、第１ｐ型領域ｐ１等を被覆するように、マスク形成膜を形成する。このマスク形成膜は、例えば窒化シリコン膜を２０ｎｍの厚さに堆積して形成する。 Next, as shown in FIG. 9 (7), a second epitaxial growth mask 39 having an opening 40 is formed on the second p-type region p 2 on the other side of the thyristor gate electrode 22.
For the second epitaxial growth mask 39, for example, a mask formation film is formed so as to cover the first epitaxial growth mask 36, the first p-type region p1, and the like. This mask formation film is formed, for example, by depositing a silicon nitride film to a thickness of 20 nm.

その後、通常のレジスト塗布、リソグラフィー技術によって、上記サイリスタゲート電極２２の他方側の上記第２ｐ型領域ｐ２上に開口部を有するレジストからなるマスク（図示せず）を形成し、それをエッチングマスクに用いて、上記開口部４０を有する第２エピタキシャル成長マスク３９を形成する。このエッチングでは、第１エピタキシャル成長マスク３６にも開口部４０が形成される。これによって、第２ｎ型領域ｎ２が形成される領域の上記第２ｐ型領域ｐ２が露出される。
上記第２エピタキシャル成長マスク３９には、一例として窒化シリコン膜を用いたが、エピタキシャル成長時に選択性が維持できる膜種であれば、窒化シリコン以外の膜種、例えば酸化シリコン、酸窒化シリコン等の絶縁膜であってもよい。 Thereafter, a resist mask (not shown) having an opening is formed on the second p-type region p2 on the other side of the thyristor gate electrode 22 by ordinary resist coating and lithography techniques, and this is used as an etching mask. The second epitaxial growth mask 39 having the opening 40 is used. In this etching, an opening 40 is also formed in the first epitaxial growth mask 36. As a result, the second p-type region p2 in the region where the second n-type region n2 is formed is exposed.
As the second epitaxial growth mask 39, a silicon nitride film is used as an example. However, a film type other than silicon nitride, for example, an insulating film such as silicon oxide or silicon oxynitride, can be used as long as the film type can maintain selectivity during epitaxial growth. It may be.

次に、上記第２エピタキシャル成長マスク３９を用いた選択エピタキシャル成長技術により、上記開口部４０の半導体基板１１（第２ｐ型領域ｐ２）上にｎ型不純物（例えば、リン、ヒ素等）をドーピングしたエピタキシャル成長層からなる第２ｎ型領域ｎ２（第４領域）を形成する。このエピタキシャル成長におけるドーピングガスには、ホスフィン（ＰＨ3）、アルシン（ＡｓＨ3）や有機ソースなど、ｎ型不純物を含むガスを用いることができる。
また、このときのドーパント濃度は、例えば１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。また、第２ｎ型領域ｎ２の膜厚は、５０ｎｍから３００ｎｍが望ましく、第２ｎ型領域ｎ２がカソード電極として機能を果たせる範囲の膜厚であればよい。 Next, an epitaxial growth layer in which an n-type impurity (for example, phosphorus, arsenic, etc.) is doped on the semiconductor substrate 11 (second p-type region p2) of the opening 40 by a selective epitaxial growth technique using the second epitaxial growth mask 39. A second n-type region n2 (fourth region) is formed. As a doping gas in this epitaxial growth, a gas containing an n-type impurity such as phosphine (PH 3 ), arsine (AsH 3 ), or an organic source can be used.
Further, the dopant concentration at this time is preferably about 1 × 10 18 cm −3 to 1 × 10 21 cm −3 , for example. Further, the film thickness of the second n-type region n2 is preferably 50 nm to 300 nm, and may be a film thickness within a range where the second n-type region n2 can function as a cathode electrode.

上記第２ｎ型領域ｎ２は、上記第１エピタキシャル成長マスク３６、第１ｎ型領域ｎ１と第１ｐ型領域ｐ１を形成する前に行うことも可能である。この場合、先に第２エピタキシャル成長マスク３９を形成して第２ｎ型領域ｎ２を形成し、その後、第１エピタキシャル成長マスク３６、第１ｎ型領域ｎ１と第１ｐ型領域ｐ１を形成すればよい。   The second n-type region n2 can be performed before forming the first epitaxial growth mask 36, the first n-type region n1, and the first p-type region p1. In this case, the second epitaxial growth mask 39 is formed first to form the second n-type region n2, and then the first epitaxial growth mask 36, the first n-type region n1, and the first p-type region p1 are formed.

また、必要に応じて、第１ｐ型領域ｐ１または第２ｎ型領域ｎ２を形成した後、いずれかまたは両方において活性化アニールを行ってもよい。活性化のアニールとして例えば加熱を１０５０℃まで行った後、直ぐに冷却工程に入るスパイクアニールを行う。このときのアニール条件は上記ドーパントの活性化が行える範囲でよい。   Further, if necessary, activation annealing may be performed in one or both of the first p-type region p1 and the second n-type region n2. As the activation annealing, for example, after heating up to 1050 ° C., spike annealing that immediately enters the cooling step is performed. The annealing conditions at this time may be within a range where the dopant can be activated.

次に、図示はしないが、サイリスタゲート電極２２、第１ｐ型領域ｐ１と第２ｎ型領域ｎ２を露出させるため、各領域上の上記第１エピタキシャル成長マスク３６、第２エピタキシャル成長マスク３９を除去する。そして、層間絶縁膜（図示せず）を形成する前に、各露出された第１ｐ型領域ｐ１、第２ｎ型領域ｎ２、サイドウォールゲート電極２２上に、サリサイド工程によって金属シリサイド層を形成する。この金属シリサイド層は、例えばチタンシリサイド、コバルトシリサイドもしくはニッケルシリサイドで形成する。その後、層間絶縁膜を形成し、通常のＣＭＯＳ工程と同様の配線工程を行う。   Next, although not shown, in order to expose the thyristor gate electrode 22, the first p-type region p1, and the second n-type region n2, the first epitaxial growth mask 36 and the second epitaxial growth mask 39 on the respective regions are removed. Then, before forming an interlayer insulating film (not shown), a metal silicide layer is formed on each exposed first p-type region p1, second n-type region n2, and sidewall gate electrode 22 by a salicide process. This metal silicide layer is formed of, for example, titanium silicide, cobalt silicide, or nickel silicide. Thereafter, an interlayer insulating film is formed, and a wiring process similar to a normal CMOS process is performed.

上記半導体装置の製造方法（第２製造方法）では、サイリスタゲート電極２２の一方側の第２ｐ型領域ｐ２の一部上にノンドープの第１エピタキシャル成長層３８を形成して、このノンドープの第１エピタキシャル成長層３８および該第１エピタキシャル成長層３８の下部の第２ｐ型領域ｐ２の一部に、素子分離領域１３の側壁部に一端が接合するように、ｎ型の不純物をイオン注入して第１ｎ型領域ｎ１を形成する。さらに、選択エピタキシャル成長によって、第１ｎ型領域ｎ１上に第１ｐ型領域ｐ１を形成することから、第１ｐ型領域ｐ１と第２ｐ型領域ｐ２とは第１ｎ型領域ｎ１および素子分離領域１３によって分離されるように形成される。
このため、第１ｐ型領域ｐ１と第２ｐ型領域ｐ２とのショートを防止することができる。さらにパンチスルーの発生も防止することができる。
よって、第１ｐ型領域ｐ１（第１領域）と第１ｎ型領域ｎ１（第２領域）と第２ｐ型領域ｐ２（第３領域）と第２ｎ型領域ｎ２（第４領域）とが順に接合されたサイリスタにおける第１ｐ型領域ｐ１と第１ｎ型領域ｎ１との接合、第１ｎ型領域ｎ１と第２ｐ型領域ｐ２との接合が機能することができるので、正常なサイリスタ特性を得ることができる。 In the semiconductor device manufacturing method (second manufacturing method), a non-doped first epitaxial growth layer 38 is formed on a part of the second p-type region p2 on one side of the thyristor gate electrode 22, and this non-doped first epitaxial growth is performed. An n-type impurity is ion-implanted into the layer 38 and a part of the second p-type region p2 below the first epitaxial growth layer 38 so that one end is joined to the side wall portion of the element isolation region 13. n1 is formed. Further, since the first p-type region p1 is formed on the first n-type region n1 by selective epitaxial growth, the first p-type region p1 and the second p-type region p2 are separated by the first n-type region n1 and the element isolation region 13. It is formed so that.
For this reason, a short circuit between the first p-type region p1 and the second p-type region p2 can be prevented. Furthermore, the occurrence of punch-through can be prevented.
Therefore, the first p-type region p1 (first region), the first n-type region n1 (second region), the second p-type region p2 (third region), and the second n-type region n2 (fourth region) are sequentially joined. Since the junction between the first p-type region p1 and the first n-type region n1 and the junction between the first n-type region n1 and the second p-type region p2 in the thyristor can function, normal thyristor characteristics can be obtained.

次に、本発明の半導体装置の製造方法（第３製造方法）に係る一実施の形態（実施例）を、図１０〜図１１の製造工程断面図によって説明する。   Next, an embodiment (Example) according to the method for manufacturing a semiconductor device (third manufacturing method) of the present invention will be described with reference to the manufacturing process cross-sectional views of FIGS.

図１０（１）に示すように、半導体基板１１を用意する。この半導体基板１１には例えばシリコン基板を用いる。そして上記半導体基板１１に素子形成領域１２を分離する素子分離領域１３を形成する。この素子分離領域１３は、例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）、ＳＴＩ（Shallow Trench Isolation）、ＤＴＩ（Deep Trench Isolation）などの技術により形成される。上記素子形成領域１２の下部には、例えばｎウエル領域（図示せず）が形成されていてもよい。
その後、半導体基板１１の素子形成領域１２の上部を第１伝導型（ｐ型）の領域に形成する。このｐ型領域がサイリスタの第２ｐ型領域ｐ２（第３領域）になる。このイオン注入条件の一例としては、ドーパントにｐ型ドーパントであるホウ素（Ｂ）を用い、濃度は、例えば５×１０18ｃｍ-3であり、１×１０18ｃｍ-3から１×１０19ｃｍ-3程度が望ましい。基本的には、後に形成される第２伝導型（ｎ型）の第１ｎ型領域のドーパント濃度より低いことが必要である。
また、上記ｐ型ドーパントは、ホウ素（Ｂ）の他にインジウム（Ｉｎ）等のｐ型ドーパントを用いることができる。インジウムを用いたときの濃度はホウ素を用いたときと同等である。 As shown in FIG. 10A, a semiconductor substrate 11 is prepared. For example, a silicon substrate is used as the semiconductor substrate 11. Then, an element isolation region 13 for isolating the element formation region 12 is formed in the semiconductor substrate 11. The element isolation region 13 is formed by a technique such as LOCOS (Local Oxidation of Silicon), STI (Shallow Trench Isolation), or DTI (Deep Trench Isolation). For example, an n-well region (not shown) may be formed below the element formation region 12.
Thereafter, the upper portion of the element formation region 12 of the semiconductor substrate 11 is formed in a first conductivity type (p-type) region. This p-type region becomes the second p-type region p2 (third region) of the thyristor. As an example of this ion implantation condition, boron (B) which is a p-type dopant is used as a dopant, and the concentration is, for example, 5 × 10 18 cm −3 , and 1 × 10 18 cm −3 to 1 × 10 19 cm. About -3 is desirable. Basically, it must be lower than the dopant concentration of the first n-type region of the second conductivity type (n-type) to be formed later.
The p-type dopant may be a p-type dopant such as indium (In) in addition to boron (B). The concentration when using indium is the same as when using boron.

次に、図１０（２）に示すように、上記半導体基板１１上にゲート絶縁膜２１を形成する。このゲート絶縁膜２１は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さに成膜される。なお、上記ゲート絶縁膜２１は、酸化シリコン（ＳｉＯ2）に限らず、窒化酸化シリコン（ＳｉＯＮ）はもちろんのこと、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）など通常のＣＭＯＳにおいて検討されているゲート絶縁膜材料を用いることもできる。 Next, as shown in FIG. 10B, a gate insulating film 21 is formed on the semiconductor substrate 11. The gate insulating film 21 is formed of, for example, a silicon oxide (SiO 2 ) film and is formed to a thickness of about 1 nm to 10 nm. The gate insulating film 21 is not limited to silicon oxide (SiO 2 ), but also silicon nitride oxide (SiON), hafnium oxide (HfO 2 ), nitrided hafnium oxide (HfON), and aluminum oxide (Al 2 O). 3 ), a gate insulating film material that has been studied in a normal CMOS, such as hafnium silicate (HfSiO), hafnium nitride silicate (HfSiON), or lanthanum oxide (La 2 O 3 ) can also be used.

次に、上記ゲート絶縁膜２１上にサイリスタゲート電極２２を形成する。上記サイリスタゲート電極２２は、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム（ＳｉＧｅ）などで形成することもできる。   Next, a thyristor gate electrode 22 is formed on the gate insulating film 21. The thyristor gate electrode 22 is usually made of polycrystalline silicon. Alternatively, it can be a metal gate electrode, or can be formed of silicon germanium (SiGe) or the like.

上記サイリスタゲート電極２２は、例えば、上記ゲート絶縁膜２１上にゲート電極形成膜を成膜した後、通常のレジスト塗布、リソグラフィー技術によるエッチングマスクの形成、そのエッチングマスクを用いたエッチング技術により、上記ゲート電極形成膜をエッチング加工されて形成される。このエッチング技術には、通常のドライエッチング技術を用いることができる。もしくはウエットエッチングにより形成することも可能である。また、ゲート電極形成膜上にハードマスクとして、酸化シリコン（ＳｉＯ2）膜または窒化シリコン（Ｓｉ3Ｎ4）膜等を形成してもよい。 The thyristor gate electrode 22 is formed by, for example, forming a gate electrode forming film on the gate insulating film 21, then applying a normal resist, forming an etching mask by a lithography technique, and etching technique using the etching mask. The gate electrode formation film is formed by etching. For this etching technique, a normal dry etching technique can be used. Alternatively, it can be formed by wet etching. Further, a silicon oxide (SiO 2 ) film, a silicon nitride (Si 3 N 4 ) film, or the like may be formed on the gate electrode formation film as a hard mask.

次に、上記サイリスタゲート電極２２の側壁にサイドウォール２３、２４を形成する。例えば、サイリスタゲート電極２２を被覆するようにサイドウォール形成膜を成膜した後、このサイドウォール形成膜をエッチバックすることで、サイリスタゲート電極２２の側壁に上記サイドウォール２３、２４を形成することができる。上記サイドウォール２３、２４は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）のどちらで形成してもよく、またそれらの積層膜で形成してもよい。 Next, sidewalls 23 and 24 are formed on the sidewalls of the thyristor gate electrode 22. For example, after forming a sidewall formation film so as to cover the thyristor gate electrode 22, the sidewall formation film is etched back to form the sidewalls 23 and 24 on the sidewall of the thyristor gate electrode 22. Can do. The sidewalls 23 and 24 may be formed of either silicon oxide (SiO 2 ) or silicon nitride (Si 3 N 4 ), or may be formed of a laminated film thereof.

続いて、活性化のアニールとして例えば９００℃に加熱した後直ちに冷却過程に入る、例えば９００℃に加熱した後１秒未満で冷却過程に入るスパイクアニールを行う。   Subsequently, as annealing for activation, for example, spike annealing is performed immediately after heating to 900 ° C., for example, spike annealing is performed in which the cooling process is started in less than 1 second after heating to 900 ° C., for example.

次に、図１０（３）に示すように、上記サイリスタゲート電極２２の一方側の上記第２ｐ型領域ｐ２上に開口部４２を有する第１エピタキシャル成長マスク４１を形成する。
この第１エピタキシャル成長マスク４１を形成するには、例えば、上記サイリスタゲート電極２２、サイドウォール２３、２４等を被覆するように、マスク形成膜を形成する。このマスク形成膜は、例えば窒化シリコン膜を２０ｎｍの厚さに堆積して形成する。
その後、通常のレジスト塗布、リソグラフィー技術によって、上記サイリスタゲート電極２２の一方側の上記第２ｐ型領域ｐ２上に開口部を有するレジストからなるマスク（図示せず）を形成し、それをエッチングマスクに用いて、上記第１エピタキシャル成長マスク４１を形成する。これによって、第１ｎ型領域が形成される領域の上記第２ｐ型領域ｐ２が露出される。
上記第１エピタキシャル成長マスク４１には、一例として窒化シリコン膜を用いたが、エピタキシャル成長時に選択性が維持できる膜種であれば、窒化シリコン以外の膜種、例えば酸化シリコン、酸窒化シリコン等の絶縁膜であってもよい。 Next, as shown in FIG. 10 (3), a first epitaxial growth mask 41 having an opening 42 is formed on the second p-type region p 2 on one side of the thyristor gate electrode 22.
In order to form the first epitaxial growth mask 41, for example, a mask formation film is formed so as to cover the thyristor gate electrode 22, the sidewalls 23 and 24, and the like. This mask formation film is formed, for example, by depositing a silicon nitride film to a thickness of 20 nm.
Thereafter, a resist mask (not shown) having an opening is formed on the second p-type region p2 on one side of the thyristor gate electrode 22 by a normal resist coating and lithography technique, and this is used as an etching mask. By using this, the first epitaxial growth mask 41 is formed. As a result, the second p-type region p2 in the region where the first n-type region is formed is exposed.
As the first epitaxial growth mask 41, a silicon nitride film is used as an example. However, any film type other than silicon nitride, for example, an insulating film such as silicon oxide or silicon oxynitride, can be used as long as selectivity can be maintained during epitaxial growth. It may be.

次に、図１１（４）に示すように、上記第１エピタキシャル成長マスク４１を用いた選択エピタキシャル成長技術により、上記開口部４２の半導体基板１１（第２ｐ型領域ｐ２）上にｎ型不純物（例えば、リン、ヒ素等）をドーピングしたエピタキシャル成長層４３を、上記素子分離領域１３と上記第２ｐ型領域ｐ２との境界を覆うように形成する。
このエピタキシャル成長層４３は、これに形成される第１ｎ型領域および第１ｐ型領域を合わせた膜厚に形成される。例えば、第１ｐ型領域の厚さを１００ｎｍ、第１ｎ型領域の厚さを１００ｎｍとしたい場合、エピタキシャル成長層４３の膜厚は２００ｎｍとする。このエピタキシャル成長層４３の膜厚は１００ｎｍから６００ｎｍが望ましい。
また、後述する第１ｐ型領域を形成するときに第１ｐ型領域と第２ｐ型領域ｐ２とがつながらないようにするため、この選択エピタキシャル成長はサイドウォール２４の側壁に沿って成長するように行う。 Next, as shown in FIG. 11 (4), an n-type impurity (for example, on the semiconductor substrate 11 (second p-type region p2) in the opening 42 is formed by a selective epitaxial growth technique using the first epitaxial growth mask 41. An epitaxial growth layer 43 doped with phosphorus, arsenic, or the like is formed so as to cover the boundary between the element isolation region 13 and the second p-type region p2.
The epitaxial growth layer 43 is formed to have a film thickness that includes the first n-type region and the first p-type region formed thereon. For example, when it is desired to set the thickness of the first p-type region to 100 nm and the thickness of the first n-type region to 100 nm, the thickness of the epitaxial growth layer 43 is set to 200 nm. The film thickness of this epitaxial growth layer 43 is desirably 100 nm to 600 nm.
Further, this selective epitaxial growth is performed so as to grow along the side wall of the sidewall 24 so that the first p-type region and the second p-type region p2 are not connected when the first p-type region described later is formed.

このエピタキシャル成長におけるドーピングガスには、ホスフィン（ＰＨ3）、アルシン（ＡｓＨ3）や有機ソースなど、ｎ型不純物を含むガスを用いることができる。
また、このときのドーパント濃度は、例えば１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。 As a doping gas in this epitaxial growth, a gas containing an n-type impurity such as phosphine (PH 3 ), arsine (AsH 3 ), or an organic source can be used.
Further, the dopant concentration at this time is preferably about 1 × 10 18 cm −3 to 1 × 10 21 cm −3 , for example.

次に、図１１（５）に示すように、通常のレジスト塗布、リソグラフィー技術により、上記サイリスタゲート電極２２と素子形成領域１３（１３−２）との間の第２ｐ型領域ｐ２（エピタキシャル成長層４３）上を開口したイオン注入マスク（図示せず）を形成する。
次いで、上記イオン注入マスクを用いたイオン注入技術により、上記エピタキシャル成長層４３の表面側に、上記素子分離領域１３（１３−２）の表面に一端が接合するように第１導電型（ｐ型）の不純物をイオン注入して、上記第１ｐ型領域ｐ１（第１領域）を形成する。このとき、第１ｐ型領域ｐ１の他端はサイドウォール２４の側壁に接合されるようにイオン注入されている。また、上記第２ｐ型領域ｐ２と素子形成領域１３（１３−２）との境界上を上記第１ｎ型領域ｎ１で被覆するように、上記第１ｎ型領域ｎ１を残す。
したがって、上記イオン注入では、第１ｐ型領域ｐ１と第２ｐ型領域ｐ２とは第１ｎ型領域ｎ１および素子分離領域１３によって分離されるように形成される。 Next, as shown in FIG. 11 (5), the second p-type region p2 (epitaxial growth layer 43) between the thyristor gate electrode 22 and the element formation region 13 (13-2) is formed by ordinary resist coating and lithography techniques. ) An ion implantation mask (not shown) having an upper opening is formed.
Next, by the ion implantation technique using the ion implantation mask, the first conductivity type (p-type) is formed so that one end is bonded to the surface of the element isolation region 13 (13-2) on the surface side of the epitaxial growth layer 43. The first p-type region p1 (first region) is formed by ion implantation of the impurity. At this time, the other end of the first p-type region p <b> 1 is ion-implanted so as to be joined to the sidewall of the sidewall 24. Further, the first n-type region n1 is left so that the first n-type region n1 covers the boundary between the second p-type region p2 and the element formation region 13 (13-2).
Therefore, in the ion implantation, the first p-type region p1 and the second p-type region p2 are formed so as to be separated by the first n-type region n1 and the element isolation region 13.

また、上記第１ｐ型領域ｐ１と第１ｎ型領域ｎ１との接合深さは、第１ｎ型領域ｎ１の空乏層幅よりも、エピタキシャル成長層４３の表面から接合位置の距離が大きくなるように設計し、エピタキシャル成長層４３の膜厚によって、その表面から５０ｎｍから２００ｎｍ程度の位置になることが望ましい。
このときのドーパント濃度は例えばボロンを用い、その濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましく、例えば１×１０19ｃｍ-3とする。また、ドーパントはインジウム等のｐ型不純物であればよい。
上記イオン注入は、一例として、上記エピタキシャル成長層４３の膜厚が２００ｎｍの場合、第１ｐ型領域ｐ１と第１ｎ型領域ｎ１との接合位置がエピタキシャル成長層４３の表面から１００ｎｍの位置に形成されるようにイオン注入エネルギーを調整する。例えば、ホウ素を用いた場合、注入エネルギーを５ｋｅＶ、注入量を１×１０15ｃｍ-2に設定する。 The junction depth between the first p-type region p1 and the first n-type region n1 is designed so that the distance from the surface of the epitaxial growth layer 43 to the junction position is larger than the depletion layer width of the first n-type region n1. Depending on the film thickness of the epitaxially grown layer 43, it is desirable that the position be about 50 nm to 200 nm from the surface.
The dopant concentration at this time is, for example, boron, and the concentration is preferably about 1 × 10 18 cm −3 to 1 × 10 21 cm −3 , for example, 1 × 10 19 cm −3 . The dopant may be a p-type impurity such as indium.
For example, when the film thickness of the epitaxial growth layer 43 is 200 nm, the ion implantation is such that the junction position between the first p-type region p1 and the first n-type region n1 is formed at a position of 100 nm from the surface of the epitaxial growth layer 43. Adjust the ion implantation energy. For example, when boron is used, the implantation energy is set to 5 keV and the implantation amount is set to 1 × 10 15 cm −2 .

次に、図１１（６）に示すように、上記サイリスタゲート電極２２の他方側の上記第２ｐ型領域ｐ２上に開口部４５を有する第２エピタキシャル成長マスク４４を形成する。
この第２エピタキシャル成長マスク４４を形成するには、例えば、上記第１エピタキシャル成長マスク４１、第１ｐ型領域ｐ１等を被覆するように、マスク形成膜を形成する。このマスク形成膜は、例えば窒化シリコン膜を２０ｎｍの厚さに堆積して形成する。 Next, as shown in FIG. 11 (6), a second epitaxial growth mask 44 having an opening 45 is formed on the second p-type region p 2 on the other side of the thyristor gate electrode 22.
In order to form the second epitaxial growth mask 44, for example, a mask formation film is formed so as to cover the first epitaxial growth mask 41, the first p-type region p1, and the like. This mask formation film is formed, for example, by depositing a silicon nitride film to a thickness of 20 nm.

その後、通常のレジスト塗布、リソグラフィー技術によって、上記サイリスタゲート電極２２の他方側の上記第２ｐ型領域ｐ２上に開口部を有するレジストからなるマスク（図示せず）を形成し、それをエッチングマスクに用いて、上記開口部４５を有する第２エピタキシャル成長マスク４４を形成する。この開口部４５は、上記第１エピタキシャル成長マスク４１にも形成される。これによって、第２ｎ型領域ｎ２が形成される領域の上記第２ｐ型領域ｐ２が露出される。
上記第２エピタキシャル成長マスク４４には、一例として窒化シリコン膜を用いたが、エピタキシャル成長時に選択性が維持できる膜種であれば、窒化シリコン以外の膜種、例えば酸化シリコン、酸窒化シリコン等の絶縁膜であってもよい。 Thereafter, a resist mask (not shown) having an opening is formed on the second p-type region p2 on the other side of the thyristor gate electrode 22 by ordinary resist coating and lithography techniques, and this is used as an etching mask. The second epitaxial growth mask 44 having the opening 45 is used. The opening 45 is also formed in the first epitaxial growth mask 41. As a result, the second p-type region p2 in the region where the second n-type region n2 is formed is exposed.
As the second epitaxial growth mask 44, a silicon nitride film is used as an example. However, a film type other than silicon nitride, for example, an insulating film such as silicon oxide or silicon oxynitride, can be used as long as the film type can maintain selectivity during epitaxial growth. It may be.

次に、上記第２エピタキシャル成長マスク４４を用いた選択エピタキシャル成長技術により、上記開口部４５の半導体基板１１（第２ｐ型領域ｐ２）上にｎ型不純物（例えば、リン、ヒ素等）をドーピングしたエピタキシャル成長層からなる第２ｎ型領域ｎ２（第４領域）を形成する。このエピタキシャル成長におけるドーピングガスには、ホスフィン（ＰＨ3）、アルシン（ＡｓＨ3）や有機ソースなど、ｎ型不純物を含むガスを用いることができる。
また、このときのドーパント濃度は、例えば１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。また、第２ｎ型領域ｎ２の膜厚は、５０ｎｍから３００ｎｍが望ましく、第２ｎ型領域ｎ２がカソード電極として機能を果たせる範囲の膜厚であればよい。 Next, an epitaxial growth layer in which an n-type impurity (for example, phosphorus, arsenic, etc.) is doped on the semiconductor substrate 11 (second p-type region p2) of the opening 45 by a selective epitaxial growth technique using the second epitaxial growth mask 44. A second n-type region n2 (fourth region) is formed. As a doping gas in this epitaxial growth, a gas containing an n-type impurity such as phosphine (PH 3 ), arsine (AsH 3 ), or an organic source can be used.
Further, the dopant concentration at this time is preferably about 1 × 10 18 cm −3 to 1 × 10 21 cm −3 , for example. Further, the film thickness of the second n-type region n2 is preferably 50 nm to 300 nm, and may be a film thickness within a range where the second n-type region n2 can function as a cathode electrode.

上記第２ｎ型領域ｎ２は、上記第１エピタキシャル成長マスク４１、第１ｎ型領域ｎ１と第１ｐ型領域ｐ１を形成する前に行うことも可能である。この場合、先に第２エピタキシャル成長マスク４４を形成して第２ｎ型領域ｎ２を形成し、その後、第１エピタキシャル成長マスク４１、第１ｎ型領域ｎ１と第１ｐ型領域ｐ１を形成すればよい。   The second n-type region n2 may be performed before the first epitaxial growth mask 41, the first n-type region n1, and the first p-type region p1 are formed. In this case, the second epitaxial growth mask 44 is formed first to form the second n-type region n2, and then the first epitaxial growth mask 41, the first n-type region n1, and the first p-type region p1 are formed.

また、必要に応じて、第１ｐ型領域ｐ１または第２ｎ型領域ｎ２を形成した後、いずれかまたは両方において活性化アニールを行ってもよい。活性化のアニールとして例えば加熱を１０５０℃まで行った後、直ぐに冷却工程に入るスパイクアニールを行う。このときのアニール条件は上記ドーパントの活性化が行える範囲でよい。   Further, if necessary, activation annealing may be performed in one or both of the first p-type region p1 and the second n-type region n2. As the activation annealing, for example, after heating up to 1050 ° C., spike annealing that immediately enters the cooling step is performed. The annealing conditions at this time may be within a range where the dopant can be activated.

次に、図示はしないが、サイリスタゲート電極２２、第１ｐ型領域ｐ１と第２ｎ型領域ｎ２を露出させるため、各領域上の上記第１エピタキシャル成長マスク４１、第２エピタキシャル成長マスク４４を除去する。そして、層間絶縁膜（図示せず）を形成する前に、各露出された第１ｐ型領域ｐ１、第２ｎ型領域ｎ２、サイドウォールゲート電極２２上に、サリサイド工程によって金属シリサイド層を形成する。この金属シリサイド層は、例えばチタンシリサイド、コバルトシリサイドもしくはニッケルシリサイドで形成する。その後、層間絶縁膜を形成し、通常のＣＭＯＳ工程と同様の配線工程を行う。   Next, although not shown, in order to expose the thyristor gate electrode 22, the first p-type region p1, and the second n-type region n2, the first epitaxial growth mask 41 and the second epitaxial growth mask 44 on each region are removed. Then, before forming an interlayer insulating film (not shown), a metal silicide layer is formed on each exposed first p-type region p1, second n-type region n2, and sidewall gate electrode 22 by a salicide process. This metal silicide layer is formed of, for example, titanium silicide, cobalt silicide, or nickel silicide. Thereafter, an interlayer insulating film is formed, and a wiring process similar to a normal CMOS process is performed.

上記半導体装置の製造方法（第３製造方法）では、サイリスタゲート電極２２の一方側の第２ｐ型領域ｐ２上に第２導電型の不純物をドーピングしたエピタキシャル成長層４３を素子分離領域１３と第２ｐ型領域ｐ２との境界を覆うように形成し、エピタキシャル成長層４３の表面側にｐ型の不純物をイオン注入して第１ｐ型領域ｐ１を形成するときに、上記イオン注入は、上記第１ｐ型領域ｐ１と第２ｐ型領域ｐ２との間に第１ｎ型領域ｎ１が存在し、かつ第２ｐ型領域ｐ２と素子分離領域１３の境界上を被覆する第１ｎ型領域ｎ１が維持されるように行うことから、第１ｐ型領域ｐ１と第２ｐ型領域ｐ２とは第１ｎ型領域ｎ１および素子分離領域１３によって分離されるよう形成される。
このため、第１ｐ型領域ｐ１と第２ｐ型領域ｐ２とのショートを防止することができる。さらにパンチスルーの発生も防止することができる。
よって、第１ｐ型領域ｐ１（第１領域）と第１ｎ型領域ｎ１（第２領域）と第２ｐ型領域ｐ２（第３領域）と第２ｎ型領域ｎ２（第４領域）とが順に接合されたサイリスタにおける第１ｐ型領域ｐ１と第１ｎ型領域ｎ１との接合、第１ｎ型領域ｎ１と第２ｐ型領域ｐ２との接合が機能することができるので、正常なサイリスタ特性を得ることができる。 In the semiconductor device manufacturing method (third manufacturing method), the epitaxial growth layer 43 doped with the second conductivity type impurity is formed on the second p-type region p2 on one side of the thyristor gate electrode 22 with the element isolation region 13 and the second p-type. When the first p-type region p1 is formed by ion-implanting a p-type impurity on the surface side of the epitaxial growth layer 43 so as to cover the boundary with the region p2, the ion implantation is performed in the first p-type region p1. The first n-type region n1 exists between the first p-type region p2 and the second p-type region p2, and the first n-type region n1 covering the boundary between the second p-type region p2 and the element isolation region 13 is maintained. The first p-type region p1 and the second p-type region p2 are formed so as to be separated by the first n-type region n1 and the element isolation region 13.
For this reason, a short circuit between the first p-type region p1 and the second p-type region p2 can be prevented. Furthermore, the occurrence of punch-through can be prevented.
Therefore, the first p-type region p1 (first region), the first n-type region n1 (second region), the second p-type region p2 (third region), and the second n-type region n2 (fourth region) are sequentially joined. Since the junction between the first p-type region p1 and the first n-type region n1 and the junction between the first n-type region n1 and the second p-type region p2 in the thyristor can function, normal thyristor characteristics can be obtained.

次に、本発明の半導体装置の製造方法（第４製造方法）に係る一実施の形態（実施例）を、図１２〜図１４の製造工程断面図によって説明する。この第４製造方法は、前記第２半導体装置の実施例の半導体装置３を製造する方法の一例である。   Next, an embodiment (Example) according to the method for manufacturing a semiconductor device (fourth manufacturing method) of the present invention will be described with reference to the manufacturing process cross-sectional views of FIGS. This fourth manufacturing method is an example of a method for manufacturing the semiconductor device 3 of the embodiment of the second semiconductor device.

図１２（１）に示すように、半導体基板１１を用意する。この半導体基板１１には例えばシリコン基板を用いる。そして上記半導体基板１１に素子形成領域１２を分離する素子分離領域１３を形成する。この素子分離領域１３は、例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）、ＳＴＩ（Shallow Trench Isolation）、ＤＴＩ（Deep Trench Isolation）などの技術により形成される。上記素子形成領域１２の下部には、例えばｎウエル領域（図示せず）が形成されていてもよい。
その後、半導体基板１１の素子形成領域１２の上部を第１伝導型（ｐ型）の領域に形成する。このｐ型領域がサイリスタの第２ｐ型領域ｐ２（第３領域）になる。このイオン注入条件の一例としては、ドーパントにｐ型ドーパントであるホウ素（Ｂ）を用い、濃度は、例えば５×１０18ｃｍ-3であり、１×１０18ｃｍ-3から１×１０19ｃｍ-3程度が望ましい。基本的には、後に形成される第２伝導型（ｎ型）の第１ｎ型領域のドーパント濃度より低いことが必要である。
また、上記ｐ型ドーパントは、ホウ素（Ｂ）の他にインジウム（Ｉｎ）等のｐ型ドーパントを用いることができる。インジウムを用いたときの濃度はホウ素を用いたときと同等である。 As shown in FIG. 12A, a semiconductor substrate 11 is prepared. For example, a silicon substrate is used as the semiconductor substrate 11. Then, an element isolation region 13 for isolating the element formation region 12 is formed in the semiconductor substrate 11. The element isolation region 13 is formed by a technique such as LOCOS (Local Oxidation of Silicon), STI (Shallow Trench Isolation), or DTI (Deep Trench Isolation). For example, an n-well region (not shown) may be formed below the element formation region 12.
Thereafter, the upper portion of the element formation region 12 of the semiconductor substrate 11 is formed in a first conductivity type (p-type) region. This p-type region becomes the second p-type region p2 (third region) of the thyristor. As an example of this ion implantation condition, boron (B) which is a p-type dopant is used as a dopant, and the concentration is, for example, 5 × 10 18 cm −3 , and 1 × 10 18 cm −3 to 1 × 10 19 cm. About -3 is desirable. Basically, it must be lower than the dopant concentration of the first n-type region of the second conductivity type (n-type) to be formed later.
The p-type dopant may be a p-type dopant such as indium (In) in addition to boron (B). The concentration when using indium is the same as when using boron.

次に、図１２（２）に示すように、上記半導体基板１１上にゲート絶縁膜２１を形成する。このゲート絶縁膜２１は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さに成膜される。なお、上記ゲート絶縁膜２１は、酸化シリコン（ＳｉＯ2）に限らず、窒化酸化シリコン（ＳｉＯＮ）はもちろんのこと、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）など通常のＣＭＯＳにおいて検討されているゲート絶縁膜材料を用いることもできる。 Next, as shown in FIG. 12B, a gate insulating film 21 is formed on the semiconductor substrate 11. The gate insulating film 21 is formed of, for example, a silicon oxide (SiO 2 ) film and is formed to a thickness of about 1 nm to 10 nm. The gate insulating film 21 is not limited to silicon oxide (SiO 2 ), but also silicon nitride oxide (SiON), hafnium oxide (HfO 2 ), nitrided hafnium oxide (HfON), and aluminum oxide (Al 2 O). 3 ), a gate insulating film material that has been studied in a normal CMOS, such as hafnium silicate (HfSiO), hafnium nitride silicate (HfSiON), or lanthanum oxide (La 2 O 3 ) can also be used.

次に、上記ゲート絶縁膜２１上にサイリスタゲート電極２２を形成する。上記サイリスタゲート電極２２は、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム（ＳｉＧｅ）などで形成することもできる。   Next, a thyristor gate electrode 22 is formed on the gate insulating film 21. The thyristor gate electrode 22 is usually made of polycrystalline silicon. Alternatively, it can be a metal gate electrode, or can be formed of silicon germanium (SiGe) or the like.

上記サイリスタゲート電極２２は、例えば、上記ゲート絶縁膜２１上にゲート電極形成膜を成膜した後、通常のレジスト塗布、リソグラフィー技術によるエッチングマスクの形成、そのエッチングマスクを用いたエッチング技術により、上記ゲート電極形成膜をエッチング加工されて形成される。このエッチング技術には、通常のドライエッチング技術を用いることができる。もしくはウエットエッチングにより形成することも可能である。また、ゲート電極形成膜上にハードマスクとして、酸化シリコン（ＳｉＯ2）膜または窒化シリコン（Ｓｉ3Ｎ4）膜等を形成してもよい。 The thyristor gate electrode 22 is formed by, for example, forming a gate electrode forming film on the gate insulating film 21, then applying a normal resist, forming an etching mask by a lithography technique, and etching technique using the etching mask. The gate electrode formation film is formed by etching. For this etching technique, a normal dry etching technique can be used. Alternatively, it can be formed by wet etching. Further, a silicon oxide (SiO 2 ) film, a silicon nitride (Si 3 N 4 ) film, or the like may be formed on the gate electrode formation film as a hard mask.

次に、上記サイリスタゲート電極２２の側壁にサイドウォール２３、２４を形成する。例えば、サイリスタゲート電極２２を被覆するようにサイドウォール形成膜を成膜した後、このサイドウォール形成膜をエッチバックすることで、サイリスタゲート電極２２の側壁に上記サイドウォール２３、２４を形成することができる。上記サイドウォール２３、２４は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）のどちらで形成してもよく、またそれらの積層膜で形成してもよい。 Next, sidewalls 23 and 24 are formed on the sidewalls of the thyristor gate electrode 22. For example, after forming a sidewall formation film so as to cover the thyristor gate electrode 22, the sidewall formation film is etched back to form the sidewalls 23 and 24 on the sidewall of the thyristor gate electrode 22. Can do. The sidewalls 23 and 24 may be formed of either silicon oxide (SiO 2 ) or silicon nitride (Si 3 N 4 ), or may be formed of a laminated film thereof.

続いて、活性化のアニールとして例えば９００℃に加熱した後直ちに冷却過程に入る、例えば９００℃に加熱した後１秒未満で冷却過程に入るスパイクアニールを行う。   Subsequently, as annealing for activation, for example, spike annealing is performed immediately after heating to 900 ° C., for example, spike annealing is performed in which the cooling process is started in less than 1 second after heating to 900 ° C., for example.

次に、図１２（３）に示すように、上記サイリスタゲート電極２２の一方側の上記第２ｐ型領域ｐ２上に開口部４７を有する第１エピタキシャル成長マスク４６を形成する。
この第１エピタキシャル成長マスク４６は、例えば、上記サイリスタゲート電極２２、サイドウォール２３、２４等を被覆するように、マスク形成膜を形成する。このマスク形成膜は、例えば窒化シリコン膜を２０ｎｍの厚さに堆積して形成する。
その後、通常のレジスト塗布、リソグラフィー技術によって、上記サイリスタゲート電極２２の一方側の上記第２ｐ型領域ｐ２上に開口部を有するレジストからなるマスク（図示せず）を形成し、それをエッチングマスクに用いて、上記開口部４７を有する第１エピタキシャル成長マスク４６を形成する。これによって、第１ｎ型領域が形成される領域の上記第２ｐ型領域ｐ２が露出される。
上記第１エピタキシャル成長マスク４６には、一例として窒化シリコン膜を用いたが、エピタキシャル成長時に選択性が維持できる膜種であれば、窒化シリコン以外の膜種、例えば酸化シリコン、酸窒化シリコン等の絶縁膜であってもよい。 Next, as shown in FIG. 12 (3), a first epitaxial growth mask 46 having an opening 47 is formed on the second p-type region p 2 on one side of the thyristor gate electrode 22.
For the first epitaxial growth mask 46, for example, a mask forming film is formed so as to cover the thyristor gate electrode 22, the side walls 23, 24, and the like. This mask formation film is formed, for example, by depositing a silicon nitride film to a thickness of 20 nm.
Thereafter, a resist mask (not shown) having an opening is formed on the second p-type region p2 on one side of the thyristor gate electrode 22 by a normal resist coating and lithography technique, and this is used as an etching mask. The first epitaxial growth mask 46 having the opening 47 is used. As a result, the second p-type region p2 in the region where the first n-type region is formed is exposed.
As the first epitaxial growth mask 46, a silicon nitride film is used as an example, but any film type other than silicon nitride, for example, an insulating film such as silicon oxide or silicon oxynitride, can be used as long as the film type can maintain selectivity during epitaxial growth. It may be.

次に、図１３（４）に示すように、上記第１エピタキシャル成長マスク４６を用いた選択エピタキシャル成長技術により、上記開口部４７の半導体基板１１（第２ｐ型領域ｐ２）上にｎ型不純物（例えば、リン、ヒ素等）をドーピングしたエピタキシャル成長層からなる第１ｎ型領域ｎ１を形成する。例えば、第１ｎ型領域ｎ１の厚さを１００ｎｍとした。このエピタキシャル成長層からなる第１ｎ型領域ｎ１の膜厚は５０ｎｍから３００ｎｍが望ましい。   Next, as shown in FIG. 13 (4), an n-type impurity (for example, on the semiconductor substrate 11 (second p-type region p2) of the opening 47 is formed by a selective epitaxial growth technique using the first epitaxial growth mask 46. A first n-type region n1 composed of an epitaxial growth layer doped with phosphorus, arsenic, or the like is formed. For example, the thickness of the first n-type region n1 is 100 nm. The film thickness of the first n-type region n1 made of this epitaxial growth layer is desirably 50 nm to 300 nm.

このエピタキシャル成長におけるドーピングガスには、ホスフィン（ＰＨ3）、アルシン（ＡｓＨ3）や有機ソースなど、ｎ型不純物を含むガスを用いることができる。
また、このときのドーパント濃度は、例えば１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。 As a doping gas in this epitaxial growth, a gas containing an n-type impurity such as phosphine (PH 3 ), arsine (AsH 3 ), or an organic source can be used.
Further, the dopant concentration at this time is preferably about 1 × 10 18 cm −3 to 1 × 10 21 cm −3 , for example.

次に、図１３（５）に示すように、上記第１ｎ型領域ｎ１上に開口部４９を有する第２エピタキシャル成長マスク４８を絶縁膜で形成する。
この第２エピタキシャル成長マスク４８は、例えば、上記第１エピタキシャル成長マスク４６、第１ｎ型領域ｎ１等を被覆するように、マスク形成膜を形成する。このマスク形成膜は、例えば窒化シリコン膜を２０ｎｍの厚さに堆積して形成する。
その後、通常のレジスト塗布、リソグラフィー技術によって、上記第１ｎ型領域ｎ１上に開口部を有するレジストからなるマスク（図示せず）を形成し、それをエッチングマスクに用いて、上記第１ｎ型領域ｎ１上の内側に収まるように開口部４９が形成された上記第２エピタキシャル成長マスク４８を形成する。これによって、第１ｎ型領域ｎ１上が露出される。
上記第２エピタキシャル成長マスク４８には、一例として窒化シリコン膜を用いたが、エピタキシャル成長時に選択性が維持できる膜種であれば、窒化シリコン以外の膜種、例えば酸化シリコン、酸窒化シリコン等の絶縁膜であってもよい。 Next, as shown in FIG. 13 (5), a second epitaxial growth mask 48 having an opening 49 on the first n-type region n1 is formed of an insulating film.
For the second epitaxial growth mask 48, for example, a mask formation film is formed so as to cover the first epitaxial growth mask 46, the first n-type region n1, and the like. This mask formation film is formed, for example, by depositing a silicon nitride film to a thickness of 20 nm.
Thereafter, a mask (not shown) made of a resist having an opening is formed on the first n-type region n1 by ordinary resist coating and lithography techniques, and is used as an etching mask to form the first n-type region n1. The second epitaxial growth mask 48 in which the opening 49 is formed so as to fit inside is formed. As a result, the first n-type region n1 is exposed.
As the second epitaxial growth mask 48, a silicon nitride film is used as an example, but any film type other than silicon nitride, for example, an insulating film such as silicon oxide or silicon oxynitride, can be used as long as the film type can maintain selectivity during epitaxial growth. It may be.

次に、図１４（６）に示すように、上記第１ｎ型領域ｎ１上の上記開口部４９に第１伝導型（ｐ型）の第１ｐ型領域ｐ１（第１領域）を形成する。このとき、第１ｐ型領域ｐ１は、上記第１ｎ型領域ｎ１上に形成され、かつ第１ｐ型領域ｐ１が形成される上記第１ｎ型領域ｎ１面において第１ｐ型領域ｐ１の側周囲に上記第１ｎ型領域ｎ１が存在するように形成されている。
この第１ｐ型領域ｐ１は、例えば選択エピタキシャル成長により形成され、膜中のホウ素（Ｂ）濃度が１×１０20ｃｍ-3となるようにした。このときの選択エピタキシャル成長条件は、例えばシラン系ガスとともにドーパントの原料ガスにジボラン（Ｂ2Ｈ6）ガスを用い、成膜時の基板温度を例えば７５０℃に設定するとともに、原料ガスの供給量、成膜雰囲気の圧力等を調整して、膜厚は例えば１００ｎｍとした。上記ドーパント（ホウ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。また上記膜厚は５０ｎｍ〜３００ｎｍ程度が望ましいが、第１ｐ型領域ｐ１がアノード電極として機能を果たせる範囲であればよい。
上記ドーパントに用いるガスは、ｐ型不純物を含むものであればよく、ｐ型不純物を含む有機ソースなどを用いることもできる。
また、このとき必要に応じて、エピタキシャル成長表面をフッ酸（ＨＦ）などの薬液や水素（Ｈ2）ガスなどを用いてクリーニングを行ってもよい。
また、必要に応じて、続いて、活性化のアニールとして例えば９００℃に加熱した後直ちに冷却過程に入る、例えば９００℃に加熱した後１秒未満で冷却過程に入るスパイクアニールを行う。このときの条件はドーパントの活性化が行える範囲でよい。 Next, as shown in FIG. 14 (6), a first p-type region p1 (first region) of the first conductivity type (p-type) is formed in the opening 49 on the first n-type region n1. At this time, the first p-type region p1 is formed on the first n-type region n1 and on the first n-type region n1 surface where the first p-type region p1 is formed, around the first p-type region p1 side. The 1n-type region n1 is formed.
The first p-type region p1 was formed by selective epitaxial growth, for example, so that the boron (B) concentration in the film was 1 × 10 20 cm −3 . The selective epitaxial growth conditions at this time are, for example, using diborane (B 2 H 6 ) gas as a dopant source gas together with a silane-based gas, setting the substrate temperature at the time of film formation to 750 ° C., for example, The film thickness was set to 100 nm, for example, by adjusting the pressure of the film forming atmosphere. The dopant (boron) concentration is preferably about 1 × 10 18 cm −3 to 1 × 10 21 cm −3 . The film thickness is preferably about 50 nm to 300 nm, but may be in a range where the first p-type region p1 can function as an anode electrode.
The gas used for the dopant may be any gas containing p-type impurities, and an organic source containing p-type impurities can also be used.
At this time, if necessary, the epitaxially grown surface may be cleaned using a chemical solution such as hydrofluoric acid (HF) or hydrogen (H 2 ) gas.
Further, if necessary, subsequently, as annealing for activation, for example, spike annealing is performed immediately after heating to, for example, 900 ° C., and then, for example, heating to 900 ° C. and entering the cooling process in less than 1 second. The conditions at this time may be within a range where the dopant can be activated.

次に、図１４（７）に示すように、上記サイリスタゲート電極２２の他方側の上記第２ｐ型領域ｐ２上に開口部５２を有する第３エピタキシャル成長マスク５１を形成する。
この第３エピタキシャル成長マスク５１を形成するには、例えば、上記第２エピタキシャル成長マスク４８、第１ｐ型領域ｐ１等を被覆するように、マスク形成膜を形成する。このマスク形成膜は、例えば窒化シリコン膜を２０ｎｍの厚さに堆積して形成する。 Next, as shown in FIG. 14 (7), a third epitaxial growth mask 51 having an opening 52 is formed on the second p-type region p 2 on the other side of the thyristor gate electrode 22.
In order to form the third epitaxial growth mask 51, for example, a mask formation film is formed so as to cover the second epitaxial growth mask 48, the first p-type region p1, and the like. This mask formation film is formed, for example, by depositing a silicon nitride film to a thickness of 20 nm.

その後、通常のレジスト塗布、リソグラフィー技術によって、上記サイリスタゲート電極２２の他方側の上記第２ｐ型領域ｐ２上に開口部を有するレジストからなるマスク（図示せず）を形成し、それをエッチングマスクに用いて、上記開口部５２を有する第３エピタキシャル成長マスク５１を形成する。この開口部５２は、上記第１エピタキシャル成長マスク４６、第２エピタキシャル成長マスク４８にも形成される。これによって、第２ｎ型領域ｎ２が形成される領域の上記第２ｐ型領域ｐ２が露出される。
上記第５エピタキシャル成長マスク５１には、一例として窒化シリコン膜を用いたが、エピタキシャル成長時に選択性が維持できる膜種であれば、窒化シリコン以外の膜種、例えば酸化シリコン、酸窒化シリコン等の絶縁膜であってもよい。 Thereafter, a resist mask (not shown) having an opening is formed on the second p-type region p2 on the other side of the thyristor gate electrode 22 by ordinary resist coating and lithography techniques, and this is used as an etching mask. The third epitaxial growth mask 51 having the opening 52 is used. The opening 52 is also formed in the first epitaxial growth mask 46 and the second epitaxial growth mask 48. As a result, the second p-type region p2 in the region where the second n-type region n2 is formed is exposed.
As the fifth epitaxial growth mask 51, a silicon nitride film is used as an example, but any film type other than silicon nitride, for example, an insulating film such as silicon oxide or silicon oxynitride, can be used as long as the film type can maintain selectivity during epitaxial growth. It may be.

次に、上記第３エピタキシャル成長マスク５１を用いた選択エピタキシャル成長技術により、上記開口部５２の半導体基板１１（第２ｐ型領域ｐ２）上にｎ型不純物（例えば、リン、ヒ素等）をドーピングしたエピタキシャル成長層からなる第２ｎ型領域ｎ２（第４領域）を形成する。このエピタキシャル成長におけるドーピングガスには、ホスフィン（ＰＨ3）、アルシン（ＡｓＨ3）や有機ソースなど、ｎ型不純物を含むガスを用いることができる。
また、このときのドーパント濃度は、例えば１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。また、第２ｎ型領域ｎ２の膜厚は、５０ｎｍから３００ｎｍが望ましく、第２ｎ型領域ｎ２がカソード電極として機能を果たせる範囲の膜厚であればよい。 Next, an epitaxial growth layer in which an n-type impurity (for example, phosphorus, arsenic, etc.) is doped on the semiconductor substrate 11 (second p-type region p2) of the opening 52 by a selective epitaxial growth technique using the third epitaxial growth mask 51. A second n-type region n2 (fourth region) is formed. As a doping gas in this epitaxial growth, a gas containing an n-type impurity such as phosphine (PH 3 ), arsine (AsH 3 ), or an organic source can be used.
Further, the dopant concentration at this time is preferably about 1 × 10 18 cm −3 to 1 × 10 21 cm −3 , for example. Further, the film thickness of the second n-type region n2 is preferably 50 nm to 300 nm, and may be a film thickness within a range where the second n-type region n2 can function as a cathode electrode.

上記第２ｎ型領域ｎ２は、上記第１ｎ型領域ｎ１と第１ｐ型領域ｐ１を形成する前に行うことも可能である。   The second n-type region n2 can be performed before the first n-type region n1 and the first p-type region p1 are formed.

また、必要に応じて、第１ｐ型領域ｐ１または第２ｎ型領域ｎ２を形成した後、いずれかまたは両方において活性化アニールを行ってもよい。活性化のアニールとして例えば加熱を１０５０℃まで行った後、直ぐに冷却工程に入るスパイクアニールを行う。このときのアニール条件は上記ドーパントの活性化が行える範囲でよい。   Further, if necessary, activation annealing may be performed in one or both of the first p-type region p1 and the second n-type region n2. As the activation annealing, for example, after heating up to 1050 ° C., spike annealing that immediately enters the cooling step is performed. The annealing conditions at this time may be within a range where the dopant can be activated.

次に、図示はしないが、サイリスタゲート電極２２、第１ｐ型領域ｐ１と第２ｎ型領域ｎ２を露出させるため、各領域上の上記第１エピタキシャル成長マスク４６、第２エピタキシャル成長マスク４８、第３エピタキシャル成長マスク５１を除去する。そして、層間絶縁膜（図示せず）を形成する前に、各露出された第１ｐ型領域ｐ１、第２ｎ型領域ｎ２、サイドウォールゲート電極２２上に、サリサイド工程によって金属シリサイド層を形成する。この金属シリサイド層は、例えばチタンシリサイド、コバルトシリサイドもしくはニッケルシリサイドで形成する。その後、層間絶縁膜を形成し、通常のＣＭＯＳ工程と同様の配線工程を行う。   Next, although not shown, in order to expose the thyristor gate electrode 22, the first p-type region p1, and the second n-type region n2, the first epitaxial growth mask 46, the second epitaxial growth mask 48, and the third epitaxial growth mask on each region are exposed. 51 is removed. Then, before forming an interlayer insulating film (not shown), a metal silicide layer is formed on each exposed first p-type region p1, second n-type region n2, and sidewall gate electrode 22 by a salicide process. This metal silicide layer is formed of, for example, titanium silicide, cobalt silicide, or nickel silicide. Thereafter, an interlayer insulating film is formed, and a wiring process similar to a normal CMOS process is performed.

上記半導体装置の製造方法（第４製造方法）では、サイリスタゲート電極２２の一方側の第２ｐ型領域ｐ２上に第１ｎ型領域ｎ１を形成する工程と、第１ｎ型領域ｎ１上を被覆する第２エピタキシャル成長マスク４８を形成した後、第１ｎ型領域ｎ１上の第２エピタキシャル成長マスク４８に第１ｎ型領域ｎ１上の内側に収まるように開口部４９を形成する工程と、選択エピタキシャル成長によって開口部４９内の第１ｎ型領域ｎ１上に第１ｐ型領域ｐ１を形成する工程とを有することから、第１ｐ型領域ｐ１と第２ｐ型領域ｐ２とは第１ｎ型領域ｎ１によって分離されるようになる。
このため、第１ｐ型領域ｐ１と第２ｐ型領域ｐ２とのショートを防止することができる。さらにパンチスルーの発生も防止することができる。
よって、第１ｐ型領域ｐ１（第１領域）と第１ｎ型領域ｎ１（第２領域）と第２ｐ型領域ｐ２（第３領域）と第２ｎ型領域ｎ２（第４領域）とが順に接合されたサイリスタにおける第１ｐ型領域ｐ１と第１ｎ型領域ｎ１との接合、第１ｎ型領域ｎ１と第２ｐ型領域ｐ２との接合が機能することができるので、正常なサイリスタ特性を得ることができる。 In the semiconductor device manufacturing method (fourth manufacturing method), the step of forming the first n-type region n1 on the second p-type region p2 on one side of the thyristor gate electrode 22 and the step of covering the first n-type region n1 After forming the second epitaxial growth mask 48, a step of forming the opening 49 in the second epitaxial growth mask 48 on the first n-type region n1 so as to be inside the first n-type region n1, and the inside of the opening 49 by selective epitaxial growth Forming the first p-type region p1 on the first n-type region n1, the first p-type region p1 and the second p-type region p2 are separated from each other by the first n-type region n1.
For this reason, a short circuit between the first p-type region p1 and the second p-type region p2 can be prevented. Furthermore, the occurrence of punch-through can be prevented.
Therefore, the first p-type region p1 (first region), the first n-type region n1 (second region), the second p-type region p2 (third region), and the second n-type region n2 (fourth region) are sequentially joined. Since the junction between the first p-type region p1 and the first n-type region n1 and the junction between the first n-type region n1 and the second p-type region p2 in the thyristor can function, normal thyristor characteristics can be obtained.

また、上記第４製造方法では、欠陥の生じやすい第１ｐ型領域ｐ１、第１ｎ型領域ｎ１それぞれのファセット領域が接触することがないため、第１ｐ型領域ｐ１と第１ｎ型領域ｎ１との間の接合リーク電流を減少させることができ、その結果、サイリスタ電気特性のバラつきやoff電流の増大を抑制することができる。   Further, in the fourth manufacturing method, since the facet regions of the first p-type region p1 and the first n-type region n1 that are likely to cause defects do not contact each other, the first p-type region p1 and the first n-type region n1 are not in contact. Junction leakage current can be reduced, and as a result, variation in thyristor electrical characteristics and increase in off current can be suppressed.

次に、上記半導体装置に選択トランジスタを搭載した一例を、図１５の概略構成断面図によって説明する。図１５では、一例として、前記第１半導体装置に選択トランジスタを搭載した一例を示す。   Next, an example in which a selection transistor is mounted on the semiconductor device will be described with reference to a schematic sectional view of FIG. FIG. 15 shows an example in which a selection transistor is mounted on the first semiconductor device as an example.

図１５に示すように、半導体基板１１を用意する。この半導体基板１１には例えばシリコン基板を用いる。そして上記半導体基板１１にサイリスタＴ１を形成する素子形成領域１２と、選択トランジスタＴｒを形成する素子形成領域１４を分離する素子分離領域１３を形成する。この素子分離領域１３は、例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）、ＳＴＩ（Shallow Trench Isolation）、ＤＴＩ（Deep Trench Isolation）などの技術により形成される。上記素子形成領域１２の下部には、例えばｎウエル領域１８が形成されている。   As shown in FIG. 15, a semiconductor substrate 11 is prepared. For example, a silicon substrate is used as the semiconductor substrate 11. Then, an element isolation region 13 for isolating the element formation region 12 for forming the thyristor T1 and the element formation region 14 for forming the selection transistor Tr are formed in the semiconductor substrate 11. The element isolation region 13 is formed by a technique such as LOCOS (Local Oxidation of Silicon), STI (Shallow Trench Isolation), or DTI (Deep Trench Isolation). For example, an n-well region 18 is formed below the element formation region 12.

この素子形成領域１２およびその上部に、第１伝導型（ｐ型）の第１ｐ型領域ｐ１（第１領域）と、前記第１伝導型とは逆伝導の第２伝導型（ｎ型）の第１ｎ型領域ｎ１（第２領域）と、第１伝導型（ｐ型）の第２ｐ型領域ｐ２（第３領域）と、第２伝導型（ｎ型）の第２ｎ型領域ｎ２（第４領域）とが順に接合されたサイリスタＴ１で構成される上記半導体装置１が形成されている。この詳細は、前記図１によって説明したとおりである。   A first conductivity type (p-type) first p-type region p1 (first region) and a second conductivity type (n-type) opposite to the first conductivity type are formed in the element formation region 12 and the upper portion thereof. The first n-type region n1 (second region), the first conductivity type (p-type) second p-type region p2 (third region), and the second conductivity-type (n-type) second n-type region n2 (fourth) The semiconductor device 1 is formed of the thyristor T1 that is joined in order to the region. The details are as described with reference to FIG.

一方、上記素子形成領域１４にはｐ型ウエル領域６０が形成されている。このｐ型ウエル領域６０は、既知のＭＯＳプロセスで形成されるｐ型ウエル領域と同様に形成することができる。   On the other hand, a p-type well region 60 is formed in the element formation region 14. This p-type well region 60 can be formed in the same manner as a p-type well region formed by a known MOS process.

上記素子形成領域１４上には、上記サイリスタＴ１が形成される素子形成領域１２上と同様なゲート絶縁膜６１が形成されている。このゲート絶縁膜６１は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さに成膜される。なお、上記ゲート絶縁膜２１は、酸化シリコン（ＳｉＯ2）に限らず、窒化酸化シリコン（ＳｉＯＮ）はもちろんのこと、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）など通常のＣＭＯＳにおいて検討されているゲート絶縁膜材料を用いることもできる。 On the element formation region 14, a gate insulating film 61 similar to that on the element formation region 12 in which the thyristor T1 is formed is formed. The gate insulating film 61 is formed of, for example, a silicon oxide (SiO 2 ) film and is formed to a thickness of about 1 nm to 10 nm. The gate insulating film 21 is not limited to silicon oxide (SiO 2 ), but also silicon nitride oxide (SiON), hafnium oxide (HfO 2 ), nitrided hafnium oxide (HfON), and aluminum oxide (Al 2 O). 3 ), a gate insulating film material that has been studied in a normal CMOS, such as hafnium silicate (HfSiO), hafnium nitride silicate (HfSiON), or lanthanum oxide (La 2 O 3 ) can also be used.

上記ゲート絶縁膜６１上にはゲート電極６２が形成されている。このゲート電極６２は上記サイリスタゲート電極２２と同様に、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム（ＳｉＧｅ）などで形成することもできる。   A gate electrode 62 is formed on the gate insulating film 61. The gate electrode 62 is usually made of polycrystalline silicon, like the thyristor gate electrode 22. Alternatively, it can be a metal gate electrode, or can be formed of silicon germanium (SiGe) or the like.

上記ゲート電極６２の側壁にはサイドウォール６３、６４が形成されている。このサイドウォール６３、６４は、上記サイリスタゲート電極２２の側壁に形成されるサイドウォール２３、２４と同時に形成できる。上記サイドウォール２３、２４、サイドウォール６３、６４は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）のどちらで形成してもよく、またそれらの積層膜で形成されていてもよい。 Side walls 63 and 64 are formed on the side wall of the gate electrode 62. The side walls 63 and 64 can be formed simultaneously with the side walls 23 and 24 formed on the side wall of the thyristor gate electrode 22. The sidewalls 23 and 24 and the sidewalls 63 and 64 may be formed of either silicon oxide (SiO 2 ) or silicon nitride (Si 3 N 4 ), or may be formed of a laminated film thereof. .

上記ゲート電極６２の両側の素子形成領域１４にはソース・ドレイン領域７３、７４が形成されている。
なお、上記サイドウォール６３、６４を形成する前に、ゲート電極６２の両側の素子形成領域１４に、エクステンション領域（もしくはＬＤＤ領域）７１、７２が形成されていることが好ましい。 Source / drain regions 73 and 74 are formed in the element formation region 14 on both sides of the gate electrode 62.
Before forming the side walls 63 and 64, extension regions (or LDD regions) 71 and 72 are preferably formed in the element formation region 14 on both sides of the gate electrode 62.

また、上記サイリスタゲート電極２２、第１ｐ型領域ｐ１と第２ｎ型領域ｎ２、ソース・ドレイン領域７３、７４等の表面に、サリサイド工程によってシリサイド層（図示せず）が、例えばチタンシリサイド、コバルトシリサイドもしくはニッケルシリサイドで形成されていてもよい。   A silicide layer (not shown) is formed on the surface of the thyristor gate electrode 22, the first p-type region p1, the second n-type region n2, the source / drain regions 73, 74, etc. by a salicide process, for example, titanium silicide, cobalt silicide. Alternatively, it may be formed of nickel silicide.

そして、上記第１ｐ型領域ｐ１にアノードセンサＡが接続され、第２ｎ型領域ｎ２にカソード側が接続され、上記選択トランジスタＴｒの一方のソース・ドレイン領域７４に接続されている。また、上記選択トランジスタＴｒの他方のソース・ドレイン領域７３にはビット線Ｂが接続されている。   The anode sensor A is connected to the first p-type region p1, the cathode side is connected to the second n-type region n2, and is connected to one source / drain region 74 of the selection transistor Tr. A bit line B is connected to the other source / drain region 73 of the selection transistor Tr.

このようなサイリスタＴ１と選択トランジスタＴｒからなるメモリ素子を配列することにより、サイリスタＲＡＭのメモリ部の主要部が構成されている。
上記例は一例であって、サイリスタＴ１には、上記半導体装置２、３、４等の構成のものを採用することもできる。 By arranging such memory elements including the thyristor T1 and the selection transistor Tr, a main part of the memory part of the thyristor RAM is configured.
The above example is merely an example, and the semiconductor device 2, 3, 4 or the like may be employed as the thyristor T1.

本発明の半導体装置（第１半導体装置）に係る一実施の形態（第１実施例）を示した概略構成断面図である。1 is a schematic cross-sectional view showing an embodiment (first example) according to a semiconductor device (first semiconductor device) of the present invention. 本発明の半導体装置（第１半導体装置）に係る一実施の形態（第２実施例）を示した概略構成断面図である。1 is a schematic cross-sectional view showing an embodiment (second embodiment) according to a semiconductor device (first semiconductor device) of the present invention. 本発明の半導体装置（第２半導体装置）に係る一実施の形態（実施例）を示した概略構成断面図である。It is a schematic structure sectional view showing one embodiment (example) concerning a semiconductor device (second semiconductor device) of the present invention. 本発明の半導体装置の製造方法（第１製造方法）に係る一実施の形態（実施例）を示した製造工程断面図である。It is manufacturing process sectional drawing which showed one Embodiment (Example) which concerns on the manufacturing method (1st manufacturing method) of the semiconductor device of this invention. 本発明の半導体装置の製造方法（第１製造方法）に係る一実施の形態（実施例）を示した製造工程断面図である。It is manufacturing process sectional drawing which showed one Embodiment (Example) which concerns on the manufacturing method (1st manufacturing method) of the semiconductor device of this invention. 本発明の半導体装置の製造方法（第１製造方法）に係る一実施の形態（実施例）を示した製造工程断面図である。It is manufacturing process sectional drawing which showed one Embodiment (Example) which concerns on the manufacturing method (1st manufacturing method) of the semiconductor device of this invention. 本発明の半導体装置の製造方法（第２製造方法）に係る一実施の形態（実施例）を示した製造工程断面図である。It is manufacturing process sectional drawing which showed one Embodiment (Example) which concerns on the manufacturing method (2nd manufacturing method) of the semiconductor device of this invention. 本発明の半導体装置の製造方法（第２製造方法）に係る一実施の形態（実施例）を示した製造工程断面図である。It is manufacturing process sectional drawing which showed one Embodiment (Example) which concerns on the manufacturing method (2nd manufacturing method) of the semiconductor device of this invention. 本発明の半導体装置の製造方法（第２製造方法）に係る一実施の形態（実施例）を示した製造工程断面図である。It is manufacturing process sectional drawing which showed one Embodiment (Example) which concerns on the manufacturing method (2nd manufacturing method) of the semiconductor device of this invention. 本発明の半導体装置の製造方法（第３製造方法）に係る一実施の形態（実施例）を示した製造工程断面図である。It is manufacturing process sectional drawing which showed one Embodiment (Example) which concerns on the manufacturing method (3rd manufacturing method) of the semiconductor device of this invention. 本発明の半導体装置の製造方法（第３製造方法）に係る一実施の形態（実施例）を示した製造工程断面図である。It is manufacturing process sectional drawing which showed one Embodiment (Example) which concerns on the manufacturing method (3rd manufacturing method) of the semiconductor device of this invention. 本発明の半導体装置の製造方法（第４製造方法）に係る一実施の形態（実施例）を示した製造工程断面図である。It is manufacturing process sectional drawing which showed one Embodiment (Example) which concerns on the manufacturing method (4th manufacturing method) of the semiconductor device of this invention. 本発明の半導体装置の製造方法（第４製造方法）に係る一実施の形態（実施例）を示した製造工程断面図である。It is manufacturing process sectional drawing which showed one Embodiment (Example) which concerns on the manufacturing method (4th manufacturing method) of the semiconductor device of this invention. 本発明の半導体装置の製造方法（第４製造方法）に係る一実施の形態（実施例）を示した製造工程断面図である。It is manufacturing process sectional drawing which showed one Embodiment (Example) which concerns on the manufacturing method (4th manufacturing method) of the semiconductor device of this invention. 本発明の半導体装置に選択トランジスタを搭載した一例を示した概略構成断面図である。1 is a schematic cross-sectional view illustrating an example in which a selection transistor is mounted on a semiconductor device of the present invention. 従来技術およびその問題点を説明する概略構成断面図である。It is general | schematic structure sectional drawing explaining a prior art and its problem. 従来技術を説明する概略構成断面図である。It is schematic structure sectional drawing explaining a prior art. 従来技術を説明する概略構成断面図である。It is schematic structure sectional drawing explaining a prior art. 従来技術の問題点を説明する概略構成断面図である。It is a schematic structure sectional view explaining a problem of conventional technology.

符号の説明Explanation of symbols

１…半導体装置、１１…半導体基板、１３…素子分離領域、ｐ１…第１ｐ型領域（第１領域）、ｎ１…第１ｎ型領域（第２領域）、ｐ２…第１ｐ型領域（第３領域）、ｎ２…第２ｎ型領域（第４領域）、Ｔ１…サイリスタ   DESCRIPTION OF SYMBOLS 1 ... Semiconductor device, 11 ... Semiconductor substrate, 13 ... Element isolation region, p1 ... 1st p-type area | region (1st area | region), n1 ... 1st n-type area | region (2nd area | region), p2 ... 1st p-type area | region (3rd area | region) ), N2 ... second n-type region (fourth region), T1 ... thyristor

Claims (9)

第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたサイリスタが形成された半導体装置であって、
前記第３領域は、素子分離領域で分離された半導体基板に形成され、
前記第２領域は、前記第３領域の一部上に形成されて、かつ、前記第２領域と前記第３領域との界面の一端部が前記素子分離領域の側壁部に接合するように形成されている
ことを特徴とする半導体装置。 A first conductivity type first region, a second conductivity type second region opposite to the first conductivity type, a first conductivity type third region, and a second conductivity type fourth region. A semiconductor device in which a thyristor bonded in order is formed,
The third region is formed on a semiconductor substrate separated by an element isolation region,
The second region is formed on a part of the third region, and is formed so that one end portion of an interface between the second region and the third region is joined to a side wall portion of the element isolation region. A semiconductor device characterized by that. 前記第３領域上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の側壁に形成されたサイドウォールを有し、
前記第２領域は、前記ゲート電極の一方側の前記第３領域上に形成されて、かつ、前記第２領域と前記第３領域との界面の一端部が前記素子分離領域の側壁部に接合され、前記素子分離領域に接合されていない前記第２領域の端部が前記ゲート電極の一方側のサイドウォールの側壁部に接合されている
ことを特徴とする請求項１記載の半導体装置。 A gate electrode formed on the third region via a gate insulating film;
Having a sidewall formed on the sidewall of the gate electrode;
The second region is formed on the third region on one side of the gate electrode, and one end of the interface between the second region and the third region is bonded to the side wall of the element isolation region. 2. The semiconductor device according to claim 1, wherein an end portion of the second region that is not bonded to the element isolation region is bonded to a side wall portion of one side wall of the gate electrode. 前記第２領域は、前記第３領域の一部上にエピタキシャル成長させたエピタキシャル成長層の下層および該エピタキシャル成長層の下部の前記第３領域の一部に、前記素子分離領域の表面より深い位置の前記素子分離領域の側壁部に一端が接合するように形成され、
前記第１領域は、前記第２領域上の前記エピタキシャル成長層および前記第３領域の一部に形成され、少なくとも前記素子分離領域の側壁部に一端が接合するように形成されている
ことを特徴とする請求項１記載の半導体装置。 The second region is formed in a lower layer of the epitaxial growth layer epitaxially grown on a part of the third region and a part of the third region below the epitaxial growth layer at a position deeper than the surface of the element isolation region. One end is formed to be joined to the side wall of the separation region,
The first region is formed in a part of the epitaxial growth layer and the third region on the second region, and is formed so that one end is joined to at least a side wall portion of the element isolation region. The semiconductor device according to claim 1. 前記第２領域は、前記第３領域の一部上にエピタキシャル成長させたエピタキシャル成長層および該エピタキシャル成長層の下部の前記第３領域の一部に、前記素子分離領域の側壁部に一端が接合するように形成され、
前記第１領域は、前記第２領域上にエピタキシャル成長させた前記エピタキシャル成長層で形成され、かつ少なくとも前記素子分離領域の表面に一端が接合するように形成されている
ことを特徴とする請求項１記載の半導体装置。 The second region has an epitaxial growth layer epitaxially grown on a part of the third region and a part of the third region below the epitaxial growth layer so that one end is joined to a side wall portion of the element isolation region. Formed,
The first region is formed by the epitaxial growth layer epitaxially grown on the second region, and is formed so that at least one end is bonded to the surface of the element isolation region. Semiconductor device. 第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたサイリスタが形成された半導体装置であって、
前記第３領域は、素子分離領域で分離された半導体基板に形成され、
前記第２領域は、前記第３領域の一部上に形成され、
前記第１領域は、前記第２領域上に形成され、かつ前記第１領域が形成される前記第２領域面において前記第１領域の側周囲に前記第２領域が存在するように形成されている
ことを特徴とする半導体装置。 A first conductivity type first region, a second conductivity type second region opposite to the first conductivity type, a first conductivity type third region, and a second conductivity type fourth region. A semiconductor device in which a thyristor bonded in order is formed,
The third region is formed on a semiconductor substrate separated by an element isolation region,
The second region is formed on a part of the third region,
The first region is formed on the second region, and is formed such that the second region exists around the side of the first region on the second region surface where the first region is formed. A semiconductor device characterized by comprising: 第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたサイリスタが形成される半導体装置の製造方法であって、
半導体基板に素子分離領域を形成する工程と、
前記素子分離領域で分離された前記半導体基板に前記第３領域を形成する工程と、
前記第３領域上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の側壁にサイドウォールを形成する工程と、
前記ゲート電極の一方側の前記第３領域上にノンドープのエピタキシャル成長層を形成する工程と、
前記エピタキシャル成長層および該エピタキシャル成長層の下部の前記第３領域に、前記エピタキシャル成長層の表面から所定の距離をおいてかつ前記素子分離領域の側壁部に一端が接合するように第２導電型の不純物をイオン注入して前記第２領域を形成する工程と、
前記エピタキシャル成長層およびその下部の前記第３領域に、前記素子分離領域の側壁部に一端が接合するように第１導電型の不純物をイオン注入して前記第２領域の上部に前記第１領域を形成する工程と、
前記ゲート電極の他方側の第３領域に接合するように前記第４領域を形成する工程と
を有することを特徴とする半導体装置の製造方法。 A first conductivity type first region, a second conductivity type second region opposite to the first conductivity type, a first conductivity type third region, and a second conductivity type fourth region. A method of manufacturing a semiconductor device in which thyristors bonded in order are formed,
Forming an element isolation region in a semiconductor substrate;
Forming the third region in the semiconductor substrate separated by the element isolation region;
Forming a gate electrode on the third region through a gate insulating film;
Forming a sidewall on the sidewall of the gate electrode;
Forming a non-doped epitaxial growth layer on the third region on one side of the gate electrode;
Impurities of the second conductivity type are added to the epitaxial growth layer and the third region below the epitaxial growth layer at a predetermined distance from the surface of the epitaxial growth layer and so that one end is joined to the side wall portion of the element isolation region. Forming a second region by ion implantation;
An impurity of a first conductivity type is ion-implanted into the epitaxial growth layer and the third region below the first region so that one end is joined to a side wall portion of the element isolation region, and the first region is formed above the second region. Forming, and
And a step of forming the fourth region so as to be joined to the third region on the other side of the gate electrode. 第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたサイリスタが形成される半導体装置の製造方法であって、
半導体基板に素子分離領域を形成する工程と、
前記素子分離領域で分離された前記半導体基板に前記第３領域を形成する工程と、
前記第３領域上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の側壁にサイドウォールを形成する工程と、
前記ゲート電極の一方側の前記第３領域上にノンドープのエピタキシャル成長層を形成する工程と、
前記ノンドープのエピタキシャル成長層および該ノンドープトのエピタキシャル成長層の下部の前記第３領域に、前記素子分離領域の側壁部に一端が接合するように第２導電型の不純物をイオン注入して前記第２領域を形成する工程と、
選択エピタキシャル成長によって、前記第２領域上に前記第１領域を形成する工程と、
前記ゲート電極の他方側の第３領域に接合するように前記第４領域を形成する工程と
を有することを特徴とする半導体装置の製造方法。 A first conductivity type first region, a second conductivity type second region opposite to the first conductivity type, a first conductivity type third region, and a second conductivity type fourth region. A method of manufacturing a semiconductor device in which thyristors bonded in order are formed,
Forming an element isolation region in a semiconductor substrate;
Forming the third region in the semiconductor substrate separated by the element isolation region;
Forming a gate electrode on the third region through a gate insulating film;
Forming a sidewall on the sidewall of the gate electrode;
Forming a non-doped epitaxial growth layer on the third region on one side of the gate electrode;
Impurities of the second conductivity type are ion-implanted into the non-doped epitaxial growth layer and the third region below the non-doped epitaxial growth layer so that one end is joined to the side wall portion of the element isolation region. Forming, and
Forming the first region on the second region by selective epitaxial growth;
And a step of forming the fourth region so as to be joined to the third region on the other side of the gate electrode. 第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたサイリスタが形成される半導体装置の製造方法であって、
半導体基板に素子分離領域を形成する工程と、
前記素子分離領域で分離された前記半導体基板に前記第３領域を形成する工程と、
前記第３領域上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の側壁にサイドウォールを形成する工程と、
前記ゲート電極の一方側の前記第３領域上に第２導電型の不純物をドーピングしたエピタキシャル成長層を前記素子分離領域と前記第３領域との境界を覆うように形成する工程と、
前記エピタキシャル成長層の表面側に第１導電型の不純物をイオン注入して前記第１領域を形成する工程と、
前記ゲート電極の他方側の第３領域に接合するように前記第４領域を形成する工程とを有し、
前記イオン注入は、前記第１領域と前記第３領域との間に前記第２領域が存在し、かつ前記第３領域と前記素子分離領域の境界上を被覆する前記第２領域が維持されるように行う
ことを特徴とする半導体装置の製造方法。 A first conductivity type first region, a second conductivity type second region opposite to the first conductivity type, a first conductivity type third region, and a second conductivity type fourth region. A method of manufacturing a semiconductor device in which thyristors bonded in order are formed,
Forming an element isolation region in a semiconductor substrate;
Forming the third region in the semiconductor substrate separated by the element isolation region;
Forming a gate electrode on the third region through a gate insulating film;
Forming a sidewall on the sidewall of the gate electrode;
Forming an epitaxial growth layer doped with a second conductivity type impurity on the third region on one side of the gate electrode so as to cover a boundary between the element isolation region and the third region;
Forming a first region by ion-implanting a first conductivity type impurity on the surface side of the epitaxial growth layer;
Forming the fourth region so as to be joined to the third region on the other side of the gate electrode,
In the ion implantation, the second region exists between the first region and the third region, and the second region covering the boundary between the third region and the element isolation region is maintained. A method for manufacturing a semiconductor device, comprising: 第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたサイリスタが形成される半導体装置の製造方法であって、
半導体基板に素子分離領域を形成する工程と、
前記素子分離領域で分離された前記半導体基板に前記第３領域を形成する工程と、
前記第３領域上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の側壁にサイドウォールを形成する工程と、
前記ゲート電極の一方側の前記第３領域上に前記第２領域を形成する工程と、
前記第２領域上を被覆する絶縁膜を形成した後、前記第２領域上の前記絶縁膜に前記第２領域上の内側に収まるように開口部を形成する工程と、
選択エピタキシャル成長によって前記開口部の前記第２領域上に前記第１領域を形成する工程と、
前記ゲート電極の他方側の第３領域に接合するように前記第４領域を形成する工程と
を有することを特徴とする半導体装置の製造方法。 A first conductivity type first region, a second conductivity type second region opposite to the first conductivity type, a first conductivity type third region, and a second conductivity type fourth region. A method of manufacturing a semiconductor device in which thyristors bonded in order are formed,
Forming an element isolation region in a semiconductor substrate;
Forming the third region in the semiconductor substrate separated by the element isolation region;
Forming a gate electrode on the third region through a gate insulating film;
Forming a sidewall on the sidewall of the gate electrode;
Forming the second region on the third region on one side of the gate electrode;
After forming an insulating film covering the second region, forming an opening in the insulating film on the second region so as to fit inside the second region;
Forming the first region on the second region of the opening by selective epitaxial growth;
And a step of forming the fourth region so as to be joined to the third region on the other side of the gate electrode.
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