JP2009130660A - Short circuit detection circuit - Google Patents
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Abstract
Description
本発明は、Ｄ級オーディオアンプやスイッチングレギュレータなどの出力短絡を検出する短絡検出回路に関するものである。 The present invention relates to a short circuit detection circuit for detecting an output short circuit such as a class D audio amplifier or a switching regulator.
トランジスタを２つ直列に接続したプッシュプル回路などの出力短絡は、センス抵抗を用いて検出することが一般的である。例えば、特許文献１では、その図１に示されているように、Ｎチャネル電界効果トランジスタのソース側に接続されたセンス抵抗を用いて、コンプリメンタリ回路に流れる電流を検出し、これが所定の閾値以上であるときに、スイッチ回路を駆動して電源を遮断する技術が開示・提案されている。
しかしながら、上記従来の短絡検出回路では、高価なセンス抵抗を用いる必要があるため、コストアップが招かれていた。また、上記従来の短絡検出回路では、センス抵抗に電流が流れることに伴い、不要な電力損失が生じていた。 However, in the conventional short-circuit detection circuit, it is necessary to use an expensive sense resistor, which increases the cost. Further, in the conventional short-circuit detection circuit, an unnecessary power loss occurs as a current flows through the sense resistor.
本発明は、上記の問題点に鑑み、コストアップや電力損失を招くことなく、プッシュプル回路の出力短絡を検出することが可能な短絡検出回路を提供することを目的とする。 In view of the above problems, an object of the present invention is to provide a short circuit detection circuit capable of detecting an output short circuit of a push-pull circuit without incurring cost increase or power loss.
上記の目的を達成するために、本発明に係る短絡検出回路は、パルス信号を出力する外部端子の短絡検出を行う短絡検出回路であって、前記パルス信号と同期したダミーパルス信号を生成し、両信号間に所定の位相差が生じているか否かに応じて、前記外部端子の短絡検出を行う構成（第１の構成）とされている。 In order to achieve the above object, a short circuit detection circuit according to the present invention is a short circuit detection circuit that detects a short circuit of an external terminal that outputs a pulse signal, and generates a dummy pulse signal synchronized with the pulse signal, According to whether or not a predetermined phase difference is generated between the two signals, the external terminal is short-circuited (first configuration).
なお、上記第１の構成から成る短絡検出回路は、所定のマスク期間に亘って前記位相差が生じているときに、前記外部端子が短絡していると判断する構成（第２の構成）にするとよい。 The short-circuit detection circuit having the first configuration has a configuration (second configuration) that determines that the external terminal is short-circuited when the phase difference occurs over a predetermined mask period. Good.
また、上記第１または第２の構成から成る短絡検出回路は、前記外部端子が短絡していると判断したときに、前記パルス信号の出力動作を停止させる構成（第３の構成）にするとよい。 The short circuit detection circuit having the first or second configuration may be configured to stop the output operation of the pulse signal (third configuration) when it is determined that the external terminal is short-circuited. .
本発明に係る短絡検出回路であれば、コストアップや電力損失を招くことなく、プッシュプル回路の出力短絡を検出することが可能となる。 With the short circuit detection circuit according to the present invention, it is possible to detect an output short circuit of the push-pull circuit without incurring cost increase or power loss.
図１は、本発明に係る半導体装置の一実施形態を示すブロック図である。 FIG. 1 is a block diagram showing an embodiment of a semiconductor device according to the present invention.
まず、本実施形態の半導体装置１０の概要について述べる。
First, an outline of the
図１に示す半導体装置１０は、薄型テレビなどの省スペース・低発熱用途向けに開発された１７［Ｗ］＋１７［Ｗ］のステレオＤ級パワーアンプＩＣである。そのプロセス技術としては、ＢＣＤ［Bipolar, CMOS, and DMOS］プロセス技術が採用されており、出力パワー段のオン抵抗や配線抵抗による内部損失をできる限り排除することで、高効率９０％（１０［Ｗ］＋１０［Ｗ］出力、８［Ω］負荷時）が実現されている。さらに、小型裏面放熱タイプのパワーパッケージが採用されており、低消費電力・低発熱量を実現しているため、総合３４［Ｗ］出力まで外付け放熱器が不要となっている。半導体装置１０を用いれば、音声系システムの大幅な小型化・薄型化と、大迫力・高音質再生の両方のニーズに応えることが可能である。
A
次に、半導体装置１０の特長について述べる。
Next, features of the
第１の特長は、高効率９０％（１０［Ｗ］＋１０［Ｗ］出力、８［Ω］負荷時）、及び低発熱を実現している点である。第２の特長は、外付け放熱器なしで、１７［Ｗ］＋１７［Ｗ］（１２［Ｖ］、４［Ω］負荷時）の出力を行うことが可能な点である。第３の特長は、最小４［Ω］までの定格負荷を駆動することが可能な点である。第４の特長は、電源オン／オフ時、及び、電源瞬断時のポップ音を低減している点である。第５の特長は、ソフト切換え技術により、高品位な音声ミュートを実現している点である。第６の特長は、スピーカへの過大出力を制限する出力電力制限機能を搭載している点である。第７の特長は、高温保護回路、天絡地絡保護回路、減電圧保護回路、及び、スピーカ直流電圧印加保護回路を内蔵しており、信頼性の高いデザインを採用している点である。第８の特長は、複数個の半導体装置１０を同時に使用する際に、これらを同期させるためのマスター／スレーブ機能を搭載しており、ビートノイズの発生を抑えることが可能な点である。第９の特長は、内部ＰＷＭ［Pulse Width Modulation］用サンプリングクロック周波数の調整機能（２５０［ｋＨｚ］〜４００［ｋＨｚ］）を搭載しており、ＡＭラジオへの不要輻射対策を容易に実現することが可能な点である。第１０の特長は、ステレオ出力をパラレル接続することにより、高出力３４［Ｗ］モノラルアンプを構成することが可能な点である。第１１の特長は、小型裏面放熱タイプのパワーパッケージを使用している点である。
The first feature is that
上記の特長を有する本実施形態の半導体装置１０は、図１に示すように、第１のＤ級パワーアンプ部１と、第２のＤ級パワーアンプ部２と、パワーリミット部３と、ミュート制御部４と、保護ロジック部５と、パワーオフ検知部６と、ソフトミュート部７と、ランプ発振部８と、クロック制御部９と、を集積化して成る。
As shown in FIG. 1, the
第１のＤ級パワーアンプ部１は、入力増幅回路１ａと、ＰＷＭ変調回路１ｂと、正相側ドライバ回路１ｃと、逆相側ドライバ回路１ｄと、正相側プッシュプル出力回路（Ｎチャネル型ＭＯＳ電界効果トランジスタ１ｅ、１ｆ）と、逆相側プッシュプル出力回路（ＮチャネルＭＯＳ型電界効果トランジスタ１ｇ、１ｈ）と、正相側ブートストラップ用のダイオード１ｉと、逆相側ブートストラップ用のダイオード１ｊと、を有して成り、外付けされたＬＣフィルタ回路と合わせて、ＢＴＬ形式のＤ級パワーアンプが形成されている。
The first class D
第２のＤ級パワーアンプ部２は、入力増幅回路２ａと、ＰＷＭ変調回路２ｂと、正相側ドライバ回路２ｃと、逆相側ドライバ回路２ｄと、正相側プッシュプル出力回路（Ｎチャネル型ＭＯＳ電界効果トランジスタ２ｅ、２ｆ）と、逆相側プッシュプル出力回路（Ｎチャネル型ＭＯＳ電界効果トランジスタ２ｇ、２ｈ）と、正相側ブートストラップ用のダイオード２ｉと、逆相側ブートストラップ用のダイオード２ｊと、を有して成り、外付けされたＬＣフィルタ回路と合わせて、ＢＴＬ形式のＤ級パワーアンプが形成されている。
The second class D
このように、スピーカの駆動手段として、ＢＴＬ形式のＤ級パワーアンプ１、２を用いる構成であれば、入力されたオーディオ信号の電圧レベルを平衡増幅することができるので、音響機器の電源効率を高めることが可能となる。
In this way, if the configuration uses the BTL class
なお、Ｄ級パワーアンプ１、２を構成するＰＷＭ変調回路１ｂ、２ｂは、入力増幅回路２ａ、２ｂを介して入力されるアナログ信号を２相（正相、逆相）のデジタル信号に変換する手段であり、積分器、比較器、デッドタイム生成部などを有して成るが、その構成については、周知技術を適用すれば足りるため、ここでは詳細な説明を割愛する。
Note that the
また、本実施形態の半導体装置１０では、ＰＷＭ変調回路１ｂ、２ｂを採用した構成を例に挙げて説明を行うが、本発明の構成はこれに限定されるものではなく、ΔΣ変調器を用いたＰＤＭ［Pulse Density Modulation］変調回路など、その他の形式のＡ／Ｄ変換回路を採用しても構わない。
Further, in the
パワーリミット部３は、半導体装置１０に接続されるスピーカの能力に応じて、出力電力に制限を加える手段である。なお、パワーリミット部３を用いた出力電力制限機能については、後ほど詳細に説明する。
The
ミュート制御部４は、装置外部（例えばマイコン）からのミュート制御信号を受け付けて、スピーカ出力のミュート制御を行う手段である。
The
保護ロジック部５は、半導体装置１０に搭載されている各種の保護機能（減電圧保護機能、高温保護機能、出力短絡保護機能、及び、出力ＤＣ電圧保護機能）が働いたときに、スピーカ出力を停止するとともに、ワーニング信号やエラー信号を装置外部に送出する手段である。なお、ワーニング信号は、比較的危険度が低く、異常状態が解除されれば、装置外部からの指示を待つことなく、自動復帰が可能な保護機能（本図の例では、減電圧保護機能と高温保護機能）が働いたときに送出される信号である。一方、エラー信号は、比較的危険度が高く、異常状態が解除されても、装置外部からの指示がない限り、自動復帰が行われない保護機能（本図の例では、出力短絡保護機能と出力ＤＣ電圧保護機能）が働いたときに送出される信号である。
The
パワーオフ検知部６は、電源瞬断を検出してスピーカ出力を停止させる手段である。なお、パワーオフ検知部６を用いた電源瞬断検出機能については、後ほど詳細に説明する。
The power-off
ソフトミュート部７は、音声ミュートの時定数（ソフトミュート切換時間）を設定する手段である。なお、ソフトミュート部７の機能については、後ほど詳細に説明する。
The
ランプ発振部８は、ＰＷＭ信号の周波数を決定するためのランプ波信号（或いは三角波信号）を発生する手段である。
The
クロック制御部９は、半導体装置１０を複数用いる際に、各々で用いられるクロック信号の連携制御を行う手段である。なお、クロック制御部９の機能については、後ほど詳細に説明する。
The
また、本実施形態の半導体装置１０は、外部との電気的接続を確立する手段として、４４本の外部端子（１ピン〜４４ピン）を有して成る。
In addition, the
図２は、半導体装置１０の端子配置図である。また、図３〜図６は、いずれも、外部端子のピン番号、記号（端子名）、端子電圧（typ.値）、端子説明、及び、内部等価回路を示した対応表である。
FIG. 2 is a terminal layout diagram of the
ＩＮ１端子（１ピン）、及び、ＩＮ２端子（４４ピン）は、それぞれ、第１、第２チャネルのアナログ信号入力端子である。なお、ＩＮ１端子、及び、ＩＮ２端子には、それぞれ、外付けのコンデンサ（図１のＣ１、Ｃ４４を参照）を介して、第１、第２チャネルのオーディオ信号が入力される。 The IN1 terminal (1 pin) and the IN2 terminal (44 pin) are analog signal input terminals for the first and second channels, respectively. Note that the audio signals of the first and second channels are input to the IN1 terminal and the IN2 terminal through external capacitors (see C1 and C44 in FIG. 1), respectively.
ＰＬＭＴ１端子（２ピン）、ＰＬＭＴ２端子（３ピン）、ＰＬＭＴ３端子（４ピン）、及び、ＰＬＭＴ４端子（５ピン）は、いずれも、パワーリミット部３の出力電力制限機能を実現するために用いられる外部端子である。なお、ＰＬＭＴ１端子は、電圧／電流変換端子であり、外付けの抵抗（図１のＲ２を参照）が接続される。ＰＬＭＴ２端子、及び、ＰＬＭＴ３端子は、いずれも電流／電圧変換端子であり、それぞれに外付けの抵抗（図１のＲ３、Ｒ４を参照）が接続される。ＰＬＭＴ５端子は、バイアス端子であり、外付けの抵抗とコンデンサ（図１のＲ３、Ｒ４、Ｃ５を参照）が接続される。
The PLMT1 terminal (pin 2), the PLMT2 terminal (pin 3), the PLMT3 terminal (pin 4), and the PLMT4 terminal (pin 5) are all used for realizing the output power limiting function of the
ＢＳＰ１Ｐ端子（６ピン）は、第１チャネルのプラス側ブートストラップ端子であり、外付けのコンデンサ（図１のＣ６を参照）が接続される。 The BSP1P terminal (6 pin) is a positive bootstrap terminal of the first channel, and is connected to an external capacitor (see C6 in FIG. 1).
ＶＣＣＰ１Ｐ端子（７ピン、８ピン）は、第１チャネルのプラス側パワー系電源端子である。なお、ＶＣＣＰ１Ｐ端子については、その抵抗値低減や電流能力向上を実現するために、７ピンと８ピンを１つのＶＣＣＰ１Ｐ端子とみなして使用される。 The VCCP1P terminals (7th and 8th pins) are the first channel positive power system power supply terminals. As for the VCCP1P terminal, the 7th and 8th pins are used as one VCCP1P terminal in order to reduce the resistance value and improve the current capability.
ＯＵＴ１Ｐ端子（９ピン、１０ピン）は、第１チャネルのプラス側ＰＷＭ信号出力端子であり、外付けの出力ＬＰＦ［Low Pass Filter］（図１のＬ９、Ｃ９、Ｃ１０を参照）が接続される。なお、ＯＵＴ１Ｐ端子については、その抵抗値低減や電流能力向上を実現するために、９ピンと１０ピンを１つのＯＵＴ１Ｐ端子とみなして使用される。 The OUT1P terminal (9th pin, 10th pin) is a positive PWM signal output terminal for the first channel, and is connected to an external output LPF [Low Pass Filter] (see L9, C9, and C10 in FIG. 1). . As for the OUT1P terminal, the 9th pin and the 10th pin are used as one OUT1P terminal in order to reduce the resistance value and improve the current capability.
ＧＮＤＰ１端子（１１ピン、１２ピン）は、第１チャネルのパワー系接地端子である。なお、ＧＮＤＰ１端子については、その抵抗値低減や電流能力向上を実現するために、１１ピンと１２ピンを１つのＧＮＤＰ１端子とみなして使用される。また、ＧＮＤＰ１端子の電位は、半導体装置１０がいかなる動作状態であっても、常に系内の最低電圧となるように設計すべきである。
The GND1 terminal (pins 11 and 12) is a power system ground terminal of the first channel. For the GND1 terminal, the 11th and 12th pins are used as one GND1 terminal in order to reduce the resistance value and improve the current capability. In addition, the potential of the GND1 terminal should be designed so as to always be the lowest voltage in the system regardless of the operating state of the
ＯＵＴ１Ｎ端子（１３ピン、１４ピン）は、第１チャネルのマイナス側ＰＷＭ信号出力端子であり、外付けの出力ＬＰＦ（図１のＬ１３、Ｃ１３、及び、Ｃ１０を参照）が接続される。なお、ＯＵＴ１Ｎ端子については、その抵抗値低減や電流能力向上を実現するために、１３ピンと１４ピンを１つのＯＵＴ１Ｎ端子とみなして使用される。 OUT1N terminals (pins 13 and 14) are minus-side PWM signal output terminals for the first channel, and are connected to external output LPFs (see L13, C13, and C10 in FIG. 1). As for the OUT1N terminal, the 13th pin and the 14th pin are used as one OUT1N terminal in order to reduce the resistance value and improve the current capability.
ＶＣＣＰ１Ｎ端子（１５ピン、１６ピン）は、第１チャネルのマイナス側パワー系電源端子である。なお、ＶＣＣＰ１Ｎ端子については、その抵抗値低減や電流能力向上を実現するために、１５ピンと１６ピンを１つのＶＣＣＰ１Ｎ端子とみなして使用される。 The VCCP1N terminal (pins 15 and 16) is a negative side power system power supply terminal of the first channel. As for the VCCP1N terminal, the 15th pin and the 16th pin are used as one VCCP1N terminal in order to reduce the resistance value and improve the current capability.
ＢＳＰ１Ｎ端子（１７ピン）は、第１チャネルのマイナス側ブートストラップ端子であり、外付けのコンデンサ（図１のＣ１７を参照）が接続される。 The BSP1N terminal (pin 17) is a minus side bootstrap terminal of the first channel, and is connected to an external capacitor (see C17 in FIG. 1).
ＷＡＲＮＩＮＧ端子（１８ピン）は、ワーニング出力端子（動作ワーニングを知らせるための端子）であり、外付けの抵抗（図１のＲ１８を参照）が接続される。なお、ＷＡＲＮＩＮＧ端子の信号論理は、ワーニング時にハイレベルとなり、通常動作時にローレベルとなる。 A WARNING terminal (pin 18) is a warning output terminal (terminal for notifying an operation warning), and an external resistor (see R18 in FIG. 1) is connected thereto. Note that the signal logic of the WARNING terminal is at a high level during a warning and is at a low level during normal operation.
ＥＲＲＯＲ端子（１９ピン）は、エラー出力端子（動作エラーを知らせるための端子）であり、外付けの抵抗（図１のＲ１９）が接続される。なお、ＥＲＲＯＲ端子の信号論理は、エラー時にハイレベルとなり、通常動作時にローレベルとなる。 The ERROR terminal (pin 19) is an error output terminal (terminal for notifying an operation error), and is connected with an external resistor (R19 in FIG. 1). Note that the signal logic at the ERROR terminal is at a high level during an error and is at a low level during normal operation.
ＭＵＴＥＸ端子（２０ピン）は、音声ミュート制御端子である。なお、その信号論理はミュートオフ時にハイレベルとなり、ミュートオン時にローレベルとなる。 The MUTEX terminal (20 pins) is an audio mute control terminal. The signal logic is high when mute is off and low when mute is on.
Ｎ．Ｃ．端子（２１ピン、２２ピン）は、半導体装置１０の内部で何も接続されていないノンコネクト端子であり、オープン状態とするか、或いは、ＧＮＤに接続すればよい。
N. C. Terminals (21 pins and 22 pins) are non-connected terminals to which nothing is connected inside the
ＯＳＣ端子（２３ピン）は、サンプリングクロック信号の入出力端子であり、半導体装置１０を複数個使用する場合には、コンデンサ（図１のＣ２３を参照）を介して、各半導体装置１０のＯＳＣ端子を相互に接続すればよい。
The OSC terminal (pin 23) is an input / output terminal for sampling clock signals. When a plurality of
ＭＳ端子（２４ピン）は、マスター／スレーブ切替端子であり、半導体装置１０を複数個使用する場合において、サンプリングクロック信号の供給源（マスター）となるか、供給先（スレーブ）となるかを切り替えるために用いられる。なお、ＭＳ端子の信号論理はスレーブ動作時にハイレベルとなり、マスター動作時にローレベルとなる。
The MS terminal (24 pin) is a master / slave switching terminal, and switches between a sampling clock signal supply source (master) and a supply destination (slave) when a plurality of
ＲＯＳＣ端子（２５ピン）は、内部ＰＷＭ用サンプリングクロックの周波数設定端子であり、通常時にはオープン（図１を参照）で使用される。一方、内部ＰＷＭ用サンプリングクロックの周波数を調整する場合には、外付けの抵抗が接続される。 The ROSC terminal (pin 25) is a frequency setting terminal for the internal PWM sampling clock, and is normally used open (see FIG. 1). On the other hand, when adjusting the frequency of the internal PWM sampling clock, an external resistor is connected.
ＴＭ端子（２６ピン）は、音声ミュートの時定数設定端子であり、外付けのコンデンサ（図１のＣ２６を参照）が接続される。 The TM terminal (26 pin) is a time constant setting terminal for audio mute, and is connected with an external capacitor (see C26 in FIG. 1).
ＶＨＯＬＤ端子（２７ピン）は、電源瞬断検出機能機能用の検出電圧設定端子であり、通常時には外付けのコンデンサ（図１のＣ２７を参照）のみが接続される。一方、検出電圧を調整する場合には、コンデンサと並列に抵抗が接続される。 The VHOLD terminal (27th pin) is a detection voltage setting terminal for the function of instantaneous power interruption detection, and normally only an external capacitor (see C27 in FIG. 1) is connected. On the other hand, when adjusting the detection voltage, a resistor is connected in parallel with the capacitor.
ＢＳＰ２Ｎ端子（２８ピン）は、第２チャネルのマイナス側ブートストラップ端子であり、外付けのコンデンサ（図１のＣ２８を参照）が接続される。 The BSP2N terminal (28 pin) is a negative side bootstrap terminal of the second channel, and is connected to an external capacitor (see C28 in FIG. 1).
ＶＣＣＰ２Ｎ端子（２９ピン、３０ピン）は、第２チャネルのマイナス側パワー系電源端子である。なお、ＶＣＣＰ２Ｎ端子については、その抵抗値低減や電流能力向上を実現するために、２９ピンと３０ピンを１つのＶＣＣＰ２Ｎ端子とみなして使用される。 The VCCP2N terminal (pins 29 and 30) is a negative side power system power supply terminal of the second channel. As for the VCCP2N terminal, the 29th pin and the 30th pin are used as one VCCP2N terminal in order to realize a reduction in resistance value and an improvement in current capability.
ＯＵＴ２Ｎ端子（３１ピン、３２ピン）は、第２チャネルのマイナス側ＰＷＭ信号出力端子であり、外付けの出力ＬＰＦ（図１のＬ３１、Ｃ３１、及び、Ｃ３２を参照）が接続される。なお、ＯＵＴ２Ｎ端子については、その抵抗値低減や電流能力向上を実現するために、３１ピンと３２ピンを１つのＯＵＴ２Ｎ端子とみなして使用される。
OUT2N terminals (pins 31 and 32) are minus-side PWM signal output terminals for the second channel, and are connected to external output LPFs (see L31, C31, and C32 in FIG. 1). As for the OUT2N terminal, the pin 31 and the
ＧＮＤＰ２端子（３３ピン、３４ピン）は、第２チャネルのパワー系接地端子である。なお、ＧＮＤＰ２端子については、その抵抗値低減や電流能力向上を実現するために、３３ピンと３４ピンを１つのＧＮＤＰ２端子とみなして使用される。また、ＧＮＤＰ２端子の電位は、半導体装置１０がいかなる動作状態であっても、常に系内の最低電圧となるように設計すべきである。
The GND2 terminal (pins 33 and 34) is a power system ground terminal for the second channel. In addition, about the GND2 terminal, in order to implement | achieve the resistance value reduction and current capability improvement, the 33rd pin and the 34th pin are regarded as one GND2 terminal, and are used. In addition, the potential of the GND2 terminal should be designed so as to always be the lowest voltage in the system regardless of the operating state of the
ＯＵＴ２Ｐ端子（３５ピン、３６ピン）は、第２チャネルのプラス側ＰＷＭ信号出力端子であり、外付けの出力ＬＰＦ（図１のＬ３５、Ｃ３５、Ｃ３２を参照）が接続される。なお、ＯＵＴ２Ｐ端子については、その抵抗値低減や電流能力向上を実現するために、３５ピンと３６ピンを１つのＯＵＴ２Ｐ端子とみなして使用される。 The OUT2P terminal (pins 35 and 36) is a positive PWM signal output terminal for the second channel, and is connected to an external output LPF (see L35, C35, and C32 in FIG. 1). For the OUT2P terminal, the 35th and 36th pins are used as one OUT2P terminal in order to reduce the resistance value and improve the current capability.
ＶＣＣＰ２Ｐ端子（３７ピン、３８ピン）は、第２チャネルのプラス側パワー系電源端子である。なお、ＶＣＣＰ２Ｐ端子については、その抵抗値低減や電流能力向上を実現するために、３７ピンと３８ピンを１つのＶＣＣＰ２Ｐ端子とみなして使用される。
The VCCP2P terminals (pins 37 and 38) are the positive side power system power supply terminals of the second channel. As for the VCCP2P terminal, the
ＢＳＰ２Ｐ端子（３９ピン）は、第２チャネルのプラス側ブートストラップ端子であって、外付けのコンデンサ（図１のＣ３９を参照）が接続される。 The BSP2P terminal (pin 39) is a positive bootstrap terminal of the second channel, and is connected to an external capacitor (see C39 in FIG. 1).
ＶＣＣＡ（４０ピン）は、アナログ信号系の電源端子である。 VCCA (40 pins) is an analog signal power supply terminal.
ＦＩＬＰ端子（４１ピン）は、ＰＷＭ信号系のバイアス端子であり、外付けのコンデンサ（図１のＣ４１を参照）が接続される。 The FILP terminal (pin 41) is a bias terminal for the PWM signal system, and is connected to an external capacitor (see C41 in FIG. 1).
ＦＩＬＡ端子（４２ピン）は、アナログ信号系のバイアス端子であり、外付けのコンデンサ（図１のＣ４２を参照）が接続される。 The FILA terminal (pin 42) is an analog signal system bias terminal to which an external capacitor (see C42 in FIG. 1) is connected.
ＧＮＤＡ端子（４３ピン）は、アナログ信号系の接地端子である。なお、ＧＮＤＡ端子の電位は、半導体装置１０がいかなる動作状態であっても、常に系内の最低電圧となるように設計すべきである。
The GNDA terminal (43 pin) is an analog signal system ground terminal. Note that the potential of the GNDA terminal should always be designed to be the lowest voltage in the system regardless of the operating state of the
次に、半導体装置１０を用いたアプリケーション回路について、例を挙げて説明する。
Next, an application circuit using the
図７は、負荷抵抗４［Ω］のスピーカをステレオ動作させる場合のアプリケーション回路図である。なお、図７に示した回路では、電源電圧として、１０〜１６．５［Ｖ］の入力が想定されている。 FIG. 7 is an application circuit diagram when a speaker having a load resistance of 4 [Ω] is operated in stereo. In the circuit shown in FIG. 7, an input of 10 to 16.5 [V] is assumed as the power supply voltage.
図８は、負荷抵抗４［Ω］のスピーカをモノラル動作させる場合のアプリケーション回路図である。なお、図８に示した回路では、電源電圧として、１０〜１６．５［Ｖ］の入力が想定されている。本図に示すように、モノラル動作時には、ステレオ動作時と比較して、一部の外付け部品（図７、図８の２８〜３９ピン、及び、４４ピンを比較参照）を省略することができる。 FIG. 8 is an application circuit diagram when a speaker having a load resistance of 4 [Ω] is operated in monaural. In the circuit shown in FIG. 8, an input of 10 to 16.5 [V] is assumed as the power supply voltage. As shown in this figure, during monaural operation, some external parts (compare 28 and 39 pins and 44 pins in FIGS. 7 and 8) may be omitted compared to stereo operation. it can.
図９は、負荷抵抗４［Ω］のスピーカをパラレル駆動によってモノラル動作させる場合のアプリケーション回路図である。なお、図９に示した回路では、電源電圧として、１０〜１６．５［Ｖ］の入力が想定されている。本図に示すように、第１、第２チャネルの出力をパラレルで用いることにより、半導体装置１０を高出力モノラルアンプとして動作させることが可能である。このような動作をさせる場合には、第１、第２チャネルの両入力端子に同じ信号を入力するとともに、出力ＬＣフィルタの後段で両出力のプラス側同士とマイナス側同士を接続し、これをスピーカの両端に接続すればよい。なお、図９に示した回路において、電源電圧１２［Ｖ］、負荷抵抗４［Ω］のときの出力は、２０［Ｗ］（全高調波歪みＴＨＤ［Total Harmonic Distortion］＝１０［％］）であり、そのときの効率は、９２［％］となる。また、電源電圧１２［Ｖ］、負荷抵抗２［Ω］のときには、３４［Ｗ］（ＴＨＤ＝１０［％］）まで出力することができる。
FIG. 9 is an application circuit diagram when a speaker having a load resistance of 4 [Ω] is operated in monaural by parallel driving. In the circuit shown in FIG. 9, an input of 10 to 16.5 [V] is assumed as the power supply voltage. As shown in the figure, the
上記構成から成る半導体装置１０の電源ラインに関しては、出力コイル（図１のＬ９、Ｌ１３、Ｌ３１、Ｌ３５を参照）の逆起電力により、回生した電流の戻りが生じるため、回生電流の経路として、電源とＧＮＤとの間にコンデンサ（図１のＣ７、Ｃ８、Ｃ１５、Ｃ２９、Ｃ３７、Ｃ３８、Ｃ４０、Ｃ４３を参照）を入れるなどの対策を施すことが望ましい。その際、電解コンデンサを用いる場合には、低温環境下で容量値の低下が起こることなどを想定し、諸特性に問題のないことを十分に確認した上で、容量値を決定することが望ましい。なお、接続されている電源が十分な電流吸収能力を持たない場合、回生電流によって電源ラインの電圧が上昇し、半導体装置１０及びその周辺回路を含めて、絶対最大定格を超えるおそれがあるため、電圧クランプ用のダイオードを電源とＧＮＤとの間に挿入するなど、物理的な安全対策を施すことが望ましい。
Regarding the power supply line of the
次に、半導体装置１０のパッケージについて、図１０〜図１２を参照して説明する。
Next, the package of the
図１０は、半導体装置１０の外形寸法図である。なお、図１０中の寸法単位は、ミリメートルである。また、図１１は、半導体装置１０のフットプリントの一参考例を示す図であり、図１２は、フットプリントの設計値の一例を示す表である。
FIG. 10 is an external dimension diagram of the
図１０〜図１２に示す通り、半導体装置１０は、小型裏面放熱タイプのパワーパッケージを使用しており、パッケージの裏側にはフレームが露出されている。従って、この部分に放熱処理を施すことにより、外付けの放熱器を要することなく、その放熱効率を上げて使用することができる。そのため、基板表面だけでなく、基板裏面にも放熱パターンをできるだけ広くとって使用することが望ましい。なお、フットプリントに関しては、図１２の表に例示した設計値に限らず、状況に合わせた適正化を図ればよい。
As shown in FIGS. 10 to 12, the
次に、上記構成から成る半導体装置１０の電気的特性を図１３に示す。
Next, FIG. 13 shows electrical characteristics of the
図１３は、半導体装置１０の電気的特性を示す表である。なお、図１３に示した電気的特性は、特に指定のない限り、Ｔａ＝２５［℃］、Ｖｃｃ＝１２［Ｖ］、ｆＩＮ＝１［ｋＨｚ］、Ｒｇ＝０［Ω］、ＲＬ＝８［Ω］、ＭＵＴＥＸ＝”Ｈ”、ＭＳ＝”Ｌ”での数値を示している。また、最大出力１、最大出力２、並びに、全高調波歪率の代表値に関しては、半導体装置１０の標準的な性能を示しており、基板レイアウトや使用部品、電源部に大きく依存する。
FIG. 13 is a table showing the electrical characteristics of the
次に、外付け部品の決め方と制御方法について、詳細な説明を行う。 Next, how to determine the external parts and the control method will be described in detail.
まず、電源端子（７、８、１５、１６、２９、３０、３７、３８、４０ピン）に関して図１４を参照しながら説明する。 First, the power supply terminals (7, 8, 15, 16, 29, 30, 37, 38, 40 pins) will be described with reference to FIG.
図１４は、半導体装置１０の電源系統図である。
FIG. 14 is a power system diagram of the
図１４に示すように、半導体装置１０の電源端子は５系統あり、そのうちの４系統は、出力パワー系の電源端子（ＶＣＣＰ１Ｐ、ＶＣＣＰ１Ｎ、ＶＣＣＰ２Ｐ、ＶＣＣＰ２Ｎ）であり、１系統は、アナログ信号系の電源端子（ＶＣＣＡ）である。
As shown in FIG. 14, the
それぞれの電源端子には、デカップリングコンデンサ（Ｃ７、Ｃ８、Ｃ１５、Ｃ２９、Ｃ３７、Ｃ３８、Ｃ４１、Ｃ４３）を接続して使用することが望ましい。特に、出力パワー用の電源端子については、ＩＣ端子の直近に高周波特性の良いコンデンサを配置することが望ましい。また、全ての電源端子は、いずれも同一の電圧とし、同時に立ち上げ、立ち下げを行うことが望ましい。 Decoupling capacitors (C7, C8, C15, C29, C37, C38, C41, C43) are preferably connected to each power supply terminal. In particular, for power terminals for output power, it is desirable to place a capacitor with good high frequency characteristics in the immediate vicinity of the IC terminal. Further, it is desirable that all power supply terminals have the same voltage and are simultaneously started up and shut down.
次に、パワーダウンの方法について、詳細な説明を行う。 Next, the power down method will be described in detail.
半導体装置１０をパワーダウンするには，半導体装置１０に印加している電源電圧を０［Ｖ］にすればよい。このとき、半導体装置１０のＭＵＴＥＸ端子（２０ピン）は、ローレベル（Ｌ）としておくことが望ましい。ＭＵＴＥＸ端子がハイレベル（Ｈ）の状態であると、マイコンからＭＵＴＥＸ端子に向けて電流が逆流する形となるからである。このような状態が想定される場合には、図１５で示すように、マイコンとＭＵＴＥＸ端子との間に、電流制限抵抗を挿入することが望ましい。ただし、１００［ｋΩ］の電流制限抵抗を接続した場合、ＭＵＴＥＸ端子の制御電圧としては、ハイレベル入力電圧が３．５［Ｖ］〜Ｖｃｃとなり、また、ローレベル入力電圧がＧＮＤ〜１．２［Ｖ］となることに留意すべきである。
In order to power down the
次に、音声ミュート（２０、２６ピン）について、詳細な説明を行う。 Next, the audio mute (20, 26 pins) will be described in detail.
半導体装置１０では、ＭＵＴＥＸ端子（２０ピン）をローレベルとすることにより、音声ミュートをかけることができる。なお、音声ミュート中においては、ＰＷＭ信号出力端子（９、１０、１３、１４、３１、３２、３５、３６ピン）の通常サンプリング動作がいずれも停止され、各出力がローレベルに固定される。また、音声ミュート中においては、半導体装置の消費電流を削減することができる（ミュートオフ時：２５［ｍＡ］（typ.）→ミュートオン時：１０［ｍＡ］（typ.））。
In the
また、半導体装置１０では、音声ミュート制御時のポップ音を低減するために、ソフトミュート部７を用いて、ソフトミュート制御を行うことも可能である。
Further, in the
図１６は、音声ミュート制御（ソフトミュート制御）の一例を示すタイミングチャートである。 FIG. 16 is a timing chart showing an example of audio mute control (soft mute control).
なお、ソフトミュート部７には、ソフトミュート切換時間Ｔｓｗを設定するための時定数回路が内蔵されており、ＴＭ端子（２６ピン）に接続されるコンデンサＣ２６（図１７を参照）の容量値に応じてソフトミュート切換時間Ｔｓｗを設定することが可能である。このソフトミュート切換時間Ｔｓｗは、下記の（１）式で求めることができる。
The soft
上記（１）式中の符号Ｃ２６は、ＴＭ端子に接続されるコンデンサＣ２６の容量値を示すパラメータであり、その推奨値は０．１［μＦ］である。コンデンサＣ２６の容量値を小さくすると、ソフトミュート切換時間Ｔｓｗは短くなるが、音声ミュート制御時のポップ音が発生しやすくなる。一方、コンデンサＣ２６の容量値を大きくすると、ソフトミュート切換時間Ｔｓｗは長くなるが、音声ミュート制御時におけるポップ音の発生を大幅に低減することが可能となる。また、半導体装置１０では、電源瞬断検出時においてもソフトミュート動作が行われるが、このときのソフトミュート切換時間Ｔｓｗは、上記した通常のソフトミュート切換時間Ｔｓｗの約１／１０となる。
Symbol C26 in the above equation (1) is a parameter indicating the capacitance value of the capacitor C26 connected to the TM terminal, and its recommended value is 0.1 [μF]. When the capacitance value of the capacitor C26 is reduced, the soft mute switching time Tsw is shortened, but a pop sound at the time of audio mute control is likely to occur. On the other hand, when the capacitance value of the capacitor C26 is increased, the soft mute switching time Tsw becomes longer, but it is possible to greatly reduce the occurrence of pop sounds during the audio mute control. In the
なお、電源を立ち上げる場合には、ＭＵＴＥＸ端子（２０ピン）をローレベルの状態で立ち上げることが望ましい。また、電源を立ち下げる場合にも、同様に、ＭＵＴＥＸ端子をローレベルにしてから立ち下げることが望ましい。このようなシーケンスにより、電源オン／オフ時のポップ音を軽減することが可能となる。 When starting up the power supply, it is desirable to start up the MUTEX terminal (pin 20) in a low level state. Similarly, when the power is turned off, it is desirable that the MUTEX terminal is lowered to a low level. With such a sequence, it is possible to reduce the pop sound when the power is turned on / off.
次に、オーディオ入力回路（１、４４ピン）について図１８を参照しながら説明する。 Next, the audio input circuit (1, 44 pins) will be described with reference to FIG.
図１８は、オーディオ入力回路（特にそのフロントエンド部分）を示す回路図である。 FIG. 18 is a circuit diagram showing an audio input circuit (particularly its front end portion).
図１８に示すように、オーディオ信号が入力されるＩＮ１端子及びＩＮ２端子と前段回路との間には、カップリングコンデンサＣ１、Ｃ４４が接続される。従って、これらのコンデンサＣ１、Ｃ４４と、半導体装置１０の入力インピーダンスＲ１、Ｒ４４によって、１次ハイパスフィルタが形成される。なお、オーディオ入力端子の低域カットオフ周波数ｆｃ１、ｆｃ２は、コンデンサＣ１、Ｃ４４の容量値と、入力インピーダンスＲ１、Ｒ４４の抵抗値（＝２０［ｋΩ］（typ.））に応じて、下記の（２）式で決定される。
As shown in FIG. 18, coupling capacitors C <b> 1 and C <b> 44 are connected between the IN1 terminal and IN2 terminal to which the audio signal is input and the preceding circuit. Therefore, a primary high-pass filter is formed by the capacitors C1 and C44 and the input impedances R1 and R44 of the
上記（２）式中の符号Ｃ１、Ｃ４４は、コンデンサＣ１、Ｃ４４の容量値を示すパラメータであり、符号Ｒ１、Ｒ４４は、半導体装置１０の入力インピーダンスＲ１、Ｒ４４の抵抗値を示すパラメータである。
Symbols C1 and C44 in the above equation (2) are parameters indicating capacitance values of the capacitors C1 and C44, and symbols R1 and R44 are parameters indicating resistance values of the input impedances R1 and R44 of the
ただし、コンデンサＣ１、Ｃ４４の容量値を大きく設定し過ぎると、電源起動時に入力端子電圧が安定するまでの時間が長くなる。入力端子電圧が安定するまでに、ＭＵＴＥＸ端子（２０ピン）をハイレベル（ミュートオフ）にしてしまうと、ポップ音が発生しやすくなるので、コンデンサＣ１、Ｃ４４の容量値については、これに十分留意した上で、最適値を設定することが望ましい。 However, if the capacitance values of the capacitors C1 and C44 are set too large, it takes a long time until the input terminal voltage is stabilized when the power supply is activated. If the MUTEX terminal (pin 20) is set to a high level (mute off) before the input terminal voltage becomes stable, pop noise is likely to occur. Therefore, attention should be paid to the capacitance values of the capacitors C1 and C44. In addition, it is desirable to set an optimum value.
次に、出力ＬＣフィルタ回路（９、１０、１３、１４、３１、３２、３５、３６ピン）について、図１９を参照しながら詳細に説明する。 Next, the output LC filter circuit (9, 10, 13, 14, 31, 32, 35, 36 pins) will be described in detail with reference to FIG.
図１９は、出力ＬＣフィルタ回路を示す回路図である。 FIG. 19 is a circuit diagram showing an output LC filter circuit.
出力ＬＣフィルタ回路は、負荷（スピーカ）に供給される可聴帯域以外の高周波成分を排除する手段である。半導体装置１０の出力ＰＷＭ信号には、２５０［ｋＨｚ］〜４００［ｋＨｚ］のサンプリングクロック周波数が使用されているため，この信号を十分に排除する必要がある。
The output LC filter circuit is means for eliminating high frequency components other than the audible band supplied to the load (speaker). Since the sampling clock frequency of 250 [kHz] to 400 [kHz] is used for the output PWM signal of the
コイルＬ及びコンデンサＣは、−１２［ｄＢ／ｏｃｔ］の減衰特性を持つ差動フィルタを構成している。スイッチング電流の大部分はコンデンサＣを流れ、スピーカ（負荷抵抗ＲＬ）に流れる電流はごく僅かになる。従って、このフィルタは不要輻射を低減する。また、コイルＬ及びコンデンサＣｇは、同相信号に対するフィルタを構成し、不要輻射をさらに低減する。 The coil L and the capacitor C constitute a differential filter having an attenuation characteristic of −12 [dB / oct]. Most of the switching current flows through the capacitor C, and the current flowing through the speaker (load resistance RL) is negligible. Thus, this filter reduces unwanted radiation. In addition, the coil L and the capacitor Cg constitute a filter for the in-phase signal, and further reduce unnecessary radiation.
フィルタ定数は、負荷インピーダンスＲＬに依存し、Ｑ＝０．７０７におけるＬ、Ｃ、Ｃｇの算出式は、下記（３）式のようになる。 The filter constant depends on the load impedance RL, and the calculation formulas of L, C, and Cg at Q = 0.707 are as shown in the following formula (3).
上記（３）式中の符号ＲＬは、負荷インピーダンス［Ω］を示すパラメータであり、符号ｆｃは、ＬＰＦカットオフ周波数［Ｈｚ］を示すパラメータである。 The symbol RL in the above equation (3) is a parameter indicating the load impedance [Ω], and the symbol fc is a parameter indicating the LPF cutoff frequency [Hz].
図２０は、代表的な負荷インピーダンス時の出力ＬＣフィルタ定数を示した表である。なお、図中（ａ）は、カットオフ周波数ｆｃを３０［ｋＨｚ］に設定する場合のフィルタ定数を示しており、図中（ｂ）は、カットオフ周波数ｆｃを４０［ｋＨｚ］に設定する場合のフィルタ定数を示している。 FIG. 20 is a table showing output LC filter constants at typical load impedances. In the figure, (a) shows the filter constant when the cut-off frequency fc is set to 30 [kHz], and (b) in the figure shows the case where the cut-off frequency fc is set to 40 [kHz]. The filter constants are shown.
出力ＬＣフィルタ回路に使用するコイルは、直流抵抗成分が小さく、電流許容値に十分なマージンのある部品を選択することが望ましい。なお、コイルの直流抵抗成分が大きいと、電力損失が発生してしまう。また、不要輻射防止のために、通常は閉磁路タイプを選択することが望ましい。 For the coil used for the output LC filter circuit, it is desirable to select a component having a small DC resistance component and a sufficient margin for the allowable current value. Note that if the DC resistance component of the coil is large, power loss occurs. In order to prevent unnecessary radiation, it is usually desirable to select a closed magnetic circuit type.
また、出力ＬＣフィルタ回路に使用するコンデンサは、等価直列抵抗（ＥＳＲ［Equivalent Series Resistance］）が小さく、高周波域（１００［ｋＨｚ］以上）でインピーダンス特性が悪化しない部品を選択することが望ましい。また、耐圧については、高周波電流が多量に流れることを鑑み、耐圧に十分な余裕があるものを選択することが望ましい。 Moreover, it is desirable to select a capacitor having a small equivalent series resistance (ESR [Equivalent Series Resistance]) and an impedance characteristic that does not deteriorate in a high frequency range (100 [kHz] or more) as a capacitor used in the output LC filter circuit. As for the withstand voltage, in view of the fact that a large amount of high-frequency current flows, it is desirable to select a withstand voltage that has a sufficient margin.
次に、ブートストラップ回路（６、１７、２８、３９ピン）について詳細に説明する。 Next, the bootstrap circuit (6, 17, 28, 39 pins) will be described in detail.
６ピンと９、１０ピンとの間、１７ピンと１３、１４ピンとの間、２８ピンと３１、３２ピンとの間、並びに、３９ピンと３５、３６ピンとの間には、それぞれブートストラップ用のコンデンサ（図１のＣ６、Ｃ１７、Ｃ２８、Ｃ３９を参照）が接続される。低音を再生したときに、ブートストラップ電圧のリップルが発生しないように、十分大きな容量値のコンデンサを接続することが望ましく、その推奨値は０．６８［μＦ］以上である。
Capacitors for bootstraps are provided between
次に、出力保護対策（９、１０、１３、１４、３１、３２、３５、３６ピン）について詳細に説明する。 Next, output protection measures (9, 10, 13, 14, 31, 32, 35, 36 pins) will be described in detail.
負荷短絡時や出力天絡地絡時、或いは、ＰＷＭサンプリング起動時には、出力に異常な電流が発生する場合がある。このとき、ＰＷＭ出力のオーバーシュート、アンダーシュートが非常に大きくなり，この電圧が半導体装置１０の耐圧を超えると、半導体装置１０が破壊することが考えられる。そのため、どのような場合でも各端子にかかる電圧が絶対最大定格を超えないように基板設計を行うことが重要である。なお、最大オーバーシュートの目安として、ＰＷＭ出力端子（９、１０、１３、１４、３１、３２、３５、３６ピン）は２０［Ｖ］以下、ブートストラップ端子（６、１７、２８、３９ピン）は４０［Ｖ］以下で設計することが望ましい。
An abnormal current may be generated in the output when the load is short-circuited, when the output power supply is faulted, or when PWM sampling is started. At this time, overshoot and undershoot of the PWM output become very large. If this voltage exceeds the breakdown voltage of the
図２１は、出力保護対策の一例を示す回路図である。 FIG. 21 is a circuit diagram showing an example of output protection measures.
符号ａで示すように、高周波用デカップリングコンデンサを接続する場合には、端子から数［ｍｍ］以内の直近に配置することが望ましい。また、符号ｂで示すように、ショットキーダイオードを使用する場合には、ＰＷＭ出力端子と電源及びＧＮＤとの間で、端子の直近に接続することが望ましい。また、符号ｃで示す区間に配置すべき部品は、できる限り半導体装置１０の近くに配置することが望ましい。
As indicated by the symbol a, when connecting a high-frequency decoupling capacitor, it is desirable to place it within a few [mm] from the terminal. Further, as shown by the symbol b, when a Schottky diode is used, it is desirable to connect the PWM output terminal, the power supply, and GND in the immediate vicinity of the terminal. In addition, it is desirable that the parts to be arranged in the section indicated by the symbol c be arranged as close to the
次に、最大出力電力について、図２２を参照しながら詳細に説明する。 Next, the maximum output power will be described in detail with reference to FIG.
図２２は、ＢＴＬ［Bridge-Tied Load］形式で接続された出力部を示す回路図である。 FIG. 22 is a circuit diagram showing output units connected in a BTL [Bridge-Tied Load] format.
ＢＴＬ接続において、出力波形にクリップを生じることなく（ＴＨＤ＋Ｎ≦１％）、その出力を行うことが可能な最大出力電力Ｐｏ（１％）の概算値は、下記の（４）式で求めることができる。 In the BTL connection, an approximate value of the maximum output power Po (1%) that can be output without clipping the output waveform (THD + N ≦ 1%) can be obtained by the following equation (4). it can.
上記（４）式中の符号ＲＬ、Ｖｃｃ、ｒＤＳ、及び、ｒＤＣは、それぞれ、負荷インピーダンス［Ω］、電源電圧［Ｖ］出力ＭＯＳトランジスタのオン抵抗［Ω］、及び、出力ＬＰＦ用コイルの直流抵抗成分［Ω］を示すパラメータである。 Symbols RL, Vcc, rDS, and rDC in the above equation (4) are respectively the load impedance [Ω], the power supply voltage [V], the on-resistance [Ω] of the output MOS transistor, and the DC of the output LPF coil. This is a parameter indicating the resistance component [Ω].
また、このときの最大電流Ｉｏ（ｍａｘ）は、下記の（５）式で求めることができる。 Further, the maximum current Io (max) at this time can be obtained by the following equation (5).
さらに出力波形をクリップするまでドライブすると，歪みが無い場合よりも大きな出力電力が得られる。クリップした状態は、一般的にＴＨＤ＋Ｎ＝１０％で定量化され、そのときの最大出力電力Ｐｏ（１０％）は、下記の（６）式で求めることができる。 Furthermore, if the output waveform is driven until clipping, a larger output power can be obtained than when there is no distortion. The clipped state is generally quantified by THD + N = 10%, and the maximum output power Po (10%) at that time can be obtained by the following equation (6).
なお、実際の最大出力電力は、半導体装置１０の最大許容損失Ｐｄ、及び、接合部温度Ｔｊを考慮して決める必要がある。
The actual maximum output power needs to be determined in consideration of the maximum allowable loss Pd of the
図２３は、最大出力電力と電源電圧との関係を示す図である。また、図２４は、最大許容損失Ｐｄ及び接合部温度Ｔｊを考慮したときの連続最大出力電力と電源電圧との関係を示す図である。 FIG. 23 is a diagram illustrating the relationship between the maximum output power and the power supply voltage. FIG. 24 is a diagram showing the relationship between the continuous maximum output power and the power supply voltage when the maximum allowable loss Pd and the junction temperature Tj are taken into consideration.
図２４では、パッケージ熱抵抗θｊａが２７．８［℃／Ｗ］の基板（２層基板、裏面銅箔サイズ７０［ｍｍ］×７０［ｍｍ］）を使用し、周囲温度Ｔａが２５［℃］であるときの連続最大出力電力を示している。図中の点線で示した範囲については、最大許容損失Ｐｄ及び接合部温度Ｔｊに対するマージンがなく、実使用上は出力を行うことができない。 In FIG. 24, a substrate having a package thermal resistance θja of 27.8 [° C./W] (two-layer substrate, back copper foil size 70 [mm] × 70 [mm]) is used, and an ambient temperature Ta is 25 [° C.]. It shows the continuous maximum output power when. In the range indicated by the dotted line in the figure, there is no margin for the maximum allowable loss Pd and the junction temperature Tj, and output cannot be performed in actual use.
例えば、負荷抵抗ＲＬが４［Ω］である場合について、図２５及び図２６を参照しながら、連続最大出力電力の検討を行う。 For example, when the load resistance RL is 4 [Ω], the continuous maximum output power is examined with reference to FIGS. 25 and 26.
図２５は、負荷４Ω時の効率−出力電力特性を示す図である。また、図２６は、周囲温度２５℃時における最大出力電力とパッケージ熱抵抗との関係を示す図である。 FIG. 25 is a diagram showing the efficiency-output power characteristics when the load is 4Ω. FIG. 26 is a diagram showing the relationship between the maximum output power and the package thermal resistance at an ambient temperature of 25 ° C.
負荷抵抗ＲＬが４［Ω］である場合、電源電圧Ｖｃｃが１０［Ｖ］であるときの出力電力は、図２３に基づいて、１２［Ｗ］であることが分かる。また、電源電圧Ｖｃｃが１０［Ｖ］で、出力電力が１２［Ｗ］であるときの効率ηは、図２５に基づいて、８５［％］であることが分かる。また、周囲温度Ｔａが２５［℃］で、パッケージ熱抵抗θｊａが２７．８［℃／Ｗ］で、効率ηが８５［％］であるときの最大出力電力は、図２６に基づいて、１２．９［Ｗ］であることが分かる。従って、電源電圧Ｖｃｃが１０［Ｖ］であるときには、出力電力１２［Ｗ］で連続出力を行うことが可能である。 When the load resistance RL is 4 [Ω], the output power when the power supply voltage Vcc is 10 [V] is 12 [W] based on FIG. Further, it is understood that the efficiency η when the power supply voltage Vcc is 10 [V] and the output power is 12 [W] is 85 [%] based on FIG. The maximum output power when the ambient temperature Ta is 25 ° C., the package thermal resistance θja is 27.8 ° C./W, and the efficiency η is 85% is 12 based on FIG. .9 [W]. Therefore, when the power supply voltage Vcc is 10 [V], it is possible to perform continuous output with an output power of 12 [W].
次に、内部ＰＷＭ用サンプリングクロックの周波数設定（２５ピン）について、詳細に説明する。 Next, the frequency setting of the internal PWM sampling clock (25 pins) will be described in detail.
ＲＯＳＣ端子（２５ピン）は、通常オープンで使用することができる。また、図２７で示すように、ＲＯＳＣ端子に抵抗Ｒ２５を接続することにより、ランプ発振部８で生成される内部ＰＷＭ用サンプリングクロックの周波数を調整することが可能である。なお、周波数の可変範囲は、２５０［ｋＨｚ］〜４００［ｋＨｚ］である。
The ROSC terminal (25 pins) can be used normally open. As shown in FIG. 27, the frequency of the internal PWM sampling clock generated by the
例えば、ＰＷＭ信号の高調波がＡＭ（中波）ラジオに妨害を与える場合には、ＲＯＳＣ端子に適切な抵抗Ｒ２５を接続し、サンプリングクロックの周波数を変更することで、上記の妨害を回避することが可能となる。ただし、ＲＯＳＣ端子を何らかの対策に使用する場合には、サンプリングクロックの周波数が半導体装置１０の製造バラツキや周囲温度、電源電圧の変化によって変動することを十分考慮した上で、抵抗Ｒ２５の抵抗値を決定することが望ましい。
For example, when the harmonics of the PWM signal interfere with AM (medium wave) radio, the above-mentioned interference can be avoided by connecting an appropriate resistor R25 to the ROSC terminal and changing the frequency of the sampling clock. Is possible. However, when the ROSC terminal is used for some countermeasures, the resistance value of the resistor R25 is set after sufficiently considering that the sampling clock frequency fluctuates due to variations in manufacturing of the
なお、サンプリングクロックの周波数ｆｓは、下記の（７）式で求めることが可能であり、その算出結果をまとめると、図２８の周波数表を得ることができる。 The frequency fs of the sampling clock can be obtained by the following equation (7), and the frequency table shown in FIG. 28 can be obtained by summing up the calculation results.
次に、マスター／スレーブ機能（２３、２４ピン）について、図２９を参照しながら詳細に説明する。 Next, the master / slave function (23, 24 pins) will be described in detail with reference to FIG.
図２９は、マスター／スレーブ接続方法を説明するためのブロック図である。 FIG. 29 is a block diagram for explaining a master / slave connection method.
６チャネルアンプなど、半導体装置１０を複数個同時に使用する場合、各ＩＣ間で内部ＰＷＭ用サンプリングクロックの周波数が異なると、それらが互いに干渉し合い、ビートノイズを発生するおそれがある。この問題を解決するためには、半導体装置１０のマスター／スレーブ機能を使用すればよい。
When a plurality of
マスター／スレーブ機能を用いれば、図２９に示すように、１つのＩＣをマスターとして動作させ、その他のＩＣをスレーブとして動作させることができる。マスター／スレーブの切り換えは、ＭＳ端子（２４ピン）の印加電圧によって選択することができる。ＭＳ端子の端子電圧がローレベルとされているＩＣはマスターとして動作し、ＭＳ端子の端子電圧がハイレベルとされているＩＣはスレーブとして動作する。 If the master / slave function is used, as shown in FIG. 29, one IC can be operated as a master and the other ICs can be operated as slaves. The master / slave switching can be selected by the applied voltage of the MS terminal (24 pin). An IC whose terminal voltage at the MS terminal is at a low level operates as a master, and an IC whose terminal voltage at the MS terminal is at a high level operates as a slave.
マスターとして動作するＩＣは、ＯＳＣ端子（２３ピン）から三角波信号を出力する。なお、三角波信号の周波数については、ＲＯＳＣ端子（２５ピン）に外付けされた抵抗によって決定される。なお、各ＩＣはコンデンサを介して相互に接続される。 The IC operating as the master outputs a triangular wave signal from the OSC terminal (pin 23). The frequency of the triangular wave signal is determined by a resistor externally attached to the ROSC terminal (25 pin). Each IC is connected to each other via a capacitor.
１つのマスターＩＣが駆動できるスレーブＩＣの数は３個までである。３個以上のスレーブＩＣを接続する場合には、バッファアンプを挿入する必要がある。 Up to three slave ICs can be driven by one master IC. When connecting three or more slave ICs, it is necessary to insert a buffer amplifier.
上記のマスター／スレーブ機能は、複数の半導体装置１０を同一基板上、或いは、同一筐体内で使用する場合を想定して設計されている。違う筐体へケーブルなどで信号を伝送すると波形がなまり、オーディオ性能が悪化するおそれがあるので、留意が必要である。また、マスター／スレーブ接続された各ＩＣの電源端子は、全て同時に立ち上げ、立ち下げすることが望ましい。
The master / slave function is designed on the assumption that a plurality of
次に、ＰＷＭ系バイアス端子（４１ピン）について説明する。 Next, the PWM system bias terminal (41 pin) will be described.
ＦＩＬＰ端子（４１ピン）は、図３０に示すように、半導体装置１０内部のＰＷＭブロック（図１の１ｂ、２ｂを参照）にバイアス電圧を供給するバイアス回路のフィルタ端子であり、１［μＦ］のコンデンサＣ４１を介して接地端に接続される。
As shown in FIG. 30, the FILP terminal (pin 41) is a filter terminal of a bias circuit that supplies a bias voltage to the PWM block (see 1b and 2b in FIG. 1) inside the
次に、アナログ信号系バイアス端子（４２ピン）について説明する。 Next, the analog signal system bias terminal (42 pin) will be described.
ＦＩＬＡ端子（４２ピン）は、図３１に示すように、半導体装置１０内部のアナログブロック（図１の１ａ、２ａなどを参照）にバイアス電圧を供給するバイアス回路のフィルタ端子であり、１０［μＦ］のコンデンサＣ４２を介して接地端に接続される。
As shown in FIG. 31, the FILA terminal (42 pin) is a filter terminal of a bias circuit that supplies a bias voltage to an analog block (see 1a, 2a, etc. in FIG. 1) inside the
次に、半導体装置１０の保護機能について詳細に説明する。
Next, the protection function of the
半導体装置１０には、高温保護機能、出力天絡地絡保護機能、減電圧保護機能、スピーカ直流電圧印加保護機能、及び、電源瞬断検出機能といった各種の保護機能が具備されている。図３２は、保護機能の動作状態一覧表である。
The
なお、高温保護機能に関して、保護開始温度及び保護解除温度（図中の＊１）は、いずれも半導体装置１０のジャンクション温度を監視対象とする。また、出力天絡保護機能、出力地絡保護機能、及び、スピーカ直流電圧印加保護機能に関して、ＰＷＭ出力状態がラッチ状態（図中の＊２）になると、異常状態が解除されても自動復帰されることはない。復帰の方法としては、電源をオフしてから再度オンするか、或いは、ＭＵＴＥＸ端子（２０ピン）をローレベルにしてから再度ハイレベルにすればよい。
As for the high temperature protection function, the protection start temperature and the protection release temperature (* 1 in the figure) are all monitored for the junction temperature of the
次に、電源瞬断検出機能（２７ピン）について詳細に説明する。 Next, the power supply interruption detection function (27th pin) will be described in detail.
図３３は、電源瞬断検出回路の一構成例を示す回路図である。 FIG. 33 is a circuit diagram showing a configuration example of a power supply interruption detection circuit.
テレビなどを使用中に突然コンセントが引き抜かれた場合であっても、電源瞬断検出回路を用いて電源の瞬断を検出し、スピーカ出力を自動的にソフトミュートすることができるので、ポップ音を大幅に軽減することが可能となる。 Even if the outlet is suddenly pulled out while using a TV, etc., the power supply interruption detection is detected using the power supply interruption detection circuit, and the speaker output can be automatically soft-muted. Can be greatly reduced.
なお、電源の瞬断時におけるソフトミュート切り換え時間Ｔｓｗは、ＴＭ端子（２６ピン）を用いて設定されたＭＵＴＥＸ端子（２０ピン）によるソフトミュート切換時間Ｔｓｗの約１／１０となる。 Note that the soft mute switching time Tsw at the moment of power interruption is about 1/10 of the soft mute switching time Tsw set by the MUTEX terminal (pin 20) set using the TM terminal (pin 26).
図３３に示した電源瞬断検出回路は、ＶＣＣＡ端子（４０ピン）の印加電圧が瞬断によって降下し、ＶＨＯＬＤ端子（２７ピン）の印加電圧との差が約２［Ｖ］以下になると動作する。なお、ＶＨＯＬＤ端子の印加電圧は、通常、半導体装置１０内部の抵抗（１８０［ｋΩ］と３９０［ｋΩ］）による分圧比で決定される。また、半導体装置１０外部に抵抗Ｒ２７を追加することで、ＶＨＯＬＤ端子の印加電圧を調整することも可能である。また、半導体装置１０外部に接続されるコンデンサＣ２７は、電源瞬断中において検出電圧レベルをホールドする役目がある。
The power supply interruption detection circuit shown in FIG. 33 operates when the voltage applied to the VCCA terminal (pin 40) drops due to the momentary interruption and the difference from the voltage applied to the VHOLD terminal (pin 27) becomes about 2 [V] or less. To do. Note that the voltage applied to the VHOLD terminal is usually determined by a voltage division ratio by the resistance (180 [kΩ] and 390 [kΩ]) inside the
図３４は、ＶＣＣＡ電源電圧、ＶＨＯＬＤ端子電圧、及び、電源瞬断検出電圧の関係を示す一覧表（抵抗Ｒ２７を使用していない場合）である。 FIG. 34 is a table showing a relationship between the VCCA power supply voltage, the VHOLD terminal voltage, and the power supply interruption detection voltage (when the resistor R27 is not used).
電源瞬断検出電圧を７［Ｖ］以下に設定すると、電源瞬断検出機能が動作する前に、減電圧保護機能が動作するため、電源瞬断に対する保護が働かなくなり、ポップ音が発生するおそれがある。そのため、電源瞬断検出電圧の設定に際しては、上記に留意した上で、セットによって電源の落ちる時間が異なることを考慮し、セットモデル毎に最適な値を設定することが望ましい。 If the instantaneous power interruption detection voltage is set to 7 [V] or less, the voltage drop protection function operates before the instantaneous power interruption detection function operates, so that protection against instantaneous power interruption may not work and pop noise may occur. There is. For this reason, when setting the power supply interruption detection voltage, it is desirable to set an optimal value for each set model in consideration of the above and considering that the power-off time varies depending on the set.
次に、ワーニング出力端子（１８ピン）について、図３５を参照しながら、詳細に説明する。 Next, the warning output terminal (18 pin) will be described in detail with reference to FIG.
図３５は、ワーニング出力端子の状態を示す表である。 FIG. 35 is a table showing states of warning output terminals.
ワーニング出力端子（１８ピン）は、高温保護機能、及び、減電圧保護機能のいずれかが動作したときに、警告フラグを立ててその旨を報知するための端子である。保護動作中は、ワーニング出力端子からハイレベル信号が出力される。保護動作が解除されて通常動作に戻ると、ローレベル信号が出力される。 The warning output terminal (pin 18) is a terminal for setting a warning flag and notifying that when either of the high temperature protection function and the low voltage protection function is activated. During the protection operation, a high level signal is output from the warning output terminal. When the protection operation is released and the normal operation is resumed, a low level signal is output.
なお、ワーニング出力端子のハイレベル電圧は、通常５［Ｖ］に設定されているが、電源電圧Ｖｃｃが６［Ｖ］以下になると、これに比例してワーニング出力端子のハイレベル電圧が低下し、電源電圧Ｖｃｃが４［Ｖ］以下では、警告フラグが正常に出力されなくなるので注意が必要である。 The high level voltage of the warning output terminal is normally set to 5 [V]. However, when the power supply voltage Vcc becomes 6 [V] or less, the high level voltage of the warning output terminal decreases in proportion to this. Note that when the power supply voltage Vcc is 4 [V] or less, the warning flag is not normally output.
次に、エラー出力端子（１９ピン）について、図３６を参照しながら詳細に説明する。 Next, the error output terminal (19 pin) will be described in detail with reference to FIG.
図３６は、エラー出力端子の状態を示す表である。 FIG. 36 is a table showing states of error output terminals.
エラー出力端子（１８ピン）は、出力天絡地絡保護機能、及び、スピーカ直流電圧印加保護機能のいずれかが動作したときに、エラーフラグを立ててその旨を報知するための端子である。保護動作中は、エラー出力端子からハイレベル信号が出力される。保護動作が解除されて通常動作に戻ると、ローレベル信号が出力される。 The error output terminal (18 pin) is a terminal for setting an error flag and notifying that when either the output power ground fault protection function or the speaker DC voltage application protection function operates. During the protection operation, a high level signal is output from the error output terminal. When the protection operation is released and the normal operation is resumed, a low level signal is output.
なお、エラー出力端子のハイレベル電圧は、通常５［Ｖ］に設定されているが、電源電圧Ｖｃｃが６［Ｖ］以下になると、これに比例してエラー出力端子のハイレベル電圧が低下し、電源電圧Ｖｃｃが４［Ｖ］以下では、エラーフラグが正常に出力されなくなるので注意が必要である。 The high level voltage of the error output terminal is normally set to 5 [V], but when the power supply voltage Vcc becomes 6 [V] or less, the high level voltage of the error output terminal decreases in proportion to this. Note that when the power supply voltage Vcc is 4 [V] or less, the error flag is not normally output.
次に、出力電力制限機能（２、３、４、５ピン）について詳細に説明する。 Next, the output power limiting function (2, 3, 4, 5 pins) will be described in detail.
半導体装置１０は、過大出力によるスピーカの破壊を防止するために、パワーリミット部３を用いた出力電力制限機能を備えている。
The
図３７は、出力電力制限設定用の外付け部品を示すブロック図である。 FIG. 37 is a block diagram showing external components for setting the output power limit.
図３７に示した外付けの抵抗Ｒ２、Ｒ３、Ｒ４の各抵抗値を調整することで、出力電力の制限値を任意に設定することが可能である。 By adjusting the resistance values of the external resistors R2, R3, and R4 shown in FIG. 37, it is possible to arbitrarily set the output power limit value.
図３８は、出力電力制限機能を使用したときのスピーカ出力波形を示す図である。 FIG. 38 is a diagram showing a speaker output waveform when the output power limiting function is used.
図３８に示すように、上記の出力電力制限機能では、スピーカ出力波形がソフトクリップされるので、出力電力制限時における聴感上の異音を大幅に低減することができる。 As shown in FIG. 38, in the output power limiting function described above, the speaker output waveform is soft clipped, so that audible noise when the output power is limited can be greatly reduced.
抵抗Ｒ２、Ｒ３、Ｒ４の各機能について、より具体的な説明を行う。抵抗Ｒ２では、電圧／電流変換が行われ、パワーリミット部３の基準電流が決定される。また、抵抗Ｒ３、Ｒ４では、電流／電圧変換が行われ、出力波形の上下振幅制限値が決定される。従って、抵抗Ｒ２、Ｒ３、Ｒ４としては、精度の良いもの（±１％以内を推奨）を使用することが望ましい。コンデンサＣ５は、パワーリミット部３にバイアス電圧を供給するバイアス回路のフィルタ端子であり、０．１［μＦ］のコンデンサＣ５を介して接地される。
The functions of the resistors R2, R3, and R4 will be described more specifically. In the resistor R2, voltage / current conversion is performed, and the reference current of the
ＴＨＤ＋ｎ＝１０％時の出力電力制限値をＰｏ［Ｗ］とし、スピーカの負荷インピーダンスをＲＬ［Ω］とすると、抵抗比Ｒ３／Ｒ２は、下記の（８）式で算出することができる（ただし、Ｒ３＝Ｒ４とする）。 When the output power limit value when THD + n = 10% is Po [W] and the load impedance of the speaker is RL [Ω], the resistance ratio R3 / R2 can be calculated by the following equation (8) (however, , R3 = R4).
なお、抵抗Ｒ２は、２０［ｋΩ］以上で設定することが望ましい。また、出力電力制限機能を使用しない場合は、Ｒ２＝Ｒ３＝Ｒ４とすればよい。 The resistor R2 is desirably set to 20 [kΩ] or more. If the output power limiting function is not used, R2 = R3 = R4 may be set.
図３９は、出力電力制限値の一設定例を示す表である。 FIG. 39 is a table showing a setting example of the output power limit value.
次に、電源オン／オフシーケンスについて詳細な説明を行う。 Next, the power on / off sequence will be described in detail.
まず、電源オン／オフシーケンスをマイコンで制御する場合について、図４０を参照しながら説明する。 First, a case where the power on / off sequence is controlled by a microcomputer will be described with reference to FIG.
図４０は、マイコン使用時における電源オン／オフシーケンスを説明するためのタイミングチャートであり、上から順に、電源電圧ＶＣＣ、ＩＮ１端子（１ピン）及びＩＮ２端子（４４ピン）の端子電圧、ＭＵＴＥＸ端子（２０ピン）の端子電圧、ＰＭＷ出力、並びに、スピーカ出力を各々示している。 FIG. 40 is a timing chart for explaining the power on / off sequence when the microcomputer is used. From the top, the power supply voltage VCC, the terminal voltage of the IN1 terminal (1 pin) and the IN2 terminal (44 pin), and the MUTEX terminal are shown. (20 pin) terminal voltage, PMW output, and speaker output are shown.
半導体装置１０の起動時、ＩＮ１端子及びＩＮ２端子の端子電圧が安定する前に音声ミュートを解除すると、ポップ音が発生する。そのため、起動時には、ＩＮ１端子及びＩＮ２端子の端子電圧が十分安定する時間ｔ１を待ってから、ＭＵＴＥＸ端子の端子電圧を制御することが望ましい。
If the audio mute is canceled before the terminal voltage of the IN1 terminal and the IN2 terminal is stabilized when the
時間ｔ１は、ＦＩＬＡ端子（４２ピン）に接続されるコンデンサＣ４２の容量値や、ＩＮ１端子及びＩＮ２端子と前段回路の間に各々接続されるカップリングコンデンサＣ１、Ｃ４４の容量値に依存する。ソフトミュート切り換え時間Ｔｓｗをかけて、音声ミュートが緩やかに解除され、徐々に音声が出力されるようになる。 The time t1 depends on the capacitance value of the capacitor C42 connected to the FILA terminal (pin 42) and the capacitance values of the coupling capacitors C1 and C44 respectively connected between the IN1 terminal and the IN2 terminal and the preceding circuit. Over the soft mute switching time Tsw, the audio mute is released gradually and the audio is gradually output.
一方、半導体装置１０のパワーダウン時には、ソフトミュート切り換え時間Ｔｓｗの経過前に電源電圧ＶＣＣをパワーダウンすると、ポップ音が発生するおそれがある。そのため、パワーダウン時には、ＭＵＴＥＸ端子の端子電圧を制御して、音声ミュートをオンにした後、ソフトミュート切り換え時間Ｔｓｗ以上の時間を待ってから、電源電圧ＶＣＣをパワーダウンすることが望ましい。
On the other hand, when the
次に、マイコンを使用しない場合について、図４１と図４２を参照しながら説明する。 Next, the case where the microcomputer is not used will be described with reference to FIG. 41 and FIG.
図４１は、ミュート制御回路の一構成例を示す回路図である。また、図４２は、マイコン非使用時における電源オン／オフシーケンスを説明するためのタイミングチャートであり、上から順に、電源電圧ＶＣＣ、ＩＮ１端子（１ピン）及びＩＮ２端子（４４ピン）の端子電圧、ＭＵＴＥＸ端子（２０ピン）の端子電圧、ＰＭＷ出力、並びに、スピーカ出力を各々示している。 FIG. 41 is a circuit diagram showing a configuration example of the mute control circuit. FIG. 42 is a timing chart for explaining the power on / off sequence when the microcomputer is not used. From the top, the power supply voltage VCC, the terminal voltages of the IN1 terminal (1 pin) and the IN2 terminal (44 pin) are shown. , MUTEX terminal (pin 20) terminal voltage, PMW output, and speaker output, respectively.
先述したように、電源オン時のポップ音を防ぐためには、ＩＮ１端子及びＩＮ２端子の端子電圧が十分に安定してから、音声ミュートを解除する必要がある。そこで、所定の時間ｔ１をかけて、ＭＵＴＥＸ端子の端子電圧が所定のハイレベル（２．３［Ｖ］以上）に達するように、ミュート制御回路を構成するコンデンサＣ２２の容量値（推奨値：１００［μＦ］）、及び、抵抗Ｒ２２の抵抗値（推奨値：５１［ｋΩ］）を設定すればよい。ＭＵＴＥＸ端子がハイレベルに達した後、ソフトミュート切り換え時間をかけて、音声ミュートが緩やかに解除され、徐々に音声が出力されるようになる。 As described above, in order to prevent a pop noise when the power is turned on, it is necessary to cancel the audio mute after the terminal voltages of the IN1 terminal and the IN2 terminal are sufficiently stabilized. Therefore, the capacitance value (recommended value: 100) of the capacitor C22 constituting the mute control circuit is set so that the terminal voltage of the MUTEX terminal reaches a predetermined high level (2.3 [V] or more) over a predetermined time t1. [ΜF]) and the resistance value of the resistor R22 (recommended value: 51 [kΩ]) may be set. After the MUTEX terminal reaches the high level, the audio mute is gradually released over a soft mute switching time, and the audio is gradually output.
一方、半導体装置１０のパワーダウン時には、電源瞬断検出機能とソフトミュート機能との協働作用によってポップ音の発生が抑えられる。ただし、半導体装置１０のパワーダウン後、ＭＵＴＥＸ端子がローレベルまで放電される前に電源を再度立ち上げると、ポップ音が発生するため、留意が必要である。なお、電源瞬断検出機能とソフトミュート機能との協働作用については、後ほど詳細に説明する。
On the other hand, when the
次に、基板パターンレイアウトの一例を図４３〜図４７に示す。 Next, an example of the substrate pattern layout is shown in FIGS.
図４３は、レイヤ１のシルクパターンレイアウトの一例を示すトップ面視図である。
43 is a top view showing an example of the silk pattern layout of
図４４は、レイヤ１の配線パターンレイアウトの一例を示すトップ面視図である。
FIG. 44 is a top view showing an example of a
図４５は、レイヤ２のシルクパターンレイアウトの一例を示すトップ面視図である。
FIG. 45 is a top plan view showing an example of the
図４６は、レイヤ２の配線パターンレイアウトの一例を示すトップ面視図である。
FIG. 46 is a top view showing an example of the
図４７は、デモボード回路図であり、基本的には、半導体装置１０に、図１と同様の外部素子を接続した回路例が描写されている。なお、図４７に特有の部分について説明すると、図中の符号ＯＵＴ＜Ｌ＞、ＯＵＴ＜Ｒ＞は、各チャネルのスピーカが接続されるピンジャックとなっている。また、本図の例において、ＷＡＲＮＩＮＧ端子（１８ピン）及びＥＲＲＯＲ端子（１９ピン）は、それぞれ、黄色ＬＥＤ及び赤色ＬＥＤの点消灯制御用に用いられている。また、本図の例では、ＩＮ１端子及びＩＮ２端子（１、４４ピン）の前段に、入力ボリューム用の可変抵抗が挿入されている。
FIG. 47 is a circuit diagram of the demo board. Basically, a circuit example in which an external element similar to FIG. 1 is connected to the
次に、パターンレイアウトの注意点について詳細な説明を行う。 Next, a detailed description will be given of points to note in pattern layout.
図４８は、最も優先される部品配置を説明するための図である。 FIG. 48 is a diagram for explaining the most prioritized component arrangement.
符号ａで示すように、高周波用デカップリングコンデンサを接続する場合には、端子から数［ｍｍ］以内の直近に配置することが望ましい。また、符号ｂで示すように、ショットキーダイオードを使用する場合には、ＰＷＭ出力端子と電源及びＧＮＤとの間で、端子の直近に接続することが望ましい。また、符号ｃで示す区間に配置すべき部品は、できる限り半導体装置１０の近くに配置することが望ましい。また、符号ｄで示す抵抗は、配線が長いとノイズの影響を受けやすくなるため、端子から数［ｍｍ］以内の直近に配置することが望ましい。なお、符号ａ〜符号ｄの優先順位については、符号ａが最も高く、符号ｄが最も低い。
As indicated by the symbol a, when connecting a high-frequency decoupling capacitor, it is desirable to place it within a few [mm] from the terminal. Further, as shown by the symbol b, when a Schottky diode is used, it is desirable to connect the PWM output terminal, the power supply, and GND in the immediate vicinity of the terminal. In addition, it is desirable that the parts to be arranged in the section indicated by the symbol c be arranged as close to the
図４９は、２番目に優先される部品配置を説明するための図である。 FIG. 49 is a diagram for explaining the second priority component arrangement.
本図の符号ｅで示すように、半導体装置１０とＬＣフィルタとの間の配線距離は、不要輻射を低減するために、できるだけ短くすることが望ましい。
As indicated by a symbol e in the figure, it is desirable that the wiring distance between the
また、３番目に優先される部品配置としては、アナログ系電源端子（４０ピン）のデカップリングコンデンサを半導体装置１０の端子近くに配置することや、バイアス端子（４１、４２ピン）のデカップリングコンデンサを半導体装置１０の端子近くに配置することが挙げられる。
As the third priority component arrangement, an analog power supply terminal (pin 40) decoupling capacitor is arranged near the terminal of the
次に、ＧＮＤ配線について、図５０を参照しながら詳細に説明する。 Next, the GND wiring will be described in detail with reference to FIG.
図５０は、ＧＮＤ配線の分類を示すブロック図である。 FIG. 50 is a block diagram showing classification of GND wirings.
図５０で示すように、ＧＮＤ配線は、パワー信号系（Ｐｏｗｅｒ１、Ｐｏｗｅｒ２）、アナログ信号系（Ａｎａｌｏｇ）、及び、デジタル信号系（Ｄｉｇｉｔａｌ）に分類することが望ましい。 As shown in FIG. 50, the GND wiring is preferably classified into a power signal system (Power1, Power2), an analog signal system (Analog), and a digital signal system (Digital).
また、先出の図４７で示したように、半導体装置１０の裏面に設けられた放熱エリアを１点アースとした上で、パワー信号系、アナログ信号系、デジタル信号系のＧＮＤ配線を互いに接続することが望ましい。このとき、ＧＮＤ配線は、できるだけ広くレイアウトすることが望ましい。
Further, as shown in FIG. 47, the grounding area provided on the back surface of the
また、基板の両面にＧＮＤ配線を行うことが可能である場合には、基板の両面にＧＮＤ配線を行い、基板の両面を多数のビアコンタクトで接続して、ＧＮＤ配線のインピーダンスを下げることが望ましい。なお、ビアコンタクトの数が少ないと、インピーダンスが高くなるので留意が必要である。 If GND wiring can be performed on both surfaces of the substrate, it is desirable to perform GND wiring on both surfaces of the substrate and connect both surfaces of the substrate with a large number of via contacts to lower the impedance of the GND wiring. . Note that if the number of via contacts is small, the impedance becomes high.
また、基板の空きスペースは、放熱能力を上げるために、放熱エリアのＧＮＤ面積を広く設けることが望ましい。 In addition, it is desirable that the empty space of the substrate is provided with a large GND area of the heat dissipation area in order to increase the heat dissipation capability.
なお、オーディオ入力端子のＧＮＤとしては、アナログ信号系のＧＮＤを使用することが望ましい。 Note that it is desirable to use an analog signal GND as the GND of the audio input terminal.
次に、電源配線について、図５１を参照しながら詳細に説明する。 Next, the power supply wiring will be described in detail with reference to FIG.
図５１は、電源配線の一例を示す回路図である。 FIG. 51 is a circuit diagram showing an example of power supply wiring.
先出の図５０や図５１で示すように、電源配線は、パワー信号系とアナログ信号系に分類することが望ましい。 As shown in FIGS. 50 and 51, it is desirable to classify the power supply wiring into a power signal system and an analog signal system.
なお、パワー信号系の電源配線には大電流が流れるので、できるだけ幅の太い配線を行うことが望ましい。また、多層配線でビアコンタクトを使用する場合には、多数のビアコンタクトを配置して、配線インピーダンスを低減することが望ましい。 Since a large current flows through the power supply wiring for the power signal system, it is desirable to make the wiring as wide as possible. In addition, when using via contacts in multilayer wiring, it is desirable to arrange a large number of via contacts to reduce wiring impedance.
また、図５１で示すように、半導体装置１０のＶＣＣ端子とＧＮＤ端子との間には、デカップリングコンデンサを接続することが望ましい。
As shown in FIG. 51, it is desirable to connect a decoupling capacitor between the VCC terminal and the GND terminal of the
次に、出力配線について詳細に説明する。 Next, the output wiring will be described in detail.
出力配線は、第１、第２チャネル同士をできるだけ左右対称のレイアウトにすることが望ましい。また、出力ＬＣフィルタは、半導体装置１０の出力端子にできるだけ近く配置し、不要輻射を低減することが望ましい。また、コンデンサＣｇ（図１９を参照）は、各チャネルのパワー系ＧＮＤに接続することが望ましい。
It is desirable that the output wiring has a symmetrical layout between the first and second channels as much as possible. Further, it is desirable that the output LC filter be disposed as close as possible to the output terminal of the
また、出力配線には大電流が流れるので、できるだけ幅の太い配線を行うことが望ましい。また、多層配線でビアコンタクトを使用する場合には、多数のビアコンタクトを配置して、配線インピーダンスを低減することが望ましい。 Further, since a large current flows through the output wiring, it is desirable to perform wiring as wide as possible. In addition, when using via contacts in multilayer wiring, it is desirable to arrange a large number of via contacts to reduce wiring impedance.
次に、ステレオ動作時（ＲＬ＝８［Ω］）の代表特性データを図５２〜図６５に示す。なお、半導体装置１０では、ドライバ１ｃ、１ｄ、２ｃ、２ｄのスルーレートや電流能力の最適化を行うことによって、下記の諸特性を実現している。
Next, representative characteristic data at the time of stereo operation (RL = 8 [Ω]) are shown in FIGS. In the
図５２は、ＴＨＤ＋Ｎと出力電力との関係を示す相関図であり、横軸は出力電力［Ｗ］を示し、縦軸はＴＨＤ＋Ｎ［％］を示している。なお、本図は、Ｖｃｃ＝１２［Ｖ］、ＲＬ＝８［Ω］、ＢＷ＝２０［Ｈｚ］〜２０［ｋＨｚ］の場合を示しており、周波数の一例として、１００［Ｈｚ］、１［ｋＨｚ］、６［ｋＨｚ］を挙げている。 FIG. 52 is a correlation diagram illustrating the relationship between THD + N and output power, where the horizontal axis indicates output power [W] and the vertical axis indicates THD + N [%]. This figure shows a case where Vcc = 12 [V], RL = 8 [Ω], and BW = 20 [Hz] to 20 [kHz]. As an example of the frequency, 100 [Hz], 1 [ kHz] and 6 [kHz].
図５３は、ＴＨＤ＋Ｎと周波数の関係を示す相関図であり、横軸は周波数［Ｈｚ］を示し、縦軸はＴＨＤ＋Ｎ［％］を示している。なお、本図は、Ｖｃｃ＝１２［Ｖ］、ＲＬ＝８［Ω］、Ｐｏ＝１［Ｗ］、ＢＷ＝２０［Ｈｚ］〜２０［ｋＨｚ］の場合を示している。 FIG. 53 is a correlation diagram illustrating the relationship between THD + N and frequency, where the horizontal axis indicates frequency [Hz] and the vertical axis indicates THD + N [%]. This figure shows the case where Vcc = 12 [V], RL = 8 [Ω], Po = 1 [W], and BW = 20 [Hz] to 20 [kHz].
図５４は、電圧利得と周波数との関係を示す相関図であり、横軸は周波数［Ｈｚ］を示し、縦軸は電圧利得［ｄＢ］を示している。なお、本図では、Ｖｃｃ＝１２［Ｖ］、ＲＬ＝８［Ω］、Ｐｏ＝１［Ｗ］、Ｌ＝３３［μＨ］、Ｃ＝０．４７［μＦ］、Ｃｇ＝０．１［μＦ］の場合を示している。 FIG. 54 is a correlation diagram showing the relationship between voltage gain and frequency, where the horizontal axis indicates frequency [Hz] and the vertical axis indicates voltage gain [dB]. In this figure, Vcc = 12 [V], RL = 8 [Ω], Po = 1 [W], L = 33 [μH], C = 0.47 [μF], Cg = 0.1 [μF] ] Is shown.
図５５は、クロストークと周波数の関係を示す相関図であり、横軸は周波数［Ｈｚ］を示し、縦軸はクロストーク［ｄＢ］を示している。なお、本図は、Ｖｃｃ＝１２［Ｖ］、ＲＬ＝８［Ω］、Ｐｏ＝１［Ｗ］、ＢＷ＝２０［Ｈｚ］〜２０［ｋＨｚ］の場合を示す。 FIG. 55 is a correlation diagram illustrating the relationship between crosstalk and frequency, where the horizontal axis indicates frequency [Hz] and the vertical axis indicates crosstalk [dB]. This figure shows the case where Vcc = 12 [V], RL = 8 [Ω], Po = 1 [W], and BW = 20 [Hz] to 20 [kHz].
図５６は、クロストークと出力電力の関係を示す相関図であり、横軸は出力電力［Ｗ］を示しており、縦軸はクロストーク［ｄＢ］を示している。なお、本図は、Ｖｃｃ＝１２［Ｖ］、ＲＬ＝８［Ω］、ｆｉｎ＝１［ｋＨｚ］、ＢＷ＝２０［Ｈｚ］〜２０［ｋＨｚ］の場合を示している。 FIG. 56 is a correlation diagram illustrating the relationship between crosstalk and output power, where the horizontal axis indicates output power [W] and the vertical axis indicates crosstalk [dB]. This figure shows the case where Vcc = 12 [V], RL = 8 [Ω], fin = 1 [kHz], and BW = 20 [Hz] to 20 [kHz].
図５７は、出力電力と電源電圧との関係を示す相関図であり、横軸は電源電圧［Ｖ］を示し、出力電力［Ｗ］を示している。なお、本図は、ＲＬ＝８［Ω］、ｆｉｎ＝１［ｋＨｚ］の場合を示しており、ＴＨＤの一例として、１［％］と１０［％］を挙げている。 FIG. 57 is a correlation diagram showing the relationship between output power and power supply voltage, and the horizontal axis shows power supply voltage [V] and output power [W]. This figure shows the case of RL = 8 [Ω] and fin = 1 [kHz]. As an example of THD, 1 [%] and 10 [%] are given.
図５８は、効率と出力電力との関係を示す相関図であり、横軸は出力電力［Ｗ／ｃｈ］を示し、縦軸は効率［％］を示している。なお、本図は、Ｖｃｃ＝１２［Ｖ］、ＲＬ＝８［Ω］、ｆｉｎ＝１［ｋＨｚ］の場合を示している。 FIG. 58 is a correlation diagram showing the relationship between efficiency and output power. The horizontal axis represents output power [W / ch], and the vertical axis represents efficiency [%]. This figure shows a case where Vcc = 12 [V], RL = 8 [Ω], and fin = 1 [kHz].
図５９は、消費電流と出力電力との関係を示す相関図であり、横軸は総出力電力［Ｗ］を示し、縦軸は消費電流［Ａ］を示している。なお、本図では、ＲＬ＝８［Ω］、ｆｉｎ＝１［ｋＨｚ］の場合を示しており、電源電圧Ｖｃｃの一例としては、１０［Ｖ］、１２［Ｖ］、１６．５［Ｖ］を挙げている。 FIG. 59 is a correlation diagram illustrating the relationship between current consumption and output power, where the horizontal axis indicates total output power [W] and the vertical axis indicates current consumption [A]. In the drawing, the case of RL = 8 [Ω] and fin = 1 [kHz] is shown. As an example of the power supply voltage Vcc, 10 [V], 12 [V], 16.5 [V] Cite.
図６０は、消費電流と電源電圧との関係を示す相関図であり、横軸は電源電圧［Ｖ］を示し、縦軸は消費電流［Ａ］を示している。なお、本図は、ＲＬ＝８［Ω］、無信号時の場合を示しており、サンプリング動作時とミュート時の挙動をそれぞれ示している。 FIG. 60 is a correlation diagram illustrating the relationship between current consumption and power supply voltage, where the horizontal axis represents power supply voltage [V] and the vertical axis represents current consumption [A]. This figure shows the case of RL = 8 [Ω] and no signal, and shows the behavior during sampling operation and mute, respectively.
図６１は、出力雑音電圧のＦＦＴと周波数との関係を示す相関図であり、横軸は周波数［Ｈｚ］を示し、縦軸は出力雑音電圧［ｄＢＶ］を示している。なお、本図は、Ｖｃｃ＝１２［Ｖ］、ＲＬ＝８［Ω］、無信号時、ＢＷ＝２０［Ｈｚ］〜２０［ｋＨｚ］の場合を示している。 FIG. 61 is a correlation diagram showing the relationship between the FFT of the output noise voltage and the frequency, the horizontal axis shows the frequency [Hz], and the vertical axis shows the output noise voltage [dBV]. This figure shows a case where Vcc = 12 [V], RL = 8 [Ω], no signal, and BW = 20 [Hz] to 20 [kHz].
図６２は、ソフトミュート解除時の波形を示すタイミングチャートであり、上から順番に、ＭＵＴＥＸ端子電圧、ＴＭ端子電圧、及び、スピーカ出力を示している。なお、本図は、Ｖｃｃ＝１２［Ｖ］、ＲＬ＝８［Ω］、Ｐｏ＝５００［ｍＷ］、ｆｉｎ＝５００［Ｈｚ］の場合を示している。 FIG. 62 is a timing chart showing waveforms at the time of soft mute release, showing the MUTEX terminal voltage, the TM terminal voltage, and the speaker output in order from the top. This figure shows a case where Vcc = 12 [V], RL = 8 [Ω], Po = 500 [mW], and fin = 500 [Hz].
図６３は、ソフトミュート動作時の波形を示すタイミングチャートであり、上から順番に、ＭＵＴＥＸ端子電圧、ＴＭ端子電圧、及び、スピーカ出力を示している。なお、本図は、Ｖｃｃ＝１２［Ｖ］、ＲＬ＝８［Ω］、Ｐｏ＝５００［ｍＷ］、ｆｉｎ＝５００［Ｈｚ］の場合を示している。 FIG. 63 is a timing chart showing waveforms during the soft mute operation, and shows the MUTEX terminal voltage, the TM terminal voltage, and the speaker output in order from the top. This figure shows a case where Vcc = 12 [V], RL = 8 [Ω], Po = 500 [mW], and fin = 500 [Hz].
図６４は、電源瞬断時の波形を示すタイミングチャート（２０［ｍｓｅｃ／ｄｉｖ］）であり、上から順に、ＶＣＣＡ端子電圧、ＶＨＯＬＤ端子電圧、ＴＭ端子電圧、及び、スピーカ出力を示している。なお、本図は、Ｖｃｃ＝１２［Ｖ］、ＲＬ＝８［Ω］、Ｐｏ＝５００［ｍＷ］、ｆｉｎ＝３［ｋＨｚ］の場合を示している。 FIG. 64 is a timing chart (20 [msec / div]) showing a waveform at the time of instantaneous power interruption, and shows a VCCA terminal voltage, a VHOLD terminal voltage, a TM terminal voltage, and a speaker output in order from the top. This figure shows a case where Vcc = 12 [V], RL = 8 [Ω], Po = 500 [mW], and fin = 3 [kHz].
図６５は、電源瞬断時の波形を示すタイミングチャート（２［ｍｓｅｃ／ｄｉｖ］）であり、上から順に、ＶＣＣＡ端子電圧、ＶＨＯＬＤ端子電圧、ＴＭ端子電圧、及び、スピーカ出力を示している。なお、本図は、Ｖｃｃ＝１２［Ｖ］、ＲＬ＝８［Ω］、Ｐｏ＝５００［ｍＷ］、ｆｉｎ＝３［ｋＨｚ］の場合を示している。 FIG. 65 is a timing chart (2 [msec / div]) showing a waveform at the time of instantaneous power interruption, and shows a VCCA terminal voltage, a VHOLD terminal voltage, a TM terminal voltage, and a speaker output in order from the top. This figure shows a case where Vcc = 12 [V], RL = 8 [Ω], Po = 500 [mW], and fin = 3 [kHz].
次に、電源瞬断検出機能とソフトミュート機能との協働作用について詳細に説明する。 Next, the cooperative action of the power supply interruption detection function and the soft mute function will be described in detail.
図６６は、パワーオフ検知部６、ソフトミュート部７、及び、入力増幅回路１ａ（ないしは２ａ）の一構成例を示す回路図である。
66 is a circuit diagram showing a configuration example of the power-
パワーオフ検知部６の出力段は、Ｐチャネル型ＭＯＳ電界効果トランジスタ６０１と、抵抗６０２と、インバータ６０３と、を有して成る。
The output stage of the power-
トランジスタ６０１のソースは、電源端に接続されている。トランジスタ６０１のドレインは、抵抗６０２を介して接地端に接続される一方、インバータ６０３の入力端にも接続されている。なお、パワーオフ検知部６の前段については、図３３で示した通りであるため、重複した説明は割愛する。
The source of the
上記構成から成るパワーオフ検知部６において、インバータ６０３の出力論理は、通常時にはローレベルとなり、電源瞬断検出時にはハイレベルとなる。
In the power-
ソフトミュート部７は、定電流源７０１、７０２と、スイッチ７０３、７０４と、抵抗７０５と、Ｎチャネル型ＭＯＳ電界効果トランジスタ７０６と、定電流源７０７と、セレクタ７０８と、を有して成る。
The soft
定電流源７０１の一端は、スイッチ７０３を介して電源端に接続されている。定電流源７０１の他端は、ＴＭ端子（２６ピン）に接続されている。定電流源７０２の一端は、ＴＭ端子に接続されている。定電流源７０２の他端は、スイッチ７０４を介して接地端に接続されている。トランジスタ７０６のドレインは、抵抗７０５を介してＴＭ端子に接続されている。トランジスタ７０６のソースは、接地端に接続されている。トランジスタ７０６のゲートは、インバータ６０３の出力端に接続されている。定電流源７０７の一端は、電源端に接続されている。定電流源７０７の他端（定電流Ｉの出力端）は、セレクタ７０８の共通端に接続されている。セレクタ７０８の制御端は、ＴＭ端子に接続されている。
One end of the constant current source 701 is connected to the power supply end via the
上記構成から成るソフトミュート部７において、定電流源７０７とセレクタ７０８は、ＴＭ端子（２６ピン）の端子電圧に応じて、駆動電流Ｉ１、Ｉ２を相補的に増減する駆動電流供給部として機能する。
In the soft
入力増幅回路１ａ（ないしは２ａ）は、抵抗１０１、１０２と、オペアンプ１０３、１０４と、を有して成る。
The
オペアンプ１０３の反転入力端（−）は、抵抗１０１を介してＩＮ１端子（ないしは、ＩＮ２端子）に接続される一方、抵抗１０２を介して入力増幅回路１ａ（ないしは２ａ）の出力端にも接続されている。オペアンプ１０３の非反転入力端（＋）は、バイアス電圧ＢＩＡＳの印加端に接続されている。オペアンプ１０４の反転入力端（−）は、入力増幅回路１ａ（ないしは２ａ）の出力端に接続されている。オペアンプ１０４の非反転入力端（＋）は、バイアス電圧ＢＩＡＳの印加端に接続されている。オペアンプ１０３の出力端とオペアンプ１０４の出力端とは、互いに接続されており、その接続ノードは、入力増幅回路１ａ（ないしは２ａ）の出力端に接続されている。セレクタ７０８の第１選択端（第１駆動電流Ｉ１の出力端）は、オペアンプ１０４の駆動電流入力端に接続されている。セレクタ７０８の第２選択端（第２駆動電流Ｉ２の出力端）は、オペアンプ１０３の駆動電流入力端に接続されている。
The inverting input terminal (−) of the
上記構成から成る入力増幅回路１ａ（ないしは２ａ）において、抵抗１０１、１０２及びオペアンプ１０３は、入力信号を反転増幅して出力する反転増幅段として機能し、オペアンプ１０４は、バイアス電圧ＢＩＡＳを出力するバッファ段として機能する。
In the
図６７は、駆動電流Ｉ１、Ｉ２の相関関係を示す図である。 FIG. 67 is a diagram showing a correlation between the drive currents I1 and I2.
図６７を参照しながら、より具体的に述べると、セレクタ７０８は、ＴＭ端子の端子電圧がローレベルであるときには、第１駆動電流Ｉ１を定電流Ｉとし、第２駆動電流Ｉ２をゼロ値とするように、定電流源７０７で生成された定電流Ｉの分配を行う。このとき、入力増幅回路１ａ（ないしは２ａ）は、バッファ段のみが駆動されている状態、すなわち、音声ミュートされている状態となる。
More specifically with reference to FIG. 67, when the terminal voltage of the TM terminal is at a low level, the
電源投入後、上記の音声ミュートを解除する際には、スイッチ７０３がオンとされ、スイッチ７０４がオフとされる。これにより、コンデンサＣ２６の充電が開始され、ＴＭ端子の端子電圧が徐々に上昇し始める。セレクタ７０８は、このような端子電圧の立ち上がりに応じて、Ｉ１＋Ｉ２＝Ｉという関係を維持しつつ、第１駆動電流Ｉ１及び第２駆動電流Ｉ２の増減を行う。すなわち、入力増幅回路１ａ（ないしは２ａ）では、バッファ段の駆動が徐々に弱められ、反転増幅段の駆動が徐々に強められる形となる。その結果、音声ミュートが徐々に解除される。
When the audio mute is canceled after the power is turned on, the
その後、ＴＭ端子の端子電圧がハイレベルに至ると、セレクタ７０８は、第１駆動電流Ｉ１をゼロ値とし、第２駆動電流Ｉ２を定電流Ｉとするように、定電流源７０７で生成された定電流Ｉの分配を行う。従って、入力増幅回路１ａ（ないしは２ａ）は、反転増幅段のみが駆動されている状態、すなわち、音声ミュートが解除されている状態となる。
After that, when the terminal voltage at the TM terminal reaches a high level, the
一方、電源オフに先立って、音声ミュートをオンする際には、スイッチ７０３がオフとされ、スイッチ７０４がオンとされる。これにより、コンデンサＣ２６の放電が開始されて、ＴＭ端子の端子電圧が徐々に低下し始める。セレクタ７０８は、このような端子電圧の立ち下がりに応じて、Ｉ１＋Ｉ２＝Ｉという関係を維持しつつ、第１駆動電流Ｉ１及び第２駆動電流Ｉ２の増減を行う。すなわち、入力増幅回路１ａ（ないしは２ａ）では、バッファ段の駆動が徐々に強められ、反転増幅段の駆動が徐々に弱められる形となる。その結果、音声ミュートが徐々にオンされる。
On the other hand, when the audio mute is turned on before the power is turned off, the
また、電源投入がされている状態（Ｉ１＝０、Ｉ２＝Ｉ）において、電源瞬断が検出された場合には、パワーオフ検出部６の出力信号がハイレベルとなるため、トランジスタ７０６がオンとなる。その結果、スイッチ７０３、７０４のオン／オフ状態に依らず、抵抗７０５を介する経路でコンデンサＣ２６が放電され、ＴＭ端子の端子電圧が徐々に低下する。セレクタ７０８は、このような端子電圧の立ち下がりに応じて、Ｉ１＋Ｉ２＝Ｉという関係を維持しつつ、第１駆動電流Ｉ１及び第２駆動電流Ｉ２の増減を行う。すなわち、入力増幅回路１ａ（ないしは２ａ）では、反転増幅段の駆動が徐々に弱められて、バッファ段の駆動が徐々に強められる形となる。
In addition, in the state where the power is turned on (I1 = 0, I2 = I), when an instantaneous power interruption is detected, the output signal of the power-
なお、電源瞬断検出時の放電処理に要する時間（ソフトミュート切り換え時間Ｔｓｗ）は、定電流源７０２を用いた通常の放電処理に要する時間に比べて、約１／１０に設定されている。
It should be noted that the time required for the discharge process (soft mute switching time Tsw) when the instantaneous power interruption is detected is set to about 1/10 of the time required for the normal discharge process using the constant
上記したように、電源瞬断検出機能とソフトミュート機能との協働作用により、電源電圧が完全に落ち切ってしまう前に、音声信号をソフトミュートすることができるので、ポップ音を大幅に低減することが可能となる。 As mentioned above, the cooperation between the power supply interruption detection function and the soft mute function enables soft mute of the audio signal before the power supply voltage drops completely, greatly reducing pop noise. It becomes possible to do.
次に、プッシュプル出力回路の短絡検出機能について詳細な説明を行う。 Next, the short-circuit detection function of the push-pull output circuit will be described in detail.
図６８は、保護ロジック部５（短絡検出回路部分）の一構成例を示す回路図である。 FIG. 68 is a circuit diagram showing a configuration example of the protection logic unit 5 (short circuit detection circuit portion).
保護ロジック部５は、Ｄ級パワーアンプ１の正相側プッシュプル出力回路（トランジスタ１ｅ、１ｆ）の出力短絡（天絡／地絡）を監視する手段として、Ｐチャネル型ＭＯＳ電界効果トランジスタ５０１と、Ｎチャネル型ＭＯＳ電界効果トランジスタ５０２と、位相比較回路５０３と、マスク回路５０４と、ラッチ回路５０５と、否定論理和回路５０６、５０７と、ロジック回路５０８と、抵抗５０９と、Ｎチャネル型ＭＯＳ電界効果トランジスタ５１０と、を有して成る。
The
トランジスタ５０１のソースは、電源端に接続されている。トランジスタ５０１のドレインは、トランジスタ５０２のドレインに接続されている。トランジスタ５０２のソースは、接地端に接続されている。トランジスタ５０１、５０２のゲートは、いずれもトランジスタ１ｆのゲートに接続されている。すなわち、トランジスタ５０１、５０２は、監視対象のプッシュプル出力回路と同期制御されるダミープッシュプル出力回路を形成する。
The source of the
位相比較回路５０３は、ＯＵＴ１Ｐ端子（９、１０ピン）の出力電圧Ｖｘと、ダミープッシュプル出力回路の出力電圧Ｖｙとの位相比較（電圧比較）を行う手段であり、抵抗Ｒａ〜Ｒｈと、コンパレータＣＭＰａ、ＣＭＰｂと、論理和回路ＯＲａと、を有して成る。
The
コンパレータＣＭＰａの反転入力端（−）は、抵抗Ｒａを介してＯＵＴ１Ｐ端子（出力電圧Ｖｘの印加端）に接続される一方、抵抗Ｒｂを介して電源端にも接続されている。コンパレータＣＭＰａの非反転入力端（＋）は、抵抗Ｒｃを介してダミープッシュプル出力回路の出力端（出力電圧Ｖｙの印加端）に接続される一方、抵抗Ｒｄを介して接地端にも接続されている。 The inverting input terminal (−) of the comparator CMPa is connected to the OUT1P terminal (application terminal for the output voltage Vx) through the resistor Ra, and is also connected to the power supply terminal through the resistor Rb. The non-inverting input terminal (+) of the comparator CMPa is connected to the output terminal (application terminal for the output voltage Vy) of the dummy push-pull output circuit through the resistor Rc, and is also connected to the ground terminal through the resistor Rd. ing.
コンパレータＣＭＰｂの非反転入力端（＋）は、抵抗Ｒｅを介してＯＵＴ１Ｐ端子（出力電圧Ｖｘの印加端）に接続される一方、抵抗Ｒｆを介して電源端にも接続されている。コンパレータＣＭＰｂの反転入力端（−）は、抵抗Ｒｇを介してダミープッシュプル出力回路の出力端（出力電圧Ｖｙの印加端）に接続される一方、抵抗Ｒｈを介して接地端にも接続されている。 The non-inverting input terminal (+) of the comparator CMPb is connected to the OUT1P terminal (application terminal for the output voltage Vx) through the resistor Re, and is also connected to the power supply terminal through the resistor Rf. The inverting input terminal (−) of the comparator CMPb is connected to the output terminal (application terminal for the output voltage Vy) of the dummy push-pull output circuit through the resistor Rg, and is also connected to the ground terminal through the resistor Rh. Yes.
なお、抵抗Ｒａ〜Ｒｄの抵抗値は、ＯＵＴ１Ｐ端子の地絡が生じていないときに、コンパレータＣＭＰａの反転入力端（−）が非反転入力端（＋）よりも高電位となるように調整されている。また、抵抗Ｒｅ〜Ｒｈの抵抗値は、ＯＵＴ１Ｐ端子の天絡が生じていないときに、コンパレータＣＭＰｂの反転入力端（−）が非反転入力端（＋）よりも高電位となるように調整されている。 Note that the resistance values of the resistors Ra to Rd are adjusted so that the inverting input terminal (−) of the comparator CMPa has a higher potential than the non-inverting input terminal (+) when the ground fault of the OUT1P terminal does not occur. ing. In addition, the resistance values of the resistors Re to Rh are adjusted so that the inverting input terminal (−) of the comparator CMPb has a higher potential than the non-inverting input terminal (+) when there is no power supply fault at the OUT1P terminal. ing.
論理和回路ＯＲａの第１入力端は、コンパレータＣＭＰａの出力端に接続されている。論理和回路ＯＲａの第２入力端は、コンパレータＣＭＰｂの出力端に接続されている。従って、論理和回路ＯＲａの出力論理は、コンパレータＣＭＰａ、ＣＭＰｂのいずれか一方がハイレベルとなったときにハイレベルとなり、いずれもローレベルであるときにのみ、ローレベルとなる。 The first input terminal of the OR circuit ORa is connected to the output terminal of the comparator CMPa. The second input terminal of the OR circuit ORa is connected to the output terminal of the comparator CMPb. Accordingly, the output logic of the OR circuit ORa becomes a high level when either one of the comparators CMPa and CMPb becomes a high level, and becomes a low level only when both are at a low level.
マスク回路５０４は、論理和回路ＯＲａの出力論理が所定のマスク期間に亘ってハイレベルを維持したときにのみ、その出力論理をハイレベルとする手段であり、例えば、抵抗とコンデンサから成る時定数回路を用いることができる。このようなマスク回路５０４を挿入することにより、出力電圧Ｖｘ、Ｖｙの位相が多少ばらついた程度では、これを出力短絡と誤検出することがなくなるので、安定した出力動作を実現することが可能となる。
The
ラッチ回路５０５は、マスク回路５０４の出力信号をラッチし、これをラッチ信号Ｖｚとして出力する手段である。なお、ＯＵＴ１Ｐ端子の出力短絡が検出されて、ラッチ信号Ｖｚがハイレベルにラッチされた後、半導体装置１０の電源を入れ直した場合や、ＭＵＴＥＸ端子を用いて半導体装置１０のリセットを行った場合には、ラッチ信号Ｖｚが再びローレベルに復帰される。
The
論理和回路５０６、５０７は、ＰＷＭ変調回路１ｂ（不図示）から入力されるＰＷＭ信号とラッチ回路５０５から入力されるラッチ信号Ｖｚとの否定論理和演算を行い、その演算結果をドライバ回路１ｃに送出する手段である。従って、ラッチ信号Ｖｚがローレベルであるときには、ＰＷＭ信号がドライバ回路１ｃに反転出力され、トランジスタ１ｅ、１ｆがＰＷＭ信号に応じてスイッチングされる。一方、ラッチ信号Ｖｚがハイレベルであるときには、ＰＷＭ信号に依ることなく、ドライバ回路１ｃへの入力信号がローレベルに維持され、トランジスタ１ｅ、１ｆがいずれもオフとされる。
The OR
ロジック回路５０８は、ラッチ信号Ｖｚに応じてトランジスタ５１０のオン／オフ制御を行う手段である。具体的には、ラッチ信号Ｖｚがハイレベルであるときに、トランジスタ５１０をオンとし、ラッチ信号Ｖｚがローレベルであるときに、トランジスタ５１０をオフとする。
The
トランジスタ５１０のドレインは、抵抗５０９を介してＯＵＴ１Ｐ端子に接続されている。一方、トランジスタ５１０のソースは、接地端に接続されている。従って、ラッチ信号Ｖｚがハイレベルとなった場合、ＯＵＴ１Ｐ端子は、抵抗５０９及びトランジスタ５１０を介して接地される形となる。
The drain of the
なお、図６８では、第１チャネルの正相側プッシュプル出力回路（トランジスタ１ｅ、１ｆ）を監視対象とする短絡検出回路のみを例に挙げたが、保護ロジック部５は、その余のプッシュプル出力回路についても、上記と同様の構成から成る短絡検出回路を用いて、各々の短絡検出を行っている。 In FIG. 68, only the short-circuit detection circuit that monitors the positive-phase side push-pull output circuit (transistors 1e, 1f) of the first channel is taken as an example. For the output circuit, each short-circuit detection is performed using a short-circuit detection circuit having the same configuration as described above.
次に、上記構成から成る保護ロジック部５の短絡検出動作について、図６９を参照しながら詳細に説明する。
Next, the short circuit detection operation of the
図６９は、短絡検出動作を説明するためのタイミングチャートであり、上から順に、電圧Ｖｘ、Ｖｙ、Ｖｚを示している。なお、図６９（ａ）は、天絡時の挙動を示しており、図６９（ｂ）は、地絡時の挙動を示している。 FIG. 69 is a timing chart for explaining the short circuit detection operation, and shows the voltages Vx, Vy, and Vz in order from the top. FIG. 69 (a) shows the behavior at the time of a power fault, and FIG. 69 (b) shows the behavior at the time of a ground fault.
まず、図６９（ａ）を参照しながら、天絡検出動作について説明する。 First, a power fault detection operation will be described with reference to FIG.
ＯＵＴ１Ｐ端子の天絡が生じていない場合、出力電圧Ｖｘ、Ｖｙに位相差（電圧差）は生じないため、コンパレータＣＭＰａ、ＣＭＰｂは、いずれもローレベルを出力する。従って、論理和回路ＯＲａの出力論理はローレベルとなり、ラッチ信号Ｖｚはローレベルに維持される。 When there is no power failure at the OUT1P terminal, there is no phase difference (voltage difference) between the output voltages Vx and Vy, so that the comparators CMPa and CMPb both output a low level. Accordingly, the output logic of the OR circuit ORa becomes low level, and the latch signal Vz is maintained at low level.
一方、ＯＵＴ１Ｐ端子の天絡が生じると、出力電圧Ｖｘのローレベルは、電源電圧Ｖｃｃに吊られて上昇するが、出力電圧Ｖｙのローレベルは０［Ｖ］近傍となる。このとき、出力電圧Ｖｘのローレベルが閾値電圧Ｖｔｈ１（＝０．１１Ｖｃｃ［Ｖ］）以上である場合には、コンパレータＣＭＰｂの出力論理がハイレベルとなり、論理和回路ＯＲａの出力論理がハイレベルとなる。このような状態が所定のマスク期間に亘って継続されると、ラッチ信号Ｖｚがハイレベルとなって、スピーカ出力がオフラッチされる。 On the other hand, when a power supply fault occurs at the OUT1P terminal, the low level of the output voltage Vx rises while being hung by the power supply voltage Vcc, but the low level of the output voltage Vy is near 0 [V]. At this time, when the low level of the output voltage Vx is equal to or higher than the threshold voltage Vth1 (= 0.11 Vcc [V]), the output logic of the comparator CMPb becomes high level, and the output logic of the OR circuit ORa becomes high level. Become. When such a state continues for a predetermined mask period, the latch signal Vz becomes high level, and the speaker output is off-latched.
次に、図６９（ｂ）を参照しながら、地絡検出動作について説明する。 Next, the ground fault detection operation will be described with reference to FIG.
ＯＵＴ１Ｐ端子の地絡が生じていない場合、出力電圧Ｖｘ、Ｖｙに位相差（電圧差）は生じないため、コンパレータＣＭＰａ、ＣＭＰｂは、いずれもローレベルを出力する。従って、論理和回路ＯＲａの出力論理はローレベルとなり、ラッチ信号Ｖｚはローレベルに維持される。 When there is no ground fault at the OUT1P terminal, there is no phase difference (voltage difference) between the output voltages Vx and Vy, so that the comparators CMPa and CMPb both output a low level. Accordingly, the output logic of the OR circuit ORa becomes low level, and the latch signal Vz is maintained at low level.
一方、ＯＵＴ１Ｐ端子の地絡が生じると、出力電圧Ｖｘのハイレベルは、接地端に引き落とされて下降するが、出力電圧Ｖｙのハイレベルは、電源電圧Ｖｃｃ近傍となる。このとき、出力電圧Ｖｘのハイレベルが閾値電圧Ｖｔｈ２（＝０．８９Ｖｃｃ［Ｖ］）以下である場合には、コンパレータＣＭＰａの出力論理がハイレベルとなり、論理和回路ＯＲａの出力論理がハイレベルとなる。このような状態が所定のマスク期間に亘って継続されると、ラッチ信号Ｖｚがハイレベルとなって、スピーカ出力がオフラッチされる。 On the other hand, when a ground fault occurs at the OUT1P terminal, the high level of the output voltage Vx is pulled down to the ground terminal and falls, but the high level of the output voltage Vy is near the power supply voltage Vcc. At this time, when the high level of the output voltage Vx is equal to or lower than the threshold voltage Vth2 (= 0.89 Vcc [V]), the output logic of the comparator CMPa becomes high level, and the output logic of the OR circuit ORa becomes high level. Become. When such a state continues for a predetermined mask period, the latch signal Vz becomes high level, and the speaker output is off-latched.
上記したように、本発明に係る短絡検出回路は、パルス信号（出力電圧Ｖｘ）を出力するＯＵＴ１Ｐ端子の短絡検出を行うに際して、パルス信号（出力電圧Ｖｘ）と同期したダミーパルス信号（出力電圧Ｖｙ）を生成し、両信号間に所定の位相差が生じているか否かに応じて、ＯＵＴ１Ｐ端子の短絡検出を行う構成とされている。 As described above, when the short circuit detection circuit according to the present invention performs short circuit detection of the OUT1P terminal that outputs the pulse signal (output voltage Vx), the dummy pulse signal (output voltage Vy) synchronized with the pulse signal (output voltage Vx). ) And detects a short circuit of the OUT1P terminal according to whether or not a predetermined phase difference occurs between the two signals.
このような構成であれば、出力電圧Ｖｘと所定の閾値電圧とを比較する構成と異なり、出力電圧Ｖｘのスイッチング制御に同期した閾値電圧の切換制御（天絡検出用の閾値電圧と地絡検出用の閾値電圧との切換制御）を要することなく、ＯＵＴ１Ｐ端子の天絡検出と地絡検出を両方とも容易に実現することが可能となる。 With such a configuration, unlike the configuration in which the output voltage Vx is compared with a predetermined threshold voltage, threshold voltage switching control synchronized with the switching control of the output voltage Vx (threshold voltage for ground fault detection and ground fault detection). Therefore, it is possible to easily realize both the ground fault detection and the ground fault detection of the OUT1P terminal without the need for switching control with a threshold voltage for use.
なお、上記の実施形態では、ステレオＤ級パワーアンプＩＣに本発明を適用した構成を例示して説明を行ったが、本発明の適用対象はこれに限定されるものではなく、その他の電源装置（スイッチングレギュレータＩＣ）や駆動装置（モータドライバＩＣ）にも広く適用することが可能である。 In the above embodiment, the configuration in which the present invention is applied to the stereo class D power amplifier IC has been described as an example. However, the application target of the present invention is not limited to this, and other power supply devices (Switching regulator IC) and driving device (motor driver IC) can be widely applied.
また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。 The configuration of the present invention can be variously modified within the scope of the present invention in addition to the above embodiment.
例えば、上記の説明で用いた各信号の論理は、あくまで例示であって、同様の動作を実現し得る限り、その論理は逆であっても構わない。 For example, the logic of each signal used in the above description is merely an example, and the logic may be reversed as long as a similar operation can be realized.
本発明は、例えば、省スペース・低発熱用途向けのステレオＤ級パワーアンプＩＣに好適な技術である。 The present invention is a technique suitable for, for example, a stereo class D power amplifier IC for space-saving and low heat generation applications.
１、２ 第１、第２のＤ級パワーアンプ部
１ａ、２ａ 入力増幅回路
１ｂ、２ｂ ＰＷＭ変調回路
１ｃ、２ｃ 正相側ドライバ回路
１ｄ、２ｄ 逆相側ドライバ回路
１ｅ、１ｆ、２ｅ、２ｆ 正相側プッシュプル出力回路（ＮＦＥＴ）
１ｇ、１ｈ、２ｇ、２ｈ 逆相側プッシュプル出力回路（ＮＦＥＴ）
１ｉ、２ｉ 正相側ブートストラップダイオード
１ｊ、２ｊ 逆相側ブートストラップダイオード
３ パワーリミット部
４ ミュート制御部
５ 保護ロジック部
６ パワーオフ検知部
７ ソフトミュート部
８ ランプ発振部
９ クロック制御部
１０ 半導体装置（ステレオＤ級パワーアンプＩＣ）
１０１、１０２ 抵抗
１０３、１０４ オペアンプ
５０１、５０２ ダミープッシュプル出力回路（ＰＦＥＴ、ＮＦＥＴ）
５０３ 位相比較回路
５０４ マスク回路
５０５ ラッチ回路
５０６、５０７ 否定論理和回路
５０８ ロジック回路
５０９ 抵抗
５１０ Ｎチャネル型ＭＯＳ電界効果トランジスタ
６０１ Ｐチャネル型ＭＯＳ電界効果トランジスタ
６０２ 抵抗
６０３ インバータ
７０１、７０２ 定電流源
７０３、７０４ スイッチ
７０５ 抵抗
７０６ Ｎチャネル型ＭＯＳ電界効果トランジスタ
７０７ 定電流源
７０８ セレクタ
Ｒａ〜Ｒｈ 抵抗
ＣＭＰａ、ＣＭＰｂ コンパレータ
ＯＲａ 論理和回路
1, 2 1st, 2nd class D
1g, 1h, 2g, 2h Negative phase push-pull output circuit (NFET)
DESCRIPTION OF
101, 102
503
Claims (3)
前記パルス信号と同期したダミーパルス信号を生成し、両信号間に所定の位相差が生じているか否かに応じて、前記外部端子の短絡検出を行うことを特徴とする短絡検出回路。 A short circuit detection circuit that detects a short circuit of an external terminal that outputs a pulse signal,
A short-circuit detection circuit that generates a dummy pulse signal synchronized with the pulse signal and detects a short circuit of the external terminal depending on whether or not a predetermined phase difference is generated between the two signals.
Priority Applications (3)
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|---|---|---|---|
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- 2007-11-26 JP JP2007303936A patent/JP2009130660A/en active Pending
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