JP2009123865A - Solid-state imaging device and its manufacturing method - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To prevent junction leakage from occurring on a transistor of a pixel part even if a cobalt silicide layer is formed on a diffusion layer surface of a transistor of the pixel part and a diffusion layer surface of a transistor of a logic part in a solid-state imaging device comprising the pixel part and the logic part mixed on the same semiconductor substrate. <P>SOLUTION: The solid-state imaging device 1 comprises the pixel part 12 for photoelectrically converting incident light to obtain an electric signal and the logic part 13 formed around the pixel part 12 on the same semiconductor substrate 11. The device is characterized in that first cobalt silicide layers 38 and 39 formed on surfaces of first diffusion layers 36 and 37 of a first transistor 31 of the pixel part 12 are formed to be thinner than second cobalt silicide layers 58 and 59 formed on surfaces of second diffusion layers 56 and 57 of a second transistor 51 of the logic part 13. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、固体撮像装置およびその製造方法に関し、ロジック素子を混載したＣＭＯＳ型の固体撮像装置およびその製造方法に関するものである。   The present invention relates to a solid-state imaging device and a manufacturing method thereof, and more particularly to a CMOS solid-state imaging device in which logic elements are mixedly mounted and a manufacturing method thereof.

ＣＭＯＳデバイスにおいて、ゲートおよびソース・ドレイン部の寄生抵抗を低減するために、サリサイド技術が一般的に用いられている。
この技術は、ポリシリコンゲート電極、ソース・ドレイン部にセルフアラインでシリサイド層を形成するために、例えばコバルト層およびコバルトの酸化を防止するための窒化チタン（ＴｉＮ）層を成膜した後に、第１熱処理を行いＣｏＳｉなるコバルトシリサイド層を形成する。
次に窒化チタン（ＴｉＮ）層および未反応のコバルト層を選択除去した後に、第２熱処理を行って、低抵抗のＣｏＳｉ2なるコバルトシリサイド層を形成するという方法である。 In a CMOS device, salicide technology is generally used to reduce the parasitic resistance of the gate and source / drain portions.
In this technique, for example, a cobalt layer and a titanium nitride (TiN) layer for preventing cobalt oxidation are formed after forming a silicide layer in a self-aligned manner on the polysilicon gate electrode and the source / drain portion. A heat treatment is performed to form a cobalt silicide layer of CoSi.
Next, after selectively removing the titanium nitride (TiN) layer and the unreacted cobalt layer, a second heat treatment is performed to form a cobalt silicide layer made of low-resistance CoSi 2 .

ロジック部が混載されているＣＭＯＳ型の固体撮像装置においても、画素部に形成されたトランジスタに対して、サリサイド技術を用いて寄生抵抗を低減することが望まれている。
しかしながら、ロジック部のトランジスタに求められる抵抗値に合わせてサリサイドを形成すると、画素部ではサリサイド層の膜厚が厚くなりすぎて、接合リークを引き起こす懸念がある。 Even in a CMOS solid-state imaging device in which a logic part is embedded, it is desired to reduce parasitic resistance using a salicide technique for a transistor formed in a pixel part.
However, if the salicide is formed in accordance with the resistance value required for the transistor in the logic portion, the salicide layer is too thick in the pixel portion, which may cause junction leakage.

また、同一半導体基板上のトランジスタに膜厚の異なるシリサイド層を形成する技術として、シリサイドを薄く形成するトランジスタのソース・ドレイン拡散層内にシリサイド反応抑制用不純物をイオン注入してから、シリサイド層形成する技術が開示されている（例えば、特許文献１参照）。   In addition, as a technique for forming silicide layers with different thicknesses on transistors on the same semiconductor substrate, the silicide layer is formed after ion implantation of silicide reaction suppressing impurities into the source / drain diffusion layers of the transistor where the silicide is formed thin. The technique to do is disclosed (for example, refer patent document 1).

特開２００５−１４２４２２号公報JP 2005-142422 A

解決しようとする問題点は、固体撮像装置において、同一半導体基板上で、ロジック部のトランジスタの拡散層表面に形成されたコバルトシリサイド層と同じ膜厚のコバルトシリサイド層を、画素部のトランジスタの拡散層表面に形成すると、接合リークを発生する点である。   The problem to be solved is that in a solid-state imaging device, a cobalt silicide layer having the same thickness as the cobalt silicide layer formed on the surface of the diffusion layer of the transistor in the logic portion is diffused on the same semiconductor substrate. When it is formed on the surface of the layer, junction leakage occurs.

本発明は、同一半導体基板上で、画素部とロジック部とは混載された固体撮像装置において、画素部のトランジスタの拡散層表面とロジック部のトランジスタの拡散層表面にコバルトシリサイド層を形成しても、画素部のトランジスタで接合リークを発生させないようにすることを可能にする。   In the solid-state imaging device in which the pixel portion and the logic portion are mounted on the same semiconductor substrate, the present invention forms a cobalt silicide layer on the surface of the diffusion layer of the transistor in the pixel portion and the surface of the diffusion layer of the transistor in the logic portion. However, it is possible to prevent junction leakage from occurring in the transistor in the pixel portion.

本発明の固体撮像装置は、入射光を光電変換して電気信号を得る画素部と、前記画素部の周辺に形成されたロジック部とを同一半導体基板に有する固体撮像装置において、前記画素部の第１トランジスタの拡散層表面に形成されたコバルトシリサイド層の膜厚が、前記ロジック部の第２トランジスタの拡散層表面に形成されたコバルトシリサイド層の膜厚よりも薄く形成されていることを特徴とする。   The solid-state imaging device of the present invention is a solid-state imaging device having a pixel unit that photoelectrically converts incident light to obtain an electrical signal and a logic unit formed around the pixel unit on the same semiconductor substrate. The cobalt silicide layer formed on the diffusion layer surface of the first transistor is formed thinner than the cobalt silicide layer formed on the diffusion layer surface of the second transistor of the logic portion. And

本発明の固体撮像装置では、画素部の第１トランジスタの拡散層表面に形成されたコバルトシリサイド層の膜厚が、ロジック部の第２トランジスタの拡散層表面に形成されたコバルトシリサイド層の膜厚よりも薄く形成されていることから、画素部の第１トランジスタの拡散層に形成されるコバルトシリサイド層は、その拡散層を突き抜けるようなことがなくなる。   In the solid-state imaging device of the present invention, the thickness of the cobalt silicide layer formed on the diffusion layer surface of the first transistor in the pixel portion is equal to the thickness of the cobalt silicide layer formed on the diffusion layer surface of the second transistor in the logic portion. Therefore, the cobalt silicide layer formed in the diffusion layer of the first transistor in the pixel portion does not penetrate through the diffusion layer.

本発明の固体撮像装置の製造方法は、入射光を光電変換して電気信号を得る画素部と、前記画素部の周辺に形成されたロジック部とを同一シリコン基板に形成する固体撮像装置の製造方法において、前記半導体基板に、前記画素部の第１トランジスタと、前記ロジック部の第２トランジスタとを、該第１トランジスタの第１拡散層上および該第２トランジスタの第２拡散層上を露出させた状態に形成する工程と、前記第１拡散層上および前記第２拡散層上にコバルト層を形成し、さらにチタン層を形成する工程と、前記ロジック部上が開口され前記画素部上が被覆されたマスクを形成した後に、窒化処理によって、前記ロジック部の前記チタン層を窒化して窒化チタン層を形成する工程と、前記マスクを除去した後に、第１熱処理を行って、前記第１拡散層上の前記チタン層と前記コバルト層とを反応させてコバルトチタン合金層を形成するとともに、前記コバルト層と前記シリコン基板とを反応させて第１コバルトシリサイド層を形成し、前記第２拡散層上の前記コバルト層と前記シリコン基板とを反応させて第２コバルトシリサイド層を形成する工程とを有することを特徴とする。   According to another aspect of the present invention, there is provided a method for manufacturing a solid-state imaging device, in which a pixel unit that photoelectrically converts incident light to obtain an electrical signal and a logic unit that is formed around the pixel unit are formed on the same silicon substrate. In the method, the first transistor of the pixel portion and the second transistor of the logic portion are exposed on the semiconductor substrate, on the first diffusion layer of the first transistor and on the second diffusion layer of the second transistor. Forming a cobalt layer on the first diffusion layer and the second diffusion layer, and further forming a titanium layer, and opening the logic portion and opening the pixel portion. Forming a coated mask, nitriding the titanium layer of the logic portion by nitriding to form a titanium nitride layer, removing the mask, and performing a first heat treatment; The titanium layer on the first diffusion layer and the cobalt layer are reacted to form a cobalt titanium alloy layer, and the cobalt layer and the silicon substrate are reacted to form a first cobalt silicide layer, A step of reacting the cobalt layer on the second diffusion layer with the silicon substrate to form a second cobalt silicide layer.

本発明の固体撮像装置の製造方法では、コバルトシリサイド層を形成するときに、コバルト層上にチタン層を形成した後、ロジック部のチタン層を窒化して窒化チタン層にすることで、ロジック部のコバルト層はその膜厚の全てをコバルトシリサイド化することができる。他方、画素部のコバルト層はチタン層と合金化し、コバルトチタン合金層を形成する。このため、画素部のコバルト層をコバルトシリサイド化するときのコバルト層の膜厚は、ロジック部のコバルト層の膜厚よりも薄くなっているので、画素部のコバルト層をコバルトシリサイド化したとき、ロジック部のコバルトシリサイド層よりも薄いコバルトシリサイド層が形成される。
よって、画素部とロジック部に適正な膜厚のコバルトシリサイド層を形成することが可能となる。 In the method for manufacturing a solid-state imaging device of the present invention, when forming a cobalt silicide layer, after forming a titanium layer on the cobalt layer, the logic layer titanium layer is nitrided to form a titanium nitride layer, thereby forming the logic portion. The entire cobalt layer can be converted to cobalt silicide. On the other hand, the cobalt layer of the pixel portion is alloyed with the titanium layer to form a cobalt titanium alloy layer. For this reason, since the film thickness of the cobalt layer when the cobalt layer of the pixel portion is converted to cobalt silicide is thinner than the thickness of the cobalt layer of the logic portion, when the cobalt layer of the pixel portion is converted to cobalt silicide, A cobalt silicide layer thinner than the cobalt silicide layer in the logic portion is formed.
Therefore, it is possible to form a cobalt silicide layer with an appropriate film thickness in the pixel portion and the logic portion.

本発明の固体撮像装置は、画素部の第１トランジスタの拡散層表面に形成されたコバルトシリサイド層の膜厚が、ロジック部の第２トランジスタの拡散層表面に形成されたコバルトシリサイド層の膜厚よりも薄く形成されていることから、画素部の第１トランジスタの拡散層に形成されるコバルトシリサイド層は、その拡散層を突き抜けて、接合リークを発生させることがなくなるので、トランジスタの動作が確保でき、信頼性を向上させることができるという利点がある。   In the solid-state imaging device of the present invention, the film thickness of the cobalt silicide layer formed on the surface of the diffusion layer of the first transistor in the pixel portion is equal to the film thickness of the cobalt silicide layer formed on the surface of the diffusion layer of the second transistor in the logic portion. Since the cobalt silicide layer formed in the diffusion layer of the first transistor in the pixel portion does not penetrate through the diffusion layer and does not cause junction leakage, the operation of the transistor is ensured. There is an advantage that reliability can be improved.

本発明の固体撮像装置の製造方法は、画素部とロジック部に適正な膜厚のコバルトシリサイド層を形成することができるので、画素部の第１トランジスタの拡散層表面に形成されたコバルトシリサイド層の膜厚が、ロジック部の第２トランジスタの拡散層表面に形成されたコバルトシリサイド層の膜厚よりも薄く形成できる。
よって、画素部の第１トランジスタの拡散層に形成されるコバルトシリサイド層は、その拡散層を突き抜けて、接合リークを発生させることがなくなるので、トランジスタの動作が確保でき、信頼性を向上させることができるという利点がある。 According to the method for manufacturing a solid-state imaging device of the present invention, since a cobalt silicide layer having an appropriate film thickness can be formed in the pixel portion and the logic portion, the cobalt silicide layer formed on the surface of the diffusion layer of the first transistor in the pixel portion. Can be formed thinner than the thickness of the cobalt silicide layer formed on the surface of the diffusion layer of the second transistor in the logic portion.
Therefore, the cobalt silicide layer formed in the diffusion layer of the first transistor in the pixel portion does not penetrate through the diffusion layer and causes junction leakage, so that the operation of the transistor can be secured and the reliability can be improved. There is an advantage that can be.

本発明の固体撮像装置に係る一実施の形態（実施例）を、図１の概略構成断面図によって説明する。   An embodiment (example) according to the solid-state imaging device of the present invention will be described with reference to the schematic sectional view of FIG.

図１に示すように、半導体基板１１（例えばシリコン基板）に、入射光を光電変換して電気信号を得る画素部１２と、この画素部１２の周辺に形成されたロジック部１３とを分離する素子分離領域１４が形成されている。
上記画素部１２は、詳細は図２によって説明するが、複数の画素１５が、例えば、マトリックス状に配置されたものである。この画素の配置は、種々の構成があり、マトリックス状の配置に限定されない。
前記画素部１２には、入射光を光電変換する受光部２１が形成されている。この受光部２１は、例えばフォトダイオードで形成され、例えばホール蓄積層（ＨＡＤ：Hole Accumulation Diode構造）が形成されるものであってもよい。 As shown in FIG. 1, a pixel portion 12 that photoelectrically converts incident light to obtain an electrical signal and a logic portion 13 formed around the pixel portion 12 are separated on a semiconductor substrate 11 (for example, a silicon substrate). An element isolation region 14 is formed.
The pixel unit 12 will be described in detail with reference to FIG. 2, but a plurality of pixels 15 are arranged in a matrix, for example. The arrangement of the pixels has various configurations and is not limited to a matrix arrangement.
The pixel portion 12 is formed with a light receiving portion 21 that photoelectrically converts incident light. The light receiving unit 21 may be formed of a photodiode, for example, and may be formed with a hole accumulation layer (HAD: Hole Accumulation Diode structure), for example.

この受光部２１にソース・ドレインとなる一方側の拡散層を共有する転送トランジスタ２２が形成されている。したがって、転送トランジスタ２２の一方のソース・ドレインとなる拡散層は受光部２１の一部であり、他方側のソース・ドレインは第１拡散層３６となる。さらに、画素部１２の上記半導体基板１１には、リセットトランジスタ２３、選択トランジスタ、増幅トランジスタ等の画素部のトランジスタ群が形成されている。図面では、上記リセットトランジスタ２３の一方側のソース・ドレインは第１拡散層３６であり、他方側のソース・ドレインは第１拡散層３７である。以下、これらのトランジスタを第１トランジスタ３１という。   A transfer transistor 22 sharing a diffusion layer on one side serving as a source / drain is formed in the light receiving portion 21. Accordingly, the diffusion layer serving as one source / drain of the transfer transistor 22 is a part of the light receiving unit 21, and the source / drain on the other side serves as the first diffusion layer 36. Furthermore, a transistor group of the pixel portion such as a reset transistor 23, a selection transistor, and an amplification transistor is formed on the semiconductor substrate 11 of the pixel portion 12. In the drawing, the source / drain on one side of the reset transistor 23 is a first diffusion layer 36, and the source / drain on the other side is a first diffusion layer 37. Hereinafter, these transistors are referred to as first transistors 31.

上記第１トランジスタ３１は、例えば、半導体基板１１上にゲート絶縁膜３２を介してゲート電極３３が形成され、その両側にはサイドウォール絶縁膜３４、３５が形成され、さらにゲート電極３３の両側の半導体基板１１にはソース・ドレインとなる拡散層３６、３７が形成されている。
図面では、サイドウォール絶縁膜３４、３５は、一例として、２層構造のものを示した。
さらに、上記受光部２１上を被覆するように、シリサイドを形成する金属とシリコンとの反応を防止するシリサイドブロック膜６１が形成されている。このシリサイドブロック膜６１は、例えば光透過性を有する絶縁膜で形成され、例えば酸化シリコン膜、窒化シリコン膜等で形成されている。 In the first transistor 31, for example, a gate electrode 33 is formed on a semiconductor substrate 11 via a gate insulating film 32, sidewall insulating films 34 and 35 are formed on both sides thereof, and both sides of the gate electrode 33 are further formed. Diffusion layers 36 and 37 serving as source / drain are formed on the semiconductor substrate 11.
In the drawing, the side wall insulating films 34 and 35 have a two-layer structure as an example.
Further, a silicide block film 61 for preventing the reaction between the metal forming the silicide and silicon is formed so as to cover the light receiving portion 21. The silicide block film 61 is formed of, for example, an insulating film having optical transparency, and is formed of, for example, a silicon oxide film, a silicon nitride film, or the like.

上記ロジック部１３は、駆動回路、画素用垂直走査回路、タイミング発生回路、水平走査回路等を有する。これらの詳細については、後に図２によって詳述する。
上記各回路には第２トランジスタ５１を有する。
上記第２トランジスタ５１は、例えば、半導体基板１１上にゲート絶縁膜５２を介してゲート電極５３が形成され、その両側にはサイドウォール絶縁膜５４、５５が形成され、さらにゲート電極５３の両側の半導体基板１１にはソース・ドレインとなる拡散層５６、５７が形成されている。
図面では、サイドウォール絶縁膜５４、５５は、一例として、２層構造のものを示した。 The logic unit 13 includes a drive circuit, a pixel vertical scanning circuit, a timing generation circuit, a horizontal scanning circuit, and the like. These details will be described later with reference to FIG.
Each circuit has a second transistor 51.
In the second transistor 51, for example, a gate electrode 53 is formed on the semiconductor substrate 11 via a gate insulating film 52, sidewall insulating films 54 and 55 are formed on both sides thereof, and both sides of the gate electrode 53 are further formed. Diffusion layers 56 and 57 serving as source / drain are formed in the semiconductor substrate 11.
In the drawing, the sidewall insulating films 54 and 55 are shown as having a two-layer structure as an example.

上記素子分離領域１４は、例えばＳＴＩ（Shallow Trench Isolation）構造で形成することができる。もちろん、ＬＯＣＯＳ素子分離、改良ＬＯＣＯＳ素子分離等の他の素子分離構造を採用することもできる。   The element isolation region 14 can be formed with, for example, an STI (Shallow Trench Isolation) structure. Of course, other element isolation structures such as LOCOS element isolation and improved LOCOS element isolation may be employed.

そして、上記第１トランジスタ３１の拡散層３６、３７および上記第２トランジスタ５１の拡散層５６、５７上には、コバルトシリサイド層３８、３９、コバルトシリサイド層５８、５９が形成されている。これらのコバルトシリサイド層３８、３９、コバルトシリサイド層５８、５９は、ＣｏＳｉ2からなる。したがって、低抵抗なコバルトシリサイド層となっている。 Cobalt silicide layers 38 and 39 and cobalt silicide layers 58 and 59 are formed on the diffusion layers 36 and 37 of the first transistor 31 and the diffusion layers 56 and 57 of the second transistor 51. The cobalt silicide layers 38 and 39 and the cobalt silicide layers 58 and 59 are made of CoSi 2 . Therefore, it is a low resistance cobalt silicide layer.

上記第１トランジスタ４１の拡散層３６、３７表面に形成されたコバルトシリサイド層３８、３９の膜厚が、上記第１トランジスタ５１の拡散層５６、５７表面に形成されたコバルトシリサイド層５８、５９の膜厚よりも薄く形成されている。   The thickness of the cobalt silicide layers 38 and 39 formed on the surfaces of the diffusion layers 36 and 37 of the first transistor 41 is equal to the thickness of the cobalt silicide layers 58 and 59 formed on the surfaces of the diffusion layers 56 and 57 of the first transistor 51. It is formed thinner than the film thickness.

ここで、上記図１によって説明した固体撮像装置の構成を適用できるＣＭＯＳ型固体撮像装置の一例を、図２の回路構成図によって説明する   Here, an example of a CMOS type solid-state imaging device to which the configuration of the solid-state imaging device described with reference to FIG. 1 can be applied will be described with reference to the circuit configuration diagram of FIG.

図２に示すように、固体撮像装置（ＣＭＯＳ型イメージセンサ）１は、光電変換素子を含む画素１５が行列状に２次元配置されてなる画素部１２と、その周辺回路として、制御信号線を独立に制御する駆動回路１１１、画素用垂直走査回路１１３、タイミング発生回路１１５、水平走査回路１１７を有する構成となっている。   As shown in FIG. 2, the solid-state imaging device (CMOS type image sensor) 1 includes a pixel unit 12 in which pixels 15 including photoelectric conversion elements are two-dimensionally arranged in a matrix, and a control signal line as a peripheral circuit thereof. The driving circuit 111, the pixel vertical scanning circuit 113, the timing generation circuit 115, and the horizontal scanning circuit 117 are controlled independently.

画素１５の行列状配列に対して、列毎に出力信号線１２１が配線され、画素１５の各行毎に制御信号線が配線されている。これらの制御信号線は、例えば、転送制御線１２２、リセット制御線１２３および選択制御線１２４が配線されている。さらに、画素１５の各々に、リセット電圧を供給するリセット線１２５が配線されている。   With respect to the matrix array of the pixels 15, output signal lines 121 are wired for each column, and control signal lines are wired for each row of the pixels 15. For example, a transfer control line 122, a reset control line 123, and a selection control line 124 are wired as these control signal lines. Further, a reset line 125 for supplying a reset voltage is wired to each pixel 15.

画素１５の回路構成の一例が示されている。本回路例に係る単位画素は、受光部２１に光電変換素子として例えばフォトダイオードを備え、例えば転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４および選択トランジスタ２５の４つのトランジスタを有する画素回路となっている。ここでは、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４および選択トランジスタ２５として、例えばＮチャネルのＭＯＳトランジスタを用いている。これらのトランジスタを前記図１では第１トランジスタ３１と称している。   An example of the circuit configuration of the pixel 15 is shown. The unit pixel according to this circuit example is a pixel circuit that includes, for example, a photodiode as a photoelectric conversion element in the light receiving unit 21 and includes, for example, four transistors of a transfer transistor 22, a reset transistor 23, an amplification transistor 24, and a selection transistor 25. Yes. Here, as the transfer transistor 22, the reset transistor 23, the amplification transistor 24, and the selection transistor 25, for example, N-channel MOS transistors are used. These transistors are referred to as the first transistor 31 in FIG.

転送トランジスタ２２は、受光部２１のフォトダイオードのカソード電極と電荷電圧変換部であるフローティングディフュージョン部２６との間に接続され、受光部２１で光電変換され、ここに蓄積された信号電荷（ここでは、電子）を、ゲート電極（制御電極）に転送パルスが与えられることによってフローティングディフュージョン部２６に転送する。   The transfer transistor 22 is connected between the cathode electrode of the photodiode of the light receiving unit 21 and the floating diffusion unit 26 that is a charge-voltage conversion unit, and is photoelectrically converted by the light receiving unit 21 and accumulated in the signal charge (here, , Electrons) are transferred to the floating diffusion section 26 by applying a transfer pulse to the gate electrode (control electrode).

リセットトランジスタ２３は、リセット線１１５にドレイン電極が、フローティングディフュージョン部２６にソース電極がそれぞれ接続され、受光部２１からフローティングディフュージョン部２６への信号電荷の転送に先立って、ゲート電極にリセットパルスＲＳＴが与えられることによってフローティングディフュージョン部２６の電位をリセット電圧Ｖｒｓｔにリセットする。   The reset transistor 23 has a drain electrode connected to the reset line 115 and a source electrode connected to the floating diffusion portion 26, and a reset pulse RST is applied to the gate electrode prior to transfer of signal charges from the light receiving portion 21 to the floating diffusion portion 26. When applied, the potential of floating diffusion portion 26 is reset to reset voltage Vrst.

増幅トランジスタ２４は、フローティングディフュージョン部２６にゲート電極が、画素電源Ｖｄｄにドレイン電極がそれぞれ接続され、リセットトランジスタ２３によってリセットされた後のフローティングディフュージョン部２６の電位をリセットレベルとして出力し、さらに転送トランジスタ２２によって信号電荷が転送された後のフローティングディフュージョン部２６の電位を信号レベルとして出力する。   The amplification transistor 24 has a gate electrode connected to the floating diffusion portion 26 and a drain electrode connected to the pixel power source Vdd, and outputs the potential of the floating diffusion portion 26 after being reset by the reset transistor 23 as a reset level. The potential of the floating diffusion portion 26 after the signal charge is transferred by the signal 22 is output as a signal level.

選択トランジスタ２５は、例えば、ドレイン電極が増幅トランジスタ２４のソース電極に接続され、ソース電極が出力信号線１２１に接続され、ゲート電極に選択パルスＳＥＬが与えられることによってオン状態となり、画素１５を選択状態として増幅トランジスタ２４から出力される信号を出力信号線１２１に出力する。なお、選択トランジスタ２５については、画素電源Ｖｄｄと増幅トランジスタ２４のドレイン電極との間に接続した構成を採ることも可能である。   For example, the selection transistor 25 is turned on when the drain electrode is connected to the source electrode of the amplification transistor 24, the source electrode is connected to the output signal line 121, and the selection pulse SEL is applied to the gate electrode, and the pixel 15 is selected. A signal output from the amplification transistor 24 as a state is output to the output signal line 121. Note that the selection transistor 25 may be configured to be connected between the pixel power supply Vdd and the drain electrode of the amplification transistor 24.

駆動回路１１１は、画素部１２の読み出し行の各画素１５の信号を読み出す読み出し動作を行う構成となっている。   The drive circuit 111 is configured to perform a read operation for reading the signal of each pixel 15 in the read row of the pixel unit 12.

画素用垂直走査回路１１３は、シフトレジスタもしくはアドレスデコーダ等によって構成され、リセットパルス、転送パルスおよび選択パルス等を適宜発生することで、画素部１２の各画素１５を電子シャッタ行と読み出し行それぞれについて行単位で垂直方向（上下方向）に走査しつつ、電子シャッタ行に対してはその行の画素１５の信号掃き捨てを行うための電子シャッタ動作を行う。そして、駆動回路１１１による読み出し走査よりもシャッタ速度に対応した時間分だけ前に同じ行（電子シャッタ行）に対して電子シャッタ動作を行う。   The pixel vertical scanning circuit 113 is configured by a shift register, an address decoder, or the like, and appropriately generates a reset pulse, a transfer pulse, a selection pulse, and the like, so that each pixel 15 of the pixel unit 12 is read for each electronic shutter row and readout row. While scanning in the vertical direction (vertical direction) in units of rows, an electronic shutter operation is performed for the electronic shutter rows to sweep out the signals of the pixels 15 in the rows. Then, the electronic shutter operation is performed on the same row (electronic shutter row) by the time corresponding to the shutter speed before the reading scan by the drive circuit 111.

水平走査回路１１７は、シフトレジスタあるいはアドレスデコーダ等によって構成され、画素部１２の画素列ごとに順に水平走査する。
タイミング発生回路１１５は、駆動回路１１１、画素用垂直走査回路１１３等の動作の基準となるタイミング信号や制御信号が生成される。 The horizontal scanning circuit 117 is configured by a shift register, an address decoder, or the like, and sequentially performs horizontal scanning for each pixel column of the pixel unit 12.
The timing generation circuit 115 generates a timing signal and a control signal that serve as a reference for operations of the driving circuit 111, the pixel vertical scanning circuit 113, and the like.

上記固体撮像装置（ＣＭＯＳ型イメージセンサ）の構成は一例であって、上記構成に限定されるものではない。画素部１２とロジック部１３とを有する構成で、画素部１２の第１トランジスタ３１、ロジック部１３の第２トランジスタ５１を有する固体撮像装置であればいかなる構成の固体撮像装置にも本発明を適用することができる。   The configuration of the solid-state imaging device (CMOS type image sensor) is an example, and is not limited to the above configuration. The present invention is applied to a solid-state imaging device having any configuration as long as the solid-state imaging device includes the first transistor 31 of the pixel unit 12 and the second transistor 51 of the logic unit 13 with the configuration including the pixel unit 12 and the logic unit 13. can do.

上記固体撮像装置１では、画素部１２の第１トランジスタ３１の拡散層３６、３７表面に形成されたコバルトシリサイド層３８、３９の膜厚が、ロジック部１３の第２トランジスタ５１の拡散層５６、５７表面に形成されたコバルトシリサイド層５８、５９の膜厚よりも薄く形成されていることから、画素部１２の第１トランジスタ３１の拡散層３６、３７に形成されるコバルトシリサイド層３８、３９は、その拡散層３６、３７を突き抜けるようなことがなくなる。
よって、画素部１２の第１トランジスタ３１の拡散層３６、３７表面にコバルトシリサイド層３８、３９を形成し、ロジック部１３の第２トランジスタ５１の拡散層５６、５７表面にコバルトシリサイド層５８、５９を形成しても、第１トランジスタ３１の拡散層３６、３７において接合リークを発生させることがなくなるので、第１トランジスタ３１の動作が確保でき、信頼性を向上させることができるという利点がある。 In the solid-state imaging device 1, the film thicknesses of the cobalt silicide layers 38 and 39 formed on the surfaces of the diffusion layers 36 and 37 of the first transistor 31 in the pixel unit 12 are the same as the diffusion layer 56 of the second transistor 51 in the logic unit 13. 57, since the cobalt silicide layers 58 and 59 formed on the surface are thinner than the cobalt silicide layers 58 and 59, the cobalt silicide layers 38 and 39 formed in the diffusion layers 36 and 37 of the first transistor 31 of the pixel portion 12 are In such a case, it is not possible to penetrate through the diffusion layers 36 and 37.
Therefore, cobalt silicide layers 38 and 39 are formed on the surfaces of the diffusion layers 36 and 37 of the first transistor 31 in the pixel portion 12, and cobalt silicide layers 58 and 59 are formed on the surfaces of the diffusion layers 56 and 57 of the second transistor 51 in the logic portion 13. Even if formed, junction leakage does not occur in the diffusion layers 36 and 37 of the first transistor 31, so that the operation of the first transistor 31 can be ensured and the reliability can be improved.

次に、本発明の固体撮像装置の製造方法に係る一実施の形態（実施例）を、図３〜図９の製造工程断面図によって説明する。   Next, an embodiment (example) according to the method for manufacturing a solid-state imaging device of the present invention will be described with reference to the manufacturing process cross-sectional views of FIGS.

図３（１）に示すように、半導体基板１１に、画素部１２の第１トランジスタ３１と、ロジック部１３の第２トランジスタ５１とを、上記第１トランジスタ３１の第１拡散層３６、３７上および上記第２トランジスタ５１の第２拡散層５６、５７上を露出させた状態に形成する。   As shown in FIG. 3A, the first transistor 31 of the pixel unit 12 and the second transistor 51 of the logic unit 13 are formed on the semiconductor substrate 11 on the first diffusion layers 36 and 37 of the first transistor 31. In addition, the second diffusion layers 56 and 57 of the second transistor 51 are exposed.

具体的には、半導体基板１１に、画素部１２とロジック部１３を分離する素子分離領域１４を形成する。
上記半導体基板１１には、バルクのシリコン基板、もしくは少なくとも上層がシリコン層で形成されている、例えばＳＯＩ（Silicon on insulator）基板を用いることができる。
上記素子分離領域１４は、例えばＳＴＩ（Shallow Trench Isolation）構造で形成することができる。または、ＬＯＣＯＳ構造等、ＳＴＩ構造以外の素子分離構造を採用することもできる。 Specifically, an element isolation region 14 that separates the pixel portion 12 and the logic portion 13 is formed on the semiconductor substrate 11.
The semiconductor substrate 11 may be a bulk silicon substrate or an SOI (Silicon on insulator) substrate, for example, in which at least the upper layer is formed of a silicon layer.
The element isolation region 14 can be formed with, for example, an STI (Shallow Trench Isolation) structure. Alternatively, an element isolation structure other than the STI structure, such as a LOCOS structure, can be employed.

上記半導体基板１１には、既知の製造方法を利用して、上記画素部１２に、入射光を光電変換して画像の電気信号を得る受光部２１を形成する。この受光部２１は、ホール蓄積層を生じるような構造（ＨＡＤ：Hole Accumulation Diode構造）であってもよい。
また、上記半導体基板１１に、上記受光部２１に隣接する第１トランジスタ３１（転送トランジスタ２２）を形成する。また、転送トランジスタ２２の一方の拡散層３６が共有される第１トランジスタ３１（リセットトランジスタ２３）を形成する。さらに、図示はしていないが、増幅トランジスタ、選択トランジスタ等を、この画素部１２の半導体基板１１に形成する。これらの４つのトランジスタ（第１トランジスタ３１）は同時に形成することができる。
例えば、半導体基板１１上にゲート絶縁膜３２を形成した後、ゲート電極を形成するための膜を形成する。この膜は例えばポリシリコンで形成する。その後、リソグラフィー技術とエッチング技術によってこの膜をパターニングし、ゲート電極３３を形成する。
次いで、サイドウォール形成技術によって、ゲート電極３３の側壁にサイドウォール３４、３５を形成する。
次いで、ゲート電極３３の両側における半導体基板１１に、各トランジスタのソース・ドレインとなる第１拡散層３６、３７を形成する。 On the semiconductor substrate 11, a light receiving portion 21 that photoelectrically converts incident light to obtain an electrical signal of an image is formed in the pixel portion 12 using a known manufacturing method. The light receiving unit 21 may have a structure that generates a hole accumulation layer (HAD: Hole Accumulation Diode structure).
In addition, a first transistor 31 (transfer transistor 22) adjacent to the light receiving portion 21 is formed on the semiconductor substrate 11. In addition, the first transistor 31 (reset transistor 23) in which one diffusion layer 36 of the transfer transistor 22 is shared is formed. Further, although not shown, an amplification transistor, a selection transistor, and the like are formed on the semiconductor substrate 11 of the pixel portion 12. These four transistors (first transistor 31) can be formed simultaneously.
For example, after forming the gate insulating film 32 on the semiconductor substrate 11, a film for forming the gate electrode is formed. This film is formed of polysilicon, for example. Thereafter, this film is patterned by a lithography technique and an etching technique to form a gate electrode 33.
Next, sidewalls 34 and 35 are formed on the sidewalls of the gate electrode 33 by a sidewall formation technique.
Next, first diffusion layers 36 and 37 serving as the source and drain of each transistor are formed on the semiconductor substrate 11 on both sides of the gate electrode 33.

他方、ロジック部１３においても、上記半導体基板１１に、上記第１トランジスタ３１と同時に、第２トランジスタ５１を形成する。すなわち、ゲート絶縁膜５２、ゲート電極５３、サイドウォール５４、５５、ソース・ドレインとなる第２拡散層５６、５７を形成する。
なお、第２トランジスタ５１の導電型が第１トランジスタ３１の導電型と異なる場合には、第２拡散層５６、５７を形成する工程を第１拡散層３６、３７を形成する工程と別に行えばよい。そのときには、通常のＣＭＯＳトランジスタの製造方法と同様に、ｐ型トランジスタを形成する場合にはｎ型トランジスタの形成領域をマスクし、ｎ型トランジスタを形成する場合にはｐ型トランジスタの形成領域をマスクして、それぞれの拡散層を形成すればよい。 On the other hand, also in the logic unit 13, the second transistor 51 is formed on the semiconductor substrate 11 simultaneously with the first transistor 31. That is, the gate insulating film 52, the gate electrode 53, the side walls 54 and 55, and the second diffusion layers 56 and 57 to be the source / drain are formed.
If the conductivity type of the second transistor 51 is different from the conductivity type of the first transistor 31, the step of forming the second diffusion layers 56 and 57 may be performed separately from the step of forming the first diffusion layers 36 and 37. Good. At that time, in the same manner as in a normal CMOS transistor manufacturing method, when forming a p-type transistor, the n-type transistor formation region is masked, and when forming an n-type transistor, the p-type transistor formation region is masked. Then, each diffusion layer may be formed.

次に、上記半導体基板１１に形成された受光部２１、第１トランジスタ３１、第２トランジスタ５１等を被覆するように、マスク層７１を形成する。このマスク層７１は、例えば酸化シリコン膜、窒化シリコン膜等の酸化膜系絶縁膜もしくは窒化膜系絶縁膜で形成され、リソグラフィー技術とエッチング技術とによって、受光部２１上を完全に被覆した状態にして、上記第１トランジスタ３１および上記第２トランジスタ５１の形成領域上に開口部７２が形成されている。要するに、上記マスク層７１によって、シリサイド層を形成しない領域である受光部２１表面が露出されず、被覆されていればよい。   Next, a mask layer 71 is formed so as to cover the light receiving portion 21, the first transistor 31, the second transistor 51, and the like formed on the semiconductor substrate 11. The mask layer 71 is formed of, for example, an oxide film insulating film or a nitride film insulating film such as a silicon oxide film or a silicon nitride film, and the light receiving unit 21 is completely covered by a lithography technique and an etching technique. An opening 72 is formed on the formation region of the first transistor 31 and the second transistor 51. In short, it is only necessary that the mask layer 71 covers the surface of the light-receiving portion 21, which is a region where no silicide layer is formed, without being exposed.

次に、図４（２）に示すように、上記第１拡散層３６、３７上および前記第２拡散層５６、５７上にコバルト層８１を形成し、さらにチタン層８２を形成する。通常は全面に、コバルト層８１を形成し、さらにチタン層８２を形成する。
上記コバルト層８１は、例えばスパッタ法によって、５ｎｍ〜３０ｎｍの膜厚に形成する。また、上記チタン層８２は、例えばスパッタ法によって、１０ｎｍ〜５０ｎｍの膜厚に形成する。 Next, as shown in FIG. 4B, a cobalt layer 81 is formed on the first diffusion layers 36 and 37 and the second diffusion layers 56 and 57, and a titanium layer 82 is further formed. Usually, a cobalt layer 81 is formed on the entire surface, and a titanium layer 82 is further formed.
The cobalt layer 81 is formed to a thickness of 5 nm to 30 nm by, for example, sputtering. The titanium layer 82 is formed to a thickness of 10 nm to 50 nm by, for example, sputtering.

次に、図５（３）に示すように、上記ロジック部１３上が開口され上記画素部１２上が被覆されたマスク７３を形成する。
まず、上記チタン膜８２上に、通常のレジスト塗布技術によってレジストを塗布してレジスト膜を形成する。次いでリソグラフィー技術によってレジスト膜に露光、現像等を行って、上記マスク７３を形成する。
これによって、ロジック部１３に形成されるコバルトシリサイド層よりも薄いコバルトシリサイド層を形成したい領域である上記画素部１２上がマスク７３に被覆され、上記ロジック部１３が露出される。 Next, as shown in FIG. 5 (3), a mask 73 is formed in which the logic portion 13 is opened and the pixel portion 12 is covered.
First, a resist film is formed on the titanium film 82 by applying a resist by a normal resist coating technique. Next, the mask 73 is formed by performing exposure, development, and the like on the resist film by lithography.
As a result, the mask 73 covers the pixel portion 12 which is a region where a cobalt silicide layer thinner than the cobalt silicide layer formed in the logic portion 13 is desired, and the logic portion 13 is exposed.

次に、図６（４）に示すように、窒化処理を行う。この窒化処理によって、上記ロジック部１３の上記チタン層８２が窒化されて窒化チタン層８３になる。
上記窒化処理は、例えば、窒素イオンインプランテーション（イオン注入）もしくは窒素プラズマ処理などの技術を用いて行う。
上記窒化処理では、例えば、アンモニア（ＮＨ3）雰囲気中で、その雰囲気の圧力を０．１３Ｐａ〜１．３ｋＰａに設定し、１００Ｗ〜１０ｋＷの電力を印加することでプラズマを発生させる。この条件では、室温でプラズマ処理することができる。なお、図面では、マスク７３を除去する前の状態を示した。

上記プラズマ処理を行って窒化チタン層８３を形成した後、上記マスク７３を除去する。マスク７３の除去は、通常のレジスト剥離処理を用いることができる。 Next, as shown in FIG. 6 (4), nitriding is performed. By this nitriding treatment, the titanium layer 82 of the logic unit 13 is nitrided to become a titanium nitride layer 83.
The nitriding treatment is performed using a technique such as nitrogen ion implantation (ion implantation) or nitrogen plasma treatment, for example.
In the nitriding treatment, for example, in an ammonia (NH 3 ) atmosphere, the pressure of the atmosphere is set to 0.13 Pa to 1.3 kPa, and plasma is generated by applying power of 100 W to 10 kW. Under these conditions, plasma treatment can be performed at room temperature. In the drawing, the state before the mask 73 is removed is shown.

After the plasma treatment is performed to form the titanium nitride layer 83, the mask 73 is removed. For removing the mask 73, a normal resist stripping process can be used.

次に、図７（５）に示すように、第１熱処理を行って、上記第１拡散層３６、３７上の上記チタン層８２と上記コバルト層８１とを反応させてコバルトチタン合金層８４を形成するとともに、上記コバルト層８１と上記半導体基板１１のシリコンとを反応させて第１コバルトシリサイド層３８、３９を形成し、上記第２拡散層５６、５７上の上記コバルト層８１と上記半導体基板１１のシリコンとを反応させて第２コバルトシリサイド層５８、５９を形成する。
同時に、ゲート電極３３上には第１コバルトシリサイド層４０が形成され、ゲート電極５３上には第２コバルトシリサイド層６０が形成される。
上記第１コバルトシリサイド層３８、３９、４０および第２コバルトシリサイド層５８、５９、６０は、ＣｏＳｉ層となっている。 Next, as shown in FIG. 7 (5), a first heat treatment is performed to cause the titanium layer 82 and the cobalt layer 81 on the first diffusion layers 36 and 37 to react to form a cobalt titanium alloy layer 84. The cobalt layer 81 and the silicon of the semiconductor substrate 11 are reacted to form first cobalt silicide layers 38 and 39, and the cobalt layer 81 and the semiconductor substrate on the second diffusion layers 56 and 57 are formed. 11 is reacted with silicon to form second cobalt silicide layers 58 and 59.
At the same time, the first cobalt silicide layer 40 is formed on the gate electrode 33, and the second cobalt silicide layer 60 is formed on the gate electrode 53.
The first cobalt silicide layers 38, 39, 40 and the second cobalt silicide layers 58, 59, 60 are CoSi layers.

上記第１熱処理は、通常のサリサイドプロセスと同様に、例えば３５０℃〜６００℃程度の熱処理温度で実施する。   The first heat treatment is performed at a heat treatment temperature of, for example, about 350 ° C. to 600 ° C., similarly to the normal salicide process.

この時、画素部１２の第１拡散層３６、３７のシリコンおよびゲート電極３３のポリシリコンの露出領域においては、（ａ）図に示すように、第１コバルトシリサイド層３８（３９、４０）とチタン層８２の間で、コバルトとチタンとが反応して、コバルトチタン合金層８４が形成される。   At this time, in the exposed regions of the silicon of the first diffusion layers 36 and 37 of the pixel portion 12 and the polysilicon of the gate electrode 33, as shown in FIG. 5A, the first cobalt silicide layers 38 (39 and 40) and Cobalt and titanium react between the titanium layers 82 to form a cobalt titanium alloy layer 84.

同時に画素部１２の絶縁膜露出領域においても、（ｂ）図に示すように、チタン層８２と未反応なコバルト層８１との間にコバルトチタン合金層８４が形成される。第１熱処理の条件によっては、コバルト層８１の全てがチタン層８２と反応してコバルトチタン合金層８４が形成される場合もある。   At the same time, also in the insulating film exposed region of the pixel portion 12, a cobalt titanium alloy layer 84 is formed between the titanium layer 82 and the unreacted cobalt layer 81 as shown in FIG. Depending on the conditions of the first heat treatment, all of the cobalt layer 81 may react with the titanium layer 82 to form the cobalt titanium alloy layer 84.

他方、ロジック部１３の第２拡散層５６、５７のシリコンおよびゲート電極５３のポリシリコンの露出領域においては、（ｃ）図に示すように、第２コバルトシリサイド層５８（５９、６０）が形成される。その上層には窒化チタン層８３がある。窒化チタン層８３とコバルト層８１との反応性は低いので、ここではコバルトチタン合金層は形成されない。   On the other hand, in the exposed regions of the silicon of the second diffusion layers 56 and 57 of the logic portion 13 and the polysilicon of the gate electrode 53, a second cobalt silicide layer 58 (59, 60) is formed as shown in FIG. Is done. There is a titanium nitride layer 83 as an upper layer. Since the reactivity between the titanium nitride layer 83 and the cobalt layer 81 is low, the cobalt titanium alloy layer is not formed here.

同様に、ロジック部１３の絶縁膜露出領域においては、（ｄ）図に示すように、チタン層８２は窒化されて窒化チタン層８３となっているので、未反応なコバルト層８１はそのまま残る。   Similarly, in the insulating film exposed region of the logic portion 13, as shown in FIG. 4D, the titanium layer 82 is nitrided to become the titanium nitride layer 83, so that the unreacted cobalt layer 81 remains as it is.

このように、画素部１２の第１コバルトシリサイド層３８、３９、４０は、コバルトチタン合金層８４の形成にコバルト層８１のコバルトが使用されるため、ロジック部１３の、第２コバルトシリサイド層５８、５９、６０よりもコバルトシリサイド膜厚が薄くなる特徴がある。   Thus, since the cobalt of the cobalt layer 81 is used for forming the cobalt titanium alloy layer 84 in the first cobalt silicide layers 38, 39, and 40 of the pixel unit 12, the second cobalt silicide layer 58 of the logic unit 13 is used. , 59 and 60, the cobalt silicide film thickness is reduced.

次に、図８（６）に示すように、上記チタン層８２、上記窒化チタン層８３、コバルトチタン合金層８４および未反応なコバルト層８１（前記図７（５）参照）を除去する。
例えば、この除去工程には、ウエット洗浄を用いる。ウエット洗浄には、例えば、アンモニア過水（ＮＨ3／Ｈ2Ｏ2／Ｈ2Ｏ＝１:２:６）を用い、液温を６５℃に設定して、上記チタン層８２、上記窒化チタン層８３、コバルトチタン合金層８４を除去し、その後、硫酸過水（Ｈ2ＳＯ4／Ｈ2Ｏ2＝１５:２）を用い、液温を７０℃に設定して、未反応なコバルト層８１を除去する。 Next, as shown in FIG. 8 (6), the titanium layer 82, the titanium nitride layer 83, the cobalt titanium alloy layer 84 and the unreacted cobalt layer 81 (see FIG. 7 (5)) are removed.
For example, wet cleaning is used for this removal step. For the wet cleaning, for example, ammonia perwater (NH 3 / H 2 O 2 / H 2 O = 1: 2: 6) is used, the liquid temperature is set to 65 ° C., and the titanium layer 82 and the titanium nitride are set. The layer 83 and the cobalt titanium alloy layer 84 are removed, and then the sulfuric acid perwater (H 2 SO 4 / H 2 O 2 = 15: 2) is used, the liquid temperature is set to 70 ° C., and the unreacted cobalt layer 81 is removed.

これによって、上記チタン層８２、上記窒化チタン層８３、コバルトチタン合金層８４および未反応なコバルト層８１を除去することができ、同時に、第１コバルトシリサイド層３８、３９、４０および第２コバルトシリサイド層５８、５９、６０を残すことが可能となる。
すなわち、上記第１拡散層３６、３７上とゲート電極３３上とにおいてコバルト層８１を反応させて第１コバルトシリサイド層３８、３９、４０を形成することができ、同時に上記第２拡散層５６、５７上とゲート電極５３上とにおいてコバルト層８１を反応させて第２コバルトシリサイド層５８、５９、６０を形成することができ、しかも、画素部１２の第１コバルトシリサイド層３８、３９、４０をロジック部１３の第２コバルトシリサイド層５８、５９、６０よりも薄く形成することが可能となる。 Thereby, the titanium layer 82, the titanium nitride layer 83, the cobalt titanium alloy layer 84, and the unreacted cobalt layer 81 can be removed, and at the same time, the first cobalt silicide layers 38, 39, 40 and the second cobalt silicide are removed. It becomes possible to leave the layers 58, 59, 60.
That is, the cobalt layer 81 can be reacted on the first diffusion layers 36 and 37 and the gate electrode 33 to form the first cobalt silicide layers 38, 39, and 40, and at the same time, the second diffusion layer 56, The second cobalt silicide layers 58, 59, and 60 can be formed by reacting the cobalt layer 81 on the gate electrode 53 and the gate electrode 53, and the first cobalt silicide layers 38, 39, and 40 of the pixel portion 12 can be formed. It can be formed thinner than the second cobalt silicide layers 58, 59, 60 of the logic unit 13.

次に、図９（７）に示すように、第２熱処理を行って、上記第１コバルトシリサイド層３８、３９、４０および上記第２コバルトシリサイド層５８、５９、６０をＣｏＳｉ2化する。
上記第２熱処理は、例えば６５０℃〜９００℃程度の温度で行う。
これによって、第１コバルトシリサイド層３８、３９、４０および上記第２コバルトシリサイド層５８、５９、６０を、ＣｏＳｉよりも低抵抗なＣｏＳｉ2化することができる。 Next, as shown in FIG. 9 (7), a second heat treatment is performed to convert the first cobalt silicide layers 38, 39, 40 and the second cobalt silicide layers 58, 59, 60 into CoSi 2 .
The second heat treatment is performed at a temperature of about 650 ° C. to 900 ° C., for example.
Thereby, the first cobalt silicide layers 38, 39, 40 and the second cobalt silicide layers 58, 59, 60 can be made CoSi 2 having a lower resistance than CoSi.

上記固体撮像装置の製造方法では、画素部１２の第１コバルトシリサイド層３８、３９、４０およびロジック部１３の第２コバルトシリサイド層５８、５９、６０を形成するときに、コバルト層８１上にチタン層８２を形成した後、ロジック部１３のチタン層８２を窒化して窒化チタン層８３にすることで、ロジック部１３のコバルト層８１はその膜厚の全てをコバルトシリサイド化することができる。他方、画素部１２のコバルト層８１はチタン層８２と合金化し、コバルトチタン合金層８４を形成する。このため、画素部１２のコバルト層８１をコバルトシリサイド化するときのコバルト層８１の膜厚は、ロジック部１３のコバルト層８１の膜厚よりも薄くなっているので、画素部１２のコバルト層８１をコバルトシリサイド化したとき、ロジック部１３の第２コバルトシリサイド層５８、５９、６０よりも薄い第１コバルトシリサイド層３８、３９、４０が形成される。
よって、画素部１２とロジック部１３に適正な膜厚のコバルトシリサイド層を形成することが可能となる。 In the manufacturing method of the solid-state imaging device, when the first cobalt silicide layers 38, 39, 40 of the pixel unit 12 and the second cobalt silicide layers 58, 59, 60 of the logic unit 13 are formed, titanium is formed on the cobalt layer 81. After forming the layer 82, the titanium layer 82 of the logic portion 13 is nitrided to form a titanium nitride layer 83, whereby the cobalt layer 81 of the logic portion 13 can be entirely silicided. On the other hand, the cobalt layer 81 of the pixel portion 12 is alloyed with the titanium layer 82 to form a cobalt titanium alloy layer 84. For this reason, the thickness of the cobalt layer 81 when the cobalt layer 81 of the pixel portion 12 is silicided is thinner than the thickness of the cobalt layer 81 of the logic portion 13. When cobalt silicide is formed, first cobalt silicide layers 38, 39, 40 thinner than the second cobalt silicide layers 58, 59, 60 of the logic portion 13 are formed.
Therefore, it is possible to form a cobalt silicide layer with an appropriate film thickness in the pixel portion 12 and the logic portion 13.

よって、画素部１２の第１トランジスタ３１の拡散層３６、３７に形成される第１コバルトシリサイド層３８、３９は、その拡散層３６、３７を突き抜けて、接合リークを発生させることがなくなるので、トランジスタの動作が確保でき、信頼性を向上させることができるという利点がある。   Therefore, the first cobalt silicide layers 38 and 39 formed in the diffusion layers 36 and 37 of the first transistor 31 of the pixel unit 12 do not penetrate through the diffusion layers 36 and 37 and cause no junction leakage. There is an advantage that the operation of the transistor can be secured and the reliability can be improved.

本発明の固体撮像装置に係る一実施の形態（実施例）を示した概略構成断面図である。1 is a schematic cross-sectional view illustrating an embodiment (example) according to a solid-state imaging device of the present invention. 本発明の固体撮像装置の構成を適用できるＣＭＯＳ型固体撮像装置の一例を示した回路構成図である。It is the circuit block diagram which showed an example of the CMOS type solid-state imaging device which can apply the structure of the solid-state imaging device of this invention. 本発明の固体撮像装置の製造方法に係る一実施の形態（実施例）を示した概略構成断面図である。It is schematic structure sectional drawing which showed one Embodiment (Example) which concerns on the manufacturing method of the solid-state imaging device of this invention. 本発明の固体撮像装置の製造方法に係る一実施の形態（実施例）を示した概略構成断面図である。It is schematic structure sectional drawing which showed one Embodiment (Example) which concerns on the manufacturing method of the solid-state imaging device of this invention. 本発明の固体撮像装置の製造方法に係る一実施の形態（実施例）を示した概略構成断面図である。It is schematic structure sectional drawing which showed one Embodiment (Example) which concerns on the manufacturing method of the solid-state imaging device of this invention. 本発明の固体撮像装置の製造方法に係る一実施の形態（実施例）を示した概略構成断面図である。It is schematic structure sectional drawing which showed one Embodiment (Example) which concerns on the manufacturing method of the solid-state imaging device of this invention. 本発明の固体撮像装置の製造方法に係る一実施の形態（実施例）を示した概略構成断面図である。It is schematic structure sectional drawing which showed one Embodiment (Example) which concerns on the manufacturing method of the solid-state imaging device of this invention. 本発明の固体撮像装置の製造方法に係る一実施の形態（実施例）を示した概略構成断面図である。It is schematic structure sectional drawing which showed one Embodiment (Example) which concerns on the manufacturing method of the solid-state imaging device of this invention. 本発明の固体撮像装置の製造方法に係る一実施の形態（実施例）を示した概略構成断面図である。It is schematic structure sectional drawing which showed one Embodiment (Example) which concerns on the manufacturing method of the solid-state imaging device of this invention.

符号の説明Explanation of symbols

１…固体撮像装置、１１…半導体基板、１２…画素部、１３…ロジック部、３１…第１トランジスタ、３６，３７…第１拡散層、３８，３９，４０…第１コバルトシリサイド層、５１…第２トランジスタ、５６，５７…第２拡散層、５８，５９，６０…第２コバルトシリサイド層   DESCRIPTION OF SYMBOLS 1 ... Solid-state imaging device, 11 ... Semiconductor substrate, 12 ... Pixel part, 13 ... Logic part, 31 ... 1st transistor, 36, 37 ... 1st diffused layer, 38, 39, 40 ... 1st cobalt silicide layer, 51 ... Second transistor, 56, 57 ... second diffusion layer, 58, 59, 60 ... second cobalt silicide layer

Claims (3)

入射光を光電変換して電気信号を得る画素部と、前記画素部の周辺に形成されたロジック部とを同一半導体基板に有する固体撮像装置において、
前記画素部の第１トランジスタの第１拡散層表面に形成された第１コバルトシリサイド層の膜厚が、前記ロジック部の第２トランジスタの第２拡散層表面に形成された第２コバルトシリサイド層の膜厚よりも薄く形成されている
ことを特徴とする固体撮像装置。 In a solid-state imaging device having a pixel unit that photoelectrically converts incident light to obtain an electrical signal and a logic unit formed around the pixel unit on the same semiconductor substrate,
The film thickness of the first cobalt silicide layer formed on the surface of the first diffusion layer of the first transistor in the pixel portion is equal to that of the second cobalt silicide layer formed on the surface of the second diffusion layer of the second transistor in the logic portion. A solid-state imaging device characterized by being formed thinner than the film thickness. 入射光を光電変換して電気信号を得る画素部と、前記画素部の周辺に形成されたロジック部とを同一シリコン基板に形成する固体撮像装置の製造方法において、
前記半導体基板に、前記画素部の第１トランジスタと、前記ロジック部の第２トランジスタとを、該第１トランジスタの第１拡散層上および該第２トランジスタの第２拡散層上を露出させた状態に形成する工程と、
前記第１拡散層上および前記第２拡散層上にコバルト層を形成し、さらにチタン層を形成する工程と、
前記ロジック部上が開口され前記画素部上が被覆されたマスクを形成した後に、窒化処理によって、前記ロジック部の前記チタン層を窒化して窒化チタン層を形成する工程と、
前記マスクを除去した後に、第１熱処理を行って、前記第１拡散層上の前記チタン層と前記コバルト層とを反応させてコバルトチタン合金層を形成するとともに、前記コバルト層と前記シリコン基板とを反応させて第１コバルトシリサイド層を形成し、前記第２拡散層上の前記コバルト層と前記シリコン基板とを反応させて第２コバルトシリサイド層を形成する工程と
を有することを特徴とする固体撮像装置の製造方法。 In a method for manufacturing a solid-state imaging device in which a pixel unit that photoelectrically converts incident light to obtain an electrical signal and a logic unit formed around the pixel unit are formed on the same silicon substrate.
In the semiconductor substrate, the first transistor of the pixel portion and the second transistor of the logic portion are exposed on the first diffusion layer of the first transistor and the second diffusion layer of the second transistor Forming the step,
Forming a cobalt layer on the first diffusion layer and the second diffusion layer, and further forming a titanium layer;
Forming a titanium nitride layer by nitriding the titanium layer of the logic part by nitriding after forming a mask in which the logic part is opened and the pixel part is covered;
After removing the mask, a first heat treatment is performed to react the titanium layer and the cobalt layer on the first diffusion layer to form a cobalt titanium alloy layer, and the cobalt layer and the silicon substrate. Forming a first cobalt silicide layer and reacting the cobalt layer on the second diffusion layer with the silicon substrate to form a second cobalt silicide layer. Manufacturing method of imaging apparatus. 前記第１熱処理の後、前記チタン層、前記窒化チタン層、および未反応なコバルト層を除去する工程と、
第２熱処理を行って、前記第１コバルトシリサイド層および前記第２コバルトシリサイド層をＣｏＳｉ2化する工程と
を有することを特徴とする請求項２記載の固体撮像装置の製造方法。 Removing the titanium layer, the titanium nitride layer, and the unreacted cobalt layer after the first heat treatment;
The method of manufacturing a solid-state imaging device according to claim 2, further comprising: performing a second heat treatment to convert the first cobalt silicide layer and the second cobalt silicide layer into CoSi 2 .
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