JP2009123792A - Reflow board and manufacturing method of semiconductor device - Google Patents
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Abstract
Description
本発明は、リフロー板及び半導体装置の実装方法に関し、特に、多層配線基板上のはんだバンプを介して半導体チップを実装する半導体装置の製造方法に関する。 The present invention relates to a reflow board and a method for mounting a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device in which a semiconductor chip is mounted via solder bumps on a multilayer wiring board.
半導体チップを多層配線基板上に実装する方法は、接点数の増大、または、信号遅延の問題により、ワイヤーボンディング接続から、はんだバンプを介するフリップチップ接続に移行してきている。従来のようなコア層を持ち、比較的総厚が厚い多層配線基板上に半導体チップをフリップチップ接続で実装する場合は、多層配線基板はそれほど反らないが、電気特性に優れるコア層を持たず、総厚が薄い多層配線基板では、半導体チップ実装のリフロー時に、多層配線基板と半導体チップとの熱膨張係数の相異から、多層配線基板が反ってしまい、実装不良または実装信頼性の低下を引き起こす。 The method of mounting a semiconductor chip on a multilayer wiring board has shifted from wire bonding connection to flip chip connection via solder bumps due to an increase in the number of contacts or signal delay. When mounting a semiconductor chip on a multilayer wiring board having a conventional core layer and a relatively large total thickness by flip chip connection, the multilayer wiring board is not warped so much, but has a core layer with excellent electrical characteristics. On the other hand, in a multilayer wiring board with a thin total thickness, the multilayer wiring board is warped due to the difference in thermal expansion coefficient between the multilayer wiring board and the semiconductor chip during reflow of the semiconductor chip mounting, resulting in poor mounting or reduced mounting reliability. cause.
上記実装性、実装信頼性の問題を解決するため、特許文献１には、はんだバンプエリア周辺部のはんだバンプを大きくする方法が開示されている。しかし、これらの方法は、必要以上に大きいはんだバンプが必要になり、多ピン、狭ピッチ化に逆向する問題がある。
In order to solve the above problems of mounting property and mounting reliability,
図３（ａ）〜（ｄ）に示すように、従来の熱膨張係数の相異により平面度が大きくなるリフロー方法の工程を示す。図３（ａ）に示すように、リフロー前、多層配線側はんだバンプ２５上に半導体チップ側はんだバンプ２４を載せた状態である。
As shown in FIGS. 3A to 3D, steps of a reflow method in which the flatness is increased by the difference in the conventional thermal expansion coefficients are shown. As shown in FIG. 3A, the semiconductor chip
図３（ｂ）に示すように、リフロー中、はんだ融点温度直前であり、熱膨張係数が大きいことにより多層配線基板２３は矢印方向に伸びる（膨脹する）が、半導体チップ２１は熱膨張係数が小さいため、ほとんど伸びない（膨脹しない）。
As shown in FIG. 3 (b), during reflow, just before the solder melting point temperature, the large thermal expansion coefficient causes the
図３（ｃ）に示すように、リフロー中、最高温度直後であり、多層配線側はんだバンプ２５と半導体チップ側はんだバンプ２４とがお互い溶け合い、はんだバンプ２２を形成する。冷却中、多層配線基板２３は除々に縮むが、半導体チップ２１直下部分は、はんだバンプ２２で固定されるため、縮み量が減少される。
As shown in FIG. 3C, during the reflow, immediately after the maximum temperature, the multilayer wiring
図３（ｄ）に示すように、半導体装置２０は、常温時において、半導体チップ２１直下のみ押し上げられ、平面度が大きくなる。
As shown in FIG. 3D, the
従来のリフロー工程においては、半導体チップ２１と多層配線基板２３との熱膨張係数の相異から発生する反りが大きくなってしまう。
本発明は、多ピン、狭ピッチ化に逆向することなく、実装時の多層配線基板の反りを小さくすることで、実装性、実装信頼性を向上させるリフロー板及び半導体装置の製造方法を提供することである。 The present invention provides a method for manufacturing a reflow board and a semiconductor device, which improves mountability and mounting reliability by reducing warpage of a multilayer wiring board during mounting without reversing the multi-pin and narrow pitch. That is.
本発明の請求項１に係る発明は、多層配線基板の一方の面にはんだバンプを介して半導体チップを実装する際に多層配線基板のもう一方の面に接触されるリフロー板において、リフロー板は熱伝導率がＫ１である第１の領域と、熱伝導率がＫ２である第２の領域とを含み、Ｋ２はＫ１よりも小さく、第２の領域は、はんだバンプが存在する領域を含むことを特徴とするリフロー板としたものである。
The invention according to
本発明の請求項２に係る発明は、Ｋ１は６７０Ｗ／ｍＫ以上であり、Ｋ２は１７０Ｗ／ｍＫ以下であり、Ｋ１とＫ２の差が５００Ｗ／ｍＫ以上であることを特徴とする請求項１に記載のリフロー板としたものである。
The invention according to
本発明の請求項３に係る発明は、第２の領域はリフロー板の中央部に存在することを特徴とする請求項１又は２に記載のリフロー板としたものである。
The invention according to
本発明の請求項４に係る発明は、多層配線基板の一方の面にはんだバンプを介して半導体チップを実装する半導体装置の製造方法において、半導体チップを実装する際のリフロー時に、熱伝導率がＫ１である第１の領域と、熱伝導率がＫ２である第２の領域とを含み、Ｋ２はＫ１よりも小さく、第２の領域は、はんだバンプが存在する領域を含むリフロー板を多層配線基板のもう一方の面に接触させ、リフロー板を接触させた多層配線基板のはんだバンプにリフロー熱を加えて半導体チップを多層配線基板に実装することを特徴とする半導体装置の製造方法としたものである。
The invention according to
本発明の請求項５に係る発明は、Ｋ１は６７０Ｗ／ｍＫ以上であり、Ｋ２は１７０Ｗ／ｍＫ以下であり、Ｋ１とＫ２の差が５００Ｗ／ｍＫ以上であることを特徴とする請求項４に記載の半導体装置の製造方法としたものである。
The invention according to
本発明の請求項６に係る発明は、多層配線基板は、絶縁層と配線部とを有する複数の層が形成され、半導体チップの実装後の平面度が２００μｍ以下であることを特徴とする請求項４又は５に半導体装置の製造方法としたものである。
The invention according to
本発明の請求項７に係る発明は、第２の領域はリフロー板の中央部に存在することを特徴とする請求項４乃至６のいずれかに記載の半導体装置の製造方法としたものである。
The invention according to
本発明によれば、実装時の多層配線基板の反りを小さくすることで、実装性、実装信頼性を向上させるリフロー板及び半導体装置の製造方法を提供することができる。 ADVANTAGE OF THE INVENTION According to this invention, the manufacturing method of the reflow board and semiconductor device which improve mounting property and mounting reliability can be provided by reducing the curvature of the multilayer wiring board at the time of mounting.
以下、本発明の実施の形態を、図面を用いて詳細に説明する。なお、以下の実施の形態の説明において参照する図面は、本発明の構成を説明するためのものであり、図示される各部の大きさや厚さ、寸法等は、実際のものとは異なる。また、本発明はこれらに限定されるものではない。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that the drawings referred to in the following description of the embodiments are for explaining the configuration of the present invention, and the size, thickness, dimensions, and the like of each part shown in the drawings are different from the actual ones. The present invention is not limited to these.
図１に示すように、本発明の実施の形態に係る半導体装置１０は、多層配線基板３と、はんだバンプ２と、半導体チップ１とを備えている。半導体チップ１と多層配線基板３との熱膨張係数の相異により、半導体チップ１直下部分の多層配線基板３がせりあがるが、平面度を２００μｍ以下にすることができる。多層配線基板３の平面度を２００μｍ以下にすることにより実装信頼性を向上させることができる。多層配線基板３の平面度が２００μｍ以上だと、半導体チップ１と多層配線基板３との接続不良が発生してしまい、実装信頼性の低下を引き起こしてしまう。
As shown in FIG. 1, a
本発明の実施の形態に係る多層配線基板３は、ポリイミドを絶縁層、銅を配線部とする総厚２２０μｍ、熱膨張係数が２０ｐｐｍの６層基板を用意した。ここで、絶縁層の材料には、エポキシ樹脂及びアクリル樹脂などを用いることができるが本発明ではこれらに限定されるわけではない。
The
多層配線基板３の一方の面は、はんだバンプ５を形成する部分のみ開口してあるソルダーレジストにて覆い、ソルダーレジストの開口部に、はんだ印刷法により、ＳｎＰｂ共晶はんだバンプ５を形成した。はんだバンプ５の径は１００μｍ、ピッチは２００μｍ、はんだバンプ数は、５０００バンプとした。
One surface of the
本発明の実施の形態に係る半導体チップ１は、Ｓｉを主体とし、もう一方の面にＳｎＰｂ共晶はんだボールにてバンプを形成している半導体チップ１を用意した。
The
図２（ａ）〜（ｄ）に示すように、本発明の実施の形態に係る実装時のリフロー方法の工程である。図２（ａ）に示すように、熱伝導率がＫ２である第２の領域の中央部にセラミック７を有し、熱伝導率がＫ１である第１の領域に銅からなるリフロー板６上に多層配線基板３と半導体チップ１とを載せ、リフローに投入する。この時、半導体チップ１直下にセラミック７の部分（リフロー板６の中央部）がくるようにする。
As shown in FIGS. 2A to 2D, it is a process of the reflow method at the time of mounting according to the embodiment of the present invention. As shown in FIG. 2 (a), the
本発明の実施の形態に係るリフロー板６の材料においては、銅からなるリフロー板６の中央部にセラミック７を用いているが本発明ではこれらに限定されるわけではない。リフロー板６に用いられる材料は、リフロー板６の中央部の熱伝導率が１７０Ｗ／ｍＫ以下である物質を用いることができ、リフロー板６の中央部以外の熱伝導率が６７０Ｗ／ｍＫ以上である物質を用いることができる。ここで、リフロー板６の中央部は、熱伝導率がＫ２である第２の領域であり、リフロー板６の中央部以外は、熱伝導率がＫ１である第１の領域である。
In the material of the
本発明の実施の形態に係るリフロー板６の熱伝導率は、Ｋ１（リフロー板６の中央部以外の第１の領域）が６７０Ｗ／ｍＫ以上であり、Ｋ２（リフロー板６の中央部の第２の領域）１７０Ｗ／ｍＫ以下であり、Ｋ１とＫ２との差が５００Ｗ／ｍＫ以上である必要がある。この範囲に熱伝導率がない場合は、多層配線基板３と半導体チップ１との熱膨張係数の相異から、多層配線基板３の反りが大きくなってしまい、実装不良または実装信頼性の低下を引き起こしてしまう。
The thermal conductivity of the
図２（ｂ）に示すように、リフロー中、はんだ融点温度直前であり、銅からなるリフロー板６に接している部分と中央部のセラミック７とに接している部分の多層配線基板３は熱膨張係数が相違しているために矢印方向に伸びる（膨脹する）速度も異なる。半導体チップ１は熱膨張係数が小さいため、ほとんど伸びない（膨脹しない）。
As shown in FIG. 2B, during the reflow, the
図２（ｃ）に示すように、リフロー中、最高温度から冷却し、常温にいたるまで多層配線基板３は熱膨張係数により矢印方向に縮むが、銅からなるリフロー板６に接している部分と中央部のセラミック７とに接している半導体チップ１直下部分では熱伝導率の相異から矢印方向に縮む速度も異なる。
As shown in FIG. 2C, during reflow, the
図２（ｄ）に示すように、半導体チップ１直下がはんだ融点温度以下になり、はんだバンプ２が形成された時には、周辺部分は、より温度が低下しており、縮み量も大きくなっている。最終的に常温まで温度が低下した際には、平面度は小さくなる。
As shown in FIG. 2D, when the temperature immediately below the
以上のような工法により作製した多層配線基板３の平面度を測定したところ１８０μｍであった。従来のリフロー方法で作製した多層配線基板３の平面度は約３００μｍであるので、大幅に実装時の平面度を縮小することができた。
It was 180 micrometers when the flatness of the
本発明は、半導体装置の実装時のリフロー工程に適用できる。 The present invention can be applied to a reflow process at the time of mounting a semiconductor device.
１ 半導体チップ
２ はんだバンプ
３ 多層配線基板
４ 半導体チップ側はんだバンプ
５ 多層配線基板側はんだバンプ
６ リフロー板
７ セラミック
１０ 半導体装置
２０ 半導体装置
２１ 半導体チップ
２２ はんだバンプ
２３ 多層配線基板
２４ 半導体チップ側はんだバンプ
２５ 多層配線基板側はんだバンプ
DESCRIPTION OF
Claims (7)
前記リフロー板は熱伝導率がＫ１である第１の領域と、熱伝導率がＫ２である第２の領域とを含み、
前記Ｋ２はＫ１よりも小さく、
前記第２の領域は、前記はんだバンプが存在する領域を含むことを特徴とするリフロー板。 In a reflow board that comes into contact with the other surface of the multilayer wiring board when mounting a semiconductor chip on one surface of the multilayer wiring board via solder bumps,
The reflow plate includes a first region having a thermal conductivity of K1, and a second region having a thermal conductivity of K2.
K2 is smaller than K1,
The reflow board, wherein the second region includes a region where the solder bump exists.
前記半導体チップを実装する際のリフロー時に、熱伝導率がＫ１である第１の領域と、熱伝導率がＫ２である第２の領域とを含み、前記Ｋ２はＫ１よりも小さく、前記第２の領域は、前記はんだバンプが存在する領域を含むリフロー板を前記多層配線基板のもう一方の面に接触させ、
前記リフロー板を接触させた前記多層配線基板の前記はんだバンプにリフロー熱を加えて前記半導体チップを前記多層配線基板に実装することを特徴とする半導体装置の製造方法。 In a method for manufacturing a semiconductor device in which a semiconductor chip is mounted on one surface of a multilayer wiring board via solder bumps,
When reflowing when mounting the semiconductor chip, the semiconductor chip includes a first region having a thermal conductivity of K1, and a second region having a thermal conductivity of K2, where K2 is smaller than K1, The area of the contact of the reflow board including the area where the solder bump exists with the other surface of the multilayer wiring board,
A method of manufacturing a semiconductor device, wherein reflow heat is applied to the solder bumps of the multilayer wiring board in contact with the reflow plate to mount the semiconductor chip on the multilayer wiring board.
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| JP2007293874A JP2009123792A (en) | 2007-11-13 | 2007-11-13 | Reflow board and manufacturing method of semiconductor device |
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|---|---|---|---|---|
| JP2010166097A (en) * | 2010-04-28 | 2010-07-29 | Sony Chemical & Information Device Corp | Connection method and connection structure obtained by using connection apparatus and the connection method |
| CN102941387A (en) * | 2012-12-07 | 2013-02-27 | 中国船舶重工集团公司第七一二研究所 | Welding device and method for superconducting lines |
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2007
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