JP2009116936A - Semiconductor storage device, display unit, and electronic apparatus - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor storage device which write, erase, and reads data even if a driving power of a transistor for controlling a bit line voltage is reduced. <P>SOLUTION: A first bit line BL1 and a second bit line BL2 are connected to both ends of a plurality of non-volatile memory cells MC11 to MCn1, respectively. The first bit line BL1 is connected in parallel to each of input/output terminals of a first group of n transistors M11 to Mn1 while the second bit line BL2 is connected in parallel to each of input/output terminals of a second group of n transistors M12 to Mn2. Each gate of the first group of n transistors, M11 to Mn1 and each gate of the second group of n transistors M12 to Mn2 are connected to n bit line selection circuits αBSC1 to αBSCn, respectively. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

この発明は、半導体記憶装置、表示装置および電子機器に関し、例えば、電荷を保持する機能を有するメモリ機能体が設けられた不揮発性メモリセルを有すると共にトランジスタが配列された半導体記憶装置、および、この半導体記憶装置を有する表示装置および電子機器に関する。   The present invention relates to a semiconductor memory device, a display device, and an electronic apparatus. For example, the semiconductor memory device includes a non-volatile memory cell provided with a memory function body having a function of holding electric charges and has transistors arranged therein. The present invention relates to a display device having a semiconductor memory device and an electronic apparatus.

従来、半導体記憶装置としては、メモリセルの一方のビット線はソース電位発生回路に接続し、他方のビット線はトランジスタ（Ｙゲートトランジスタ）の一方の入出力端に接続し、トランジスタの他方の入出力端はセンスアンプに接続しているものがある（特開平５−１８２４８１号公報：特許文献１参照）。   Conventionally, in a semiconductor memory device, one bit line of a memory cell is connected to a source potential generating circuit, and the other bit line is connected to one input / output terminal of a transistor (Y gate transistor), and the other input of the transistor is connected. Some of the output terminals are connected to a sense amplifier (see Japanese Patent Laid-Open No. 5-182481: Patent Document 1).

この半導体記憶装置では、メモリの書込み、消去および読出し時にビット線選択回路（Ｙデコーダ）で選択したビット線電圧を制御するトランジスタを通してメモリに電圧が印加されていた。
特開平５−１８２４８１号公報 In this semiconductor memory device, a voltage is applied to the memory through a transistor that controls the bit line voltage selected by the bit line selection circuit (Y decoder) during writing, erasing and reading of the memory.
JP-A-5-182481

しかしながら、上記従来の半導体記憶装置では、ビット線の電圧を制御するトランジスタとメモリとが、直列に接続されているため、書込みや消去時にビット線電圧制御トランジスタにも高電圧がかかり、ビット線電圧制御トランジスタのゲート絶縁膜が劣化し、電流駆動力が劣化する。読出し時にもビット線電圧制御トランジスタを通して電流が流れるため、トランジスタの駆動力が劣化すると、直列に接続されたメモリに印加される電圧が小さくなり、メモリウインドウが得られなくなる。また、書込み時においても、ビット線制御トランジスタが劣化すると、メモリに印加される電圧が小さくなるので、十分な書込みが行われなくなる。   However, in the conventional semiconductor memory device, since the transistor for controlling the voltage of the bit line and the memory are connected in series, a high voltage is also applied to the bit line voltage control transistor at the time of writing or erasing. The gate insulating film of the control transistor is deteriorated, and the current driving capability is deteriorated. Since current flows through the bit line voltage control transistor even during reading, if the driving power of the transistor deteriorates, the voltage applied to the memory connected in series decreases, and a memory window cannot be obtained. Further, even at the time of writing, if the bit line control transistor deteriorates, the voltage applied to the memory becomes small, so that sufficient writing cannot be performed.

また、上記従来の半導体記憶装置を、ガラス基板上に４００度以下の低温ＴＦＴプロセスで製造する場合、ガラス基板上に４００度以下の低温ＴＦＴプロセスで作成された薄膜トランジスタは、薄膜トランジスタのゲート絶縁膜がＴＥＯＳ膜（Tetra ethoxysilane；テトラエトキシシラン；Si(OC2H5)4）であるために、薄膜トランジスタに高電圧を印加することによるゲート絶縁膜中への電荷の帯電やゲート絶縁膜の急激な劣化が起こる。そのため、書込み時に劣化した薄膜トランジスタを読出し時にビット線電圧を制御するために使用すると、十分な電流駆動力が得られない。   In addition, when the conventional semiconductor memory device is manufactured on a glass substrate by a low temperature TFT process of 400 ° C. or less, the thin film transistor formed on the glass substrate by a low temperature TFT process of 400 ° C. or less has a gate insulating film of the thin film transistor. Since it is a TEOS film (Tetra ethoxysilane; Tetraethoxysilane; Si (OC2H5) 4), charging of the gate insulating film due to application of a high voltage to the thin film transistor and rapid deterioration of the gate insulating film occur. Therefore, if a thin film transistor that has deteriorated during writing is used to control the bit line voltage during reading, sufficient current driving capability cannot be obtained.

また、メモリに書込み消去を繰り返すと、ビット線電圧を制御する薄膜トランジスタの電流駆動力が劣化していき、書込み時に薄膜トランジスタに大きな電圧が印加され、直列に配置されているメモリに印加される電圧が小さくなる。   In addition, when writing and erasing are repeated in the memory, the current driving capability of the thin film transistor that controls the bit line voltage deteriorates, and a large voltage is applied to the thin film transistor during writing, and the voltage applied to the memory arranged in series is reduced. Get smaller.

また、薄膜トランジスタは、電流駆動力のばらつきが大きいため、ビット線電圧を制御する薄膜トランジスタに十分な電流駆動力がない場合がある。このような薄膜トランジスタがメモリと直列に並ぶと、書込み時にメモリに十分な電圧が印加されず、メモリウインドウが取れなくなる。   In addition, since the thin film transistor has a large variation in current driving capability, the thin film transistor that controls the bit line voltage may not have sufficient current driving capability. When such thin film transistors are arranged in series with the memory, a sufficient voltage is not applied to the memory during writing, and the memory window cannot be taken.

そこで、この発明の課題は、ビット線電圧を制御するトランジスタの駆動力が劣化しても、書込み、消去や読出しが可能な半導体記憶装置、および、この半導体記憶装置を用いた表示装置および電子機器を提供することにある。   SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a semiconductor memory device capable of writing, erasing and reading even when the driving power of a transistor for controlling the bit line voltage is deteriorated, and a display device and an electronic apparatus using the semiconductor memory device Is to provide.

上記課題を解決するため、この発明の半導体記憶装置は、
複数の不揮発性メモリセルＭＣ１１、・・・ＭＣｎ１の両端のそれぞれに第１のビット線ＢＬ１および第２のビット線ＢＬ２が接続され、
上記第１のビット線ＢＬ１には、第１群のｎ個（ｎは整数：ｎ＞１）のトランジスタＭ１１、Ｍ２１、・・・Ｍｎ１のそれぞれの一方の入出力端子が、並列に接続され、
上記第１群のｎ個のトランジスタＭ１１、Ｍ２１、・・・Ｍｎ１のそれぞれの他方の入出力端子は、第１のビット線電圧発生回路に、並列に接続され、
上記第２のビット線ＢＬ２には、第２群のｎ個（ｎは整数：ｎ＞１）のトランジスタＭ１２、Ｍ２２、・・・Ｍｎ２のそれぞれの一方の入出力端子が、並列に接続され、
上記第２群のｎ個のトランジスタＭ１２、Ｍ２２、・・・Ｍｎ２のそれぞれの他方の入出力端子は、第２のビット線電圧発生回路に、並列に接続され、
上記第１群のｎ個のトランジスタＭ１１、Ｍ２１、・・・Ｍｎ１のそれぞれのゲートと、上記第２群のｎ個のトランジスタＭ１２、Ｍ２２、・・・Ｍｎ２のそれぞれのゲートとは、ｎ個のビット線選択回路αＢＳＣ１、・・・αＢＳＣｎのそれぞれに、接続されていることを特徴としている。 In order to solve the above problems, a semiconductor memory device according to the present invention provides:
A first bit line BL1 and a second bit line BL2 are connected to both ends of the plurality of nonvolatile memory cells MC11,... MCn1,
One input / output terminal of each of n (n is an integer: n> 1) transistors M11, M21,... Mn1 is connected in parallel to the first bit line BL1.
The other input / output terminals of the n transistors M11, M21,... Mn1 of the first group are connected in parallel to the first bit line voltage generation circuit,
One input / output terminal of each of n (n is an integer: n> 1) transistors M12, M22,... Mn2 is connected in parallel to the second bit line BL2.
The other input / output terminals of the n transistors M12, M22,... Mn2 of the second group are connected in parallel to the second bit line voltage generation circuit,
Each of the gates of the n transistors M11, M21,... Mn1 of the first group and each of the gates of the n transistors M12, M22,. The bit line selection circuits αBSC1,... ΑBSCn are connected to each other.

この発明の半導体記憶装置によれば、複数の不揮発性メモリセルＭＣ１１、・・・ＭＣｎ１の両端のそれぞれに第１のビット線ＢＬ１および第２のビット線ＢＬ２が接続され、上記第１のビット線ＢＬ１には、第１群のｎ個（ｎは整数：ｎ＞１）のトランジスタＭ１１、Ｍ２１、・・・Ｍｎ１のそれぞれの一方の入出力端子が、並列に接続され、上記第２のビット線ＢＬ２には、第２群のｎ個（ｎは整数：ｎ＞１）のトランジスタＭ１２、Ｍ２２、・・・Ｍｎ２のそれぞれの一方の入出力端子が、並列に接続され、上記第１群のｎ個のトランジスタＭ１１、Ｍ２１、・・・Ｍｎ１のそれぞれのゲートと、上記第２群のｎ個のトランジスタＭ１２、Ｍ２２、・・・Ｍｎ２のそれぞれのゲートとは、ｎ個のビット線選択回路αＢＳＣ１、・・・αＢＳＣｎのそれぞれに、接続されているので、書込みや消去時にビット線の電圧制御の上記第１群の１番目のトランジスタおよび上記第２群の１番目のトランジスタに高電圧がかかり、複数回の書込みや消去の後、上記第１群の１番目のトランジスタおよび上記第２群の１番目のトランジスタのゲート絶縁膜が劣化しても、次回の読出しや書込み、消去から、上記第１群の２番目のトランジスタおよび上記第２群の２番目のトランジスタを使用することで、劣化の起こっていないトランジスタを使うことができる。   According to the semiconductor memory device of the present invention, the first bit line BL1 and the second bit line BL2 are connected to both ends of the plurality of nonvolatile memory cells MC11,. One input / output terminal of each of n (n is an integer: n> 1) transistors M11, M21,... Mn1 is connected in parallel to BL1, and the second bit line is connected to BL1. One input / output terminal of each of n (n is an integer: n> 1) transistors M12, M22,... Mn2 is connected in parallel to BL2. The gates of the transistors M11, M21,... Mn1 and the gates of the n transistors M12, M22,... Mn2 of the second group are n bit line selection circuits αBSC1, ... αB Since each SCn is connected, a high voltage is applied to the first transistor of the first group and the first transistor of the second group for voltage control of the bit line at the time of writing or erasing, and writing is performed a plurality of times. Even after the gate insulating film of the first transistor of the first group and the first transistor of the second group is deteriorated after erasing, the second group of the first group is read from the next read, write, or erase. By using the second transistor and the second transistor of the second group, it is possible to use a transistor that has not deteriorated.

そして、トランジスタの変更をｎ回繰り返すことができ、常に劣化の起こっていないあるいはほとんど劣化していないトランジスタを使用することができる。また、一度でも書込みあるいは消去時に使用されたトランジスタを、次回以降の書込みや消去、読出しに使用しなければ、常に劣化していないビット線電圧制御回路を使用することができる。   The change of the transistor can be repeated n times, and a transistor that is not deteriorated or hardly deteriorated can be used. Further, a bit line voltage control circuit that is not always deteriorated can be used unless the transistor used at the time of writing or erasing is used for the next writing, erasing, or reading.

また、この発明の半導体記憶装置は、
複数の不揮発性メモリセルＭＣ１１、・・・ＭＣｎ１の両端のそれぞれに第１のビット線ＢＬ１および第２のビット線ＢＬ２が接続され、
上記第１のビット線ＢＬ１には、第１群の（ｎ＋Ｉ）個（ｎ，Ｉは整数：ｎ，Ｉ≧１）のトランジスタＭ１１、Ｍ２１、・・・Ｍ（ｎ＋Ｉ）１のそれぞれの一方の入出力端子が、並列に接続され、
上記第１群の（ｎ＋Ｉ）個のトランジスタＭ１１、Ｍ２１、・・・Ｍ（ｎ＋Ｉ）１のそれぞれの他方の入出力端子は、第１のビット線電圧発生回路に、並列に接続され、
上記第２のビット線ＢＬ２には、第２群の（ｎ＋Ｉ）個（ｎ，Ｉは整数：ｎ，Ｉ≧１）のトランジスタＭ１２、Ｍ２２、・・・Ｍ（ｎ＋Ｉ）２のそれぞれの一方の入出力端子が、並列に接続され、
上記第２群の（ｎ＋Ｉ）個のトランジスタＭ１２、Ｍ２２、・・・Ｍ（ｎ＋Ｉ）２のそれぞれの他方の入出力端子は、第２のビット線電圧発生回路に、並列に接続され、
上記第１群の１番目からｎ番目までのトランジスタＭ１１、Ｍ２１、・・・Ｍｎ１のそれぞれのゲートと、上記第２群の１番目からｎ番目までのトランジスタＭ１２、Ｍ２２、・・・Ｍｎ２のそれぞれのゲートとは、ｎ個の書込み・消去用ビット線選択回路βＢＳＣ１、・・・βＢＳＣｎのそれぞれに、接続され、
上記第１群の（ｎ＋１）番目から（ｎ＋Ｉ）番目までのトランジスタＭ（ｎ＋１）１、Ｍ２１、・・・Ｍ（ｎ＋Ｉ）１のそれぞれのゲートと、上記第２群の（ｎ＋１）番目から（ｎ＋Ｉ）番目までのトランジスタＭ（ｎ＋１）２、Ｍ２２、・・・Ｍ（ｎ＋Ｉ）２のそれぞれのゲートとは、Ｉ個の読出し用ビット線選択回路βＢＳＣ（ｎ＋１）、・・・βＢＳＣ（ｎ＋Ｉ）のそれぞれに、接続されていることを特徴としている。 The semiconductor memory device of the present invention is
A first bit line BL1 and a second bit line BL2 are connected to both ends of the plurality of nonvolatile memory cells MC11,... MCn1,
The first bit line BL1 includes one (n + I) (n, I is an integer: n, I ≧ 1) transistors M11, M21,... M (n + I) 1 in the first group. I / O terminals are connected in parallel,
The other input / output terminals of the (n + I) transistors M11, M21,... M (n + I) 1 in the first group are connected in parallel to the first bit line voltage generation circuit.
The second bit line BL2 has one (n + I) (n, I is an integer: n, I ≧ 1) transistors M12, M22,... M (n + I) 2 in the second group. I / O terminals are connected in parallel,
The other input / output terminals of the second group of (n + I) transistors M12, M22,... M (n + I) 2 are connected in parallel to the second bit line voltage generation circuit,
Each of the first to nth transistors M11, M21,... Mn1 of the first group and each of the first to nth transistors M12, M22,. Are connected to each of n write / erase bit line selection circuits βBSC1,... ΒBSCn,
Each of the gates of the (n + 1) th to (n + I) th transistors M (n + 1) 1, M21,... M (n + I) 1 in the first group, and (n + 1) th to (n + 1) th in the second group ( The gates of the n + I) th transistors M (n + 1) 2, M22,... M (n + I) 2 are I read bit line selection circuits βBSC (n + 1),... βBSC (n + I) It is characterized by being connected to each.

この発明の半導体記憶装置によれば、複数の不揮発性メモリセルＭＣ１１、・・・ＭＣｎ１の両端のそれぞれに第１のビット線ＢＬ１および第２のビット線ＢＬ２が接続され、上記第１のビット線ＢＬ１には、第１群の（ｎ＋Ｉ）個（ｎ，Ｉは整数：ｎ，Ｉ≧１）のトランジスタＭ１１、Ｍ２１、・・・Ｍ（ｎ＋Ｉ）１のそれぞれの一方の入出力端子が、並列に接続され、上記第２のビット線ＢＬ２には、第２群の（ｎ＋Ｉ）個（ｎ，Ｉは整数：ｎ，Ｉ≧１）のトランジスタＭ１２、Ｍ２２、・・・Ｍ（ｎ＋Ｉ）２のそれぞれの一方の入出力端子が、並列に接続され、上記第１群の１番目からｎ番目までのトランジスタＭ１１、Ｍ２１、・・・Ｍｎ１のそれぞれのゲートと、上記第２群の１番目からｎ番目までのトランジスタＭ１２、Ｍ２２、・・・Ｍｎ２のそれぞれのゲートとは、ｎ個の書込み・消去用ビット線選択回路βＢＳＣ１、・・・βＢＳＣｎのそれぞれに、接続され、上記第１群の（ｎ＋１）番目から（ｎ＋Ｉ）番目までのトランジスタＭ（ｎ＋１）１、Ｍ２１、・・・Ｍ（ｎ＋Ｉ）１のそれぞれのゲートと、上記第２群の（ｎ＋１）番目から（ｎ＋Ｉ）番目までのトランジスタＭ（ｎ＋１）２、Ｍ２２、・・・Ｍ（ｎ＋Ｉ）２のそれぞれのゲートとは、Ｉ個の読出し用ビット線選択回路βＢＳＣ（ｎ＋１）、・・・βＢＳＣ（ｎ＋Ｉ）のそれぞれに、接続されているので、書込みや消去時にビット線の電圧制御の上記第１群の１番目のトランジスタおよび上記第２群の１番目のトランジスタに高電圧がかかり、複数回の書込みや消去の後、上記第１群の１番目のトランジスタおよび上記第２群の１番目のトランジスタのゲート絶縁膜が劣化しても、次回の書込みや消去から、上記第１群の２番目のトランジスタおよび上記第２群の２番目のトランジスタを使用することで、劣化の起こっていないトランジスタを使うことができる。   According to the semiconductor memory device of the present invention, the first bit line BL1 and the second bit line BL2 are connected to both ends of the plurality of nonvolatile memory cells MC11,. One input / output terminal of each of (n + I) (n, I is an integer: n, I ≧ 1) transistors M11, M21,... M (n + I) 1 is connected in parallel to BL1. The second bit line BL2 is connected to the second group of (n + I) (n, I are integers: n, I ≧ 1) transistors M12, M22,... M (n + I) 2 Each one input / output terminal is connected in parallel, and each of the first to nth transistors M11, M21,... Mn1 of the first group and the first to nth of the second group. Transistors M12 and M22 up to ... Mn2 is connected to each of n write / erase bit line selection circuits βBSC1,... ΒBSCn, and from the (n + 1) th to (n + I) th of the first group. , M (n + 1) 1, M21,... M (n + I) 1, and the (n + 1) th to (n + I) th transistors M (n + 1) 2, M22,. .. Each gate of M (n + I) 2 is connected to each of I read bit line selection circuits βBSC (n + 1),... ΒBSC (n + I). High voltage is applied to the first transistor of the first group and the first transistor of the second group for voltage control of the line, and after a plurality of writing and erasing, the first transistor of the first group is controlled. Even if the gate insulating film of the first transistor and the first transistor of the second group deteriorates, the second transistor of the first group and the second transistor of the second group are used from the next writing or erasing. Thus, a transistor with no deterioration can be used.

そして、トランジスタの変更をｎ回繰り返すことができ、常に劣化の起こっていないあるいはほとんど劣化していないトランジスタを使用することができる。また、一度でも書込みあるいは消去時に使用されたトランジスタを、次回以降の書込みや消去に使用しなければ、常に劣化していないビット線電圧制御回路を使用することができる。なお、読出しの作業においても、同様である。   The change of the transistor can be repeated n times, and a transistor that is not deteriorated or hardly deteriorated can be used. Further, a bit line voltage control circuit that is not always deteriorated can be used unless the transistor used at the time of writing or erasing is used for the next writing or erasing. The same applies to the reading operation.

さらに、読出し専用のビット線電圧制御トランジスタを用いることで、書込み・消去用のビット線電圧制御トランジスタと寸法を変えることができ、読出し時のビット線電圧制御トランジスタの電圧降下を簡単に制御することができる。   Furthermore, by using a read-only bit line voltage control transistor, the size can be changed from that of a write / erase bit line voltage control transistor, and the voltage drop of the bit line voltage control transistor during reading can be easily controlled. Can do.

また、一実施形態の半導体記憶装置では、Ｉは、１である。   In the semiconductor memory device of one embodiment, I is 1.

この実施形態の半導体記憶装置によれば、Ｉは、１であるので、読出し時にはビット線制御トランジスタに印加される電圧は消去や書込み時に比べ小さく、読出し用ビット線制御トランジスタは、ほとんど劣化しないため、一つのビット線に接続する読出し用ビット線制御トランジスタは一つでよく、回路面積を小さくすることができる。   According to the semiconductor memory device of this embodiment, since I is 1, the voltage applied to the bit line control transistor at the time of reading is smaller than that at the time of erasing and writing, and the reading bit line control transistor hardly deteriorates. The number of read bit line control transistors connected to one bit line may be one, and the circuit area can be reduced.

また、この発明の半導体記憶装置は、
複数の不揮発性メモリセルＭＣ１１、・・・ＭＣｎ１の両端のそれぞれに第１のビット線ＢＬ１および第２のビット線ＢＬ２が接続され、
上記第１のビット線ＢＬ１には、第１群の（ｎ＋ｍ＋Ｉ）個（ｎ，ｍ，Ｉは整数：ｎ，ｍ，Ｉ≧１）のトランジスタＭ１１、Ｍ２１、・・・Ｍ（ｎ＋ｍ＋Ｉ）１のそれぞれの一方の入出力端子が、並列に接続され、
上記第１群の（ｎ＋ｍ＋Ｉ）個のトランジスタＭ１１、Ｍ２１、・・・Ｍ（ｎ＋ｍ＋Ｉ）１のそれぞれの他方の入出力端子は、第１のビット線電圧発生回路に、並列に接続され、
上記第２のビット線ＢＬ２には、第２群の（ｎ＋ｍ＋Ｉ）個（ｎ，ｍ，Ｉは整数：ｎ，ｍ，Ｉ≧１）のトランジスタＭ１２、Ｍ２２、・・・Ｍ（ｎ＋ｍ＋Ｉ）２のそれぞれの一方の入出力端子が、並列に接続され、
上記第２群の（ｎ＋ｍ＋Ｉ）個のトランジスタＭ１２、Ｍ２２、・・・Ｍ（ｎ＋ｍ＋Ｉ）２のそれぞれの他方の入出力端子は、第２のビット線電圧発生回路に、並列に接続され、
上記第１群の１番目からｎ番目までのトランジスタＭ１１、Ｍ２１、・・・Ｍｎ１のそれぞれのゲートと、上記第２群の１番目からｎ番目までのトランジスタＭ１２、Ｍ２２、・・・Ｍｎ２のそれぞれのゲートとは、ｎ個の書込み用ビット線選択回路γＢＳＣ１、・・・γＢＳＣｎのそれぞれに、接続され、
上記第１群の（ｎ＋１）番目から（ｎ＋ｍ）番目までのトランジスタＭ（ｎ＋１）１、Ｍ２１、・・・Ｍ（ｎ＋ｍ）１のそれぞれのゲートと、上記第２群の（ｎ＋１）番目から（ｎ＋ｍ）番目までのトランジスタＭ（ｎ＋１）２、Ｍ２２、・・・Ｍ（ｎ＋ｍ）２のそれぞれのゲートとは、ｍ個の消去用ビット線選択回路γＢＳＣ（ｎ＋ｍ）のそれぞれに、接続され、
上記第１群の（ｎ＋ｍ＋１）番目から（ｎ＋ｍ＋Ｉ）番目までのトランジスタＭ（ｎ＋ｍ＋１）１、Ｍ２１、・・・Ｍ（ｎ＋ｍ＋Ｉ）１のそれぞれのゲートと、上記第２群の（ｎ＋ｍ＋１）番目から（ｎ＋ｍ＋Ｉ）番目までのトランジスタＭ（ｎ＋ｍ＋１）２、Ｍ２２、・・・Ｍ（ｎ＋ｍ＋Ｉ）２のそれぞれのゲートとは、Ｉ個の読出し用ビット線選択回路γＢＳＣ（ｎ＋ｍ＋Ｉ）のそれぞれに、接続されていることを特徴としている。 The semiconductor memory device of the present invention is
A first bit line BL1 and a second bit line BL2 are connected to both ends of the plurality of nonvolatile memory cells MC11,... MCn1,
The first bit line BL1 has (n + m + I) transistors M11, M21,... M (n + m + I) 1 in the first group (n + m + I) (n, m, I are integers: n, m, I ≧ 1). Each one input / output terminal is connected in parallel,
The other input / output terminals of the (n + m + I) transistors M11, M21,... M (n + m + I) 1 of the first group are connected in parallel to the first bit line voltage generation circuit,
The second bit line BL2 has (n + m + I) transistors M12, M22,... M (n + m + I) 2 in the second group (n + m + I) (n, m, I are integers: n, m, I ≧ 1). Each one input / output terminal is connected in parallel,
The other input / output terminals of the (n + m + I) transistors M12, M22,... M (n + m + I) 2 in the second group are connected in parallel to the second bit line voltage generation circuit,
Each of the first to nth transistors M11, M21,... Mn1 of the first group and each of the first to nth transistors M12, M22,. Are connected to each of the n write bit line selection circuits γBSC1,... ΓBSCn,
The gates of the (n + 1) th to (n + m) th transistors M (n + 1) 1, M21,... M (n + m) 1 in the first group and the (n + 1) th to (n + 1) th in the second group ( n + m) transistors M (n + 1) 2, M22,... M (n + m) 2 are connected to gates of m erase bit line selection circuits γBSC (n + m),
The gates of the (n + m + 1) th to (n + m + I) th transistors M (n + m + 1) 1, M21,... M (n + m + I) 1 of the first group and the (n + m + 1) th to (n + m + 1) th of the second group. The gates of the N + m + I) th transistors M (n + m + 1) 2, M22,... M (n + m + I) 2 are connected to each of the I read bit line selection circuits γBSC (n + m + I). It is characterized by that.

この発明の半導体記憶装置によれば、複数の不揮発性メモリセルＭＣ１１、・・・ＭＣｎ１の両端のそれぞれに第１のビット線ＢＬ１および第２のビット線ＢＬ２が接続され、上記第１のビット線ＢＬ１には、第１群の（ｎ＋ｍ＋Ｉ）個（ｎ，ｍ，Ｉは整数：ｎ，ｍ，Ｉ≧１）のトランジスタＭ１１、Ｍ２１、・・・Ｍ（ｎ＋ｍ＋Ｉ）１のそれぞれの一方の入出力端子が、並列に接続され、上記第２のビット線ＢＬ２には、第２群の（ｎ＋ｍ＋Ｉ）個（ｎ，ｍ，Ｉは整数：ｎ，ｍ，Ｉ≧１）のトランジスタＭ１２、Ｍ２２、・・・Ｍ（ｎ＋ｍ＋Ｉ）２のそれぞれの一方の入出力端子が、並列に接続され、上記第１群の１番目からｎ番目までのトランジスタＭ１１、Ｍ２１、・・・Ｍｎ１のそれぞれのゲートと、上記第２群の１番目からｎ番目までのトランジスタＭ１２、Ｍ２２、・・・Ｍｎ２のそれぞれのゲートとは、ｎ個の書込み用ビット線選択回路γＢＳＣ１、・・・γＢＳＣｎのそれぞれに、接続され、上記第１群の（ｎ＋１）番目から（ｎ＋ｍ）番目までのトランジスタＭ（ｎ＋１）１、Ｍ２１、・・・Ｍ（ｎ＋ｍ）１のそれぞれのゲートと、上記第２群の（ｎ＋１）番目から（ｎ＋ｍ）番目までのトランジスタＭ（ｎ＋１）２、Ｍ２２、・・・Ｍ（ｎ＋ｍ）２のそれぞれのゲートとは、ｍ個の消去用ビット線選択回路γＢＳＣ（ｎ＋ｍ）のそれぞれに、接続され、上記第１群の（ｎ＋ｍ＋１）番目から（ｎ＋ｍ＋Ｉ）番目までのトランジスタＭ（ｎ＋ｍ＋１）１、Ｍ２１、・・・Ｍ（ｎ＋ｍ＋Ｉ）１のそれぞれのゲートと、上記第２群の（ｎ＋ｍ＋１）番目から（ｎ＋ｍ＋Ｉ）番目までのトランジスタＭ（ｎ＋ｍ＋１）２、Ｍ２２、・・・Ｍ（ｎ＋ｍ＋Ｉ）２のそれぞれのゲートとは、Ｉ個の読出し用ビット線選択回路γＢＳＣ（ｎ＋ｍ＋Ｉ）のそれぞれに、接続されているので、書込み時にビット線の電圧制御の上記第１群の１番目のトランジスタおよび上記第２群の１番目のトランジスタに高電圧がかかり、複数回の書込みの後、上記第１群の１番目のトランジスタおよび上記第２群の１番目のトランジスタのゲート絶縁膜が劣化しても、次回の書込みから、上記第１群の２番目のトランジスタおよび上記第２群の２番目のトランジスタを使用することで、劣化の起こっていないトランジスタを使うことができる。   According to the semiconductor memory device of the present invention, the first bit line BL1 and the second bit line BL2 are connected to both ends of the plurality of nonvolatile memory cells MC11,. BL1 has one input / output of each of (n + m + I) transistors M11, M21,... M (n + m + I) 1 of (n + m + I) (n, m, I are integers: n, m, I ≧ 1). Terminals are connected in parallel, and the second bit line BL2 has (n + m + I) (n, m, I are integers: n, m, I ≧ 1) transistors M12, M22,. .. One input / output terminal of each of M (n + m + I) 2 is connected in parallel, and the gates of the first to nth transistors M11, M21,. 1st to nth in the second group .., Mn2 are connected to n write bit line selection circuits γBSC1,... ΓBSCn, respectively, and the (n + 1) th of the first group is connected to the gates of the transistors M12, M22,. The gates of the (n + m) th transistors M (n + 1) 1, M21,... M (n + m) 1, and the (n + 1) th to (n + m) th transistors M (n + 1) in the second group. 2, M22,... M (n + m) 2 is connected to each of the m erasing bit line selection circuits γBSC (n + m), and from the (n + m + 1) th of the first group ( The gates of the transistors M (n + m + 1) 1, M21,... M (n + m + I) 1 up to the (n + m + I) th and the (n + m + 1) th to (n + m +) of the second group. ) The gates of the transistors M (n + m + 1) 2, M22,... M (n + m + I) 2 are connected to the I read bit line selection circuits γBSC (n + m + I), respectively. A high voltage is applied to the first transistor of the first group and the first transistor of the second group for voltage control of the bit line at the time of writing, and the first transistor of the first group after a plurality of times of writing. And even if the gate insulating film of the first transistor of the second group deteriorates, by using the second transistor of the first group and the second transistor of the second group from the next writing, Transistors that are not degraded can be used.

そして、トランジスタの変更をｎ回繰り返すことができ、常に劣化の起こっていないあるいはほとんど劣化していないトランジスタを使用することができる。また、一度でも書込み時に使用されたトランジスタを、次回以降の書込みに使用しなければ、常に劣化していないビット線電圧制御回路を使用することができる。なお、消去や読出しの作業においても、同様である。   The change of the transistor can be repeated n times, and a transistor that is not deteriorated or hardly deteriorated can be used. In addition, a bit line voltage control circuit that is not always deteriorated can be used unless the transistor used at the time of writing is used for the next and subsequent writing. The same applies to the erasing and reading operations.

さらに、読出し専用のビット線電圧制御トランジスタ、書込み専用のビット線電圧制御トランジスタおよび消去専用のビット線電圧制御トランジスタを用いることで、それぞれのトランジスタの寸法を独立に設計できるため、メモリの印加電圧とそれぞれのトランジスタの電圧降下を簡単に制御することができる。   Further, by using a read-only bit line voltage control transistor, a write-only bit line voltage control transistor and an erase-only bit line voltage control transistor, the dimensions of each transistor can be designed independently, so that the applied voltage of the memory and The voltage drop of each transistor can be easily controlled.

また、一実施形態の半導体記憶装置では、Ｉは、１である。   In the semiconductor memory device of one embodiment, I is 1.

この実施形態の半導体記憶装置によれば、Ｉは、１であるので、読出し時にはビット線制御トランジスタに印加される電圧は消去や書込み時に比べ小さく、読出し用ビット線制御トランジスタは、ほとんど劣化しないため、一つのビット線に接続する読出し用ビット線制御トランジスタは一つでも、ほとんど劣化していない読出し用ビット線制御トランジスタを使用することができ、回路面積を小さくすることができる。   According to the semiconductor memory device of this embodiment, since I is 1, the voltage applied to the bit line control transistor at the time of reading is smaller than that at the time of erasing and writing, and the reading bit line control transistor hardly deteriorates. Even if there is only one read bit line control transistor connected to one bit line, a read bit line control transistor that is hardly deteriorated can be used, and the circuit area can be reduced.

また、一実施形態の半導体記憶装置では、ｍとＩは、１である。   In the semiconductor memory device of one embodiment, m and I are 1.

この実施形態の半導体記憶装置によれば、ｍとＩは、１であるので、読出し時にはビット線制御トランジスタに印加される電圧は消去や書込み時に比べ小さく、読出し用ビット線制御トランジスタは、ほとんど劣化しないため、一つのビット線に接続する読出し用ビット線制御トランジスタは一つでも、ほとんど劣化していない読出し用ビット線制御トランジスタを使用することができ、回路面積を小さくすることができる。   According to the semiconductor memory device of this embodiment, since m and I are 1, the voltage applied to the bit line control transistor at the time of reading is smaller than that at the time of erasing and writing, and the reading bit line control transistor is almost deteriorated. Therefore, even if one read bit line control transistor is connected to one bit line, a read bit line control transistor that is hardly deteriorated can be used, and the circuit area can be reduced.

また、消去時にあまりトランジスタが劣化しない場合やソースとドレイン間に電流があまり流れない消去方法を選択すれば、一つのビット線に接続する消去用ビット線制御トランジスタは一つでも、劣化による消去への影響はあまりなく、回路面積を小さくすることができる。   In addition, if the transistor does not deteriorate much at the time of erasing or if an erasing method is selected so that current does not flow so much between the source and drain, even if one erasing bit line control transistor is connected to one bit line, erasing due to deterioration The circuit area can be reduced.

また、一実施形態の半導体記憶装置では、ｎとｍとＩは、１である。   In the semiconductor memory device of one embodiment, n, m, and I are 1.

この実施形態の半導体記憶装置によれば、ｎとｍとＩは、１であるので、読出し時にはビット線制御トランジスタに印加される電圧は消去や書込み時に比べ小さく、読出し用ビット線制御トランジスタは、ほとんど劣化しないため、一つのビット線に接続する読出し用ビット線制御トランジスタは一つでも、ほとんど劣化していない読出し用ビット線制御トランジスタを使用することができ、回路面積を小さくすることができる。   According to the semiconductor memory device of this embodiment, since n, m, and I are 1, the voltage applied to the bit line control transistor at the time of reading is smaller than that at the time of erasing or writing, and the reading bit line control transistor is Since there is almost no deterioration, even a single read bit line control transistor connected to one bit line can use a read bit line control transistor that is hardly deteriorated, and the circuit area can be reduced.

また、消去時にあまりトランジスタが劣化しない場合やソースとドレイン間に電流があまり流れない消去方法を選択すれば、一つのビット線に接続する消去用ビット線制御トランジスタは一つでも、劣化による消去への影響はあまりなく、回路面積を小さくすることができる。   In addition, if the transistor does not deteriorate much at the time of erasing or if an erasing method is selected so that current does not flow so much between the source and drain, even if one erasing bit line control transistor is connected to one bit line, erasing due to deterioration The circuit area can be reduced.

また、書込みや消去で劣化したトランジスタを読出し時に使用しないため、読出し時のビット線制御トランジスタの特性劣化はほとんどなく、読出し時の信頼性が向上する。   Further, since the transistor deteriorated by writing or erasing is not used at the time of reading, there is almost no deterioration in the characteristics of the bit line control transistor at the time of reading, and the reliability at the time of reading is improved.

また、この発明の半導体記憶装置は、
複数の不揮発性メモリセルＭＣ１１、・・・ＭＣｎ１の両端のそれぞれに第１のビット線ＢＬ１および第２のビット線ＢＬ２が接続され、
上記第１のビット線ＢＬ１には、第１群の（ｎ＋Ｉ）個（ｎ，Ｉは整数：ｎ，Ｉ≧１）のトランジスタＭ１１、Ｍ２１、・・・Ｍ（ｎ＋Ｉ）１のそれぞれの一方の入出力端子が、並列に接続され、
上記第１群の（ｎ＋Ｉ）個のトランジスタＭ１１、Ｍ２１、・・・Ｍ（ｎ＋Ｉ）１のそれぞれの他方の入出力端子は、第１のビット線電圧発生回路に、並列に接続され、
上記第２のビット線ＢＬ２には、第２群の（ｎ＋Ｉ）個（ｎ，Ｉは整数：ｎ，Ｉ≧１）のトランジスタＭ１２、Ｍ２２、・・・Ｍ（ｎ＋Ｉ）２のそれぞれの一方の入出力端子が、並列に接続され、
上記第２群の（ｎ＋Ｉ）個のトランジスタＭ１２、Ｍ２２、・・・Ｍ（ｎ＋Ｉ）２のそれぞれの他方の入出力端子は、第２のビット線電圧発生回路に、並列に接続され、
上記第１群の１番目からｎ番目までのトランジスタＭ１１、Ｍ２１、・・・Ｍｎ１のそれぞれのゲートと、上記第２群の１番目からｎ番目までのトランジスタＭ１２、Ｍ２２、・・・Ｍｎ２のそれぞれのゲートとは、ｎ個の書込み用ビット線選択回路δＢＳＣ１、・・・δＢＳＣｎのそれぞれに、接続され、
上記第１群の（ｎ＋１）番目から（ｎ＋Ｉ）番目までのトランジスタＭ（ｎ＋１）１、Ｍ２１、・・・Ｍ（ｎ＋Ｉ）１のそれぞれのゲートと、上記第２群の（ｎ＋１）番目から（ｎ＋Ｉ）番目までのトランジスタＭ（ｎ＋１）２、Ｍ２２、・・・Ｍ（ｎ＋Ｉ）２のそれぞれのゲートとは、Ｉ個の読出し用ビット線選択回路δＢＳＣ（ｎ＋１）、・・・δＢＳＣ（ｎ＋Ｉ）のそれぞれに、接続されていることを特徴としている。 The semiconductor memory device of the present invention is
A first bit line BL1 and a second bit line BL2 are connected to both ends of the plurality of nonvolatile memory cells MC11,... MCn1,
The first bit line BL1 includes one (n + I) (n, I is an integer: n, I ≧ 1) transistors M11, M21,... M (n + I) 1 in the first group. I / O terminals are connected in parallel,
The other input / output terminals of the (n + I) transistors M11, M21,... M (n + I) 1 in the first group are connected in parallel to the first bit line voltage generation circuit.
The second bit line BL2 has one (n + I) (n, I is an integer: n, I ≧ 1) transistors M12, M22,... M (n + I) 2 in the second group. I / O terminals are connected in parallel,
The other input / output terminals of the second group of (n + I) transistors M12, M22,... M (n + I) 2 are connected in parallel to the second bit line voltage generation circuit,
Each of the first to nth transistors M11, M21,... Mn1 of the first group and each of the first to nth transistors M12, M22,. Are connected to each of the n write bit line selection circuits δBSC1,... ΔBSCn,
Each of the gates of the (n + 1) th to (n + I) th transistors M (n + 1) 1, M21,... M (n + I) 1 in the first group, and (n + 1) th to (n + 1) th in the second group ( The gates of the n + I) th transistors M (n + 1) 2, M22,... M (n + I) 2 are I read bit line selection circuits δBSC (n + 1), δBSC (n + I). It is characterized by being connected to each.

この発明の半導体記憶装置によれば、複数の不揮発性メモリセルＭＣ１１、・・・ＭＣｎ１の両端のそれぞれに第１のビット線ＢＬ１および第２のビット線ＢＬ２が接続され、上記第１のビット線ＢＬ１には、第１群の（ｎ＋Ｉ）個（ｎ，Ｉは整数：ｎ，Ｉ≧１）のトランジスタＭ１１、Ｍ２１、・・・Ｍ（ｎ＋Ｉ）１のそれぞれの一方の入出力端子が、並列に接続され、上記第２のビット線ＢＬ２には、第２群の（ｎ＋Ｉ）個（ｎ，Ｉは整数：ｎ，Ｉ≧１）のトランジスタＭ１２、Ｍ２２、・・・Ｍ（ｎ＋Ｉ）２のそれぞれの一方の入出力端子が、並列に接続され、上記第１群の１番目からｎ番目までのトランジスタＭ１１、Ｍ２１、・・・Ｍｎ１のそれぞれのゲートと、上記第２群の１番目からｎ番目までのトランジスタＭ１２、Ｍ２２、・・・Ｍｎ２のそれぞれのゲートとは、ｎ個の書込み用ビット線選択回路δＢＳＣ１、・・・δＢＳＣｎのそれぞれに、接続され、上記第１群の（ｎ＋１）番目から（ｎ＋Ｉ）番目までのトランジスタＭ（ｎ＋１）１、Ｍ２１、・・・Ｍ（ｎ＋Ｉ）１のそれぞれのゲートと、上記第２群の（ｎ＋１）番目から（ｎ＋Ｉ）番目までのトランジスタＭ（ｎ＋１）２、Ｍ２２、・・・Ｍ（ｎ＋Ｉ）２のそれぞれのゲートとは、Ｉ個の読出し用ビット線選択回路δＢＳＣ（ｎ＋１）、・・・δＢＳＣ（ｎ＋Ｉ）のそれぞれに、接続されているので、書込み時にビット線の電圧制御の上記第１群の１番目のトランジスタおよび上記第２群の１番目のトランジスタに高電圧がかかり、複数回の書込みの後、上記第１群の１番目のトランジスタおよび上記第２群の１番目のトランジスタのゲート絶縁膜が劣化しても、次回の書込みから、上記第１群の２番目のトランジスタおよび上記第２群の２番目のトランジスタを使用することで、劣化の起こっていないトランジスタを使うことができる。   According to the semiconductor memory device of the present invention, the first bit line BL1 and the second bit line BL2 are connected to both ends of the plurality of nonvolatile memory cells MC11,. One input / output terminal of each of (n + I) (n, I is an integer: n, I ≧ 1) transistors M11, M21,... M (n + I) 1 is connected in parallel to BL1. The second bit line BL2 is connected to the second group of (n + I) (n, I are integers: n, I ≧ 1) transistors M12, M22,... M (n + I) 2 Each one input / output terminal is connected in parallel, and each of the first to nth transistors M11, M21,... Mn1 of the first group and the first to nth of the second group. Transistors M12 and M22 up to ... each gate of Mn2 is connected to each of n write bit line selection circuits δBSC1, ... δBSCn, and the (n + 1) th to (n + I) th transistors of the first group M (n + 1) 1, M21,... M (n + I) 1, and the (n + 1) th to (n + I) th transistors M (n + 1) 2, M22,. Since each gate of M (n + I) 2 is connected to each of I read bit line selection circuits δBSC (n + 1),... ΔBSC (n + I), voltage control of the bit line at the time of writing is performed. A high voltage is applied to the first transistor of the first group and the first transistor of the second group of the first group, and after writing a plurality of times, the first transistor of the first group and the second transistor of the second group are applied. Even if the gate insulating film of the first transistor of the group deteriorates, the deterioration occurs by using the second transistor of the first group and the second transistor of the second group from the next writing. You can use no transistor.

そして、トランジスタの変更をｎ回繰り返すことができ、常に劣化の起こっていないあるいはほとんど劣化していないトランジスタを使用することができる。また、一度でも書込み時に使用されたトランジスタを、次回以降の書込みに使用しなければ、常に劣化していないビット線電圧制御回路を使用することができる。なお、読出しの作業においても、同様である。   The change of the transistor can be repeated n times, and a transistor that is not deteriorated or hardly deteriorated can be used. In addition, a bit line voltage control circuit that is not always deteriorated can be used unless the transistor used at the time of writing is used for the next and subsequent writing. The same applies to the reading operation.

さらに、読出し専用のビット線電圧制御トランジスタを用いることで、書込み用のビット線電圧制御トランジスタと寸法を変えることができ、読出し時のビット線電圧制御トランジスタの電圧降下を簡単に制御することができる。   Further, by using a read-only bit line voltage control transistor, the size can be changed from that of a write bit line voltage control transistor, and the voltage drop of the bit line voltage control transistor during reading can be easily controlled. .

また、ＯＴＰ（Ｏｎｅ Ｔｉｍｅ Ｐｒｏｇｒａｍ）メモリセルで書込みに使用したトランジスタとは別のトランジスタを読出しに使用できるため、劣化していないトランジスタを読出しに使用できる。また、リフレッシュする際に劣化したトランジスタを使用せずに、書込みを行うことができる。   In addition, since a transistor different from the transistor used for writing in the OTP (One Time Program) memory cell can be used for reading, an undegraded transistor can be used for reading. In addition, writing can be performed without using a deteriorated transistor at the time of refresh.

また、一実施形態の半導体記憶装置では、Ｉは、１である。   In the semiconductor memory device of one embodiment, I is 1.

この実施形態の半導体記憶装置によれば、Ｉは、１であるので、読出し時にはビット線制御トランジスタに印加される電圧は消去や書込み時に比べ小さく、読出し用ビット線制御トランジスタは、ほとんど劣化しないため、一つのビット線に接続する読出し用ビット線制御トランジスタは一つでよく、回路面積を小さくすることができる。   According to the semiconductor memory device of this embodiment, since I is 1, the voltage applied to the bit line control transistor at the time of reading is smaller than that at the time of erasing and writing, and the reading bit line control transistor hardly deteriorates. The number of read bit line control transistors connected to one bit line may be one, and the circuit area can be reduced.

また、一実施形態の半導体記憶装置では、ｎとＩは、１である。   In the semiconductor memory device of one embodiment, n and I are 1.

この実施形態の半導体記憶装置によれば、ｎとＩは、１であるので、読出し時にはビット線制御トランジスタに印加される電圧は消去や書込み時に比べ小さく、読出し用ビット線制御トランジスタは、ほとんど劣化しないため、一つのビット線に接続する読出し用ビット線制御トランジスタは一つでよく、回路面積を小さくすることができる。   According to the semiconductor memory device of this embodiment, since n and I are 1, the voltage applied to the bit line control transistor at the time of reading is smaller than that at the time of erasing and writing, and the reading bit line control transistor is almost deteriorated. Therefore, only one read bit line control transistor may be connected to one bit line, and the circuit area can be reduced.

また、書込みで劣化したトランジスタを読出し時に使用しないため、読出し時のビット線制御トランジスタの特性劣化はほとんどなく、読出し時の信頼性が向上する。   Further, since the transistor deteriorated by writing is not used at the time of reading, there is almost no deterioration in the characteristics of the bit line control transistor at the time of reading, and the reliability at the time of reading is improved.

また、一実施形態の半導体記憶装置では、ガラス基板上に低温ＴＦＴプロセスを用いて製造されている。   In one embodiment, the semiconductor memory device is manufactured on a glass substrate using a low temperature TFT process.

この実施形態の半導体記憶装置によれば、ガラス基板上に低温ＴＦＴプロセスを用いて製造されているので、低温プロセスを用いた非常に劣化するトランジスタを用いても、書込みや消去で劣化した薄膜トランジスタを用いずに、ほとんど劣化していないあるいは全く劣化していない薄膜トランジスタを使用することができる。また、薄膜トランジスタに十分な電流駆動力がない場合に、別の薄膜トランジスタを、ビット線電圧を制御するトランジスタとして用いることができる。   According to the semiconductor memory device of this embodiment, since it is manufactured on a glass substrate using a low temperature TFT process, a thin film transistor deteriorated by writing or erasing can be obtained even if a transistor that deteriorates extremely using a low temperature process is used. Without use, thin film transistors that are hardly degraded or not degraded at all can be used. In addition, when the thin film transistor does not have sufficient current driving capability, another thin film transistor can be used as a transistor for controlling the bit line voltage.

また、この発明の表示装置は、上記半導体記憶装置を備えていることを特徴としている。   A display device according to the present invention includes the semiconductor memory device.

この発明の表示装置によれば、上記半導体記憶装置を備えているので、比較的簡単な構成によって、例えば、液晶パネルのばらつき補正値の記憶装置を作ることができる。   According to the display device of the present invention, since the semiconductor memory device is provided, for example, a memory device for variation correction values of a liquid crystal panel can be made with a relatively simple configuration.

また、この発明の電子機器は、上記半導体記憶装置を備えていることを特徴としている。   According to another aspect of the present invention, there is provided an electronic apparatus including the above semiconductor memory device.

この発明の電子機器によれば、上記半導体記憶装置を備えているので、比較的簡単な構成によって、信頼性の高い電子機器が得られる。   According to the electronic apparatus of the present invention, since the semiconductor memory device is provided, a highly reliable electronic apparatus can be obtained with a relatively simple configuration.

この発明の半導体記憶装置によれば、複数の不揮発性メモリセルＭＣ１１、・・・ＭＣｎ１の両端のそれぞれに第１のビット線ＢＬ１および第２のビット線ＢＬ２が接続され、上記第１のビット線ＢＬ１には、第１群のｎ個（ｎは整数：ｎ＞１）のトランジスタＭ１１、Ｍ２１、・・・Ｍｎ１のそれぞれの一方の入出力端子が、並列に接続され、上記第２のビット線ＢＬ２には、第２群のｎ個（ｎは整数：ｎ＞１）のトランジスタＭ１２、Ｍ２２、・・・Ｍｎ２のそれぞれの一方の入出力端子が、並列に接続され、上記第１群のｎ個のトランジスタＭ１１、Ｍ２１、・・・Ｍｎ１のそれぞれのゲートと、上記第２群のｎ個のトランジスタＭ１２、Ｍ２２、・・・Ｍｎ２のそれぞれのゲートとは、ｎ個のビット線選択回路αＢＳＣ１、・・・αＢＳＣｎのそれぞれに、接続されているので、ビット線電圧を制御するトランジスタの駆動力が劣化しても、書込み、消去や読出しが可能となる。   According to the semiconductor memory device of the present invention, the first bit line BL1 and the second bit line BL2 are connected to both ends of the plurality of nonvolatile memory cells MC11,. One input / output terminal of each of n (n is an integer: n> 1) transistors M11, M21,... Mn1 is connected in parallel to BL1, and the second bit line is connected to BL1. One input / output terminal of each of n (n is an integer: n> 1) transistors M12, M22,... Mn2 is connected in parallel to BL2. The gates of the transistors M11, M21,... Mn1 and the gates of the n transistors M12, M22,... Mn2 of the second group are n bit line selection circuits αBSC1, ... αB Since each SCn is connected, writing, erasing and reading are possible even if the driving power of the transistor controlling the bit line voltage is deteriorated.

この発明の表示装置によれば、上記半導体記憶装置を備えているので、比較的簡単な構成によって、例えば、液晶パネルのばらつき補正値の記憶装置を作ることができる。   According to the display device of the present invention, since the semiconductor memory device is provided, for example, a memory device for variation correction values of a liquid crystal panel can be made with a relatively simple configuration.

この発明の電子機器によれば、上記半導体記憶装置を備えているので、比較的簡単な構成によって、信頼性の高い電子機器が得られる。   According to the electronic apparatus of the present invention, since the semiconductor memory device is provided, a highly reliable electronic apparatus can be obtained with a relatively simple configuration.

以下、この発明を図示の実施の形態により詳細に説明する。   Hereinafter, the present invention will be described in detail with reference to the illustrated embodiments.

（第１の実施形態）
図１は、この発明の半導体記憶装置の第１実施形態である簡略構成図を示している。この半導体記憶装置は、多数の不揮発性メモリセルＭＣ１１、・・・がマトリクス状に配置されたメモリセルアレイ１００を備える。 (First embodiment)
FIG. 1 is a simplified configuration diagram showing a first embodiment of a semiconductor memory device according to the present invention. This semiconductor memory device includes a memory cell array 100 in which a large number of nonvolatile memory cells MC11,... Are arranged in a matrix.

このメモリセルアレイ１００の行方向には、同一行に並ぶメモリセルの制御ゲートに接続された複数のワード線ＷＬ１〜ＷＬｎが延在している。さらに、上記メモリセルアレイ１００の列方向には、同一列に並ぶメモリセルの入出力端子、つまり、ソースドレインを互いに接続し、また、同一列に並ぶメモリセルのソースドレインを互いに接続する複数のビット線ＢＬ１、ＢＬ２、ＢＬ３、・・・が延在している。   In the row direction of the memory cell array 100, a plurality of word lines WL1 to WLn connected to the control gates of the memory cells arranged in the same row extend. Further, in the column direction of the memory cell array 100, input / output terminals of memory cells arranged in the same column, that is, a plurality of bits for connecting source / drains to each other and connecting source / drains of memory cells arranged in the same column to each other are connected. Lines BL1, BL2, BL3,... Extend.

また、上記ワード線ＷＬ１〜ＷＬｍは、任意のワード線を選択するワード線電圧発生回路（つまり、行デコーダ）１０２に接続されている。上記ビット線ＢＬ１、ＢＬ２、ＢＬ３、・・・は、複数のトランジスタＭ１１、Ｍ２１、・・・，Ｍ１２、Ｍ２２、・・・，Ｍ１３、Ｍ２３、・・・、・・・の一方の端子にそれぞれ接続している。   The word lines WL1 to WLm are connected to a word line voltage generation circuit (that is, a row decoder) 102 that selects an arbitrary word line. The bit lines BL1, BL2, BL3,... Are respectively connected to one terminals of a plurality of transistors M11, M21,..., M12, M22, ..., M13, M23,. Connected.

第１群の複数のトランジスタＭ１１、Ｍ２１、・・・の他方の端子は、第１のビット線電圧発生回路１０７に接続し、第２群の複数のトランジスタＭ１２、Ｍ２２、・・・の他方の端子は、第２のビット線電圧発生回路１０８に接続し、第３群の複数のトランジスタＭ１３、Ｍ２３、・・・の他方の端子は、第３のビット線電圧発生回路１０９に接続している。   The other terminals of the plurality of transistors M11, M21,... Of the first group are connected to the first bit line voltage generation circuit 107, and the other terminals of the plurality of transistors M12, M22,. The terminals are connected to the second bit line voltage generation circuit 108, and the other terminals of the third group of transistors M13, M23,... Are connected to the third bit line voltage generation circuit 109. .

第１群の複数のトランジスタＭ１１、Ｍ２１、・・・のゲートは、第１のビット線選択回路αＢＳＣ１に接続し、第２群の複数のトランジスタＭ１２、Ｍ２２、・・・のゲートは、第２のビット線選択回路αＢＳＣ２に接続し、第３群の複数のトランジスタＭ１３、Ｍ２３、・・・のゲートは、第３のビット線選択回路αＢＳＣ３に接続される。また、上記ビット線ＢＬ１、ＢＬ２、ＢＬ３、・・・は、センスアンプ１０１に接続されている。   The gates of the plurality of transistors M11, M21,... Of the first group are connected to the first bit line selection circuit αBSC1, and the gates of the plurality of transistors M12, M22,. , And the gates of the third group of transistors M13, M23,... Are connected to the third bit line selection circuit αBSC3. The bit lines BL1, BL2, BL3,... Are connected to the sense amplifier 101.

要するに、この発明の半導体記憶装置では、複数（つまり、ｎ個（ｎは整数：ｎ＞１））の不揮発性メモリセルＭＣ１１、・・・ＭＣｎ１の両端のそれぞれに第１のビット線ＢＬ１および第２のビット線ＢＬ２が接続されている。   In short, in the semiconductor memory device of the present invention, a plurality of (that is, n (n is an integer: n> 1)) nonvolatile memory cells MC11,. Two bit lines BL2 are connected.

上記第１のビット線ＢＬ１には、一方向に順番に並んで配置された第１群のｎ個（ｎは整数：ｎ＞１）のトランジスタＭ１１、Ｍ２１、・・・Ｍｎ１のそれぞれの一方の入出力端子が、並列に接続されている。上記第１群のｎ個のトランジスタＭ１１、Ｍ２１、・・・Ｍｎ１のそれぞれの他方の入出力端子は、第１のビット線電圧発生回路１０７に、並列に接続されている。   The first bit line BL1 has one of n transistors (n is an integer: n> 1) in a first group arranged in order in one direction, each of the transistors M11, M21,. Input / output terminals are connected in parallel. The other input / output terminals of the n transistors M11, M21,... Mn1 of the first group are connected in parallel to the first bit line voltage generation circuit 107.

上記第２のビット線ＢＬ２には、一方向に順番に並んで配置された第２群のｎ個（ｎは整数：ｎ＞１）のトランジスタＭ１２、Ｍ２２、・・・Ｍｎ２のそれぞれの一方の入出力端子が、並列に接続されている。上記第２群のｎ個のトランジスタＭ１２、Ｍ２２、・・・Ｍｎ２のそれぞれの他方の入出力端子は、第２のビット線電圧発生回路１０８に、並列に接続されている。   On the second bit line BL2, one of each of n (n is an integer: n> 1) transistors M12, M22,... Mn2 of a second group arranged in order in one direction. Input / output terminals are connected in parallel. The other input / output terminals of the n transistors M12, M22,... Mn2 of the second group are connected in parallel to the second bit line voltage generation circuit.

上記第１群のｎ個のトランジスタＭ１１、Ｍ２１、・・・Ｍｎ１のそれぞれのゲートと、上記第２群のｎ個のトランジスタＭ１２、Ｍ２２、・・・Ｍｎ２のそれぞれのゲートとは、一方向に並んで配置されたｎ個のビット線選択回路αＢＳＣ１、・・・αＢＳＣｎのそれぞれに、接続されている。一の上記ビット線選択回路αＢＳＣ１、・・・αＢＳＣｎと、この一のビット線選択回路αＢＳＣ１、・・・αＢＳＣｎに接続される上記第１群の一のトランジスタＭ１１、Ｍ２１、・・・Ｍｎ１および上記第２群の一のトランジスタＭ１２、Ｍ２２、・・・Ｍｎ２とは、一方向から数えて同一番目に位置している。   The gates of the first group of n transistors M11, M21,... Mn1 and the gates of the second group of n transistors M12, M22,. The n bit line selection circuits αBSC1,... ΑBSCn arranged in parallel are connected to each other. ... ΑBSCn, the first group of transistors M11, M21,... Mn1 connected to the one bit line selection circuit αBSC1,. The second group of transistors M12, M22,... Mn2 are located at the same position as counted from one direction.

図２に示すように、メモリセル２００は、半導体基板２０１表面に形成されたＰ型ウェル領域２０２上に、トンネル絶縁膜２０３、電荷を保持するトラップ準位を有する電荷保持膜２０４、および、絶縁膜２０５を介して、ゲート電極２０６が形成されている。ゲート電極２０６の両側であって、Ｐ型ウェル領域２０２内に、それぞれ、ソース領域又はドレイン領域として機能するＮ型の拡散領域２０７ａ，２０７ｂが、形成されている。   As shown in FIG. 2, the memory cell 200 includes a tunnel insulating film 203, a charge holding film 204 having a trap level for holding charges, and an insulating layer on a P-type well region 202 formed on the surface of the semiconductor substrate 201. A gate electrode 206 is formed through the film 205. N-type diffusion regions 207 a and 207 b that function as a source region or a drain region are formed on both sides of the gate electrode 206 and in the P-type well region 202, respectively.

上記半導体記憶装置の書込み動作を、図１を用いて説明する。ここでは、メモリセルＭＣ１１の第１のビット線ＢＬ１側に書き込む場合を説明する。   A write operation of the semiconductor memory device will be described with reference to FIG. Here, a case where data is written to the first bit line BL1 side of the memory cell MC11 will be described.

第１のビット線電圧発生回路１０７の出力を５Ｖにし、第２のビット線電圧発生回路１０８を０Ｖにし、トランジスタＭ１１、Ｍ１２をＯＮする。このとき、第１のビット線ＢＬ１に５Ｖ、第２のビット線ＢＬ２に０Ｖの電圧が印加されている。   The output of the first bit line voltage generation circuit 107 is set to 5V, the second bit line voltage generation circuit 108 is set to 0V, and the transistors M11 and M12 are turned on. At this time, a voltage of 5V is applied to the first bit line BL1, and a voltage of 0V is applied to the second bit line BL2.

次に、ワード線ＷＬ１に５Ｖの電圧を印加すると、メモリセルＭＣ１１のみに、ゲート電圧５Ｖ、ソース電圧０Ｖ、ドレイン電圧５Ｖが印加され、メモリセルＭＣ１１の第１のビット線ＢＬ１側に書き込むことができる。   Next, when a voltage of 5V is applied to the word line WL1, a gate voltage of 5V, a source voltage of 0V, and a drain voltage of 5V are applied only to the memory cell MC11, and data is written to the first bit line BL1 side of the memory cell MC11. it can.

続いて、メモリセルＭＣ１１の消去動作を説明する。第１のビット線電圧発生回路１０７、第２のビット線電圧発生回路１０８、・・・の出力を５Ｖにする。ワード線ＷＬ１、ＷＬ２、・・・ＷＬｎに適当な電圧（例えば、−５Ｖ）を印加し、トランジスタＭ１１、Ｍ１２、Ｍ１３、・・・をＯＮすると、メモリアレイ中のすべてのメモリセルを消去することができる。   Subsequently, the erase operation of the memory cell MC11 will be described. The outputs of the first bit line voltage generation circuit 107, the second bit line voltage generation circuit 108,... Applying an appropriate voltage (for example, −5 V) to the word lines WL1, WL2,... WLn and turning on the transistors M11, M12, M13,... Erases all the memory cells in the memory array. Can do.

続いて、メモリセルＭＣ１１の読出し動作を説明する。メモリセルＭＣ１１の第１のビット線ＢＬ１側に情報が書かれている場合の読出し動作を説明する。第１のビット線電圧発生回路１０７の出力を０Ｖにし、第２のビット線電圧発生回路１０８の両方の出力を１．２Ｖにし、トランジスタＭ１２をＯＮにする。また、ワード線電圧発生回路１０２の出力ＷＬ１を３Ｖにする。このとき、メモリセルＭＣ１１のみに、ゲート電圧３Ｖ、ソース電圧０Ｖ、ドレイン電圧１．２Ｖが印加され、メモリセルＭＣ１１に電流が流れ、第１のビット線ＢＬ１が充電される。ある一定時間経過後、ワード線ＷＬ１の電圧を０Ｖにすると、第１のビット線ＢＬ１の充電が終了する。メモリセルＭＣ１１が消去状態であるとき、メモリセルＭＣ１１の電流駆動力は大きいため、充電後の第１のビット線ＢＬ１の電圧は高くなる。一方、メモリセルＭＣ１１が書込み状態であるとき、メモリセルＭＣ１１の電流駆動力は小さいため、充電後の第１のビット線ＢＬ１の電圧は低い。ワード線ＷＬ１の電圧を０Ｖにした後、第１のビット線ＢＬ１の電圧と基準電圧をセンスアンプ１０１で比較することによって、記憶情報を読み出すことができる。   Subsequently, a read operation of the memory cell MC11 will be described. A read operation when information is written on the first bit line BL1 side of the memory cell MC11 will be described. The output of the first bit line voltage generation circuit 107 is set to 0V, both outputs of the second bit line voltage generation circuit 108 are set to 1.2V, and the transistor M12 is turned ON. Further, the output WL1 of the word line voltage generation circuit 102 is set to 3V. At this time, the gate voltage 3V, the source voltage 0V, and the drain voltage 1.2V are applied only to the memory cell MC11, a current flows through the memory cell MC11, and the first bit line BL1 is charged. After a certain time elapses, when the voltage of the word line WL1 is set to 0V, charging of the first bit line BL1 is completed. When the memory cell MC11 is in the erased state, the current driving capability of the memory cell MC11 is large, so that the voltage of the first bit line BL1 after charging becomes high. On the other hand, when the memory cell MC11 is in the write state, the current driving capability of the memory cell MC11 is small, so that the voltage of the first bit line BL1 after charging is low. After the voltage of the word line WL1 is set to 0V, the stored information can be read by comparing the voltage of the first bit line BL1 with the reference voltage by the sense amplifier 101.

ここで、書込み、消去や読出しを繰り返し行うと、トランジスタＭ１１に大きな電圧が印加されるため、電流駆動力が劣化する。そこで、書込み、消去や読出しを行う際に、１番目のトランジスタＭ１１をある一定回数使用すると、次回以降の書込み、消去や読出しには、２番目のトランジスタＭ２１を使用し、２番目のトランジスタＭ２１をある一定回数使用すると、次回から、３番目のトランジスタＭ３１を使用する。この操作を繰り返すことにより、あまり劣化していない、あるいは全く劣化していないトランジスタを使用することができる。   Here, when writing, erasing, and reading are repeated, a large voltage is applied to the transistor M11, so that the current driving capability is deteriorated. Therefore, when writing, erasing, and reading are performed, if the first transistor M11 is used for a certain number of times, the second transistor M21 is used for writing, erasing, and reading after the next time, and the second transistor M21 is turned on. When a certain number of times is used, the third transistor M31 is used from the next time. By repeating this operation, it is possible to use a transistor that has not deteriorated so much or does not deteriorate at all.

要するに、上記構成の半導体記憶装置によれば、複数の不揮発性メモリセルＭＣ１１、・・・ＭＣｎ１の両端のそれぞれに第１のビット線ＢＬ１および第２のビット線ＢＬ２が接続され、上記第１のビット線ＢＬ１には、第１群のｎ個（ｎは整数：ｎ＞１）のトランジスタＭ１１、Ｍ２１、・・・Ｍｎ１のそれぞれの一方の入出力端子が、並列に接続され、上記第２のビット線ＢＬ２には、第２群のｎ個（ｎは整数：ｎ＞１）のトランジスタＭ１２、Ｍ２２、・・・Ｍｎ２のそれぞれの一方の入出力端子が、並列に接続され、上記第１群のｎ個のトランジスタＭ１１、Ｍ２１、・・・Ｍｎ１のそれぞれのゲートと、上記第２群のｎ個のトランジスタＭ１２、Ｍ２２、・・・Ｍｎ２のそれぞれのゲートとは、ｎ個のビット線選択回路αＢＳＣ１、・・・αＢＳＣｎのそれぞれに、接続されているので、書込みや消去時にビット線の電圧制御の上記第１群の１番目のトランジスタＭ１１および上記第２群の１番目のトランジスタＭ１２に高電圧がかかり、複数回の書込みや消去の後、上記第１群の１番目のトランジスタＭ１１および上記第２群の１番目のトランジスタＭ１２のゲート絶縁膜が劣化しても、次回の読出しや書込み、消去から、上記第１群の２番目のトランジスタＭ２１および上記第２群の２番目のトランジスタＭ２２を使用することで、劣化の起こっていないトランジスタを使うことができる。   In short, according to the semiconductor memory device having the above configuration, the first bit line BL1 and the second bit line BL2 are connected to both ends of the plurality of nonvolatile memory cells MC11,. One input / output terminal of each of n (n is an integer: n> 1) transistors M11, M21,... Mn1 is connected in parallel to the bit line BL1, and the second line One input / output terminal of each of n (n is an integer: n> 1) transistors M12, M22,... Mn2 is connected in parallel to the bit group BL2. N transistors M11, M21,... Mn1 and n transistors M12, M22,... Mn2 of the second group are n bit line selection circuits. αBSC1 ... Because it is connected to each of αBSCn, a high voltage is applied to the first transistor M11 of the first group and the first transistor M12 of the second group for controlling the voltage of the bit line at the time of writing or erasing. After the plurality of times of writing and erasing, even if the gate insulating films of the first transistor M11 of the first group and the first transistor M12 of the second group deteriorate, the next reading, writing, and erasing By using the second transistor M21 in the first group and the second transistor M22 in the second group, it is possible to use a transistor that has not deteriorated.

そして、トランジスタの変更をｎ回繰り返すことができ、常に劣化の起こっていないあるいはほとんど劣化していないトランジスタを使用することができる。また、一度でも書込みあるいは消去時に使用されたトランジスタを、次回以降の書込みや消去、読出しに使用しなければ、常に劣化していないビット線電圧制御回路を使用することができる。   The change of the transistor can be repeated n times, and a transistor that is not deteriorated or hardly deteriorated can be used. Further, a bit line voltage control circuit that is not always deteriorated can be used unless the transistor used at the time of writing or erasing is used for the next writing, erasing, or reading.

なお、上記構成の半導体記憶装置に用いるメモリセルとして、図２に示すメモリセル２００以外に、図３〜図７に示すメモリセルを用いてもよい。   In addition to the memory cell 200 shown in FIG. 2, the memory cell shown in FIGS. 3 to 7 may be used as the memory cell used in the semiconductor memory device having the above structure.

図３に示すメモリセル３００は、半導体基板３０１表面に形成されたＰ型ウェル領域３０２上に、トンネル絶縁膜３０３、電荷を保持するトラップ準位を有するフローティングゲート３０８、および、絶縁膜３０５を介して、ゲート電極３０６が形成されている。ゲート電極３０６の両側であって、Ｐ型ウェル領域３０２内に、それぞれ、ソース領域又はドレイン領域として機能するＮ型の拡散領域３０７ａ，３０７ｂが、形成されている。   A memory cell 300 illustrated in FIG. 3 includes a tunnel insulating film 303, a floating gate 308 having a trap level for holding charges, and an insulating film 305 on a P-type well region 302 formed on the surface of a semiconductor substrate 301. Thus, a gate electrode 306 is formed. N-type diffusion regions 307 a and 307 b functioning as a source region or a drain region are formed on both sides of the gate electrode 306 and in the P-type well region 302, respectively.

図４に示すメモリセル４００は、半導体基板４０１表面に形成されたＮ型ウェル領域４０９上に、トンネル絶縁膜４０３、電荷を保持するトラップ準位を有する電荷保持膜４０４、および、絶縁膜４０５を介して、ゲート電極４０６が形成されている。ゲート電極４０６の両側であって、Ｎ型ウェル領域４０９内に、それぞれ、ソース領域又はドレイン領域として機能するＰ型の拡散領域４０７ａ，４０７ｂが、形成されている。   4 includes a tunnel insulating film 403, a charge holding film 404 having a trap level for holding charges, and an insulating film 405 on an N-type well region 409 formed on the surface of the semiconductor substrate 401. Thus, a gate electrode 406 is formed. P-type diffusion regions 407a and 407b functioning as a source region or a drain region are formed on both sides of the gate electrode 406 and in the N-type well region 409, respectively.

図５に示すメモリセル５００は、半導体基板５０１表面に形成されたＮ型ウェル領域５０９上に、トンネル絶縁膜５０３、電荷を保持するトラップ準位を有するフローティングゲート５０８、および、絶縁膜５０５を介して、ゲート電極５０６が形成されている。ゲート電極５０６の両側であって、Ｎ型ウェル領域５０９内に、それぞれ、ソース領域又はドレイン領域として機能するＰ型の拡散領域５０７ａ，５０７ｂが、形成されている。   A memory cell 500 illustrated in FIG. 5 includes a tunnel insulating film 503, a floating gate 508 having a trap level for holding charges, and an insulating film 505 over an N-type well region 509 formed on the surface of the semiconductor substrate 501. Thus, a gate electrode 506 is formed. P-type diffusion regions 507a and 507b functioning as a source region or a drain region are formed on both sides of the gate electrode 506 and in the N-type well region 509, respectively.

図６に示すメモリセル６００は、サイドウォールメモリであり、半導体基板６０１表面に形成されたＰ型ウェル領域６０２上に、ゲート絶縁膜６０３が設けられ、このゲート絶縁膜６０３上に、ゲート電極６０６と、このゲート電極６０６の両側のそれぞれに位置する電荷保持膜６０４とが、設けられている。   A memory cell 600 shown in FIG. 6 is a sidewall memory, and a gate insulating film 603 is provided on a P-type well region 602 formed on the surface of a semiconductor substrate 601, and a gate electrode 606 is formed on the gate insulating film 603. And charge holding films 604 located on both sides of the gate electrode 606 are provided.

この電荷保持膜６０４は、電荷を保持するトラップ準位を有し、一方の電荷保持膜６０４は、第１のメモリ機能体６１０ａとして作用し、他方の電荷保持膜６０４は、第２のメモリ機能体６１０ｂとして作用する。   The charge holding film 604 has a trap level for holding charges, one charge holding film 604 functions as the first memory function body 610a, and the other charge holding film 604 has the second memory function. Acts as a body 610b.

ゲート電極６０６の両側であって、Ｐ型ウェル領域６０２内に、それぞれ、ソース領域又はドレイン領域として機能するＮ型の拡散領域６０７ａ，６０７ｂが、形成されている。   N-type diffusion regions 607a and 607b functioning as a source region or a drain region are formed on both sides of the gate electrode 606 and in the P-type well region 602, respectively.

図７に示すメモリセル７００は、サイドウォールメモリであり、半導体基板７０１表面に形成されたＮ型ウェル領域７０９上に、ゲート絶縁膜７０３が設けられ、このゲート絶縁膜７０３上に、ゲート電極７０６と、このゲート電極７０６の両側のそれぞれに位置する電荷保持膜７０４とが、設けられている。   A memory cell 700 shown in FIG. 7 is a sidewall memory, and a gate insulating film 703 is provided on an N-type well region 709 formed on the surface of the semiconductor substrate 701, and a gate electrode 706 is provided on the gate insulating film 703. And charge holding films 704 located on both sides of the gate electrode 706 are provided.

この電荷保持膜７０４は、電荷を保持するトラップ準位を有し、一方の電荷保持膜７０４は、第１のメモリ機能体７１０ａとして作用し、他方の電荷保持膜７０４は、第２のメモリ機能体７１０ｂとして作用する。   The charge holding film 704 has a trap level for holding charges. One charge holding film 704 functions as a first memory function body 710a, and the other charge holding film 704 has a second memory function. Acts as a body 710b.

ゲート電極７０６の両側であって、Ｎ型ウェル領域７０９内に、それぞれ、ソース領域又はドレイン領域として機能するＰ型の拡散領域７０７ａ，７０７ｂが、形成されている。   P-type diffusion regions 707a and 707b functioning as a source region or a drain region are formed on both sides of the gate electrode 706 and in the N-type well region 709, respectively.

（第２の実施形態）
図８は、この発明の半導体記憶装置の第２の実施形態を示している。上記第１の実施形態と異なる点は、１番目のトランジスタＭ１１、Ｍ１２、・・・のゲートは、第１の書込み・消去用ビット線電圧発生回路βＢＳＣ１に接続され、ｎ番目のトランジスタＭｎ１、Ｍｎ２、・・・のゲートは、第ｎの書込み・消去用ビット線電圧発生回路βＢＳＣｎに接続され、（ｎ＋１）番目のトランジスタＭ（ｎ＋１）１、Ｍ（ｎ＋１）２、・・・は、第１の読出し用ビット線電圧選択回路βＢＳＣ（ｎ＋１）に接続され、（ｎ＋Ｉ）番目のトランジスタＭ（ｎ＋Ｉ）１、Ｍ（ｎ＋Ｉ）２、・・・は、第Ｉの読出し用ビット線電圧選択回路βＢＳＣ（ｎ＋Ｉ）に接続されている。 (Second Embodiment)
FIG. 8 shows a second embodiment of the semiconductor memory device of the present invention. The difference from the first embodiment is that the gates of the first transistors M11, M12,... Are connected to the first write / erase bit line voltage generation circuit βBSC1, and the nth transistors Mn1, Mn2 ,... Are connected to the nth write / erase bit line voltage generation circuit βBSCn, and the (n + 1) th transistor M (n + 1) 1, M (n + 1) 2,. The (n + I) th transistor M (n + I) 1, M (n + I) 2,... Is connected to the read bit line voltage selection circuit βBSC (n + 1) of the first read bit line voltage selection circuit βBSC. Connected to (n + I).

要するに、この発明の半導体記憶装置では、複数（つまり、ｎ個（ｎは整数：ｎ＞１））の不揮発性メモリセルＭＣ１１、・・・ＭＣｎ１の両端のそれぞれに第１のビット線ＢＬ１および第２のビット線ＢＬ２が接続されている。   In short, in the semiconductor memory device of the present invention, a plurality of (that is, n (n is an integer: n> 1)) nonvolatile memory cells MC11,. Two bit lines BL2 are connected.

上記第１のビット線ＢＬ１には、一方向に順番に並んで配置された第１群の（ｎ＋Ｉ）個（ｎ，Ｉは整数：ｎ，Ｉ≧１）のトランジスタＭ１１、Ｍ２１、・・・Ｍ（ｎ＋Ｉ）１のそれぞれの一方の入出力端子が、並列に接続されている。上記第１群の（ｎ＋Ｉ）個のトランジスタＭ１１、Ｍ２１、・・・Ｍ（ｎ＋Ｉ）１のそれぞれの他方の入出力端子は、第１のビット線電圧発生回路１０７に、並列に接続されている。   The first bit line BL1 includes a first group of (n + I) (n, I is an integer: n, I ≧ 1) transistors M11, M21,... Arranged in order in one direction. One input / output terminal of each of M (n + I) 1 is connected in parallel. The other input / output terminals of the (n + I) transistors M11, M21,... M (n + I) 1 in the first group are connected in parallel to the first bit line voltage generation circuit 107. .

上記第２のビット線ＢＬ２には、一方向に順番に並んで配置された第２群の（ｎ＋Ｉ）個（ｎ，Ｉは整数：ｎ，Ｉ≧１）のトランジスタＭ１２、Ｍ２２、・・・Ｍ（ｎ＋Ｉ）２のそれぞれの一方の入出力端子が、並列に接続されている。上記第２群の（ｎ＋Ｉ）個のトランジスタＭ１２、Ｍ２２、・・・Ｍ（ｎ＋Ｉ）２のそれぞれの他方の入出力端子は、第２のビット線電圧発生回路１０８に、並列に接続されている。   On the second bit line BL2, a second group of (n + I) transistors (n, I are integers: n, I ≧ 1) transistors M12, M22,... Arranged in order in one direction. One input / output terminal of each of M (n + I) 2 is connected in parallel. The other input / output terminals of the second group (n + I) transistors M12, M22,... M (n + I) 2 are connected in parallel to the second bit line voltage generation circuit 108. .

上記第１群の１番目からｎ番目までのトランジスタＭ１１、Ｍ２１、・・・Ｍｎ１のそれぞれのゲートと、上記第２群の１番目からｎ番目までのトランジスタＭ１２、Ｍ２２、・・・Ｍｎ２のそれぞれのゲートとは、一方向に並んで配置されたｎ個の書込み・消去用ビット線選択回路βＢＳＣ１、・・・βＢＳＣｎのそれぞれに、接続されている。一の上記書込み・消去用ビット線選択回路βＢＳＣ１、・・・βＢＳＣｎと、この一の書込み・消去用ビット線選択回路βＢＳＣ１、・・・βＢＳＣｎに接続される上記第１群の一のトランジスタＭ１１、Ｍ２１、・・・Ｍｎ１および上記第２群の一のトランジスタＭ１２、Ｍ２２、・・・Ｍｎ２とは、一方向から数えて同一番目に位置している。   Each of the first to nth transistors M11, M21,... Mn1 of the first group and each of the first to nth transistors M12, M22,. Are connected to n write / erase bit line selection circuits βBSC1,... ΒBSCn arranged side by side in one direction. ... ΒBSCn and the first group of transistors M11 connected to the one write / erase bit line selection circuit βBSC1,... ΒBSCn, M21,... Mn1 and the second group of transistors M12, M22,... Mn2 are located at the same position as counted from one direction.

上記第１群の（ｎ＋１）番目から（ｎ＋Ｉ）番目までのトランジスタＭ（ｎ＋１）１、Ｍ２１、・・・Ｍ（ｎ＋Ｉ）１のそれぞれのゲートと、上記第２群の（ｎ＋１）番目から（ｎ＋Ｉ）番目までのトランジスタＭ（ｎ＋１）２、Ｍ２２、・・・Ｍ（ｎ＋Ｉ）２のそれぞれのゲートとは、一方向に並んで配置されたＩ個の読出し用ビット線選択回路βＢＳＣ（ｎ＋１）、・・・βＢＳＣ（ｎ＋Ｉ）のそれぞれに、接続されている。一の上記読出し用ビット線選択回路βＢＳＣ（ｎ＋１）、・・・βＢＳＣ（ｎ＋Ｉ）と、この一の読出し用ビット線選択回路βＢＳＣ（ｎ＋１）、・・・βＢＳＣ（ｎ＋Ｉ）に接続される上記第１群の一のトランジスタＭ（ｎ＋１）１、Ｍ２１、・・・Ｍ（ｎ＋Ｉ）１および上記第２群の一のトランジスタＭ（ｎ＋１）２、Ｍ２２、・・・Ｍ（ｎ＋Ｉ）２とは、一方向から数えて同一番目に位置している。   Each of the gates of the (n + 1) th to (n + I) th transistors M (n + 1) 1, M21,... M (n + I) 1 in the first group, and (n + 1) th to (n + 1) th in the second group ( The gates of the n + I) th transistors M (n + 1) 2, M22,... M (n + I) 2 are I read bit line selection circuits βBSC (n + 1) arranged in one direction. ,..., ΒBSC (n + I). ... ΒBSC (n + 1),... ΒBSC (n + I) and the first bit line selection circuits βBSC (n + 1),... ΒBSC (n + I) connected to the one read bit line selection circuit βBSC (n + 1),. A group of transistors M (n + 1) 1, M21,... M (n + I) 1 and the second group of transistors M (n + 1) 2, M22,. It is located at the same position from one direction.

この第２の実施形態の半導体記憶装置は、上記第１の実施形態と同様の書込み、消去および読出し動作を行う。上記第１の実施形態と異なる点は、例えば、書込み・消去を、１番目のトランジスタＭ１１、Ｍ１２、・・・を用いて一定回数行うと、次回以降の書込み・消去には、２番目のトランジスタＭ２１、Ｍ２２、・・・を使用し、２番目のトランジスタＭ２１、Ｍ２２、・・・をある一定回数使用すると、次回から、３番目のトランジスタＭ３１、Ｍ３２、・・・を使用し、この操作を繰り返す。   The semiconductor memory device according to the second embodiment performs write, erase and read operations similar to those of the first embodiment. The difference from the first embodiment is that, for example, if writing / erasing is performed a certain number of times using the first transistors M11, M12,. When M21, M22,... Are used and the second transistor M21, M22,... Is used a certain number of times, the third transistor M31, M32,. repeat.

一方、読出し時には、（ｎ＋１）番目のトランジスタＭ（ｎ＋１）１、Ｍ（ｎ＋１）２、・・・を用いて一定回数行うと、次回以降の読出しには、（ｎ＋２）番目のトランジスタＭ（ｎ＋２）１、Ｍ（ｎ＋２）２、・・・を使用し、（ｎ＋２）番目のトランジスタＭ（ｎ＋２）１、Ｍ（ｎ＋２）２、・・・をある一定回数使用すると、次回から、（ｎ＋３）番目のトランジスタＭ（ｎ＋３）１、Ｍ（ｎ＋３）２、・・・を使用し、この操作を繰り返す。   On the other hand, when reading is performed a predetermined number of times using the (n + 1) th transistor M (n + 1) 1, M (n + 1) 2,..., The (n + 2) th transistor M (n + 2) ) 1, M (n + 2) 2,..., And (n + 2) th transistor M (n + 2) 1, M (n + 2) 2,. This operation is repeated using the second transistor M (n + 3) 1, M (n + 3) 2,.

書込み・消去用ビット線電圧制御トランジスタと読出し用ビット線電圧制御トランジスタを分けるため、書込み・消去用のトランジスタと読出し用のトランジスタの寸法を変えることができる。   Since the write / erase bit line voltage control transistor and the read bit line voltage control transistor are separated, the dimensions of the write / erase transistor and the read transistor can be changed.

さらに、書込み時や消去時に劣化したトランジスタを読出し時に使用することがなくなる。読出し用ビット線電圧制御トランジスタはほとんど劣化しないため、読出し時にはほとんど劣化していないトランジスタを使用することができる。   Further, the transistor deteriorated at the time of writing or erasing is not used at the time of reading. Since the read bit line voltage control transistor hardly deteriorates, a transistor that hardly deteriorates at the time of reading can be used.

また、読出し時にはほとんど劣化が起こらないため、Ｉを１とし、読出し時にはトランジスタＭ（ｎ＋１）１、Ｍ（ｎ＋１）２、・・・を使用し続けることができ、回路面積を減らすことができる。   Further, since almost no deterioration occurs during reading, I can be set to 1, and the transistors M (n + 1) 1, M (n + 1) 2,... Can be continuously used during reading, and the circuit area can be reduced.

また、書込み・消去時にあまりトランジスタが劣化しなければ、ｎを１として、トランジスタＭ１１、Ｍ１２、・・・を使用し続けることができ、回路面積を減らすことができる。   If the transistor does not deteriorate much at the time of writing / erasing, n can be set to 1, and the transistors M11, M12,... Can be used continuously, and the circuit area can be reduced.

上記構成の半導体記憶装置によれば、複数の不揮発性メモリセルＭＣ１１、・・・ＭＣｎ１の両端のそれぞれに第１のビット線ＢＬ１および第２のビット線ＢＬ２が接続され、上記第１のビット線ＢＬ１には、第１群の（ｎ＋Ｉ）個（ｎ，Ｉは整数：ｎ，Ｉ≧１）のトランジスタＭ１１、Ｍ２１、・・・Ｍ（ｎ＋Ｉ）１のそれぞれの一方の入出力端子が、並列に接続され、上記第２のビット線ＢＬ２には、第２群の（ｎ＋Ｉ）個（ｎ，Ｉは整数：ｎ，Ｉ≧１）のトランジスタＭ１２、Ｍ２２、・・・Ｍ（ｎ＋Ｉ）２のそれぞれの一方の入出力端子が、並列に接続され、上記第１群の１番目からｎ番目までのトランジスタＭ１１、Ｍ２１、・・・Ｍｎ１のそれぞれのゲートと、上記第２群の１番目からｎ番目までのトランジスタＭ１２、Ｍ２２、・・・Ｍｎ２のそれぞれのゲートとは、ｎ個の書込み・消去用ビット線選択回路βＢＳＣ１、・・・βＢＳＣｎのそれぞれに、接続され、上記第１群の（ｎ＋１）番目から（ｎ＋Ｉ）番目までのトランジスタＭ（ｎ＋１）１、Ｍ２１、・・・Ｍ（ｎ＋Ｉ）１のそれぞれのゲートと、上記第２群の（ｎ＋１）番目から（ｎ＋Ｉ）番目までのトランジスタＭ（ｎ＋１）２、Ｍ２２、・・・Ｍ（ｎ＋Ｉ）２のそれぞれのゲートとは、Ｉ個の読出し用ビット線選択回路βＢＳＣ（ｎ＋１）、・・・βＢＳＣ（ｎ＋Ｉ）のそれぞれに、接続されているので、書込みや消去時にビット線の電圧制御の上記第１群の１番目のトランジスタＭ１１および上記第２群の１番目のトランジスタＭ１２に高電圧がかかり、複数回の書込みや消去の後、上記第１群の１番目のトランジスタＭ１１および上記第２群の１番目のトランジスタＭ１２のゲート絶縁膜が劣化しても、次回の書込みや消去から、上記第１群の２番目のトランジスタＭ２１および上記第２群の２番目のトランジスタＭ２２を使用することで、劣化の起こっていないトランジスタを使うことができる。   According to the semiconductor memory device having the above configuration, the first bit line BL1 and the second bit line BL2 are connected to both ends of the plurality of nonvolatile memory cells MC11,. One input / output terminal of each of (n + I) (n, I is an integer: n, I ≧ 1) transistors M11, M21,... M (n + I) 1 is connected in parallel to BL1. The second bit line BL2 is connected to the second group of (n + I) (n, I are integers: n, I ≧ 1) transistors M12, M22,... M (n + I) 2 Each one input / output terminal is connected in parallel, and each of the first to nth transistors M11, M21,... Mn1 of the first group and the first to nth of the second group. Transistors M12 and M22 up to ... Mn2 is connected to each of n write / erase bit line selection circuits βBSC1,... ΒBSCn, and from the (n + 1) th to (n + I) th of the first group. , M (n + 1) 1, M21,... M (n + I) 1, and the (n + 1) th to (n + I) th transistors M (n + 1) 2, M22,. .. Each gate of M (n + I) 2 is connected to each of I read bit line selection circuits βBSC (n + 1),... ΒBSC (n + I). A high voltage is applied to the first transistor M11 in the first group and the first transistor M12 in the second group for line voltage control. Even if the gate insulating films of the first transistor M11 and the first transistor M12 in the second group deteriorate, the second transistor M21 in the first group and the second transistor in the second group from the next writing or erasing. By using the transistor M22, it is possible to use a transistor that has not deteriorated.

そして、トランジスタの変更をｎ回繰り返すことができ、常に劣化の起こっていないあるいはほとんど劣化していないトランジスタを使用することができる。また、一度でも書込みあるいは消去時に使用されたトランジスタを、次回以降の書込みや消去に使用しなければ、常に劣化していないビット線電圧制御回路を使用することができる。なお、読出しの作業においても、同様である。   The change of the transistor can be repeated n times, and a transistor that is not deteriorated or hardly deteriorated can be used. Further, a bit line voltage control circuit that is not always deteriorated can be used unless the transistor used at the time of writing or erasing is used for the next writing or erasing. The same applies to the reading operation.

さらに、読出し専用のビット線電圧制御トランジスタＭ（ｎ＋１）１、Ｍ２１、・・・Ｍ（ｎ＋Ｉ）１，Ｍ（ｎ＋１）２、Ｍ２２、・・・Ｍ（ｎ＋Ｉ）２を用いることで、書込み・消去用のビット線電圧制御トランジスタＭ１１、Ｍ２１、・・・Ｍｎ１，Ｍ１２、Ｍ２２、・・・Ｍｎ２と寸法を変えることができ、読出し時のビット線電圧制御トランジスタＭ（ｎ＋１）１、Ｍ２１、・・・Ｍ（ｎ＋Ｉ）１，Ｍ（ｎ＋１）２、Ｍ２２、・・・Ｍ（ｎ＋Ｉ）２の電圧降下を簡単に制御することができる。   Further, the read-only bit line voltage control transistors M (n + 1) 1, M21,... M (n + I) 1, M (n + 1) 2, M22,. Bit line voltage control transistors M11, M21,... Mn1, M12, M22,... Mn2 for erasing can be changed, and bit line voltage control transistors M (n + 1) 1, M21,. ..M (n + I) 1, M (n + 1) 2, M22,... M (n + I) 2 voltage drop can be easily controlled.

また、Ｉは、１であるので、読出し時にはビット線制御トランジスタＭ（ｎ＋１）１，Ｍ（ｎ＋１）２に印加される電圧は消去や書込み時に比べ小さく、読出し用ビット線制御トランジスタＭ（ｎ＋１）１，Ｍ（ｎ＋１）２は、ほとんど劣化しないため、一つのビット線ＢＬ１，ＢＬ２に接続する読出し用ビット線制御トランジスタＭ（ｎ＋１）１，Ｍ（ｎ＋１）２は一つでよく、回路面積を小さくすることができる。   Since I is 1, the voltage applied to the bit line control transistors M (n + 1) 1 and M (n + 1) 2 at the time of reading is smaller than that at the time of erasing and writing, and the reading bit line control transistor M (n + 1) 1, M (n + 1) 2 hardly deteriorates, and therefore, one read bit line control transistor M (n + 1) 1, M (n + 1) 2 connected to one bit line BL1, BL2 may be one, and the circuit area is reduced. Can be small.

（第３の実施形態）
図９は、この発明の半導体記憶装置の第３の実施形態を示している。上記第１の実施形態と異なる点は、１番目のトランジスタＭ１１、Ｍ１２、・・・のゲートは、第１の書込み用ビット線電圧発生回路γＢＳＣ１に接続され、ｎ番目のトランジスタＭｎ１、Ｍｎ２、・・・のゲートは、第ｎの書込み用ビット線電圧発生回路γＢＳＣｎに接続され、（ｎ＋ｍ）番目のトランジスタＭ（ｎ＋ｍ）１、Ｍ（ｎ＋ｍ）２、・・・は、第ｍの消去用ビット線電圧選択回路γＢＳＣ（ｎ＋ｍ）に接続され、（ｎ＋ｍ＋Ｉ）番目のトランジスタＭ（ｎ＋ｍ＋Ｉ）１、Ｍ（ｎ＋ｍ＋Ｉ）２、・・・は、第Ｉの読出し用ビット線電圧選択回路γＢＳＣ（ｎ＋ｍ＋Ｉ）に接続されている。 (Third embodiment)
FIG. 9 shows a third embodiment of the semiconductor memory device of the present invention. The difference from the first embodiment is that the gates of the first transistors M11, M12,... Are connected to the first write bit line voltage generation circuit γBSC1, and the nth transistors Mn1, Mn2,. .. Are connected to the nth write bit line voltage generation circuit γBSCn, and the (n + m) th transistor M (n + m) 1, M (n + m) 2,. The (n + m + I) th transistor M (n + m + I) 1, M (n + m + I) 2,... Connected to the line voltage selection circuit γBSC (n + m) is connected to the I-th read bit line voltage selection circuit γBSC (n + m + I). It is connected.

要するに、この発明の半導体記憶装置では、複数（つまり、ｎ個（ｎは整数：ｎ＞１））の不揮発性メモリセルＭＣ１１、・・・ＭＣｎ１の両端のそれぞれに第１のビット線ＢＬ１および第２のビット線ＢＬ２が接続されている。   In short, in the semiconductor memory device of the present invention, a plurality of (that is, n (n is an integer: n> 1)) nonvolatile memory cells MC11,. Two bit lines BL2 are connected.

上記第１のビット線ＢＬ１には、一方向に順番に並んで配置された第１群の（ｎ＋ｍ＋Ｉ）個（ｎ，ｍ，Ｉは整数：ｎ，ｍ，Ｉ≧１）のトランジスタＭ１１、Ｍ２１、・・・Ｍ（ｎ＋ｍ＋Ｉ）１のそれぞれの一方の入出力端子が、並列に接続されている。上記第１群の（ｎ＋ｍ＋Ｉ）個のトランジスタＭ１１、Ｍ２１、・・・Ｍ（ｎ＋ｍ＋Ｉ）１のそれぞれの他方の入出力端子は、第１のビット線電圧発生回路１０７に、並列に接続されている。   The first bit line BL1 includes a first group of (n + m + I) (n, m, I are integers: n, m, I ≧ 1) transistors M11, M21 arranged in order in one direction. ..., one input / output terminal of each of M (n + m + I) 1 is connected in parallel. The other input / output terminals of the (n + m + I) transistors M11, M21,... M (n + m + I) 1 in the first group are connected in parallel to the first bit line voltage generation circuit 107. .

上記第２のビット線ＢＬ２には、一方向に順番に並んで配置された第２群の（ｎ＋ｍ＋Ｉ）個（ｎ，ｍ，Ｉは整数：ｎ，ｍ，Ｉ≧１）のトランジスタＭ１２、Ｍ２２、・・・Ｍ（ｎ＋ｍ＋Ｉ）２のそれぞれの一方の入出力端子が、並列に接続されている。上記第２群の（ｎ＋ｍ＋Ｉ）個のトランジスタＭ１２、Ｍ２２、・・・Ｍ（ｎ＋ｍ＋Ｉ）２のそれぞれの他方の入出力端子は、第２のビット線電圧発生回路１０８に、並列に接続されている。   On the second bit line BL2, a second group of (n + m + I) (n, m, I are integers: n, m, I ≧ 1) transistors M12, M22 arranged in order in one direction. ..., one input / output terminal of M (n + m + I) 2 is connected in parallel. The other input / output terminals of the (n + m + I) transistors M12, M22,... M (n + m + I) 2 in the second group are connected in parallel to the second bit line voltage generation circuit 108. .

上記第１群の１番目からｎ番目までのトランジスタＭ１１、Ｍ２１、・・・Ｍｎ１のそれぞれのゲートと、上記第２群の１番目からｎ番目までのトランジスタＭ１２、Ｍ２２、・・・Ｍｎ２のそれぞれのゲートとは、一方向に並んで配置されたｎ個の書込み用ビット線選択回路γＢＳＣ１、・・・γＢＳＣｎのそれぞれに、接続されている。一の上記書込み用ビット線選択回路γＢＳＣ１、・・・γＢＳＣｎと、この一の書込み用ビット線選択回路γＢＳＣ１、・・・γＢＳＣｎに接続される上記第１群の一のトランジスタＭ１１、Ｍ２１、・・・Ｍｎ１および上記第２群の一のトランジスタＭ１２、Ｍ２２、・・・Ｍｎ２とは、一方向から数えて同一番目に位置している。   Each of the first to nth transistors M11, M21,... Mn1 of the first group and each of the first to nth transistors M12, M22,. Are connected to each of n write bit line selection circuits γBSC1,... ΓBSCn arranged side by side in one direction. ... ΓBSCn and the first group of transistors M11, M21 connected to the one write bit line selection circuit γBSCn,. Mn1 and the second group of transistors M12, M22,... Mn2 are located at the same position as counted from one direction.

上記第１群の（ｎ＋１）番目から（ｎ＋ｍ）番目までのトランジスタＭ（ｎ＋１）１、Ｍ２１、・・・Ｍ（ｎ＋ｍ）１のそれぞれのゲートと、上記第２群の（ｎ＋１）番目から（ｎ＋ｍ）番目までのトランジスタＭ（ｎ＋１）２、Ｍ２２、・・・Ｍ（ｎ＋ｍ）２のそれぞれのゲートとは、一方向に並んで配置されたｍ個の消去用ビット線選択回路γＢＳＣ（ｎ＋ｍ）のそれぞれに、接続されている。一の上記消去用ビット線選択回路γＢＳＣ（ｎ＋ｍ）と、この一の消去用ビット線選択回路γＢＳＣ（ｎ＋ｍ）に接続される上記第１群の一のトランジスタＭ（ｎ＋１）１、Ｍ２１、・・・Ｍ（ｎ＋ｍ）１および上記第２群の一のトランジスタＭ（ｎ＋１）２、Ｍ２２、・・・Ｍ（ｎ＋ｍ）２とは、一方向から数えて同一番目に位置している。   The gates of the (n + 1) th to (n + m) th transistors M (n + 1) 1, M21,... M (n + m) 1 in the first group and the (n + 1) th to (n + 1) th in the second group ( The n + m) -th transistors M (n + 1) 2, M22,... M (n + m) 2 have m erasing bit line selection circuits γBSC (n + m) arranged in one direction. Connected to each. One erasing bit line selection circuit γBSC (n + m) and the first group of transistors M (n + 1) 1, M21,... Connected to the one erasing bit line selection circuit γBSC (n + m) M (n + m) 1 and the second group of transistors M (n + 1) 2, M22,... M (n + m) 2 are located at the same position as counted from one direction.

上記第１群の（ｎ＋ｍ＋１）番目から（ｎ＋ｍ＋Ｉ）番目までのトランジスタＭ（ｎ＋ｍ＋１）１、Ｍ２１、・・・Ｍ（ｎ＋ｍ＋Ｉ）１のそれぞれのゲートと、上記第２群の（ｎ＋ｍ＋１）番目から（ｎ＋ｍ＋Ｉ）番目までのトランジスタＭ（ｎ＋ｍ＋１）２、Ｍ２２、・・・Ｍ（ｎ＋ｍ＋Ｉ）２のそれぞれのゲートとは、一方向に並んで配置されたＩ個の読出し用ビット線選択回路γＢＳＣ（ｎ＋ｍ＋Ｉ）のそれぞれに、接続されている。一の上記読出し用ビット線選択回路γＢＳＣ（ｎ＋ｍ＋Ｉ）と、この一の読出し用ビット線選択回路γＢＳＣ（ｎ＋ｍ＋Ｉ）に接続される上記第１群の一のトランジスタＭ（ｎ＋ｍ＋１）１、Ｍ２１、・・・Ｍ（ｎ＋ｍ＋Ｉ）１および上記第２群の一のトランジスタＭ（ｎ＋ｍ＋１）２、Ｍ２２、・・・Ｍ（ｎ＋ｍ＋Ｉ）２とは、一方向から数えて同一番目に位置している。   The gates of the (n + m + 1) th to (n + m + I) th transistors M (n + m + 1) 1, M21,... M (n + m + I) 1 of the first group and the (n + m + 1) th to (n + m + 1) th of the second group. The (N + m + I) th transistors M (n + m + 1) 2, M22,... M (n + m + I) 2 have I read bit line selection circuits γBSC (n + m + I) arranged in one direction. Connected to each. One read bit line selection circuit γBSC (n + m + I) and the first group of transistors M (n + m + 1) 1, M21 connected to the one read bit line selection circuit γBSC (n + m + I),. M (n + m + I) 1 and the second group of transistors M (n + m + 1) 2, M22,... M (n + m + I) 2 are located at the same position as counted from one direction.

この第３の実施形態の半導体記憶装置は、上記第１の実施形態と同様の書込み、消去や読出し動作を行う。上記第１の実施形態と異なる点は、例えば、書込みを、１番目のトランジスタＭ１１、Ｍ１２、・・・を用いて一定回数行うと、次回以降の書込みには、２番目のトランジスタＭ２１、Ｍ２２、・・・を使用し、２番目のトランジスタＭ２１、Ｍ２２、・・・をある一定回数使用すると、次回から、３番目のトランジスタＭ３１、Ｍ３２、・・・を使用し、この操作を繰り返す。   The semiconductor memory device according to the third embodiment performs the same write, erase and read operations as those of the first embodiment. The difference from the first embodiment is that, for example, when writing is performed a certain number of times using the first transistors M11, M12,..., The second transistors M21, M22,. When the second transistors M21, M22,... Are used a certain number of times, the third transistors M31, M32,.

消去時には、（ｎ＋１）番目のトランジスタＭ（ｎ＋１）１、Ｍ（ｎ＋１）２、・・・を用いて一定回数行うと、次回以降の消去には、（ｎ＋２）番目のトランジスタＭ（ｎ＋２）１、Ｍ（ｎ＋２）２、・・・を使用し、（ｎ＋２）番目のトランジスタＭ（ｎ＋２）１、Ｍ（ｎ＋２）２、・・・をある一定回数使用すると、次回から、（ｎ＋３）番目のトランジスタＭ（ｎ＋３）１、Ｍ（ｎ＋３）２、・・・を使用し、この操作を繰り返す。   At the time of erasing, if performing a certain number of times using the (n + 1) th transistor M (n + 1) 1, M (n + 1) 2,..., The (n + 2) th transistor M (n + 2) 1 , M (n + 2) 2,... And (n + 2) th transistor M (n + 2) 1, M (n + 2) 2,. This operation is repeated using the transistors M (n + 3) 1, M (n + 3) 2,.

読出し時には、（ｎ＋ｍ＋１）番目のトランジスタＭ（ｎ＋ｍ＋１）１、Ｍ（ｎ＋ｍ＋１）２、・・・を用いて一定回数行うと、次回以降の読出しには、（ｎ＋ｍ＋２）番目のトランジスタＭ（ｎ＋ｍ＋２）１、Ｍ（ｎ＋ｍ＋２）２、・・・を使用し、（ｎ＋ｍ＋２）番目のトランジスタＭ（ｎ＋ｍ＋２）１、Ｍ（ｎ＋ｍ＋２）２、・・・をある一定回数使用すると、次回から、（ｎ＋ｍ＋３）番目のトランジスタＭ（ｎ＋ｍ＋３）１、Ｍ（ｎ＋ｍ＋３）２、・・・を使用し、この操作を繰り返す。   When reading is performed a certain number of times using the (n + m + 1) th transistor M (n + m + 1) 1, M (n + m + 1) 2,..., The (n + m + 2) th transistor M (n + m + 2) 1 is used for the subsequent reading. , M (n + m + 2) 2,... And (n + m + 2) th transistor M (n + m + 2) 1, M (n + m + 2) 2,. This operation is repeated using transistors M (n + m + 3) 1, M (n + m + 3) 2,.

書込み用ビット線電圧制御トランジスタ、消去用ビット線電圧制御トランジスタおよび読出し用ビット線電圧制御トランジスタをそれぞれ分けるため、書込みのトランジスタと消去用のトランジスタおよび読出し用のトランジスタの寸法をそれぞれ変えることができる。   Since the write bit line voltage control transistor, the erase bit line voltage control transistor, and the read bit line voltage control transistor are separated, the dimensions of the write transistor, the erase transistor, and the read transistor can be changed.

また、読出し時には、大きな電圧がトランジスタに印加されず、トランジスタの劣化はほとんど起きないため、Ｉを１として、トランジスタＭ（ｎ＋ｍ＋１）１、Ｍ（ｎ＋ｍ＋１）２、・・・を使用し続けることができ、回路面積を減らすことができる。   Further, at the time of reading, a large voltage is not applied to the transistor and the transistor hardly deteriorates, so that I is set to 1 and the transistors M (n + m + 1) 1, M (n + m + 1) 2,. The circuit area can be reduced.

また、消去時に大きな駆動電流が流れないあるいはあまりトランジスタが劣化しない方法を用いると、ｍを１として、トランジスタＭ（ｎ＋１）１、Ｍ（ｎ＋１）２、・・・を使用し続けることができ、回路面積を減らすことができる。   Further, if a method in which a large drive current does not flow at the time of erasure or the transistor does not deteriorate so much is used, the transistor M (n + 1) 1, M (n + 1) 2,. The circuit area can be reduced.

また、書込み時にあまりトランジスタが劣化しなければ、ｎを１として、トランジスタＭ１１、Ｍ１２、・・・を使用し続けることができ、回路面積を減らすことができる。   Further, if the transistor does not deteriorate much at the time of writing, n can be set to 1, and the transistors M11, M12,... Can be used continuously, and the circuit area can be reduced.

上記構成の半導体記憶装置によれば、複数の不揮発性メモリセルＭＣ１１、・・・ＭＣｎ１の両端のそれぞれに第１のビット線ＢＬ１および第２のビット線ＢＬ２が接続され、上記第１のビット線ＢＬ１には、第１群の（ｎ＋ｍ＋Ｉ）個（ｎ，ｍ，Ｉは整数：ｎ，ｍ，Ｉ≧１）のトランジスタＭ１１、Ｍ２１、・・・Ｍ（ｎ＋ｍ＋Ｉ）１のそれぞれの一方の入出力端子が、並列に接続され、上記第２のビット線ＢＬ２には、第２群の（ｎ＋ｍ＋Ｉ）個（ｎ，ｍ，Ｉは整数：ｎ，ｍ，Ｉ≧１）のトランジスタＭ１２、Ｍ２２、・・・Ｍ（ｎ＋ｍ＋Ｉ）２のそれぞれの一方の入出力端子が、並列に接続され、上記第１群の１番目からｎ番目までのトランジスタＭ１１、Ｍ２１、・・・Ｍｎ１のそれぞれのゲートと、上記第２群の１番目からｎ番目までのトランジスタＭ１２、Ｍ２２、・・・Ｍｎ２のそれぞれのゲートとは、ｎ個の書込み用ビット線選択回路γＢＳＣ１、・・・γＢＳＣｎのそれぞれに、接続され、上記第１群の（ｎ＋１）番目から（ｎ＋ｍ）番目までのトランジスタＭ（ｎ＋１）１、Ｍ２１、・・・Ｍ（ｎ＋ｍ）１のそれぞれのゲートと、上記第２群の（ｎ＋１）番目から（ｎ＋ｍ）番目までのトランジスタＭ（ｎ＋１）２、Ｍ２２、・・・Ｍ（ｎ＋ｍ）２のそれぞれのゲートとは、ｍ個の消去用ビット線選択回路γＢＳＣ（ｎ＋ｍ）のそれぞれに、接続され、上記第１群の（ｎ＋ｍ＋１）番目から（ｎ＋ｍ＋Ｉ）番目までのトランジスタＭ（ｎ＋ｍ＋１）１、Ｍ２１、・・・Ｍ（ｎ＋ｍ＋Ｉ）１のそれぞれのゲートと、上記第２群の（ｎ＋ｍ＋１）番目から（ｎ＋ｍ＋Ｉ）番目までのトランジスタＭ（ｎ＋ｍ＋１）２、Ｍ２２、・・・Ｍ（ｎ＋ｍ＋Ｉ）２のそれぞれのゲートとは、Ｉ個の読出し用ビット線選択回路γＢＳＣ（ｎ＋ｍ＋Ｉ）のそれぞれに、接続されているので、書込み時にビット線の電圧制御の上記第１群の１番目のトランジスタＭ１１および上記第２群の１番目のトランジスタＭ１２に高電圧がかかり、複数回の書込みの後、上記第１群の１番目のトランジスタＭ１１および上記第２群の１番目のトランジスタＭ１２のゲート絶縁膜が劣化しても、次回の書込みから、上記第１群の２番目のトランジスタＭ２１および上記第２群の２番目のトランジスタＭ２２を使用することで、劣化の起こっていないトランジスタを使うことができる。   According to the semiconductor memory device having the above configuration, the first bit line BL1 and the second bit line BL2 are connected to both ends of the plurality of nonvolatile memory cells MC11,. BL1 has one input / output of each of (n + m + I) transistors M11, M21,... M (n + m + I) 1 of (n + m + I) (n, m, I are integers: n, m, I ≧ 1). Terminals are connected in parallel, and the second bit line BL2 has (n + m + I) (n, m, I are integers: n, m, I ≧ 1) transistors M12, M22,. .. One input / output terminal of each of M (n + m + I) 2 is connected in parallel, and the gates of the first to nth transistors M11, M21,. 1st to nth in the second group .., Mn2 are connected to n write bit line selection circuits γBSC1,... ΓBSCn, respectively, and the (n + 1) th of the first group is connected to the gates of the transistors M12, M22,. The gates of the (n + m) th transistors M (n + 1) 1, M21,... M (n + m) 1, and the (n + 1) th to (n + m) th transistors M (n + 1) in the second group. 2, M22,... M (n + m) 2 is connected to each of the m erasing bit line selection circuits γBSC (n + m), and from the (n + m + 1) th of the first group ( The gates of the transistors M (n + m + 1) 1, M21,... M (n + m + I) 1 up to the (n + m + I) th and the (n + m + 1) th to (n + m +) of the second group. ) The gates of the transistors M (n + m + 1) 2, M22,... M (n + m + I) 2 are connected to the I read bit line selection circuits γBSC (n + m + I), respectively. A high voltage is applied to the first transistor M11 of the first group and the first transistor M12 of the second group for voltage control of the bit line at the time of writing, and the first group of the first group after a plurality of writings. Even if the gate insulating films of the transistor M11 and the first transistor M12 in the second group deteriorate, the second transistor M21 in the first group and the second transistor M22 in the second group from the next writing. By using the transistor, it is possible to use a transistor which has not deteriorated.

そして、トランジスタの変更をｎ回繰り返すことができ、常に劣化の起こっていないあるいはほとんど劣化していないトランジスタを使用することができる。また、一度でも書込み時に使用されたトランジスタを、次回以降の書込みに使用しなければ、常に劣化していないビット線電圧制御回路を使用することができる。なお、消去や読出しの作業においても、同様である。   The change of the transistor can be repeated n times, and a transistor that is not deteriorated or hardly deteriorated can be used. In addition, a bit line voltage control circuit that is not always deteriorated can be used unless the transistor used at the time of writing is used for the next and subsequent writing. The same applies to the erasing and reading operations.

さらに、読出し専用のビット線電圧制御トランジスタＭ（ｎ＋ｍ＋１）１、Ｍ２１、・・・Ｍ（ｎ＋ｍ＋Ｉ）１，Ｍ（ｎ＋ｍ＋１）２、Ｍ２２、・・・Ｍ（ｎ＋ｍ＋Ｉ）２、書込み専用のビット線電圧制御トランジスタＭ１１、Ｍ２１、・・・Ｍｎ１，Ｍ１２、Ｍ２２、・・・Ｍｎ２および消去専用のビット線電圧制御トランジスタＭ（ｎ＋１）１、Ｍ２１、・・・Ｍ（ｎ＋ｍ）１，Ｍ（ｎ＋１）２、Ｍ２２、・・・Ｍ（ｎ＋ｍ）２を用いることで、それぞれのトランジスタの寸法を独立に設計できるため、メモリの印加電圧とそれぞれのトランジスタの電圧降下を簡単に制御することができる。   Further, read-only bit line voltage control transistors M (n + m + 1) 1, M21,... M (n + m + I) 1, M (n + m + 1) 2, M22,... M (n + m + I) 2, write-only bit line voltage Control transistors M11, M21, ... Mn1, M12, M22, ... Mn2 and bit line voltage control transistors M (n + 1) 1, M21, ... M (n + m) 1, M (n + 1) 2 dedicated to erasure , M22,..., M (n + m) 2, the dimensions of each transistor can be designed independently, so that the applied voltage of the memory and the voltage drop of each transistor can be easily controlled.

また、Ｉは、１であるので、読出し時にはビット線制御トランジスタＭ（ｎ＋ｍ＋１）１，Ｍ（ｎ＋ｍ＋１）２に印加される電圧は消去や書込み時に比べ小さく、読出し用ビット線制御トランジスタＭ（ｎ＋ｍ＋１）１，Ｍ（ｎ＋ｍ＋１）２は、ほとんど劣化しないため、一つのビット線ＢＬ１，ＢＬ２に接続する読出し用ビット線制御トランジスタＭ（ｎ＋ｍ＋１）１，Ｍ（ｎ＋ｍ＋１）２は一つでも、ほとんど劣化していない読出し用ビット線制御トランジスタＭ（ｎ＋ｍ＋１）１，Ｍ（ｎ＋ｍ＋１）２を使用することができ、回路面積を小さくすることができる。   Since I is 1, the voltage applied to the bit line control transistors M (n + m + 1) 1 and M (n + m + 1) 2 at the time of reading is smaller than that at the time of erasing and writing, and the reading bit line control transistor M (n + m + 1). 1, M (n + m + 1) 2 hardly deteriorates, so even one read bit line control transistor M (n + m + 1) 1, M (n + m + 1) 2 connected to one bit line BL1, BL2 is almost deteriorated. The read bit line control transistors M (n + m + 1) 1 and M (n + m + 1) 2 which are not present can be used, and the circuit area can be reduced.

また、ｍとＩは、１であるので、読出し時にはビット線制御トランジスタＭ（ｎ＋２）１，Ｍ（ｎ＋２）２に印加される電圧は消去や書込み時に比べ小さく、読出し用ビット線制御トランジスタＭ（ｎ＋２）１，Ｍ（ｎ＋２）２は、ほとんど劣化しないため、一つのビット線ＢＬ１，ＢＬ２に接続する読出し用ビット線制御トランジスタＭ（ｎ＋２）１，Ｍ（ｎ＋２）２は一つでも、ほとんど劣化していない読出し用ビット線制御トランジスタＭ（ｎ＋２）１，Ｍ（ｎ＋２）２を使用することができ、回路面積を小さくすることができる。   Since m and I are 1, the voltage applied to the bit line control transistors M (n + 2) 1 and M (n + 2) 2 at the time of reading is smaller than that at the time of erasing and writing, and the bit line control transistor M ( Since n + 2) 1 and M (n + 2) 2 hardly deteriorate, even if only one read bit line control transistor M (n + 2) 1 or M (n + 2) 2 connected to one bit line BL1 or BL2 is deteriorated. Unread read bit line control transistors M (n + 2) 1 and M (n + 2) 2 can be used, and the circuit area can be reduced.

また、消去時にあまりトランジスタＭ（ｎ＋１）１，Ｍ（ｎ＋１）２が劣化しない場合やソースとドレイン間に電流があまり流れない消去方法を選択すれば、一つのビット線ＢＬ１，ＢＬ２に接続する消去用ビット線制御トランジスタＭ（ｎ＋１）１，Ｍ（ｎ＋１）２は一つでも、劣化による消去への影響はあまりなく、回路面積を小さくすることができる。   If the transistors M (n + 1) 1 and M (n + 1) 2 are not deteriorated at the time of erasing or if an erasing method in which a current does not flow so much between the source and the drain is selected, the erasing connected to one bit line BL1 and BL2 is performed. Even if only one bit line control transistor M (n + 1) 1, M (n + 1) 2 is used, there is not much influence on erasure due to deterioration, and the circuit area can be reduced.

また、ｎとｍとＩは、１であるので、読出し時にはビット線制御トランジスタＭ３１，Ｍ３２に印加される電圧は消去や書込み時に比べ小さく、読出し用ビット線制御トランジスタＭ３１，Ｍ３２は、ほとんど劣化しないため、一つのビット線ＢＬ１，ＢＬ２に接続する読出し用ビット線制御トランジスタＭ３１，Ｍ３２は一つでも、ほとんど劣化していない読出し用ビット線制御トランジスタＭ３１，Ｍ３２を使用することができ、回路面積を小さくすることができる。   Since n, m, and I are 1, the voltage applied to the bit line control transistors M31 and M32 at the time of reading is smaller than that at the time of erasing and writing, and the reading bit line control transistors M31 and M32 are hardly deteriorated. Therefore, even if there is only one read bit line control transistor M31, M32 connected to one bit line BL1, BL2, the read bit line control transistors M31, M32 that are hardly deteriorated can be used, and the circuit area can be reduced. Can be small.

また、消去時にあまりトランジスタＭ２１，Ｍ２２が劣化しない場合やソースとドレイン間に電流があまり流れない消去方法を選択すれば、一つのビット線ＢＬ１，ＢＬ２に接続する消去用ビット線制御トランジスタＭ２１，Ｍ２２は一つでも、劣化による消去への影響はあまりなく、回路面積を小さくすることができる。   Further, when the transistors M21 and M22 are not deteriorated so much at the time of erasing or when an erasing method in which a current does not flow so much between the source and drain is selected, the erasing bit line control transistors M21 and M22 connected to one bit line BL1 and BL2 are selected. Even if there is one, there is not much influence on erasure due to deterioration, and the circuit area can be reduced.

また、書込みや消去で劣化したトランジスタＭ１１、Ｍ２１，Ｍ１２、Ｍ２２を読出し時に使用しないため、読出し時のビット線制御トランジスタＭ３１，Ｍ３２の特性劣化はほとんどなく、読出し時の信頼性が向上する。   Further, since the transistors M11, M21, M12, and M22 deteriorated by writing and erasing are not used at the time of reading, there is almost no deterioration in characteristics of the bit line control transistors M31 and M32 at the time of reading, and the reliability at the time of reading is improved.

（第４の実施形態）
図１０は、この発明の半導体記憶装置の第４の実施形態を示している。上記第１の実施形態と異なる点は、１番目のトランジスタＭ１１、Ｍ１２、・・・のゲートは、第１の書込み用ビット線電圧発生回路δＢＳＣ１に接続され、ｎ番目のトランジスタＭｎ１、Ｍｎ２、・・・のゲートは、第ｎの書込み用ビット線電圧発生回路δＢＳＣｎに接続され、（ｎ＋１）番目のトランジスタＭ（ｎ＋１）１、Ｍ（ｎ＋１）２、・・・は、第１の読出し用ビット線電圧選択回路δＢＳＣ（ｎ＋１）に接続され、Ｍ（ｎ＋Ｉ）１、Ｍ（ｎ＋Ｉ）２、・・・は、第Ｉの読出し用ビット線電圧選択回路δＢＳＣ（ｎ＋Ｉ）に接続されている。 (Fourth embodiment)
FIG. 10 shows a fourth embodiment of the semiconductor memory device of the present invention. The difference from the first embodiment is that the gates of the first transistors M11, M12,... Are connected to the first write bit line voltage generation circuit δBSC1, and the nth transistors Mn1, Mn2,. .. are connected to the nth write bit line voltage generation circuit δBSCn, and the (n + 1) th transistor M (n + 1) 1, M (n + 1) 2,. The line voltage selection circuit δBSC (n + 1) is connected, and M (n + I) 1, M (n + I) 2,... Are connected to the I-th read bit line voltage selection circuit δBSC (n + I).

要するに、この発明の半導体記憶装置では、複数（つまり、ｎ個（ｎは整数：ｎ＞１））の不揮発性メモリセルＭＣ１１、・・・ＭＣｎ１の両端のそれぞれに第１のビット線ＢＬ１および第２のビット線ＢＬ２が接続されている。   In short, in the semiconductor memory device of the present invention, a plurality of (that is, n (n is an integer: n> 1)) nonvolatile memory cells MC11,. Two bit lines BL2 are connected.

上記第１のビット線ＢＬ１には、一方向に順番に並んで配置された第１群の（ｎ＋Ｉ）個（ｎ，Ｉは整数：ｎ，Ｉ≧１）のトランジスタＭ１１、Ｍ２１、・・・Ｍ（ｎ＋Ｉ）１のそれぞれの一方の入出力端子が、並列に接続されている。上記第１群の（ｎ＋Ｉ）個のトランジスタＭ１１、Ｍ２１、・・・Ｍ（ｎ＋Ｉ）１のそれぞれの他方の入出力端子は、第１のビット線電圧発生回路１０７に、並列に接続されている。   The first bit line BL1 includes a first group of (n + I) (n, I is an integer: n, I ≧ 1) transistors M11, M21,... Arranged in order in one direction. One input / output terminal of each of M (n + I) 1 is connected in parallel. The other input / output terminals of the (n + I) transistors M11, M21,... M (n + I) 1 in the first group are connected in parallel to the first bit line voltage generation circuit 107. .

上記第２のビット線ＢＬ２には、一方向に順番に並んで配置された第２群の（ｎ＋Ｉ）個（ｎ，Ｉは整数：ｎ，Ｉ≧１）のトランジスタＭ１２、Ｍ２２、・・・Ｍ（ｎ＋Ｉ）２のそれぞれの一方の入出力端子が、並列に接続されている。上記第２群の（ｎ＋Ｉ）個のトランジスタＭ１２、Ｍ２２、・・・Ｍ（ｎ＋Ｉ）２のそれぞれの他方の入出力端子は、第２のビット線電圧発生回路１０８に、並列に接続されている。   On the second bit line BL2, a second group of (n + I) transistors (n, I are integers: n, I ≧ 1) transistors M12, M22,... Arranged in order in one direction. One input / output terminal of each of M (n + I) 2 is connected in parallel. The other input / output terminals of the second group (n + I) transistors M12, M22,... M (n + I) 2 are connected in parallel to the second bit line voltage generation circuit 108. .

上記第１群の１番目からｎ番目までのトランジスタＭ１１、Ｍ２１、・・・Ｍｎ１のそれぞれのゲートと、上記第２群の１番目からｎ番目までのトランジスタＭ１２、Ｍ２２、・・・Ｍｎ２のそれぞれのゲートとは、一方向に並んで配置されたｎ個の書込み用ビット線選択回路δＢＳＣ１、・・・δＢＳＣｎのそれぞれに、接続されている。一の上記書込み用ビット線選択回路δＢＳＣ１、・・・δＢＳＣｎと、この一の書込み用ビット線選択回路δＢＳＣ１、・・・δＢＳＣｎに接続される上記第１群の一のトランジスタＭ１１、Ｍ２１、・・・Ｍｎ１および上記第２群の一のトランジスタＭ１２、Ｍ２２、・・・Ｍｎ２とは、一方向から数えて同一番目に位置している。   Each of the first to nth transistors M11, M21,... Mn1 of the first group and each of the first to nth transistors M12, M22,. Are connected to each of n write bit line selection circuits δBSC1,... ΔBSCn arranged side by side in one direction. ... ΔBSCn and the first group of transistors M11, M21 connected to the one write bit line selection circuit δBSC1,. Mn1 and the second group of transistors M12, M22,... Mn2 are located at the same position as counted from one direction.

上記第１群の（ｎ＋１）番目から（ｎ＋Ｉ）番目までのトランジスタＭ（ｎ＋１）１、Ｍ２１、・・・Ｍ（ｎ＋Ｉ）１のそれぞれのゲートと、上記第２群の（ｎ＋１）番目から（ｎ＋Ｉ）番目までのトランジスタＭ（ｎ＋１）２、Ｍ２２、・・・Ｍ（ｎ＋Ｉ）２のそれぞれのゲートとは、一方向に並んで配置されたＩ個の読出し用ビット線選択回路δＢＳＣ（ｎ＋１）、・・・δＢＳＣ（ｎ＋Ｉ）のそれぞれに、接続されている。一の上記読出し用ビット線選択回路δＢＳＣ（ｎ＋１）、・・・δＢＳＣ（ｎ＋Ｉ）と、この一の読出し用ビット線選択回路δＢＳＣ（ｎ＋１）、・・・δＢＳＣ（ｎ＋Ｉ）に接続される上記第１群の一のトランジスタＭ（ｎ＋１）１、Ｍ２１、・・・Ｍ（ｎ＋Ｉ）１および上記第２群の一のトランジスタＭ（ｎ＋１）２、Ｍ２２、・・・Ｍ（ｎ＋Ｉ）２とは、一方向から数えて同一番目に位置している。   Each of the gates of the (n + 1) th to (n + I) th transistors M (n + 1) 1, M21,... M (n + I) 1 in the first group, and (n + 1) th to (n + 1) th in the second group ( The gates of the n + I) -th transistors M (n + 1) 2, M22,... M (n + I) 2 are I read bit line selection circuits δBSC (n + 1) arranged in one direction. ,..., ΔBSC (n + I). One read bit line selection circuit δBSC (n + 1),... ΔBSC (n + I) and the first read bit line selection circuit δBSC (n + 1),. A group of transistors M (n + 1) 1, M21,... M (n + I) 1 and the second group of transistors M (n + 1) 2, M22,. It is located at the same position from one direction.

この第４の実施形態の半導体記憶装置は、上記第１の実施形態と同様の書込みや読出し動作を行う。上記第１の実施形態と異なる点は、この第４の実施形態は、ＯＴＰ（Ｏｎｅ Ｔｉｍｅ Ｐｒｏｇｒａｍ）半導体記憶装置であり、消去は行わない。   The semiconductor memory device according to the fourth embodiment performs the same write and read operations as those of the first embodiment. The fourth embodiment is different from the first embodiment in that the fourth embodiment is an OTP (One Time Program) semiconductor memory device and does not perform erasure.

書込みを１番目のトランジスタＭ１１、Ｍ１２、・・・を用いて一定回数行うと、次回以降の書込みには、２番目のトランジスタＭ２１、Ｍ２２、・・・を使用し、２番目のトランジスタＭ２１、Ｍ２２、・・・をある一定回数使用すると、次回から、３番目のトランジスタＭ３１、Ｍ３２、・・・を使用し、この操作を繰り返す。   When writing is performed a certain number of times using the first transistors M11, M12,..., The second transistors M21, M22,. ,... Are used a certain number of times, the third transistor M31, M32,.

読出し時には、（ｎ＋１）番目のトランジスタＭ（ｎ＋１）１、Ｍ（ｎ＋１）２、・・・を用いて一定回数行うと、次回以降の読出しには、（ｎ＋２）番目のトランジスタＭ（ｎ＋２）１、Ｍ（ｎ＋２）２、・・・を使用し、（ｎ＋２）番目のトランジスタＭ（ｎ＋２）１、Ｍ（ｎ＋２）２、・・・Ｍ（ｎ＋２）ｎをある一定回数使用すると、次回から、（ｎ＋３）番目のトランジスタＭ（ｎ＋３）１、Ｍ（ｎ＋３）２、・・・Ｍ（ｎ＋３）ｎを使用し、この操作を繰り返す。   When reading is performed a predetermined number of times using the (n + 1) -th transistor M (n + 1) 1, M (n + 1) 2,..., The (n + 2) -th transistor M (n + 2) 1 is used for the subsequent reading. , M (n + 2) 2,..., And using the (n + 2) th transistor M (n + 2) 1, M (n + 2) 2,. This operation is repeated using the (n + 3) th transistor M (n + 3) 1, M (n + 3) 2,... M (n + 3) n.

上記半導体記憶装置では、リテンションを行う際に書込みによって劣化したビット線電圧制御トランジスタを用いずに、ほとんど劣化の起こっていないトランジスタを使用することができる。   In the semiconductor memory device, a transistor that hardly deteriorates can be used without using a bit line voltage control transistor that has deteriorated due to writing at the time of retention.

さらに、書込み時に劣化したトランジスタを読出し時に使用することがなくなる。また、読出し時には大きな電圧がトランジスタに印加されず、トランジスタの劣化はほとんど起きないため、Ｉを１として、トランジスタＭ（ｎ＋１）１、Ｍ（ｎ＋１）２、・・・を使用し続けることができ、回路面積を減らすことができる。   Further, the transistor deteriorated at the time of writing is not used at the time of reading. In addition, since a large voltage is not applied to the transistor at the time of reading and the transistor hardly deteriorates, the transistor M (n + 1) 1, M (n + 1) 2,. The circuit area can be reduced.

また、書込み時にあまりトランジスタが劣化しなければ、ｎを１として、トランジスタＭ１１、Ｍ１２、・・・を使用し続けることができ、回路面積を減らすことができる。   Further, if the transistor does not deteriorate much at the time of writing, n can be set to 1, and the transistors M11, M12,... Can be used continuously, and the circuit area can be reduced.

上記構成の半導体記憶装置によれば、複数の不揮発性メモリセルＭＣ１１、・・・ＭＣｎ１の両端のそれぞれに第１のビット線ＢＬ１および第２のビット線ＢＬ２が接続され、上記第１のビット線ＢＬ１には、第１群の（ｎ＋Ｉ）個（ｎ，Ｉは整数：ｎ，Ｉ≧１）のトランジスタＭ１１、Ｍ２１、・・・Ｍ（ｎ＋Ｉ）１のそれぞれの一方の入出力端子が、並列に接続され、上記第２のビット線ＢＬ２には、第２群の（ｎ＋Ｉ）個（ｎ，Ｉは整数：ｎ，Ｉ≧１）のトランジスタＭ１２、Ｍ２２、・・・Ｍ（ｎ＋Ｉ）２のそれぞれの一方の入出力端子が、並列に接続され、上記第１群の１番目からｎ番目までのトランジスタＭ１１、Ｍ２１、・・・Ｍｎ１のそれぞれのゲートと、上記第２群の１番目からｎ番目までのトランジスタＭ１２、Ｍ２２、・・・Ｍｎ２のそれぞれのゲートとは、ｎ個の書込み用ビット線選択回路δＢＳＣ１、・・・δＢＳＣｎのそれぞれに、接続され、上記第１群の（ｎ＋１）番目から（ｎ＋Ｉ）番目までのトランジスタＭ（ｎ＋１）１、Ｍ２１、・・・Ｍ（ｎ＋Ｉ）１のそれぞれのゲートと、上記第２群の（ｎ＋１）番目から（ｎ＋Ｉ）番目までのトランジスタＭ（ｎ＋１）２、Ｍ２２、・・・Ｍ（ｎ＋Ｉ）２のそれぞれのゲートとは、Ｉ個の読出し用ビット線選択回路δＢＳＣ（ｎ＋１）、・・・δＢＳＣ（ｎ＋Ｉ）のそれぞれに、接続されているので、書込み時にビット線の電圧制御の上記第１群の１番目のトランジスタＭ１１および上記第２群の１番目のトランジスタＭ１２に高電圧がかかり、複数回の書込みの後、上記第１群の１番目のトランジスタＭ１１および上記第２群の１番目のトランジスタＭ１２のゲート絶縁膜が劣化しても、次回の書込みから、上記第１群の２番目のトランジスタＭ２１および上記第２群の２番目のトランジスタＭ２２を使用することで、劣化の起こっていないトランジスタを使うことができる。   According to the semiconductor memory device having the above configuration, the first bit line BL1 and the second bit line BL2 are connected to both ends of the plurality of nonvolatile memory cells MC11,. One input / output terminal of each of (n + I) (n, I is an integer: n, I ≧ 1) transistors M11, M21,... M (n + I) 1 is connected in parallel to BL1. The second bit line BL2 is connected to the second group of (n + I) (n, I are integers: n, I ≧ 1) transistors M12, M22,... M (n + I) 2 Each one input / output terminal is connected in parallel, and each of the first to nth transistors M11, M21,... Mn1 of the first group and the first to nth of the second group. Transistors M12 and M22 up to ... each gate of Mn2 is connected to each of n write bit line selection circuits δBSC1, ... δBSCn, and the (n + 1) th to (n + I) th transistors of the first group M (n + 1) 1, M21,... M (n + I) 1, and the (n + 1) th to (n + I) th transistors M (n + 1) 2, M22,. Since each gate of M (n + I) 2 is connected to each of I read bit line selection circuits δBSC (n + 1),... ΔBSC (n + I), voltage control of the bit line at the time of writing is performed. A high voltage is applied to the first transistor M11 of the first group and the first transistor M12 of the second group, and after a plurality of writings, the first transistor M1 of the first group. 11 and even if the gate insulating film of the first transistor M12 of the second group deteriorates, the second transistor M21 of the first group and the second transistor M22 of the second group are used from the next writing. By doing so, a transistor which has not deteriorated can be used.

そして、トランジスタの変更をｎ回繰り返すことができ、常に劣化の起こっていないあるいはほとんど劣化していないトランジスタを使用することができる。また、一度でも書込み時に使用されたトランジスタを、次回以降の書込みに使用しなければ、常に劣化していないビット線電圧制御回路を使用することができる。なお、読出しの作業においても、同様である。   The change of the transistor can be repeated n times, and a transistor that is not deteriorated or hardly deteriorated can be used. In addition, a bit line voltage control circuit that is not always deteriorated can be used unless the transistor used at the time of writing is used for the next and subsequent writing. The same applies to the reading operation.

さらに、読出し専用のビット線電圧制御トランジスタＭ（ｎ＋１）１、Ｍ２１、・・・Ｍ（ｎ＋Ｉ）１，Ｍ（ｎ＋１）２、Ｍ２２、・・・Ｍ（ｎ＋Ｉ）２を用いることで、書込み用のビット線電圧制御トランジスタＭ１１、Ｍ２１、・・・Ｍｎ１，Ｍ１２、Ｍ２２、・・・Ｍｎ２と寸法を変えることができ、読出し時のビット線電圧制御トランジスタＭ（ｎ＋１）１、Ｍ２１、・・・Ｍ（ｎ＋Ｉ）１，Ｍ（ｎ＋１）２、Ｍ２２、・・・Ｍ（ｎ＋Ｉ）２の電圧降下を簡単に制御することができる。   Further, read-only bit line voltage control transistors M (n + 1) 1, M21,... M (n + I) 1, M (n + 1) 2, M22,. The bit line voltage control transistors M11, M21,... Mn1, M12, M22,... Mn2 can be changed in size, and the bit line voltage control transistors M (n + 1) 1, M21,. The voltage drop of M (n + I) 1, M (n + 1) 2, M22,... M (n + I) 2 can be easily controlled.

また、ＯＴＰ（Ｏｎｅ Ｔｉｍｅ Ｐｒｏｇｒａｍ）メモリセルで書込みに使用したトランジスタＭ１１、Ｍ２１、・・・Ｍｎ１，Ｍ１２、Ｍ２２、・・・Ｍｎ２とは別のトランジスタＭ（ｎ＋１）１、Ｍ２１、・・・Ｍ（ｎ＋Ｉ）１，Ｍ（ｎ＋１）２、Ｍ２２、・・・Ｍ（ｎ＋Ｉ）２を読出しに使用できるため、劣化していないトランジスタＭ（ｎ＋１）１、Ｍ２１、・・・Ｍ（ｎ＋Ｉ）１，Ｍ（ｎ＋１）２、Ｍ２２、・・・Ｍ（ｎ＋Ｉ）２を読出しに使用できる。また、リフレッシュする際に劣化したトランジスタを使用せずに、書込みを行うことができる。   Further, transistors M11, M21,... Mn1, M12, M22,... Mn2 used for writing in the OTP (One Time Program) memory cell are different transistors M (n + 1) 1, M21,. Since (n + I) 1, M (n + 1) 2, M22,... M (n + I) 2 can be used for reading, transistors M (n + 1) 1, M21,. M (n + 1) 2, M22,... M (n + I) 2 can be used for reading. In addition, writing can be performed without using a deteriorated transistor at the time of refresh.

また、Ｉは、１であるので、読出し時にはビット線制御トランジスタＭ（ｎ＋１）１，Ｍ（ｎ＋１）２に印加される電圧は消去や書込み時に比べ小さく、読出し用ビット線制御トランジスタＭ（ｎ＋１）１，Ｍ（ｎ＋１）２は、ほとんど劣化しないため、一つのビット線ＢＬ１，ＢＬ２に接続する読出し用ビット線制御トランジスタＭ（ｎ＋１）１，Ｍ（ｎ＋１）２は一つでよく、回路面積を小さくすることができる。   Since I is 1, the voltage applied to the bit line control transistors M (n + 1) 1 and M (n + 1) 2 at the time of reading is smaller than that at the time of erasing and writing, and the reading bit line control transistor M (n + 1) 1, M (n + 1) 2 hardly deteriorates, and therefore, one read bit line control transistor M (n + 1) 1, M (n + 1) 2 connected to one bit line BL1, BL2 may be one, and the circuit area is reduced. Can be small.

また、ｎとＩは、１であるので、読出し時にはビット線制御トランジスタＭ２１，Ｍ２２に印加される電圧は消去や書込み時に比べ小さく、読出し用ビット線制御トランジスタＭ２１，Ｍ２２は、ほとんど劣化しないため、一つのビット線ＢＬ１，ＢＬ２に接続する読出し用ビット線制御トランジスタＭ２１，Ｍ２２は一つでよく、回路面積を小さくすることができる。   Since n and I are 1, the voltage applied to the bit line control transistors M21 and M22 at the time of reading is smaller than that at the time of erasing and writing, and the reading bit line control transistors M21 and M22 hardly deteriorate. The number of read bit line control transistors M21 and M22 connected to one bit line BL1 and BL2 may be one, and the circuit area can be reduced.

また、書込みで劣化したトランジスタＭ１１，Ｍ１２を読出し時に使用しないため、読出し時のビット線制御トランジスタＭ２１，Ｍ２２の特性劣化はほとんどなく、読出し時の信頼性が向上する。   Further, since the transistors M11 and M12 deteriorated by writing are not used at the time of reading, there is almost no deterioration in characteristics of the bit line control transistors M21 and M22 at the time of reading, and the reliability at the time of reading is improved.

（第５の実施形態）
この発明の半導体記憶装置の第５の実施形態では、上記第１〜上記４の実施形態の何れか一つの上記半導体記憶装置を、ガラス基板上に低温ＴＦＴプロセスを用いて製造している。 (Fifth embodiment)
In the fifth embodiment of the semiconductor memory device of the present invention, the semiconductor memory device according to any one of the first to fourth embodiments is manufactured on a glass substrate by using a low temperature TFT process.

つまり、４００℃以下の低温ＴＦＴプロセスを用いて製造する。ガラス基板上に４００℃以下の低温ＴＦＴプロセスで作成された薄膜トランジスタは、薄膜トランジスタのゲート絶縁膜がＴＥＯＳ膜（Tetra ethoxysilane；テトラエトキシシラン；Si(OC2H5)4）であるために、薄膜トランジスタに高電圧を印加することによるゲート絶縁膜中への電荷の帯電やゲート絶縁膜の急激な劣化が起こる。   That is, it is manufactured using a low temperature TFT process of 400 ° C. or lower. A thin film transistor fabricated on a glass substrate by a low-temperature TFT process of 400 ° C. or lower has a high voltage applied to the thin film transistor because the gate insulating film of the thin film transistor is a TEOS film (Tetra ethoxysilane; Tetraethoxysilane; Si (OC2H5) 4). The application of charge causes charge in the gate insulating film and rapid deterioration of the gate insulating film.

そのため、書込み時に劣化した薄膜トランジスタを読出し時にビット線電圧を制御するために使用すると、十分な電流駆動力が得られない。また、メモリに書込み消去を繰り返すと、ビット線電圧を制御する薄膜トランジスタの電流駆動力が劣化していき、書込み時に薄膜トランジスタに大きな電圧が印加され、直列に配置されているメモリに印加される電圧が小さくなる。   Therefore, if a thin film transistor that has deteriorated during writing is used to control the bit line voltage during reading, sufficient current driving capability cannot be obtained. In addition, when writing and erasing are repeated in the memory, the current driving capability of the thin film transistor that controls the bit line voltage deteriorates, and a large voltage is applied to the thin film transistor during writing, and the voltage applied to the memory arranged in series is reduced. Get smaller.

この第５の実施形態では、ビット線制御トランジスタが劣化あるいは帯電すると別のビット線制御トランジスタを用いるため、トランジスタの劣化や帯電の影響をほとんど受けない。   In the fifth embodiment, when the bit line control transistor is deteriorated or charged, another bit line control transistor is used. Therefore, the transistor is hardly affected by deterioration or charging.

また、薄膜トランジスタは電流駆動力のばらつきが大きいため、ビット線電圧を制御する薄膜トランジスタに十分な電流駆動力がない場合がある。このような薄膜トランジスタがメモリと直列に並ぶと、書込み時にメモリに十分な電圧が印加されず、メモリウインドウが取れなくなる。   In addition, since the thin film transistor has a large variation in current driving capability, the thin film transistor that controls the bit line voltage may not have sufficient current driving capability. When such thin film transistors are arranged in series with the memory, a sufficient voltage is not applied to the memory during writing, and the memory window cannot be taken.

この第５の実施形態では、駆動力の低いビット線電圧制御トランジスタが選択され、書込みが十分に行われない場合、別のビット線電圧制御トランジスタを選択することができるため、メモリに十分に書き込むことができる。   In the fifth embodiment, when a bit line voltage control transistor with low driving power is selected and writing is not sufficiently performed, another bit line voltage control transistor can be selected, and thus sufficient writing is performed in the memory. be able to.

（第６の実施形態）
図１１は、この発明の電子機器としてのデジタルカメラを示すブロック図である。このデジタルカメラは、上記第１〜上記第４の実施形態の何れか一つの半導体記憶装置としての不揮発性メモリを備え、この不揮発性メモリに、撮影画像の記憶や、液晶パネルのばらつき補正値の記憶に用いている。 (Sixth embodiment)
FIG. 11 is a block diagram showing a digital camera as an electronic apparatus according to the present invention. The digital camera includes a non-volatile memory as one of the semiconductor storage devices according to any of the first to fourth embodiments. The non-volatile memory stores a captured image and a variation correction value of a liquid crystal panel. Used for memory.

このデジタルカメラ１１００では、操作者によりパワースイッチ１１０１がオンされると、電池１１０２から供給される電力が、ＤＣ／ＤＣコンバータ１１０３で、所定電圧に変圧されて、各部品に供給される。   In the digital camera 1100, when the power switch 1101 is turned on by the operator, the power supplied from the battery 1102 is transformed to a predetermined voltage by the DC / DC converter 1103 and supplied to each component.

レンズ１１１６から入った光は、ＣＣＤ１１１８で電流に変換され、Ａ／Ｄコンバータ１１２０でデジタル信号となり、映像処理部１１１０のデータバッファ１１１１に入力される。レンズ１１１６は、光学系駆動部１１１７により、駆動される。   Light entering from the lens 1116 is converted into current by the CCD 1118, converted into a digital signal by the A / D converter 1120, and input to the data buffer 1111 of the video processing unit 1110. The lens 1116 is driven by the optical system driving unit 1117.

データバッファ１１１１に入力された信号は、ＭＰＥＧ処理部１１１３で動画処理され、ビデオエンコーダ１１１４を経てビデオ信号となり、液晶ドライバ１１２１を経て、液晶パネル１１２２に表示される。   The signal input to the data buffer 1111 is processed by the MPEG processing unit 1113 to become a video signal through the video encoder 1114, and is displayed on the liquid crystal panel 1122 through the liquid crystal driver 1121.

このとき、液晶ドライバ１１２１は、内蔵の不揮発性メモリ１１１９のデータを用いて、液晶パネル１１２２のばらつき（例えば液晶パネル毎に異なる色合いのばらつきなど）を補正している。   At this time, the liquid crystal driver 1121 uses the data in the built-in nonvolatile memory 1119 to correct variations in the liquid crystal panel 1122 (for example, variations in hues that differ for each liquid crystal panel).

操作者によりシャッター１１０４が押下されると、データバッファ１１１１の情報が、ＪＰＥＧ処理部１１１２を経て静止画として処理され、不揮発性メモリ１１０８に記録される。   When the operator presses the shutter 1104, the information in the data buffer 1111 is processed as a still image via the JPEG processing unit 1112 and recorded in the nonvolatile memory 1108.

この不揮発性メモリ１１０８には、撮影画像情報の他、システムプログラム等も記録されている。ＤＲＡＭ１１０７は、ＣＰＵ１１０６や映像処理部１１１０の様々な処理過程で発生するデータの一時記憶用に利用される。   The nonvolatile memory 1108 records system programs and the like in addition to the captured image information. The DRAM 1107 is used for temporary storage of data generated in various processing steps of the CPU 1106 and the video processing unit 1110.

上記デジタルカメラの不揮発性メモリ１１０８、１１１９は、長期の保存に亘るデータの信頼性を高くする必要がある。また、他の電子機器では、例えば携帯電話機で用いられる不揮発性メモリ（フラッシュメモリ）は、画像データの保存の際に通信プロトコルを併せて記録するので、高度の信頼性が必要となる。   The nonvolatile memories 1108 and 1119 of the digital camera need to increase the reliability of data over long-term storage. In other electronic devices, for example, a non-volatile memory (flash memory) used in a cellular phone records a communication protocol when storing image data, and therefore requires a high degree of reliability.

ここで、本実施形態の不揮発性メモリ１１０８、１１１９は、書き換え動作を繰り返した後でも、エンデュランス劣化が小さく、正確にメモリセルの情報を読み出すことができる。   Here, the nonvolatile memories 1108 and 1119 of the present embodiment have little endurance degradation even after repeated rewrite operations, and can accurately read memory cell information.

つまり、上記不揮発性メモリ１１０８、１１１９として、上記第１〜上記第４の実施形態の何れか一つの半導体記憶装置を用いている。そして、表示装置としての液晶パネル１１２２は、上記不揮発性メモリ１１１９を備え、電子機器としてのデジタルカメラ１１００は、上記不揮発性メモリ１１０８、１１１９を備えている。   That is, as the nonvolatile memories 1108 and 1119, the semiconductor memory device according to any one of the first to fourth embodiments is used. A liquid crystal panel 1122 as a display device includes the nonvolatile memory 1119, and a digital camera 1100 as an electronic device includes the nonvolatile memories 1108 and 1119.

したがって、この発明の電子機器によれば、上記第１〜上記第４の実施形態の何れか一つの上記半導体記憶装置を備えているので、比較的簡単な構成によって、信頼性の高い電子機器が得られる。なお、上記電子機器は、デジタルカメラや携帯電話機に限られず、デジタル音声レコーダや音楽録音再生機器等のあらゆる電子機器に用いることができる。   Therefore, according to the electronic device of the present invention, since the semiconductor memory device according to any one of the first to fourth embodiments is provided, a highly reliable electronic device can be obtained with a relatively simple configuration. can get. The electronic device is not limited to a digital camera or a mobile phone, and can be used in any electronic device such as a digital audio recorder or a music recording / playback device.

また、この発明の表示装置によれば、上記第１〜上記第４の実施形態の何れか一つの上記半導体記憶装置を備えているので、比較的簡単な構成によって、例えば、液晶パネルのばらつき補正値の記憶装置を作ることができる。   In addition, according to the display device of the present invention, since the semiconductor memory device according to any one of the first to fourth embodiments is provided, the liquid crystal panel variation correction can be performed with a relatively simple configuration, for example. You can make a value store.

本発明の半導体記憶装置の第１実施形態を示す簡略構成図である。1 is a simplified configuration diagram showing a first embodiment of a semiconductor memory device of the present invention. メモリセルの実施例の一例を示す簡略構成図である。It is a simplified block diagram which shows an example of the Example of a memory cell. メモリセルの他の実施例の一例を示す簡略構成図である。It is a simplified block diagram which shows an example of the other Example of a memory cell. メモリセルの他の実施例の一例を示す簡略構成図である。It is a simplified block diagram which shows an example of the other Example of a memory cell. メモリセルの他の実施例の一例を示す簡略構成図である。It is a simplified block diagram which shows an example of the other Example of a memory cell. メモリセルの他の実施例の一例を示す簡略構成図である。It is a simplified block diagram which shows an example of the other Example of a memory cell. メモリセルの他の実施例の一例を示す簡略構成図である。It is a simplified block diagram which shows an example of the other Example of a memory cell. 本発明の半導体記憶装置の第２実施形態を示す簡略構成図である。It is a simplified block diagram which shows 2nd Embodiment of the semiconductor memory device of this invention. 本発明の半導体記憶装置の第３実施形態を示す簡略構成図である。It is a simplified block diagram which shows 3rd Embodiment of the semiconductor memory device of this invention. 本発明の半導体記憶装置の第４実施形態を示す簡略構成図である。It is a simplified block diagram which shows 4th Embodiment of the semiconductor memory device of this invention. 本発明の半導体記憶装置の第６実施形態を示す簡略構成図である。It is a simplified block diagram which shows 6th Embodiment of the semiconductor memory device of this invention.

符号の説明Explanation of symbols

１００ メモリセルアレイ
１０１ センスアンプ
１０２ ワード線電圧発生回路
１０７ 第１のビット線電圧発生回路
１０８ 第２のビット線電圧発生回路
１０９ 第３のビット線電圧発生回路
１１０ 第４のビット線電圧発生回路
２００、３００、４００、５００、６００、７００ メモリセル
２０１、３０１、４０１、５０１、６０１、７０１ 半導体基板
２０２、３０１、６０１ Ｐ型ウェル
２０３、３０３、４０３、５０３、６０３、７０３ トンネル絶縁膜
２０４、３０４、４０４、５０４、６０４、７０４ 電荷保持膜
２０５、３０５、４０５、５０５ 絶縁膜
２０６、３０６、４０６、５０６、６０６、７０６ ゲート電極
２０７a、３０７ａ、４０７ａ、５０７ａ、６０７ａ、７０７ａ 拡散領域
２０７b、３０７ｂ、４０７ｂ、５０７ｂ、６０７ｂ、７０７ｂ 拡散領域
３０８、５０８ フローティングゲート
４０９、５０９、７０９ Ｎ型ウェル
６１０ａ、７１０ａ 第１のメモリ機能体
７１０ｂ、７１０ｂ 第２のメモリ機能体
１１００ デジタルカメラ
１１０１ パワースイッチ
１１０２ 電池
１１０３ ＤＣ／ＤＣコンバータ
１１０４ シャッター
１１０６ ＣＰＵ
１１０７ ＤＲＡＭ
１１０８ 不揮発性メモリ
１１１０ 映像処理部
１１１１ データバッファ
１１１２ ＪＰＥＧ処理部
１１１３ ＭＰＥＧ処理部
１１１４ ビデオエンコーダ
１１１６ レンズ
１１１７ 光学系駆動部
１１１８ ＣＣＤ
１１１９ 不揮発性メモリ
１１２０ Ａ／Ｄコンバータ
１１２１ 液晶ドライバ
１１２２ 液晶パネル
ＭＣ１１〜ＭＣｎ１ メモリセル
ＢＬ１ 第１のビット線
ＢＬ２ 第２のビット線
Ｍ１１〜Ｍ（ｎ＋ｍ＋Ｉ）１ 第１群のトランジスタ
Ｍ１２〜Ｍ（ｎ＋ｍ＋Ｉ）２ 第２群のトランジスタ
αＢＳＣ１ 第１のビット選選択回路
αＢＳＣ２ 第２のビット線選択回路
αＢＳＣ３ 第３のビット線選択回路
αＢＳＣｎ 第ｎのビット線選択回路
βＢＳＣ１ 第１の書込み・消去用ビット線選択回路
βＢＳＣｎ 第ｎの書込み・消去用ビット線選択回路
βＢＳＣ（ｎ＋１） 第１の読出し用ビット線選択回路
βＢＳＣ（ｎ＋Ｉ） 第Ｉの読出し用ビット線選択回路
γＢＳＣ１ 第１の書込み用ビット線選択回路
γＢＳＣｎ 第ｎの書込み用ビット線選択回路
γＢＳＣ（ｎ＋ｍ） 第ｍの消去用ビット線選択回路
γＢＳＣ（ｎ＋ｍ＋Ｉ） 第Ｉの読出し用ビット線選択回路
δＢＳＣ１ 第１の書込み用ビット線選択回路
δＢＳＣｎ 第ｎの書込み用ビット線選択回路
δＢＳＣ（ｎ＋１） 第１の読出し用ビット線選択回路
δＢＳＣ（ｎ＋Ｉ） 第Ｉの読出し用ビット線選択回路 100 memory cell array 101 sense amplifier 102 word line voltage generation circuit 107 first bit line voltage generation circuit 108 second bit line voltage generation circuit 109 third bit line voltage generation circuit 110 fourth bit line voltage generation circuit 200 300, 400, 500, 600, 700 Memory cell 201, 301, 401, 501, 601, 701 Semiconductor substrate 202, 301, 601 P-type well 203, 303, 403, 503, 603, 703 Tunnel insulating film 204, 304, 404, 504, 604, 704 Charge retention film 205, 305, 405, 505 Insulating film 206, 306, 406, 506, 606, 706 Gate electrode 207a, 307a, 407a, 507a, 607a, 707a Diffusion region 207b, 307b, 407b 507 , 607b, 707b Diffusion region 308, 508 Floating gate 409, 509, 709 N-type well 610a, 710a First memory function body 710b, 710b Second memory function body 1100 Digital camera 1101 Power switch 1102 Battery 1103 DC / DC converter 1104 Shutter 1106 CPU
1107 DRAM
1108 Non-volatile memory 1110 Video processing unit 1111 Data buffer 1112 JPEG processing unit 1113 MPEG processing unit 1114 Video encoder 1116 Lens 1117 Optical system driving unit 1118 CCD
1119 Nonvolatile memory 1120 A / D converter 1121 Liquid crystal driver 1122 Liquid crystal panel MC11 to MCn1 Memory cell BL1 First bit line BL2 Second bit line M11 to M (n + m + I) 1 First group of transistors M12 to M (n + m + I) 2 Second group transistor αBSC1 First bit selection selection circuit αBSC2 Second bit line selection circuit αBSC3 Third bit line selection circuit αBSCn nth bit line selection circuit βBSC1 first write / erase bit line selection circuit βBSCn nth write / erase bit line selection circuit βBSC (n + 1) first read bit line selection circuit βBSC (n + I) first read bit line selection circuit γBSC1 first write bit line selection circuit γBSCn first n write bit line selection circuit γBSC n + m) m-th erase bit line selection circuit γBSC (n + m + I) I-th read bit line selection circuit δBSC1 first write bit-line selection circuit δBSCn n-th write bit line selection circuit δBSC (n + 1) first Read bit line selection circuit δBSC (n + I) I-th read bit line selection circuit

Claims (13)

複数の不揮発性メモリセルＭＣ１１、・・・ＭＣｎ１の両端のそれぞれに第１のビット線ＢＬ１および第２のビット線ＢＬ２が接続され、
上記第１のビット線ＢＬ１には、第１群のｎ個（ｎは整数：ｎ＞１）のトランジスタＭ１１、Ｍ２１、・・・Ｍｎ１のそれぞれの一方の入出力端子が、並列に接続され、
上記第１群のｎ個のトランジスタＭ１１、Ｍ２１、・・・Ｍｎ１のそれぞれの他方の入出力端子は、第１のビット線電圧発生回路に、並列に接続され、
上記第２のビット線ＢＬ２には、第２群のｎ個（ｎは整数：ｎ＞１）のトランジスタＭ１２、Ｍ２２、・・・Ｍｎ２のそれぞれの一方の入出力端子が、並列に接続され、
上記第２群のｎ個のトランジスタＭ１２、Ｍ２２、・・・Ｍｎ２のそれぞれの他方の入出力端子は、第２のビット線電圧発生回路に、並列に接続され、
上記第１群のｎ個のトランジスタＭ１１、Ｍ２１、・・・Ｍｎ１のそれぞれのゲートと、上記第２群のｎ個のトランジスタＭ１２、Ｍ２２、・・・Ｍｎ２のそれぞれのゲートとは、ｎ個のビット線選択回路αＢＳＣ１、・・・αＢＳＣｎのそれぞれに、接続されていることを特徴とする半導体記憶装置。 A first bit line BL1 and a second bit line BL2 are connected to both ends of the plurality of nonvolatile memory cells MC11,... MCn1,
One input / output terminal of each of n (n is an integer: n> 1) transistors M11, M21,... Mn1 is connected in parallel to the first bit line BL1.
The other input / output terminals of the n transistors M11, M21,... Mn1 of the first group are connected in parallel to the first bit line voltage generation circuit,
One input / output terminal of each of n (n is an integer: n> 1) transistors M12, M22,... Mn2 is connected in parallel to the second bit line BL2.
The other input / output terminals of the n transistors M12, M22,... Mn2 of the second group are connected in parallel to the second bit line voltage generation circuit,
Each of the gates of the n transistors M11, M21,... Mn1 of the first group and each of the gates of the n transistors M12, M22,. A semiconductor memory device connected to each of bit line selection circuits αBSC1,... ΑBSCn. 複数の不揮発性メモリセルＭＣ１１、・・・ＭＣｎ１の両端のそれぞれに第１のビット線ＢＬ１および第２のビット線ＢＬ２が接続され、
上記第１のビット線ＢＬ１には、第１群の（ｎ＋Ｉ）個（ｎ，Ｉは整数：ｎ，Ｉ≧１）のトランジスタＭ１１、Ｍ２１、・・・Ｍ（ｎ＋Ｉ）１のそれぞれの一方の入出力端子が、並列に接続され、
上記第１群の（ｎ＋Ｉ）個のトランジスタＭ１１、Ｍ２１、・・・Ｍ（ｎ＋Ｉ）１のそれぞれの他方の入出力端子は、第１のビット線電圧発生回路に、並列に接続され、
上記第２のビット線ＢＬ２には、第２群の（ｎ＋Ｉ）個（ｎ，Ｉは整数：ｎ，Ｉ≧１）のトランジスタＭ１２、Ｍ２２、・・・Ｍ（ｎ＋Ｉ）２のそれぞれの一方の入出力端子が、並列に接続され、
上記第２群の（ｎ＋Ｉ）個のトランジスタＭ１２、Ｍ２２、・・・Ｍ（ｎ＋Ｉ）２のそれぞれの他方の入出力端子は、第２のビット線電圧発生回路に、並列に接続され、
上記第１群の１番目からｎ番目までのトランジスタＭ１１、Ｍ２１、・・・Ｍｎ１のそれぞれのゲートと、上記第２群の１番目からｎ番目までのトランジスタＭ１２、Ｍ２２、・・・Ｍｎ２のそれぞれのゲートとは、ｎ個の書込み・消去用ビット線選択回路βＢＳＣ１、・・・βＢＳＣｎのそれぞれに、接続され、
上記第１群の（ｎ＋１）番目から（ｎ＋Ｉ）番目までのトランジスタＭ（ｎ＋１）１、Ｍ２１、・・・Ｍ（ｎ＋Ｉ）１のそれぞれのゲートと、上記第２群の（ｎ＋１）番目から（ｎ＋Ｉ）番目までのトランジスタＭ（ｎ＋１）２、Ｍ２２、・・・Ｍ（ｎ＋Ｉ）２のそれぞれのゲートとは、Ｉ個の読出し用ビット線選択回路βＢＳＣ（ｎ＋１）、・・・βＢＳＣ（ｎ＋Ｉ）のそれぞれに、接続されていることを特徴とする半導体記憶装置。 A first bit line BL1 and a second bit line BL2 are connected to both ends of the plurality of nonvolatile memory cells MC11,... MCn1,
The first bit line BL1 includes one (n + I) (n, I is an integer: n, I ≧ 1) transistors M11, M21,... M (n + I) 1 in the first group. I / O terminals are connected in parallel,
The other input / output terminals of the (n + I) transistors M11, M21,... M (n + I) 1 in the first group are connected in parallel to the first bit line voltage generation circuit.
The second bit line BL2 has one (n + I) (n, I is an integer: n, I ≧ 1) transistors M12, M22,... M (n + I) 2 in the second group. I / O terminals are connected in parallel,
The other input / output terminals of the second group of (n + I) transistors M12, M22,... M (n + I) 2 are connected in parallel to the second bit line voltage generation circuit,
Each of the first to nth transistors M11, M21,... Mn1 of the first group and each of the first to nth transistors M12, M22,. Are connected to each of n write / erase bit line selection circuits βBSC1,... ΒBSCn,
Each of the gates of the (n + 1) th to (n + I) th transistors M (n + 1) 1, M21,... M (n + I) 1 in the first group, and (n + 1) th to (n + 1) th in the second group ( The gates of the n + I) th transistors M (n + 1) 2, M22,... M (n + I) 2 are I read bit line selection circuits βBSC (n + 1),... βBSC (n + I) And a semiconductor memory device connected to each of the semiconductor memory devices. 請求項２に記載の半導体記憶装置において、
Ｉは、１であることを特徴とする半導体記憶装置。 The semiconductor memory device according to claim 2,
A semiconductor memory device, wherein I is 1. 複数の不揮発性メモリセルＭＣ１１、・・・ＭＣｎ１の両端のそれぞれに第１のビット線ＢＬ１および第２のビット線ＢＬ２が接続され、
上記第１のビット線ＢＬ１には、第１群の（ｎ＋ｍ＋Ｉ）個（ｎ，ｍ，Ｉは整数：ｎ，ｍ，Ｉ≧１）のトランジスタＭ１１、Ｍ２１、・・・Ｍ（ｎ＋ｍ＋Ｉ）１のそれぞれの一方の入出力端子が、並列に接続され、
上記第１群の（ｎ＋ｍ＋Ｉ）個のトランジスタＭ１１、Ｍ２１、・・・Ｍ（ｎ＋ｍ＋Ｉ）１のそれぞれの他方の入出力端子は、第１のビット線電圧発生回路に、並列に接続され、
上記第２のビット線ＢＬ２には、第２群の（ｎ＋ｍ＋Ｉ）個（ｎ，ｍ，Ｉは整数：ｎ，ｍ，Ｉ≧１）のトランジスタＭ１２、Ｍ２２、・・・Ｍ（ｎ＋ｍ＋Ｉ）２のそれぞれの一方の入出力端子が、並列に接続され、
上記第２群の（ｎ＋ｍ＋Ｉ）個のトランジスタＭ１２、Ｍ２２、・・・Ｍ（ｎ＋ｍ＋Ｉ）２のそれぞれの他方の入出力端子は、第２のビット線電圧発生回路に、並列に接続され、
上記第１群の１番目からｎ番目までのトランジスタＭ１１、Ｍ２１、・・・Ｍｎ１のそれぞれのゲートと、上記第２群の１番目からｎ番目までのトランジスタＭ１２、Ｍ２２、・・・Ｍｎ２のそれぞれのゲートとは、ｎ個の書込み用ビット線選択回路γＢＳＣ１、・・・γＢＳＣｎのそれぞれに、接続され、
上記第１群の（ｎ＋１）番目から（ｎ＋ｍ）番目までのトランジスタＭ（ｎ＋１）１、Ｍ２１、・・・Ｍ（ｎ＋ｍ）１のそれぞれのゲートと、上記第２群の（ｎ＋１）番目から（ｎ＋ｍ）番目までのトランジスタＭ（ｎ＋１）２、Ｍ２２、・・・Ｍ（ｎ＋ｍ）２のそれぞれのゲートとは、ｍ個の消去用ビット線選択回路γＢＳＣ（ｎ＋ｍ）のそれぞれに、接続され、
上記第１群の（ｎ＋ｍ＋１）番目から（ｎ＋ｍ＋Ｉ）番目までのトランジスタＭ（ｎ＋ｍ＋１）１、Ｍ２１、・・・Ｍ（ｎ＋ｍ＋Ｉ）１のそれぞれのゲートと、上記第２群の（ｎ＋ｍ＋１）番目から（ｎ＋ｍ＋Ｉ）番目までのトランジスタＭ（ｎ＋ｍ＋１）２、Ｍ２２、・・・Ｍ（ｎ＋ｍ＋Ｉ）２のそれぞれのゲートとは、Ｉ個の読出し用ビット線選択回路γＢＳＣ（ｎ＋ｍ＋Ｉ）のそれぞれに、接続されていることを特徴とする半導体記憶装置。 A first bit line BL1 and a second bit line BL2 are connected to both ends of the plurality of nonvolatile memory cells MC11,... MCn1,
The first bit line BL1 has (n + m + I) transistors M11, M21,... M (n + m + I) 1 in the first group (n + m + I) (n, m, I are integers: n, m, I ≧ 1). Each one input / output terminal is connected in parallel,
The other input / output terminals of the (n + m + I) transistors M11, M21,... M (n + m + I) 1 of the first group are connected in parallel to the first bit line voltage generation circuit,
The second bit line BL2 has (n + m + I) transistors M12, M22,... M (n + m + I) 2 in the second group (n + m + I) (n, m, I are integers: n, m, I ≧ 1). Each one input / output terminal is connected in parallel,
The other input / output terminals of the (n + m + I) transistors M12, M22,... M (n + m + I) 2 in the second group are connected in parallel to the second bit line voltage generation circuit,
Each of the first to nth transistors M11, M21,... Mn1 of the first group and each of the first to nth transistors M12, M22,. Are connected to each of the n write bit line selection circuits γBSC1,... ΓBSCn,
The gates of the (n + 1) th to (n + m) th transistors M (n + 1) 1, M21,... M (n + m) 1 in the first group and the (n + 1) th to (n + 1) th in the second group ( n + m) transistors M (n + 1) 2, M22,... M (n + m) 2 are connected to gates of m erase bit line selection circuits γBSC (n + m),
The gates of the (n + m + 1) th to (n + m + I) th transistors M (n + m + 1) 1, M21,... M (n + m + I) 1 of the first group and the (n + m + 1) th to (n + m + 1) th of the second group. The gates of the N + m + I) th transistors M (n + m + 1) 2, M22,... M (n + m + I) 2 are connected to each of the I read bit line selection circuits γBSC (n + m + I). A semiconductor memory device. 請求項４に記載の半導体記憶装置において、
Ｉは、１であることを特徴とする半導体記憶装置。 The semiconductor memory device according to claim 4.
A semiconductor memory device, wherein I is 1. 請求項４に記載の半導体記憶装置において、
ｍとＩは、１であることを特徴とする半導体記憶装置。 The semiconductor memory device according to claim 4.
m and I are 1, A semiconductor memory device, 請求項４に記載の半導体記憶装置において、
ｎとｍとＩは、１であることを特徴とする半導体記憶装置。 The semiconductor memory device according to claim 4.
n, m, and I are 1, A semiconductor memory device. 複数の不揮発性メモリセルＭＣ１１、・・・ＭＣｎ１の両端のそれぞれに第１のビット線ＢＬ１および第２のビット線ＢＬ２が接続され、
上記第１のビット線ＢＬ１には、第１群の（ｎ＋Ｉ）個（ｎ，Ｉは整数：ｎ，Ｉ≧１）のトランジスタＭ１１、Ｍ２１、・・・Ｍ（ｎ＋Ｉ）１のそれぞれの一方の入出力端子が、並列に接続され、
上記第１群の（ｎ＋Ｉ）個のトランジスタＭ１１、Ｍ２１、・・・Ｍ（ｎ＋Ｉ）１のそれぞれの他方の入出力端子は、第１のビット線電圧発生回路に、並列に接続され、
上記第２のビット線ＢＬ２には、第２群の（ｎ＋Ｉ）個（ｎ，Ｉは整数：ｎ，Ｉ≧１）のトランジスタＭ１２、Ｍ２２、・・・Ｍ（ｎ＋Ｉ）２のそれぞれの一方の入出力端子が、並列に接続され、
上記第２群の（ｎ＋Ｉ）個のトランジスタＭ１２、Ｍ２２、・・・Ｍ（ｎ＋Ｉ）２のそれぞれの他方の入出力端子は、第２のビット線電圧発生回路に、並列に接続され、
上記第１群の１番目からｎ番目までのトランジスタＭ１１、Ｍ２１、・・・Ｍｎ１のそれぞれのゲートと、上記第２群の１番目からｎ番目までのトランジスタＭ１２、Ｍ２２、・・・Ｍｎ２のそれぞれのゲートとは、ｎ個の書込み用ビット線選択回路δＢＳＣ１、・・・δＢＳＣｎのそれぞれに、接続され、
上記第１群の（ｎ＋１）番目から（ｎ＋Ｉ）番目までのトランジスタＭ（ｎ＋１）１、Ｍ２１、・・・Ｍ（ｎ＋Ｉ）１のそれぞれのゲートと、上記第２群の（ｎ＋１）番目から（ｎ＋Ｉ）番目までのトランジスタＭ（ｎ＋１）２、Ｍ２２、・・・Ｍ（ｎ＋Ｉ）２のそれぞれのゲートとは、Ｉ個の読出し用ビット線選択回路δＢＳＣ（ｎ＋１）、・・・δＢＳＣ（ｎ＋Ｉ）のそれぞれに、接続されていることを特徴とする半導体記憶装置。 A first bit line BL1 and a second bit line BL2 are connected to both ends of the plurality of nonvolatile memory cells MC11,... MCn1,
The first bit line BL1 includes one (n + I) (n, I is an integer: n, I ≧ 1) transistors M11, M21,... M (n + I) 1 in the first group. I / O terminals are connected in parallel,
The other input / output terminals of the (n + I) transistors M11, M21,... M (n + I) 1 in the first group are connected in parallel to the first bit line voltage generation circuit.
The second bit line BL2 has one (n + I) (n, I is an integer: n, I ≧ 1) transistors M12, M22,... M (n + I) 2 in the second group. I / O terminals are connected in parallel,
The other input / output terminals of the second group of (n + I) transistors M12, M22,... M (n + I) 2 are connected in parallel to the second bit line voltage generation circuit,
Each of the first to nth transistors M11, M21,... Mn1 of the first group and each of the first to nth transistors M12, M22,. Are connected to each of the n write bit line selection circuits δBSC1,... ΔBSCn,
Each of the gates of the (n + 1) th to (n + I) th transistors M (n + 1) 1, M21,... M (n + I) 1 in the first group, and (n + 1) th to (n + 1) th in the second group ( The gates of the n + I) th transistors M (n + 1) 2, M22,... M (n + I) 2 are I read bit line selection circuits δBSC (n + 1), δBSC (n + I). And a semiconductor memory device connected to each of the semiconductor memory devices. 請求項８に記載の半導体記憶装置において、
Ｉは、１であることを特徴とする半導体記憶装置。 The semiconductor memory device according to claim 8.
A semiconductor memory device, wherein I is 1. 請求項８に記載の半導体記憶装置において、
ｎとＩは、１であることを特徴とする半導体記憶装置。 The semiconductor memory device according to claim 8.
n and I are 1, a semiconductor memory device, 請求項１，２，４または８の何れか一つに記載の半導体記憶装置において、
ガラス基板上に低温ＴＦＴプロセスを用いて製造されていることを特徴とする半導体記憶装置。 9. The semiconductor memory device according to claim 1, 2, 4, or 8,
A semiconductor memory device manufactured using a low-temperature TFT process on a glass substrate. 請求項１，２，４または８の何れか一つに記載の半導体記憶装置を備えていることを特徴とする表示装置。   A display device comprising the semiconductor memory device according to claim 1. 請求項１，２，４または８の何れか一つに記載の半導体記憶装置を備えていることを特徴とする電子機器。   An electronic apparatus comprising the semiconductor memory device according to claim 1.

Images