JP2009116303A - Data driver, integrated circuit device, and electronic instrument - Google Patents
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Abstract
Description
本発明は、データドライバ、集積回路装置及び電子機器等に関する。 The present invention relates to a data driver, an integrated circuit device, an electronic device, and the like.
従来より、携帯電話機などの電子機器に用いられる液晶パネル(電気光学装置、表示パネル)として、単純マトリクス方式の液晶パネルと、薄膜トランジスタ(Thin Film Transistor)などのスイッチ素子を用いたアクティブマトリクス方式の液晶パネルとが知られている。 Conventionally, as a liquid crystal panel (electro-optical device, display panel) used in an electronic device such as a cellular phone, a liquid crystal panel of a simple matrix type and an active matrix type liquid crystal using a switching element such as a thin film transistor (Thin Film Transistor). The panel is known.
そして、近年、液晶パネルの画面サイズの拡大や画素数の増加により、液晶パネルのデータ線(ソース線)の本数が増大する一方、各データ線に与える電圧の高精度化が要求されている。更には、液晶パネルを搭載するバッテリ駆動の電子機器の軽量小型化の要求により、液晶パネルのデータ線を駆動するデータドライバ(ソースドライバ)の低消費電力化やチップサイズの縮小化も要求されている。 In recent years, the number of data lines (source lines) of the liquid crystal panel has increased due to the increase in the screen size of the liquid crystal panel and the increase in the number of pixels, while high accuracy of the voltage applied to each data line is required. Furthermore, due to the demand for lighter and smaller battery-powered electronic devices equipped with a liquid crystal panel, it is also required to reduce the power consumption and the chip size of the data driver (source driver) that drives the data lines of the liquid crystal panel. Yes.
例えば、特許文献1及び特許文献2には、データドライバのデータ線を駆動する出力回路のRail-to-Rail動作を可能にする一方で、高精度にデータ線に電圧を供給できる構成が開示されている。
For example,
しかしながら、特許文献1及び特許文献2に開示された技術では、各出力回路が補助回路を搭載することにより駆動能力を制御してRail-to-Rail動作を実現させる。そのため、補助回路を付加回路として搭載する必要があり、データドライバの回路規模が大きくなるという問題があった。また、データ線に与える電圧のばらつきを抑えるためにトランジスタのサイズを大きくせざるを得なかった。
However, in the techniques disclosed in
また、データ線に高精度の電圧を供給するためには、階調データに対応した階調電圧を出力するD/A変換回路からの電圧をそのままデータ線に供給する必要があった。このため、階調数が増加すると、階調電圧線の本数も増やす必要があり、チップサイズが大きくなるという問題があった。 Further, in order to supply a high-accuracy voltage to the data line, it is necessary to supply the voltage from the D / A conversion circuit that outputs a gradation voltage corresponding to the gradation data to the data line as it is. For this reason, when the number of gradations increases, it is necessary to increase the number of gradation voltage lines, which increases the chip size.
また、一般的な演算増幅器では、出力電圧のばらつきを考慮する必要がある。そのため、演算増幅器を構成するトランジスタのサイズを大きくし、出力電圧のばらつきを抑制する必要があった。
本発明の幾つかの態様によれば、階調数が増加した場合にも、小規模な回路構成でデータ線に電圧を供給できるデータドライバ、集積回路装置及び電子機器を提供できる。また本発明の他の態様によれば、バラツキの少ない高精度の電圧をデータ線に供給できるデータドライバ、集積回路装置及び電子機器を提供できる。 According to some embodiments of the present invention, it is possible to provide a data driver, an integrated circuit device, and an electronic device that can supply a voltage to a data line with a small circuit configuration even when the number of gradations increases. According to another aspect of the present invention, it is possible to provide a data driver, an integrated circuit device, and an electronic device that can supply a highly accurate voltage with little variation to a data line.
本発明は、電気光学装置のデータ線を駆動するためのデータドライバであって、階調データを受け、前記階調データに対応した第1、第2の階調電圧を、第1〜第N(Nは2以上の整数)のサンプリング期間の各サンプリング期間に時分割に出力するD/A変換回路と、前記D/A変換回路を共用する第1〜第Nのデータ線駆動回路を含み、前記第1〜第Nのデータ線駆動回路の各データ線駆動回路は、前記第1〜第Nのサンプリング期間の各サンプリング期間において前記D/A変換回路から出力された前記第1、第2の階調電圧をサンプリングし、前記第1の階調電圧と前記第2の階調電圧の間の階調電圧を生成する階調生成アンプを含むデータドライバに関係する。 The present invention is a data driver for driving a data line of an electro-optical device, which receives grayscale data and applies first and second grayscale voltages corresponding to the grayscale data to first to Nth. A D / A conversion circuit that outputs in a time-sharing manner during each sampling period (N is an integer of 2 or more), and first to Nth data line driving circuits that share the D / A conversion circuit, Each data line driving circuit of the first to Nth data line driving circuits has the first and second output from the D / A conversion circuit in each sampling period of the first to Nth sampling periods. The present invention relates to a data driver including a gradation generation amplifier that samples a gradation voltage and generates a gradation voltage between the first gradation voltage and the second gradation voltage.
本発明では、D/A変換回路は、階調データに対応した第1、第2の階調電圧を、第1〜第Nのサンプリング期間の各サンプリング期間に時分割に出力する。そして第1〜第Nのデータ線駆動回路の各データ線駆動回路の階調生成アンプは、第1〜第Nのサンプリング期間の各サンプリング期間において出力された第1、第2の階調電圧をサンプリングし、第1、第2の階調電圧の間の階調電圧を生成する。このようにすれば、第1〜第Nのデータ線駆動回路に対して1つのD/A変換回路を設ければ済むため、D/A変換回路の占有面積を縮小できる。そして本発明では、D/A変換回路が時分割に第1、第2の階調電圧を出力したとしても、階調生成アンプのサンプリング機能により、第1〜第Nの各サンプリング期間での電圧の適正なサンプリングが可能になる。従って、階調数が増加した場合にも、小規模な回路構成でデータ線に電圧を供給できるデータドライバを提供できる。 In the present invention, the D / A conversion circuit outputs the first and second gradation voltages corresponding to the gradation data in a time division manner during each sampling period of the first to Nth sampling periods. The gradation generation amplifier of each data line driving circuit of the first to Nth data line driving circuits uses the first and second gradation voltages output in each sampling period of the first to Nth sampling periods. Sampling is performed to generate a gradation voltage between the first and second gradation voltages. In this way, since only one D / A conversion circuit needs to be provided for the first to Nth data line driving circuits, the area occupied by the D / A conversion circuit can be reduced. In the present invention, even if the D / A conversion circuit outputs the first and second gradation voltages in a time division manner, the voltage in each of the first to Nth sampling periods is obtained by the sampling function of the gradation generation amplifier. It is possible to perform proper sampling. Therefore, it is possible to provide a data driver that can supply a voltage to a data line with a small circuit configuration even when the number of gradations increases.
また本発明では、前記階調生成アンプは、フリップアラウンド型サンプルホールド回路により構成されてもよい。 In the present invention, the gradation generation amplifier may be formed of a flip-around sample / hold circuit.
このようなフリップアラウンド型サンプルホールド回路を用いれば、階調生成アンプに電圧のサンプルホールド機能を持たせることができる共に、いわゆるオフセットフリーを実現できるため、バラツキの少ない高精度の電圧をデータ線に供給できる。 By using such a flip-around type sample-and-hold circuit, the tone generation amplifier can be provided with a voltage sample-and-hold function and so-called offset-free can be realized, so that a highly accurate voltage with little variation can be applied to the data line. Can supply.
また本発明では、前記階調生成アンプは、演算増幅器と、前記演算増幅器の第1の入力端子と前記階調生成アンプの前記第1の入力ノードとの間に設けられ、サンプリング期間において前記第1の入力ノードの入力電圧に応じた電荷が蓄積される第1のサンプリング用キャパシタと、前記演算増幅器の前記第1の入力端子と前記階調生成アンプの前記第2の入力ノードとの間に設けられ、前記サンプリング期間において前記第2の入力ノードの入力電圧に応じた電荷が蓄積される第2のサンプリング用キャパシタとを含み、前記サンプリング期間において前記第1、第2のサンプリング用キャパシタに蓄積された電荷に応じた出力電圧を、ホールド期間において出力してもよい。 In the present invention, the gradation generation amplifier is provided between an operational amplifier, a first input terminal of the operational amplifier, and the first input node of the gradation generation amplifier, and the gradation generation amplifier includes the first generation node in a sampling period. Between the first sampling capacitor in which charges corresponding to the input voltage of one input node are stored, and the first input terminal of the operational amplifier and the second input node of the gradation generating amplifier And a second sampling capacitor in which charges corresponding to the input voltage of the second input node are accumulated during the sampling period, and accumulated in the first and second sampling capacitors during the sampling period. An output voltage corresponding to the generated charge may be output in the hold period.
このようにすれば、サンプリング期間において第1、第2の入力ノードへの入力電圧を第1、第2のサンプリング用キャパシタにサンプリングし、第1、第2のサンプリング用キャパシタのフリップアラウンド動作を行うことで、第1、第2のサンプリング用キャパシタに蓄積された電荷に応じた出力電圧を、ホールド期間において出力できるようになる。 According to this configuration, the input voltages to the first and second input nodes are sampled by the first and second sampling capacitors during the sampling period, and the flip-around operation of the first and second sampling capacitors is performed. As a result, an output voltage corresponding to the charge accumulated in the first and second sampling capacitors can be output in the hold period.
また本発明では、前記階調生成アンプは、その第2の入力端子に所与の基準電圧が設定される演算増幅器と、前記階調生成アンプの前記第1の入力ノードと前記演算増幅器の第1の入力端子との間に設けられた第1のサンプリング用スイッチ素子及び第1のサンプリング用キャパシタと、前記階調生成アンプの前記第2の入力ノードと前記演算増幅器の前記第1の入力端子との間に設けられた第2のサンプリング用スイッチ素子及び第2のサンプリング用キャパシタと、前記演算増幅器の出力端子と前記第1の入力端子との間に設けられた帰還用スイッチ素子と、前記第1のサンプリング用スイッチ素子と前記第1のサンプリング用キャパシタとの間の第1の接続ノードと、前記演算増幅器の出力端子との間に設けられた第1のフリップアラウンド用スイッチ素子と、前記第2のサンプリング用スイッチ素子と前記第2のサンプリング用キャパシタとの間の第2の接続ノードと、前記演算増幅器の出力端子との間に設けられた第2のフリップアラウンド用スイッチ素子を含んでもよい。 In the present invention, the gradation generation amplifier includes an operational amplifier in which a given reference voltage is set to the second input terminal thereof, the first input node of the gradation generation amplifier, and the first of the operational amplifier. A first sampling switch element and a first sampling capacitor provided between the first input terminal and the first input terminal of the operational amplifier; A second sampling switch element and a second sampling capacitor provided between the feedback amplifier, a feedback switch element provided between the output terminal of the operational amplifier and the first input terminal, A first flip-flop provided between a first connection node between a first sampling switch element and the first sampling capacitor and an output terminal of the operational amplifier. A second flip-flop provided between the second switch node, a second connection node between the second sampling switch element and the second sampling capacitor, and an output terminal of the operational amplifier An around switch element may be included.
このようにすれば、第1、第2のサンプリング用スイッチ素子や帰還用スイッチ素子を用いて第1、第2のサンプリング用キャパシタへの入力電圧のサンプリングを実現し、第1、第2のフリップアラウンド用スイッチ素子を用いて、第1、第2のサンプリング用キャパシタのフリップアラウンド動作を実現できる。 In this way, sampling of the input voltage to the first and second sampling capacitors is realized using the first and second sampling switch elements and the feedback switch element, and the first and second flip-flops are realized. Using the around switch element, the flip-around operation of the first and second sampling capacitors can be realized.
また本発明では、前記サンプリング期間においては、前記第1、第2のサンプリング用スイッチ素子及び前記帰還用スイッチ素子がオンになると共に、前記第1、第2のフリップアラウンド用スイッチ素子がオフになり、ホールド期間においては、前記第1、第2のサンプリング用スイッチ素子及び前記帰還用スイッチ素子がオフになると共に、前記第1、第2のフリップアラウンド用スイッチ素子がオンになってもよい。 In the present invention, in the sampling period, the first and second sampling switch elements and the feedback switch element are turned on, and the first and second flip-around switch elements are turned off. In the hold period, the first and second sampling switch elements and the feedback switch element may be turned off, and the first and second flip-around switch elements may be turned on.
このように、サンプリング期間において第1、第2のサンプリング用スイッチ素子及び帰還用スイッチ素子がオンになることで、演算増幅器のイマジナリーショート機能を利用して、第1、第2のサンプリング用キャパシタに入力電圧に応じた電荷を蓄積できる。またホールド期間において第1、第2のフリップアラウンド用スイッチ素子をオンにすることで、第1、第2のサンプリング用キャパシタに蓄積された電荷に応じた出力電圧を、階調生成アンプの出力ノードに出力できる。 In this way, the first and second sampling capacitors and the feedback switch device are turned on during the sampling period, so that the first and second sampling capacitors are utilized by utilizing the imaginary short function of the operational amplifier. It is possible to store charges corresponding to the input voltage. Also, by turning on the first and second flip-around switch elements in the hold period, the output voltage corresponding to the electric charge accumulated in the first and second sampling capacitors is output to the output node of the gradation generation amplifier. Can be output.
また本発明では、前記階調生成アンプは、前記演算増幅器の前記出力端子と前記階調生成アンプの出力ノードとの間に設けられた出力用スイッチ素子を含み、サンプリング期間においては、前記出力用スイッチ素子がオフになり、ホールド期間においては、前記出力用スイッチ素子がオンになってもよい。 In the present invention, the gradation generation amplifier includes an output switch element provided between the output terminal of the operational amplifier and an output node of the gradation generation amplifier. The switch element may be turned off, and the output switch element may be turned on in the hold period.
このようにサンプリング期間において出力用スイッチ素子がオフになることで、サンプリング期間での不確定な電圧が後段に伝達されてしまう事態を防止できる。 As described above, since the output switch element is turned off in the sampling period, it is possible to prevent a situation in which an uncertain voltage in the sampling period is transmitted to the subsequent stage.
また本発明では、前記第1、第2のサンプリング用スイッチ素子は、前記帰還用スイッチ素子がオフになった後にオフになってもよい。 In the present invention, the first and second sampling switch elements may be turned off after the feedback switch element is turned off.
このようにすれば、第1、第2のサンプリング用スイッチ素子等からのチャージインジェクションによる悪影響を最小限に抑えることができる。 By so doing, it is possible to minimize the adverse effects of charge injection from the first and second sampling switch elements and the like.
また本発明では、前記第1、第2のサンプリング用スイッチ素子、前記帰還用スイッチ素子、前記第1、第2のフリップアラウンド用スイッチ素子のスイッチ制御信号の高電位側電源電圧をVDDとし低電位側電源電圧をVSSとした場合に、前記演算増幅器の前記第2の入力端子に設定される前記基準電圧は、VDDとVSSの中間の電圧に設定されてもよい。 In the present invention, the high-potential-side power supply voltage of the switch control signals of the first and second sampling switch elements, the feedback switch element, and the first and second flip-around switch elements is set to VDD, and the low-potential When the side power supply voltage is VSS, the reference voltage set to the second input terminal of the operational amplifier may be set to an intermediate voltage between VDD and VSS.
このように基準電圧を設定すれば、チャージインジェクションによる悪影響を更に低減できる。 Setting the reference voltage in this way can further reduce the adverse effects caused by charge injection.
また本発明では、前記第1〜第Nのデータ線駆動回路の各データ線駆動回路は、前記階調生成アンプの後段に設けられた駆動アンプを含んでもよい。 In the present invention, each of the data line drive circuits of the first to Nth data line drive circuits may include a drive amplifier provided in a subsequent stage of the gradation generation amplifier.
このような駆動アンプを設ければ、データ線の駆動時間を長くすることが可能になり、表示品質を向上できる。 Providing such a drive amplifier makes it possible to lengthen the drive time of the data line and improve the display quality.
また本発明では前記駆動アンプはフリップアラウンド型サンプルホールド回路により構成されてもよい。 In the present invention, the drive amplifier may be constituted by a flip-around sample / hold circuit.
このようなフリップアラウンド型サンプルホールド回路を用いれば、駆動アンプに電圧のサンプルホールド機能を持たせることが可能になると共に、いわゆるオフセットフリーを実現できるため、バラツキの少ない高精度の電圧をデータ線に供給できる。 By using such a flip-around type sample-and-hold circuit, it is possible to provide the drive amplifier with a voltage sample-and-hold function and realize so-called offset-free, so that a highly accurate voltage with little variation is applied to the data line. Can supply.
また本発明では、前記駆動アンプは、第2の演算増幅器と、前記第2の演算増幅器の第1の入力端子と前記駆動アンプの入力ノードとの間に設けられ、駆動アンプ用サンプリング期間において前記入力ノードの入力電圧に応じた電荷が蓄積されるサンプリング用キャパシタとを含み、前記駆動アンプ用サンプリング期間において前記サンプリング用キャパシタに蓄積された電荷に応じた出力電圧を、駆動アンプ用ホールド期間において出力してもよい。 In the present invention, the drive amplifier is provided between a second operational amplifier, a first input terminal of the second operational amplifier, and an input node of the drive amplifier, and in the drive amplifier sampling period, A sampling capacitor in which charge corresponding to the input voltage of the input node is stored, and an output voltage corresponding to the charge stored in the sampling capacitor in the drive amplifier sampling period is output in the drive amplifier hold period May be.
このようにすれば、駆動アンプ用サンプリング期間において入力ノードへの入力電圧をサンプリング用キャパシタにサンプリングし、サンプリング用キャパシタのフリップアラウンド動作を行うことで、サンプリング用キャパシタに蓄積された電荷に応じた出力電圧を、駆動アンプ用ホールド期間において出力できる。 In this way, the input voltage to the input node is sampled in the sampling capacitor during the drive amplifier sampling period, and the sampling capacitor performs a flip-around operation so that the output corresponding to the charge accumulated in the sampling capacitor is output. The voltage can be output during the hold period for the drive amplifier.
また本発明では、前記駆動アンプは、その第2の入力端子に所与の基準電圧が設定される第2の演算増幅器と、前記駆動アンプの入力ノードと前記第2の演算増幅器の第1の入力端子との間に設けられたサンプリング用スイッチ素子及びサンプリング用キャパシタと、前記第2の演算増幅器の出力端子と前記第1の入力端子との間に設けられた第2の帰還用スイッチ素子と、前記サンプリング用スイッチ素子と前記サンプリング用キャパシタとの間の接続ノードと、前記第2の演算増幅器の出力端子との間に設けられたフリップアラウンド用スイッチ素子とを含んでもよい。 According to the present invention, the drive amplifier includes a second operational amplifier in which a given reference voltage is set to the second input terminal, an input node of the drive amplifier, and a first operational amplifier. A sampling switch element and a sampling capacitor provided between the input terminal and a second feedback switch element provided between the output terminal of the second operational amplifier and the first input terminal; A flip-around switch element provided between a connection node between the sampling switch element and the sampling capacitor and an output terminal of the second operational amplifier may be included.
このようにすれば、サンプリング用スイッチ素子や第2の帰還用スイッチ素子を用いてサンプリング用キャパシタへの入力電圧のサンプリングを実現し、フリップアラウンド用スイッチ素子を用いて、サンプリング用キャパシタのフリップアラウンド動作を実現できる。 In this way, sampling of the input voltage to the sampling capacitor is realized using the sampling switch element and the second feedback switch element, and the flip-around operation of the sampling capacitor is performed using the flip-around switch element. Can be realized.
また本発明では、前記階調生成アンプが含む演算増幅器は、A級の増幅動作を行う増幅器により構成され、前記駆動アンプが含む前記第2の演算増幅器は、AB級の増幅動作を行う増幅器により構成されてもよい。 In the present invention, the operational amplifier included in the gradation generation amplifier is configured by an amplifier that performs a class A amplification operation, and the second operational amplifier included in the drive amplifier is configured by an amplifier that performs a class AB amplification operation. It may be configured.
このようにすれば低消費電力化とデータ線への供給電圧の高精度化を両立できる。なお駆動アンプの演算増幅器は、サンプリング期間においてA級の増幅動作を行い、ホールド期間においてAB級の増幅動作を行う増幅器であってもよい。 In this way, both low power consumption and high accuracy of the supply voltage to the data line can be achieved. Note that the operational amplifier of the drive amplifier may be an amplifier that performs class A amplification operation in the sampling period and performs class AB amplification operation in the hold period.
また本発明では、前記第1〜第Nのデータ線駆動回路の各データ線駆動回路が含む前記駆動アンプは、前記第1〜第Nのサンプリング期間の後の駆動アンプ用サンプリング期間において、前記階調生成アンプの出力電圧をサンプリングし、前記駆動アンプ用サンプリング期間の後の駆動アンプ用ホールド期間において、サンプリングした前記出力電圧を出力してもよい。 In the present invention, the driving amplifier included in each data line driving circuit of the first to Nth data line driving circuits may be configured such that the driving amplifier sampling period after the first to Nth sampling periods is the level of the driving amplifier. The output voltage of the tone generation amplifier may be sampled, and the sampled output voltage may be output in the drive amplifier hold period after the drive amplifier sampling period.
このようにすれば、第1〜第Nのサンプリング期間の総和時間が長くなった場合にも、その第1〜第Nのサンプリング期間の間、駆動アンプがホールド動作モードになってデータ線を駆動できる。従って、データ線の駆動時間を長くすることができ、データ線に高精度な電圧を供給できるようになる。 In this way, even when the total time of the first to Nth sampling periods becomes long, the drive amplifier is in the hold operation mode and drives the data lines during the first to Nth sampling periods. it can. Therefore, the drive time of the data line can be extended, and a highly accurate voltage can be supplied to the data line.
また本発明では、前記駆動アンプ用サンプリング期間において、前記駆動アンプの出力線が共通電位に設定されてもよい。 In the present invention, the output line of the drive amplifier may be set to a common potential in the drive amplifier sampling period.
このようにすれば、駆動アンプ用サンプリング期間を有効活用して駆動アンプの出力線を共通電位に設定し、電荷の再利用を行うことで、低消費電力化を実現できる。 In this way, the power consumption can be reduced by effectively using the drive amplifier sampling period, setting the output line of the drive amplifier to a common potential, and reusing the charge.
また本発明では、前記D/A変換回路は、階調データの全てのビットが第1の論理レベルである場合には、前記第1の階調電圧として最大階調電圧を出力すると共に前記第2の階調電圧としても前記最大階調電圧を出力し、階調データの全てのビットが第2の論理レベルである場合には、前記第1の階調電圧として最小階調電圧を出力すると共に前記第2の階調電圧としても前記最小階調電圧を出力してもよい。 In the present invention, the D / A conversion circuit outputs a maximum gradation voltage as the first gradation voltage and outputs the first gradation voltage when all bits of the gradation data are at the first logic level. The maximum gradation voltage is output as the second gradation voltage, and when all bits of the gradation data are at the second logic level, the minimum gradation voltage is output as the first gradation voltage. At the same time, the minimum gradation voltage may be output as the second gradation voltage.
このようにすれば、最大階調電圧や最小階調電圧を、階調の刻みとは独立に調整することが可能になり、利便性を向上できる。 In this way, the maximum gradation voltage and the minimum gradation voltage can be adjusted independently of the gradation step, and convenience can be improved.
また本発明は、上記のいずれかに記載のデータドライバを含む集積回路装置に関係する。 The present invention also relates to an integrated circuit device including any of the data drivers described above.
また本発明は、上記に記載の集積回路装置を含む電子機器に関係する。 The present invention also relates to an electronic device including the integrated circuit device described above.
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。 Hereinafter, preferred embodiments of the present invention will be described in detail. The present embodiment described below does not unduly limit the contents of the present invention described in the claims, and all the configurations described in the present embodiment are indispensable as means for solving the present invention. Not necessarily.
1.集積回路装置
図1に本実施形態のデータドライバを含む集積回路装置10(表示ドライバ)の回路構成例を示す。なお本実施形態の集積回路装置10は図1の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
1. Integrated Circuit Device FIG. 1 shows a circuit configuration example of an integrated circuit device 10 (display driver) including a data driver of this embodiment. Note that the
表示パネル400(広義には電気光学装置)は、複数のデータ線(例えばソース線)と、複数の走査線(例えばゲート線)と、データ線及び走査線により特定される複数の画素を有する。そして各画素領域における電気光学素子(狭義には、液晶素子)の光学特性を変化させることで、表示動作を実現する。この表示パネルは、例えばTFT、TFDなどのスイッチ素子を用いたアクティブマトリクス方式のパネルにより構成できる。なお表示パネルは、アクティブマトリクス方式以外のパネルであってもよいし、液晶パネル以外のパネル(有機ELパネル等)であってもよい。 The display panel 400 (electro-optical device in a broad sense) includes a plurality of data lines (for example, source lines), a plurality of scanning lines (for example, gate lines), and a plurality of pixels specified by the data lines and the scanning lines. A display operation is realized by changing the optical characteristics of the electro-optical element (in a narrow sense, a liquid crystal element) in each pixel region. This display panel can be constituted by an active matrix type panel using switch elements such as TFT and TFD. The display panel may be a panel other than the active matrix system, or a panel other than the liquid crystal panel (organic EL panel or the like).
メモリ20(表示データRAM)は画像データを記憶する。メモリセルアレイ22は複数のメモリセルを含み、少なくとも1フレーム(1画面)分の画像データ(表示データ)を記憶する。ローアドレスデコーダ24(MPU/LCDローアドレスデコーダ)はローアドレスについてのデコード処理を行い、メモリセルアレイ22のワード線の選択処理を行う。カラムアドレスデコーダ26(MPUカラムアドレスデコーダ)はカラムアドレスについてのデコード処理を行い、メモリセルアレイ22のビット線の選択処理を行う。ライト/リード回路28(MPUライト/リード回路)はメモリセルアレイ22への画像データのライト処理や、メモリセルアレイ22からの画像データのリード処理を行う。
The memory 20 (display data RAM) stores image data. The
ロジック回路40(ドライバ用ロジック回路)は、表示タイミングを制御するための制御信号やデータ処理タイミングを制御するための制御信号などを生成する。このロジック回路40は例えばゲートアレイ(G/A)などの自動配置配線により形成できる。
The logic circuit 40 (driver logic circuit) generates a control signal for controlling display timing, a control signal for controlling data processing timing, and the like. The
制御回路42は各種制御信号を生成したり、装置全体の制御を行う。具体的には階調電圧生成回路110に対して、階調特性(γ特性)を調整するための階調調整データ(γ補正データ)を出力したり、電源回路90に対して、電源電圧を調整するための電源調整データを出力する。またローアドレスデコーダ24、カラムアドレスデコーダ26、ライト/リード回路28を用いたメモリへのライト/リード処理を制御する。
The
表示タイミング制御回路44は表示タイミングを制御するための各種の制御信号を生成し、メモリ20から表示パネル側への画像データの読み出しを制御する。ホスト(MPU)インターフェース回路46は、ホストからのアクセス毎に内部パルスを発生してメモリ20にアクセスするホストインターフェースを実現する。RGBインターフェース回路48は、ドットクロックにより動画のRGBデータをメモリ20に書き込むRGBインターフェースを実現する。なおホストインターフェース回路46、RGBインターフェース回路48のいずれか一方のみを設ける構成としてもよい。
The display timing control circuit 44 generates various control signals for controlling the display timing, and controls reading of image data from the
データドライバ50は、表示パネルのデータ線を駆動するためのデータ信号を生成する回路である。具体的にはデータドライバ50は、メモリ20から画像データ(階調データ、表示データ)を受け、階調電圧生成回路110から複数(例えば256段階)の階調電圧(基準電圧)を受ける。そして、これらの複数の階調電圧の中から、画像データ(階調データ)に対応する電圧(データ電圧)を選択して、表示パネルのデータ線に出力する。
The
走査ドライバ70は表示パネルの走査線を駆動するための走査信号を生成する回路である。具体的には、内蔵するシフトレジスタにおいて信号(イネーブル入出力信号)を順次シフトし、このシフトされた信号をレベル変換した信号を、走査信号(走査電圧)として表示パネルの各走査線に出力する。なお走査ドライバ70に、走査アドレス生成回路やアドレスデコーダを含ませ、走査アドレス生成回路が走査アドレスを生成して出力し、アドレスデコーダが走査アドレスのデコード処理を行うことで、走査信号を生成してもよい。
The
電源回路90は各種の電源電圧を生成する回路である。具体的には、入力電源電圧や内部電源電圧を、内蔵する昇圧回路が含む昇圧用キャパシタや昇圧用トランジスタを用いてチャージポンプ方式で昇圧する。そして昇圧により得られた電圧を、データドライバ50、走査ドライバ70、階調電圧生成回路110などに供給する。
The
階調電圧生成回路(γ補正回路)110は階調電圧を生成してデータドライバ50に供給する回路である。具体的には階調電圧生成回路110は、高電位側電圧と低電位側電圧の間を抵抗分割し、抵抗分割ノードに階調電圧を出力するラダー抵抗回路を含むことができる。また階調調整データが書き込まれる階調レジスタ部や、書き込まれた階調調整データに基づいて、抵抗分割ノードに出力される階調電圧を可変に設定(制御)する階調電圧設定回路などを含むことができる。
The gradation voltage generation circuit (γ correction circuit) 110 is a circuit that generates a gradation voltage and supplies it to the
2.データドライバ
図2に本実施形態のデータドライバ(ソースドライバ)の構成例を示す。このデータドライバは液晶パネルなどの表示パネル400(電気光学装置)のデータ線を駆動するものであり、D/A変換回路52、データ線駆動回路60-1〜60-Nを含む。そして図2では、1つのD/A変換回路52が、複数のデータ線駆動回路60-1〜60-N(第1〜第Nのデータ線駆動回路)により共用される。なおデータ線駆動回路等を表示パネルの各データ線毎に設けてもよいし、データ線駆動回路が複数のデータ線を時分割に駆動するようにしてもよい。またデータドライバ(集積回路装置)の一部又は全部を表示パネル上に一体に形成してもよい。
2. Data Driver FIG. 2 shows a configuration example of the data driver (source driver) of this embodiment. This data driver drives a data line of a display panel 400 (electro-optical device) such as a liquid crystal panel, and includes a D /
D/A変換回路52(電圧生成回路)は、例えば図1のメモリ20から階調データDG(画像データ、表示データ)を受ける。そして階調データDGに対応した第1、第2の階調電圧VG1、VG2を出力する。
The D / A conversion circuit 52 (voltage generation circuit) receives gradation data DG (image data, display data) from the
具体的には、D/A変換回路52は、階調データを受け、階調データに対応した第1、第2の階調電圧VG1、VG2を、第1〜第Nのサンプリング期間の各サンプリング期間に時分割に出力する。
Specifically, the D /
データ線駆動回路60-1〜60-Nは階調生成アンプ62-1〜62-N(GA1〜GAN)を含む。これらの階調生成アンプ62-1〜62-Nの各々は、第1〜第Nのサンプリング期間の各サンプリング期間においてD/A変換回路52から出力された第1、第2の階調電圧VG1、VG2をサンプリングし、VG1とVG2の間の階調電圧を生成する。
The data line driving circuits 60-1 to 60-N include gradation generation amplifiers 62-1 to 62-N (GA1 to GAN). Each of these gradation generation amplifiers 62-1 to 62-N has first and second gradation voltages VG1 output from the D /
図3にデータドライバの第2の構成例を示す。図3では、データ線駆動回路60-1〜60-Nは、階調生成アンプ62-1〜62-Nの後段に設けられた駆動アンプ64-1〜64-Nを更に含む。 FIG. 3 shows a second configuration example of the data driver. In FIG. 3, the data line drive circuits 60-1 to 60-N further include drive amplifiers 64-1 to 64-N provided at the subsequent stage of the gradation generation amplifiers 62-1 to 62-N.
なお駆動アンプ64-1〜64-Nを設けない変形実施も可能である。またD/A変換器52、データ線駆動回路60-1〜60-N、階調生成アンプ62-1〜62-N、駆動アンプ64-1〜64-Nの詳細については後述する。
A modification in which the drive amplifiers 64-1 to 64-N are not provided is also possible. Details of the D /
データ線駆動回路60-1〜60-Nが含む駆動アンプ64-1〜64-N(DA1〜DAN)は、第1〜第Nのサンプリング期間の後の駆動アンプ用サンプリング期間において、階調生成アンプ62-1〜62-Nの出力電圧をサンプリングする。そして駆動アンプ用サンプリング期間の後の駆動アンプ用ホールド期間において、サンプリングされた出力電圧を出力する。 The drive amplifiers 64-1 to 64-N (DA1 to DAN) included in the data line drive circuits 60-1 to 60-N generate gradations in the drive amplifier sampling period after the first to Nth sampling periods. The output voltage of the amplifiers 62-1 to 62-N is sampled. In the drive amplifier hold period after the drive amplifier sampling period, the sampled output voltage is output.
例えば図4に、6個のデータ線駆動回路GA1〜GA6によりD/A変換回路52が共用される場合の信号波形例を示す。データ線駆動回路GA1〜GA6はサンプリング期間TS1〜TS6(第1〜第Nのサンプリング期間)においてサンプリング動作を行い、その後のホールド期間TH1〜TH6(第1〜第Nのホールド期間)においてホールド動作を行う。
For example, FIG. 4 shows an example of a signal waveform when the D /
そして駆動アンプDA1〜DA6は、サンプリング期間TS1〜TS6の後の駆動アンプ用サンプリング期間TDSにおいて、サンプリング動作を行い、その後の駆動アンプ用ホールド期間TDHにおいて、ホールド動作を行う。 The drive amplifiers DA1 to DA6 perform a sampling operation in the drive amplifier sampling period TDS after the sampling periods TS1 to TS6, and perform a hold operation in the subsequent drive amplifier hold period TDH.
図2、図3の構成によれば、データ線駆動回路毎にD/A変換回路を設ける必要はなく、複数のデータ線駆動回路60-1〜60-Nに対して1つのD/A変換回路52を設ければ済む。従って、集積回路装置内でのD/A変換回路52の占有面積を削減でき、集積回路装置の小規模化を図れる。
2 and 3, it is not necessary to provide a D / A conversion circuit for each data line driving circuit, and one D / A conversion is performed for a plurality of data line driving circuits 60-1 to 60-
そしてこのように、D/A変換回路52が時分割に第1、第2の階調電圧VG1、VG2を出力したとしても、階調生成アンプ62-1〜62-Nのサンプリング機能により、第1〜第Nの各サンプリング期間での電圧の適正なサンプリングが可能になる。
Thus, even if the D /
また、このようにD/A変換回路52を時分割に使用すると、図4に示すようにサンプリング期間TS1〜TS6の総和時間が長くなってしまう。このため、例えば階調生成アンプGA6のホールド期間TH6が短くなり、データ線の駆動時間に余裕が無くなってしまう。
Further, when the D /
この点、図3に示すように階調生成アンプGA1〜GA6の後段に駆動アンプDA1〜DA6を設ければ、図4のE15に示すように、サンプリング期間TS1〜TS6の間、駆動アンプDA1〜DA6がホールド動作モードになってデータ線を駆動できる。従って、データ線の駆動時間を長くすることができ、データ線に高精度な電圧を供給できる。 In this regard, if the drive amplifiers DA1 to DA6 are provided after the gradation generation amplifiers GA1 to GA6 as shown in FIG. 3, the drive amplifiers DA1 to DA6 are sampled during the sampling periods TS1 to TS6 as shown at E15 in FIG. DA6 enters the hold operation mode and can drive the data line. Therefore, the drive time of the data line can be extended, and a highly accurate voltage can be supplied to the data line.
また、これまでのデータドライバでは、データ線に供給する電圧を高精度化するために、例えば駆動期間の後半にD/A変換回路によりデータ線を直接駆動するDAC駆動を行っていた。このために、各データ線毎に同じ構成のD/A変換回路を設ける必要があり、D/A変換回路のレイアウト面積が原因となって集積回路装置の大規模化を招いていた。 Further, in the conventional data driver, in order to increase the voltage supplied to the data line with high accuracy, for example, in the second half of the driving period, DAC driving for directly driving the data line by the D / A conversion circuit is performed. For this reason, it is necessary to provide a D / A conversion circuit having the same configuration for each data line, which causes an increase in the scale of the integrated circuit device due to the layout area of the D / A conversion circuit.
この点、後述するように、階調生成アンプや駆動アンプにサンプルホールド機能を持たせて、例えばフリップアラウンド型サンプルホールド回路により構成すれば、いわゆるオフセットフリーを実現できる。従って、データ線への出力電圧のバラツキを最小限に抑えて、データ線に高精度な電圧を供給できるようになるため、上記のDAC駆動が不要になる。従って、各データ線毎に同じ構成のD/A変換回路を設ける必要がなくなり、図2、図3に示すように、1つのD/A変換回路を複数のデータ線駆動回路で共用できるようになる。従って、データ線の電圧の高精度化とデータドライバの小面積化を両立できる。 In this regard, as will be described later, if the tone generation amplifier and the drive amplifier are provided with a sample hold function and configured by, for example, a flip-around sample hold circuit, so-called offset free can be realized. Accordingly, it is possible to supply a highly accurate voltage to the data line while minimizing the variation in the output voltage to the data line, and thus the above-described DAC drive is not necessary. Therefore, it is not necessary to provide a D / A conversion circuit having the same configuration for each data line, and a single D / A conversion circuit can be shared by a plurality of data line driving circuits as shown in FIGS. Become. Therefore, it is possible to achieve both high accuracy of the voltage of the data line and reduction of the area of the data driver.
また図2、図3の構成によれば、階調電圧線を、R用(赤)、G用(緑)、B用(青)に時分割に共用できるという利点もある。 2 and FIG. 3 also has an advantage that the gradation voltage lines can be shared in time division for R (red), G (green), and B (blue).
具体的には本実施形態では、図1のメモリ20とデータドライバ50とを接続する階調データバスは例えば16ビットのバスになっている。一方、R、G、Bの各サブピクセルのビット数は8ビットであり、R、G、Bのサブピクセルから構成されるピクセルのビット数は8×3=24ビットになる。
Specifically, in the present embodiment, the gradation data bus that connects the
そこで図4のE1、E2では、第1の画素のサブピクセルR0の8ビットの階調データと、第1の画素の隣の第2の画素のサブピクセルR1の8ビットの階調データが、16ビットの階調データバスを介してメモリ20からデータドライバ50に転送される。
Therefore, in E1 and E2 of FIG. 4, 8-bit gradation data of the subpixel R0 of the first pixel and 8-bit gradation data of the subpixel R1 of the second pixel adjacent to the first pixel are The data is transferred from the
そして図4のE3ではD/A変換回路52は、サブピクセルR0の8ビットの階調データに対応する第1、第2の階調電圧VG1、VG2を出力する。するとE4に示すように階調生成アンプGA1は、サンプリング期間TS1においてVG1、VG2のサンプリング動作を行って、VG1とVG2の間の階調電圧を生成する。
In E3 of FIG. 4, the D /
またE5ではD/A変換回路52は、サブピクセルR1の8ビットの階調データに対応する第1、第2の階調電圧VG1、VG2を出力する。するとE6に示すように階調生成アンプGA2は、サンプリング期間TS2においてVG1、VG2のサンプリング動作を行って、VG1とVG2の間の階調電圧を生成する。
In E5, the D /
またE7、E8では、第1の画素のサブピクセルG0の8ビットの階調データと、第2の画素のサブピクセルG1の8ビットの階調データが、16ビットの階調データバスを介してメモリ20からデータドライバ50に転送される。
In E7 and E8, 8-bit gradation data of the subpixel G0 of the first pixel and 8-bit gradation data of the subpixel G1 of the second pixel are transmitted via the 16-bit gradation data bus. The data is transferred from the
そしてE9ではD/A変換回路52は、サブピクセルG0の8ビットの階調データに対応する第1、第2の階調電圧VG1、VG2を出力する。するとE10に示すように階調生成アンプGA3は、サンプリング期間TS3においてVG1、VG2のサンプリング動作を行って、VG1とVG2の間の階調電圧を生成する。
In E9, the D /
またE11ではD/A変換回路52は、サブピクセルG1の8ビットの階調データに対応する第1、第2の階調電圧VG1、VG2を出力する。するとE12に示すように階調生成アンプGA4は、サンプリング期間TS4においてVG1、VG2のサンプリング動作を行って、VG1とVG2の間の階調電圧を生成する。なおE13、E14ではサブピクセルB0、B1の階調データが転送され、上記の同様の処理が行われる。
In E11, the D /
このようにR0、R1、G0、G1、B0、B1の階調データを転送すれば、R用、G用、B用に別々の階調電圧線を設けなくも済むようになり、1本の階調電圧線をR用、G用、B用の階調データの転送に時分割に使用できるようになる。例えば図4のE1、E2では階調電圧線をR用に使用し、E7、E8では階調電圧線をG用に使用し、E13、E14では階調電圧線をB用に使用できる。 If the grayscale data of R0, R1, G0, G1, B0, and B1 is transferred in this way, it is not necessary to provide separate grayscale voltage lines for R, G, and B. The gradation voltage lines can be used in a time division manner for transferring gradation data for R, G, and B. For example, the gradation voltage line can be used for R in E1 and E2 in FIG. 4, the gradation voltage line can be used for G in E7 and E8, and the gradation voltage line can be used for B in E13 and E14.
例えば、R用、G用、B用に、各々、64本の階調電圧線が必要な場合に、R用、G用、B用に別々の階調電圧線を設ける手法では、64×3=192本の階調電圧線が必要になる。 For example, when 64 gradation voltage lines are required for each of R, G, and B, the method of providing separate gradation voltage lines for R, G, and B is 64 × 3. = 192 grayscale voltage lines are required.
この点、本実施形態では、1本の階調電圧線をR用、G用、B用に時分割に使用しているため、64本の階調電圧線で済むようになり、階調電圧線の配線領域を大幅に削減でき、集積回路装置の小面積化を図れる。 In this respect, in the present embodiment, since one gradation voltage line is used for R, G, and B in a time-sharing manner, 64 gradation voltage lines can be used, and the gradation voltage is reduced. The wiring area of the line can be greatly reduced, and the area of the integrated circuit device can be reduced.
3.データ線の共通電位設定
本実施形態では低消費電力化を実現するために、データ線の共通電位設定手法(イコライズ)を採用している。具体的には図4のE16に示すように、駆動アンプ用サンプリング期間TDSにおいて、駆動アンプDA1〜DA6の出力線を共通電位に設定する。
3. Data Line Common Potential Setting In this embodiment, a data line common potential setting method (equalization) is employed in order to achieve low power consumption. Specifically, as indicated by E16 in FIG. 4, the output lines of the drive amplifiers DA1 to DA6 are set to a common potential in the drive amplifier sampling period TDS.
例えば図5においてVCOM生成回路180(コモン電圧生成回路)は、表示パネルの画素の対向電極であるコモン電極に供給するコモン電圧VCOM(対向電極電圧)を生成して出力する。そして生成されたコモン電圧VCOMは、VCOMのパッド(バンプ)を介して表示パネルのコモン電極に供給される。 For example, in FIG. 5, a VCOM generation circuit 180 (common voltage generation circuit) generates and outputs a common voltage VCOM (counter electrode voltage) supplied to a common electrode that is a counter electrode of a pixel of the display panel. The generated common voltage VCOM is supplied to the common electrode of the display panel via the VCOM pad (bump).
具体的にはVCOM生成回路180は、図示しない極性反転信号に基づいて、高電位側コモン電圧VCOMHと低電位側コモン電圧VCOMLのいずれかを、コモン電圧VCOMとして出力する。例えばライン反転駆動の場合には、1走査期間毎に液晶素子に印加される電圧の極性が反転するため、VCOM生成回路180は、1走査期間毎に、VCOMHとVCOMLのいずれかを切り替えて出力する。
Specifically, the
そして図5では、駆動アンプDA1〜DA6の出力線を、駆動アンプ用サンプリング期間TDSにおいて、図4のE16に示すように共通電位であるコモン電圧VCOMに設定する。具体的には、駆動アンプ用サンプリング期間において、図5のスイッチ素子SVDをオンにして、駆動アンプDA1〜DA6の出力線であるデータ線を、コモン電圧VCOMに設定する。なお共通電位はVCOMに限定されず、例えばGNDの電位などであってもよい。 In FIG. 5, the output lines of the drive amplifiers DA1 to DA6 are set to the common voltage VCOM, which is a common potential, as indicated by E16 in FIG. 4 in the drive amplifier sampling period TDS. Specifically, in the drive amplifier sampling period, the switch element SVD of FIG. 5 is turned on, and the data lines that are the output lines of the drive amplifiers DA1 to DA6 are set to the common voltage VCOM. The common potential is not limited to VCOM, and may be, for example, a GND potential.
図5のようにすれば、表示パネルに蓄積された電荷を再利用して、表示パネルのデータ線への電荷の充放電が行われるようになるため、より一層の低消費電力化を図れる。 According to FIG. 5, the charge accumulated in the display panel is reused to charge and discharge the charge on the data lines of the display panel, so that the power consumption can be further reduced.
また、後述するように駆動アンプDA1〜DA6の出力用スイッチ素子SQDは、駆動アンプ用サンプリング期間TDSにおいてオフになり、DA1〜DA6の出力はハイインピーダンス状態になる。従って、このように駆動アンプDA1〜DA6の出力がハイインピーダンス状態になる期間TDSを利用すれば、効率的にデータ線をコモン電圧VCOMに設定できるようになる。またコモン電圧VCOMに設定したことの悪影響が、駆動アンプDA1〜DA6に及ぶのも防止できる。 As will be described later, the output switch elements SQD of the drive amplifiers DA1 to DA6 are turned off in the drive amplifier sampling period TDS, and the outputs of DA1 to DA6 are in a high impedance state. Therefore, the data line can be efficiently set to the common voltage VCOM by using the period TDS during which the outputs of the drive amplifiers DA1 to DA6 are in a high impedance state. Further, it is possible to prevent the adverse effect of setting the common voltage VCOM from reaching the drive amplifiers DA1 to DA6.
4.スイッチ回路
以下、本実施形態のデータドライバの種々の変形例について説明する。なお、以下では説明を簡素化するために、1つのD/A変換回路52を共用するデータ線駆動回路60-1〜60-N、階調生成アンプ62-1〜62-N、駆動アンプ64-1〜64-Nを、各々、代表してデータ線駆動回路60、階調生成アンプ62、駆動アンプ64と記載して、説明を行う。
4). Switch Circuits Various modifications of the data driver of this embodiment will be described below. In the following description, in order to simplify the description, the data line driving circuits 60-1 to 60-N sharing the single D /
図6に本実施形態のデータドライバの第1の変形例を示す。図6の第1の変形例では、スイッチ回路54が新たに追加されている。
FIG. 6 shows a first modification of the data driver of this embodiment. In the first modification of FIG. 6, a
図6において、D/A変換回路52は、図1の階調電圧生成回路110から階調電圧線を介して複数の階調電圧(例えばV0〜V128、V0〜V64)を受ける。そしてこれらの複数の階調電圧の中から階調データDGに対応した第1、第2の階調電圧VG1、VG2を選択して出力する。この場合に、D/A変換回路52が出力する第1、第2の階調電圧VG1、VG2は、隣り合う階調電圧になる。具体的には、階調電圧線を介してD/A変換回路52に入力される複数の階調電圧(V0〜V128、V0〜V64)において隣り合う階調電圧(例えばV0とV1、V1とV2、V2とV3)になる。
In FIG. 6, the D /
例えば図7において階調データDGはD7〜D0の8ビット(256階調)のデータになっている。またD/A変換回路52には複数の階調電圧V0〜V128が入力される。ここでは、V0〜V128には、V0>V1>V2・・・・V127>V128という単調減少の関係が成り立っている。但しV0<V1<V2・・・・V127<V128という単調増加の関係が成り立つようにしてもよい。
For example, in FIG. 7, the gradation data DG is data of 8 bits (256 gradations) D7 to D0. A plurality of gradation voltages V0 to V128 are input to the D /
D/A変換回路52は、階調データがDG(D7〜D0)=(00000000)、(00000001)の場合には、VG1=V1、VG2=V0を出力し、(00000010)、(00000011)の場合には、VG1=V1、VG2=V2を出力する。またDG=(00000100)、(00000101)の場合には、VG1=V3、VG2=V2を出力し、(00000110)、(00000111)の場合には、VG1=V3、VG2=V4を出力する。
The D /
このようにD/A変換回路52は、階調電圧生成回路110から入力される階調電圧V0〜V128のうち、階調データDGに応じた階調電圧であって、隣り合う第1、第2の階調電圧VG1、VG2を出力する。なお図6、図7はD/A変換回路52が第1、第2の階調電圧VG1、VG2の2種類の階調電圧を生成する例であるが、出力される階調電圧の種類(数)はこれに限定されるものではない。
As described above, the D /
データ線駆動回路60(データ線駆動回路60-1〜60-N)は表示パネル400のデータ線を駆動する回路であり、階調生成アンプ62(階調生成アンプ62-1〜62-N)を含む。この階調生成アンプ62(階調生成サンプルホールド回路)は、第1の階調電圧VG1と第2の階調電圧VG2の間の階調電圧を生成して出力できる。
The data line driving circuit 60 (data line driving circuits 60-1 to 60-N) is a circuit for driving the data lines of the
図7において階調生成アンプ62は、階調データがDG=(00000001)の場合には、VG1=V1とVG2=V0の間の階調電圧VS=V0−(V0−V1)/2を生成(サンプリング)して出力する。なお階調データがDG=(00000000)の場合にはVS=VG2=V0を出力する。また階調データがDG=(00000011)の場合には、VG1=V1とVG2=V2の間の階調電圧VS=V1−(V1−V2)/2を生成して出力する。なお階調データがDG=(00000010)の場合にはVS=VG1=V1を出力する。
In FIG. 7, when the gradation data is DG = (00000001), the
スイッチ回路54はD/A変換回路52とデータ線駆動回路60との間に設けられる。なおスイッチ回路54はD/A変換回路52又はデータ線駆動回路60の構成要素であってもよい。
The
スイッチ回路54は複数のスイッチ素子を含む。例えば図6では第1〜第4のスイッチ素子SW1〜SW4を含む。なおスイッチ素子の個数はこれに限定されず、例えば後述するように8個、16個等であってもよい。また各スイッチ素子SW1〜SW4はCMOSのトランジスタにより構成できる。具体的にはP型トランジスタとN型トランジスタとからなるトランスファーゲートにより構成できる。そしてこれらのトランジスタは、図示しないスイッチ制御信号生成回路からのスイッチ制御信号によりオン・オフされる。
The
スイッチ素子SW1は、D/A変換回路52の第1の階調電圧VG1の出力ノードである第1の電圧出力ノードNG1と、階調生成アンプ62(データ線駆動回路60)の第1の入力ノードNI1との間に設けられる。スイッチ素子SW2は、D/A変換回路52の第2の階調電圧VG2の出力ノードである第2の電圧出力ノードNG2と、階調生成アンプ62の入力ノードNI1との間に設けられる。これらのスイッチ素子SW1とSW2は排他的にオン・オフになる。例えば図7に示すように階調データがDG=(00000000)の場合にはSW1がオフになる一方でSW2がオンになり、DG=(00000001)の場合にはSW1がオンになる一方でSW2がオフになる。
The switch element SW1 includes a first voltage output node NG1 that is an output node of the first gradation voltage VG1 of the D /
スイッチ素子SW3は、D/A変換回路52の電圧出力ノードNG1と階調生成アンプ62の入力ノードNI2との間に設けられる。スイッチ素子SW4は、D/A変換回路52の電圧出力ノードNG2と階調生成アンプ62の入力ノードNI2との間に設けられる。これらのスイッチ素子SW3とSW4は排他的にオン・オフになる。例えばDG=(00000001)の場合にはSW3がオフになる一方でSW4がオンになり、DG=(00000010)の場合にはSW3がオンになる一方でSW4がオフになる。
The switch element SW3 is provided between the voltage output node NG1 of the D /
図7に示すように、階調データがDG=(00000000)の場合には、D/A変換回路52はVG1=V1、VG2=V0を出力する。またスイッチ回路54のスイッチ素子SW1、SW2、SW3、SW4は、各々、オフ、オン、オフ、オンになる。従って階調生成アンプ62の入力ノードNI1、NI2には、各々、VI1=VG2=V0、VI2=VG2=V0が入力される。これにより階調生成アンプ62は階調電圧(サンプリング電圧)VS=V0を出力する。
As shown in FIG. 7, when the gradation data is DG = (00000000), the D /
一方、階調データがDG=(00000001)の場合には、スイッチ素子SW1、SW2、SW3、SW4は、各々、オン、オフ、オフ、オンになる。従って階調生成アンプ62は、その入力ノードNI1、NI2にVI1=VG1=V1、VI2=VG2=V0が入力され、階調電圧VS=V0−(V0−V1)/2を出力する。即ち階調データDG=(00000001)に対応する階調電圧を出力する。
On the other hand, when the gradation data is DG = (00000001), the switch elements SW1, SW2, SW3, and SW4 are turned on, off, off, and on, respectively. Therefore, the
階調データがDG=(00000010)の場合には、D/A変換回路52はVG1=V1、VG2=V2を出力する。またスイッチ素子SW1、SW2、SW3、SW4は、各々、オン、オフ、オン、オフになる。従って階調生成アンプ62は、その入力ノードNI1、NI2にVI1=VG1=V1、VI2=VG1=V1が入力され、階調電圧VS=V1を出力する。
When the gradation data is DG = (00000010), the D /
一方、階調データがDG=(00000011)の場合には、スイッチ素子SW1、SW2、SW3、SW4は、各々、オフ、オン、オン、オフになる。従って階調生成アンプ62は、その入力ノードNI1、NI2にVI1=VG2=V2、VI2=VG1=V1が入力され、階調電圧VS=V1−(V1−V2)/2を出力する。即ち階調データDG=(00000011)に対応する階調電圧を出力する。
On the other hand, when the gradation data is DG = (00000011), the switch elements SW1, SW2, SW3, and SW4 are turned off, on, on, and off, respectively. Therefore, the
そして図7から明らかなように、スイッチ素子SW1〜SW4は、階調データDGの下位ビットに基づいてオン・オフされる。即ち階調データDGの下位ビットに基づき生成されたスイッチ制御信号に基づいて、スイッチ素子SW1〜SW4はオン・オフされる。例えば階調データDGの下位ビットであるD1、D0が(00)の場合には、図7に示すようにスイッチ素子SW1、SW2、SW3、SW4は、各々、オフ、オン、オフ、オンになり、(01)の場合には、各々、オン、オフ、オフ、オンになる。また(10)の場合には、オン、オフ、オン、オフになり、(11)の場合にはオフ、オン、オン、オフになる。 As is apparent from FIG. 7, the switch elements SW1 to SW4 are turned on / off based on the lower bits of the gradation data DG. That is, the switch elements SW1 to SW4 are turned on / off based on the switch control signal generated based on the lower bits of the gradation data DG. For example, when the lower bits D1 and D0 of the gradation data DG are (00), the switch elements SW1, SW2, SW3, and SW4 are turned off, on, off, and on, respectively, as shown in FIG. , (01), on, off, off, on respectively. In the case of (10), it is on, off, on and off, and in the case of (11), it is off, on, on and off.
以上に説明した本実施形態のデータドライバによれば、階調生成アンプ62により階調電圧を生成できるため、図1の階調電圧生成回路110が生成する階調電圧の個数(種類)を削減できる。これにより階調電圧線の本数を削減できると共に、D/A変換回路52の回路規模を削減できる。
According to the data driver of the present embodiment described above, since the gradation voltage can be generated by the
例えば階調データDGが8ビットであり、階調数が28=256階調である場合に、従来の手法では、階調電圧生成回路110は256個の階調電圧を生成する必要があり、D/A変換回路52には、これらの256個の階調電圧の中から階調データDGに応じた階調電圧を選択するセレクタ群が必要になる。従って、階調電圧生成回路110やD/A変換回路52の大規模化を招く。また階調電圧線の本数も256本になるため、配線領域の占有面積も大きくなる。
For example, when the gradation data DG is 8 bits and the number of gradations is 2 8 = 256 gradations, the gradation
この点、図6の本実施形態のデータドライバによれば、階調生成アンプ62により階調電圧が生成されるため、階調電圧生成回路110は例えば128個の階調電圧を生成すればよく、D/A変換回路52には、これらの128個の階調電圧の中から電圧を選択するセレクタ群を設ければ済む。従って、従来の手法に比べて回路規模の大幅な削減が可能になる。また階調電圧線の本数も128本にすることができ、配線領域の面積も大幅に削減できる。なお、実際には、階調生成アンプ62が第1、第2の階調電圧VG1、VG2を分割した電圧を生成するため、上記の場合に階調電圧線は128+1=129本必要になる。
In this regard, according to the data driver of the present embodiment of FIG. 6, since the gradation voltage is generated by the
また図6のデータドライバによれば、階調生成アンプ62にサンプルホールド機能を持たせることができる。従って、D/A変換回路52によりデータ線を直接駆動するDAC駆動を行わなくても、バラツキが少ない電圧をデータ線に供給できる。即ち比較的小規模で簡素な回路構成で、精度の高い電圧をデータ線に供給できる。更に階調生成アンプ62にサンプルホールド機能を持たせることで、1つのD/A変換回路52を複数のデータ線駆動回路60で共有する構成が可能になり、更なる回路の小規模化を図れる。
Further, according to the data driver of FIG. 6, the
また図6のデータドライバによれば、D/A変換回路52とデータ線駆動回路60の間にスイッチ回路54が設けられる。従って、D/A変換回路52からの第1、第2の階調電圧VG1、VG2に基づいて、例えば図7に示すように(VI1、VI2)=(V0、V0)、(V1、V0)、(V1、V1)、(V2、V1)・・・というような入力電圧を階調生成アンプ62に入力できる。これにより階調生成アンプ62は、例えばVS=V0、V0−(V0−V1)/2、V1、V1−(V1−V2)/2、V2・・・というような単調減少(或いは単調増加)する階調電圧を出力できるようになり、簡素な回路構成で適正な階調電圧出力を実現できる。
Further, according to the data driver of FIG. 6, the
5.フリップアラウンド型サンプルホールド回路
階調生成アンプ62は、いわゆるフリップアラウンド型サンプルホールド回路により構成できる。ここでフリップアラウンド型サンプルホールド回路は、例えば、サンプリング期間において、入力電圧に応じた電荷をサンプリング用キャパシタにサンプリングし、ホールド期間において、このサンプリング用キャパシタのフリップアラウンド動作を行って、蓄積された電荷に対応する電圧をその出力ノードに出力する回路である。
5). Flip Around Sample / Hold Circuit The
図8(A)、図8(B)を用いてフリップアラウンド型サンプルホールド回路について更に詳細に説明する。 The flip-around sample-and-hold circuit will be described in more detail with reference to FIGS. 8A and 8B.
例えば図8(A)、図8(B)において、フリップアラウンド型サンプルホールド回路により構成される階調生成アンプ62は、演算増幅器OP1と、第1、第2のサンプリング用キャパシタCS1、CS2(複数のサンプリング用キャパシタ)を含む。
For example, in FIGS. 8A and 8B, the
サンプリング用キャパシタCS1は、演算増幅器OP1の反転入力端子(広義には第1の入力端子)と階調生成アンプ62の入力ノードNI1との間に設けられる。そして図8(A)に示すようにキャパシタCS1には、サンプリング期間において入力ノードNI1の入力電圧VI1に応じた電荷が蓄積される。
The sampling capacitor CS1 is provided between the inverting input terminal (first input terminal in a broad sense) of the operational amplifier OP1 and the input node NI1 of the
サンプリング用キャパシタCS2は、演算増幅器OP1の反転入力端子と階調生成アンプ62の入力ノードNI2との間に設けられる。そしてキャパシタCS2には、サンプリング期間において入力ノードNI2の入力電圧VI2に応じた電荷が蓄積される。
The sampling capacitor CS2 is provided between the inverting input terminal of the operational amplifier OP1 and the input node NI2 of the
なお図8(A)に示すようにサンプリング期間では演算増幅器OP1の出力がOP1の反転入力端子のノードNEGに帰還される。また、演算増幅器OP1の非反転入力端子(広義には第2の入力端子)は、アナログの基準電圧であるAGNDに設定される。従って演算増幅器OP1のイマジナリーショート機能により、キャパシタCS1、CS2の一端が接続されるノードNEGは、AGNDに設定される。これによりキャパシタCS1、CS2には、入力電圧VI1、VI2に応じた電荷が蓄積されるようになる。 As shown in FIG. 8A, during the sampling period, the output of the operational amplifier OP1 is fed back to the node NEG of the inverting input terminal of OP1. The non-inverting input terminal (second input terminal in a broad sense) of the operational amplifier OP1 is set to AGND that is an analog reference voltage. Therefore, the node NEG to which one ends of the capacitors CS1 and CS2 are connected is set to AGND by the imaginary short function of the operational amplifier OP1. As a result, charges corresponding to the input voltages VI1 and VI2 are accumulated in the capacitors CS1 and CS2.
図8(B)に示すようにホールド期間においては、階調生成アンプ62は、サンプリング期間においてサンプリング用キャパシタCS1、CS2に蓄積された電荷に応じた出力電圧VQG(=VS)を、その出力ノードNQGに出力する。具体的には、その一端にノードNEGが接続されるキャパシタCS1、CS2の他端を、演算増幅器OP1の出力端子に接続するフリップアラウンド動作を行うことで、CS1、CS2に蓄積された電荷に応じた出力電圧VQGを出力する。
As shown in FIG. 8B, in the hold period, the
以上のようなフリップアラウンド型サンプルホールド回路により階調生成アンプ62を構成すれば、いわゆるオフセットフリーを実現できる。
If the
例えば演算増幅器OP1の反転入力端子と非反転入力端子の間に発生するオフセット電圧をVOFとし、AGND=0とし、サンプリング期間での入力電圧をVI1=VI2=VIとし、並列接続されるキャパシタCS1、CS2の並列容量値をCSとする。すると、サンプリング期間において蓄積される電荷Qは下式のように表される。 For example, the offset voltage generated between the inverting input terminal and the non-inverting input terminal of the operational amplifier OP1 is VOF, AGND = 0, the input voltage during the sampling period is VI1 = VI2 = VI, and the capacitors CS1 connected in parallel, Let CS2 be the parallel capacitance value of CS2. Then, the charge Q accumulated in the sampling period is expressed by the following equation.
Q=(VI−VOF)×CS (1)
一方、ホールド期間でのノードNEGの電圧をVXとし、出力電圧をVQGとすると、ホールド期間において蓄積される電荷Q’は下式のように表される。
Q = (VI−VOF) × CS (1)
On the other hand, when the voltage of the node NEG in the hold period is VX and the output voltage is VQG, the charge Q ′ accumulated in the hold period is expressed by the following equation.
Q’=(VQG−VX)×CS (2)
また演算増幅器OP1の増幅率をAとすると、VQGは下式のように表される。
Q ′ = (VQG−VX) × CS (2)
When the amplification factor of the operational amplifier OP1 is A, VQG is expressed as the following equation.
VQG=−A×(VX−VOF) (3)
すると電荷保存の法則によりQ=Q’となるため、下式が成立する。
VQG = −A × (VX−VOF) (3)
Then, since Q = Q ′ by the law of charge conservation, the following equation is established.
(VI−VOF)×CS=(VQG−VX)×CS (4)
従って上式(3)、(4)により、
VQG=VI−VOF+VX=VI−VOF+VOF−VQG/A
が成立する。従って、階調生成アンプ62の出力電圧VQGは下式のように表される。
(VI−VOF) × CS = (VQG−VX) × CS (4)
Therefore, according to the above equations (3) and (4),
VQG = VI-VOF + VX = VI-VOF + VOF-VQG / A
Is established. Therefore, the output voltage VQG of the
VQG={1/(1+1/A)}×VI (5)
上式(5)から明らかなように、階調生成アンプ62の出力電圧VQGは、オフセット電圧VOFに依存せず、オフセットをキャンセルできるため、オフセットフリーを実現できる。
VQG = {1 / (1 + 1 / A)} × VI (5)
As apparent from the above equation (5), the output voltage VQG of the
例えば複数のデータ線駆動回路60により複数のデータ線が駆動される場合に、出力電圧VQGにオフセット電圧VOFが表れると、データ線間で出力電圧VQGがばらついてしまい、表示品質が劣化する。
For example, when a plurality of data lines are driven by the plurality of data
この点、フリップアラウンド型サンプルホールド回路を用いれば、オフセットをキャンセルできるため、データ線間での出力電圧VQGのバラツキを最小限に抑えることができる。従って、バラツキの少ない高精度の電圧をデータ線に供給でき、表示品質を向上できる。また、D/A変換回路52によりデータ線を直接駆動するDAC駆動が不要になるため、高速駆動や制御の簡素化を実現できる。
In this regard, if the flip-around type sample and hold circuit is used, the offset can be canceled, so that the variation in the output voltage VQG between the data lines can be minimized. Therefore, a highly accurate voltage with little variation can be supplied to the data lines, and display quality can be improved. Further, since the DAC drive for directly driving the data line by the D /
図9(A)、図9(B)にフリップアラウンド型サンプルホールド回路を用いた階調生成アンプ62の詳細な構成例を示す。
9A and 9B show detailed configuration examples of the
図9(A)、図9(B)の階調生成アンプ62は、演算増幅器OP1と、第1、第2のサンプリング用スイッチ素子SS1、SS2と、第1、第2のサンプリング用キャパシタCS1、CS2と、帰還用スイッチ素子SFGと、第1、第2のフリップアラウンド用スイッチ素子SA1、SA2を含む。また出力用スイッチ素子SQGを含む。なおこれらの一部の構成要素を省略したり、他の構成要素を追加するなどの変形実施も可能である。またスイッチ素子SS1、SS2、SA1、SA2、SFG、SQGは、例えばトランスファーゲートなどのCMOSトランジスタにより構成できる。 9A and 9B includes an operational amplifier OP1, first and second sampling switch elements SS1 and SS2, and first and second sampling capacitors CS1, It includes CS2, a feedback switch element SFG, and first and second flip-around switch elements SA1 and SA2. An output switch element SQG is also included. It should be noted that modifications such as omitting some of these components or adding other components are possible. In addition, the switch elements SS1, SS2, SA1, SA2, SFG, and SQG can be configured by CMOS transistors such as transfer gates, for example.
演算増幅器OP1の非反転入力端子(第2の入力端子)には、アナログの基準電圧AGND(広義には所与の基準電圧)が設定される。 An analog reference voltage AGND (a given reference voltage in a broad sense) is set to the non-inverting input terminal (second input terminal) of the operational amplifier OP1.
サンプリング用スイッチ素子SS1及びサンプリング用キャパシタCS1は、階調生成アンプ62の入力ノードNI1と演算増幅器OP1の反転入力端子(第1の入力端子)との間に設けられる。サンプリング用スイッチ素子SS2及びサンプリング用キャパシタCS2は、階調生成アンプ62の入力ノードNI2と演算増幅器OP1の反転入力端子との間に設けられる。
The sampling switch element SS1 and the sampling capacitor CS1 are provided between the input node NI1 of the
帰還用スイッチ素子SFGは、演算増幅器OP1の出力端子とOP1の反転入力端子との間に設けられる。 The feedback switch element SFG is provided between the output terminal of the operational amplifier OP1 and the inverting input terminal of OP1.
フリップアラウンド用スイッチ素子SA1は、スイッチ素子SS1とキャパシタCS1との間の第1の接続ノードNS1と、演算増幅器OP1の出力端子との間に設けられる。フリップアラウンド用スイッチ素子SA2は、スイッチ素子SS2とキャパシタCS2との間の第2の接続ノードNS2と、演算増幅器OP1の出力端子との間に設けられる。 The flip-around switch element SA1 is provided between the first connection node NS1 between the switch element SS1 and the capacitor CS1 and the output terminal of the operational amplifier OP1. The flip-around switch element SA2 is provided between the second connection node NS2 between the switch element SS2 and the capacitor CS2 and the output terminal of the operational amplifier OP1.
そして図9(A)に示すようにサンプリング期間においては、サンプリング用スイッチ素子SS1、SS2及び帰還用スイッチ素子SFGがオンになると共に、フリップアラウンド用スイッチ素子SA1、SA2がオフになる。これにより、図8(A)で説明したフリップアラウンド型サンプルホールド回路のサンプリング動作を実現できる。 As shown in FIG. 9A, in the sampling period, the sampling switch elements SS1 and SS2 and the feedback switch element SFG are turned on, and the flip-around switch elements SA1 and SA2 are turned off. Thereby, the sampling operation of the flip-around sample-hold circuit described with reference to FIG.
一方、図9(B)に示すようにホールド期間においては、サンプリング用スイッチ素子SS1、SS2及び帰還用スイッチ素子SFGがオフになると共に、フリップアラウンド用スイッチ素子SA1、SA2がオンになる。これにより、図8(B)で説明したフリップアラウンド型サンプルホールド回路のホールド動作を実現できる。 On the other hand, as shown in FIG. 9B, in the hold period, the sampling switch elements SS1 and SS2 and the feedback switch element SFG are turned off, and the flip-around switch elements SA1 and SA2 are turned on. Thus, the hold operation of the flip-around sample / hold circuit described with reference to FIG. 8B can be realized.
また出力用スイッチ素子SQGは、演算増幅器OP1の出力端子と階調生成アンプ62の出力ノードNQGとの間に設けられる。そして図9(A)に示すようにサンプリング期間においては、出力用スイッチ素子SQGはオフになる。これにより、階調生成アンプ62の出力がハイインピーダンス状態になり、サンプリング期間中の不確定な電圧が後段に伝達されるのを防止できる。
The output switch element SQG is provided between the output terminal of the operational amplifier OP1 and the output node NQG of the
一方、図9(B)に示すように、ホールド期間においては、出力用スイッチ素子SQGはオンになる。これにより、サンプリング期間において生成された階調電圧である電圧VQGを出力できる。 On the other hand, as shown in FIG. 9B, the output switch element SQG is turned on in the hold period. Thereby, the voltage VQG which is the gradation voltage generated in the sampling period can be output.
次に図10を用いて、図9(A)、図9(B)の回路動作を説明する。ノードNG1には、D/A変換回路52からの第1の階調電圧VG1が入力され、ノードNG2には、図7で説明したように、VG1とは電圧レベルが異なる第2の階調電圧VG2が入力される。
Next, the circuit operation of FIGS. 9A and 9B will be described with reference to FIG. The first gradation voltage VG1 from the D /
スイッチ回路54のスイッチ素子SW1、SW2は、図7で説明したように、階調データDGに応じていずれか一方が排他的にオンになる。スイッチ素子SW3、SW4も、階調データDGに応じていずれか一方が排他的にオンになる。
As described with reference to FIG. 7, one of the switch elements SW1 and SW2 of the
サンプリング期間においては、サンプリング用スイッチ素子SS1、SS2、帰還用スイッチ素子SFGに入力されるスイッチ制御信号がアクティブ(Hレベル)になるため、スイッチ素子SS1、SS2、SFGはオンになる。一方、フリップアラウンド用スイッチ素子SA1、SA2、出力用スイッチ素子SQGに入力されるスイッチ制御信号が非アクティブ(Lレベル)になるため、スイッチ素子SA1、SA2、SQGはオフになる。 In the sampling period, the switch control signals input to the sampling switch elements SS1 and SS2 and the feedback switch element SFG are active (H level), so that the switch elements SS1, SS2, and SFG are turned on. On the other hand, since the switch control signals input to the flip-around switch elements SA1 and SA2 and the output switch element SQG become inactive (L level), the switch elements SA1, SA2 and SQG are turned off.
ホールド期間においては、スイッチ素子SS1、SS2、SFGに入力されるスイッチ制御信号が非アクティブになるため、SS1、SS2、SFGはオフになる。一方、スイッチ素子SA1、SA2、SQGに入力されるスイッチ制御信号がアクティブになるため、SA1、SA2、SQGはオンになる。 In the hold period, the switch control signals input to the switch elements SS1, SS2, and SFG are inactive, and thus SS1, SS2, and SFG are turned off. On the other hand, since the switch control signal input to the switch elements SA1, SA2, and SQG becomes active, SA1, SA2, and SQG are turned on.
なお図10のA1、A2に示すように、サンプリング用スイッチ素子SS1、SS2は、帰還用スイッチ素子SFGがオフになった後にオフになる。このようにすれば、後述するようにチャージインジェクションの悪影響を最小限に抑えることができる。そしてA3に示すように、フリップアラウンド用スイッチ素子SA1、SA2、出力用スイッチ素子SQGは、サンプリング用スイッチ素子SS1、SS2がオフになった後にオンになる。 As shown by A1 and A2 in FIG. 10, the sampling switch elements SS1 and SS2 are turned off after the feedback switch element SFG is turned off. In this way, the adverse effect of charge injection can be minimized as will be described later. As indicated by A3, the flip-around switch elements SA1 and SA2 and the output switch element SQG are turned on after the sampling switch elements SS1 and SS2 are turned off.
図11(A)、図11(B)に、第2の構成例の階調生成アンプを示し、図12にその回路動作の説明図を示す。 11A and 11B show a grayscale generation amplifier of the second configuration example, and FIG. 12 is an explanatory diagram of the circuit operation.
図12のB1、B2に示すように、図11(A)、図11(B)の第2の構成例では、D/A変換回路52からの第1、第2の階調電圧がサンプリング期間において時分割に階調生成アンプ62に入力される。そして図12のB3に示すようにサンプリング用スイッチ素子SS1がオフになることで、B1で入力されてサンプリングされた第1の階調電圧がホールドされる。またB4に示すようにサンプリング用スイッチ素子SS2がオフになることで、B2で入力されてサンプリングされた第2の階調電圧がホールドされる。
As shown in B1 and B2 of FIG. 12, in the second configuration example of FIGS. 11A and 11B, the first and second gradation voltages from the D /
この図11(A)〜図12の第2の構成例では、図9(A)〜図10に比べてサンプリング期間が短くなってしまうため、サンプリング動作に時間的な余裕が無くなり、出力電圧VQGの精度が低下するおそれがある。 In the second configuration example of FIGS. 11A to 12, the sampling period is shortened compared to FIGS. 9A to 10, so that there is no time margin for the sampling operation and the output voltage VQG There is a risk that the accuracy of the lowering.
これに対して図9(A)〜図10の構成では、サンプリング期間を十分に長く取れるため、精度の良いサンプルホールド動作を実現でき、高精度な出力電圧VQGを出力できる。 On the other hand, in the configurations of FIGS. 9A to 10, since the sampling period can be made sufficiently long, an accurate sample-and-hold operation can be realized, and a highly accurate output voltage VQG can be output.
また、第2の構成例では時系列にスイッチ素子SS1、SS2をオフにする必要があるため、図12のB3、B5に示すようにスイッチ素子SFGがオフになる前にスイッチ素子SS1がオフになってしまう。従って、スイッチ素子SS1がオフになるタイミングでは、スイッチ素子SFGがオン状態であり、ノードNEGがハイインピーダンス状態になっていないため、スイッチ素子SS1でのチャージインジェクションやクロックフィードスルーによる悪影響を受けてしまう。 In the second configuration example, since it is necessary to turn off the switch elements SS1 and SS2 in time series, the switch element SS1 is turned off before the switch element SFG is turned off as shown in B3 and B5 of FIG. turn into. Therefore, at the timing when the switch element SS1 is turned off, the switch element SFG is in the on state and the node NEG is not in the high impedance state, and therefore, the switch element SS1 is adversely affected by charge injection and clock feedthrough in the switch element SS1. .
これに対して、図9(A)〜図10の構成では、図10のA1、A2、A3に示すタイミングでのスイッチ制御が可能になるため、チャージインジェクション等の悪影響を最小限に抑えることができ、出力電圧VQGの変動を最小限にできる。 On the other hand, in the configurations of FIGS. 9A to 10, switch control at the timings indicated by A1, A2, and A3 in FIG. 10 is possible, so that adverse effects such as charge injection can be minimized. And fluctuations in the output voltage VQG can be minimized.
例えば図13(A)に、スイッチ素子となるトランスファーゲートTGの例を示す。トランスファーゲートTGを構成するN型トランジスタTN、P型トランジスタTPのゲートにはスイッチ制御信号CNN、CNPが入力されている。そしてトランスファーゲートTGがオフになる時に、ゲート・ドレイン間やゲート・ソース間の寄生容量Cgd、Cgsを原因とするクロックフィードスルーが発生する。またトランスファーゲートTGのオフ時に、チャネルの電荷がドレインやソースに流れ込み、チャージインジェクションが発生する。 For example, FIG. 13A shows an example of a transfer gate TG serving as a switch element. Switch control signals CNN and CNP are input to the gates of the N-type transistor TN and the P-type transistor TP constituting the transfer gate TG. When the transfer gate TG is turned off, clock feedthrough occurs due to parasitic capacitances Cgd and Cgs between the gate and the drain or between the gate and the source. In addition, when the transfer gate TG is turned off, the channel charge flows into the drain and the source, and charge injection occurs.
この点、本実施形態では、図13(B)に示すように帰還用スイッチ素子SFGがオフになった後に、図13(C)に示すようにサンプリング用スイッチ素子SS1、SS2がオフになるため、チャージインジェクションやクロックフィードスルーによる悪影響を図11(A)〜図12の第2の構成例に比べて低減できる。 In this regard, in this embodiment, the sampling switch elements SS1 and SS2 are turned off as shown in FIG. 13C after the feedback switch element SFG is turned off as shown in FIG. 13B. The adverse effects of charge injection and clock feedthrough can be reduced as compared with the second configuration example of FIGS.
即ち図13(B)のようにスイッチ素子SS1、SS2がオン状態の時にスイッチ素子SFGがオフになると、スイッチ素子SFGでのチャージインジェクションやクロックフィードスルーの影響は受けてしまう。しかしながら、図13(C)に示すようにスイッチ素子SS1、SS2がオフになるタイミングでは、スイッチ素子SFGがオフなっておりノードNEGがハイインピーダンス状態になっている。従って、SS1、SS2でのクロックフィードスルーやチャージインジェクションによる影響は受けないようになるため、第2の構成例に比べてチャージインジェクションやフィードスルーによる悪影響を低減できる。 That is, as shown in FIG. 13B, if the switch element SFG is turned off when the switch elements SS1 and SS2 are on, the switch element SFG is affected by charge injection and clock feedthrough. However, as shown in FIG. 13C, at the timing when the switch elements SS1 and SS2 are turned off, the switch element SFG is turned off and the node NEG is in a high impedance state. Therefore, since it is not affected by the clock feedthrough and charge injection at SS1 and SS2, the adverse effects due to charge injection and feedthrough can be reduced as compared with the second configuration example.
なお図13(A)のトランスファーゲートTGのトランジスタTN、TPのゲートには、VDD〜VSSの振幅のスイッチ制御信号CNN、CNPが入力される。従って、トランスファーゲートTGのドレイン又はソースの電位がVSSやVDDに設定されると、N型トランジスタTNからの電荷量とP型トランジスタTPからの電荷量にアンバランスが生じ、チャージインジェクションによる電荷が相殺されずに残るようになる。 Note that switch control signals CNN and CNP having an amplitude of VDD to VSS are input to the gates of the transistors TN and TP of the transfer gate TG in FIG. Accordingly, when the drain or source potential of the transfer gate TG is set to VSS or VDD, an imbalance occurs between the charge amount from the N-type transistor TN and the charge amount from the P-type transistor TP, and the charge due to charge injection cancels out. It will remain without being.
この点、図13(B)のようにスイッチ素子SFGがオフになる直前では、演算増幅器OP1の非反転入力端子には、VDD(広義には第2の電源)とVSS(広義には第1の電源)の中間電圧となるAGNDが設定され、演算増幅器OP1のイマジナリーショート機能により、ノードNEGの電位はAGND=(VDD+VSS)/2に設定される。従って、スイッチ素子SFGがオフになる直前ではSFGのソース及びドレインはAGNDに設定され、入力される階調電圧の依存性がないと共に、トランスファーゲートTGのN型トランジスタからの電荷量とP型トランジスタからの電荷量のアンバランスを低減できるため、スイッチ素子SFGがオフになることによるチャージインジェクションの悪影響を最小限に抑えることができる。 In this regard, immediately before the switching element SFG is turned off as shown in FIG. 13B, VDD (second power supply in a broad sense) and VSS (first power in a broad sense) are connected to the non-inverting input terminal of the operational amplifier OP1. AGND, which is an intermediate voltage of the power supply), is set, and the potential of the node NEG is set to AGND = (VDD + VSS) / 2 by the imaginary short function of the operational amplifier OP1. Therefore, immediately before the switch element SFG is turned off, the source and drain of the SFG are set to AGND, there is no dependency of the input gradation voltage, and the charge amount from the N-type transistor of the transfer gate TG and the P-type transistor Therefore, the adverse effect of charge injection caused by the switching element SFG being turned off can be minimized.
なお図14に演算増幅器OP1の構成例を示す。この演算増幅器OP1はA級の増幅動作を行う。図14において、トランジスタTD1、TD2、TD3、TD4、TD5により演算増幅器OP1の差動部(差動段)が構成され、トランジスタTD6、TD7によりOP1の出力部(出力段)が構成される。そして図14では、差動部の出力ノードND1と、演算増幅器OP1の出力ノードND2との間に、位相補償用キャパシタCCPが設けられている。 FIG. 14 shows a configuration example of the operational amplifier OP1. The operational amplifier OP1 performs a class A amplification operation. In FIG. 14, transistors TD1, TD2, TD3, TD4, and TD5 constitute a differential section (differential stage) of the operational amplifier OP1, and transistors TD6 and TD7 constitute an output section (output stage) of OP1. In FIG. 14, a phase compensation capacitor CCP is provided between the output node ND1 of the differential section and the output node ND2 of the operational amplifier OP1.
6.駆動アンプ
図15にデータドライバの第2の変形例を示す。図15では図6と比較して、データ線駆動回路60が駆動アンプ64(駆動アンプ64-1〜64-N)を更に含んでいる。
6). Drive Amplifier FIG. 15 shows a second modification of the data driver. In FIG. 15, the data
この駆動アンプ64(駆動用サンプルホールド回路、出力アンプ)は、階調生成アンプ62の後段に設けられ、表示パネル400のデータ線を駆動する。この駆動アンプ64も、図8(A)、図8(B)で説明したフリップアラウンド型サンプルホールド回路により構成できる。このようにすれば、フリップアラウンド型サンプルホールド回路のオフセットキャンセル機能により、駆動アンプ64の出力電圧のバラツキを最小限に抑えることができ、表示品質を向上できる。
The drive amplifier 64 (drive sample and hold circuit, output amplifier) is provided in the subsequent stage of the
図16、図17に駆動アンプ64の具体的な構成例を示す。なお駆動アンプ64の構成はこれに限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
16 and 17 show a specific configuration example of the
駆動アンプ64は、第2の演算増幅器OP2と、サンプリング用キャパシタCSを含む。サンプリング用キャパシタCSは、演算増幅器OP2の反転入力端子(第1の入力端子)と駆動アンプ64の入力ノードNQGとの間に設けられる。
The
そして図16に示すように、サンプリング用キャパシタCSには、駆動アンプ用サンプリング期間において入力ノードNQGの入力電圧VQGに応じた電荷が蓄積される。即ち駆動アンプ用サンプリング期間では、階調生成アンプ62はホールド動作を行っており、サンプリング期間で蓄積された電荷に対応した電圧VQGを出力している。駆動アンプ64は、駆動アンプ用サンプリング期間において、この出力された電圧VQGをサンプリングする。
As shown in FIG. 16, charges corresponding to the input voltage VQG of the input node NQG are accumulated in the sampling capacitor CS during the drive amplifier sampling period. That is, in the driving amplifier sampling period, the
そして駆動アンプ64は、図16の駆動アンプ用サンプリング期間においてキャパシタCSに蓄積された電荷に応じた出力電圧VQDを、図17に示すように駆動アンプ用ホールド期間において出力する。この時、階調生成アンプ62はサンプリング動作を行っており、その出力用スイッチ素子SQGはオフになっている。
The
更に具体的には、駆動アンプ64は、演算増幅器OP2と、サンプリング用スイッチ素子SS及びサンプリング用キャパシタCSと、第2の帰還用スイッチ素子SFDと、フリップアラウンド用スイッチ素子SAを含む。また出力用スイッチ素子SQDを含む。
More specifically, the
ここで演算増幅器OP2の非反転入力端子(第2の入力端子)にはAGNDの基準電圧(所与の基準電圧)が設定される。 Here, the AGND reference voltage (given reference voltage) is set to the non-inverting input terminal (second input terminal) of the operational amplifier OP2.
サンプリング用スイッチ素子SS及びサンプリング用キャパシタCSは、駆動アンプ64の入力ノードNQGと演算増幅器のOP2の反転入力端子(第1の入力端子)との間に設けられる。帰還用スイッチ素子SFDは、演算増幅器OP2の出力端子と反転入力端子との間に設けられる。
The sampling switch element SS and the sampling capacitor CS are provided between the input node NQG of the
フリップアラウンド用スイッチ素子SAは、スイッチ素子SSとキャパシタCSとの間の接続ノードNSと、演算増幅器OP2の出力端子との間に設けられる。出力用スイッチ素子SQDは、演算増幅器OP2の出力端子と駆動アンプ64の出力ノードNQDとの間に設けられる。
The flip-around switch element SA is provided between a connection node NS between the switch element SS and the capacitor CS and the output terminal of the operational amplifier OP2. The output switch element SQD is provided between the output terminal of the operational amplifier OP2 and the output node NQD of the
そして図16に示すように駆動アンプ用サンプリング期間においては、サンプリング用スイッチ素子SS及び帰還用スイッチ素子SFDがオンになると共に、フリップアラウンド用スイッチ素子SAがオフになる。これにより、フリップアラウンド型サンプルホールド回路のサンプリング動作を実現できる。 As shown in FIG. 16, in the drive amplifier sampling period, the sampling switch element SS and the feedback switch element SFD are turned on, and the flip-around switch element SA is turned off. Thereby, the sampling operation of the flip-around sample / hold circuit can be realized.
一方、図17に示すように駆動アンプ用ホールド期間においては、サンプリング用スイッチ素子SS及び帰還用スイッチ素子SFDがオフになると共に、フリップアラウンド用スイッチ素子SAがオンになる。これにより、フリップアラウンド型サンプルホールド回路のホールド動作を実現できる。 On the other hand, as shown in FIG. 17, in the hold period for the drive amplifier, the sampling switch element SS and the feedback switch element SFD are turned off, and the flip-around switch element SA is turned on. Thereby, the hold operation of the flip-around sample / hold circuit can be realized.
なお図16に示すように、駆動アンプ用サンプリング期間においては、出力用スイッチ素子SQDはオフになる。これにより、駆動アンプ64の出力がハイインピーダンス状態になり、サンプリング期間中の不確定な電圧が後段に伝達されるのを防止できる。また図17に示すように駆動アンプ用ホールド期間においては、スイッチ素子SQDはオンになる。これにより、サンプリング期間においてサンプリングされた電圧を後段に出力できる。
As shown in FIG. 16, the output switch element SQD is turned off during the drive amplifier sampling period. As a result, the output of the
以上のような駆動アンプ64を設ければ、図16のように階調生成アンプ62がそのホールド期間において出力した電圧VQGを、駆動アンプ用サンプリング期間においてサンプルできる。そして図17のように階調生成アンプ62のサンプリング期間中に、駆動アンプ64は、電圧VQGに応じた電圧VQDを階調生成アンプ62に代わってデータ線に出力できる。
If the
例えば階調生成アンプ62のサンプリング期間を長くすると、その長いサンプリング期間の間は、階調生成アンプ62の出力がハイインピーダンス状態になってしまうため、データ線を駆動できず、駆動時間に余裕が無くなる。
For example, if the sampling period of the
これに対して図16、図17のような駆動アンプ64を設ければ、階調生成アンプ62のサンプリング期間の間、駆動アンプ64がホールド動作モードになってデータ線を駆動できる。この結果、駆動時間を長くすることができ、表示品質を向上できる。
On the other hand, when the
特に、D/A変換回路52を複数のデータ線駆動回路60で共有し、D/A変換回路52が複数のデータ線駆動回路60に対して時分割で階調電圧を供給する構成の場合に、複数のデータ線駆動回路60の複数のサンプリング期間の総和時間は非常に長くなってしまう。
In particular, when the D /
この点、図16、図17のような駆動アンプ64を設ければ、これらの複数のデータ線駆動回路60の複数のサンプリング期間の間、駆動アンプ64がホールド動作モードになってデータ線を駆動できる。従って、高精度の電圧をデータ線に供給することができ、表示品質を向上できる。
In this regard, if the
なお階調生成アンプ62の他に駆動アンプ64を設けた場合には、階調生成アンプ62が含む演算増幅器OP1を、例えばA級の増幅動作を行う増幅器により構成し、駆動アンプ64が含む演算増幅器OP2を、例えばAB級の増幅動作を行う増幅器により構成してもよい。具体的には、演算増幅器OP2を、サンプリング期間ではA級増幅動作を行い、ホールド期間ではAB級増幅動作を行う増幅器により構成する。
When the
例えば階調生成アンプ62を構成する図14の演算増幅器OP1はA級増幅動作の増幅器になっている。このようなA級増幅動作の増幅器を用いれば、回路を簡素化できると共に低消費電力化も容易になる。そして後段に駆動アンプ64を設けた場合には、階調生成アンプ62の駆動負荷は、駆動アンプ64のサンプリング用キャパシタCS等だけになり、低負荷であるため、問題なく駆動できる。
For example, the operational amplifier OP1 of FIG. 14 constituting the
一方、駆動アンプ64は、そのホールド期間において、大きな寄生容量を有するデータ線を駆動する必要があり、その駆動負荷は高負荷になる。そこで駆動アンプ64の演算増幅器OP2についてはAB級増幅動作が可能な増幅器により構成する。
On the other hand, the
図18にAB級の増幅動作が可能な演算増幅器OP2の構成例を示す。この演算増幅器OP2は、トランジスタTE1、TE2、TE3、TE4、TE5により構成される差動部(差動段)と、トランジスタTE6、TE7により構成される出力部(出力段)を含む。 FIG. 18 shows a configuration example of the operational amplifier OP2 capable of performing a class AB amplification operation. The operational amplifier OP2 includes a differential section (differential stage) composed of transistors TE1, TE2, TE3, TE4, and TE5, and an output section (output stage) composed of transistors TE6 and TE7.
図18の演算増幅器OP2では、図14の演算増幅器OP1とは異なり、その一端にバイアス電圧BSが供給され、その他端が出力部のトランジスタTE7のゲートノードNE3に接続されるスイッチ素子SE1が設けられている。またキャパシタCCP2は、差動部の出力ノードNE1と、トランジスタTE7のゲートノードNE3との間に設けられる。 Unlike the operational amplifier OP1 of FIG. 14, the operational amplifier OP2 of FIG. 18 is provided with a switch element SE1 to which the bias voltage BS is supplied at one end and the other end is connected to the gate node NE3 of the transistor TE7 of the output unit. ing. The capacitor CCP2 is provided between the output node NE1 of the differential section and the gate node NE3 of the transistor TE7.
スイッチ素子SE1は、駆動アンプ用サンプリング期間ではオンになる。これにより図18の演算増幅器OP2は、その出力部のトランジスタTE7のゲートにバイアス電圧BSが入力されるようになるため、A級増幅動作の増幅器として機能する。一方、スイッチ素子SE1は、駆動アンプ用ホールド期間ではオフになる。これによりトランジスタTE7のゲートノードNE3がフローティング状態になり、キャパシタCCP2により、ノードNE1の電圧変動に応じてノードNE2の電圧も変動するようになる。これにより図18の演算増幅器OP2はAB級増幅動作の増幅器として機能するようになる。 The switch element SE1 is turned on in the drive amplifier sampling period. As a result, the operational amplifier OP2 of FIG. 18 functions as an amplifier for class A amplification operation because the bias voltage BS is input to the gate of the transistor TE7 in the output section. On the other hand, the switch element SE1 is turned off in the drive amplifier hold period. As a result, the gate node NE3 of the transistor TE7 enters a floating state, and the voltage at the node NE2 varies according to the voltage variation at the node NE1 due to the capacitor CCP2. As a result, the operational amplifier OP2 of FIG. 18 functions as an amplifier for class AB amplification operation.
7.スイッチ素子の個数
図19にデータドライバの第3の変形例を示す。図16ではスイッチ回路54には4個のスイッチ素子SW1〜SW4が設けられているが、本実施形態はこれに限定されない。例えば図19のスイッチ回路54には8個のスイッチ素子SW1〜SW8が設けられている。なおスイッチ素子の個数を8個よりも多くしてもよい(例えば16個、32個等)。
7). Number of Switch Elements FIG. 19 shows a third modification of the data driver. In FIG. 16, the
また図16では階調生成アンプ62には、2個のサンプリング用スイッチ素子SS1、SS2、2個のサンプリング用キャパシタCS1、CS2、2個のフリップアラウンド用スイッチ素子SA1、SA2が設けられているが、これらの個数も2個に限定されない。例えば図19では、4個のサンプリング用スイッチ素子SS1〜SS4、4個のサンプリング用キャパシタCS1〜CS4、4個のフリップアラウンド用スイッチ素子SA1〜SA4が設けられている。なおこれらの個数を4個よりも多くしてもよい(例えば8個、16個等)。
In FIG. 16, the
図19においてもスイッチ素子SW1とSW2、SW3とSW4、SW5とSW6、SW7とSW8は、各々、互いに排他的にオン・オフされる。そしてこれらのスイッチ素子SW1〜SW8のオン又はオフの設定により、図7と同様の手法で、階調生成アンプ62に第1、第2の階調電圧VG1、VG2の間の階調電圧を生成させることができる。具体的には図7では、VG1とVG2の間の1つの階調電圧が生成されるが、図19では、VG1とVG2の間の3つの階調電圧の生成が可能になる。
Also in FIG. 19, switch elements SW1 and SW2, SW3 and SW4, SW5 and SW6, and SW7 and SW8 are turned on / off exclusively. Then, by setting these switch elements SW1 to SW8 to ON or OFF, the gradation voltage between the first and second gradation voltages VG1 and VG2 is generated in the
例えば階調データが8ビットであり、階調数が28=256階調である場合に、図16の構成では、階調電圧生成回路110は128個の階調電圧を生成すればよく、D/A変換回路52には、128個の階調電圧の中から電圧を選択するセレクタ群を設ければよい。
For example, when the gradation data is 8 bits and the number of gradations is 2 8 = 256 gradations, the gradation
これに対して図19の構成によれば、階調電圧生成回路110は64個の階調電圧を生成すればよく、D/A変換回路52には、64個の階調電圧の中から電圧を選択するセレクタ群を設ければ済む。従って、階調電圧生成回路110やD/A変換回路52の回路規模や、階調電圧線の本数を更に削減でき、データドライバを含む集積回路装置の更なる小面積化を図れる。
On the other hand, according to the configuration of FIG. 19, the gradation
8.D/A変換回路の構成例
図20にD/A変換回路52の構成例を示す。このD/A変換回路52は第1のD/A変換器DACAと第2のD/A変換器DACBを含む。
8). Configuration Example of D / A Conversion Circuit FIG. 20 shows a configuration example of the D /
ここで、第1のD/A変換器DACA(奇数DAC)は、複数の階調電圧V1、V3、V5、V7・・・Vm-1(広義には複数の入力電圧)の中から階調データ(広義には入力データ)に対応する階調電圧(広義には電圧)を選択することで、第1の階調電圧VG1(広義には第1の電圧)を出力する。 Here, the first D / A converter DACA (odd DAC) has a gradation from among a plurality of gradation voltages V1, V3, V5, V7... Vm-1 (a plurality of input voltages in a broad sense). By selecting a gradation voltage (voltage in a broad sense) corresponding to data (input data in a broad sense), a first gradation voltage VG1 (a first voltage in a broad sense) is output.
一方、第2のD/A変換器DACB(偶数DAC)は、複数の階調電圧V0、V2、V4、V6、V8・・・Vm(複数の入力電圧)の中から階調データ(入力データ)に対応する階調電圧(電圧)を選択することで、第2の階調電圧VG2(広義には第2の電圧)を出力する。なお第1、第2の階調電圧VG1、VG2は、その電圧差が階調データ(入力データ)の例えば少なくとも1LSB分の電圧になっている。 On the other hand, the second D / A converter DACB (even number DAC) has gradation data (input data) out of a plurality of gradation voltages V0, V2, V4, V6, V8... Vm (a plurality of input voltages). ) Is selected, a second gradation voltage VG2 (second voltage in a broad sense) is output. Note that the voltage difference between the first and second gradation voltages VG1 and VG2 is a voltage corresponding to, for example, at least 1LSB of gradation data (input data).
DACAは、前段のセレクタブロックが有するセレクタの出力が後段のセレクタブロックが有するセレクタに入力される複数段のセレクタブロックBL1A、BL2A、BL3Aを含む。一方、DACBは、前段のセレクタブロックが有するセレクタの出力が後段のセレクタブロックが有するセレクタに入力される複数段のセレクタブロックBL1B、BL2B、BL3Bを含む。なおセレクタブロックの段数は図20のような3段には限定されず、2段や4段以上であってもよい。 The DACA includes a plurality of selector blocks BL1A, BL2A, and BL3A in which the output of the selector included in the preceding selector block is input to the selector included in the succeeding selector block. On the other hand, the DACB includes a plurality of selector blocks BL1B, BL2B, and BL3B in which the output of the selector included in the preceding selector block is input to the selector included in the succeeding selector block. The number of selector blocks is not limited to three as shown in FIG. 20, but may be two or four or more.
図21に第1、第2のD/A変換器DACA、DACBの詳細な構成例を示す。これらのDACA、DACBの各々は、いわゆるトーナメント方式で複数の階調電圧から1つの階調電圧を選択して、第1、第2の階調電圧VG1、VG2として出力する。 FIG. 21 shows a detailed configuration example of the first and second D / A converters DACA and DACB. Each of these DACA and DACB selects one gradation voltage from a plurality of gradation voltages by a so-called tournament method, and outputs them as first and second gradation voltages VG1 and VG2.
図21に示すようにDACAの1段目のセレクタブロックBL1Aは、複数の2入力セレクタS10A〜S13A(2to1セレクタ)を含む。一方、DACBの1段目のセレクタブロックBL1Bは、複数の3入力セレクタS10B〜S13B(3to1セレクタ)を含む。これらのセレクタが含むスイッチ素子は、例えばP型トランジスタとN型トランジスタからなるトランスファーゲートにより構成できる。 As shown in FIG. 21, the first-stage selector block BL1A of DACA includes a plurality of two-input selectors S10A to S13A (2-to1 selector). On the other hand, the selector block BL1B at the first stage of DACB includes a plurality of 3-input selectors S10B to S13B (3 to 1 selector). The switch elements included in these selectors can be constituted by, for example, transfer gates composed of P-type transistors and N-type transistors.
DACAの複数の2入力セレクタのうちの2入力セレクタS10A(第iの2入力セレクタ。i=0)は、階調データ(入力データ)に基づいて、V1(第4i+1の入力電圧)とV3(第4i+3)の階調電圧(入力電圧)のいずれかを選択して、後段のセレクタブロックBL2Aの4入力セレクタS20Aに出力する。 The two-input selector S10A (i-th two-input selector, i = 0) of the plurality of two-input selectors of the DACA is based on grayscale data (input data) and V1 (fourth i + 1 input voltage) and V3 ( Any one of the (4i + 3) th gradation voltages (input voltages) is selected and output to the 4-input selector S20A of the selector block BL2A at the subsequent stage.
また2入力セレクタS11A(第iの2入力セレクタ。i=1)は、階調データに基づいてV5とV7の階調電圧(第4i+1、第4i+3の入力電圧)のいずれかを選択して、後段の4入力セレクタS20Aに出力する。2入力セレクタS12A、S13Aについても同様である。 Further, the 2-input selector S11A (i-th 2-input selector, i = 1) selects one of V5 and V7 gradation voltages (4i + 1, 4i + 3 input voltages) based on the gradation data, Output to the 4-input selector S20A in the subsequent stage. The same applies to the two-input selectors S12A and S13A.
そして4入力セレクタS20Aは、2入力セレクタS10A、S11A、S12A、S13Aのいずれかの出力電圧を選択して、第1の階調電圧VG1として出力する。 Then, the 4-input selector S20A selects one of the output voltages of the 2-input selectors S10A, S11A, S12A, and S13A and outputs it as the first gradation voltage VG1.
DACBの複数の3入力セレクタのうちの3入力セレクタS10B(第iの3入力セレクタ。i=0)は、階調データ(入力データ)に基づいて、V0とV2とV4の階調電圧(第4i、第4i+2、第4i+4の入力電圧)のいずれかを選択して、後段のセレクタブロックBL2Bの4入力セレクタS20Bに出力する。 The three-input selector S10B (i-th three-input selector, i = 0) of the DACB's three-input selectors is based on the gradation data (input data), and the gradation voltages (0th, V2, V2, and V4) 4i, 4i + 2, and 4i + 4) are selected and output to the 4-input selector S20B of the selector block BL2B at the subsequent stage.
また3入力セレクタS11B(第iの3入力セレクタ。i=1)は、階調データに基づいて、V4とV6とV8の階調電圧(第4i、第4i+2、第4i+4の入力電圧)のいずれかを選択して、後段の4入力セレクタS20Bに出力する。3入力セレクタS12B、S13Bについても同様である。 Also, the 3-input selector S11B (i-th 3-input selector, i = 1) is any of the V4, V6, and V8 gradation voltages (the 4i, 4i + 2, and 4i + 4 input voltages) based on the gradation data. Is output to the subsequent 4-input selector S20B. The same applies to the three-input selectors S12B and S13B.
そして4入力セレクタS20Bは、3入力セレクタS10B、S11B、S12B、S13Bのいずれかの出力電圧を選択して、第2の階調電圧VG2として出力する。 Then, the 4-input selector S20B selects any one of the output voltages of the 3-input selectors S10B, S11B, S12B, and S13B and outputs it as the second gradation voltage VG2.
なお図21に示すようにDACBでは、階調電圧V4は3入力セレクタS10B、S11Bに共通に入力される。また階調電圧V8は3入力セレクタS11B、S12Bに共通に入力され、階調電圧V12は3入力セレクタS12B、S13Bに共通に入力される。 As shown in FIG. 21, in the DACB, the gradation voltage V4 is input to the three-input selectors S10B and S11B in common. The gradation voltage V8 is commonly input to the three-input selectors S11B and S12B, and the gradation voltage V12 is commonly input to the three-input selectors S12B and S13B.
DACAの2入力セレクタS10A〜S13Aは、DACA専用のセレクタ制御信号EN1Aに基づき制御される。 The DACA 2-input selectors S10A to S13A are controlled based on a DACA-dedicated selector control signal EN1A.
具体的には、セレクタ制御信号EN1Aの電圧レベルに基づいて、2入力セレクタS10A〜S13Aが有する2つのスイッチ素子のいずれか一方のスイッチ素子がオンになり、他方のスイッチ素子がオフになる。 Specifically, based on the voltage level of the selector control signal EN1A, one of the two switch elements included in the two-input selectors S10A to S13A is turned on and the other switch element is turned off.
DACBの3入力セレクタS10B〜S13Bは、DACB専用のセレクタ制御信号EN1B[2]〜EN1B[0]に基づき制御される。 The DACB three-input selectors S10B to S13B are controlled based on the DACB dedicated selector control signals EN1B [2] to EN1B [0].
具体的には、セレクタ制御信号EN1B[2]〜EN1B[0]の電圧レベルに基づいて、3入力セレクタS10B〜S13Bが有する3つのスイッチ素子のうちのいずれか1つのスイッチ素子がオンになり、他のスイッチ素子がオフになる。 Specifically, based on the voltage levels of the selector control signals EN1B [2] to EN1B [0], any one of the three switch elements included in the three-input selectors S10B to S13B is turned on. Other switch elements are turned off.
一方、DACAの2段目(2段目以降)のセレクタブロックBL2Aが含む4入力セレクタS20Aと、DACBの2段目(2段目以降)のセレクタブロックBL2Bが含む4入力セレクタS20Bは、共通のセレクタ制御信号EN2[3]〜EN2[0]に基づき制御される。 On the other hand, the 4-input selector S20A included in the second-stage (second and subsequent) selector block BL2A of DACA and the 4-input selector S20B included in the second-stage (second and subsequent) selector block BL2B of DACB are common. Control is performed based on selector control signals EN2 [3] to EN2 [0].
具体的には、セレクタ制御信号EN2[3]〜EN2[0]の電圧レベルに基づいて、4入力セレクタS20Aが有する4つのスイッチ素子のうちのいずれか1つのスイッチ素子がオンになり、他のスイッチ素子がオフになる。これによりDACAから第1の階調電圧VG1が出力されるようになる。 Specifically, based on the voltage levels of the selector control signals EN2 [3] to EN2 [0], any one of the four switch elements of the four-input selector S20A is turned on, and the other The switch element is turned off. As a result, the first gradation voltage VG1 is output from DACA.
またセレクタ制御信号EN2[3]〜EN2[0]の電圧レベルに基づいて、4入力セレクタS20Bが有する4つのスイッチ素子のうちのいずれか1つのスイッチ素子がオンになり、他のスイッチ素子がオフになる。これによりDACBから第2の階調電圧VG2が出力されるようになる。 Further, based on the voltage levels of the selector control signals EN2 [3] to EN2 [0], any one of the four switch elements of the four-input selector S20B is turned on and the other switch elements are turned off. become. As a result, the second gradation voltage VG2 is output from the DACB.
図21の構成によればDACA、DACBのセレクタのスイッチ素子の個数を減らすことができると共に、セレクタ制御信号の本数も減らすことができる。 According to the configuration shown in FIG. 21, the number of DACA and DACB selector switch elements can be reduced, and the number of selector control signals can be reduced.
例えば図22にDACA、DACBの第2の構成例を示す。図22では、DACAは、16個の階調電圧V0〜V15の中から1つの階調電圧を選択できる構成になっている。DACBも、16個の階調電圧V0〜V15の中から1つの階調電圧を選択できる構成になっている。 For example, FIG. 22 shows a second configuration example of DACA and DACB. In FIG. 22, the DACA has a configuration in which one gradation voltage can be selected from 16 gradation voltages V0 to V15. The DACB is also configured such that one gradation voltage can be selected from the 16 gradation voltages V0 to V15.
そして、DACAの1段目のセレクタブロックBL1Aが含む4入力セレクタは、セレクタ制御信号EN1A[3]〜EN1A[0]に基づき制御され、2段目のセレクタブロックBL2Aが含む4入力セレクタは、セレクタ制御信号EN2A[3]〜EN2A[0]に基づき制御される。 The 4-input selector included in the first-stage selector block BL1A of DACA is controlled based on the selector control signals EN1A [3] to EN1A [0], and the 4-input selector included in the second-stage selector block BL2A is a selector. Control is performed based on the control signals EN2A [3] to EN2A [0].
同様に、DACBの1段目のセレクタブロックBL1Bが含む4入力セレクタは、セレクタ制御信号EN1B[3]〜EN1B[0]に基づき制御され、2段目のセレクタブロックBL2Bが含む4入力セレクタは、セレクタ制御信号EN2B[3]〜EN2B[0]に基づき制御される。 Similarly, the 4-input selector included in the first-stage selector block BL1B of the DACB is controlled based on the selector control signals EN1B [3] to EN1B [0], and the 4-input selector included in the second-stage selector block BL2B is: Control is performed based on the selector control signals EN2B [3] to EN2B [0].
図21の第1の構成例によれば、図22の第2の構成例に比べて、スイッチ素子の個数を40個から28個に減らすことができる。またセレクタ制御信号の本数を16本から8本に減らすことができる。従って、D/A変換回路52の回路面積を図22に比べて縮小化できる。またセレクタ制御信号の本数が減ることで、信号線の配線領域を縮小化でき、集積回路装置の小面積化を図れる。
According to the first configuration example of FIG. 21, the number of switch elements can be reduced from 40 to 28 as compared to the second configuration example of FIG. Further, the number of selector control signals can be reduced from 16 to 8. Therefore, the circuit area of the D /
9.最小階調電圧、最大階調電圧の調整
図23にD/A変換回路52の変形例を示す。図23では最小階調電圧VGML(例えば0Vを基準とした最小階調電圧)と、最大階調電圧VGMH(例えば0Vを基準とした最大階調電圧)の調整が可能になっている。
9. Adjustment of Minimum Gradation Voltage and Maximum Gradation Voltage FIG. 23 shows a modification of the D /
具体的には図23の第1のD/A変換器DACAは、階調電圧V1、V3、V5・・・V63を受け、階調データに対応する電圧を選択して、階調電圧VG1’として出力する。また第2のD/A変換器DACBは、階調電圧V0、V2、V4・・・V64を受け、階調データに対応する電圧を選択して、階調電圧VG2’として出力する。これらのDACA、DACBとしては例えば図21で説明した構成(16階調から64階調に拡張した構成)を採用できる。なお図22で説明した構成を採用してもよい。 Specifically, the first D / A converter DACA in FIG. 23 receives the gradation voltages V1, V3, V5... V63, selects a voltage corresponding to the gradation data, and selects the gradation voltage VG1 ′. Output as. The second D / A converter DACB receives the gradation voltages V0, V2, V4... V64, selects a voltage corresponding to the gradation data, and outputs it as the gradation voltage VG2 '. As these DACA and DACB, for example, the configuration described in FIG. 21 (a configuration expanded from 16 gradations to 64 gradations) can be adopted. Note that the configuration described in FIG. 22 may be employed.
3入力セレクタSGAは、DACAからの階調電圧VG1’と、最大階調電圧VGMHと、最小階調電圧VGMLのいずれかを選択して、第1の階調電圧VG1として出力する。3入力セレクタSGBは、DACBからの階調電圧VG2’と、最大階調電圧VGMHと、最小階調電圧VGMLのいずれかを選択して、第2の階調電圧VG2として出力する。 The 3-input selector SGA selects any one of the gradation voltage VG1 'from the DACA, the maximum gradation voltage VGMH, and the minimum gradation voltage VGML, and outputs it as the first gradation voltage VG1. The 3-input selector SGB selects any one of the gradation voltage VG2 'from the DACB, the maximum gradation voltage VGMH, and the minimum gradation voltage VGML, and outputs it as the second gradation voltage VG2.
そして図24に示すように階調データDGの全てのビットD7〜D0が「0」(広義には第1の論理レベル)である場合(DG=(00000000)である場合)には、D/A変換回路52は第1の階調電圧VG1として最大階調電圧VGMHを出力すると共に、第2の階調電圧VG2としても最大階調電圧VGMHを出力する。即ち図23の3入力セレクタSGA、SGBは共に最大階調電圧VGMHを選択して出力する。
As shown in FIG. 24, when all the bits D7 to D0 of the gradation data DG are “0” (first logical level in a broad sense) (when DG = (00000000)), D / The
一方、階調データDGの全てのビットD7〜D0が「1」(広義には第2の論理レベル)である場合(DG=(11111111)である場合)には、D/A変換回路52は第1の階調電圧VG1として最小階調電圧VGMLを出力すると共に、第2の階調電圧VG2としても最小階調電圧VGMLを出力する。即ち図23の3入力セレクタSGA、SGBは共に最小階調電圧VGMLを選択して出力する。
On the other hand, when all the bits D7 to D0 of the gradation data DG are “1” (second logic level in a broad sense) (when DG = (11111111)), the D /
一方、階調データがDG=(00000000)又は(11111111)以外である場合には、セレクタSGA、SGBは、DACA、DACBからのVG1’、VG2’を、第1、第2の階調電圧VG1、VG2として出力する。即ち図7等で説明した手法によりDACA、DACBが出力したVG1’、VG2’を、VG1、VG2として出力する。 On the other hand, when the gradation data is other than DG = (00000000) or (11111111), the selectors SGA and SGB use VG1 ′ and VG2 ′ from DACA and DACB as the first and second gradation voltages VG1. , VG2 is output. That is, VG1 'and VG2' output by DACA and DACB are output as VG1 and VG2 by the method described in FIG.
図25に、図23、図24の手法を実現するための階調電圧生成回路110の構成例を示す。図25では、アンプOPBHが最大階調電圧VGMHを生成して出力し、アンプOPBLが最小階調電圧VGMLを生成して出力する。そしてこれらの最大階調電圧VGMH、最小階調電圧VGMLを、ラダー抵抗回路RDLにより抵抗分割することで、RDLの各タップ位置に階調電圧V0、V1、V2・・・・V63、V64が生成されて、D/A変換回路52に出力される。
FIG. 25 shows a configuration example of the gradation
なお図24、図25ではV0が高電位側電圧であり、V64が低電位側電圧になっているが、V0が低電位側電圧であり、V64が高電位側電圧であってもよい。 24 and 25, V0 is a high potential side voltage and V64 is a low potential side voltage. However, V0 may be a low potential side voltage and V64 may be a high potential side voltage.
またアンプOPBH、OPBLは、最大階調電圧VGMH、最小階調電圧VGMLの電圧値を可変に設定できることが望ましい。具体的にはコマンドに基づくレジスタ設定により、電圧値を可変に設定する。なおラダー抵抗回路RDLにより抵抗分割した電圧をインピーダンス変換する演算増幅器等を更に設けてもよい。 It is desirable that the amplifiers OPBH and OPBL can variably set the voltage values of the maximum gradation voltage VGMH and the minimum gradation voltage VGML. Specifically, the voltage value is variably set by register setting based on the command. An operational amplifier or the like that converts the impedance of the voltage divided by the ladder resistor circuit RDL may be further provided.
本実施形態では図7等で説明したように、階調生成アンプ62が、例えばV0とV1の間、V1とV2の間、V2とV3の間などの階調電圧を生成する。この場合の階調電圧の刻み幅は、図7に示すように等間隔になる。
In the present embodiment, as described with reference to FIG. 7 and the like, the
ところが、図25のVGMHとV0の間や、V64とVGMLの間については、等間隔に階調を刻まない方が望ましい場合がある。例えばガンマ補正とは独立に、コントラストを調整する場合には、VGML、VGMHだけを独立に制御できることが望ましい。 However, it may be desirable not to engrave gradations at equal intervals between VGMH and V0 in FIG. 25 or between V64 and VGML. For example, when adjusting contrast independently of gamma correction, it is desirable that only VGML and VGMH can be controlled independently.
そこで図24、図25では、D/A変換回路52は、階調データが例えばDG=(00000000)である場合にはVG1=VG2=VGMHを出力し、階調データが例えばDG=(11111111)である場合にはVG1=VG2=VGMLを出力するようにしている。このようにすれば、VGMHとV0の間の電圧差や、V64とVGMLの間の電圧差については、等間隔に階調が刻まれずに、任意に設定できるようになる。従って、V0〜V64の設定によるガンマ階調カーブの調整とは独立に、VGMH、VGMLの設定によるコントラスト等の調整が可能になり、利便性を向上できる。
Therefore, in FIGS. 24 and 25, the D /
10.電子機器
図26(A)、図26(B)に本実施形態の集積回路装置10を含む電子機器(電気光学装置)の構成例を示す。なお図26(A)、図26(B)の構成要素の一部を省略したり、他の構成要素(例えばカメラ、操作部又は電源等)を追加するなどの種々の変形実施が可能である。また本実施形態の電子機器は携帯電話機には限定されず、デジタルカメラ、PDA、電子手帳、電子辞書、プロジェクタ、リアプロジェクションテレビ、或いは携帯型情報端末などであってもよい。
10. Electronic Device FIGS. 26A and 26B show a configuration example of an electronic device (electro-optical device) including the integrated
図26(A)、図26(B)においてホストデバイス410は、例えばMPU、ベースバンドエンジンなどである。このホストデバイス410は、表示ドライバである集積回路装置10の制御を行う。或いはアプリケーションエンジンやベースバンドエンジンとしての処理や、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行うこともできる。また図26(B)の画像処理コントローラ420は、ホストデバイス410に代行して、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行う。
In FIGS. 26A and 26B, the
図26(A)の場合には、集積回路装置10としてメモリ内蔵のものを用いることができる。即ちこの場合には集積回路装置10は、ホストデバイス410からの画像データを、一旦内蔵メモリに書き込み、書き込まれた画像データを内蔵メモリから読み出して、表示パネルを駆動する。一方、図26(B)の場合には、集積回路装置10としてメモリ非内蔵のものを用いることができる。即ちこの場合には、ホストデバイス410からの画像データは、画像処理コントローラ420の内蔵メモリに書き込まれる。そして集積回路装置10は、画像処理コントローラ420の制御の下で、表示パネル400を駆動する。
In the case of FIG. 26A, the
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語(電気光学装置、第1の入力端子、第2の入力端子、基準電圧、第1の電源、第2の電源等)と共に記載された用語(表示パネル、反転入力端子、非反転入力端子、AGND、VSS、VDD等)は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。またデータドライバ、D/A変換回路、スイッチ回路、データ線駆動回路、階調生成アンプ、駆動アンプ、集積回路装置、電子機器等の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。 Although the present embodiment has been described in detail as described above, it will be easily understood by those skilled in the art that many modifications can be made without departing from the novel matters and effects of the present invention. Accordingly, all such modifications are intended to be included in the scope of the present invention. For example, in the specification or the drawings, at least once, together with different terms having a broader meaning or the same meaning (electro-optical device, first input terminal, second input terminal, reference voltage, first power supply, second power supply, etc.) The described terms (display panel, inverting input terminal, non-inverting input terminal, AGND, VSS, VDD, and the like) can be replaced with the different terms anywhere in the specification or the drawings. In addition, the configurations and operations of the data driver, D / A conversion circuit, switch circuit, data line driving circuit, gradation generation amplifier, driving amplifier, integrated circuit device, electronic device, and the like are also limited to those described in this embodiment. However, various modifications can be made.
VG1、VG2 第1、第2の階調電圧、SW1〜SW8 スイッチ素子、
OP1、OP2 演算増幅器、SS、SS1〜SS4 サンプリング用スイッチ素子、
CS、CS1〜CS4 サンプリング用キャパシタ、
SFG、SFD 帰還用スイッチ素子、
SA、SA1〜SA4 フリップアラウンド用スイッチ素子、
SQG、SQD 出力用スイッチ素子、
10 集積回路装置、20 メモリ、22 メモリセルアレイ、
24 ローアドレスデコーダ、26 カラムアドレスデコーダ、
28 ライト/リード回路、40 ロジック回路、42 制御回路、
44 表示タイミング制御回路、46 ホストインターフェース回路、
48 RGBインターフェース回路、50 データドライバ、
52 D/A変換回路、54 スイッチ回路、
60 60-1〜60-N データ線駆動回路、62、62-1〜62-N 階調生成アンプ、
64 64-1〜64-N 駆動アンプ、70 走査ドライバ、
90 電源回路、110 階調電圧生成回路、400 表示パネル、
410 ホストデバイス、420 画像処理コントローラ
VG1, VG2 first and second gradation voltages, SW1 to SW8 switch elements,
OP1, OP2 operational amplifier, SS, SS1-SS4 sampling switch element,
CS, CS1 to CS4 sampling capacitors,
SFG, SFD feedback switch element,
SA, SA1 to SA4 flip-around switch element,
SQG, SQD output switch element,
10 integrated circuit device, 20 memory, 22 memory cell array,
24 row address decoder, 26 column address decoder,
28 write / read circuit, 40 logic circuit, 42 control circuit,
44 display timing control circuit, 46 host interface circuit,
48 RGB interface circuit, 50 data driver,
52 D / A conversion circuit, 54 switch circuit,
60 60-1 to 60-N data line drive circuit, 62, 62-1 to 62-N gradation generation amplifier,
64 64-1 to 64-N drive amplifier, 70 scan driver,
90 power supply circuit, 110 gradation voltage generation circuit, 400 display panel,
410 Host device, 420 Image processing controller
Claims (18)
階調データを受け、前記階調データに対応した第1、第2の階調電圧を、第1〜第N(Nは2以上の整数)のサンプリング期間の各サンプリング期間に時分割に出力するD/A変換回路と、
前記D/A変換回路を共用する第1〜第Nのデータ線駆動回路を含み、
前記第1〜第Nのデータ線駆動回路の各データ線駆動回路は、
前記第1〜第Nのサンプリング期間の各サンプリング期間において前記D/A変換回路から出力された前記第1、第2の階調電圧をサンプリングし、前記第1の階調電圧と前記第2の階調電圧の間の階調電圧を生成する階調生成アンプを含むことを特徴とするデータドライバ。 A data driver for driving a data line of an electro-optical device,
Receiving the gradation data, the first and second gradation voltages corresponding to the gradation data are output in a time-sharing manner during each sampling period of the first to Nth sampling periods (N is an integer of 2 or more). A D / A conversion circuit;
Including first to Nth data line driving circuits sharing the D / A conversion circuit;
Each data line driving circuit of the first to Nth data line driving circuits is:
The first and second gradation voltages output from the D / A conversion circuit in each sampling period of the first to Nth sampling periods are sampled, and the first gradation voltage and the second gradation voltage are sampled. A data driver comprising a gradation generation amplifier that generates a gradation voltage between gradation voltages.
前記階調生成アンプは、フリップアラウンド型サンプルホールド回路により構成されることを特徴とするデータドライバ。 In claim 1,
The gradation driver includes a flip-around type sample and hold circuit.
前記階調生成アンプは、
演算増幅器と、
前記演算増幅器の第1の入力端子と前記階調生成アンプの前記第1の入力ノードとの間に設けられ、サンプリング期間において前記第1の入力ノードの入力電圧に応じた電荷が蓄積される第1のサンプリング用キャパシタと、
前記演算増幅器の前記第1の入力端子と前記階調生成アンプの前記第2の入力ノードとの間に設けられ、前記サンプリング期間において前記第2の入力ノードの入力電圧に応じた電荷が蓄積される第2のサンプリング用キャパシタとを含み、
前記サンプリング期間において前記第1、第2のサンプリング用キャパシタに蓄積された電荷に応じた出力電圧を、ホールド期間において出力することを特徴とするデータドライバ。 In claim 2,
The gradation generation amplifier is
An operational amplifier;
The first amplifier is provided between the first input terminal of the operational amplifier and the first input node of the grayscale generation amplifier, and charges corresponding to the input voltage of the first input node are accumulated in the sampling period. A sampling capacitor;
Provided between the first input terminal of the operational amplifier and the second input node of the grayscale generation amplifier, charges corresponding to the input voltage of the second input node are accumulated during the sampling period. A second sampling capacitor
A data driver, wherein an output voltage corresponding to the charge accumulated in the first and second sampling capacitors in the sampling period is output in the hold period.
前記階調生成アンプは、
その第2の入力端子に所与の基準電圧が設定される演算増幅器と、
前記階調生成アンプの前記第1の入力ノードと前記演算増幅器の第1の入力端子との間に設けられた第1のサンプリング用スイッチ素子及び第1のサンプリング用キャパシタと、
前記階調生成アンプの前記第2の入力ノードと前記演算増幅器の前記第1の入力端子との間に設けられた第2のサンプリング用スイッチ素子及び第2のサンプリング用キャパシタと、
前記演算増幅器の出力端子と前記第1の入力端子との間に設けられた帰還用スイッチ素子と、
前記第1のサンプリング用スイッチ素子と前記第1のサンプリング用キャパシタとの間の第1の接続ノードと、前記演算増幅器の出力端子との間に設けられた第1のフリップアラウンド用スイッチ素子と、
前記第2のサンプリング用スイッチ素子と前記第2のサンプリング用キャパシタとの間の第2の接続ノードと、前記演算増幅器の出力端子との間に設けられた第2のフリップアラウンド用スイッチ素子を含むことを特徴とするデータドライバ。 In claim 2,
The gradation generation amplifier is
An operational amplifier having a given reference voltage set at its second input terminal;
A first sampling switch element and a first sampling capacitor provided between the first input node of the gradation generation amplifier and a first input terminal of the operational amplifier;
A second sampling switch element and a second sampling capacitor provided between the second input node of the gradation generation amplifier and the first input terminal of the operational amplifier;
A feedback switch element provided between an output terminal of the operational amplifier and the first input terminal;
A first flip-around switch element provided between a first connection node between the first sampling switch element and the first sampling capacitor and an output terminal of the operational amplifier;
A second flip-around switch element provided between a second connection node between the second sampling switch element and the second sampling capacitor and an output terminal of the operational amplifier; A data driver characterized by that.
前記サンプリング期間においては、前記第1、第2のサンプリング用スイッチ素子及び前記帰還用スイッチ素子がオンになると共に、前記第1、第2のフリップアラウンド用スイッチ素子がオフになり、
ホールド期間においては、前記第1、第2のサンプリング用スイッチ素子及び前記帰還用スイッチ素子がオフになると共に、前記第1、第2のフリップアラウンド用スイッチ素子がオンになることを特徴とするデータドライバ。 In claim 4,
In the sampling period, the first and second sampling switch elements and the feedback switch element are turned on, and the first and second flip-around switch elements are turned off.
In the hold period, the first and second sampling switch elements and the feedback switch element are turned off, and the first and second flip-around switch elements are turned on. driver.
前記階調生成アンプは、
前記演算増幅器の前記出力端子と前記階調生成アンプの出力ノードとの間に設けられた出力用スイッチ素子を含み、
サンプリング期間においては、前記出力用スイッチ素子がオフになり、
ホールド期間においては、前記出力用スイッチ素子がオンになることを特徴とするデータドライバ。 In claim 5,
The gradation generation amplifier is
An output switch element provided between the output terminal of the operational amplifier and an output node of the gradation generation amplifier;
In the sampling period, the output switch element is turned off,
A data driver, wherein the output switch element is turned on during a hold period.
前記第1、第2のサンプリング用スイッチ素子は、前記帰還用スイッチ素子がオフになった後にオフになることを特徴とするデータドライバ。 In claim 5 or 6,
The data driver, wherein the first and second sampling switch elements are turned off after the feedback switch element is turned off.
前記第1、第2のサンプリング用スイッチ素子、前記帰還用スイッチ素子、前記第1、第2のフリップアラウンド用スイッチ素子のスイッチ制御信号の高電位側電源電圧をVDDとし低電位側電源電圧をVSSとした場合に、前記演算増幅器の前記第2の入力端子に設定される前記基準電圧は、VDDとVSSの中間の電圧に設定されることを特徴とするデータドライバ。 In any of claims 4 to 7,
The high-potential-side power supply voltage of the first and second sampling switch elements, the feedback switch element, and the first and second flip-around switch elements is set to VDD and the low-potential-side power supply voltage is VSS. In this case, the reference voltage set to the second input terminal of the operational amplifier is set to a voltage between VDD and VSS.
前記第1〜第Nのデータ線駆動回路の各データ線駆動回路は、
前記階調生成アンプの後段に設けられた駆動アンプを含むことを特徴とするデータドライバ。 In any one of Claims 1 thru | or 8.
Each data line driving circuit of the first to Nth data line driving circuits is:
A data driver comprising a drive amplifier provided at a subsequent stage of the gradation generation amplifier.
前記駆動アンプはフリップアラウンド型サンプルホールド回路により構成されることを特徴とするデータドライバ。 In claim 9,
The data driver according to claim 1, wherein the drive amplifier comprises a flip-around type sample and hold circuit.
前記駆動アンプは、
第2の演算増幅器と、
前記第2の演算増幅器の第1の入力端子と前記駆動アンプの入力ノードとの間に設けられ、駆動アンプ用サンプリング期間において前記入力ノードの入力電圧に応じた電荷が蓄積されるサンプリング用キャパシタとを含み、
前記駆動アンプ用サンプリング期間において前記サンプリング用キャパシタに蓄積された電荷に応じた出力電圧を、駆動アンプ用ホールド期間において出力することを特徴とするデータドライバ。 In claim 10,
The drive amplifier is
A second operational amplifier;
A sampling capacitor provided between the first input terminal of the second operational amplifier and the input node of the drive amplifier, and storing a charge corresponding to the input voltage of the input node in the drive amplifier sampling period; Including
A data driver, wherein an output voltage corresponding to the electric charge accumulated in the sampling capacitor in the drive amplifier sampling period is output in the drive amplifier hold period.
前記駆動アンプは、
その第2の入力端子に所与の基準電圧が設定される第2の演算増幅器と、
前記駆動アンプの入力ノードと前記第2の演算増幅器の第1の入力端子との間に設けられたサンプリング用スイッチ素子及びサンプリング用キャパシタと、
前記第2の演算増幅器の出力端子と前記第1の入力端子との間に設けられた第2の帰還用スイッチ素子と、
前記サンプリング用スイッチ素子と前記サンプリング用キャパシタとの間の接続ノードと、前記第2の演算増幅器の出力端子との間に設けられたフリップアラウンド用スイッチ素子とを含むことを特徴とするデータドライバ。 In claim 10,
The drive amplifier is
A second operational amplifier having a given reference voltage set at its second input terminal;
A sampling switch element and a sampling capacitor provided between an input node of the drive amplifier and a first input terminal of the second operational amplifier;
A second feedback switch element provided between an output terminal of the second operational amplifier and the first input terminal;
A data driver comprising: a flip-around switch element provided between a connection node between the sampling switch element and the sampling capacitor and an output terminal of the second operational amplifier.
前記階調生成アンプが含む演算増幅器は、A級の増幅動作を行う増幅器により構成され、
前記駆動アンプが含む前記第2の演算増幅器は、AB級の増幅動作を行う増幅器により構成されることを特徴とするデータドライバ。 In claim 11 or 12,
The operational amplifier included in the gradation generation amplifier is configured by an amplifier that performs a class A amplification operation,
The data driver, wherein the second operational amplifier included in the drive amplifier includes an amplifier that performs a class AB amplification operation.
前記第1〜第Nのデータ線駆動回路の各データ線駆動回路が含む前記駆動アンプは、
前記第1〜第Nのサンプリング期間の後の駆動アンプ用サンプリング期間において、前記階調生成アンプの出力電圧をサンプリングし、前記駆動アンプ用サンプリング期間の後の駆動アンプ用ホールド期間において、サンプリングした前記出力電圧を出力することを特徴とするデータドライバ。 In any of claims 9 to 13,
The drive amplifier included in each data line drive circuit of the first to Nth data line drive circuits is:
The output voltage of the gradation generation amplifier is sampled in the driving amplifier sampling period after the first to Nth sampling periods, and the output voltage is sampled in the driving amplifier hold period after the driving amplifier sampling period. A data driver characterized by outputting an output voltage.
前記駆動アンプ用サンプリング期間において、前記駆動アンプの出力線が共通電位に設定されることを特徴とするデータドライバ。 In claim 14,
The data driver, wherein an output line of the drive amplifier is set to a common potential in the drive amplifier sampling period.
前記D/A変換回路は、
階調データの全てのビットが第1の論理レベルである場合には、前記第1の階調電圧として最大階調電圧を出力すると共に前記第2の階調電圧としても前記最大階調電圧を出力し、階調データの全てのビットが第2の論理レベルである場合には、前記第1の階調電圧として最小階調電圧を出力すると共に前記第2の階調電圧としても前記最小階調電圧を出力することを特徴とするデータドライバ。 In any one of Claims 1 thru | or 15,
The D / A conversion circuit includes:
When all bits of the gradation data are at the first logic level, the maximum gradation voltage is output as the first gradation voltage and the maximum gradation voltage is also used as the second gradation voltage. When all the bits of the gradation data are at the second logic level, the minimum gradation voltage is output as the first gradation voltage, and the minimum gradation is also used as the second gradation voltage. A data driver characterized by outputting a regulated voltage.
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