JP2009103810A - 液晶表示装置およびそのリペア方法 - Google Patents
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Abstract
【課題】画素電極間の短絡により常時暗点になってしまうことを避けることができる液晶表示装置を提供する。
【解決手段】TFT1に、サブ画素電極Px1またはソースバスラインSL1から切断可能とする切断予定部Rを設ける。サブ画素電極Px1,Px2間に平面的な短絡Sが生じた場合に、TFT1とサブ画素電極Px1およびソースバスラインSL1とを、切断予定部Rで切断する。すべてのサブ画素電極Px1,Px2が残ったTFT2に接続され、短絡Sを介して充電電流iが流れる。すべてのサブ画素電極Px1,Px2が片側の極性に電圧印加され、リーク電流により常時暗点になってしまうことが避けられる。切断予定部Rを有するTFT1は、容量の小さいほうのサブ画素Aのサブ画素電極Px1に接続され、TFT2はサブ画素A,Bの合計容量に対して90%以上の充電率を有する。
【選択図】図4
【解決手段】TFT1に、サブ画素電極Px1またはソースバスラインSL1から切断可能とする切断予定部Rを設ける。サブ画素電極Px1,Px2間に平面的な短絡Sが生じた場合に、TFT1とサブ画素電極Px1およびソースバスラインSL1とを、切断予定部Rで切断する。すべてのサブ画素電極Px1,Px2が残ったTFT2に接続され、短絡Sを介して充電電流iが流れる。すべてのサブ画素電極Px1,Px2が片側の極性に電圧印加され、リーク電流により常時暗点になってしまうことが避けられる。切断予定部Rを有するTFT1は、容量の小さいほうのサブ画素Aのサブ画素電極Px1に接続され、TFT2はサブ画素A,Bの合計容量に対して90%以上の充電率を有する。
【選択図】図4
Description
本発明は、特にVA(Vertical Alignment;垂直配向)モードに好適な液晶表示装置およびそのリペア方法に関する。
近年、液晶テレビ等に用いられるVAモード用液晶表示装置には、中間調における視野角特性を改善するため、マルチ画素といわれる新技術が導入されている。各画素は、図9に示したように、複数のサブ画素A,Bに分けられ、入力階調に対してサブ画素Aが先に輝度を上げ、サブ画素Bは後から輝度を上げる。より優れた視野角特性を得るには、サブ画素A,Bの面積比が1:1よりも1:2程度となるようにサブ画素Aを小さくすることが望ましい。
図10(A),図10(B)は、各サブ画素A,Bの画素電極および共通電極の構成をそれぞれ表したものであり、図10(C)はその等価回路を表したものである。サブ画素A,Bに電位差をつける方法はいくつか存在するが、図10(A)〜図10(C)では、例えば、各サブ画素A,Bに専用の薄膜トランジスタ(Thin Film Transistor)TFT1,TFT2をそれぞれ配置し、同じゲートバスラインGLに二本のソースバスラインSL1,SL2を配置してTFT1,TFT2を駆動するようにした場合を表している。
このマルチ画素は、TFT1,TFT2と、サブ画素Aを構成する液晶素子Clc1と、サブ画素Bを構成する液晶素子Clc2と、容量素子Cst1,Cst2とを有している。TFT1,TFT2のゲートはゲートバスラインGLに接続されている。TFT1のソースはソースバスラインSL1に接続され、ドレインは液晶素子Clc1の一端および容量素子Cst1の一端に接続されている。TFT2のソースはソースバスラインSL2に接続され、ドレインは液晶素子Clc2の一端および容量素子Cst2の一端に接続されている。容量素子Cst1の他端および容量素子Cst2の他端は、容量素子バスラインCLに接続されている。
サブ画素A用の画素電極Px1はTFT1に接続され、サブ画素B用の画素電極Px2はTFT2に接続されている。図10(C)の等価回路図に示したように、サブ画素A用の画素電極Px1と、サブ画素B用の画素電極Px2とは電気的に独立しており、画素電極Px1,Px2にそれぞれどのような電圧を書き込むかは制御回路によって決定される。
画素電極Px1,Px2には、VAモード特有の構成として、液晶分子を45度方向に傾斜させるためのスリット112が設けられている。これらのスリット112の一部は、画素電極Px1,Px2を分離するスリットと共用になっている。一方、対向基板に配置される共通電極121にも、液晶配向規制のためのスリット122が必要である。なお、対向基板側の液晶配向規制手段としては、共通電極121上に絶縁突起(図示せず)を形成する場合もある。図10(A)では、共通電極121のスリット122を破線で表している。
図11および図12は、スリット112の幅を説明するためのものである。液晶表示装置のセル厚d、すなわちTFT基板110と対向基板120との間の間隔は、通常は約4μmである。セル厚dに対してスリット112の幅が十分に広い場合、図11(A)に示したように、スリット112の等電位面はTFT基板110のガラスの中に深く入り、スリット112では縦方向の電界が弱まる。そのため、図11(B)に示したように、スリット112の液晶分子131の垂直配向が保たれる一方、スリット112近傍の画素電極Px1,Px2上では十分に斜め方向の電界が発生し、液晶配向方向が安定する。
スリット112では液晶分子131が倒れず透過率には寄与しないので、スリット112の幅を広げると実質的な開口率が低下して透過率が落ちる。一方、スリット112の幅を狭くすると開口率は大きくなるが、図12(A)に示したように、スリット112近傍の電界が徐々に斜めではなくなり、図12(B)に示したように、液晶分子131の配向安定性が悪くなる。液晶分子131の方位角が45度からずれると、偏光に対する液晶分子131の効果が変化するので単位面積当たりの透過率が減少し、開口率は増加しても総合的な透過率は低下する。
すなわち、図13に示したように、透過率に対するスリット112の幅には、最適値が存在し、通常は4μmのセル厚dに対してスリット112の幅は10μm程度で設計されている。
図14は、二つの画素電極Px1,Px2に逆極性の電圧が印加された場合の、スリット112における液晶分子131の配向を表したものである。この場合、等電位面は図11(A)および図12(A)とは大きく異なり、画素電極Px1,Px2間にスリット112に垂直に等電位面が入ることになる。また、スリット112には、共通電極121と同電位の場所が必ず形成される。この同電位の場所では液晶分子131が倒れず垂直に極めて安定する。一方、斜め電界も強く、この結果、液晶分子131の配向は極めて安定する。しかも、この効果は、スリット112の幅が狭いほど高まることになる。
図15は、この効果を考慮して図10のマルチ画素において二つの画素電極Px1,Px2に逆極性の電圧を印加することを前提に、画素電極Px1,Px2の間のスリット112Aを狭くしたものである。なお、画素の左下コーナーおよび左上コーナーのスリット112B、および対向基板120の共通電極121のスリット122については、電極Px1,Px2の間のスリットに該当しないので、従来どおりの設計となっている。
図16は、図15のようにスリット112Aの間隔を狭くした場合の透過率を表したものである。二つの画素電極Px1,Px2に同極性の電圧を印加した場合(同極駆動)には、スリット112の間隔が10μm以下になると液晶配向悪化のため透過率が低下していたが、二つの画素電極Px1,Px2に逆極性の電圧を印加した場合(逆極駆動)には、スリット112Aを狭くすることで透過率を改善できることがわかる(例えば、特許文献1参照。)。
特開2005−316211号公報
しかしながら、図15に示したようにスリット112Aの間隔を狭くすると、画素電極Px1,Px2間の短絡欠陥が増加する割合が激増してしまうという問題が生じていた。スリット112Aの長さは非常に長いので、製造工程中、画面内にわずかな塵があるだけで欠陥となってしまう。
マルチ画素ではない従来の画素構造では、スリットは液晶配向規制のためだけに存在し、画素電極はすべて同極性の電圧が印加されているので、短絡があっても電気的な欠陥とはならず、液晶配向もマクロ的には微小な異常に過ぎないので、不具合とはならなかった。
また、マルチ画素でも逆極駆動ではない場合、画素電極Px1,Px2には同極性の電圧が印加されている。そのため、短絡があるときは、画素電極Px1,Px2の電圧は正常ではなくなるものの、正常との乖離は小さく、ガンマがわずかにずれる程度である。例えば255/255の全点灯の場合、画素電極Px1,Px2ともに正極性または負極性でおよそ7Vが印加され、正常な画素と見分けはつかない。
しかし、逆極駆動の場合には、図17(B)の等価回路図に示したように、サブ画素間の電位差が大きくなるので、図17(A)に示したように、画素電極Px1,Px2間に平面的な短絡Sがあると、大きなリーク電流iが流れる。例えば255/255の全点灯の場合、画素電極Px1が+7Vなら画素電極Px2には−7V、画素電極Px1が−7Vなら画素電極Px2には+7Vが印加され、画素電極Px1,Px2間でリークすることで画素にはほとんど電圧が残らず、常時電圧無印加の暗点となってしまっていた。
本発明はかかる問題点に鑑みてなされたもので、その目的は、画素電極間の短絡により常時暗点になってしまうことを避けることができる液晶表示装置およびそのリペア方法を提供することにある。
本発明による液晶表示装置は、複数の画素がマトリクス状に配置され、各画素が複数のサブ画素に分けられたものであって、各画素は、複数の非線形素子と、複数の非線形素子にそれぞれ接続され、同一フレーム内において逆極性に電圧印加される複数のサブ画素電極と、複数の非線形素子に接続されたバスラインとを有し、非線形素子のうち少なくとも一つは、当該非線形素子をサブ画素電極またはバスラインから切断可能とする切断予定部を有するものである。
本発明による液晶表示装置のリペア方法は、複数の画素がマトリクス状に配置され、各画素が複数のサブ画素に分けられた液晶表示装置をリペアする方法であって、各画素に、複数の非線形素子と、複数の非線形素子にそれぞれ接続され、同一フレーム内において逆極性に電圧印加される複数のサブ画素電極と、複数の非線形素子に接続されたバスラインとを形成すると共に、非線形素子のうち少なくとも一つに、当該非線形素子をサブ画素電極またはバスラインから切断可能とする切断予定部を設けておき、複数のサブ画素電極が短絡した場合に、切断予定部を設けた非線形素子とサブ画素電極およびバスラインとを、切断予定部において切断するようにしたものである。
本発明による液晶表示装置では、サブ画素電極間に平面的な短絡が生じた場合、切断予定部を有する非線形素子とサブ画素電極およびバスラインとが、切断予定部で切断されることにより、すべてのサブ画素電極が、残った非線形素子に接続される。よって、すべてのサブ画素電極が片側の極性に電圧印加され、リーク電流により常時暗点になってしまうことが避けられる。
本発明の液晶表示装置によれば、非線形素子のうち少なくとも一つに、その非線形素子をサブ画素電極またはバスラインから切断可能とする切断予定部を設けるようにしたので、また、本発明の液晶表示装置のリペア方法によれば、非線形素子のうち少なくとも一つに切断予定部を設けておき、複数のサブ画素電極が短絡した場合に、切断予定部を設けた非線形素子とサブ画素電極およびバスラインとを切断予定部において切断するようにしたので、サブ画素電極間に短絡が生じた場合にも常時暗点になってしまうことを避けることができる。
以下、本発明の実施の形態について図面を参照して詳細に説明する。
図1は、本発明の一実施の形態に係る液晶表示装置の構成を表したものである。なお、本実施の形態のリペア方法は、この液晶表示装置のリペア方法として具現化されるものであるので、以下、併せて説明する。
この液晶表示装置は、液晶テレビ等に用いられるVAモード用液晶表示装置であり、例えば、液晶表示パネル1と、バックライト部2と、画像処理部3と、記憶部3Aと、フレームメモリ4と、ゲートドライバ5と、データドライバ6と、タイミング制御部7と、バックライト駆動部8とを備えている。
液晶表示パネル1は、ゲートドライバ5から供給される駆動信号によって、データドライバ6から伝達される映像信号Diに基づいて映像表示を行うものであり、マトリクス状に配置された複数の画素P1を有し、これらの画素P1ごとに駆動が行われるアクティブマトリクス方式の液晶表示パネルである。この画素P1の具体的な構成については後述する。
バックライト部2は、液晶表示パネル1に光を照射する光源であり、例えば、CCFL(Cold Cathode Fluorescent Lamp :冷陰極傾向ランプ)や、LED(Light Emitting Diode:発光ダイオード)などを含んで構成されている。
画像処理部3は、外部からの映像信号S1に対して所定の画像処理を施すことにより、RGB信号である映像信号S2を生成するものである。
記憶部3Aは、ある画素P1に平面的な短絡が発生し、後述するリペア方法によりリペア処理を施した場合に、そのリペア画素P2の座標情報および補正ガンマ情報を記憶するものである。また、画像処理部3は、リペア画素P2への入力信号(映像信号S1)に対して、記憶部3Aに記憶された座標情報および補正ガンマ情報に基づいて階調を補正する処理を行い、映像信号S2として出力するようになっている。
フレームメモリ4は、画像処理部3から供給される映像信号S2をフレーム単位で画素Pごとに記憶するものである。
タイミング制御部7は、ゲートドライバ5、データドライバ6およびバックライト駆動部8の駆動タイミングを制御するものである。また、バックライト駆動部8は、タイミング制御部7のタイミング制御に従って、バックライト部2の点灯動作を制御するものである。
以下、図2ないし図4を参照して、液晶表示パネル1の各画素P1の具体的な構成について説明する。各画素P1は、二つのサブ画素からなるマルチ画素構造を有するものであり、例えば、赤(R;Red )、緑(G;Green )、青(B;Blue)の基本色のいずれかを表示するようになっている。
図2は、画素P1の等価回路を表したものである。画素P1は、TFT1,TFT2と、一つのサブ画素(以下、サブ画素Aという。)を構成する液晶素子Clc1と、もう一つのサブ画素(以下、サブ画素Bという。)を構成する液晶素子Clc2と、容量素子Cst1,Cst2とを有している。
TFT1,TFT2は、サブ画素A,Bに対して、映像信号S3を供給するためのスイッチング素子としての機能を有するものであり、例えばMOS−FET(Metal Oxide Semiconductor-Field Effect Transistor )により構成され、3つの電極、ゲート、ソースおよびドレインを有している。TFT1,TFT2のゲートは、左右方向に延在するゲートバスラインGLに接続されている。このゲートバスラインGLには、上下方向に延在する二本のソースバスラインSL1,SL2が直交している。TFT1のソースはソースバスラインSL1に接続され、ドレインは液晶素子Clc1の一端および容量素子Cst1の一端に接続されている。TFT2のソースはソースバスラインSL2に接続され、ドレインは液晶素子Clc2の一端および容量素子Cst2の一端に接続されている。
液晶素子Clc1,Clc2は、TFT1,2を介して供給される信号電圧に応じて表示のための動作を行う表示素子としての機能を有するものである。液晶素子Clc1の他端および液晶素子Clc2の他端は液晶を挟んだ対向基板表面に形成されたコモン電極となる。
容量素子Cst1,Cst2は、両端間に電位差を発生させるものであり、具体的には電荷を蓄積させる誘電体を含んで構成されている。容量素子Cst1の他端および容量素子Cst2の他端は、ゲートバスラインGLに平行すなわち左右方向に延在する容量素子バスラインCLに接続されている。
図3は液晶表示パネル1の断面構造を表したものである。液晶表示パネル1は、TFT基板(駆動基板)10と対向基板20との間にVAモードの液晶層30を有している。TFT基板10および対向基板20の各々には、偏光板41,42が、それらの光学軸(図示せず)を直交させるように設けられている。
TFT基板10は、ガラス基板10Aに、各画素P1ごとに、TFT1,2と、有機絶縁膜または無機絶縁膜よりなる層間絶縁層10Bと、ITO(Indium Tin Oxide;インジウムスズ酸化物)よりなるサブ画素電極Px1,Px2とが形成されたものである。サブ画素電極Px1はサブ画素Aを構成し、TFT1に電気的に接続されている。サブ画素電極Px2はサブ画素Bを構成し、TFT2に電気的に接続されている。これらサブ画素電極Px1,Px2により、一つの画素電極11が構成されている。サブ画素電極Px1,Px2の面積比は1:1でもよいが、例えば1:2程度になるようにサブ画素電極Px1が小さくなっており(後述する図4参照。)、サブ画素A,Bの容量は異なっている。サブ画素電極Px1,Px2の間には、液晶配向制御のためのスリット12が設けられている。なお、ガラス基板10Aには、図示しないが、図2に示した容量素子Clc1,Clc2等が設けられている。
図2の等価回路図に示したように、サブ画素電極Px1と、サブ画素電極Px2とは電気的に独立しており、サブ画素電極Px1,Px2は同一フレーム内において逆極性に電圧印加されている。これにより、画素P1内のサブ画素電極Px1,Px2間のスリット12Aの幅を狭くし、透過率を改善することができる。
対向基板20は、ガラス基板20AにITOよりなる共通電極(コモン電極)21が形成されたものである。ガラス基板20Aには、図示しないが、カラーフィルターおよびブラックマトリクス等が形成されている。共通電極21には、液晶配向制御のためのスリット22が、画素電極11のスリット12とは重ならない位置に設けられている。
図4(A)は、一つの画素P1の平面構成を表したものである。TFT1は、サブ画素電極Px1またはソースバスラインSLとの境界に、切断予定部Rを有している。切断予定部Rは、TFT1をサブ画素電極Px1またはソースバスラインSL1から切断可能とするためのものである。すなわち、サブ画素電極Px1,Px2間に平面的な短絡Sが生じた場合には、この切断予定部Rでリペア処理を行い、TFT1とサブ画素電極Px1およびソースバスラインSL1とを切断する。これにより、この液晶表示装置では、サブ画素電極Px1,Px2間の短絡Sにより常時暗点になってしまうことを避けることができるようになっている。
図4(B)は、この切断予定部Rを用いてリペア処理されたリペア画素P2の等価回路を表したものである。このリペア画素P2では、すべてのサブ画素電極Px1,Px2が残ったTFT2に接続されており、短絡Sを介して充電電流iが流れる。よって、すべてのサブ画素電極Px1,Px2が片側の極性(+または−のいずれかであり、例えば図4(B)では+)に電圧印加され、リーク電流により常時暗点になってしまうことが避けられることになる。
切断予定部Rを有するTFT1は、容量の小さいほうのサブ画素Aのサブ画素電極Px1に接続されていることが好ましい。残されるTFTは、サブ画素電極Px1,Px2の両方を駆動する必要があるので、容量の大きいほうのサブ画素Bを駆動しているTFT2を残すことが望ましいからである。
また、残されるTFT2については、複数のサブ画素A,Bの合計容量に対して90%以上の充電率(一回の書き込み時にバスラインに印加される電圧に対して、画素に充電できる電圧の割合)を有することが好ましい。リペア処理後に残されるTFT2は、サブ画素電極Px1,Px2の両方を駆動することになり、他の画素P1に対して1.5倍以上の容量を駆動する必要がある。ぎりぎりの条件でTFT2のサイズが設計されていると、リペア画素P2に十分な電圧を印加することができず、リペア処理しても暗点の欠陥となってしまうおそれがある。よって、残すほうのTFT2は予め大きめに設計し、十分な書き込み能力を持たせることが望ましい。
図5は、TFT1および切断予定部Rの断面構成の一例を表したものである。TFT1は、例えば、ガラス基板10A上に、ゲート電極51,ゲート絶縁膜52,非晶質シリコン層53,n+非晶質シリコン層54,並びにソース電極55およびドレイン電極56を順に積層したものであり、サブ画素電極Px1は、層間絶縁層10Bに設けられた接続孔(図示せず)を介してTFT1のドレイン電極56に接続されている。
切断予定部Rは、例えば、TFT1のドレイン電極56が、TFT1の他の電極(ゲート電極51あるいはソース電極55)またはサブ画素電極Px1,Px2と平面的に積層されていない部位であることが好ましい。切断予定部Rにレーザトリミングにより孔60を形成した場合、孔60の側面に、ドレイン電極56が溶けて付着し、金属層61が形成される。そのため、層間絶縁層10Bが十分に厚い場合でない限り、金属層61を介して短絡が発生する可能性が高い。しかし、切断予定部Rにおいてドレイン電極56がTFT1の他の電極またはサブ画素電極Px1,Px2と平面的に積層していないことにより、金属層61を介してドレイン電極56とTFT1の他の電極あるいはサブ画素電極Px1,Px2とが短絡するのを回避することができる。また、切断予定部Rの幅Wは、レーザトリミングの作業性を考慮して、例えば3μm〜5μmであることが好ましい。
一方、このように切断予定部R内に電極間の重なりがないように設計することは、開口率の観点では無駄な領域を増やすことになるおそれがある。よって、容量の小さいほうのサブ画素Aのサブ画素電極Px1に接続されたTFT1を切断することが予め想定されている場合には、TFT1のみに切断予定部Rを設けておくことが望ましい。
なお、切断予定部Rは、ドレイン電極56に限らず、TFT1のゲート電極51あるいはソース電極55が、TFT1の他の電極またはサブ画素電極Px1,Px2と平面的に積層されていない部位であってもよい。また、切断予定部Rは、サブ画素電極Px1,Px2の一方が、TFT1のゲート電極51,ソース電極55あるいはドレイン電極56、またはサブ画素電極Px1,Px2の他方と平面的に積層されていない部位であってもよい。
この液晶表示装置は、例えば、次のような製造方法により製造することができる。
まず、例えば、ガラス基板10Aに、通常の製造方法によりTFT1,TFT2を形成する。次いで、TFT1,TFT2を覆う層間絶縁層10Bを成膜し、パターニングにより接続孔(図示せず)を設ける。続いて、サブ画素電極Px1,Px2を形成し、所定の形状にパターニングする。これにより、駆動基板10が形成される。
そののち、例えばアレイテスタを用いて各画素P1の電気的検査を行い、サブ画素電極Px1,Px2間に短絡Sを有する画素P1を特定し、特定した画素P1に対して、切断予定部Rを有するTFT1とサブ画素電極Px1およびソースバスラインSL1とを、切断予定部Rで切断するリペア処理を行う。また、このリペア処理を行ったリペア画素P2の座標情報を、補正ガンマ情報と共に記憶部3Aに記憶しておく。
また、ガラス基板20Aに、通常の製造方法により、スリット22を有する共通電極21を形成し、対向基板20を形成する。
駆動基板10および対向基板20を形成したのち、これらを対向配置して外周部に封止層(図示せず)を形成し、内部に液晶を注入することにより液晶層30を形成する。これにより、図2ないし図4に示した液晶表示パネル1が形成される。この液晶表示パネル1を、バックライト部2、画像処理部3、フレームメモリ4、ゲートドライバ5、データドライバ6、タイミング制御部7およびバックライト駆動部8を備えたシステムに組み込むことにより、本実施の形態の液晶表示装置が完成する。
この液晶表示パネル1では、図1に示したように、外部から供給された映像信号S1が画像処理部3により画像処理され、各画素P1用の映像信号S2が生成される。この映像信号S2は、フレームメモリ4において記憶され、映像信号S3として、データドライバ6へ供給される。このようにして供給された映像信号S3に基づいて、ゲートドライバ5およびデータドライバ6から出力される各画素P1内への駆動電圧によって、各画素P1ごとに線順次表示駆動動作がなされる。具体的には、ゲートドライバ5からゲートバスラインGLを介して供給される選択信号に応じて、TFT1,TFT2のオンオフが切り替えられ、ソースバスラインSLと画素P1を選択的に導通するようになっている。これにより、バックライト部2からの照明光が液晶表示パネル1により変調され、表示光として出力される。
ここでは、TFT1が切断予定部Rを有しており、サブ画素電極Px1,Px2間に平面的な短絡Sがある場合、この切断予定部Rで、TFT1とサブ画素電極Px1およびソースバスラインSL1とが切断されている。よって、この切断予定部Rを用いてリペア処理されたリペア画素P2では、図4(B)に示したように、すべてのサブ画素電極Px1,Px2が残ったTFT2に接続されており、短絡Sを介して充電電流iが流れる。よって、すべてのサブ画素電極Px1,Px2が片側の極性(+または−のいずれかであり、例えば図4(B)では+)に電圧印加され、リーク電流により常時暗点になってしまうことが避けられる。
また、画像処理部3は、映像信号S2を生成する際、リペア画素P2への入力信号(映像信号S1)に対して、記憶部3Aに記憶された座標情報および補正ガンマ情報に基づいて階調を補正する処理を行う。なぜなら、TFT1を切断してサブ画素電極Px1,Px2をTFT2で駆動することにした場合、図9から分かるように、TFT2は127/255以上の高い階調域でないと書き込みを行わないので、低階調域では暗点となってしまう。逆に、TFT2を切断してTFT1でサブ画素電極Px1,Px2を駆動する場合、サブ画素電極Px1,Px2の合計面積が大きくなるので、低階調域で輝点の欠陥として認識されてしまうおそれがある。そこで、リペア画素P2の座標情報を記憶部3Aに記憶させておき、その座標に該当する映像信号S1を、予め設定された階調変換テーブル(補正ガンマ情報)に基づいて変換し、輝度を合わせることで欠陥として認識できないようにすることが望ましい。階調変換テーブルは、サブ画素Px1,Px2の面積と階調−電圧の関係から最適なテーブルを得られる。
図6は、このような階調変換テーブル(LUT(Look Up Table ))の例(10bit)を表したものである。具体的には、画像処理部3は、複数の画素P1のうちリペア画素P2以外の画素P1への入力信号(映像信号S1)に対しては、複数のサブ画素A,Bごとに階調を変える処理を行って、サブ画素A用の映像信号S2Aと、サブ画素B用の映像信号S2Bとして出力する。一方、リペア画素P2への入力信号(映像信号S1)に対しては、複数のサブ画素A,Bごとに階調を変える処理を行わずに、そのまま映像信号S2Rとして出力する。これにより、リペア画素P2の輝度が周辺の画素P1の輝度に合うように調整され、リペア画素P2が暗点または輝点の欠陥となってしまうことが回避される。
このように本実施の形態では、TFT1に、このTFT1をサブ画素電極Px1またはソースバスラインSL1から切断可能とする切断予定部Rを設けるようにし、サブ画素電極Px1,Px2間に短絡Sが発生した場合に、TFT1とサブ画素電極Px1およびソースバスラインSL1とを切断予定部Rにおいて切断するようにしたので、サブ画素電極Px1,Px2間に短絡Sが生じた場合にも常時暗点になってしまうことを避けることができる。
以上、実施の形態を挙げて本発明を説明したが、本発明は上記実施の形態に限定されず、種々の変形が可能である。例えば、上記実施の形態では、TFT1のドレイン電極56が、TFT1の他の電極(ゲート電極51あるいはソース電極55)またはサブ画素電極Px1,Px2と平面的に積層されていない部位を切断予定部Rとした場合について説明したが、切断予定部Rは、TFT1の複数の電極(ゲート電極51,ソース電極55およびドレイン電極56)の一つが、有機絶縁膜を間にして、TFT1の他の電極またはサブ画素電極Px1,Px2と平面的に積層されている部位であってもよい。また、切断予定部は、サブ画素電極Px1,Px2の一方が、有機絶縁膜を間にして、TFT1の複数の電極またはサブ画素電極Px1,Px2の他方と平面的に積層されている部位であってもよい。切断予定部Rにおいて電極の積層部分があったとしても、その間に十分な厚みの有機絶縁膜があれば、レーザ切断時に不具合となる短絡を引き起こす可能性はきわめて低くなるからである。
具体的には、切断予定部Rは、図7に示したように、TFT1のドレイン電極56が、有機絶縁膜よりなる層間絶縁層10Bを間にして、サブ画素電極Px2と平面的に積層されている部位とすることができる。この場合、図8に示したように、切断予定部Rにレーザトリミングにより孔60を形成すると、孔60の側面に、ドレイン電極56が溶けて付着し、金属層61が形成される。しかし、層間絶縁層10Bの厚みが厚いので、ドレイン電極56とサブ画素電極Px2とが金属層61を介して短絡してしまうおそれは小さくなる。
なお、層の異なる電極の間に有機絶縁膜を設けるのは、有機絶縁膜は容易に厚膜化できるからである。十分な厚みの無機絶縁膜を形成するのはタクト的にかなり不利であるが、有機絶縁膜に代えて無機絶縁膜とすることも不可能ではない。その場合には、上記実施の形態で説明したように、切断予定部Rは、TFT1の複数の電極(ゲート電極51,ソース電極55およびドレイン電極56)の一つまたはサブ画素電極Px1,Px2が、TFT1の他の電極またはサブ画素電極Px1,Px2と平面的に積層されていない部位であることが好ましい。ちなみに、現在では、画素電極11をできるだけ広く取り開口率を大きくするために、画素電極11の下の層間絶縁層10Bには有機材料が併用される場合が多い。それより下の膜ではTFT1,TFT2の特性が不安定になるので、有機絶縁膜が用いられることはない。
また、例えば、上記実施の形態では、各画素が2つのサブ画素に分割される例について説明したが、本発明は、各画素が3つ以上のサブ画素に分割されるようにした場合にも適用可能である。
更に、サブ画素の形状は上記実施の形態に限定されず、他の形状、例えば正方形や長方形などでもよく、実質的に画素の平面積が分割されるような構成であればよい。
加えて、上記実施の形態では非線形素子としてTFT1,TFT2を用いた場合を例として説明したが、非線形素子はTFD(Thin Film Diode ;薄膜ダイオード)でもよい。
1…液晶表示パネル、10…TFT基板(駆動基板)、12,22…スリット、20…対向基板、21…共通電極、41,42…偏光板、P1…画素、Px1,Px2…サブ画素電極。
Claims (9)
- 複数の画素がマトリクス状に配置され、各画素が複数のサブ画素に分けられた液晶表示装置であって、
各画素は、複数の非線形素子と、前記複数の非線形素子にそれぞれ接続され、同一フレーム内において逆極性に電圧印加される複数のサブ画素電極と、前記複数の非線形素子に接続されたバスラインとを有し、
前記非線形素子のうち少なくとも一つは、当該非線形素子を前記サブ画素電極または前記バスラインから切断可能とする切断予定部を有する
ことを特徴とする液晶表示装置。 - 前記切断予定部は、前記非線形素子の複数の電極の一つまたは前記サブ画素電極が、前記非線形素子の他の電極または前記サブ画素電極と平面的に積層されていない部位である
ことを特徴とする請求項1記載の液晶表示装置。 - 前記非線形素子の複数の電極の一つまたは前記サブ画素電極と、前記非線形素子の他の電極または前記サブ画素電極との間に、無機絶縁膜または有機絶縁膜が設けられている
ことを特徴とする請求項2記載の液晶表示装置。 - 前記切断予定部は、前記非線形素子の複数の電極の一つまたは前記サブ画素電極が、有機絶縁膜を間にして、前記非線形素子の他の電極または前記サブ画素電極と平面的に積層されている部位である
ことを特徴とする請求項1記載の液晶表示装置。 - 前記複数のサブ画素の容量が異なっており、前記切断予定部を有する非線形素子は、容量の小さい方のサブ画素のサブ画素電極に接続されている
ことを特徴とする請求項1ないし4のいずれか1項に記載の液晶表示装置。 - 前記非線形素子のうち少なくとも一つは、前記複数のサブ画素の合計容量に対して90%以上の充電率を有する
ことを特徴とする請求項1ないし5のいずれか1項に記載の液晶表示装置。 - 複数の画素のうち少なくとも一つは、前記切断予定部において前記非線形素子と前記サブ画素電極および前記バスラインとが切断されたリペア画素であり
前記リペア画素の座標情報および補正ガンマ情報を記憶する記憶部と、
前記リペア画素への入力信号に対して、前記記憶部に記憶された座標情報および補正ガンマ情報に基づいて階調を補正する処理を行う画像処理部と
を備えたことを特徴とする請求項1ないし6のいずれか1項に記載の液晶表示装置。 - 前記画像処理部は、前記複数の画素のうち前記リペア画素以外の画素への入力信号に対しては、前記複数のサブ画素ごとに階調を変える処理を行って出力する一方、前記リペア画素への入力信号に対しては、前記複数のサブ画素ごとに階調を変える処理を行わずに出力する
ことを特徴とする請求項7記載の液晶表示装置。 - 複数の画素がマトリクス状に配置され、各画素が複数のサブ画素に分けられた液晶表示装置のリペア方法であって、
各画素に、複数の非線形素子と、前記複数の非線形素子にそれぞれ接続され、同一フレーム内において逆極性に電圧印加される複数のサブ画素電極と、前記複数の非線形素子に接続されたバスラインとを形成すると共に、前記非線形素子のうち少なくとも一つに、当該非線形素子を前記サブ画素電極または前記バスラインから切断可能とする切断予定部を設けておき、
前記複数のサブ画素電極が短絡した場合に、前記切断予定部を設けた非線形素子と前記サブ画素電極および前記バスラインとを、前記切断予定部において切断する
ことを特徴とする液晶表示装置のリペア方法。
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JP2007273877A JP2009103810A (ja) | 2007-10-22 | 2007-10-22 | 液晶表示装置およびそのリペア方法 |
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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WO2009157380A1 (ja) * | 2008-06-26 | 2009-12-30 | ソニー株式会社 | 液晶表示装置 |
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WO2009157380A1 (ja) * | 2008-06-26 | 2009-12-30 | ソニー株式会社 | 液晶表示装置 |
JP2010008681A (ja) * | 2008-06-26 | 2010-01-14 | Sony Corp | 液晶表示装置 |
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