JP2009103769A - Display device - Google Patents
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Abstract
Description
本発明は表示装置に係り、特に、基板の上層に設けられた第１の絶縁膜と、前記第１の絶縁膜の上層に設けられた第２の絶縁膜と、前記第１の絶縁膜と前記第２の絶縁膜とが接触する箇所において前記第２の絶縁膜と前記第１の絶縁膜とを同軸で貫通するコンタクトホールとを備えた表示装置に関する。 The present invention relates to a display device, and in particular, a first insulating film provided on an upper layer of a substrate, a second insulating film provided on an upper layer of the first insulating film, and the first insulating film The present invention relates to a display device including a contact hole coaxially penetrating the second insulating film and the first insulating film at a location where the second insulating film is in contact.
このような構成を備える表示装置は、前記コンタクトホールを通して、第２の絶縁膜上の導電層と第１の絶縁膜下の導電層との導通をとるようにしている。 In the display device having such a configuration, conduction between the conductive layer on the second insulating film and the conductive layer below the first insulating film is established through the contact hole.
このため、これらの導電層との信頼性ある導通を図るためには、前記コンタクトホールが、該第２の絶縁膜ＩＮ２および第１の絶縁膜ＩＮ１の境界を含む内壁面が滑らかなすり鉢状（順テーパ状）として形成されることが望ましい。 Therefore, in order to achieve reliable conduction with these conductive layers, the contact hole has a mortar shape in which the inner wall surface including the boundary between the second insulating film IN2 and the first insulating film IN1 is smooth ( It is desirable to form as a forward taper shape.
このような形状のコンタクトホールが形成された場合、蒸着法、あるいはスパッタリング法で形成する第２の絶縁膜上の導電層は前記コンタクトホールの内壁面にも均一な厚さで堆積され、該コンタクトホールから露出されている第１の絶縁膜下の導電層と信頼性ある電気的接続がなされるからである。 When a contact hole having such a shape is formed, the conductive layer on the second insulating film formed by vapor deposition or sputtering is deposited with a uniform thickness on the inner wall surface of the contact hole. This is because reliable electrical connection is made with the conductive layer under the first insulating film exposed from the hole.
例えば、特許文献１には、多層構造の絶縁膜として、最下層にシリコン窒化膜を形成し、その上に２層以上のシリコン酸化膜を形成するとともに、前記多層構造の絶縁膜のエッチングレートが上層に行くに従って段階的または連続的に増加するように構成することで、前記多層構造の絶縁膜にテーパ状のコンタクトホールを形成することが開示されている。
しかし、特許文献１においては、２層以上のシリコン窒化膜に共通の（同軸で貫通する）コンタクトホールを形成する場合については考慮されていない。
However,
本願の発明者らは、第１の絶縁膜および第２の絶縁膜をシリコン窒化膜で構成し、第１の絶縁膜は、バルク層と、前記バルク層の下層に設けられ前記バルク層よりもエッチングレートの小さな初期層とを備え、第２の絶縁膜は、バルク層と、前記バルク層の上層に設けられ前記バルク層よりもエッチングレートの大きな後退層とを備え、第１の絶縁膜のバルク層と第２の絶縁膜のバルク層とが接触している構造の絶縁膜に対して、コンタクトホールを形成することを試みた。 The inventors of the present application configure the first insulating film and the second insulating film by a silicon nitride film, and the first insulating film is provided in a bulk layer and a lower layer of the bulk layer and is more than the bulk layer. An initial layer having a low etching rate, and the second insulating film includes a bulk layer and a receding layer that is provided above the bulk layer and has a higher etching rate than the bulk layer. An attempt was made to form a contact hole in an insulating film having a structure in which the bulk layer and the bulk layer of the second insulating film are in contact with each other.
しかし、このような多層構造の絶縁膜にコンタクトホールを形成しても、たとえば第１の絶縁膜において、往々にして、たとえば該コンタクトホールの理想的な形状に対し内側に抉られたエッチング（サイドエッチング）がなされてしまうことが確認された。 However, even if contact holes are formed in such a multilayer insulating film, for example, in the first insulating film, for example, etching (side) It was confirmed that etching) was performed.
この原因を究明した結果、第１の絶縁膜あるいは第２の絶縁膜の形成の際に用いられるたとえばＣＶＤ（Chemical Vapor Deposition）装置のチャンバ毎において、第１の絶縁膜あるいは第２の絶縁膜に発生する応力（膜応力）にばらつきが生じていることが判明した。 As a result of investigating this cause, in each chamber of a CVD (Chemical Vapor Deposition) apparatus used for forming the first insulating film or the second insulating film, the first insulating film or the second insulating film is formed. It was found that the generated stress (film stress) varies.
そして、このことは、逆に、第１の絶縁膜あるいは第２の絶縁膜に発生する応力を制御することによって、換言すれば、所定の応力を有する第１の絶縁膜および第２の絶縁膜を形成することによって、所定の形状のコンタクトホールを信頼性よく形成できることが判明するに至った。 And conversely, by controlling the stress generated in the first insulating film or the second insulating film, in other words, the first insulating film and the second insulating film having a predetermined stress. As a result, it has been found that a contact hole having a predetermined shape can be formed with high reliability.
本発明の目的は、複数層の絶縁膜に形成される同軸のコンタクトホールが各絶縁膜の境界を含む内壁面において滑らかなすり鉢状（順テーパ状）として信頼性よく形成される表示装置を提供することにある。 An object of the present invention is to provide a display device in which coaxial contact holes formed in a plurality of insulating films are reliably formed as a smooth mortar shape (forward taper shape) on the inner wall surface including the boundary of each insulating film. There is to do.
なお、上記特許文献１には、絶縁膜としてシリコン酸化膜を用い、また、膜応力との相関を示した記載がなく、本発明とは異なるものとして把握できるものである。
The above-mentioned
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。 Of the inventions disclosed in this application, the outline of typical ones will be briefly described as follows.
（１）本発明による表示装置は、たとえば、基板の上層に設けられた第１の絶縁膜と、前記第１の絶縁膜の上層に設けられた第２の絶縁膜と、
前記第１の絶縁膜と前記第２の絶縁膜とが接触する箇所において前記第２の絶縁膜と前記第１の絶縁膜とを同軸で貫通するコンタクトホールとを備えた表示装置であって、
前記第１の絶縁膜および前記第２の絶縁膜はシリコン窒化膜で構成され、
前記第１の絶縁膜は、バルク層と、前記バルク層の下層に設けられ前記バルク層よりもエッチングレートの小さな初期層とを備え、
前記第２の絶縁膜は、バルク層と、前記バルク層の上層に設けられ前記バルク層よりもエッチングレートの大きな後退層とを備え、
前記第１の絶縁膜の前記バルク層と前記第２の絶縁膜の前記バルク層とが前記コンタクトホールにおいて接触しており、
前記第１の絶縁膜の前記バルク層の応力をσ１、前記第２の絶縁膜の前記バルク層の応力をσ２とした場合に、
−１５０ＭＰａ ≦ σ２−σ１ ≦ ５５０ＭＰａ
の関係が成立することを特徴とする。
(1) A display device according to the present invention includes, for example, a first insulating film provided on an upper layer of a substrate, a second insulating film provided on an upper layer of the first insulating film,
A display device comprising a contact hole coaxially penetrating the second insulating film and the first insulating film at a location where the first insulating film and the second insulating film are in contact with each other,
The first insulating film and the second insulating film are composed of a silicon nitride film,
The first insulating film includes a bulk layer and an initial layer provided in a lower layer of the bulk layer and having an etching rate smaller than that of the bulk layer,
The second insulating film includes a bulk layer and a receding layer provided on the bulk layer and having a higher etching rate than the bulk layer,
The bulk layer of the first insulating film and the bulk layer of the second insulating film are in contact with each other in the contact hole;
When the stress of the bulk layer of the first insulating film is σ1, and the stress of the bulk layer of the second insulating film is σ2,
−150 MPa ≦ σ 2 −
The relationship is established.
（２）本発明による表示装置は、たとえば、（１）の構成を前提とし、前記第２の絶縁膜の前記バルク層の前記応力σ２は、−２００ＭＰａないし２００ＭＰａの範囲内に設定されていることを特徴とする。 (2) The display device according to the present invention is based on, for example, the configuration of (1), and the stress σ2 of the bulk layer of the second insulating film is set within a range of −200 MPa to 200 MPa. It is characterized by.
（３）本発明による表示装置は、たとえば、（２）の構成を前提とし、前記第１の絶縁膜の前記バルク層の前記応力σ１は、−３５０ＭＰａないし５０ＭＰａの範囲内に設定され、かつ、
σ２−σ１ ≦ ５５０ＭＰａ
の関係が成立することを特徴とする。
(3) The display device according to the present invention is based on, for example, the configuration of (2), and the stress σ1 of the bulk layer of the first insulating film is set within a range of −350 MPa to 50 MPa, and
σ2−σ1 ≦ 550 MPa
The relationship is established.
（４）本発明による表示装置は、たとえば、（１）ないし（３）の何れかの構成を前提とし、
σ２−σ１ ≧ ０ＭＰａ
の関係が成立することを特徴とする。
(4) The display device according to the present invention is based on, for example, any one of the configurations (1) to (3),
σ2−σ1 ≧ 0 MPa
The relationship is established.
（５）本発明による表示装置は、たとえば、（１）ないし（４）の何れかの構成を前提とし、前記基板に対向して配置された対向基板と、前記基板と前記対向基板との間に挟持された液晶層とを備え、
前記基板は、画素の領域において、前記第１の絶縁膜と前記第２の絶縁膜との間に形成された面状の対向電極と、前記第２の絶縁膜の上面に前記対向電極と重畳して形成された複数の線状部分を有する画素電極とを有し、
前記画素電極と前記対向電極との間の電位差によって発生する電界で前記液晶層を駆動することを特徴とする。
(5) A display device according to the present invention is based on, for example, any one of the configurations (1) to (4), and a counter substrate disposed opposite to the substrate, and between the substrate and the counter substrate. A liquid crystal layer sandwiched between
The substrate has a planar counter electrode formed between the first insulating film and the second insulating film in a pixel region, and overlaps the counter electrode on the upper surface of the second insulating film. A pixel electrode having a plurality of linear portions formed as described above,
The liquid crystal layer is driven by an electric field generated by a potential difference between the pixel electrode and the counter electrode.
（６）本発明による表示装置は、たとえば、（１）ないし（４）の何れかの構成を前提とし、前記基板に対向して配置された対向基板と、前記基板と前記対向基板との間に挟持された液晶層とを備え、
前記基板は、画素の領域において、前記第１の絶縁膜と前記第２の絶縁膜との間に形成された面状の画素電極と、前記第２の絶縁膜の上面に前記画素電極と重畳して形成された複数の線状部分を有する対向電極とを有し、
前記画素電極と前記対向電極との間の電位差によって発生する電界で前記液晶層を駆動することを特徴とする。
(6) A display device according to the present invention, for example, on the premise of the configuration of any one of (1) to (4), and a counter substrate disposed to face the substrate, and between the substrate and the counter substrate A liquid crystal layer sandwiched between
The substrate includes a planar pixel electrode formed between the first insulating film and the second insulating film in a pixel region, and the pixel electrode overlapping the upper surface of the second insulating film. A counter electrode having a plurality of linear portions formed as described above,
The liquid crystal layer is driven by an electric field generated by a potential difference between the pixel electrode and the counter electrode.
なお、本発明は以上の構成に限定されず、本発明の技術思想を逸脱しない範囲で種々の変更が可能である。 In addition, this invention is not limited to the above structure, A various change is possible in the range which does not deviate from the technical idea of this invention.
上述した表示装置によれば、複数層の絶縁膜に形成される同軸のコンタクトホールが各絶縁膜の境界を含む内壁面において滑らかなすり鉢状（順テーパ状）として信頼性よく形成される表示装置を提供できる。 According to the above-described display device, the coaxial contact hole formed in a plurality of layers of insulating films is reliably formed as a smooth mortar shape (forward tapered shape) on the inner wall surface including the boundary between the insulating films. Can provide.
以下、本発明による表示装置の実施例を図面を用いて説明をする。 Embodiments of a display device according to the present invention will be described below with reference to the drawings.
〈全体の構成〉
図２は、本発明による液晶表示装置の一実施例を示した全体構成図である。
<Overall configuration>
FIG. 2 is an overall configuration diagram showing an embodiment of a liquid crystal display device according to the present invention.
図２において、液晶表示装置は、互いに対向して配置される一対のたとえばガラスからなる基板ＳＵＢ１、ＳＵＢ２を外囲器とし、該基板ＳＵＢ１、ＳＵＢ２の間には液晶（図示せず）が挟持されている。 In FIG. 2, the liquid crystal display device uses a pair of substrates SUB1 and SUB2 made of glass, for example, which are arranged to face each other as an envelope, and a liquid crystal (not shown) is sandwiched between the substrates SUB1 and SUB2. ing.
該液晶は、基板ＳＵＢ１に対する基板ＳＵＢ２の固定を兼ねるシール材ＳＬによって封入され、該シール材ＳＬによって囲まれた領域は液晶表示領域ＡＲを構成している。 The liquid crystal is enclosed by a sealing material SL that also serves to fix the substrate SUB2 to the substrate SUB1, and a region surrounded by the sealing material SL constitutes a liquid crystal display area AR.
基板ＳＵＢ１は、基板ＳＵＢ２と比較して、その面積が大きく形成され、たとえば図中左側辺部および上側辺部において、前記基板ＳＵＢ２から露出された領域を有する。 The substrate SUB1 has a larger area than the substrate SUB2, and has regions exposed from the substrate SUB2, for example, on the left side and the upper side in the drawing.
基板ＳＵＢ１の左側辺部の前記領域には複数の並設された半導体装置ＳＣＮ（Ｖ）が搭載され、基板ＳＵＢ１の前記上側辺部の領域には複数の並設された半導体装置ＳＣＮ（Ｈｅ）が搭載されている。複数の前記半導体装置ＳＣＮ（Ｖ）は走査信号駆動回路を構成し後述のゲート信号線ＧＬに接続され、複数の前記半導体装置ＳＣＮ（Ｈｅ）は映像信号駆動回路を構成し後述のドレイン信号線ＤＬに接続されるようになっている。 A plurality of juxtaposed semiconductor devices SCN (V) are mounted in the region on the left side of the substrate SUB1, and a plurality of juxtaposed semiconductor devices SCN (He) are provided in the region on the upper side of the substrate SUB1. Is installed. The plurality of semiconductor devices SCN (V) constitute a scanning signal drive circuit and are connected to a gate signal line GL described later, and the plurality of semiconductor devices SCN (He) constitute a video signal drive circuit and constitute a drain signal line DL described later. To be connected to.
基板ＳＵＢ１の液晶側の面であって液晶表示領域ＡＲ内には、図中ｘ方向に延在しｙ方向に並設されるゲート信号線ＧＬが、また、図ｙ方向に延在しｘ方向に並設されるドレイン信号線ＤＬが形成されている。 In the liquid crystal display area AR, which is the surface on the liquid crystal side of the substrate SUB1, the gate signal line GL extending in the x direction and arranged in parallel in the y direction is also extended in the y direction and extends in the x direction. The drain signal lines DL arranged in parallel are formed.
隣接する一対のゲート信号線ＧＬと隣接する一対のドレイン信号線ＤＬで囲まれる矩形状の領域は画素が形成される領域を構成し、これにより、各画素は液晶表示領域ＡＲ内においてマトリックス状に配置されるようになる。 A rectangular region surrounded by a pair of adjacent gate signal lines GL and a pair of adjacent drain signal lines DL constitutes a region in which pixels are formed, whereby each pixel is arranged in a matrix in the liquid crystal display region AR. Will be placed.
前記各ゲート信号線ＧＬは、その左側端部がシール材ＳＬを越えて液晶表示領域ＡＲの外側にまで延在され、近接する前記半導体装置ＳＣＮ（Ｖ）の出力端子に接続され、該半導体装置ＳＣＮ（Ｖ）によって走査信号（電圧）が供給されるようになっている。 Each gate signal line GL has a left end extending beyond the sealing material SL to the outside of the liquid crystal display area AR and connected to an output terminal of the adjacent semiconductor device SCN (V). A scanning signal (voltage) is supplied by SCN (V).
前記各ドレイン信号線ＤＬは、その上側端部がシール材ＳＬを越えて液晶表示領域ＡＲの外側にまで延在され、近接する前記半導体装置ＳＣＮ（Ｈｅ）の出力端子に接続され、該半導体装置ＳＣＮ（Ｈｅ）によって映像信号（電圧）が供給されるようになっている。 Each drain signal line DL has an upper end that extends beyond the sealing material SL to the outside of the liquid crystal display area AR, and is connected to an output terminal of the adjacent semiconductor device SCN (He). A video signal (voltage) is supplied by SCN (He).
前記画素は、たとえば図中丸枠Ｐの拡大図である丸枠Ｐ'に示すように、ゲート信号線ＧＬからの走査信号によってオンされる薄膜トランジスタＴＦＴと、このオンされた薄膜トランジスタＴＦＴを介してドレイン信号線ＤＬからの映像信号が供給される画素電極ＰＸと、基準電圧が印加されて前記画素電極ＰＸとの間の電位差によって電界を生じせしめる対向電極ＣＴが備えられている。画素電極ＰＸと対向電極ＣＴはともに同じ基板ＳＵＢ１に形成されており、前記電界は基板ＳＵＢ１の表面と平行な電界成分を一部に含むもので、このような電界によって液晶の分子を挙動（駆動）させるものを横電界方式と称されている。 The pixel includes, for example, a thin film transistor TFT that is turned on by a scanning signal from the gate signal line GL and a drain signal that passes through the turned on thin film transistor TFT, as indicated by a round frame P ′ that is an enlarged view of the round frame P in the drawing. A pixel electrode PX to which a video signal from the line DL is supplied and a counter electrode CT that generates an electric field due to a potential difference between the pixel electrode PX when a reference voltage is applied are provided. The pixel electrode PX and the counter electrode CT are both formed on the same substrate SUB1, and the electric field partially includes an electric field component parallel to the surface of the substrate SUB1, and the liquid crystal molecules behave (drive) by such an electric field. ) Is called the transverse electric field method.
なお、前記対向電極ＣＴはたとえばゲート信号線ＧＬと平行に配置される対向電圧信号線ＣＬを通して基準電圧が印加されるようになっており、該対向電圧信号線ＣＬは前記シール材ＳＬを越えて延在され、基板ＳＵＢ１面に形成された対向電圧端子ＣＴＭに接続されている。 For example, a reference voltage is applied to the counter electrode CT through a counter voltage signal line CL disposed in parallel with the gate signal line GL, and the counter voltage signal line CL exceeds the seal material SL. It is extended and connected to the counter voltage terminal CTM formed on the surface of the substrate SUB1.
上述した実施例では、前記走査信号駆動回路Ｖ、映像信号駆動回路Ｈｅは基板ＳＵＢ１に搭載させて構成したものである。しかし、これに限定されず、いわゆるテープキャリア方式で構成した半導体装置（フレキシブル基板に半導体チップが搭載されている半導体装置）を前記基板ＳＵＢ１と図示しないプリント基板との間に跨って配置させるように構成してもよい。 In the embodiment described above, the scanning signal drive circuit V and the video signal drive circuit He are configured to be mounted on the substrate SUB1. However, the present invention is not limited to this, and a semiconductor device configured by a so-called tape carrier method (a semiconductor device in which a semiconductor chip is mounted on a flexible substrate) is disposed across the substrate SUB1 and a printed circuit board (not shown). It may be configured.
〈画素の構成〉
図３は、前記液晶表示パネルＰＮＬの基板ＳＵＢ１側において、マトリックス状に配置されたそれぞれの画素のうちの一つの画素の一実施例を示した平面図である。これにより、図３に示す当該画素に対し上下および左右のそれぞれに配置される各画素は、当該画素と同様の構成となっている。また、図１は、図３のI−I線における断面図を示している。
<Pixel configuration>
FIG. 3 is a plan view showing an example of one of the pixels arranged in a matrix on the substrate SUB1 side of the liquid crystal display panel PNL. As a result, each pixel arranged above and below and on the left and right of the pixel shown in FIG. 3 has the same configuration as that of the pixel. 1 shows a cross-sectional view taken along the line II of FIG.
まず、基板ＳＵＢ１の液晶側の面（表面）には、図中ｘ方向に伸張するゲート信号線ＧＬがｙ方向へ並設されて形成されている。 First, on the liquid crystal side surface (front surface) of the substrate SUB1, gate signal lines GL extending in the x direction in the drawing are formed side by side in the y direction.
そして、基板ＳＵＢ１の表面には、前記ゲート信号線ＧＬをも被うようにしてゲート絶縁膜ＧＩ（図１参照）が形成されている。このゲート絶縁膜ＧＩは、後述の薄膜トランジスタＴＦＴの形成領域において該薄膜トランジスタＴＦＴのゲート絶縁膜として機能するようになっており、それに応じて膜厚等が設定されるようになっている。 A gate insulating film GI (see FIG. 1) is formed on the surface of the substrate SUB1 so as to cover the gate signal line GL. This gate insulating film GI functions as a gate insulating film of the thin film transistor TFT in a region where the thin film transistor TFT described later is formed, and the film thickness and the like are set accordingly.
前記ゲート絶縁膜ＧＩの上面であって、前記ゲート信号線ＧＬの一部と重畳する個所に、たとえばアモルファスシリコンからなる非晶質の半導体層ＡＳが形成されている。この半導体層ＡＳは前記薄膜トランジスタＴＦＴの半導体層となるものである。 An amorphous semiconductor layer AS made of, for example, amorphous silicon is formed on the upper surface of the gate insulating film GI and at a position overlapping with a part of the gate signal line GL. The semiconductor layer AS is a semiconductor layer of the thin film transistor TFT.
また、前記半導体層ＡＳの形成と同時に形成される半導体層ＡＳ'がゲート信号線ＧＬと後述のドレイン信号線ＤＬとの交差部に形成されている。この半導体層ＡＳ'は、前記ゲート絶縁膜ＧＩとともにゲート信号線ＧＬと前記ドレイン信号線ＤＬとの間の層間絶縁膜として機能させるようになっている。 Further, a semiconductor layer AS ′ formed simultaneously with the formation of the semiconductor layer AS is formed at the intersection of the gate signal line GL and a drain signal line DL described later. The semiconductor layer AS ′ functions as an interlayer insulating film between the gate signal line GL and the drain signal line DL together with the gate insulating film GI.
そして、図中ｙ方向に伸張してドレイン信号線ＤＬが形成され、このドレイン信号線ＤＬはゲート信号線ＧＬとの交差部の一部において前記薄膜トランジスタＴＦＴの形成領域側に延在され、この延在部は前記半導体層ＡＳの上面にまで及んで該薄膜トランジスタＴＦＴのドレイン電極ＤＴを構成するようになっている。 Then, a drain signal line DL is formed extending in the y direction in the figure, and this drain signal line DL extends to the formation region side of the thin film transistor TFT at a part of the intersection with the gate signal line GL. The existing portion extends to the upper surface of the semiconductor layer AS and constitutes the drain electrode DT of the thin film transistor TFT.
また、該ドレイン信号線ＤＬおよびドレイン電極ＤＴと同時に形成される前記薄膜トランジスタＴＦＴのソース電極ＳＴが、前記半導体層ＡＳ上にて前記ドレイン電極ＤＴと対向し、かつ、該半導体層ＡＳ上から該半導体層ＡＳが形成されていない領域に至って延在され、この延在部は画素領域側にまで及んでパッド部ＰＤを構成するようになっている。このパッド部ＰＤは後述の画素電極ＰＸと電気的および物理的に接続される箇所となるもので、前記ソース電極ＳＴの半導体層ＡＳと重畳する部分よりも幅の広い大きな面積で形成されている。 Further, the source electrode ST of the thin film transistor TFT formed simultaneously with the drain signal line DL and the drain electrode DT is opposed to the drain electrode DT on the semiconductor layer AS, and from the semiconductor layer AS to the semiconductor. The layer AS extends to a region where the layer AS is not formed, and this extended portion extends to the pixel region side to form a pad portion PD. The pad portion PD is a portion that is electrically and physically connected to a pixel electrode PX, which will be described later, and is formed in a large area that is wider than the portion of the source electrode ST that overlaps the semiconductor layer AS. .
前記ドレイン電極ＤＴは、たとえば、前記ソース電極ＳＴの先端部を囲むように円弧状パターンとして形成され、該薄膜トランジスタＴＦＴのチャネル幅を大きく構成するようになっている。 The drain electrode DT is formed, for example, as an arc-shaped pattern so as to surround the tip of the source electrode ST, and the channel width of the thin film transistor TFT is increased.
なお、前記半導体層ＡＳは、それを絶縁膜ＧＩ上に形成する際に、たとえば、その表面に高濃度の不純物がドープされて形成され、たとえば、前記ドレイン電極ＤＴおよびソース電極ＳＴをパターニングして形成した後に、該ドレイン電極ＤＴおよびソース電極ＳＴをマスクとして、該ドレイン電極ＤＴおよびソース電極ＳＴの形成領域以外の領域に形成された高濃度の不純物層をエッチングするようにしている。半導体層ＡＳとドレイン電極ＤＴとの間、および、半導体層ＡＳとソース電極ＳＴとの間のそれぞれに、高濃度の不純物層（図示せず）を残存させ、この不純物層をオーミックコンタクト層として形成するためである。 When the semiconductor layer AS is formed on the insulating film GI, for example, the surface thereof is formed by doping a high concentration impurity. For example, the drain electrode DT and the source electrode ST are patterned. After the formation, the high-concentration impurity layer formed in a region other than the region where the drain electrode DT and the source electrode ST are formed is etched using the drain electrode DT and the source electrode ST as a mask. A high concentration impurity layer (not shown) is left between the semiconductor layer AS and the drain electrode DT and between the semiconductor layer AS and the source electrode ST, and this impurity layer is formed as an ohmic contact layer. It is to do.
このようにすることにより、前記薄膜トランジスタＴＦＴは、ゲート信号線ＧＬの一部をゲート電極としたいわゆる逆スタガ構造のＭＩＳ（Metal Insulator Semiconductor）型のトランジスタが構成されることになる。 By doing so, the thin film transistor TFT is configured as a MIS (Metal Insulator Semiconductor) type transistor having a so-called inverted stagger structure in which a part of the gate signal line GL is a gate electrode.
なお、ＭＩＳ型のトランジスタにあっては、そのバイアスの印加によってドレイン電極ＤＴとソース電極ＳＴが入れ替わるように駆動するが、この明細書の説明にあっては、便宜上、ドレイン信号線ＤＬと接続される側をドレイン電極ＤＴ、画素電極ＰＸと接続される側をソース電極ＳＴと称している。 Note that the MIS type transistor is driven so that the drain electrode DT and the source electrode ST are switched by application of the bias. However, in the description of this specification, the drain signal line DL is connected for convenience. The side connected to the drain electrode DT and the side connected to the pixel electrode PX are called the source electrode ST.
基板ＳＵＢ１の表面には、前記薄膜トランジスタＴＦＴをも被ってシリコン窒化膜からなる第１の絶縁膜ＩＮ１（図１参照）が形成されている。 A first insulating film IN1 (see FIG. 1) made of a silicon nitride film is formed on the surface of the substrate SUB1 so as to cover the thin film transistor TFT.
この第１の絶縁膜ＩＮ１は、たとえば、該薄膜トランジスタＴＦＴを液晶との直接の接触を回避させ、これによって該薄膜トランジスタＴＦＴの特性が劣化するのを防止する保護膜として機能するようになっている。 For example, the first insulating film IN1 functions as a protective film that prevents the thin film transistor TFT from coming into direct contact with the liquid crystal, thereby preventing the characteristics of the thin film transistor TFT from being deteriorated.
また、第１の絶縁膜ＩＮ１は、前記パッド部ＰＤの一部を露出させるためのコンタクトホールＴＨ１が形成されている。このコンタクトホールＴＨ１は、層を異にして形成される後述の画素電極ＰＸを前記パッド部ＰＤに物理的、電気的に接続させるための箇所として機能する。 The first insulating film IN1 is formed with a contact hole TH1 for exposing a part of the pad portion PD. The contact hole TH1 functions as a location for physically and electrically connecting a pixel electrode PX, which will be described later, formed with different layers to the pad portion PD.
なお、このコンタクトホールＴＨ１は、後述の第２の絶縁膜ＩＮ２に形成されるコンタクトホールＴＨ２と同軸（同心状）に形成されるようになっている。すなわち、コンタクトホールＴＨ１とコンタクトホールＴＨ２とで構成されるコンタクトホールＴＨは、第１の絶縁膜ＩＮ１と第２の絶縁膜ＩＮ２とに共通のコンタクトホールである。 The contact hole TH1 is formed coaxially (concentrically) with a contact hole TH2 formed in a second insulating film IN2 described later. That is, the contact hole TH constituted by the contact hole TH1 and the contact hole TH2 is a contact hole common to the first insulating film IN1 and the second insulating film IN2.
そして、この第１の絶縁膜ＩＮ１は、前記コンタクトホールＴＨ１を形成する際に、そのコンタクトホールＴＨ１が基板ＳＵＢ１側において径の小さくなるすり鉢状となるように、下層側の初期層ＩＴ１と、該初期層ＩＴ１以外の上層側のバルク層ＢＫ１とで構成されている。 The first insulating film IN1 includes the initial layer IT1 on the lower layer side and the initial layer IT1 so that when the contact hole TH1 is formed, the contact hole TH1 has a mortar shape with a small diameter on the substrate SUB1 side. It is composed of an upper bulk layer BK1 other than the initial layer IT1.
該初期層ＩＴ１とバルク層ＢＫ１は、第１の絶縁膜ＩＮ１の成膜時における成膜条件を所定の条件に設定して形成され、前記初期層ＩＴ１はバルク層ＢＫ１と比較してエッチングレートが小さくなるように形成されている。 The initial layer IT1 and the bulk layer BK1 are formed by setting the film formation conditions at the time of forming the first insulating film IN1 to predetermined conditions, and the initial layer IT1 has an etching rate compared to the bulk layer BK1. It is formed to be smaller.
そして、このように構成される第１の絶縁膜ＩＮ１は、そのバルク層ＢＫ１の応力σ１が−３５０ＭＰａから５０ＭＰａの範囲内に設定されていることが望ましい。第１の絶縁膜ＩＮ１のバルク層ＢＫ１の応力がマイナス側に行き過ぎると、第１の絶縁膜ＩＮ１の膜質が悪くなるため、−３５０ＭＰａ程度を下限とするのが望ましい。また、第１の絶縁膜ＩＮ１のバルク層ＢＫ１の前記応力σ１の上述した範囲は、後述の第２の絶縁膜ＩＮ２のバルク層ＢＫ２の応力σ２との関係で設定されている。後述の第２の絶縁膜ＩＮ２と前記第１の絶縁膜ＩＮ１とを同軸に貫通させて形成する後述のコンタクトホールＴＨを、該第２の絶縁膜ＩＮ２および第１の絶縁膜ＩＮ１の境界を含む内壁面が滑らかなすり鉢状（テーパ状）の形状として形成できるようにするためである。 In the first insulating film IN1 configured in this manner, it is desirable that the stress σ1 of the bulk layer BK1 is set in the range of −350 MPa to 50 MPa. If the stress of the bulk layer BK1 of the first insulating film IN1 goes too far to the negative side, the film quality of the first insulating film IN1 deteriorates, so it is desirable that the lower limit is about −350 MPa. The above-described range of the stress σ1 of the bulk layer BK1 of the first insulating film IN1 is set in relation to the stress σ2 of the bulk layer BK2 of the second insulating film IN2 described later. A contact hole TH described later formed by coaxially penetrating a second insulating film IN2 described later and the first insulating film IN1 includes a boundary between the second insulating film IN2 and the first insulating film IN1. This is because the inner wall surface can be formed in a smooth mortar shape (tapered shape).
第１の絶縁膜ＩＮ１の上面にはたとえばＩＴＯ（Indium Tin Oxide）の透明導電膜からなる対向電極ＣＴが形成されている。この対向電極ＣＴは、たとえば、この実施例において、ゲート信号線ＧＬおよびドレイン信号線ＤＬを跨って延在され、上下左右の各画素における対向電極ＣＴと互いに接続されて形成されている。換言すれば、該対向電極ＣＴは各画素において共通な電極として形成されている。 On the upper surface of the first insulating film IN1, a counter electrode CT made of, for example, a transparent conductive film of ITO (Indium Tin Oxide) is formed. In this embodiment, for example, the counter electrode CT extends across the gate signal line GL and the drain signal line DL, and is connected to the counter electrode CT in each of the upper, lower, left, and right pixels. In other words, the counter electrode CT is formed as a common electrode in each pixel.
そして、該対向電極ＣＴは、第１の絶縁膜ＩＮ１の前記コンタクトホールＴＨ１の形成部分において、該コンタクトホールＴＨ１とほぼ同軸で該コンタクトホールＴＨ１の径よりも大きな径を有する開口ＯＰ（ＣＴ）が形成されている。該コンタクトホールＴＨ１の内壁面に形成される画素電極ＰＸが前記対向電極ＣＴと短絡してしまうことがないようにするためである。 The counter electrode CT has an opening OP (CT) that is substantially coaxial with the contact hole TH1 and has a diameter larger than the diameter of the contact hole TH1 in the portion where the contact hole TH1 is formed in the first insulating film IN1. Is formed. This is to prevent the pixel electrode PX formed on the inner wall surface of the contact hole TH1 from being short-circuited with the counter electrode CT.
尚、図３に示した実施例では、対向電極ＣＴ自身が、図２に示した対向電圧信号線ＣＬを兼ねている。但し、これに限られず、別途対向電圧信号線ＣＬを設けて、対向電極ＣＴに接続するようにしても良い。 In the embodiment shown in FIG. 3, the counter electrode CT itself also serves as the counter voltage signal line CL shown in FIG. However, the present invention is not limited to this, and a separate counter voltage signal line CL may be provided and connected to the counter electrode CT.
前記第１の絶縁膜ＩＮ１の上面には、前記対向電極ＣＴをも被って第２の絶縁膜ＩＮ２（図１参照）が形成されている。この第２の絶縁膜ＩＮ２は、該第２の絶縁膜ＩＮ２の上面に形成する後述の画素電極ＰＸと前記対向電極ＣＴとの間の絶縁を図る層間絶縁膜として機能する。 A second insulating film IN2 (see FIG. 1) is formed on the upper surface of the first insulating film IN1 so as to cover the counter electrode CT. The second insulating film IN2 functions as an interlayer insulating film for insulating between a pixel electrode PX (to be described later) formed on the upper surface of the second insulating film IN2 and the counter electrode CT.
そして、この第２の絶縁膜ＩＮ２には、前記第１の絶縁膜ＩＮ１に形成されたコンタクトホールＴＨ１と同軸（同心的）に配置されたコンタクトホールＴＨ２が形成されている。 The second insulating film IN2 is formed with a contact hole TH2 arranged coaxially (concentrically) with the contact hole TH1 formed in the first insulating film IN1.
そして、この第２の絶縁膜ＩＮ２は、前記コンタクトホールＴＨ２を形成する際に、そのコンタクトホールＴＨ２が基板ＳＵＢ１側において径の小さくなるすり鉢状となるように、上層側の後退層ＲＴ２と、該後退層ＲＴ２以外の下層側のバルク層ＢＫ２とで構成されている。 The second insulating film IN2 includes the upper receding layer RT2 and the upper layer receding layer RT2 so that when the contact hole TH2 is formed, the contact hole TH2 has a mortar shape with a small diameter on the substrate SUB1 side. It is composed of a lower layer bulk layer BK2 other than the receding layer RT2.
第２の絶縁膜ＩＮ２のバルク層ＢＫ２は、第１の絶縁膜ＩＮ１のバルク層ＢＫ１と接触する部分を有し、この接触する部分にコンタクトホールＴＨが形成される。 The bulk layer BK2 of the second insulating film IN2 has a portion in contact with the bulk layer BK1 of the first insulating film IN1, and a contact hole TH is formed in this contacting portion.
該後退層ＲＴ２とバルク層ＢＫ２は、第２の絶縁膜ＩＮ２の成膜時における成膜条件を所定の条件に設定して形成され、前記後退層ＲＴ２はバルク層ＢＫ２と比較してエッチングレートが大きくなるように形成されている。 The receding layer RT2 and the bulk layer BK2 are formed by setting the film forming conditions at the time of forming the second insulating film IN2 to predetermined conditions, and the receding layer RT2 has an etching rate compared to the bulk layer BK2. It is formed to be large.
そして、このように構成される第２の絶縁膜ＩＮ２は、そのバルク層ＢＫ２の応力σ２が−２００ＭＰａから２００ＭＰａの範囲内に設定されていることが望ましい。この場合、前記応力σ２がプラス側に大きすぎると第２の絶縁膜ＩＮ２にクラックが生じやくなるため、２００ＭＰａ以下とすることが適当である。第２の絶縁膜ＩＮ２のバルク層ＢＫ２の前記応力σ２の上述した範囲は、前記第１の絶縁膜ＩＮ１のバルク層ＢＫ１の応力σ１との関係で設定されている。この第２の絶縁膜ＩＮ２と前記第１の絶縁膜ＩＮ１とを同軸に貫通させて形成するコンタクトホールＴＨを、該第２の絶縁膜ＩＮ２および第１の絶縁膜ＩＮ１の境界を含む内壁面が滑らかなすり鉢状（テーパ状）の形状として形成できるようにするためである。 In the second insulating film IN2 configured in this way, it is desirable that the stress σ2 of the bulk layer BK2 is set within a range of −200 MPa to 200 MPa. In this case, if the stress σ2 is too large on the plus side, cracks are likely to occur in the second insulating film IN2. The aforementioned range of the stress σ2 of the bulk layer BK2 of the second insulating film IN2 is set in relation to the stress σ1 of the bulk layer BK1 of the first insulating film IN1. A contact hole TH formed by coaxially passing through the second insulating film IN2 and the first insulating film IN1 has an inner wall surface including a boundary between the second insulating film IN2 and the first insulating film IN1. This is so that it can be formed in a smooth mortar shape (tapered shape).
そして、このように形成された第２の絶縁膜ＩＮ２の上面には、画素電極ＰＸが形成されている。この画素電極ＰＸは、画素領域のほぼ全域（例えば８０％以上）に亘って形成されたたとえばＩＴＯ（Indium-Tin-Oxide）等の透明導電膜に並設された複数のスリットＳＬＴを形成することによって形成されている。 A pixel electrode PX is formed on the upper surface of the second insulating film IN2 formed in this way. The pixel electrode PX forms a plurality of slits SLT arranged in parallel with a transparent conductive film such as ITO (Indium-Tin-Oxide) formed over almost the entire pixel region (for example, 80% or more). Is formed by.
すなわち、複数のスリットＳＬＴがたとえばゲート信号線ＧＬの走行方向に対して若干の角度を有して形成され、スリットＳＬＴの長手方向と交差する方向に並設されて形成されている。これにより、該画素電極ＰＸは、両端が互いに接続された複数の線状の電極からなる電極群を有するようにして形成されている。尚、複数の線状の電極の両端ではなく一端側だけを互いに接続するようにしても良い。 That is, the plurality of slits SLT are formed with a slight angle with respect to the traveling direction of the gate signal line GL, for example, and are formed side by side in a direction intersecting the longitudinal direction of the slit SLT. Thus, the pixel electrode PX is formed to have an electrode group composed of a plurality of linear electrodes whose ends are connected to each other. Note that only one end side of each of the plurality of linear electrodes may be connected to each other.
画素電極ＰＸの線状の電極は、画素の領域をたとえば図中上下に２分割させた一方の領域において、たとえばゲート信号線ＧＬの走行方向に対して＋角度方向に延在するように形成され、他方の領域には−角度方向に延在するようにして形成されている。いわゆるマルチドメイン方式を採用するもので、１画素内における画素電極ＰＸに設けたスリットＳＬＴの方向（画素電極ＰＸの電極群の方向）が単一である場合、観る方向により色つきが生じる不都合を解消した構成となっている。 The linear electrode of the pixel electrode PX is formed, for example, so as to extend in the + angle direction with respect to the traveling direction of the gate signal line GL, for example, in one region obtained by dividing the pixel region into two vertically in the figure. The other region is formed so as to extend in the minus angle direction. A so-called multi-domain method is employed, and when the direction of the slit SLT provided in the pixel electrode PX in one pixel (the direction of the electrode group of the pixel electrode PX) is single, there is a disadvantage that coloring occurs depending on the viewing direction. The configuration has been eliminated.
このように形成された画素電極ＰＸは、第２の絶縁膜ＩＮ２のコンタクトホールＴＨ２、第１の絶縁膜ＩＮ１のコンタクトホールＴＨ１を通して、前記パッド部ＰＤに電気的に接続されるようになっている。 The pixel electrode PX thus formed is electrically connected to the pad portion PD through the contact hole TH2 of the second insulating film IN2 and the contact hole TH1 of the first insulating film IN1. .
ここで、図１に示す構成において、前記第２の絶縁膜ＩＮ２のバルク層ＢＫ２の応力σ２と前記第１の絶縁膜ＩＮ１のバルク層ＢＫ１の応力σ１との差の値は、次式（１）に示す関係となっている。 Here, in the configuration shown in FIG. 1, the value of the difference between the stress σ2 of the bulk layer BK2 of the second insulating film IN2 and the stress σ1 of the bulk layer BK1 of the first insulating film IN1 is expressed by the following equation (1 ).
−１５０ＭＰａ ≦ σ２−σ１ ≦ ５５０ＭＰａ …… （１）
このように構成した場合、第１の絶縁膜ＩＮ１と第２の絶縁膜ＩＮ２との順次積層膜において、第２の絶縁膜ＩＮ２および第１の絶縁膜ＩＮ１を同軸（同心状）に貫通させて形成するコンタクトホールＴＨは、該第２の絶縁膜ＩＮ２および第１の絶縁膜ＩＮ１の境界を含む内壁面が滑らかなすり鉢状の形状として形成できるようになる。
−150 MPa ≦
When configured in this manner, in the sequentially laminated film of the first insulating film IN1 and the second insulating film IN2, the second insulating film IN2 and the first insulating film IN1 are coaxially (concentrically) penetrated. The contact hole TH to be formed can be formed in a mortar shape with a smooth inner wall surface including the boundary between the second insulating film IN2 and the first insulating film IN1.
ちなみに、図４は、上式（１）の条件を満足しない場合において、第２の絶縁膜ＩＮ２および第１の絶縁膜ＩＮ１を貫通させてコンタクトホールＴＨ２及びＴＨ１からなるコンタクトホールＴＨを形成した場合を示している。この図４から、第１の絶縁膜ＩＮ１のコンタクトホールＴＨ１は、その理想的な形状に対し内側に抉られたエッチング（サイドエッチング）がなされてしまうことが判る。 Incidentally, FIG. 4 shows a case where the contact hole TH formed of the contact holes TH2 and TH1 is formed through the second insulating film IN2 and the first insulating film IN1 when the condition of the above formula (1) is not satisfied. Is shown. From FIG. 4, it can be seen that the contact hole TH1 of the first insulating film IN1 is etched inward (side etching) with respect to its ideal shape.
この場合、該コンタクトホールＴＨを被うようにして画素電極ＰＸを形成した場合、第１の絶縁膜ＩＮ１のコンタクトホールＴＨ１の内側面に該画素電極ＰＸの材料が充分に被着できず、これにより、該画素電極ＰＸとパッドＰＤとの間の電気的接続が不良となってしまうことが生じる。 In this case, when the pixel electrode PX is formed so as to cover the contact hole TH, the material of the pixel electrode PX cannot be sufficiently deposited on the inner surface of the contact hole TH1 of the first insulating film IN1, and this As a result, the electrical connection between the pixel electrode PX and the pad PD may be poor.
なお、図１において、前記応力σ２と応力σ１との差の値は、次式（２）に示す関係となっていることが理想的であり、コンタクトホールＴＨにおいて信頼性ある形状を得ることができる。 In FIG. 1, it is ideal that the difference value between the stress σ2 and the stress σ1 has a relationship represented by the following formula (2), and a reliable shape can be obtained in the contact hole TH. it can.
０ ≦ σ２−σ１ ≦ ５５０ＭＰａ …… （２）
しかし、第２の絶縁膜ＩＮ２に後退層ＲＴ２が形成されており、この後退層ＲＴ２の存在によって、前記応力σ２と応力σ１との差がマイナスとなっても、１５０ＭＰａ程度の差であれば、前記画素電極ＰＸとパッド部ＰＤとの電気的接続に支障をきたさない程度の形状のコンタクトホールＴＨを形成できることが判明している。これにより、前記応力σ２と応力σ１との差の値は、上述した（１）式に示す範囲にまで許容することができるようになる。
0 ≦ σ2-σ1 ≦ 550 MPa (2)
However, the receding layer RT2 is formed in the second insulating film IN2, and even if the difference between the stress σ2 and the stress σ1 is negative due to the presence of the receding layer RT2, if the difference is about 150 MPa, It has been found that the contact hole TH having a shape that does not hinder the electrical connection between the pixel electrode PX and the pad portion PD can be formed. As a result, the value of the difference between the stress σ2 and the stress σ1 can be allowed to fall within the range shown in the above-described equation (1).
なお、図１には、図示されていないが、前記基板ＳＵＢ１の表面に、画素電極ＰＸをも被って配向膜が形成され、この配向膜によって該配向膜と直接に接触する液晶の分子の初期配向方向を設定するようになっている。 Although not shown in FIG. 1, an alignment film is formed on the surface of the substrate SUB1 so as to cover the pixel electrode PX, and the initial liquid crystal molecules that are in direct contact with the alignment film by the alignment film. The orientation direction is set.
また、上述した実施例では、半導体層ＡＳ、ＡＳ'としてアモルファスシリコンを用いたものであるが、これに限定されることはなく、たとえばポリシリコン等であってもよい。 In the above-described embodiments, amorphous silicon is used as the semiconductor layers AS and AS ′. However, the present invention is not limited to this, and may be polysilicon or the like.
〈製造方法〉
図５（ａ）ないし（ｆ）は、前記液晶表示装置の製造方法の一実施例を示す工程図である。図５（ａ）ないし（ｆ）は、図１に示した画素のうち薄膜トランジスタのソース電極ＳＴのパッド部ＰＤと画素電極ＰＸとの接続部およびその近傍を示した図となっている。
<Production method>
5A to 5F are process diagrams showing an embodiment of a method for manufacturing the liquid crystal display device. FIGS. 5A to 5F are diagrams showing a connection portion between the pad portion PD of the source electrode ST of the thin film transistor and the pixel electrode PX and the vicinity thereof in the pixel shown in FIG.
以下、工程順に説明する。 Hereinafter, it demonstrates in order of a process.
工程１．（図５（ａ））
基板ＳＵＢ１を用意し、この基板ＳＵＢ１の主表面（液晶側の面）にゲート信号線ＧＬ（図示せず）、ゲート絶縁膜ＧＩ、薄膜トランジスタＴＦＴ（図示せず）、第１の絶縁膜ＩＮ１を形成する。
A substrate SUB1 is prepared, and a gate signal line GL (not shown), a gate insulating film GI, a thin film transistor TFT (not shown), and a first insulating film IN1 are formed on the main surface (surface on the liquid crystal side) of the substrate SUB1. To do.
ゲート絶縁膜ＧＩと第１の絶縁膜ＩＮ１との間には、図示しない薄膜トランジスタＴＦＴが形成され、図中には該薄膜トランジスタＴＦＴのソース電極ＳＴから延在した部分で比較的大きな面積を有するパッド部ＰＤが描かれている。 A thin film transistor TFT (not shown) is formed between the gate insulating film GI and the first insulating film IN1, and a pad portion having a relatively large area in a portion extending from the source electrode ST of the thin film transistor TFT in the drawing. PD is drawn.
そして、前記第１の絶縁膜ＩＮ１は、たとえばプラズマＣＶＤ（Chemical Vapor Deposition）によって成膜されたシリコン窒化膜で構成されている。 The first insulating film IN1 is composed of, for example, a silicon nitride film formed by plasma CVD (Chemical Vapor Deposition).
この第１の絶縁膜ＩＮ１の成膜温度はたとえば２３０℃に設定され、たとえば５００ｎｍの膜厚で形成されている。 The film formation temperature of the first insulating film IN1 is set to 230 ° C., for example, and is formed with a film thickness of 500 nm, for example.
ここで、前記第１の絶縁膜ＩＮ１は、それにコンタクトホールを形成した際に、該コンタクトホールの内壁面がすり鉢状に形成させるため、シリコン窒化膜の成膜条件を異ならしめて、下層側に初期層ＩＴ１を、上層側に前記初期層ＩＴ１以外の層であるバルク層ＢＫ１を形成している。 Here, when the contact hole is formed in the first insulating film IN1, the inner wall surface of the contact hole is formed in the shape of a mortar. The layer IT1 is formed, and a bulk layer BK1 which is a layer other than the initial layer IT1 is formed on the upper layer side.
前記初期層ＩＴ１は、プラズマＣＶＤ装置がたとえば平行平板電極型の場合に、その成膜条件として、ＲＦ電力をたとえば１０００Ｗ〜３０００Ｗ、モノシラン（ＳｉＨ４）ガスとアンモニア（ＮＨ３）ガスの流量比をたとえば１：１．８〜１：２、ガス圧をたとえば２２０Ｐａ〜３２０Ｐａ、電極間ギャップをたとえば１９ｍｍに設定し、約１０〜５０ｎｍの膜厚で形成する。 When the plasma CVD apparatus is, for example, a parallel plate electrode type, the initial layer IT1 has, for example, an RF power of 1000 W to 3000 W, a monosilane (SiH 4) gas and an ammonia (NH 3) gas flow ratio of 1 for example. : 1.8 to 1: 2, the gas pressure is set to, for example, 220 Pa to 320 Pa, the gap between the electrodes is set to, for example, 19 mm, and the film is formed with a film thickness of about 10 to 50 nm.
また、前記バルク層ＢＫ１は、その成膜条件として、ＲＦ電力をたとえば２５００Ｗ〜５０００Ｗ、モノシラン（ＳｉＨ４）ガスとアンモニア（ＮＨ３）ガスの流量比をたとえば１：５〜１：６、ガス圧をたとえば２５０Ｐａ〜３５０Ｐａ、電極間ギャップをたとえば１９ｍｍに設定する。 The bulk layer BK1 has, as film formation conditions, RF power of, for example, 2500 W to 5000 W, a flow rate ratio of monosilane (SiH 4) gas and ammonia (NH 3) gas of, for example, 1: 5 to 1: 6, and gas pressure of, for example, 250 Pa to 350 Pa, and the gap between the electrodes is set to 19 mm, for example.
ここで、前記バルク層ＢＫ１を、上述した成膜条件で形成することにより、その応力σ１を約２０ＭＰａとすることができる。 Here, by forming the bulk layer BK1 under the film forming conditions described above, the stress σ1 can be set to about 20 MPa.
図６は、バルク層ＢＫ１の形成の際において、ＲＦ電力をたとえば２５００Ｗ〜５０００Ｗ、モノシラン（ＳｉＨ４）ガスとアンモニア（ＮＨ３）ガスの流量比をたとえば１：５〜１：６、ガス圧をたとえば２５０Ｐａ〜３５０Ｐａとし、電極間ギャップを変化させた場合に、そのギャップ（単位：ｍｍ）に応じて、シリコン窒化膜に得られる応力（単位：ＭＰａ）を示したグラフである。 FIG. 6 shows that when the bulk layer BK1 is formed, the RF power is, for example, 2500 W to 5000 W, the flow ratio of monosilane (SiH 4) gas and ammonia (NH 3) gas is, for example, 1: 5 to 1: 6, and the gas pressure is, for example, 250 Pa. It is the graph which showed the stress (unit: MPa) obtained by a silicon nitride film according to the gap (unit: mm) when it is set to -350 Pa and the gap between electrodes was changed.
図６に示すグラフは、その横軸にＣＶＤ装置の電極間ギャップ（単位：ｍｍ）を、縦軸にシリコン窒化膜に発生する応力（単位：ＭＰａ）をとっている。該グラフから、ＣＶＤ装置の電極間ギャップとシリコン窒化膜に発生する応力は１：１に対応していることが判る。 In the graph shown in FIG. 6, the horizontal axis represents the gap between electrodes of the CVD apparatus (unit: mm), and the vertical axis represents the stress (unit: MPa) generated in the silicon nitride film. From this graph, it can be seen that the stress generated in the gap between the electrodes of the CVD apparatus and the silicon nitride film corresponds to 1: 1.
このことから、第１の絶縁膜ＩＮ１のバルク層ＢＫ１を形成する際に、該バルク層ＢＫ１に所望の応力σ１を発生させようとした場合に、前記グラフを用いて、電極間ギャップを設定すればよい。 Therefore, when the desired stress σ1 is generated in the bulk layer BK1 when the bulk layer BK1 of the first insulating film IN1 is formed, the inter-electrode gap is set using the graph. That's fine.
工程２．（図５（ｂ））
このように形成された第１の絶縁膜ＩＮ１の上面にたとえばＩＴＯ（Indium Tin Oxide）からなる透明導電膜を膜厚約７０ｎｍで形成し、フォトリソグラフィ技術による選択エッチングによって、前記パッド部とほぼ同心であってほぼ同径の開口ＯＰ（ＣＴ）を形成する。該透明導電膜は対向電極ＣＴとして構成されるようになっている。
A transparent conductive film made of, for example, ITO (Indium Tin Oxide) is formed on the upper surface of the first insulating film IN1 thus formed with a film thickness of about 70 nm, and is substantially concentric with the pad portion by selective etching using a photolithography technique. Thus, an opening OP (CT) having substantially the same diameter is formed. The transparent conductive film is configured as a counter electrode CT.
工程３．（図５（ｃ））
基板ＳＵＢ１の表面に、前記対向電極ＣＴをも被って第２の絶縁膜ＩＮ２を形成する。
Step 3. (Fig. 5 (c))
A second insulating film IN2 is formed on the surface of the substrate SUB1 so as to cover the counter electrode CT.
前記第２の絶縁膜ＩＮ２は、たとえばプラズマＣＶＤ（Chemical Vapor Deposition）によって成膜されたシリコン窒化膜で構成されている。 The second insulating film IN2 is composed of a silicon nitride film formed by, for example, plasma CVD (Chemical Vapor Deposition).
この第１の絶縁膜ＩＮ１の成膜温度はたとえば２３０℃に設定され、たとえば３００ｎｍの膜厚で形成されている。 The film formation temperature of the first insulating film IN1 is set to 230 ° C., for example, and is formed with a film thickness of 300 nm, for example.
ここで、前記第２の絶縁膜ＩＮ２は、それにコンタクトホールを形成した際に、該コンタクトホールの内壁面をすり鉢状に形成させるため、シリコン窒化膜の成膜条件を異ならしめて、上層側に後退層ＲＴ２を、下層側に前記後退層ＲＴ２以外の層であるバルク層ＢＫ２を形成している。 Here, when the contact hole is formed in the second insulating film IN2, the inner wall surface of the contact hole is formed in a mortar shape, so that the silicon nitride film forming conditions are different and the second insulating film IN2 recedes to the upper layer side. A layer RT2 is formed, and a bulk layer BK2 which is a layer other than the receding layer RT2 is formed on the lower layer side.
前記バルク層ＢＫ２は、プラズマＣＶＤ装置がたとえば平行平板電極型の場合に、前記第１の絶縁膜ＩＮ１のバルク層ＢＫ１の場合と同様、その成膜条件として、ＲＦ電力をたとえば２５００Ｗ〜５０００Ｗ、モノシラン（ＳｉＨ４）ガスとアンモニア（ＮＨ３）ガスの流量比をたとえば１：５〜１：６、ガス圧をたとえば２５０Ｐａ〜３５０Ｐａ、電極間ギャップをたとえば２０ｍｍに設定する。 When the plasma CVD apparatus is, for example, a parallel plate electrode type, the bulk layer BK2 has a film forming condition of RF power of, for example, 2500 W to 5000 W, monosilane, as in the case of the bulk layer BK1 of the first insulating film IN1. The flow rate ratio between (SiH4) gas and ammonia (NH3) gas is set to, for example, 1: 5 to 1: 6, the gas pressure is set to, for example, 250 Pa to 350 Pa, and the gap between the electrodes is set to, for example, 20 mm.
また、前記後退層ＲＴ２は、その成膜条件として、ＲＦ電力をたとえば３０００Ｗ〜４０００Ｗ、モノシラン（ＳｉＨ４）ガスとアンモニア（ＮＨ３）ガスの流量比をたとえば１：１０〜１：１７、ガス圧をたとえば２９０Ｐａ〜３２０Ｐａ、電極間ギャップをたとえば２０ｍｍに設定し、約１０〜５０ｎｍの膜厚で形成する。 The receding layer RT2 has, as its film formation conditions, an RF power of, for example, 3000 W to 4000 W, a flow ratio of monosilane (SiH 4) gas and ammonia (NH 3) gas of, for example, 1:10 to 1:17, and a gas pressure of, for example, The gap between the electrodes is set to 290 Pa to 320 Pa, for example, 20 mm, and the film is formed with a film thickness of about 10 to 50 nm.
ここで、前記バルク層ＢＫ２を、上述した成膜条件で形成することにより、前述した図６に示すグラフから、その応力σ２を約１３０ＭＰａとすることができる。 Here, by forming the bulk layer BK2 under the film forming conditions described above, the stress σ2 can be set to about 130 MPa from the graph shown in FIG. 6 described above.
第１の絶縁膜ＩＮ１のバルク層ＢＫ１の形成と同様に、前記バルク層ＢＫ２に所望の応力σ２を発生させようとした場合に、前記グラフから、電極間ギャップを設定できる。 Similarly to the formation of the bulk layer BK1 of the first insulating film IN1, when the desired stress σ2 is generated in the bulk layer BK2, the interelectrode gap can be set from the graph.
工程４．（図５（ｄ））
このように形成した第２の絶縁膜ＩＮ２の表面にフォトレジスト膜ＲＧＳを塗布により形成し、フォトリソグラフィ技術により該フォトレジスト膜ＲＧＳを選択除去することにより、前記対向電極ＣＴに形成した開口ＯＰ（ＣＴ）とほぼ同軸で開口を形成する。
Step 4. (Fig. 5 (d))
A photoresist film RGS is formed on the surface of the second insulating film IN2 formed in this way by coating, and the photoresist film RGS is selectively removed by a photolithography technique, whereby the opening OP ( CT) and an opening that is substantially coaxial.
その後、前記開口が形成されたフォトレジスト膜ＲＧＳをマスクとし、前記第２の絶縁膜ＩＮ２、および第１の絶縁膜ＩＮ１を順次エッチングし、このエッチングは前記パッド部ＰＤの表面が露呈されるまで行う。これにより、第１の絶縁膜ＩＮ１、第２の絶縁膜ＩＮ２の積層された絶縁膜には、内壁面に凹凸の極めて少ないすり鉢状のコンタクトホールＴＨが形成されるようになる。 Thereafter, the second insulating film IN2 and the first insulating film IN1 are sequentially etched using the photoresist film RGS in which the opening is formed as a mask until the surface of the pad portion PD is exposed. Do. As a result, a mortar-shaped contact hole TH with very little unevenness is formed on the inner wall surface in the insulating film in which the first insulating film IN1 and the second insulating film IN2 are stacked.
該エッチングは、たとえば六フッ化硫黄（ＳＦ６）を用いたドライエッチング法を用いることができる。 For the etching, for example, a dry etching method using sulfur hexafluoride (SF6) can be used.
前記第２の絶縁膜ＩＮ２、および第１の絶縁膜ＩＮ１のエッチングは、同一のチャンバ内で一括して行うことにより、プロセスの簡略化ができる。 The etching of the second insulating film IN2 and the first insulating film IN1 can be simplified by collectively performing the etching in the same chamber.
工程５．（図５（ｅ））
前記第２の絶縁膜ＩＮ２、第１の絶縁膜ＩＮ１のエッチングが終了したあと、フォトレジスト膜ＲＧＳを除去する。
Step 5. (Fig. 5 (e))
After the etching of the second insulating film IN2 and the first insulating film IN1, the photoresist film RGS is removed.
工程６．（図５（ｆ））
前記第２の絶縁膜ＩＮ２の表面に、前記コンタクトホールＴＨをも被ってたとえばＩＴＯからなる透明導電膜を形成し、フォトリソグラフィ技術による選択エッチングによって、図３に示したパターンからなる画素電極ＰＸを形成する。
Step 6. (Fig. 5 (f))
A transparent conductive film made of, for example, ITO is formed on the surface of the second insulating film IN2 so as to cover the contact hole TH, and the pixel electrode PX having the pattern shown in FIG. 3 is formed by selective etching using a photolithography technique. Form.
該画素電極ＰＸは、電極として機能しない周辺の一部が、前記コンタクトホールＴＨの側壁面において連続して前記パッド部ＰＤの表面の全域に被着され、前記パッド部ＰＤとの物理的および電気的接続が図れるようになる。 A part of the periphery of the pixel electrode PX that does not function as an electrode is continuously deposited on the entire surface of the pad portion PD on the side wall surface of the contact hole TH, so that physical and electrical contact with the pad portion PD is achieved. Connection can be achieved.
〈他の実施例〉
上述した実施例では、第１の絶縁膜ＩＮ１と第２の絶縁膜ＩＮ２との間に対向電極ＣＴを形成し、第２の絶縁膜ＩＮ２の上面に画素電極ＰＸを形成したものである。しかし、第１の絶縁膜ＩＮ１と第２の絶縁膜ＩＮ２との間に画素電極ＰＸを形成し、第２の絶縁膜ＩＮ２の上面に対向電極ＣＴを形成した構成においても適用できる。
<Other Examples>
In the above-described embodiment, the counter electrode CT is formed between the first insulating film IN1 and the second insulating film IN2, and the pixel electrode PX is formed on the upper surface of the second insulating film IN2. However, the present invention can also be applied to a configuration in which the pixel electrode PX is formed between the first insulating film IN1 and the second insulating film IN2, and the counter electrode CT is formed on the upper surface of the second insulating film IN2.
この場合、前記画素電極ＰＸを面状電極とし、前記対向電極ＣＴを画素電極ＰＸに重畳する複数の線状部分を有する電極として構成し、該対向電極ＣＴをたとえばゲート信号線ＧＬと同層の対向電圧信号線と接続させる場合において、第２の絶縁膜ＩＮ２と第１の絶縁膜ＩＮ１とを貫通する同軸のコンタクトホールを形成しなければならなくなるからである。尚、画素電極ＰＸは第１の絶縁膜ＩＮ１に形成されたコンタクトホールＴＨ１を介してパッド部ＰＤと接続される。 In this case, the pixel electrode PX is a planar electrode, and the counter electrode CT is configured as an electrode having a plurality of linear portions overlapping the pixel electrode PX, and the counter electrode CT is formed in the same layer as the gate signal line GL, for example. This is because in the case of connection to the counter voltage signal line, it is necessary to form a coaxial contact hole that penetrates the second insulating film IN2 and the first insulating film IN1. The pixel electrode PX is connected to the pad portion PD through a contact hole TH1 formed in the first insulating film IN1.
上述した実施例では、いわゆる光透過型の液晶表示装置について説明したものである。しかし、光反射型の液晶表示装置においても本発明を適用することができる。 In the above-described embodiments, a so-called light transmission type liquid crystal display device has been described. However, the present invention can also be applied to a light reflection type liquid crystal display device.
また、本発明は、液晶表示装置に限定されることはなく、たとえば有機ＥＬ表示装置等の他の表示装置にも適用することができる。 The present invention is not limited to a liquid crystal display device, and can be applied to other display devices such as an organic EL display device.
上述した各実施例はそれぞれ単独に、あるいは組み合わせて用いても良い。それぞれの実施例での効果を単独であるいは相乗して奏することができるからである。 Each of the embodiments described above may be used alone or in combination. This is because the effects of the respective embodiments can be achieved independently or synergistically.
ＳＵＢ１、ＳＵＢ２……基板、ＳＬ……シール材、ＳＣＮ（Ｖ）、ＳＣＮ（Ｈｅ）……半導体装置、ＧＬ……ゲート信号線、ＤＬ……ドレイン信号線、ＣＬ……対向電圧信号線、ＴＦＴ……薄膜トランジスタ、ＰＸ……画素電極、ＣＴ……対向電極、ＧＩ……ゲート絶縁膜、ＡＳ……半導体層、ＩＮ１……第１の絶縁膜、ＩＴ１……初期層、ＢＫ１……バルク層、ＩＮ２……第２の絶縁膜、ＢＫ２……バルク層、ＲＴ２……後退層、ＴＨ１、ＴＨ２、ＴＨ……コンタクトホール、ＲＧＳ……フォトレジスト膜。 SUB1, SUB2 ... Substrate, SL ... Seal material, SCN (V), SCN (He) ... Semiconductor device, GL ... Gate signal line, DL ... Drain signal line, CL ... Counter voltage signal line, TFT ... Thin film transistor, PX ... Pixel electrode, CT ... Counter electrode, GI ... Gate insulating film, AS ... Semiconductor layer, IN1 ... First insulating film, IT1 ... Initial layer, BK1 ... Bulk layer, IN2 ... second insulating film, BK2 ... bulk layer, RT2 ... receding layer, TH1, TH2, TH ... contact hole, RGS ... photoresist film.
Claims (6)
前記第１の絶縁膜と前記第２の絶縁膜とが接触する箇所において前記第２の絶縁膜と前記第１の絶縁膜とを同軸で貫通するコンタクトホールとを備えた表示装置であって、
前記第１の絶縁膜および前記第２の絶縁膜はシリコン窒化膜で構成され、
前記第１の絶縁膜は、バルク層と、前記バルク層の下層に設けられ前記バルク層よりもエッチングレートの小さな初期層とを備え、
前記第２の絶縁膜は、バルク層と、前記バルク層の上層に設けられ前記バルク層よりもエッチングレートの大きな後退層とを備え、
前記第１の絶縁膜の前記バルク層と前記第２の絶縁膜の前記バルク層とが前記コンタクトホールにおいて接触しており、
前記第１の絶縁膜の前記バルク層の応力をσ１、前記第２の絶縁膜の前記バルク層の応力をσ２とした場合に、
−１５０ＭＰａ ≦ σ２−σ１ ≦ ５５０ＭＰａ
の関係が成立することを特徴とする表示装置。 A first insulating film provided on an upper layer of the substrate; a second insulating film provided on an upper layer of the first insulating film;
A display device comprising a contact hole coaxially penetrating the second insulating film and the first insulating film at a location where the first insulating film and the second insulating film are in contact with each other,
The first insulating film and the second insulating film are composed of a silicon nitride film,
The first insulating film includes a bulk layer and an initial layer provided in a lower layer of the bulk layer and having an etching rate smaller than that of the bulk layer,
The second insulating film includes a bulk layer and a receding layer provided on the bulk layer and having a higher etching rate than the bulk layer,
The bulk layer of the first insulating film and the bulk layer of the second insulating film are in contact with each other in the contact hole;
When the stress of the bulk layer of the first insulating film is σ1, and the stress of the bulk layer of the second insulating film is σ2,
−150 MPa ≦ σ 2 −σ 1 ≦ 550 MPa
A display device characterized in that the relationship is established.
σ２−σ１ ≦ ５５０ＭＰａ
の関係が成立することを特徴とする請求項２に記載の表示装置。 The stress σ1 of the bulk layer of the first insulating film is set within a range of −350 MPa to 50 MPa, and
σ2−σ1 ≦ 550 MPa
The display device according to claim 2, wherein the relationship is established.
の関係が成立することを特徴とする請求項１ないし３の何れかに記載の表示装置。 σ2−σ1 ≧ 0 MPa
The display device according to claim 1, wherein the relationship is established.
前記基板は、画素の領域において、前記第１の絶縁膜と前記第２の絶縁膜との間に形成された面状の対向電極と、前記第２の絶縁膜の上面に前記対向電極と重畳して形成された複数の線状部分を有する画素電極とを有し、
前記画素電極と前記対向電極との間の電位差によって発生する電界で前記液晶層を駆動することを特徴とする請求項１ないし４の何れかに記載の表示装置。 A counter substrate disposed opposite to the substrate, and a liquid crystal layer sandwiched between the substrate and the counter substrate,
The substrate has a planar counter electrode formed between the first insulating film and the second insulating film in a pixel region, and overlaps the counter electrode on the upper surface of the second insulating film. A pixel electrode having a plurality of linear portions formed as described above,
The display device according to claim 1, wherein the liquid crystal layer is driven by an electric field generated by a potential difference between the pixel electrode and the counter electrode.
前記基板は、画素の領域において、前記第１の絶縁膜と前記第２の絶縁膜との間に形成された面状の画素電極と、前記第２の絶縁膜の上面に前記画素電極と重畳して形成された複数の線状部分を有する対向電極とを有し、
前記画素電極と前記対向電極との間の電位差によって発生する電界で前記液晶層を駆動することを特徴とする請求項１ないし４の何れかに記載の表示装置。 A counter substrate disposed opposite to the substrate, and a liquid crystal layer sandwiched between the substrate and the counter substrate,
The substrate includes a planar pixel electrode formed between the first insulating film and the second insulating film in a pixel region, and the pixel electrode overlapping the upper surface of the second insulating film. A counter electrode having a plurality of linear portions formed as described above,
The display device according to claim 1, wherein the liquid crystal layer is driven by an electric field generated by a potential difference between the pixel electrode and the counter electrode.
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|---|---|---|---|---|
| JP2011100041A (en) * | 2009-11-09 | 2011-05-19 | Hitachi Displays Ltd | Method for manufacturing liquid crystal display device |
| KR20140056862A (en) * | 2012-11-01 | 2014-05-12 | 삼성디스플레이 주식회사 | Thin film trannsistor array panel and manufacturing method thereof |
| US9354477B2 (en) | 2013-11-19 | 2016-05-31 | Samsung Display Co., Ltd. | Liquid crystal display and method of manufacturing the same |
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