JP2009099597A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】バンプ間ショートが抑制され、さらにアンダーフィル材のブリードが抑制され、かつ均一なフィレット形状を有する、高歩留まりな半導体装置およびその製造方法を提供する。
【解決手段】基板１２と、基板１２上にフリップチップ実装された半導体チップ２６と、基板１２と半導体チップ２６との間隙に設けられた積層膜とを備える。積層膜は、基板１２表面を被覆する保護膜（ソルダーレジスト膜１８）と、ソルダーレジスト膜１８と半導体チップ２６との間に形成されたアンダーフィル膜２４とからなり、ソルダーレジスト膜１８において、アンダーフィル膜２４との接合面１８ａの算術平均粗さが０．２μｍ以上０．５μｍ以下である。
【選択図】図２

Description

本発明は、半導体チップと基板との間隙にアンダーフィルが充填された半導体装置およびその製造方法に関する。
従来のプリント配線板としては、例えば特許文献１に記載されたものがある。特許文献１には、バフやウェットブラストによって表面を粗化された保護層を備える絶縁基板と、前記保護層表面に積層された絶縁基材（プリプレグ）とを備えるプリント配線板が記載されている。保護層として、エポキシ・アクリレート樹脂からなるフィルムが用いられている。
特許文献１には、このような構成により、保護層と絶縁基材との密着性が向上すると記載されている。
特許文献２には、実装パッドを備える基板と、前記実装パッドの上面が露出する開口部を有するドライフィルムからなるソルダーレジストとを備えるプリント配線板が記載されている。
特開２００６−９３４９３号公報 特開平６−９７６３４号公報
以下に、図４，５に記載の半導体装置の製造方法を参照して本発明の課題を説明する。
まず、図４（ａ）に示すように、第１の実装パッド１１４が形成された基板１１２にネガタイプの液状ソルダーレジストを塗布し、写真現像法によってパターニングして開口部１１５を設け、ソルダーレジスト膜１１６を形成する。
次に、ソルダーレジスト膜１１６に対してその表面粗さＲａ（算術平均粗さ）が０．０５μｍ以上となるように過マンガン酸塩によるデスミア処理またはプラズマ処理を行い、図４（ｂ）に示すように粗化後のソルダーレジスト膜１１８を得る。
そして、図５（ａ）に示すように、基板１１２側の第１の実装パッド１１４上に予備はんだ１２０を形成することでプリント配線板が得られる。
次いで、図５（ｂ）に示すように、半導体チップ１２６側の実装パッド１２８と、基板１１２側の第１の実装パッド１１４とを、はんだバンプ１２２を介して接続し、半導体チップ１２６とプリント配線板とを電気的に相互接続する。そして、半導体チップ１２６とソルダーレジスト膜１１８との間にアンダーフィル材を充填し硬化することにより、アンダーフィル膜１２４を形成し、半導体装置を得る。
しかしながら、このような半導体装置においては、ソルダーレジスト膜１１８の濡れ性の均一性に改善の余地があった。そのため、フリップチップ実装後におけるソルダーレジスト膜１１８表面の洗浄性が不十分となり、フラックス等の残渣がソルダーレジスト膜１１８表面に存在することがあった。また、アンダーフィル膜１２４のソルダーレジスト膜１１８との界面に気泡が発生することがあった。この残渣や気泡によりアンダーフィル膜１２４中にボイド発生し、バンプ間ショートが発生することがあった。
さらに、アンダーフィル材を充填する際に、半導体チップ１２６とソルダーレジスト膜１１８との間隙からアンダーフィル材が流れ出し、アンダーフィルの均一なフィレット形状が形成されず、ブリードが発生するなどして、半導体装置の歩留まりが低下することがあった。
本発明は上記事情に鑑みてなされたものであり、その目的とするところは、バンプ間ショートの発生が抑制された、製品の歩留まりが向上した半導体装置およびその製造方法を提供することにある。
本発明の半導体装置は、基板と、前記基板上にフリップチップ実装された半導体チップと、前記基板と前記半導体チップとの間隙に設けられた積層膜とを備え、前記積層膜は、前記基板表面を被覆する保護膜と、前記保護膜と前記半導体チップとの間に形成されたアンダーフィル膜とからなり、前記保護膜において、前記アンダーフィル膜との接合面の算術平均粗さが０．２μｍ以上０．５μｍ以下である。
本発明においては、保護膜の表面粗さが０．２μｍ以上０．５μｍ以下であるので、保護膜表面の濡れ性が改善され、アンダーフィル層中のボイド発生を抑制することができる。これにより、バンプ間ショートが抑制され製品の歩留まりが向上する。
またさらに、アンダーフィル材の充填の際に、半導体チップと保護膜との間隙からアンダーフィル材のブリードが抑制されているので、半導体装置の歩留まりが向上する。
このように、本発明の半導体装置は、製造工程において優れた効果を得ることの可能な構成を有する。
また、本発明の半導体装置の製造方法は、第１の実装パッドを有する基板上に、保護膜を形成する工程と、前記保護膜に、前記第１の実装パッドが底部に露出する開口部を形成する工程と、算術平均粗さが０．２μｍ以上０．５μｍ以下となるように前記保護膜の表面を粗面化する工程と、前記基板上の前記第１の実装パッド上にバンプを介して半導体チップをフリップチップ実装する工程と、前記保護膜の表面を洗浄する工程と、前記保護膜と前記半導体チップとの間隙に、アンダーフィル材を充填し硬化してアンダーフィル膜を形成する工程と、を備える。
この方法においては、保護膜の表面を、表面粗さが０．２μｍ以上０．５μｍ以下となるように粗面化した後に、該保護膜の表面を洗浄する工程を有する。
この構成により、保護膜表面の濡れ性が改善され、さらにフリップチップ実装後においては保護膜表面の洗浄性に優れる。これにより、アンダーフィル層において、フラックス等の残渣や気泡によるボイドの発生が抑制される。そのため、バンプ間ショートが抑制され、製品の歩留まりが向上する。
さらに、保護膜の表面を粗面化し洗浄した後に、アンダーフィル材を充填するので、半導体チップと保護膜との間隙からアンダーフィル材がブリードすることが抑制され、製品の歩留まりが向上する。
なお、本発明において「フィレット形状」とは、アンダーフィル膜が半導体チップ端部からソルダーレジスト表面に向かって延在している部分におけるアンダーフィル膜の端部形状を意味する。
本発明によれば、バンプ間ショートが抑制され、さらにアンダーフィル材のブリードが抑制され、かつ均一なフィレット形状を有する、高歩留まりな半導体装置およびその製造方法が提供される。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
図２（ｂ）は、本実施形態の半導体装置の部分断面図であり、図３は半導体装置の端部を示す部分断面図である。
図２（ｂ）に示すように、本実施形態の半導体装置は、基板１２と、基板１２上にフリップチップ実装された半導体チップ２６と、基板１２と半導体チップ２６との間隙に充填された積層膜とを備える。
積層膜は、基板１２表面を被覆する保護膜（ソルダーレジスト膜１８）と、ソルダーレジスト膜１８と半導体チップ２６との間に形成されたアンダーフィル膜２４とからなる。
基板１２はプリント配線板であり、その表面に第１の実装パッド１４を複数備える。第１の実装パッド１４には、はんだバンプ２２を介して半導体チップ２６が実装されている。基板１２の厚みは０．４μｍ程度である。
図３に示すように、第１の実装パッド１４は、基板１２上において、半導体チップ２６の実装領域に形成されている。半導体チップ２６の実装領域の周辺部には、第２の実装パッド２９が形成されている。第２の実装パッド２９の上面は、ソルダーレジスト膜１８に形成された開口部３０の底部に露出している。
半導体チップ２６から、開口部３０の底部に露出している第２の実装パッド２９の表面までの距離ｂは、０．５ｍｍ〜２．５ｍｍ程度とすることができる。
ソルダーレジスト膜１８は、エポキシ系樹脂等から形成することができる。ソルダーレジスト膜１８の膜厚ａは、５μｍ以上３０μｍ以下、好ましくは５μｍ以上１５μｍ以下である。
ソルダーレジスト膜１８において、アンダーフィル膜２４との接合面１８ａの表面粗さＲａ（算術平均粗さ）は０．２μｍ以上０．５μｍ以下である。表面粗さＲａは、原子間力顕微鏡を用いて測定される。アンダーフィル膜２４は、エポキシ系樹脂等から形成することができる。
はんだバンプ２２は、鉛フリーはんだから形成することができる。はんだバンプ２２の高さはソルダーレジスト上で５０μｍ〜１００μｍ程度である。また、配線引き出し領域におけるバンプのピッチは１５０μｍ〜２４０μｍ程度である。
次に、本実施形態における半導体装置の製造方法について説明する。
本実施形態の半導体装置の製造方法は以下の工程（ａ）〜工程（ｆ）を備える。
工程（ａ）：第１の実装パッドを有する基板上に、保護膜を形成する。
工程（ｂ）：前記保護膜に、前記第１の実装パッドが底部に露出する開口部を形成する。
工程（ｃ）：算術平均粗さが０．２μｍ以上０．５μｍ以下となるように前記保護膜の表面を粗面化する。
工程（ｄ）：基板上の前記第１の実装パッド上にバンプを介して半導体チップをフリップチップ実装する。
工程（ｅ）：前記保護膜の表面を洗浄する。
工程（ｆ）：保護膜と前記半導体チップとの間隙に、アンダーフィル材を充填し硬化してアンダーフィル膜を形成する。
以下、上記工程を順に説明する。
工程（ａ）：第１の実装パッド１４を有する基板１２上に、保護膜を形成する。
まず、第１の実装パッド１４が形成された基板１２にネガタイプのドライフィルムタイプのソルダーレジストをラミネートする。
ドライフィルムタイプのソルダーレジストの厚みは、硬化後に基板１２側の実装パッド１４上での膜厚ａが５μｍ以上３０μｍ以下となるようにドライフィルム・ソルダーレジストの厚みを選定する。
はんだバンプ形状に影響を与えず、外的応力に対する保持力をアンダーフィル膜に依存させるためには、ソルダーレジスト膜の厚みはより薄い方が有利となるため５μｍ以上１５μｍ以下がより好ましい。なお、ドライフィルム・ソルダーレジスト材料としては、例えば太陽インキ製造株式会社製のＰＦＲ−８００ ＡＵＳ４１０を用いることができる。
工程（ｂ）：前記保護膜に、第１の実装パッド１４が底部に露出する開口部１５を形成する。
具体的には、図１（ａ）に示すように、写真現像法によってソルダーレジスト膜をパターニングし、実装パッド１４の表面が底部に露出した開口部１５を備える保護膜（ソルダーレジスト膜１６）を形成する。
工程（ｃ）：保護膜（ソルダーレジスト膜１６）の上面を、表面粗さが０．２μｍ以上０．５μｍ以下となるように粗面化する。
図１（ｂ）に示すように、ソルダーレジスト膜１６の表面を粗面化し、粗化後のソルダーレジスト膜１８を得る。粗面化処理は、ソルダーレジスト膜１８の表面粗さＲａ（算術平均粗さ）が０．２μｍ以上０．５μｍ以下となるように行う。
粗化を過剰に行うとソルダーレジスト膜１８が脆くなりその諸特性を劣化させる要因となるため、表面粗さＲａ（算術平均粗さ）は０．５μｍ以下とすることが好ましい。
粗面化処理の方法としては、ウェットブラスト処理を用いることができる。
ウェットブラストの処理条件としては、スリット幅１ｍｍの幅広投射ガンを使用し、Ａ＃８００のアルミナ研磨剤を用い、投射ガンとソルダーレジスト膜１６との距離１０〜３０ｍｍ程度、エアー供給圧力０．１８〜０．３０ＭＰａ程度、処理速度１．０〜１．８ｍ／分程度で行うことができる。
工程（ｄ）：基板１２上の第１の実装パッド１４上にバンプ２２を介して半導体チップ２６をフリップチップ実装する。
まず、図２（ａ）に示すように、基板１２側の第１の実装パッド１４上に予備はんだ２０を形成する。これにより、所望の表面粗さを有するソルダーレジスト膜１８を具備したプリント配線板が得られる。
次に、半導体チップ２６の実装パッド２８と、基板１２側の第１の実装パッド１４とをバンプ２２を介して接続することによって、半導体チップ２６とプリント配線板とを電気的に相互に接続する。
工程（ｅ）：保護膜（ソルダーレジスト膜１８）の表面を洗浄する。
洗浄工程は、通常用いられるアルコール系溶剤や水系洗浄剤等の洗浄液を用い、通常の方法で行うことができる。ソルダーレジスト膜１８の表面は上記の粗さとなるように粗面化されているので、洗浄性が向上している。
工程（ｆ）：保護膜（ソルダーレジスト膜１８）と半導体チップ２６との間隙に、アンダーフィル材を充填し硬化してアンダーフィル膜を形成する。
図２（ｂ）に示すように、半導体チップ２６とソルダーレジスト膜１８との間にはアンダーフィル材を充填し、硬化することによりアンダーフィル膜２４を形成し、半導体装置を得ることができる。アンダーフィル材としては、エポキシ樹脂系のものを用いることができる。
工程（ｆ）後、通常の方法によって半導体装置を製造することができる。
以下に、本実施形態の効果について説明する。
本実施形態においては、ソルダーレジスト膜１８の接合面１８ａの表面粗さが０．２μｍ以上０．５μｍ以下である。
そのため、ソルダーレジスト膜１８表面の濡れ性が向上し、フリップチップ実装後におけるソルダーレジスト膜１８表面のフラックス等の残渣を十分に除去することができる。さらに、ソルダーレジスト膜１８表面の濡れ性が向上しているため、アンダーフィル材を充填する際にもソルダーレジスト膜１８表面に気泡が発生するのを抑制することができる。
これにより、残渣や気泡に起因するアンダーフィル膜２４中のボイド発生を抑制することができ、バンプ間ショートが抑制され製品の歩留まりが向上する。
またさらに、アンダーフィル材の充填の際に、半導体チップ２６とソルダーレジスト膜１８との間隙からアンダーフィル材がブリードすることが抑制されるので、半導体装置の歩留まりが向上する。
また、図３に示すように、本実施形態の半導体装置は、半導体チップ２６の周囲の少なくとも一部に、第２の実装パッド２９を備える構造を有している。第２の実装パッド２９の表面は、アンダーフィル膜を形成する工程の後において、露出している。
近年、電子機器の小型化、高速化、低消費電力化の要求がより一層高まる中、複数のＬＳＩからなるシステムを一つのパッケージに収めるＳｉＰ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ）の進展は著しい。これに伴い、フリップチップ実装された半導体チップの近傍に、実装パッド表面をさらに備える半導体装置が必要となってきている。半導体チップ２６の近傍に設けられた第２の実装パッド２９には、別の半導体チップや半導体パッケージ等がさらに実装されて、ＳｉＰを形成する。
このような構成の半導体装置において、図４，５に示すような算術平均粗さＲａが０．０５μｍ程度に粗面化されたソルダーレジスト膜１１８を用いた場合、図６に示すようにアンダーフィル材が所定の範囲を超えて半導体チップ１２６の周囲に設けられた実装パッド１２９上に広がる。アンダーフィル膜１２４の端部形状（フィレット形状１３２）は横方向に広がった形状となり、実装パッド１１４を覆ってしまうので実装パッド１１４を用いることができない。
本発明者らはこのような新規な課題を見出して本発明に至った。
すなわち、図３に示すように、本実施形態において、ソルダーレジスト膜１８の表面粗さは０．２μｍ以上０．５μｍ以下である。この構成により、アンダーフィル膜２４の端部形状（フィレット形状３２）が所望の形状となり、半導体チップ２６の周囲に設けられた第２の実装パッド２９上に広がることはなく、第２の実装パッド２９を用いることができる。具体的には、第２の実装パッド２９を介して、別の半導体チップや半導体パッケージをフリップチップ接続することができる。
本実施形態の保護膜は、ドライフィルム状のソルダーレジストから形成されている。
ドライフィルム・ソルダーレジストを用いることで、半導体チップ２６下のソルダーレジスト膜１８は平坦化され、半導体チップ２６とソルダーレジスト膜１８との間隙は均一となる。
フリップチップ実装後において、半導体チップ２６とソルダーレジスト膜１８との間隙が一定の間隔を有していることにより洗浄液が均一に広がる。さらにソルダーレジスト膜１８の表面粗さが上記範囲である相乗作用によって、フリップチップ実装後における洗浄工程において洗浄性がより向上する。
さらに、アンダーフィル材の流れ出しを抑制することも可能である。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
たとえば、半導体チップ２６の周囲に設けられた第２の実装パッド２９は２周以上半導体チップ２６を囲んでいてもよい。
また、基板１２上に２つの半導体チップ２６を並行に搭載してもよく、半導体チップ２６の上部から、基板１２に半導体パッケージを実装してもよい。
図７は、半導体チップ２６の上部に、基板１２に実装された半導体パッケージ４０を備える半導体装置の一例である。半導体パッケージ４０は、複数のはんだボール４２を備え、はんだボール４２を介して基板１２の第２の実装パッド２９に実装されている。基板１２の裏面には、複数のはんだボール３４を備える。図７の半導体装置は、ＰＯＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）構造を有する。
ＰＯＰ構造に本発明の半導体装置を適用した場合、アンダーフィル材が流出することなく、均一なフィレット形状が形成されるため、第２の実装パッド２９をアンダーフィル材が覆うことはない。したがって、半導体パッケージ４０は第２の実装パッド２９に対して、良好な接続特性を得ることができるため、半導体装置の歩留まりは向上する。
［実施例１］
以下の条件にしたがい、図２（ｂ）および図３に記載の半導体装置を製造した。
（ａ）使用材料
・ソルダーレジスト膜１８：エポキシ系樹脂フィルム、太陽インキ製造株式会社製のＰＦＲ−８００ ＡＵＳ４１０
・アンダーフィル膜２４：エポキシ系樹脂
・バンプ２２：鉛フリーはんだ
（ｂ）ソルダーレジスト膜１８表面の粗面化（ウェットブラスト処理）
スリット幅１ｍｍの幅広投射ガンを備えるウェットブラスト処理装置（製品名：フィジカルファインエッチャー、マコー株式会社製）を用い、Ａ＃８００のアルミナ研磨剤を用い、投射ガンとソルダーレジスト膜１６との距離１０ｍｍ〜３０ｍｍ程度、エアー供給圧力０．１８ＭＰａ〜０．２５ＭＰａ程度、処理速度１．０ｍ／分〜１．８ｍ／分程度にて行った。
（ｃ）表面粗さ測定方法
原子間力顕微鏡を用いて表面粗さＲａ（算術平均粗さ）を測定した。
その結果、ソルダーレジスト膜１８表面の表面粗さＲａは、０．２μｍであった。
［実施例２］
ソルダーレジスト膜１８表面のウェットブラスト処理において、エアー供給圧力を０．２５ＭＰａ〜０．３０ＭＰａ程度とした以外は実施例１と同様にして半導体装置を製造した。
その結果、ソルダーレジスト膜１８表面の表面粗さＲａは、０．５μｍであった。
実施例１，２の半導体装置においては、アンダーフィル膜２４におけるボイドの発生が抑制され、バンプ間ショートが抑制されることが確認された。また、図３に示すように、アンダーフィル膜２４のフィレット形状３２は所望の形状を有しており、半導体チップ２６の周囲に設けられた第２の実装パッドの表面は露出していた。
［比較例１］
ソルダーレジスト膜表面のウェットブラスト処理において、Ａ＃２０００のアルミナ研磨剤を用い、エアー供給圧力を０．０５ＭＰａ〜０．１３ＭＰａ程度とした以外は実施例１と同様にして半導体装置を製造した。
その結果、ソルダーレジスト膜表面の表面粗さＲａ（算術平均粗さ）は、０．１μｍであった。
比較例１の半導体装置においては、アンダーフィル膜にボイドが確認され、バンプ間ショートの発生が確認された。また、図６に示すように、半導体チップの周囲に設けられた実装パッド１２９をアンダーフィル膜が覆っていた。
［比較例２］
ソルダーレジスト膜表面のウェットブラスト処理において、Ａ＃６００のアルミナ研磨剤を用いた以外は実施例１と同様にして半導体装置を製造した。
その結果、ソルダーレジスト膜表面の表面粗さＲａ（算術平均粗さ）は、０．６μｍであった。
比較例２の半導体装置においてはソルダーレジスト膜が脆くなり、はんだ耐熱性、耐薬品性という特性が劣化することが確認された
本実施形態に係る半導体装置の製造方法を模式的に示した工程断面図である。 本実施形態に係る半導体装置の製造方法を模式的に示した工程断面図である。 本実施形態に係る半導体装置における端部形状を説明するための断面図である。 本発明の課題を説明するための工程断面図である。 本発明の課題を説明するための工程断面図である。 本発明の他の課題を説明するための断面図である。 本実施形態の半導体装置の変形例を説明するための断面図である。
符号の説明
１２ 基板
１４ 第１の実装パッド
１５ 開口部
１６ ソルダーレジスト膜
１８ ソルダーレジスト膜
１８ａ 接合面
２０ 予備はんだ
２２ バンプ
２４ アンダーフィル膜
２６ 半導体チップ
２８ 実装パッド
２９ 第２の実装パッド
３０ 開口部
３２ フィレット形状
３４ はんだボール
４０ 半導体パッケージ
４２ はんだボール
１１２ 基板
１１４ 実装パッド
１１５ 開口部
１１６ ソルダーレジスト膜
１１８ ソルダーレジスト膜
１２０ 予備はんだ
１２２ はんだバンプ
１２４ アンダーフィル膜
１２６ 半導体チップ
１２８ 実装パッド
１２９ 実装パッド
１３２ フィレット形状

Claims (11)

  1. 基板と、
    前記基板上にフリップチップ実装された半導体チップと、
    前記基板と前記半導体チップとの間隙に設けられた積層膜とを備え、
    前記積層膜は、前記基板表面を被覆する保護膜と、前記保護膜と前記半導体チップとの間に形成されたアンダーフィル膜とからなり、
    前記保護膜において、前記アンダーフィル膜との接合面の算術平均粗さが０．２μｍ以上０．５μｍ以下であることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記基板上に形成され、前記半導体チップとバンプを介して接続された第１の実装パッドと、
    前記基板上において前記半導体チップの周囲の少なくとも一部に形成された、前記第１の実装パッドとは異なる第２の実装パッドをさらに備える半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記第２の実装パッドは露出した表面を有する半導体装置。
  4. 請求項２または３に記載の半導体装置において、
    前記半導体チップの上部に、はんだボールを介して前記第２の実装パッドに実装された半導体パッケージをさらに備える半導体装置。
  5. 請求項２乃至４のいずれかに記載の半導体装置において、
    前記保護膜における、前記第１の実装パッドの表面から、前記保護膜の表面までの高さが５μｍ以上３０μｍ以下であることを特徴とする半導体装置。
  6. 請求項１乃至５のいずれかに記載の半導体装置において、
    前記保護膜は、ドライフィルム状のソルダーレジストから形成されていることを特徴とする半導体装置。
  7. 第１の実装パッドを有する基板上に、保護膜を形成する工程と、
    前記保護膜に、前記第１の実装パッドが底部に露出する開口部を形成する工程と、
    算術平均粗さが０．２μｍ以上０．５μｍ以下となるように前記保護膜の表面を粗面化する工程と、
    前記基板上の前記第１の実装パッド上にバンプを介して半導体チップをフリップチップ実装する工程と、
    前記保護膜の表面を洗浄する工程と、
    前記保護膜と前記半導体チップとの間隙に、アンダーフィル材を充填し硬化してアンダーフィル膜を形成する工程と、
    を備える半導体装置の製造方法。
  8. 請求項７に記載の半導体装置の製造方法において、
    前記アンダーフィル膜を形成する前記工程の後に、
    前記半導体チップの周囲の少なくとも一部に、前記第１の実装パッドとは異なる第２の実装パッドの表面が露出していることを特徴とする半導体装置の製造方法。
  9. 請求項７または８に記載の半導体装置の製造方法において、
    前記保護膜における、前記第１の実装パッドの表面から、前記保護膜の表面までの高さが５μｍ以上３０μｍ以下であることを特徴とする半導体装置の製造方法。
  10. 請求項７乃至９のいずれかに記載の半導体装置の製造方法において、
    前記保護膜を形成する前記工程は、
    前記基板上に、ドライフィルム状のソルダーレジストを載置する工程を含むことを特徴とする半導体装置の製造方法。
  11. 請求項７乃至１０のいずれかに記載の半導体装置の製造方法において
    前記保護膜の表面を粗面化する前記工程は、
    ウエットブラスト処理により前記保護膜の表面を粗面化する工程を含む半導体装置の製造方法。
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