JP2009093496A - 半導体集積回路の検証方法及び検証装置 - Google Patents

Abstract

【課題】被テスト回路としての論理回路のシミュレーション検証を高速に実行する。
【解決手段】被テスト回路である論理回路４をテストするＢＩＳＴ回路３には、制御回路１１、テストパターン発生回路１２、第１のパターン生成回路１３、第２のパターン生成回路１４、信号圧縮パターン生成回路１５、及び故障検出解析回路１６が設けられる。テストパターン発生回路１２で生成された論理回路４に対するテストパターンは、第１のテストパターン生成回路１３でＰＬＳ用入力テストパターンを対応するスキャンフリップフロップに強制的に割り付けされる。割り付けられたテストパターンは、連動シミュレータ部５でディレイ付きのシミュレーションが実行される。第２のテストパターン生成回路１４で取り込まれたディレイ付きのシミュレーション結果は、対応するスキャンフリップフロップに期待値付きＰＬＳ用テストパターンとして強制的に割り付けされる。
【選択図】図２

Description

本発明は、ＢＩＳＴ回路を備えた半導体集積回路の論理検証に関する。

大規模で、且つ複雑なシステムＬＳＩなどのテストの困難性を解決するテスト容易化手法の一つとして、ロジックＢＩＳＴ（Built−In Self Test）が用いられる。ロジックＢＩＳＴでは、被テスト回路（ＤＵＴ (Device under Test)とも呼称される）に付与されるテストパターンの生成、及び被テスト回路から出力されるテスト結果の解析を被テスト回路の周囲に設けられる論理回路（スキャン化されたフリップフロップなど）を用いてＬＳＩ内部ですべて自動的に実行される（例えば、特許文献１参照。）。

特許文献１などに記載されるロジックＢＩＳＴでは、ＢＩＳＴツールで生成されるテストパターンは配線等などのディレイ（遅延）がゼロ、或いはディレイ（遅延）を考慮せずにシミュレーションが実行されて、期待値が算出される。このため、実際の回路では期待値のように動作しない場合が発生し、テスタによるテスト実行の場合に大きな障害となる問題点がある。また、外部端子からのパターン入力と期待値との比較を行うシミュレーションの実行でのロジックＢＩＳＴ回路を備えるシステムＬＳＩなどの半導体集積回路の検証では、検証作業に膨大な時間を要するという問題点がある。
特開２００３−３３２４４３号公報（頁１３、図１６）

本発明は、被テスト回路としての論理回路のシミュレーション検証を高速に実行することができる半導体集積回路の検証方法及び検証装置を提供する。

本発明の一態様の半導体集積回路の検証方法は、論理回路から構成される被テスト回路と、前記被テスト回路のシミュレーション検証を実行するＢＩＳＴ回路とを有する半導体集積回路の検証方法であって、前記被テスト回路に対するテストパターンを生成するステップと、前記テストパターンを、対応する被テスト回路のスキャンチェーンを構成するスキャン化されたスキャンフリップフロップに強制的に一度に割り付けるステップと、割り付けられたテストパターンを用いて遅延付きシミュレーションを実行するステップと、遅延付きのテストパターンによるシミュレーション結果をパラレルに取り込んで、信号圧縮を行い、期待値として出力するステップとを具備することを特徴とする。

更に、本発明の一態様の半導体集積回路の検証装置は、論理回路から構成される被テスト回路と、前記被テスト回路に対するテストパターンを生成するテストパターン発生回路と、前記テストパターンを、対応する被テスト回路のスキャンチェーンを構成するスキャン化されたスキャンフリップフロップに、強制的に一度にパラレルロードシミュレーション用入力テストパターンとして割り付ける第１のテストパターン生成回路と、前記パラレルロードシミュレーション用入力テストパターンを用いて連動シミュレータで遅延付きシミュレーション実行された結果を取り込み、取り込まれたテストパターンを対応する前記スキャンフリップフロップに、強制的に一度に期待値付きパラレルロードシミュレーション用テストパターンとして割り付ける第２のテストパターン生成回路と、前記期待値付きパラレルロードシミュレーション用テストパターンよる被テスト回路のシミュレーション結果がパラレル入力され、信号圧縮を行って期待値を出力する信号圧縮パターン生成回路とを具備することを特徴とする。

本発明によれば、被テスト回路としての論理回路のシミュレーション検証を高速に実行することができる半導体集積回路の検証方法及び検証装置を提供することができる。

以下本発明の実施例について図面を参照しながら説明する。

まず、本発明の実施例１に係る半導体集積回路の検証方法及び検証装置について、図面を参照して説明する。図１は、ロジックＢＩＳＴ回路を備える半導体集積回路を示すブロック図、図２はロジックＢＩＳＴ回路の構成を示す図、図３は被テスト回路のスキャンチェーンの構成を示す図である。本実施例では、ディレイを考慮したシミュレータと連動させて被テスト回路のテストパターンによるシミュレーション検証を実施している。

図１に示すように、半導体集積回路１には、ＢＩＳＴ回路３及び論理回路（被テスト回路）４が設けられる。半導体集積回路１は、ロジックＢＩＳＴを搭載したシステムＬＳＩであり、ここではメモリや入出力回路の図示及び説明を省略している。

被テスト回路（DUT (Device under Test)とも呼称される）である論理回路４には論理ゲートや順序回路などが設けられる。ＢＩＳＴ回路３は、テスタ２から出力されるテストモード設定信号である外部入力信号ＳＧＩが入力され、テストモードに設定するテスト入力信号Ｔｅｓｔ Ｉｎｐｕｔを論理回路４に出力する。そして、論理回路４のテスト結果信号である被テスト回路出力信号ＤＵＴ Ｏｕｔｐｕｔが入力され、論理回路４のテスト解析結果信号である外部出力信号ＳＧＯをテスタ２に出力する。テスタ２は、外部出力信号ＳＧＯが入力され、被テスト回路である論理回路４の実動作特性評価や良否判定などを行う。

図２に示すように、ＢＩＳＴ回路３には、制御回路１１、テストパターン発生回路１２、第１のパターン生成回路１３、第２のパターン生成回路１４、信号圧縮パターン生成回路１５、及び故障検出解析回路１６が設けられる。

ここで、ＢＩＳＴ回路３で行われるパラレルロードシミュレーション（Parallel Load Simulation）について説明する。パラレルロードシミュレーションでは、シフトサイクルのシミュレーションを行う代わりにスキャンインパターンを直接、論理回路４に設けられるスキャン化されたスキャンフリップフロップ（ＢＩＳＴ Ｓｃａｎ Ｆ／Ｆとも呼称される）に割り当て、直接スキャンフリップフロップの値を観測する。値の割り付けは、例えばスキャン入力に割り当ててスキャンクロックを一度だけ入力するやり方、或いはスキャンフリップフロップの出力信号に行ったりするやり方などがある。パラレルロードシミュレーションを用いることにより、シフトサイクルのシミュレーション検証と比較して検証作業時間を短縮化することができる。

パラレルロードシミュレーションの動作は、まず、被テスト回路（ＤＵＴ）である論理回路４に接続されるスキャンフリップフロップにテストパターンを直接割り当てる。次に、被テスト回路（ＤＵＴ）である論理回路４の外部入力に入力パターンを設定する。続いて、一定時間経過後に、被テスト回路（ＤＵＴ）である論理回路４の外部出力をチェックし、その後通常モードでスキャンフリップフロップにクロック信号を与えてテスト結果を取り込む。そして、スキャンフリップフロップの値を直接観測する。このパラレルロードシミュレーションの動作は、すべてのパターンに対して行われる。

従来のパラレルロードシミュレーションでは、ＢＩＳＴ回路に対して割り付けるテストパターンや期待値を取得することが困難であるが、本実施例では、連動シミュレータ部５を用いてディレイ（遅延）付きシミュレーションを実行して、その出力結果をテストパターンとして用いているので、ＢＩＳＴ回路に対して割り付けるテストパターンや期待値を取得することができる。

制御回路１１は、外部入力信号ＳＧＩ及びＢＩＳＴクロックであるクロック信号ＣＬＫが入力され、ＢＩＳＴ回路３内の回路及び連動シミュレータ部５の制御を行い、被テスト回路（ＤＵＴ）である論理回路４をテストモードに設定し、連動シミュレータ５で実行されるディレイ（遅延）付きのシミュレーション結果情報を入力する。ＢＩＳＴの動作は、クロック信号ＣＬＫに同期して行われる。

ここでは、制御回路１１をＢＩＳＴ回路３内に設けているが、ＢＩＳＴ回路３外に設けてもよい。クロック信号ＣＬＫには、半導体集積回路１内で発生されるクロック信号を用いているが外部端子を介して半導体集積回路１外で生成されるクロック信号を用いてもよい。

テストパターン発生回路１２は、例えば、制御回路１１から出力される制御信号や外部制御信号にもとづいて、被テスト回路（ＤＵＴ）である論理回路４に対するテストパターン（例えば、ランダムパターン）を自動的に生成する。このテストパターンは、クロック信号ＣＬＫに同期してシフト動作される。なお、テストパターン発生前に、初期化動作が実行される。テストパターン発生回路１２には、例えば乱数的なパターン発生器としてのＬＦＳＲ（linear Feedback Shift Resistor）などが用いられる。

第１のテストパターン生成回路１３は、ＰＬＳ用入力テストパターンを生成する。具体的には、テストパターン発生回路１２で発生されたテストパターンを、対応するスキャンフリップフロップ（論理回路４に設けられる）に強制的に一度に割り付ける。割り付けられたテストパターンは、被テスト回路（ＤＵＴ）である論理回路４への入力信号となり、連動シミュレータ部５でディレイ（遅延）付きのシミュレーションが実行される。

連動シミュレータ部５は、論理検証を行う装置であり、被テスト回路（ＤＵＴ）である論理回路４に設けられる回路ブロックなどの、例えば配線等によるディレイ（遅延）付きのシミュレーションを実行する。ここでは、連動シミュレータ部５を半導体集積回路１外に設けられているが、半導体集積回路１或いはＢＩＳＴ回路３内に設けてもよい。

第２のテストパターン生成回路１４は、期待値付きＰＬＳ用テストパターンを生成する。具体的には、ディレイ（遅延）付きのシミュレーション結果を取り込み、取り込まれたテストパターンを、対応するスキャンフリップフロップ（論理回路４に設けられる）に強制的に割り付し、被テスト回路（ＤＵＴ）である論理回路４に対してディレイ（遅延）付きのテストパターンによるシミュレーションを実施させる。シミュレーション結果は被テスト回路（ＤＵＴ）である論理回路４から応答信号として出力される。

信号圧縮パターン生成回路１５は、被テスト回路である論理回路４から出力される応答信号をパラレルに取り込んで、信号圧縮を行い、期待値としての結果判定信号を出力する。なお、実際のＢＩＳＴ回路中のＢＩＳＴ信号圧縮回路と等価なシミュレーション回路情報を用いてもよい。信号圧縮パターン生成回路１５には、例えばＭＩＳＲ（Multiple Input Signature Resistor）などが用いられる。

故障検出解析回路１６は、被テスト回路（ＤＵＴ）である論理回路４から応答信号、信号圧縮パターン生成回路１５から出力される信号、テスタ２による実測結果などを入力し、故障の判定を行う。また、被テスト回路である論理回路４のテスト解析結果などをテスタ２に出力する。そして、故障検出解析回路１６は、テスタ２により実測されたＢＩＳＴ回路の判定結果のテストパターンの検査列（外部端子の出力検査列）と本実施例で求めたテストパターンを比較し、比較結果からフェイル値（不良値）として取り込んだ可能性がある論理回路４に設けられるスキャンフリップフロップを特定し、スキャンフリップフロップの特定後から被テスト回路である論理回路４の故障箇所を特定する機能を備える。

ここで、テストパターン発生回路や信号圧縮パターン生成回路を生成多項式、検査多項式にし、パターン発生のための種パターン（生成ベクトル、シー）を与えてもよい。また、テストパターン発生回路や信号圧縮パターン生成回路を連動シミュレータ部に持たせて、その応答を制御回路で受け取るやりかたであってもよい。

図３に示すように、被テスト回路のスキャンチェーンには、スキャンパスとしてのスキャンチェーンＳＣ１乃至ＳＣｍ（ｍ個のスキャンチェーン）が被テスト回路である論理回路４内に並列配置される。それぞれのスキャンチェーンには、乱数的なパターン発生器としてのＬＦＳＲ２２から出力されるスキャン入力信号Ｓｃａｎ Ｉｎが入力され、スキャンチェーンのテスト結果信号であるスキャン出力信号Ｓｃａｎ Ｏｕｔが信号圧縮パターン生成回路としてのＭＩＳＲ２３に出力される。

スキャンチェーンＳＣ１には、被テスト回路部２１１、スキャンフリップフロップＳＦＦ１、スキャンフリップフロップＳＦＦ２、及びスキャンフリップフロップＳＦＦｋが設けられる。被テスト回路部２１１端に設けられるｋ個のＢＩＳＴスキャンフリップフロップであるスキャンフリップフロップＳＦＦ１乃至ＳＦＦｋは、それぞれ、被テスト回路部２１１と信号のやりとりを行う。

同様に、スキャンチェーンＳＣｍには、被テスト回路部２１ｍ、スキャンフリップフロップＳＦＦｍ１、スキャンフリップフロップＳＦＦｍ２、及びスキャンフリップフロップＳＦＦｍｋが設けられる。被テスト回路部２１ｍ端に設けられるｋ個のＢＩＳＴスキャンフリップフロップであるスキャンフリップフロップＳＦＦｍ１乃至ＳＦＦｍｋは、それぞれ、被テスト回路部２１ｍと信号のやりとりを行う。

次に、被テスト回路の故障検出解析について図４を参照して説明する。図４は、被テスト回路（ＤＵＴ）の故障検出解析の動作を示すフローチャートである。

図４に示すように、被テスト回路（ＤＵＴ）である論理回路４の故障検出解析では、まず、ＢＩＳＴを駆動する信号がＢＩＳＴ回路３に入力され、スキャンチェーンが認識され、テストパターン発生回路１２や信号圧縮パターン生成回路１５などが初期化される（ステップＳ１）。

次に、制御回路１１から出力される制御信号にもとづいて、テストパターン発生回路１２が動作を開始する（ステップＳ２）。続いて、テストパターン発生回路１２でテストパターンが生成される（ステップＳ３）。

そして、テストパターン発生回路１２から発生されたテストパターンは、第１のテストパターン生成回路１３で対応するスキャンフリップフロップに強制的に一度に割り付けられる。スキャンフリップフロップに割り付けられたテストパターンは、被テスト回路（ＤＵＴ）である論理回路４への入力信号となる（ステップＳ４）。

次に、スキャンフリップフロップに割り付けられたテストパターンは、制御回路１１を介して連動シミュレータ部５に入力され、ディレイ（遅延）付きのシミュレーションが実行される（ステップＳ５）。

続いて、連動シミュレータ部５でのディレイ（遅延）付きのシミュレーション結果は、第２のテストパターン生成回路１４に取り込まれる。取り込まれたシミュレーション結果はテストパターンとして、対応するスキャンフリップフロップ（論理回路４に設けられる）に強制的に一度に割り付けされる。被テスト回路（ＤＵＴ）である論理回路４で、ディレイ（遅延）付きのテストパターンによるシミュレーションが実施され、そのシミュレーション結果は被テスト回路（ＤＵＴ）である論理回路４から応答信号として出力される（ステップＳ６）。

そして、被テスト回路（ＤＵＴ）である論理回路４から出力される応答結果は、期待値として故障検出解析回路１６に入力され、故障検出解析が行われる（ステップＳ７）。

次に、信号圧縮パターン生成回路１６は、被テスト回路である論理回路４から出力される応答信号をパラレルに取り込んで、信号圧縮を行い、期待値としての結果判定信号として故障検出解析回路１６に出力する。（ステップＳ９）。

続いて、テスタ２で生成されたテストパターンにより、被テスト回路（ＤＵＴ）である論理回路４の実際の回路動作が観測される。テスタ２で観測された結果は、テストパターンの検査列（外部ピンでの出力検査列）として故障検出解析回路１６に出力される（ステップＳ１０）。

そして、故障検出解析回路１６で、テスタ２での実測結果とＰＬＳ手法を用いたテストパターンによるシミュレーション結果の比較が行われ、フェイル値（不良値）を取り込んだ可能性のあるスキャンフリップフロップの特定、スキャンフリップフロップの特定後での被テスト回路（ＤＵＴ）である論理回路４の故障箇所の特定などが実行される（ステップＳ１１）。

上述したように、本実施例の半導体集積回路の検証方法及び検証装置では、被テスト回路である論理回路４をテストするＢＩＳＴ回路３には、制御回路１１、テストパターン発生回路１２、第１のパターン生成回路１３、第２のパターン生成回路１４、信号圧縮パターン生成回路１５、及び故障検出解析回路１６が設けられる。論理回路４には複数のスキャンチェーンが設けられる。制御回路１１は、制御回路１１内の回路及び連動シミュレータ部の制御を行い、被テスト回路である論理回路４をテストモードに設定し、連動シミュレータ５で実行されるディレイ（遅延）付きのシミュレーション結果情報を入力する。テストパターン発生回路１２は、論理回路４に対するテストパターンを自動的に生成する。第１のテストパターン生成回路１３は、テストパターン発生回路１２で発生されたテストパターンを、対応するスキャンフリップフロップに強制的に、ＰＬＳ用入力テストパターンとして一度に割り付ける。割り付けられたテストパターンは、論理回路４への入力信号となり、連動シミュレータ部５でディレイ付きのシミュレーションが実行される。第２のテストパターン生成回路１４は、ディレイ付きのシミュレーション結果を取り込み、取り込まれたテストパターンを、対応するスキャンフリップフロップに強制的に、期待値付きＰＬＳ用テストパターンとして割り付し、論理回路４に対してディレイ付きのテストパターンによるシミュレーションを実施させる。信号圧縮パターン生成回路１５は、論理回路４から出力される応答信号をパラレルに取り込んで、信号圧縮を行い、期待値としての結果判定信号を出力する。故障検出解析回路１６は、論理回路４から応答信号、信号圧縮パターン生成回路１５から出力される信号、テスタ２による実測結果などを入力し、故障の判定を行う。

このため、実際の論理回路ではロジックＢＩＳＴでディレイ付きシミュレーション検証された期待値と同様な回路動作が行われるので、テスタによるテスタ実行の場合に障害が発生することがない。また、ディレイ付きパラレルロードシミュレーション手法を用いているので、被テスト回路のシミュレーション検証を従来よりも高速に実行することができる。また、ＢＩＳＴ回路３に故障検出解析回路１６を設けているので、不良値を取り込んだスキャンフリップフロップの特定や被テスト回路である論理回路４の故障箇所の特定などを従来よりも容易に、且つ迅速に実行することができる。

本実施例では、テストパターン発生回路１２、第１のパターン生成回路１３、第２のパターン生成回路１４、及び信号圧縮パターン生成回路１５をＢＩＳＴ回路に設けているが、連動シミュレータ部に設けてもよい。また、テストパターン発生回路１２、第１のパターン生成回路１３、第２のパターン生成回路１４、及び信号圧縮パターン生成回路１５を生成多項式、検査多項式、及び生成ベクトル（シード）で与えてもよい。

次に、本発明の実施例２に係る半導体集積回路の検証方法及び検証装置について、図面を参照して説明する。図５は、パラレルロードシミュレーションでの被テスト回路とＢＩＳＴスキャンフリップフロップの関係を示す図である。本実施例では、パラレルロードシミュレーション手法を用いてパターン検証を行っている。

図５に示すように、被テスト回路（ＤＵＴ）とＢＩＳＴスキャンフリップフロップの部分には、論理回路４ａ、スキャンフリップフロップＳＦＦ１１、スキャンフリップフロップＳＦＦ１２、・・・、及びスキャンフリップフロップＳＦＦ１ｋが設けられる。

パラレルロードシミュレーション手法を用いたパターン検証では、ＢＩＳＴ回路に対してのみシミュレーションを実行し、スキャン化されたＢＩＳＴスキャンフリップフロップに与える信号値を取り出す。シフトさせる信号を取り出した後、これをテスト対象回路としての論理回路４ａの入力となるＢＩＳＴスキャンフリップフロップに割り付けを行う。割り付けは、通常のイベントドリブンシミュレータを使用する場合、ＢＩＳＴスキャンフリップフロップを初期化してから、テスト対象回路の入力となる信号値を割り付け、イベントを伝播させる。

次に、ＢＩＳＴスキャンフリップフロップの動作について、図６を参照して説明する。図６は、ＢＩＳＴスキャンフリップフロップの動作を示すタイミングチャートである。

図６に示すように、ＢＩＳＴスキャンフリップフロップでは、スキャンシフトイネーブル信号ＳＳＥにより、シフト動作とシステム動作が切り替えられる。スキャンシフトイネーブル信号ＳＳＥが“Ｈｉｇｈ”レベルのとき、スキャンイン或いはスキャンアウトのスキャンモードに設定され、スキャンシフトイネーブル信号ＳＳＥが“Ｌｏｗ”レベルのとき、システム動作であるファンクションモードに設定される。

シフトクロックであるファーストシフトランチクロック（Ｌａｕｎｃｈ １）にもとづいて、ＢＩＳＴスキャンフリップフロップのスキャンイン（Ｓｃａｎ Ｉｎ）ポートに、例えばＸの値を割り付け、シフト動作させると、ＢＩＳＴスキャンフリップフロップは、Ｘで初期化される。

次に、シフトクロックであるラストシフトランチクロック（Ｌａｕｎｃｈ ２）にもとづいて、テスト対象回路の入力となる信号をスキャンインポートに割り付ける。これにより、スキャンインポートに割り付けられた信号値がＢＩＳＴスキャンフリップフロップに取り込まれ、Ｄポートからテスト対象回路としての論理回路４ａに送付される。テスト対象回路としての論理回路４ａは、この信号を入力として、ディレイ（遅延）付きのシミュレーションを実行し、その応答結果をＢＩＳＴスキャンフリップフロップのＱポートに送付する。

続いて、スキャンシフトイネーブル信号ＳＳＥをキャプチャ動作として、キャプチャクロック（Ｃａｐｔｕｒｅ）にもとづいて、ＢＩＳＴスキャンフリップフロップにデータを取り込む。取り込んだ値をシフト動作に戻して、ＢＩＳＴスキャンフリップフロップのスキャンアウト（Ｓｃａｎ Ｏｕｔ）ポートから出力する。

ここでは、システム動作として、２サイクルのシフトイン、１サイクルのシステム動作、及び１サイクルのシフトアウトの計４テストサイクル動作と４回のクロック動作でシミュレーションの実行を行うことができる。これに対して従来のシミュレーション（ＰＬＳ手法を用いないシミュレーション）では、一連のスキャンイン、スキャンアウトの動作をスキャンチェーンを構成するＢＩＳＴスキャンフリップフロップの段数分だけシステム動作を実行する必要がある。

スキャンインとスキャンアウトを同時に動作させる場合、スキャンフリップフロップの段数が、例えば１０、０００個の場合、従来では、クロック動作が１０、００１回となり、サイクル回数は２０、００１（シフトインが１０、０００サイクル、システム動作が１サイクル、シフトアウトが１０、０００サイクル）となる。このため、従来よりも高速なシミュレーションが可能となる。

ＢＩＳＴ信号圧縮パターン生成回路の入力となる期待値を、ＢＩＳＴ信号圧縮パターン生成回路と等価なシミュレーションを用いて予め算出しておけば、被テスト回路からの応答と比較し、どのＢＩＳＴスキャンフリップフロップで不一致を発生しているかを迅速に求めることができる。

上述したように、本実施例の半導体集積回路の検証方法及び検証装置では、ファーストシフトランチクロックにもとづいて、ＢＩＳＴスキャンフリップフロップが初期化されるシフトインサイクルと、ラストシフトランチクロックにもとづいて、ディレイ付きテストパターンがＢＩＳＴスキャンフリップフロップに割り付けられるシフトインサイクルと、被テスト回路である論理回路でディレイ付きシミュレーションが実行されるシステム動作サイクルと、スキャンシフトイネーブル信号ＳＳＥをキャプチャ動作として、キャプチャクロックにもとづいて、ディレイ付きシミュレーション結果がＢＩＳＴスキャンフリップフロップに取り込まれるシフトアウトサイクルとの計４サイクルで、ディレイ付きのパラレルロードシミュレーションを用いたパターン検証サイクルが実行される。

このため、スキャンフリップフロップの段数が、例えば１０、０００個の場合、従来ではクロック動作が１０、００１回で、サイクル回数が２０、００１となるのに対して、クロック動作及びサイクル回数が４回にすることができ、従来よりも高速なシミュレーション検証を実行することができる。

次に、本発明の実施例３に係る半導体集積回路の検証方法及び検証装置について、図面を参照して説明する。図７は、被テスト回路のスキャンチェーンの構成を示す図である。本実施例では、被テスト回路である論理回路が１本のスキャンチェーンでスキャン化される。

図７に示すように、被テスト回路である論理回路４ｂ内にはスキャンチェーンが１本配置形成される。被テスト回路部２１ａにはスキャンフリップフロップＳＦＦａ、スキャンフリップフロップＳＦＦｂ、スキャンフリップフロップＳＦＦｇ、スキャンフリップフロップＳＦＦｈ、スキャンフリップフロップＳＦＦｊ、及びスキャンフリップフロップＳＦＦｎが設けられる。

スキャンフリップフロップＳＦＦａ、スキャンフリップフロップＳＦＦｂ、スキャンフリップフロップＳＦＦｇ、スキャンフリップフロップＳＦＦｈ、スキャンフリップフロップＳＦＦｊ、及びスキャンフリップフロップＳＦＦｎは縦続接続（ｎ段構成）され、乱数的なパターン生成器としてのＬＦＳＲ２２から出力されるスキャン入力信号Ｓｃａｎ ＩｎがスキャンフリップフロップＳＦＦａに入力され、スキャンフリップフロップＳＦＦａから出力されるスキャン出力信号Ｓｃａｎ Ｏｕｔが次のスキャンフリップフロップＳＦＦｂに入力される。スキャンチェーンを構成する最後のスキャンフリップフロップＳＦＦｎからスキャン出力信号Ｓｃａｎが信号圧縮パターン生成回路としてのＭＩＳＲ２３に出力される。

スキャンフリップフロップＳＦＦａ、スキャンフリップフロップＳＦＦｂ、スキャンフリップフロップＳＦＦｇ、スキャンフリップフロップＳＦＦｈ、スキャンフリップフロップＳＦＦｊ、及びスキャンフリップフロップＳＦＦｎには、実施例１と同様に連動シミュレータ部で実行されたディレイ（遅延）付きシミュレーション結果としてのテストパターンが、それぞれ強制的に割り付けられる。このディレイ（遅延）付きのテストパターンによるシミュレーションが被テスト回路（ＤＵＴ）である論理回路４ｂで実施され、そのシミュレーション結果は被テスト回路（ＤＵＴ）である論理回路４ｂから応答信号として出力される。

上述したように、本実施例の半導体集積回路の検証方法及び検証装置では、被テスト回路である論理回路４ｂにスキャンチェーンが１本設けられ、スキャンチェーンにはスキャンフリップフロップが並列配置される。連動シミュレータ部で実行されたディレイ付きシミュレーション結果としてのテストパターンが、スキャンフリップフロップに、それぞれ強制的に割り付けられる。

このため、実際の論理回路ではロジックＢＩＳＴでディレイ付きシミュレーション検証された期待値と同様な回路動作が行われるので、テスタによるテスタ実行の場合に障害が発生することがない。また、ディレイ付きパラレルロードシミュレーション手法を用いているので、被テスト回路のシミュレーション検証を従来よりも高速に実行することができる。

次に、本発明の実施例４に係る半導体集積回路の検証方法及び検証装置について、図面を参照して説明する。図８は、ロジックＢＩＳＴ回路の構成を示すブロック図、図９は被テスト回路のスキャンチェーンの構成を示す図である。本実施例では、ロジックＢＩＳＴ回路にテストパターン発生回路と信号圧縮パターン生成回路を２個設け、遅延付きシミュレーション結果と期待値が異なる場合にテストパターンを変更している。

図８に示すように、ＢＩＳＴ回路３ａには、制御回路３１、第１のテストパターン発生回路３２ａ、第２のテストパターン発生回路３２ｂ、第１のマルチプレクサ３３ａ、第２のマルチプレクサ３３ｂ、テストパターン編集回路３４、テストパターン比較回路３５、第１の信号圧縮パターン生成回路３６ａ、及び第２の信号圧縮パターン生成回路３６ｂが設けられる。

連動シミュレータ部５ａには、被テスト回路部２１ａ及び縦続接続（ｎ段構成）されたスキャンフリップフロップが設けられ、ディレイ付きシミュレーションが実行される。ここで、連動シミュレータ部５ａの構成は、実施例３の論理回路（被テスト回路）４ｂと同一構成なので説明を省略する。

ＢＩＳＴ回路３ａは、連動シミュレータ部５ａで実行されたディレイ付きシミュレーションが、ＢＩＳＴ信号圧縮パターンで比較される期待値パターンと異なる結果をテスト対象回路の応答として得た場合、期待値と異なるパターンの書き換え、期待値のマスク、或いはタイミングの変更などを行う。

制御回路３１は、図示しない外部入力信号及びＢＩＳＴクロックであるクロック信号が入力され、ＢＩＳＴ回路３ａ内の回路及び連動シミュレータ部５ａの制御を行う。ＢＩＳＴの動作は、クロック信号ＣＬＫに同期して行われる。

テストパターン編集回路３４は、テストパターンの書き換え、不一致箇所のテストのマスク、或いは取り込むタイミングの変更などの編集作業を実行する。

テストパターン比較回路３５は、連動シミュレータ５ａで実行されたディレイ（遅延）付きの期待値（シミュレーション結果）とＢＩＳＴで用いる期待値を比較する。この比較は、ＢＩＳＴスキャンフリップフロップで観察されるテストパターン毎に実行される。

第１のマルチプレクサ３３ａは、第１のテストパターン発生回路３２ａから出力されるテストパターンと、第２のテストパターン発生回路３２ｂから出力されるテストパターンとを入力し、制御回路３１から出力される制御信号にもとづいて、テストパターンを選択して連動シミュレータ部５ａに出力する。

第２のマルチプレクサ３３ｂは、連動シミュレータ部５ａから出力される出力される応答信号を入力し、制御回路３１から出力される制御信号にもとづいて、応答信号を第１の信号圧縮パターン生成回路３６ａ或いは第２の信号圧縮パターン生成回路３６ｂに出力する。第１のマルチプレクサ３３ａ及び第２のマルチプレクサ３３ｂは、選択手段として機能する。

第１のテストパターン発生回路３２ａは、制御回路３１から出力される制御信号にもとづいて、連動シミュレータ部５ａに対するテストパターン（例えば、ランダムパターン）を生成し、第１のマルチプレクサ３３ａに出力する。このテストパターンは、クロック信号ＣＬＫに同期してシフト動作される。このテストパターンにより実施例３と同様にディレイ（遅延）付きシミュレーションが実行される。第１のテストパターン発生回路３２ａには、例えば乱数的なパターン発生器としてのＬＦＳＲ（linear Feedback Shift Resistor）などが用いられる。

第２のテストパターン発生回路３２ｂは、変更されたテストパターンを生成し、第１のマルチプレクサ３３ａに出力する。変更されたテストパターンとは、タイミングの変更やテスト対象回路の出力が次にテスト対象回路の入力としてテストを行う場合などである。ディレイ（遅延）付きのシミュレーションで得た結果にもとづいて、ＢＩＳＴパターン発生回路で発生するテストパターンがテストパターン比較回路３５及びテストパターン編集回路３４を介して変更される。変更されテストパターンは、第２のテストパターン発生回路３２ｂから連動シミュレータ部５ａに出力され、ディレイ（遅延）付きのシミュレーションが実行される。

ここで、テスト対象回路の出力が次にテスト対象回路の入力としてテストを行う場合とは、図９に示すように、２つの被テスト回路部２１ｂ及び２１ｃが１本のスキャンチェーンで結ばれている。テストパターン発生器３２から出力されるテストパターンは、スキャンフリップフロップＳＦＦａに入力され、スキャンチェーンを構成する最後のスキャンフリップフロップＳＦＦｖからスキャン出力信号が信号圧縮パターン生成回路３６に入力される。スキャンフリップフロップＳＦＦｈからスキャンフリップフロップＳＦＦｎでは、被テスト回路部２１ｂの結果が被テスト回路部２１ｃに入力される。

第１の信号圧縮パターン生成回路３６ａは、連動シミュレータ部５ａから出力される応答信号をパラレルに取り込んで、信号圧縮を行い、期待値としての結果判定信号を出力する。第１の信号圧縮パターン生成回路３６ａは、例えばＭＩＳＲ（Multiple Input Signature Resistor）などが用いられる。

第２の信号圧縮パターン生成回路３６ｂは、期待値をマスクしたり、書き換えたりする場合、制御回路３１から出力される制御信号にもとづいて、ＢＩＳＴの期待値を編集した期待値パターンに変更する。変更された期待値パターンにより、それに合わせたＢＩＳＴテスト結果の出力信号が生成される。また、第２の信号圧縮パターン生成回路３６ｂで生成されたテストパターンは、再びテスト対象回路に対する入力として用いられ、テスト対象回路からの応答がテストパターン比較回路３５で比較され、ＢＩＳＴパターンとして確認される。なお、第２の信号圧縮パターン生成回路３６ｂには、例えばＭＩＳＲ（Multiple Input Signature Resistor）などが用いられる。

次に、テストパターン検証について図１０を参照して説明する。図１０は、テストパターン検証の動作を示すフローチャートである。

図１０に示すように、テストパターン検証では、まず、まず、ＢＩＳＴを駆動する信号がＢＩＳＴ回路３ａに入力され、スキャンチェーンが認識され、第１のテストパターン発生回路３２ａや第１の信号圧縮パターン生成回路３６ａなどが初期化される。制御回路３１から出力される制御信号にもとづいて、第１のテストパターン発生回路３２ａが動作を開始し、テストパターンが生成される（ステップＳ２１）。

次に、制御回路３１から出力される制御信号にもとづいて、第１のマルチプレクサ３３ａから出力されるテストパターンが被テスト回路部のスキャンフリップフロップに強制的に割り付けられる（ステップＳ２２）。

続いて、被テスト回路部のテスト対象回路にパターンが入力され、ディレイ（遅延）付きのシミュレーションが実行される（ステップＳ２３）。

そして、ディレイ（遅延）付きのシミュレーション結果は、第１の信号圧縮パターン生成回路３６ａに取り込まれる（ステップＳ２４）。

次に、テストパターン比較回路３５にテスト対象回路から取り込んだパターンが入力され、取り込んだパターンと期待値との比較がテストパターン比較回路３５で行われる（ステップＳ２５）。

続いて、テストパターン比較回路３５での比較結果が異なる場合、期待値と異なっている箇所に相当するパターンに対して、テストパターン編集回路３４でマスク編集やタイミング編集などの書き換えワークが実行される（ステップＳ２６）。

そして、テストパターン編集回路３４での編集結果にもとづいて、第２のテストパターン発生回路３２ｂで変更されたテストパターンが生成される（ステップＳＳ２７）。

次に、制御回路３１から出力される制御信号にもとづいて、第２のマルチプレクサ３３ｂから出力される変更されたテストパターンが被テスト回路部のスキャンフリップフロップに強制的に割り付けられる（ステップＳ２８）。

続いて、被テスト回路部のテスト対象回路にパターンが入力され、変更されたテストパターンによるディレイ（遅延）付きのシミュレーションが実行される（ステップＳ２９）。

そして、変更されたテストパターンによるディレイ（遅延）付きのシミュレーション結果が期待値と同じかどうかの確認がされる（ステップＳ３０）。

上述したように、本実施例の半導体集積回路の検証方法及び検証装置では、被テスト回路をテストするＢＩＳＴ回路３ａには、制御回路３１、第１のテストパターン発生回路３２ａ、第１のテストパターン発生回路３２ｂ、第１のマルチプレクサ３３ａ、第２のマルチプレクサ３３ｂ、テストパターン編集回路３４、テストパターン比較回路３５、第１の信号圧縮パターン生成回路３６ａ、及び第２の信号圧縮パターン生成回路３６ｂが設けられる。ＢＩＳＴ回路３ａは、連動シミュレータ部５ａで実行されたディレイ付きシミュレーションが、ＢＩＳＴ信号圧縮パターンで比較される期待値パターンと異なる結果をテスト対象回路の応答として得た場合、期待値と異なるパターンの書き換え、期待値のマスク、或いはタイミングの変更などを行う。

このため、実施例１の効果の他に、ディレイ（遅延）付きのシミュレーション結果が期待値と異なる場合でも、変更したテストパターンにもとづいて迅速に期待値と同様なディレイ（遅延）付きのシミュレーションを実行することができる。

本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。

例えば、実施例では、ＢＩＳＴ回路を備えた一つの半導体集積回路に対してＰＬＳ手法を用いたＢＩＳＴテストパターン検証について説明しているが、複数の半導体集積回路チップが搭載され、スキャンパスが形成されるモジュールなどにも適用でき、その場合、より検証作業及び故障解析作業を迅速化することができる。

本発明は、以下の付記に記載されているような構成が考えられる。
（付記１） 論理回路から構成される被テスト回路と、前記被テスト回路のシミュレーション検証を実行するＢＩＳＴ回路とを有する半導体集積回路の検証方法であって、前記被テスト回路に対するテストパターンを生成するステップと、前記テストパターンを、対応する被テスト回路のスキャンチェーンを構成するスキャン化されたスキャンフリップフロップに強制的に一度に割り付けるステップと、割り付けられたテストパターンを用いて遅延付きシミュレーションを実行するステップと、遅延付きシミュレーション結果を取り込んで、取り込まれたテストパターンとして対応する前記スキャンフリップフロップに強制的に一度に割り付けし、前記被テスト回路に対して遅延付きのテストパターンによるシミュレーションを実行するステップと、遅延付きのテストパターンによるシミュレーション結果をパラレルに取り込んで、信号圧縮を行い、期待値として出力するステップと、テスタで生成されたテストパターンを用いて前記被テスト回路の実際の回路動作を観察するステップと、前記期待値と前記テスタでの観察結果を比較し、故障検出を行うステップとを具備する半導体集積回路の検証方法。

（付記２） 論理回路から構成される被テスト回路と、前記被テスト回路に対するテストパターンを生成するテストパターン発生回路と、前記テストパターンを、対応する被テスト回路のスキャンチェーンを構成するスキャン化されたスキャンフリップフロップに、強制的に一度にパラレルロードシミュレーション用入力テストパターンとして割り付ける第１のテストパターン生成回路と、前記パラレルロードシミュレーション用入力テストパターンを用いて連動シミュレータで遅延付きシミュレーション実行された結果を取り込み、取り込まれたテストパターンを対応する前記スキャンフリップフロップに、強制的に一度に期待値付きパラレルロードシミュレーション用テストパターンとして割り付ける第２のテストパターン生成回路と、前記期待値付きパラレルロードシミュレーション用テストパターンよる被テスト回路のシミュレーション結果がパラレル入力され、信号圧縮を行って期待値を出力する信号圧縮パターン生成回路と、ＢＩＳＴ動作を同期させるＢＩＳＴクロック信号が入力され、前記テストパターン発生回路、前記第１のテストパターン生成回路、前記第２のテストパターン生成回路、及び前記信号圧縮パターン生成回路の制御を行う制御回路とを具備する半導体集積回路の検証装置。

（付記３） テスタによる前記テスト回路の実測結果と前記期待値が入力され、不良値を取り込んだスキャンフリップフロップ或いは前記被テスト回路の故障箇所の特定を行う故障検出回路を具備する付記２に記載の半導体集積回路の検証装置。

（付記４） 論理回路から構成される被テスト回路と、前記被テスト回路に対するテストパターンを生成する第１のテストパターン発生回路と、前記テストパターンにもとづいて実行された第１の遅延付きシミュレーション結果と期待値が異なる場合、変更したテストパターンを生成する第２のテストパターン発生器と、前記第１のテストパターン発生回路から出力されるテストパターンと前記第２のテストパターン発生器から出力される変更したテストパターンを入力し、いずれか一方を前記被テスト回路に出力する第１の選択手段と、前記第１の遅延付きシミュレーション結果と前記期待値を比較するテストパターン比較回路と、前記第１の遅延付きシミュレーション結果と前記期待値が異なる場合、前記期待値と異なる箇所に相当するパターンに対してマスク編集或いはタイミング編集を行い、その結果を前記第２のテストパターン発生器に出力するテストパターン編集回路と、前記テストパターンにもとづいて前記被テスト回路で行われた前記第１の遅延付きシミュレーション結果と前記変更したテストパターンにもとづいて前記被テスト回路で行われた第２の遅延付きシミュレーション結果を入力し、いずれか一方を出力する第２の選択手段と、前記第２の選択手段から出力される前記第１の遅延付きシミュレーション結果を入力し、信号圧縮を行う第１の信号圧縮パターン生成回路と、前記第２の選択手段から出力される前記第２の遅延付きシミュレーション結果を入力し、ＢＩＳＴの期待値を編集した期待値パターンに変更する第２の信号圧縮パターン生成回路と、ＢＩＳＴ動作を同期させるＢＩＳＴクロック信号が入力され、前記第１のテストパターン発生回路、前記第２のテストパターン発生回路、前記第１の選択手段、前記第２の選択手段、前記テストパターン比較回路、前記テストパターン編集回路、前記第１の信号圧縮パターン生成回路、及び前記第２の信号圧縮パターン生成回路の制御を行う制御回路とを具備する半導体集積回路の検証装置。

本発明の実施例１に係るロジックＢＩＳＴ回路を備える半導体集積回路を示すブロック図。 本発明の実施例１に係るロジックＢＩＳＴ回路の構成を示すブロック図。 本発明の実施例１に係る被テスト回路のスキャンチェーンの構成を示す図。 本発明の実施例１に係る被テスト回路の故障検出解析の動作を示すフローチャート。 本発明の実施例２に係るパラレルロードシミュレーションでの被テスト回路とＢＩＳＴスキャンフリップフロップの関係を示すブロック図。 本発明の実施例２に係るＢＩＳＴスキャンフリップフロップの動作を示すタイミングチャート。 本発明の実施例３に係る被テスト回路のスキャンチェーンの構成を示す図。 本発明の実施例４に係るロジックＢＩＳＴ回路の構成を示すブロック図。 本発明の実施例４に係る被テスト回路のスキャンチェーンの構成を示す図。 本発明の実施例４に係るテストパターン検証の動作を示すフローチャート。

符号の説明

１ 半導体集積回路
２ テスタ
３、３ａ ＢＩＳＴ回路
４、４ａ、４ｂ 論理回路（被テスト回路）
５、５ａ 連動シミュレータ部
１１、３１ 制御回路
１２、３２ テストパターン発生回路
１３ 第１のテストパターン生成回路
１４ 第２のテストパターン生成回路
１５、３６ 信号圧縮パターン生成回路
１６ 故障検出解析回路
２２ ＬＦＳＲ
２３ ＭＩＳＲ
３２ａ 第１のテストパターン発生回路
３２ｂ 第２のテストパターン発生回路
３３ａ 第１のマルチプレクサ
３３ｂ 第２のマルチプレクサ
３４ テストパターン編集回路
３５ テストパターン比較回路
３６ａ 第１の信号圧縮パターン生成回路
３６ｂ 第２の信号圧縮パターン生成回路
２１１、２１ａ、２１ｂ、２１ｃ、２１ｍ 被テスト回路部
ＣＬＫ クロック信号
ＤＵＴ Ｏｕｔｐｕｔ 被テスト回路出力信号
ＳＣ１、ＳＣｍ スキャンチェーン
Ｓｃａｎ Ｉｎ スキャン入力信号
Ｓｃａｎ Ｏｕｔ スキャン出力信号
ＳＦＦ１、ＳＦＦ２、ＳＦＦｋ、ＳＦＦｍ１、ＳＦＦｍ２．ＳＦＦｍｋ、ＳＦＦ１１、ＳＦＦ１２、ＳＦＦ１ｋ、ＳＦＦａ、ＳＦＦｂ、ＳＦＦｇ、ＳＦＦｈ、ＳＦＦｊ、ＳＦＦｎ、ＳＦＦｐ、ＳＦＦｖ スキャンフリップフロップ
ＳＧＩ 外部入力信号
ＳＧＯ 外部出力信号
ＳＳＥ スキャンシフトイネーブル信号

Claims (5)

1. 論理回路から構成される被テスト回路と、前記被テスト回路のシミュレーション検証を実行するＢＩＳＴ回路とを有する半導体集積回路の検証方法であって、
   前記被テスト回路に対するテストパターンを生成するステップと、
   前記テストパターンを、対応する被テスト回路のスキャンチェーンを構成するスキャン化されたスキャンフリップフロップに強制的に一度に割り付けるステップと、
   割り付けられたテストパターンを用いて遅延付きシミュレーションを実行するステップと、
   遅延付きのテストパターンによるシミュレーション結果をパラレルに取り込んで、信号圧縮を行い、期待値として出力するステップと、
   を具備することを特徴とする半導体集積回路の検証方法。
2. 遅延付きシミュレーション結果を取り込んで、取り込まれたテストパターンとして対応する前記スキャンフリップフロップに強制的に一度に割り付けし、前記被テスト回路に対して遅延付きのテストパターンによるシミュレーションを実行するステップを具備することを特徴とする請求項１に記載の半導体集積回路の検証方法。
3. 論理回路から構成される被テスト回路と、前記被テスト回路のシミュレーション検証を実行するＢＩＳＴ回路とを有する半導体集積回路の検証方法であって、
   前記被テスト回路に対するテストパターンを生成するステップと、
   前記テストパターンを、対応する被テスト回路のスキャンチェーンを構成するスキャン化されたスキャンフリップフロップに強制的に一度に割り付けるステップと、
   割り付けられたテストパターンを用いて遅延付きシミュレーションを実行するステップと、
   遅延付きのテストパターンによるシミュレーション結果と期待値を比較するステップと、
   比較結果が異なる場合、前記期待値と異なる箇所に相当するパターンに対してマスク編集或いはタイミング編集を行うステップと、
   前記マスク編集或いはタイミング編集結果にもとづいて、前記被テスト回路に対する変更したテストパターンを生成するステップと、
   前記変更したテストパターンを対応する前記被テスト回路のスキャンチェーンを構成するスキャン化されたスキャンフリップフロップに強制的に一度に割り付けるステップと、
   前記変更したテストパターンを用いて遅延付きシミュレーションを実行するステップと、
   を具備することを特徴とする半導体集積回路の検証方法。
4. 論理回路から構成される被テスト回路と、
   前記被テスト回路に対するテストパターンを生成するテストパターン発生回路と、前記テストパターンを、対応する被テスト回路のスキャンチェーンを構成するスキャン化されたスキャンフリップフロップに、強制的に一度にパラレルロードシミュレーション用入力テストパターンとして割り付ける第１のテストパターン生成回路と、前記パラレルロードシミュレーション用入力テストパターンを用いて連動シミュレータで遅延付きシミュレーション実行された結果を取り込み、取り込まれたテストパターンを対応する前記スキャンフリップフロップに、強制的に一度に期待値付きパラレルロードシミュレーション用テストパターンとして割り付ける第２のテストパターン生成回路と、前記期待値付きパラレルロードシミュレーション用テストパターンよる被テスト回路のシミュレーション結果がパラレル入力され、信号圧縮を行って期待値を出力する信号圧縮パターン生成回路と、を具備することを特徴とする半導体集積回路の検証装置。
5. 論理回路から構成される被テスト回路と、
   前記被テスト回路に対するテストパターンを生成する第１のテストパターン発生回路と、前記テストパターンにもとづいて実行された第１の遅延付きシミュレーション結果と期待値が異なる場合、変更したテストパターンを生成する第２のテストパターン発生器と、前記第１のテストパターン発生回路から出力されるテストパターンと前記第２のテストパターン発生器から出力される変更したテストパターンを入力し、いずれか一方を前記被テスト回路に出力する第１の選択手段と、前記第１の遅延付きシミュレーション結果と前記期待値を比較するテストパターン比較回路と、前記第１の遅延付きシミュレーション結果と前記期待値が異なる場合、前記期待値と異なる箇所に相当するパターンに対してマスク編集或いはタイミング編集を行い、その結果を前記第２のテストパターン発生器に出力するテストパターン編集回路と、前記テストパターンにもとづいて前記被テスト回路で行われた前記第１の遅延付きシミュレーション結果と前記変更したテストパターンにもとづいて前記被テスト回路で行われた第２の遅延付きシミュレーション結果を入力し、いずれか一方を出力する第２の選択手段と、前記第２の選択手段から出力される前記第１の遅延付きシミュレーション結果を入力し、信号圧縮を行う第１の信号圧縮パターン生成回路と、前記第２の選択手段から出力される前記第２の遅延付きシミュレーション結果を入力し、ＢＩＳＴの期待値を編集した期待値パターンに変更する第２の信号圧縮パターン生成回路と、
   を具備することを特徴とする半導体集積回路の検証装置。

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