JP2009093188A - Semiconductor display device - Google Patents
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Abstract
Description
本発明は、マトリクス状に配置された画素により画像などの情報の表示を行なう半導体表示装置に関する。 The present invention relates to a semiconductor display device that displays information such as an image using pixels arranged in a matrix.
最近安価なガラス基板上に半導体薄膜を形成した半導体装置、例えば薄膜トランジスタ（ＴＦＴ）を作製する技術が急速に発達してきている。その理由は、アクティブマトリクス型液晶表示装置（液晶パネル）の需要が高まってきたことによる。 Recently, a technique for manufacturing a semiconductor device in which a semiconductor thin film is formed on an inexpensive glass substrate, for example, a thin film transistor (TFT) has been rapidly developed. This is because the demand for active matrix liquid crystal display devices (liquid crystal panels) has increased.
アクティブマトリクス型液晶パネルは、マトリクス状に配置された数十〜数百万個もの画素領域にそれぞれＴＦＴが配置され、各画素電極に出入りする電荷をＴＦＴのスイッチング機能により制御するものである。 In an active matrix liquid crystal panel, TFTs are arranged in dozens to millions of pixel regions arranged in a matrix, and charges entering and exiting each pixel electrode are controlled by a switching function of the TFTs.
その中でも、高速駆動が可能なデジタル階調方式のアクティブマトリクス型液晶表示装置が注目されてきている。 Among them, a digital gradation type active matrix liquid crystal display device capable of high-speed driving has been attracting attention.
従来のデジタル階調方式のアクティブマトリクス型液晶表示装置を図１に示す。従来のデジタル階調方式のアクティブマトリクス型液晶表示装置は、図１に示すようにソース信号線側シフトレジスタ１０１、デジタルデコーダ１０２、ラッチ回路１０３（ＬＡＴ１）、ラッチ回路１０４（ＬＡＴ２）、ラッチパルス線１０５、Ｄ／Ａ変換回路１０６、ソース信号線１０７、ゲイト信号線側シフトレジスタ１０８、ゲイト信号線（走査線）１０９、および画素ＴＦＴ１１０などによって構成されている。
A conventional digital gradation type active matrix liquid crystal display device is shown in FIG. As shown in FIG. 1, a conventional digital gray scale active matrix liquid crystal display device includes a source signal line
デジタルデコーダ１０２のアドレス線１〜４に供給されるデジタル階調信号が、ソース信号線側シフトレジスタからのタイミング信号によりＬＡＴ１に書き込まれる。
Digital gradation signals supplied to the
ＬＡＴ１群に対するデジタル階調信号の書き込みが一通り終了するまでの時間は、１ライン期間と呼ばれる。すなわち、図１の一番左側のＬＡＴ１に対してデジタルデコーダからの階調信号の書き込みが開始される時点から、一番右側のＬＡＴ１に対してデジタルデコーダからの階調信号の書き込みが終了する時点までの時間間隔が１ライン期間である。 The time until the writing of the digital gradation signals to the LAT1 group is completed is called one line period. That is, from the time when writing of the gradation signal from the digital decoder to the leftmost LAT1 in FIG. 1 starts, the time when writing of the gradation signal from the digital decoder to the rightmost LAT1 ends. The time interval until is one line period.
ＬＡＴ１群に対する階調信号の書き込みが終了した後、メモリ１群に書き込まれた階調信号は、シフトレジスタの動作タイミングに合わせて、ラッチパルス線にラッチパルスが流れ、ＬＡＴ２群に一斉に送出され、書き込まれる。
After the writing of the gradation signals to the LAT1 group is completed, the gradation signals written to the
階調信号をＬＡＴ２群に送出し終えたＬＡＴ１群には、ソース信号線側シフトレジスタからの信号により、再びデジタルデコーダに供給される階調信号の書き込みが順次行なわれる。 In the LAT1 group that has finished sending the gradation signals to the LAT2 group, the gradation signals supplied to the digital decoder are sequentially written again by the signal from the source signal line side shift register.
この２順目の１ライン期間中には、２順目の１ライン期間の開始に合わせてＬＡＴ２群に送出された階調信号に応じて、Ｄ／Ａ変換回路（デジタル／アナログ変換回路）によって階調電圧が選択される。 During the second-order one-line period, a D / A conversion circuit (digital / analog conversion circuit) responds to the gradation signal sent to the LAT2 group at the start of the second-order one-line period. A gradation voltage is selected.
選択された階調電圧は、１ライン期間の間対応するソース信号線に供給される。 The selected gradation voltage is supplied to the corresponding source signal line for one line period.
上述した動作を繰り返すことによって、液晶表示装置の画素部全体に映像が提供される。 By repeating the above-described operation, an image is provided to the entire pixel portion of the liquid crystal display device.
ただし、上述したようなデジタル階調の液晶表示装置の場合、実際にはＤ／Ａ変換回路の面積は、他の回路と比較してかなり大きく、近年望まれている液晶表示装置の小型化の妨げとなっている。 However, in the case of the above-described liquid crystal display device with digital gradation, the area of the D / A conversion circuit is actually considerably larger than that of other circuits. It is a hindrance.
また、近年扱う情報量の急激な増加に伴い、表示容量（表示解像度）の増大化および表示解像度の高精細化が図られてきた。しかし、表示容量の増加に伴いＤ／Ａ変換回路の数も増加していくことになり、駆動回路部の面積の縮小が切に望まれている。 In addition, with the rapid increase in the amount of information handled in recent years, an increase in display capacity (display resolution) and an increase in display resolution have been attempted. However, as the display capacity increases, the number of D / A conversion circuits also increases, and a reduction in the area of the drive circuit portion is strongly desired.
ここで、一般に用いられているコンピュータの表示解像度の例を、画素数と規格名とによって下記に示す。 Here, an example of a display resolution of a computer generally used is shown below by the number of pixels and the standard name.
画素数（横×縦） ： 規格名
６４０×４００ ： ＥＧＡ
６４０×４８０ ： ＶＧＡ
８００×６００ ： ＳＶＧＡ
１０２４×７６８ ： ＸＧＡ
１２８０×１０２４ ： ＳＸＧＡ
Number of pixels (horizontal x vertical): Standard name 640 x 400: EGA
640 × 480: VGA
800 × 600: SVGA
1024 × 768: XGA
1280 × 1024: SXGA
たとえば、ＸＧＡ規格（１０２４×７６８画素）を例に取った場合、上述した駆動回路では１０２４本の信号線に対してそれぞれにＤ／Ａコンバータが必要となる。 For example, when the XGA standard (1024 × 768 pixels) is taken as an example, the drive circuit described above requires a D / A converter for each of 1024 signal lines.
また、最近では、パーソナルコンピュータの分野においても、ディスプレイ上で性格の異なる複数の表示を行うソフトウェアが普及しているため、ＶＧＡやＳＶＧＡ規格よりも、さらに表示解像度の高いＸＧＡやＳＸＧＡ規格に対応する表示装置へと移行してきている。 Recently, in the field of personal computers, software for displaying a plurality of displays with different personalities on the display has become widespread, so that it corresponds to the XGA and SXGA standards with higher display resolution than the VGA and SVGA standards. Transition to display devices.
さらに、上記の表示解像度の高い液晶表示装置が、パーソナルコンピュータにおけるデータ信号の表示以外にテレビジョン信号の表示にも用いられるようになってきた。 Further, the liquid crystal display device having a high display resolution has been used for displaying a television signal in addition to displaying a data signal in a personal computer.
近年、ハイビジョンＴＶ（ＨＤＴＶ）やクリアビジョン（ＥＤＴＶ）などの様に美しい画質を表現するために、従来のテレビと比較すると一画面の画像データは数倍多くなってきている。また、大画面化により、見やすさの向上や、１つの表示装置に複数の画像を表示することが可能になるため、ますます大画面かつ高階調が必要となってきている。 In recent years, in order to express beautiful image quality such as high-definition TV (HDTV) and clear vision (EDTV), image data on one screen has increased several times compared to a conventional television. In addition, with the increase in screen size, it becomes possible to improve visibility and display a plurality of images on one display device, so that a larger screen and higher gradation are required.
また、将来のデジタル放送対応のＴＶ（ＡＴＶ）の表示解像度の規格としては、１９２０×１０８０画素が有力であり、駆動回路部の面積縮小が早急に要求されている。 Further, as a display resolution standard of a future TV (ATV) compatible with digital broadcasting, 1920 × 1080 pixels is prominent, and area reduction of the drive circuit portion is urgently required.
しかし、上述したように、Ｄ／Ａ変換回路の占有面積が大きいので、画素数の増加するに従って、駆動回路部の面積は格段に大きくなり、このことが液晶表示装置の小型化の妨げとなっている。 However, as described above, since the area occupied by the D / A conversion circuit is large, the area of the drive circuit section becomes significantly larger as the number of pixels increases, which hinders downsizing of the liquid crystal display device. ing.
そこで本発明は上述したような問題に鑑みてなされたものであり、Ｄ／Ａ変換回路が駆動回路部に閉める面積を減少させ、小型の半導体表示装置、特に液晶表示装置を提供するものである。 Accordingly, the present invention has been made in view of the above-described problems, and provides a small semiconductor display device, particularly a liquid crystal display device, by reducing the area where the D / A conversion circuit is closed to the drive circuit portion. .
本発明のある実施態様によると、
複数のＤ／Ａ変換回路を有するＤ／Ａ変換回路部を備えた半導体表示装置であって、
前記複数のＤ／Ａ変換回路の各々が、記憶回路から供給されるデジタル階調信号を順次アナログ変換する半導体表示装置が提供される。このことによって上記目的が達成される。
According to an embodiment of the present invention,
A semiconductor display device including a D / A conversion circuit unit having a plurality of D / A conversion circuits,
There is provided a semiconductor display device in which each of the plurality of D / A conversion circuits sequentially converts a digital gradation signal supplied from a storage circuit into an analog signal. This achieves the above object.
前記記憶回路は、複数のラッチ回路を含んでいてもよい。 The memory circuit may include a plurality of latch circuits.
また、本発明のある実施態様によると、
ｍ個のｘビットデジタル階調信号（ｍ、ｘは自然数）を記憶する記憶回路と、前記記憶回路から供給される前記ｍ個のｘビットデジタル階調信号をアナログ変換し、ｍ本のソース信号線へアナログ信号を供給するＤ／Ａ変換回路部と、
を備えた半導体表示装置であって、
前記Ｄ／Ａ変換回路部は、ｎ個のＤ／Ａ変換回路（ｎは自然数）を有し、
前記ｎ個のＤ／Ａ変換回路の各々は、ｍ／ｎ個のｘビットデジタル階調信号を順にアナログ変換し、対応するｍ／ｎ本の前記ソース信号線に供給する半導体表示装置が提供される。このことによって上記目的が達成される。
Also, according to an embodiment of the present invention,
A memory circuit for storing m x-bit digital gradation signals (m and x are natural numbers), and analog conversion of the m x-bit digital gradation signals supplied from the storage circuit to generate m source signals A D / A conversion circuit for supplying an analog signal to the line;
A semiconductor display device comprising:
The D / A conversion circuit unit has n D / A conversion circuits (n is a natural number),
Each of the n D / A conversion circuits is provided with a semiconductor display device that sequentially converts m / n x-bit digital gradation signals to analog and supplies them to the corresponding m / n source signal lines. The This achieves the above object.
前記記憶回路は、複数のラッチ回路を含んでいてもよい。 The memory circuit may include a plurality of latch circuits.
また、本発明のある実施態様によると、
１ライン分ｍ個のｘビットデジタル階調信号（ｍ、ｘは自然数）を記憶するステップと、
ｎ個の各Ｄ／Ａ変換回路（ｎは自然数）の各々が、１ライン期間にｍ／ｎ個の前記ｘビットデジタル階調信号を順にアナログ変換し、対応するｍ／ｎ本のソース信号線に送出するステップと、
を含む半導体表示装置の駆動方法が提供される。このことによって上記目的が達成される。
Also, according to an embodiment of the present invention,
Storing m x-bit digital gradation signals (m and x are natural numbers) for one line;
Each of the n D / A conversion circuits (n is a natural number) sequentially converts the m / n x-bit digital gradation signals into analog in one line period, and corresponding m / n source signal lines. Sending to
A method for driving a semiconductor display device is provided. This achieves the above object.
また、本発明のある実施態様によると、
シフトレジスタからのタイミング信号によってｍ個のｘビットデジタル階調信号（ｍ、ｘは自然数）をサンプリングし、記憶するステップと、
ｎ個のＤ／Ａ変換回路（ｎは自然数）が、ｍ／ｎ個の前記ｘビットデジタル階調信号を順次アナログ変換し、対応するｍ／ｎ本のソース信号線へ階調電圧を送出するステップと、
を含む半導体表示装置の駆動方法が提供される。このことによって上記目的が達成される。
Also, according to an embodiment of the present invention,
Sampling and storing m x-bit digital gradation signals (m and x are natural numbers) in accordance with a timing signal from the shift register;
n D / A conversion circuits (n is a natural number) sequentially convert m / n x-bit digital gradation signals to analog and send gradation voltages to corresponding m / n source signal lines. Steps,
A method for driving a semiconductor display device is provided. This achieves the above object.
本発明の半導体表示装置は、その駆動回路の中でも大きな面積を占めるＤ／Ａ変換回路の数を従来よりも大幅に少なくすることができるので、半導体表示装置の小型化が実現できる。 In the semiconductor display device of the present invention, since the number of D / A conversion circuits occupying a large area in the drive circuit can be significantly reduced as compared with the conventional one, the semiconductor display device can be downsized.
本実施例では、ソース信号線側の駆動回路（ドライバ）において、ソース信号線４本毎に１つのＤ／Ａ変換回路を設けることによって、駆動回路内のＤ／Ａ変換回路の占める面積の減少を図ることができる。 In this embodiment, in the drive circuit (driver) on the source signal line side, one D / A conversion circuit is provided for every four source signal lines, thereby reducing the area occupied by the D / A conversion circuit in the drive circuit. Can be achieved.
本実施例では、１９２０×１０８０の表示解像度を有する液晶表示装置を例にとって説明する。図２を参照する。図２には、本実施例の液晶表示装置の概略図が示されている。２０１はソース信号線側シフトレジスタ、２０２はアドレスデコーダでありラッチ回路２０３（ＬＡＴ１，０〜ＬＡＴ１，１９１９）にデジタル階調信号を供給する。なお、本実施例では、４ビットのデジタル階調の駆動回路を例に挙げているが、本発明はこれに限定されるものではなく、６ビット、８ビット、あるいはそれ以外のデジタル階調駆動回路に適用され得る。
In this embodiment, a liquid crystal display device having a display resolution of 1920 × 1080 will be described as an example. Please refer to FIG. FIG. 2 shows a schematic diagram of the liquid crystal display device of this embodiment. A source signal line
２０４はラッチ回路（ＬＡＴ２，０〜ＬＡＴ２，１９１９）であり、ラッチパルス線２０５からのラッチパルスに基づきＬＡＴ１群ＬＡＴ１，０〜ＬＡＴ１，１９１９から一斉に送出されたデータを記憶する。信号線２０６は、ＬＡＴ２群ＬＡＴ２，０〜ＬＡＴ２，１９１９からの階調信号を下段に供給する。本実施例では、４ビットのデジタル階調信号を扱うので、信号線２０６は各ＬＡＴ２から４本ずつ出ていることになる。なお、信号線２０６には順に符号が付けられるが、図２では省略している。
図１４は、図２においてＬＡＴ２からソース信号線２１１までの回路を図２の一番左のＤ／Ａ変換回路２０８に注目て示したものである。信号線２０６には、Ｌ０，０〜Ｌ３，３の符号が付けられているのがわかる。信号線２０６を示す符号Ｌａ，ｂにおいては、ａはＬＡＴ２の番号、ｂは０〜３に従って上位ビット〜下位ビットを示すものとする。
FIG. 14 shows the circuit from LAT2 to the
同様に、全ての信号線にＬ０，０〜Ｌ１９１９，３の符号が付けられている。 Similarly, symbols L0, 0 to L1919, 3 are assigned to all signal lines.
２０７で示されている部分（破線部）は、Ｄ／Ａ変換部であり、Ｄ／Ａ変換回路２０８、スイッチ回路２０９（破線部）、およびスイッチ回路２１０（破線部）を備えている。２１１はソース信号線であり、Ｓ０〜Ｓ１９１９の符号が付けられている。
A portion indicated by 207 (broken line portion) is a D / A conversion portion, and includes a D /
Ｄ／Ａ変換部２０７において、Ｄ／Ａ変換回路２０８は、ＬＡＴ２の４個毎（つまりＬＡＴ２群ＬＡＴ２，０〜ＬＡＴ２，１９１９に接続されている信号線Ｌ０，０〜Ｌ１９１９，３の１６本毎）に、かつソース信号線Ｓ０〜Ｓ１９１９の４本毎に１つ設けられている。従って、本実施例では、４８０個（＝１９２０／４）のＤ／Ａ変換回路２０８が設けられていることになる。図２において最も左側のＤ／Ａ変換回路２０８に接続されているスイッチ回路２０９はそれぞれ、４つのＬＡＴ２のうちの１つのＬＡＴ２からのビット信号を順次選択していく。スイッチ回路２１０は、Ｓ０〜Ｓ３のうちの１つを選択する。
In the D /
２１２はゲイト信号線側シフトレジスタであり、走査線２１３に走査信号を供給する。また、２１４は画素ＴＦＴであり、電極、液晶材料などと共に画素を構成する。
A gate signal line
次に、本実施例の半導体表示装置の動作について説明する。 Next, the operation of the semiconductor display device of this embodiment will be described.
まず、ソース信号線側シフトレジスタ２０１からのタイミング信号によって、ＬＡＴ１群に順次デジタルデコーダ２０２からデジタル階調信号が書き込まれる。
First, digital gradation signals are sequentially written from the
ＬＡＴ１群に対するデジタル階調信号の書き込みが一通り終了するまでの時間が、１ライン期間である。すなわち、図１の一番左側のＬＡＴ１，０に対してデジタルデコーダからの階調信号の書き込みが開始される時点から、一番右側のＬＡＴ１，１９１９に対してデジタルデコーダからの階調信号の書き込みが終了する時点までの時間間隔が１ライン期間である。 The time until the writing of the digital gradation signals to the LAT1 group is completed is one line period. That is, the gradation signal is written from the digital decoder to the rightmost LAT1, 1919 from the time when the writing of the gradation signal from the digital decoder is started to the leftmost LAT1,0 in FIG. The time interval until the end of is one line period.
ＬＡＴ１群に対する階調信号の書き込みが終了した後、ＬＡＴ１群に書き込まれた階調信号は、ラッチパルス線２０５に供給されるラッチパルスに合わせてＬＡＴ２群に一斉に送出される。ＬＡＴ２群は階調信号を記憶し、信号線２０６に階
After the gradation signal writing to the LAT1 group is completed, the gradation signals written to the LAT1 group are sent all at once to the LAT2 group in accordance with the latch pulse supplied to the
階調信号をＬＡＴ２群に送出し終えたＬＡＴ１群には、ソース信号線側シフトレジスタ２０１からの信号により、再びデジタルデコーダ２０２に供給される階調信号の書き込みが順次行なわれる。
In the LAT1 group that has finished sending the gradation signals to the LAT2 group, the gradation signals supplied to the
次に、信号線２０６に供給される階調信号が順次Ｄ／Ａ変換回路部２０７によって階調電圧に変換され、ソース信号線Ｓ０〜Ｓ１９１９に送出されるまでの動作を、図２において最も左側にあるスイッチ回路２０９、Ｄ／Ａ変換回路２０８、およびスイッチ回路２１０を例にとって説明する。
Next, the operation until the grayscale signal supplied to the
再び図１４を参照する。ＬＡＴ１群に再び階調信号が順次書き込まれている１ライン期間の間、Ｄ／Ａ変換部２０７は、１ライン期間を４分割して、スイッチ回路２０９の４つのスイッチを信号線Ｌ０，０〜Ｌ０，３、Ｌ１，０〜Ｌ１，３、Ｌ２，０〜Ｌ２，３、Ｌ３，０〜Ｌ３，３へと順次接続していき、かつスイッチ回路２１０をＳ０〜Ｓ３へと順次接続していく。つまり、最初の４分の１ライン期間の間、スイッチ回路２０９の４つのスイッチはＬＡＴ２，０からのＬ０，０〜Ｌ０，３を同時に選択し、かつスイッチ回路２１０はＳ０を選択する。この間ＬＡＴ２，０に供給される階調信号は、４ビット同時にＤ／Ａ変換回路２０８に入力され、Ｄ／Ａ変換回路２０８によってアナログ変換された後、階調電圧となってＳ０に送出される。一方、この間ＬＡＴ２，１〜ＬＡＴ２，３からの信号線Ｌ１，０〜Ｌ３，３には階調信号が供給され続けているが、スイッチ回路２０９はＬ１，０〜Ｌ３，３を選択しない。またこの間スイッチ回路２１０はＳ１〜Ｓ３を選択しない。
Refer to FIG. 14 again. During one line period in which gradation signals are sequentially written again in the LAT1 group, the D /
次に、次の４分の１ライン期間の間、スイッチ回路２０９の４つのスイッチはＬＡＴ２，１からのＬ１，０〜Ｌ１，３を同時に選択し、かつスイッチ回路２１０はＳ１を選択する。この間ＬＡＴ２，１に供給される階調信号は、Ｄ／Ａ変換回路２０８によって階調電圧に変換された後、Ｓ１に送出される。一方、この間ＬＡＴ２，０、ＬＡＴ２，２、およびＬＡＴ２，３からの信号線Ｌ０，０〜Ｌ０，３、Ｌ２，０〜Ｌ２，３、およびＬ３，０〜Ｌ３，３には階調信号が供給され続けているが、スイッチ回路２０９は、Ｌ０，０〜Ｌ０，３、Ｌ２，０〜Ｌ２，３、およびＬ３，０〜Ｌ３，３を選択しない。またこの間スイッチ回路２１０はＳ０、Ｓ２、およびＳ３を選択しない。
Next, during the next quarter line period, the four switches of the
さらに、次の４分の１ライン期間の間、スイッチ回路２０９の４つのスイッチはＬＡＴ２，２からのＬ２，０〜Ｌ２，３を同時に選択し、かつスイッチ回路２１０はＳ２を選択する。この間ＬＡＴ２，２に供給される階調信号は、Ｄ／Ａ変換回路２０８によって階調電圧に変換された後、Ｓ２に送出される。一方、この間ＬＡＴ２，０、ＬＡＴ２，１、およびＬＡＴ２，３からの信号線Ｌ０，０〜Ｌ０，３、Ｌ１，０〜Ｌ１，３、およびＬ３，０〜Ｌ３，３には階調信号が供給され続けているが、スイッチ回路２０９は、Ｌ０，０〜Ｌ０，３、Ｌ１，０〜Ｌ１，３、およびＬ３，０〜Ｌ３，３を選択しない。またこの間スイッチ回路２１０はＳ０、Ｓ１、およびＳ３を選択しない。
Furthermore, during the next quarter line period, the four switches of the
さらに、次の４分の１ライン期間の間（つまり１ライン期間の最後の４分の１ライン期間の間）、スイッチ回路２０９の４つのスイッチはＬＡＴ２，３からのＬ３，０〜Ｌ３，３を同時に選択し、かつスイッチ回路２１０はＳ３を選択する。この間ＬＡＴ２，３に供給される階調信号は、Ｄ／Ａ変換回路２０８によって階調電圧に変換された後、Ｓ３に送出される。一方、この間ＬＡＴ２，０〜ＬＡＴ２，２からの信号線Ｌ０，０〜Ｌ０，３、Ｌ１，０〜Ｌ１，３、およびＬ２，０〜Ｌ２，３には階調信号が供給され続けているが、スイッチ回路２０９は、Ｌ０，０〜Ｌ０，３、Ｌ１，０〜Ｌ１，３、およびＬ２，０〜Ｌ２，３を選択しない。またこの間スイッチ回路２１０はＳ０〜Ｓ２を選択しない。
Further, during the next quarter line period (ie, during the last quarter line period of one line period), the four switches of the
上述した動作によって、ソース信号線Ｓ０〜Ｓ３には、４分の１ライン期間ずつ順に階調電圧が送出される。このソース信号線に送出される階調電圧と、ゲイト信号線側シフトレジスタ２１２から走査線２１３に供給される走査信号とによって、画素ＴＦＴに順次電圧が印加され、画素がスイッチングされる。
Through the above-described operation, the gradation voltages are sequentially sent to the source signal lines S0 to S3 for each quarter line period. A voltage is sequentially applied to the pixel TFT by the gradation voltage sent to the source signal line and the scanning signal supplied from the gate signal line
上述した動作が全てのＬＡＴ２，０〜ＬＡＴ２，１９１９の４個ごとについて同時に行われる。 The above-described operation is performed simultaneously for all four of LAT2, 0 to LAT2, 1919.
１ライン期間のソース信号線への階調電圧の送出が終了する時、ＬＡＴ１群への新たな階調信号の書き込みが終了するので、ラッチパルス線２０５からのラッチパルスによって、ＬＡＴ１群に書き込まれた階調信号が再び一斉にＬＡＴ２群に送出される。ＬＡＴ２群は新たな階調信号を記憶し、信号線２０６に階調信号を供給し続ける。
When the transmission of the gradation voltage to the source signal line in one line period is completed, the writing of a new gradation signal to the LAT1 group is completed, so that the data is written to the LAT1 group by the latch pulse from the
そして、上述したスイッチング回路２０９およびスイッチング回路２１０による信号線２０６のＬ０，０〜Ｌ３，３およびソース信号線Ｓ０〜１９１９の選択が開始される。
Then, selection of L0, 0 to L3, 3 of the
図３には、ソース信号線Ｓ０〜Ｓ１９１９に送出されるデータのタイミングが示されている。なお実際には、ソース信号線Ｓ０〜Ｓ１９１９にはアナログ階調電圧が印加されているが、図３においては、階調電圧が供給されるタイミングのみが示されている。 FIG. 3 shows the timing of data sent to the source signal lines S0 to S1919. Actually, the analog gradation voltage is applied to the source signal lines S0 to S1919, but FIG. 3 shows only the timing at which the gradation voltage is supplied.
上記の動作が、全ての選択された走査線について行われ、１画面の画像が作成される。この１画面の作成が１秒間に６０回行われる。 The above operation is performed for all selected scanning lines, and an image of one screen is created. One screen is created 60 times per second.
ここで、図４を参照し、Ｄ／Ａ変換部２０７の回路構成を説明する。図４においては、説明の便宜上、図２において一番左側のスイッチング回路２０９、Ｄ／Ａ変換回路２０８、およびスイッチング回路２１０のみが示されているが、これらと同様の構成を有する回路が４８０個設けられている。また、説明の便宜上、スイッチ回路２０９は論理回路記号で示されている。また、Ｄ／Ａ変換回路２０８には、公知のＤ／Ａ変換回路が用いられ得るので、ここでは省略する。
Here, the circuit configuration of the D /
スイッチ回路２０９は、４本の信号線ＬＳ０〜ＬＳ３、１６個の２入力ＮＡＮＤ回路（Ｎ０〜Ｎ１５）、および４つの４入力ＮＡＮＤ回路（４ｉｎＮ０〜４ｉｎＮ３）を含む。また、スイッチ回路２１０は、８本の信号線ＳＳ０〜ＳＳ３および反転ＳＳ０〜反転ＳＳ３、ならびにＮチャネル型ＴＦＴおよびＰチャネル型ＴＦＴで構成されている４つのアナログスイッチ（ＡＳＷ０〜ＡＳＷ３）を含む。なお、信号線反転ＳＳ０〜反転ＳＳ３には信号線ＳＳ０〜ＳＳ３に送出される信号の反転信号が送出される。
The
図４に示されるように、ＬＡＴ２群からの信号線Ｌ０，０〜Ｌ３，３と、信号線ＬＳ０〜ＬＳ３とが、それぞれ２入力ＮＡＮＤ（Ｎ０〜Ｎ１５）に入力している。これら１６個の２入力ＮＡＮＤの出力が、４つの４入力ＮＡＮＤ（４ｉｎＮ０〜４ｉｎＮ３）に入力している。 As shown in FIG. 4, the signal lines L0,0 to L3,3 from the LAT2 group and the signal lines LS0 to LS3 are input to the two-input NANDs (N0 to N15), respectively. The outputs of these 16 2-input NANDs are input to four 4-input NANDs (4 in N0 to 4 in N3).
４つの４入力ＮＡＮＤの出力は、Ｄ／Ａ変換回路２０８に入力される。
The outputs of the four 4-input NANDs are input to the D /
Ｄ／Ａ変換回路２０８からの出力は、４つのアナログスイッチ（ＡＳＷ０〜ＡＳＷ３）に入力される。４つのアナログスイッチは、信号線ＳＳ０〜ＳＳ３および反転ＳＳ０〜反転ＳＳ３からの信号によって制御される。
The output from the D /
上記のような構成が全てのＬＡＴ２（ＬＡＴ２，０〜ＬＡＴ２，１９１９）の４個毎に設けられている。 The above-described configuration is provided for every four LAT2s (LAT2, 0 to LAT2, 1919).
図５には、各信号線に入力される信号のタイミングチャートが示されている。ＬＡＴ２群（ＬＡＴ２，０〜ＬＡＴ２，１９１９）には、４ビットのデジタル階調信号が入力される。ＬＡＴ２群に入力される階調信号は、１ライン期間ごとに新しい階調信号に書き換えられる。 FIG. 5 shows a timing chart of signals input to each signal line. A 4-bit digital gradation signal is input to the LAT2 group (LAT2, 0 to LAT2, 1919). The gradation signal input to the LAT2 group is rewritten with a new gradation signal every line period.
ＬＳ０〜ＬＳ３に、４分の１ライン期間ずつ順にＨｉの信号が入力されるので、ＬＡＴ２群に供給される４ビットのデジタル階調信号が、４分の１ライン期間ずつ順にＤ／Ａ変換回路２０８に入力されることになる。 Since Hi signals are sequentially input to LS0 to LS3 for each quarter line period, the 4-bit digital gradation signals supplied to the LAT2 group are sequentially converted to D / A conversion circuits for each quarter line period. 208 is input.
Ｄ／Ａ変換回路２０８に入力されるデジタル階調信号は、アナログ変換され、階調電圧となって下段のアナログスイッチＡＳＷ０〜ＡＳＷ３に入力される。アナログスイッチＡＳＷ０〜ＡＳＷ３は、信号線ＳＳ０〜ＳＳ３およびその反転信号線ＳＳ０〜ＳＳ３によって制御される。アナログスイッチＡＳＷ０〜ＡＳＷ３を順に開くことによって、ソース信号線Ｓ０〜Ｓ３に４分の１ライン期間ずつ順に階調電圧を供給する。
The digital gradation signal input to the D /
以上の動作が全てのＬＡＴ２群からの階調信号について行われ、全ての対応するソース信号線に階調電圧が送出される。なお実際には、ソース信号線Ｓ０〜Ｓ１９１９にはアナログ階調電圧が印加されているが、図３においては、階調電圧が供給されるタイミングのみが示されている。 The above operation is performed for the gradation signals from all the LAT2 groups, and gradation voltages are sent to all corresponding source signal lines. Actually, the analog gradation voltage is applied to the source signal lines S0 to S1919, but FIG. 3 shows only the timing at which the gradation voltage is supplied.
このようにして、１ライン分の画素ＴＦＴの点灯が行われる。そして、以上の動作が全ての選択された走査線（１０８０本）について行われ、１画面（１フレーム）の画像が作成される。この１画面の作成が１秒間に６０回行われる。 In this way, the pixel TFTs for one line are turned on. Then, the above operation is performed on all selected scanning lines (1080 lines), and an image of one screen (one frame) is created. One screen is created 60 times per second.
本実施例では、１画面の作成が１秒間に６０回行われるので、１フレーム期間は、１／６０＝１６．７ｍｓｅｃである。また、１ライン期間は、１／６０／１０８０＝１５．４μｓｅｃとなり、各画素を駆動する期間は、１／６０／１０８０／４＝３．８６μｓｅｃである。このような高速駆動を実現できる画素ＴＦＴに要求される特性としては、キャリア移動度３０ｃｍ2 ／Ｖｓ以上である。以下の実施例２では、このような高性能なＴＦＴを実現することができる、半導体装置の製造方法を示す。 In this embodiment, since one screen is created 60 times per second, one frame period is 1/60 = 16.7 msec. One line period is 1/60/1080 = 15.4 μsec, and the period for driving each pixel is 1/60/1080/4 = 3.86 μsec. A characteristic required for the pixel TFT capable of realizing such high-speed driving is a carrier mobility of 30 cm 2 / Vs or more. In Example 2 below, a method of manufacturing a semiconductor device capable of realizing such a high-performance TFT will be described.
本実施例の駆動回路によると、駆動回路の中でも大きな面積を占めるＤ／Ａ変換回路の数を従来の４分の１にすることができるので、スイッチ回路分の増加を考慮しても、半導体表示装置の小型化が実現できる。 According to the drive circuit of this embodiment, the number of D / A conversion circuits occupying a large area in the drive circuit can be reduced to a quarter of the conventional one. Miniaturization of the display device can be realized.
なお、本実施例では、Ｄ／Ａ変換回路の数を従来の４分の１としたが、本発明は、Ｄ／Ａ変換回路の数をこれ以外の数にする事も出来る。たとえば、ソース信号線８本につき１つのＤ／Ａ変換回路を割り当てた場合、本実施例の半導体表示装置ではＤ／Ａ変換回路の数は２４０個となり、駆動回路のさらなる面積縮小が実現される。このように、何本のソース信号線につき１つのＤ／Ａ変換回路を割り当てるかは、本実施例に限定されるものではない。 In this embodiment, the number of D / A conversion circuits is ¼ that of the conventional one. However, in the present invention, the number of D / A conversion circuits can be changed to other numbers. For example, when one D / A conversion circuit is assigned to eight source signal lines, the number of D / A conversion circuits is 240 in the semiconductor display device of this embodiment, and the area of the drive circuit can be further reduced. . Thus, the number of source signal lines to which one D / A conversion circuit is assigned is not limited to the present embodiment.
よって、本発明の半導体表示装置が、ｍ本のソース信号線（ｍは自然数）を有する場合（言い換えると、画素数（横×縦）が、ｍ×任意である場合）、１ライン分としてはｍ個のｘビットデジタル階調信号（ｘは自然数）が供給される。この場合、本発明の半導体表示装置が、ｎ個のＤ／Ａ変換回路（ｎは自然数）を有するＤ／Ａ変換回路部備えているとすると、各Ｄ／Ａ変換回路は、ｍ／ｎ個のデジタル階調信号を順次アナログ変換し、対応するｍ／ｎ本のソース線へアナログ信号を順次供給することになる。なお、デジタル階調信号のビット数に応じたＤ／Ａ変換回路を用いてやればよい。 Therefore, when the semiconductor display device of the present invention has m source signal lines (m is a natural number) (in other words, when the number of pixels (horizontal × vertical) is m × arbitrary), m x-bit digital gradation signals (x is a natural number) are supplied. In this case, if the semiconductor display device of the present invention includes a D / A conversion circuit unit having n D / A conversion circuits (n is a natural number), each D / A conversion circuit includes m / n pieces. Are sequentially converted into analog signals, and analog signals are sequentially supplied to the corresponding m / n source lines. Note that a D / A conversion circuit corresponding to the number of bits of the digital gradation signal may be used.
本実施例では、実施例１で用いた駆動回路を有する液晶表示装置の作製工程について説明する。
In this embodiment, a manufacturing process of a liquid crystal display device including the driver circuit used in
本実施例では絶縁表面を有する基板上に複数のＴＦＴを形成し、画素マトリクス回路と駆動回路を含む周辺回路とをモノリシックに構成する例を図６〜図９に示す。なお、本実施例では駆動回路等の周辺回路の例として、基本回路であるＣＭＯＳ回路を示す。また、本実施例では、Ｐチャンネル型ＴＦＴとＮチャンネル型ＴＦＴとがそれぞれ１つのゲイト電極を備えている場合にについて、その作製工程を説明するが、ダブルゲイト型のような複数のゲイト電極を備えたＴＦＴによるＣＭＯＳ回路も同様に作製することができる。 In this embodiment, an example in which a plurality of TFTs are formed on a substrate having an insulating surface and a pixel matrix circuit and a peripheral circuit including a driver circuit are configured monolithically is shown in FIGS. In this embodiment, a CMOS circuit which is a basic circuit is shown as an example of a peripheral circuit such as a drive circuit. In this embodiment, the manufacturing process will be described in the case where each of the P-channel TFT and the N-channel TFT includes one gate electrode. However, a plurality of gate electrodes such as a double gate type are described. A CMOS circuit using the provided TFT can be manufactured in the same manner.
図６を参照する。まず、絶縁表面を有する基板として石英基板６０１を準備する。石英基板の代わりに熱酸化膜を形成したシリコン基板を用いることもできる。また、石英基板上に一旦非晶質珪素膜を形成し、それを完全に熱酸化して絶縁膜とする様な方法をとっても良い。さらに、絶縁膜として窒化珪素膜を形成した石英基板、セラミックス基板またはシリコン基板を用いても良い。
Please refer to FIG. First, a
６０２は非晶質珪素膜であり、最終的な膜厚（熱酸化後の膜減りを考慮した膜厚）が１０〜７５ｎｍ（好ましくは１５〜４５ｎｍ）となる様に調節する。なお、成膜に際して膜中の不純物濃度の管理を徹底的に行うことは重要である。
なお、非晶質珪素膜の成膜に際して膜中の不純物濃度の管理を徹底的に行うことが重要である。本実施例の場合、非晶質珪素膜６０２中では結晶化を阻害する不純物であるＣ（炭素）及びＮ（窒素）の濃度はいずれも５×１０18ａｔｏｍｓ／ｃｍ3 未満（代表的には５×１０17ａｔｏｍｓ／ｃｍ3 以下、好ましくは２×１０17ａｔｏｍｓ／ｃｍ3 以下）、Ｏ（酸素）は１．５×１０19ａｔｏｍｓ／ｃｍ3 未満（代表的には１×１０18ａｔｏｍｓ／ｃｍ3 以下、好ましくは５×１０17ａｔｏｍｓ／ｃｍ3 以下）となる様に管理する。なぜならば各不純物がこれ以上の濃度で存在すると、後の結晶化の際に悪影響を及ぼし、結晶化後の膜質を低下させる原因となるからである。本明細書中において膜中の上記の不純物元素濃度は、ＳＩＭＳ（質量２次イオン分析）の測定結果における最小値で定義される。
It is important to thoroughly control the impurity concentration in the film when forming the amorphous silicon film. In this embodiment, the concentrations of C (carbon) and N (nitrogen) which are impurities that inhibit crystallization in the
上記構成を得るため、本実施例で用いる減圧熱ＣＶＤ炉は定期的にドライクリーニングを行い、成膜室の清浄化を図っておくことが望ましい。ドライクリーニングは、２００〜４００℃程度に加熱した炉内に１００〜３００ｓｃｃｍのＣｌＦ3 （フッ化塩素）ガスを流し、熱分解によって生成したフッ素によって成膜室のクリーニングを行えば良い。 In order to obtain the above-described configuration, it is desirable that the low-pressure thermal CVD furnace used in this embodiment periodically perform dry cleaning to clean the film formation chamber. The dry cleaning may be performed by flowing a ClF 3 (chlorine fluoride) gas of 100 to 300 sccm into a furnace heated to about 200 to 400 ° C. and cleaning the film formation chamber with fluorine generated by thermal decomposition.
なお、本発明者らの知見によれば炉内温度３００℃とし、ＣｌＦ3 （フッ化塩素）ガスの流量を３００ｓｃｃｍとした場合、約２μｍ厚の付着物（主に珪素を主成分する）を４時間で完全に除去することができる。 According to the knowledge of the present inventors, when the furnace temperature is set to 300 ° C. and the flow rate of ClF 3 (chlorine fluoride) gas is set to 300 sccm, deposits having a thickness of about 2 μm (mainly composed mainly of silicon) are formed. It can be completely removed in 4 hours.
また、非晶質珪素膜６０２中の水素濃度も非常に重要なパラメータであり、水素含有量を低く抑えた方が結晶性の良い膜が得られる様である。そのため、非晶質珪素膜６０２の成膜は減圧熱ＣＶＤ法であることが好ましい。なお、成膜条件を最適化することでプラズマＣＶＤ法を用いることも可能である。
Further, the hydrogen concentration in the
次に、非晶質珪素膜６０２の結晶化工程を行う。結晶化の手段としては特開平７−１３０６５２号公報記載の技術を用いる。同公報の実施例１および実施例２のどちらの手段でも良いが、本実施例では、同広報の実施例２に記載した技術内容（特開平８−７８３２９号公報に詳しい）を利用するのが好ましい。
Next, a crystallization process of the
特開平８−７８３２９号公報記載の技術は、まず触媒元素の添加領域を選択するマスク絶縁膜６０３を形成する。マスク絶縁膜６０３は触媒元素を添加するために複数箇所の開口部を有している。この開口部の位置によって結晶領域の位置を決定することができる。
In the technique described in Japanese Patent Laid-Open No. 8-78329, first, a
そして、非晶質珪素膜の結晶化を助長する触媒元素としてニッケル（Ｎｉ）を含有した溶液をスピンコート法により塗布し、Ｎｉ含有層６０４を形成する。なお、触媒元素としてはニッケル以外にも、コバルト（Ｃｏ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、ゲルマニウム（Ｇｅ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）等を用いることができる（図６（Ａ））。
Then, a solution containing nickel (Ni) as a catalyst element that promotes crystallization of the amorphous silicon film is applied by a spin coating method to form a Ni-containing
また、上記触媒元素の添加工程は、レジストマスクを利用したイオン注入法またはプラズマドーピング法を用いることもできる。この場合、添加領域の占有面積の低減、横成長領域の成長距離の制御が容易となるので、微細化した回路を構成する際に有効な技術となる。 The catalyst element addition step may be performed by an ion implantation method or a plasma doping method using a resist mask. In this case, since the occupied area of the added region can be reduced and the growth distance of the lateral growth region can be easily controlled, this is an effective technique for configuring a miniaturized circuit.
次に、触媒元素の添加工程が終了したら、４５０℃で１時間程度の水素出しの後、不活性雰囲気、水素雰囲気または酸素雰囲気中において５００〜７００℃（代表的には５５０〜６５０℃）の温度で４〜２４時間の加熱処理を加えて非晶質珪素膜６０２の結晶化を行う。本実施例では窒素雰囲気で５７０℃で１４時間の加熱処理を行う。
Next, after the catalyst element addition step is completed, after dehydrogenation at 450 ° C. for about 1 hour, 500 to 700 ° C. (typically 550 to 650 ° C.) in an inert atmosphere, hydrogen atmosphere or oxygen atmosphere. The
この時、非晶質珪素膜６０２の結晶化はニッケルを添加した領域６０５および６０６で発生した核から優先的に進行し、基板６０１の基板面に対してほぼ平行に成長した結晶領域６０７および６０８が形成される。この結晶領域６０７および６０８を横成長領域と呼ぶ。横成長領域は比較的揃った状態で個々の結晶が集合しているため、全体的な結晶性に優れるという利点がある（図６（Ｂ））。
At this time, the crystallization of the
なお、上述の特開平７−１３０６５２号公報の実施例１に記載された技術を用いた場合も微視的には横成長領域と呼びうる領域が形成されている。しかしながら、核発生が面内において不均一に起こるので結晶粒界の制御性の面で難がある。 Even when the technique described in Example 1 of the above-mentioned Japanese Patent Laid-Open No. 7-130652 is used, a region that can be microscopically referred to as a lateral growth region is formed. However, since nucleation occurs non-uniformly in the plane, there is a difficulty in controlling the grain boundary.
結晶化のための加熱処理が終了したら、マスク絶縁膜６０３を除去してパターニングを行い、横成長領域６０７および６０８でなる島状半導体層（活性層）６０９、６１０、および６１１を形成する（図６（Ｃ））。
When the heat treatment for crystallization is completed, the
ここで６０９はＣＭＯＳ回路を構成するＮ型ＴＦＴの活性層、６１０はＣＭＯＳ回路を構成するＰ型ＴＦＴの活性層、６１１は画素マトリクス回路を構成するＮ型ＴＦＴ（画素ＴＦＴ）の活性層である。 Here, 609 is an active layer of an N-type TFT constituting a CMOS circuit, 610 is an active layer of a P-type TFT constituting a CMOS circuit, and 611 is an active layer of an N-type TFT (pixel TFT) constituting a pixel matrix circuit. .
活性層６０９、６１０、および６１１を形成したら、その上に珪素を含む絶縁膜でなるゲイト絶縁膜６１２を成膜する。
After the
そして、次に図６（Ｄ）に示す様に触媒元素（ニッケル）を除去または低減するための加熱処理（触媒元素のゲッタリングプロセス）を行う。この加熱処理は処理雰囲気中にハロゲン元素を含ませ、ハロゲン元素による金属元素のゲッタリング効果を利用するものである。 Then, as shown in FIG. 6D, heat treatment (catalyst element gettering process) for removing or reducing the catalyst element (nickel) is performed. In this heat treatment, a halogen element is included in the treatment atmosphere, and the gettering effect of the metal element by the halogen element is used.
なお、ハロゲン元素によるゲッタリング効果を十分に得るためには、上記加熱処理を７００℃を超える温度で行なうことが好ましい。この温度以下では処理雰囲気中のハロゲン化合物の分解が困難となり、ゲッタリング効果が得られなくなる恐れがある。 Note that the heat treatment is preferably performed at a temperature exceeding 700 ° C. in order to obtain a sufficient gettering effect by the halogen element. Below this temperature, decomposition of the halogen compound in the processing atmosphere becomes difficult, and the gettering effect may not be obtained.
そのため本実施例ではこの加熱処理を７００℃を超える温度で行い、好ましくは８００〜１０００℃（代表的には９５０℃）とし、処理時間は０．１〜６ｈｒ、代表的には０．５〜１ｈｒとする。 Therefore, in this embodiment, this heat treatment is performed at a temperature exceeding 700 ° C., preferably 800 to 1000 ° C. (typically 950 ° C.), and the treatment time is 0.1 to 6 hr, typically 0.5 to 1 hr.
なお、本実施例では酸素雰囲気中に対して塩化水素（ＨＣｌ）を０．５〜１０体積％（本実施例では３体積％）の濃度で含有させた雰囲気中において、９５０℃で、３０分の加熱処理を行う例を示す。ＨＣｌ濃度を上記濃度以上とすると、活性層６０９、６１０、および６１１の表面に膜厚程度の凹凸が生じてしまうため好ましくない。
In this example, hydrogen chloride (HCl) was contained at a concentration of 0.5 to 10% by volume (3% by volume in this example) in an oxygen atmosphere at 950 ° C. for 30 minutes. An example of performing the heat treatment will be described. If the HCl concentration is higher than the above concentration, the surface of the
また、ハロゲン元素を含む化合物してＨＣｌガスを用いる例を示したが、それ以外のガスとして、代表的にはＨＦ、ＮＦ3 、ＨＢｒ、Ｃｌ2 、ＣｌＦ3 、ＢＣｌ3 、Ｆ2 、Ｂｒ2 等のハロゲンを含む化合物から選ばれた一種または複数種のものを用いることが出来る。 In addition, although an example in which HCl gas is used as a compound containing a halogen element has been shown, typically HF, NF 3 , HBr, Cl 2 , ClF 3 , BCl 3 , F 2 , Br 2 are used as other gases. One or more compounds selected from halogen-containing compounds such as the above can be used.
この工程においては活性層６０９、６１０、および６１１中のニッケルが塩素の作用によりゲッタリングされ、揮発性の塩化ニッケルとなって大気中へ離脱して除去されると考えられる。そして、この工程により活性層６０９、６１０、および６１１中のニッケルの濃度は５×１０17ａｔｏｍｓ／ｃｍ3 以下にまで低減される。
In this step, it is considered that nickel in the
なお、５×１０17ａｔｏｍｓ／ｃｍ3 という値はＳＩＭＳ（質量二次イオン分析）の検出下限である。本発明者らが試作したＴＦＴを解析した結果、１×１０18ａｔｏｍｓ／ｃｍ3 以下（好ましくは５×１０17ａｔｏｍｓ／ｃｍ3 以下）ではＴＦＴ特性に対するニッケルの影響は確認されなかった。ただし、本明細書中における不純物濃度は、ＳＩＭＳ分析の測定結果の最小値でもって定義される。 The value of 5 × 10 17 atoms / cm 3 is the lower limit of detection of SIMS (mass secondary ion analysis). As a result of analyzing the TFT fabricated by the present inventors, the influence of nickel on the TFT characteristics was not confirmed at 1 × 10 18 atoms / cm 3 or less (preferably 5 × 10 17 atoms / cm 3 or less). However, the impurity concentration in this specification is defined by the minimum value of the measurement result of SIMS analysis.
また、上記加熱処理により活性層６０９、６１０、および６１１とゲイト絶縁膜６１２の界面では熱酸化反応が進行し、熱酸化膜の分だけゲイト絶縁膜６１２の膜厚は増加する。この様にして熱酸化膜を形成すると、非常に界面準位の少ない半導体／絶縁膜界面を得ることができる。また、活性層端部における熱酸化膜の形成不良（エッジシニング）を防ぐ効果もある。
Further, the heat treatment causes a thermal oxidation reaction to proceed at the interface between the
また、触媒元素のゲッタリングプロセスを、マスク絶縁膜６０３を除去した後、活性層をパターンニング前に行なってもよい。また、触媒元素のゲッタリングプロセスを、活性層をパターンニングした後に行なってもよい。また、いずれのゲッタリングプロセスを組み合わせて行なってもよい。
Further, the catalytic element gettering process may be performed after the
さらに、上記ハロゲン雰囲気における加熱処理を施した後に、窒素雰囲気中で９５０℃で１時間程度の加熱処理を行なうことで、ゲイト絶縁膜６１２の膜質の向上を図ることも有効である。
Furthermore, it is also effective to improve the film quality of the
なお、ＳＩＭＳ分析により活性層６０９、６１０、および６１１中にはゲッタリング処理に使用したハロゲン元素が、１×１０15ａｔｏｍｓ／ｃｍ3 〜１×１０20ａｔｏｍｓ／ｃｍ3 の濃度で残存することも確認されている。また、その際、活性層６０９、６１０、および６１１と加熱処理によって形成される熱酸化膜との間に前述のハロゲン元素が高濃度に分布することがＳＩＭＳ分析によって確かめられている。
Note that the halogen element used for the gettering treatment may remain in the
また、他の元素についてもＳＩＭＳ分析を行った結果、代表的な不純物であるＣ（炭素）、Ｎ（窒素）、Ｏ（酸素）、Ｓ（硫黄）はいずれも５×１０18ａｔｏｍｓ／ｃｍ3 未満（典型的には１×１０18ａｔｏｍｓ／ｃｍ3 以下）であることが確認された。 In addition, as a result of performing SIMS analysis on other elements, typical impurities C (carbon), N (nitrogen), O (oxygen), and S (sulfur) are all 5 × 10 18 atoms / cm 3. It was confirmed that it is less than (typically 1 × 10 18 atoms / cm 3 or less).
次に、図示しないアルミニウムを主成分とする金属膜を成膜し、パターニングによって後のゲイト電極の原型６１３、６１４、および６１５を形成する。本実施例では２ｗｔ％のスカンジウムを含有したアルミニウム膜を用いる（図７（Ａ））。
Next, a metal film mainly composed of aluminum (not shown) is formed, and later
なお、このアルミニウムを主成分とする金属膜のかわりに、ゲイト電極に不純物が添加された多結晶珪素膜を用いてもよい。 Instead of the metal film containing aluminum as a main component, a polycrystalline silicon film in which impurities are added to the gate electrode may be used.
次に、特開平７−１３５３１８号公報記載の技術により多孔性の陽極酸化膜６１６、６１７、および６１８、無孔性の陽極酸化膜６１９、６２０、および６２１、ゲイト電極６２２、６２３、および６２４を形成する（図７（Ｂ））。
Next, porous
こうして図７（Ｂ）の状態が得られたら、次にゲイト電極６２２、６２３、および６２４、多孔性の陽極酸化膜６１６、６１７、および６１８をマスクとしてゲイト絶縁膜６１２をエッチングする。そして、多孔性の陽極酸化膜６１６、６１７、および６１８を除去して図７（Ｃ）の状態を得る。なお、図７（Ｃ）において６２５、６２６、および６２７で示されるのは加工後のゲイト絶縁膜である。
7B is obtained, the
次に、一導電性を付与する不純物元素の添加工程を行う。不純物元素としてはＮ型ならばＰ（リン）またはＡｓ（砒素）、Ｐ型ならばＢ（ボロン）またはＧａ（ガリウム）を用いれば良い。 Next, an impurity element adding step for imparting one conductivity is performed. As the impurity element, P (phosphorus) or As (arsenic) may be used for the N type, and B (boron) or Ga (gallium) may be used for the P type.
本実施例では、不純物添加を２回の工程に分けて行う。まず、１回目の不純物添加（本実施例ではＰ（リン）を用いる）を高加速電圧８０ｋｅＶ程度で行い、ｎ- 領域を形成する。このｎ- 領域は、Ｐイオン濃度が１×１０18ａｔｏｍｓ／ｃｍ3 〜１×１０19ａｔｏｍｓ／ｃｍ3 となるように調節する。 In this embodiment, the impurity addition is performed in two steps. First, the first impurity addition (P (phosphorus) is used in this embodiment) is performed at a high acceleration voltage of about 80 keV to form an n − region. The n − region is adjusted so that the P ion concentration is 1 × 10 18 atoms / cm 3 to 1 × 10 19 atoms / cm 3 .
さらに、２回目の不純物添加を低加速電圧１０ｋe Ｖ程度で行い、ｎ+ 領域を形成する。この時は、加速電圧が低いので、ゲイト絶縁膜がマスクとして機能する。また、このｎ+ 領域は、シート抵抗が５００Ω以下（好ましくは３００Ω以下）となるように調節する。 Further, a second impurity addition is performed at a low acceleration voltage of about 10 keV to form an n + region. At this time, since the acceleration voltage is low, the gate insulating film functions as a mask. The n + region is adjusted so that the sheet resistance is 500Ω or less (preferably 300Ω or less).
以上の工程を経て、ＣＭＯＳ回路を構成するＮ型ＴＦＴのソース領域６２８、ドレイン領域６２９、低濃度不純物領域６３０、チャネル形成領域６３１が形成される。また、画素ＴＦＴを構成するＮ型ＴＦＴのソース領域６３２、ドレイン領域６３３、低濃度不純物領域６３４、チャネル形成領域６３５が確定する（図７（Ｄ））。
Through the above steps, a
なお、図７（Ｄ）に示す状態ではＣＭＯＳ回路を構成するＰ型ＴＦＴの活性層もＮ型ＴＦＴの活性層と同じ構成となっている。 In the state shown in FIG. 7D, the active layer of the P-type TFT constituting the CMOS circuit has the same configuration as the active layer of the N-type TFT.
次に、図８（Ａ）に示すように、Ｎ型ＴＦＴを覆ってレジストマスク６３６を設け、Ｐ型を付与する不純物イオン（本実施例ではボロンを用いる）の添加を行う。
Next, as shown in FIG. 8A, a resist
この工程も前述の不純物添加工程と同様に２回に分けて行うが、Ｎ型をＰ型に反転させる必要があるため、前述のＰイオンの添加濃度の数倍程度の濃度のＢ（ボロン）イオンを添加する。 This process is also performed in two steps, similar to the impurity addition process described above. However, since it is necessary to invert the N-type to the P-type, B (boron) having a concentration several times higher than the aforementioned P-ion addition concentration is required. Add ions.
こうしてＣＭＯＳ回路を構成するＰ型ＴＦＴのソース領域６３７、ドレイン領域６３８、低濃度不純物領域６３９、チャネル形成領域６４０が形成される（図８（Ａ））。
Thus, a
以上の様にして活性層が完成したら、ファーネスアニール、レーザーアニール、ランプアニール等の組み合わせによって不純物イオンの活性化を行う。それと同時に添加工程で受けた活性層の損傷も修復される。 When the active layer is completed as described above, impurity ions are activated by a combination of furnace annealing, laser annealing, lamp annealing and the like. At the same time, the damage of the active layer received in the addition process is also repaired.
次に、層間絶縁膜６４１として酸化珪素膜と窒化珪素膜との積層膜を形成し、コンタクトホールを形成した後、ソース電極６４２、６４３、および６４４、ドレイン電極６４５、６４６を形成して図８（Ｂ）に示す状態を得る。なお、層間絶縁膜６４１として有機性樹脂膜を用いることもできる。
Next, a laminated film of a silicon oxide film and a silicon nitride film is formed as the
図８（Ｂ）に示す状態が得られたら、有機性樹脂膜からなる沿う層間絶縁膜６４７を０．５〜３μｍの厚さに形成する。有機性樹脂膜としては、ポリイミド、アクリル、ポリイミドアミド等が用いられる。有機性樹脂膜の利点は、成膜方法が簡単である点、容易に膜厚を厚くできる点、比誘電率が低いので寄生容量を低減できる点、平坦性に優れている点などが挙げられる。
When the state shown in FIG. 8B is obtained, an inter-layer
次に、層間絶縁膜６４７上に遮光性を有する膜でなるブラックマスク６４８を１００ｎｍの厚さに形成する。なお、本実施例では、ブラックマスク６４８としてチタン膜を用いるが、黒色顔料を含む樹脂膜等を用いることもできる。
Next, a
ブラックマスク６４８を形成したら、層間絶縁膜６４９として酸化珪素膜、窒化珪素膜、有機性樹脂膜のいずれかまたはそれらの積層膜を０．１〜０．３μｍの厚さに形成する。そして層間絶縁膜６４７および層間絶縁膜６４９にコンタクトホールを形成し、画素電極６５０を１２０ｎｍの厚さに形成する。本実施例の構成によると、ブラックマスク６４８と画素電極とが重畳する領域で補助容量が形成されている（図８（Ｃ））。なお、本実施例は透過型の液晶表示装置の例であるため画素電極６５０を構成する導電膜としてＩＴＯ等の透明導電膜を用いる。
After the
次に、基板全体を３５０℃の水素雰囲気で１〜２時間加熱し、素子全体の水素化を行うことで膜中（特に活性層中）のダングリングボンド（不対結合手）を補償する。以上の工程を経て同一基板上にＣＭＯＳ回路および画素マトリクス回路を作製することができる。 Next, the entire substrate is heated in a hydrogen atmosphere at 350 ° C. for 1 to 2 hours, and the entire device is hydrogenated to compensate for dangling bonds (unpaired bonds) in the film (particularly in the active layer). Through the above steps, a CMOS circuit and a pixel matrix circuit can be manufactured on the same substrate.
次に、図９に示すように、上記の工程によって作製されたアクティブマトリクス基板をもとに、液晶パネルを作製する工程を説明する。 Next, as shown in FIG. 9, a process of manufacturing a liquid crystal panel based on the active matrix substrate manufactured by the above process will be described.
図８（Ｃ）の状態のアクティブマトリクス基板に配向膜６５１を形成する。本実施例では、配向膜６５１には、ポリイミドを用いた。次に、対向基板を用意する。対向基板は、ガラス基板６５２、透明導電膜６５３、配向膜６５４とで構成される。
An
なお、本実施例では、配向膜には、液晶分子が基板に対して平行に配向するようなポリイミド膜を用いた。なお、配向膜形成後、ラビング処理を施すことにより、液晶分子がある一定のプレチルト角を持って平行配向するようにした。 In this embodiment, a polyimide film in which liquid crystal molecules are aligned in parallel to the substrate is used for the alignment film. Note that after the alignment film is formed, a rubbing process is performed so that the liquid crystal molecules are aligned in parallel with a certain pretilt angle.
なお、対向基板には必要に応じてカラーフィルタなどが形成されるが、ここでは省略する。 Note that a color filter or the like is formed on the counter substrate as necessary, but is omitted here.
次に、上記の工程を経たアクティブマトリクス基板と対向基板とを公知のセル組み工程によって、シール材やスペーサ（図示せず）などを介して貼り合わせる。その後、両基板の間に液晶材料６５５を注入し、封止剤（図示せず）によって完全に封止する。よって、図９に示すような透過型の液晶パネルが完成する。
Next, the active matrix substrate and the counter substrate that have undergone the above-described steps are bonded to each other via a sealing material, a spacer (not shown), or the like by a known cell assembling step. Thereafter, a
なお、本実施例では、液晶パネルが、ＴＮ（ツイストネマチック）モードによって表示を行うようにした。そのため、１対の偏光板（図示せず）がクロスニコル（１対の偏光板が、それぞれの偏光軸を直交させるような状態）で、液晶パネルを挟持するように配置された。 In this embodiment, the liquid crystal panel performs display in the TN (twisted nematic) mode. Therefore, a pair of polarizing plates (not shown) are arranged so as to sandwich the liquid crystal panel in a crossed Nicol state (a state where the pair of polarizing plates have their polarization axes orthogonal to each other).
よって、本実施例では、液晶パネルに電圧が印加されていないとき白表示となる、いわゆるノーマリホワイトモードで表示を行うことが理解される。 Therefore, in this embodiment, it is understood that display is performed in a so-called normally white mode in which white display is performed when no voltage is applied to the liquid crystal panel.
また、作製された液晶パネルの外観を図１０（Ａ）〜（Ｃ）に簡略化して示す。図１０において、１００１は石英基板、１００２は画素マトリクス回路、１００３はソース信号線側駆動回路、１００４はゲイト信号線側駆動回路、１００５は他のロジック回路である。１００６は対向基板、１００７はＦＰＣ（FlexiblePrint Circuit ）端子である。また、図１０（Ｂ）は、本実施例の液晶パネルを図１０（Ａ）において矢印Ａの方向から見た図であり、図１０（Ｃ）は矢印Ｂの方向から見た図である。
Further, the appearance of the manufactured liquid crystal panel is simplified and shown in FIGS. In FIG. 10, 1001 is a quartz substrate, 1002 is a pixel matrix circuit, 1003 is a source signal line side driver circuit, 1004 is a gate signal line side driver circuit, and 1005 is another logic circuit.
ロジック回路１００５は広義的にはＴＦＴで構成される論理回路全てを含むが、ここでは従来から画素マトリクス回路、駆動回路と呼ばれている回路と区別するため、それ以外の信号処理回路（ＬＣＤコントローラ、メモリ、パルスジェネレータ等）を指す。
The
なお、図１０（Ｂ）および（Ｃ）には、本実施例の液晶パネルは、ＦＰＣを取り付ける端面のみアクティブマトリクス基板が外部に出ている。残りの３つの端面は揃っていることが理解される。 10B and 10C, in the liquid crystal panel of this embodiment, the active matrix substrate is exposed to the outside only on the end face to which the FPC is attached. It is understood that the remaining three end faces are aligned.
図１９に、本実施例のアクティブマトリクス型液晶表示装置の写真を示す。図１９によると、良好なチェックパターンの表示が行われていることがわかる。 FIG. 19 shows a photograph of the active matrix liquid crystal display device of this example. FIG. 19 shows that a good check pattern is displayed.
ここで、本実施例の作製方法によって作製された半導体薄膜について説明する。本実施例の作製方法によると、非晶質珪素膜を結晶化させて、連続粒界結晶シリコン（いわゆるContinuous Grain Silicon：ＣＧＳ）と呼ばれる結晶シリコン膜を得ることができる。 Here, a semiconductor thin film manufactured by the manufacturing method of this example will be described. According to the manufacturing method of this embodiment, the amorphous silicon film can be crystallized to obtain a crystalline silicon film called continuous grain boundary crystalline silicon (so-called Continuous Grain Silicon: CGS).
本実施例の作製方法によって得られた半導体薄膜の横成長領域は棒状または偏平棒状結晶の集合体からなる特異な結晶構造を示す。以下にその特徴について示す。 The lateral growth region of the semiconductor thin film obtained by the manufacturing method of this example shows a unique crystal structure composed of an aggregate of rod-like or flat rod-like crystals. The characteristics are shown below.
〔横成長領域の結晶構造に関する知見〕 [Knowledge about crystal structure of lateral growth region]
本実施例の的に見れば複数の棒状（または偏平棒状）結晶が互いに概略平行に特定方向への規則性をもって並んだ結晶構造を有する。このことはＴＥＭ（透過型電子顕微鏡法）による観察で容易に確認することができる。 From the viewpoint of this example, a plurality of rod-shaped (or flat rod-shaped) crystals have a crystal structure in which the crystals are arranged in parallel to each other with a regularity in a specific direction. This can be easily confirmed by observation with a TEM (transmission electron microscope).
また、本出願人は上述した本実施例の作製方法によって得られた半導体薄膜の結晶粒界をＨＲ−ＴＥＭ（高分解能透過型電子顕微鏡法）で詳細に観察した（図１９）。ただし、本明細書中において結晶粒界とは、断りがない限り異なる棒状結晶同士が接した境界に形成される粒界を指すものと定義する。従って、例えば別々の横成長領域がぶつかりあって形成される様なマクロな意味あいでの粒界とは区別して考える。 In addition, the applicant of the present invention observed in detail the crystal grain boundaries of the semiconductor thin film obtained by the above-described manufacturing method of this example with HR-TEM (High Resolution Transmission Electron Microscopy) (FIG. 19). However, in this specification, a crystal grain boundary is defined as a grain boundary formed at a boundary where different rod-shaped crystals are in contact with each other unless otherwise specified. Therefore, for example, it is considered to be distinguished from a grain boundary in a macro sense where different lateral growth regions collide with each other.
ところで前述のＨＲ−ＴＥＭ（高分解能透過型電子顕微鏡法）とは、試料に対して垂直に電子線を照射し、透過電子や弾性散乱電子の干渉を利用して原子・分子配列を評価する手法である。同手法を用いることで結晶格子の配列状態を格子縞として観察することが可能である。従って、結晶粒界を観察することで、結晶粒界における原子同士の結合状態を推測することができる。 By the way, the above-mentioned HR-TEM (High Resolution Transmission Electron Microscopy) is a method in which an electron beam is irradiated perpendicularly to a sample and the atomic / molecular arrangement is evaluated using interference of transmitted electrons and elastically scattered electrons. It is. By using this method, it is possible to observe the arrangement state of crystal lattices as lattice fringes. Therefore, by observing the crystal grain boundary, it is possible to infer the bonding state between atoms at the crystal grain boundary.
本発明者らが得たＴＥＭ写真（図１９）では異なる二つの結晶粒（棒状結晶粒）が結晶粒界で接した状態が明瞭に観察された。また、この時、二つの結晶粒は結晶軸に多少のずれが含まれているものの概略｛１１０｝配向であることが電子線回折により確認されている。 In the TEM photograph (FIG. 19) obtained by the present inventors, it was clearly observed that two different crystal grains (rod-shaped crystal grains) were in contact with each other at the crystal grain boundary. Further, at this time, it has been confirmed by electron beam diffraction that the two crystal grains have a roughly {110} orientation, although the crystal axis includes some deviation.
ところで、前述の様なＴＥＭ写真による格子縞観察では｛１１０｝面内に｛１１１｝面に対応する格子縞が観察された。なお、｛１１１｝面に対応する格子縞とは、その格子縞に沿って結晶粒を切断した場合に断面に｛１１１｝面が現れる様な格子縞を指している。格子縞がどの様な面に対応するかは、簡易的には格子縞間の距離により確認できる。 By the way, in the lattice stripe observation by the TEM photograph as described above, the lattice stripe corresponding to the {111} plane was observed in the {110} plane. Note that the lattice stripe corresponding to the {111} plane refers to a lattice stripe such that a {111} plane appears in a cross section when crystal grains are cut along the lattice stripe. It can be simply confirmed by the distance between the lattice fringes which surface the lattice fringes correspond to.
この時、本出願人は上述した本実施例の作製方法によって得られた半導体薄膜のＴＥＭ写真を詳細に観察した結果、非常に興味深い知見を得た。写真に見える異なる二つの結晶粒ではどちらにも｛１１１｝面に対応する格子縞が見えていた。そして、互いの格子縞が明らかに平行に走っているのが観察されたのである。 At this time, the present applicant obtained a very interesting finding as a result of observing in detail the TEM photograph of the semiconductor thin film obtained by the manufacturing method of this example described above. In two different crystal grains that can be seen in the photograph, lattice fringes corresponding to the {111} plane were seen in both. And it was observed that the plaids of each other were clearly running in parallel.
さらに、結晶粒界の存在と関係なく、結晶粒界を横切る様にして異なる二つの結晶粒の格子縞が繋がっていた。即ち、結晶粒界を横切る様にして観測される格子縞の殆どが、異なる結晶粒の格子縞であるにも拘らず直線的に連続していることが確認できた。これは任意の結晶粒界で同様であった。 Further, regardless of the existence of the crystal grain boundary, lattice fringes of two different crystal grains are connected so as to cross the crystal grain boundary. In other words, it was confirmed that most of the lattice fringes observed across the crystal grain boundary are linearly continuous despite the fact that they are lattice fringes of different crystal grains. This was the same at any grain boundary.
この様な結晶構造（正確には結晶粒界の構造）は、結晶粒界において異なる二つの結晶粒が極めて整合性よく接合していることを示している。即ち、結晶粒界において結晶格子が連続的に連なり、結晶欠陥等に起因するトラップ準位を非常に作りにくい構成となっている。換言すれば、結晶粒界において結晶格子に連続性があるとも言える。 Such a crystal structure (exactly, the structure of the crystal grain boundary) indicates that two different crystal grains are joined with extremely good consistency at the crystal grain boundary. That is, the crystal lattice is continuously connected at the crystal grain boundary, and the trap level caused by crystal defects or the like is very difficult to create. In other words, it can be said that the crystal lattice has continuity at the grain boundaries.
なお、図２０に、本出願人らはリファレンスとして従来の多結晶珪素膜（いわゆる高温ポリシリコン膜）についても電子線回折およびＨＲ−ＴＥＭ観察による解析を行った。その結果、異なる二つの結晶粒において互いの格子縞は全くバラバラに走っており、結晶粒界で整合性よく連続する様な接合は殆どなかった。即ち、結晶粒界では格子縞が途切れた部分が多く、結晶欠陥が多いことが判明した。 In FIG. 20, the present applicants also analyzed a conventional polycrystalline silicon film (so-called high-temperature polysilicon film) by electron beam diffraction and HR-TEM observation as a reference. As a result, the lattice fringes of the two different crystal grains ran completely apart, and there was almost no joining that continued with good consistency at the grain boundaries. That is, it has been found that there are many portions where lattice fringes are interrupted in the crystal grain boundary and there are many crystal defects.
本発明者らは、本願発明の半導体装置の液晶パネルに利用する半導体薄膜の様に格子縞が整合性良く対応した場合の原子の結合状態を整合結合と呼び、その時の結合手を整合結合手と呼ぶ。また、逆に従来の多結晶珪素膜に多く見られる様に格子縞が整合性良く対応しない場合の原子の結合状態を不整合結合と呼び、その時の結合手を不整合結合手（又は不対結合手）と呼ぶ。 The present inventors call the bonding state of atoms when lattice fringes correspond with good matching like the semiconductor thin film used in the liquid crystal panel of the semiconductor device of the present invention as matching bonding, and the bonding hand at that time is the matching bonding hand. Call. Conversely, as is often seen in conventional polycrystalline silicon films, the bonding state of atoms when lattice fringes do not correspond with good matching is called mismatch bonding, and the bond at that time is the mismatch bond (or unpaired bond). Called hand).
本願発明で利用する半導体薄膜は結晶粒界における整合性が極めて優れているため、上述の不整合結合手が極めて少ない。本発明者らが任意の複数の結晶粒界について調べた結果、全体の結合手に対する不整合結合手の存在割合は10％以下（好ましくは５％以下、さらに好ましくは３％以下）であった。即ち、全体の結合手の90％以上（好ましくは95％以上、さらに好ましくは97％以上）が整合結合手によって構成されているのである。 Since the semiconductor thin film used in the present invention has excellent matching at the grain boundaries, the above-mentioned mismatch bonds are very few. As a result of the inventors' investigation of a plurality of crystal grain boundaries, the proportion of mismatched bonds to the total bonds is 10% or less (preferably 5% or less, more preferably 3% or less). . That is, 90% or more (preferably 95% or more, more preferably 97% or more) of the total bonds are constituted by matched bonds.
また、前述の本実施例の工程に従って作製した横成長領域を電子線回折で観察した結果を図２１（ａ）に示す。なお、図２１（ｂ）は比較のために観察した従来のポリシリコン膜（高温ポリシリコン膜と呼ばれるもの）の電子線回折パターンである。 In addition, FIG. 21A shows the result of observation of the laterally grown region prepared according to the above-described steps of this example by electron beam diffraction. FIG. 21B shows an electron beam diffraction pattern of a conventional polysilicon film (called a high-temperature polysilicon film) observed for comparison.
図２１（ａ）、（ｂ）に示す電子線回折パターンは電子線の照射エリアの径が4.25μｍであり、十分に広い領域の情報を拾っている。ここで示している写真は任意の複数箇所を調べた結果の代表的な回折パターンである。 In the electron beam diffraction patterns shown in FIGS. 21A and 21B, the diameter of the electron beam irradiation area is 4.25 μm, and information on a sufficiently wide region is picked up. The photograph shown here is a typical diffraction pattern as a result of examining a plurality of arbitrary locations.
図２１（ａ）の場合、〈１１０〉入射に対応する回折スポット（回折斑点）が比較的きれいに現れており、電子線の照射エリア内では殆ど全ての結晶粒が｛１１０｝配向していることが確認できる。一方、図２１（ｂ）に示す従来の高温ポリシリコン膜の場合、回折スポットには明瞭な規則性が見られず、｛１１０｝面以外の面方位の結晶粒が不規則に混在することが判明した。 In the case of FIG. 21A, diffraction spots (diffraction spots) corresponding to <110> incidence appear relatively cleanly, and almost all crystal grains are {110} oriented in the electron beam irradiation area. Can be confirmed. On the other hand, in the case of the conventional high-temperature polysilicon film shown in FIG. 21B, there is no clear regularity in the diffraction spot, and crystal grains having a plane orientation other than the {110} plane are irregularly mixed. found.
この様に、結晶粒界を有する半導体薄膜でありながら、｛１１０｝配向に特有の規則性を有する電子線回折パターンを示す点が本願発明で利用する半導体薄膜の特徴であり、電子線回折パターンを比較すれば従来の半導体薄膜との違いは明白である。 Thus, although it is a semiconductor thin film which has a crystal grain boundary, the point which shows the electron diffraction pattern which has the regularity peculiar to {110} orientation is the characteristic of the semiconductor thin film utilized by this invention, and an electron diffraction pattern The difference from the conventional semiconductor thin film is obvious.
以上の様に、前述に示した本実施例の作製工程で作製された半導体薄膜は従来の半導体薄膜とは全く異なる結晶構造（正確には結晶粒界の構造）を有する半導体薄膜であった。本発明者らは本願発明で利用する半導体薄膜について解析した結果を特願平9-55633 号、同9-165216号、同9-212428号でも説明している。 As described above, the semiconductor thin film manufactured in the manufacturing process of the present embodiment described above is a semiconductor thin film having a crystal structure (exactly, a structure of a crystal grain boundary) that is completely different from that of the conventional semiconductor thin film. The present inventors also described the results of analysis of the semiconductor thin film used in the present invention in Japanese Patent Application Nos. 9-55633, 9-165216, and 9-212428.
また、上述の様な本願発明で利用する半導体薄膜の結晶粒界は、90％以上が整合結合手によって構成されているため、キャリアの移動を阻害する障壁（バリア）としては機能は殆どない。即ち、本願発明で利用する半導体薄膜は実質的に結晶粒界が存在しないとも言える。 Further, since 90% or more of the crystal grain boundaries of the semiconductor thin film used in the present invention as described above are configured by matching bonds, they have almost no function as a barrier that inhibits carrier movement. That is, it can be said that the semiconductor thin film used in the present invention has substantially no crystal grain boundary.
従来の半導体薄膜では結晶粒界がキャリアの移動を妨げる障壁として機能していたのだが、本願発明で利用する半導体薄膜ではその様な結晶粒界が実質的に存在しないので高いキャリア移動度が実現される。そのため、本願発明で利用する半導体薄膜を用いて作製したＴＦＴの電気特性は非常に優れた値を示す。この事については以下に示す。 In conventional semiconductor thin films, crystal grain boundaries functioned as a barrier to prevent carrier movement, but in semiconductor thin films used in the present invention, such crystal grain boundaries do not exist so that high carrier mobility is realized. Is done. For this reason, the electrical characteristics of the TFT manufactured using the semiconductor thin film used in the present invention show very excellent values. This is shown below.
〔ＴＦＴの電気特性に関する知見〕 [Knowledge about electrical characteristics of TFT]
本願発明で利用する半導体薄膜は実質的に単結晶と見なせる（実質的に結晶粒界が存在しない）ため、それを活性層とするＴＦＴは単結晶シリコンを用いたＭＯＳＦＥＴに匹敵する電気特性を示す。本発明者らが試作したＴＦＴからは次に示す様なデータが得られている。 Since the semiconductor thin film used in the present invention can be regarded as substantially single crystal (substantially no crystal grain boundary exists), the TFT using it as an active layer exhibits electrical characteristics comparable to a MOSFET using single crystal silicon. . The following data has been obtained from the TFT fabricated by the present inventors.
（１）ＴＦＴのスイッチング性能（オン／オフ動作の切り換えの俊敏性）の指標となるサブスレッショルド係数が、Ｎチャネル型ＴＦＴおよびＰチャネル型ＴＦＴともに60〜100mV/decade（代表的には60〜85mV/decade ）と小さい。
（２）ＴＦＴの動作速度の指標となる電界効果移動度（μFE）が、Ｎチャネル型ＴＦＴで200 〜650cm2/Vs （代表的には250 〜300cm2/Vs ）、Ｐチャネル型ＴＦＴで100 〜300cm2/Vs （代表的には150 〜200cm2/Vs ）と大きい。
（３）ＴＦＴの駆動電圧の指標となるしきい値電圧（Ｖth）が、Ｎチャネル型ＴＦＴで-0.5〜1.5 Ｖ、Ｐチャネル型ＴＦＴで-1.5〜0.5 Ｖと小さい。
(1) Sub-threshold coefficient, which is an index of TFT switching performance (agility of switching on / off operation), is 60 to 100 mV / decade (typically 60 to 85 mV) for both N-channel and P-channel TFTs. / decade) and small.
(2) Field-effect mobility (μ FE ), which is an indicator of TFT operating speed, is 200 to 650 cm 2 / Vs (typically 250 to 300 cm 2 / Vs) for N-channel TFTs, and P-channel TFTs 100 to 300 cm 2 / Vs (typically 150 to 200 cm 2 / Vs).
(3) The threshold voltage (V th ), which serves as an index of TFT driving voltage, is as low as −0.5 to 1.5 V for N-channel TFTs and −1.5 to 0.5 V for P-channel TFTs.
以上の様に、極めて優れたスイッチング特性および高速動作特性が実現可能であることが確認されている。 As described above, it has been confirmed that extremely excellent switching characteristics and high-speed operation characteristics can be realized.
なお、ＣＧＳを形成するにあたって前述した結晶化温度以上の温度（７００〜１１００℃）でのアニール工程は、結晶粒内の欠陥低減に関して重要な役割を果たしている。そのことについて以下に説明する。 Note that the annealing process at a temperature (700 to 1100 ° C.) equal to or higher than the crystallization temperature described above plays an important role in reducing defects in crystal grains when forming CGS. This will be described below.
図２２（ａ）は、前述の結晶化工程までを終了した時点での結晶シリコン膜を２５万倍に拡大したＴＥＭ写真であり、結晶粒内（黒い部分と白い部分はコントラストの差に起因して現れる）に矢印で示されるようなジグザグ上に見える欠陥が確認される。 FIG. 22A is a TEM photograph in which the crystalline silicon film at the time when the above crystallization process is completed is enlarged 250,000 times. In the crystal grains (the black portion and the white portion are caused by the difference in contrast. The defect that appears on the zigzag as shown by the arrow is confirmed.
このような欠陥としては主としてシリコン結晶格子面の原子の積み重ね順序が食い違っている積層欠陥であるが、転位などの場合もある。図２２（ａ）は｛１１１｝面に平行な欠陥面を有する積層欠陥と思われる。そのことは、ジグザグ状に見える欠陥が約７０°の角度をなして折れ曲がっていることからも確認できる。 Such defects are mainly stacking faults in which the stacking order of atoms on the silicon crystal lattice plane is different, but there are also cases such as dislocations. FIG. 22A seems to be a stacking fault having a defect plane parallel to the {111} plane. This can also be confirmed from the fact that the defects that appear zigzag are bent at an angle of about 70 °.
一方、図２２（ｂ）に示すように、同倍率で見た本発明に用いた結晶シリコン膜は、結晶粒内にはほとんど積層欠陥や転位などに起因する欠陥が見られず、非常に結晶性が高いことが確認できる。この傾向は膜面全体について言えることであり、欠陥数をゼロにすることは現状では困難であるものの、実質的にはゼロと見なせる程度にまで低減することができる。 On the other hand, as shown in FIG. 22B, the crystalline silicon film used in the present invention viewed at the same magnification has almost no defects due to stacking faults or dislocations in the crystal grains, and is very crystalline. It can be confirmed that the property is high. This tendency is true for the entire film surface, and although it is difficult to reduce the number of defects to zero at present, it can be reduced to a level that can be regarded as substantially zero.
即ち、本発明の半導体装置の液晶パネルに用いた結晶シリコン膜は、結晶粒内の欠陥がほとんど無視し得る程度にまで低減され、且つ、結晶粒界が高い連続性によってキャリア移動の障壁になりえないため、単結晶または実質的に単結晶と見なせる。 That is, the crystalline silicon film used in the liquid crystal panel of the semiconductor device of the present invention is reduced to such an extent that defects in crystal grains can be almost ignored, and the crystal grain boundary becomes a barrier for carrier movement due to high continuity. Therefore, it can be regarded as a single crystal or substantially a single crystal.
このように図２２（ａ）と（ｂ）との写真が示した結晶シリコン膜はどちらも結晶粒界にほぼ同等の連続性を有しているが、結晶粒内の欠陥数には大きな差がある。図２２（ｂ）に示した結晶シリコン膜が図２２（ａ）に示した結晶シリコン膜よりも遥かに高い電気特性を示す理由はこの欠陥数の差による所が大きい。 As described above, both of the crystalline silicon films shown in the photographs of FIGS. 22A and 22B have substantially the same continuity at the crystal grain boundaries, but there is a large difference in the number of defects in the crystal grains. There is. The reason why the crystalline silicon film shown in FIG. 22B shows much higher electrical characteristics than the crystalline silicon film shown in FIG. 22A is largely due to the difference in the number of defects.
以上のことから、ＣＧＳを作製するにあたって、触媒元素のゲッタリングプロセスは必要不可欠な工程であることが判る。本発明者らは、この工程によって起こる現象について次のようなモデルを考えている。 From the above, it can be seen that the gettering process of the catalytic element is an indispensable step in producing the CGS. The present inventors consider the following model for the phenomenon that occurs in this process.
まず、図２２（ａ）に示す状態では結晶粒内の欠陥（主として積層欠陥）には触媒元素（代表的にはニッケル）が偏析している。即ち、Si-Ni-Siといった形の結合が多数存在していると考えられる。 First, in the state shown in FIG. 22A, a catalytic element (typically nickel) is segregated in defects (mainly stacking faults) in crystal grains. That is, it is considered that there are many bonds in the form of Si-Ni-Si.
しかしながら、触媒元素のゲッタリングプロセスを行うことで欠陥に存在するNiが除去されるとSi-Ni 結合は切れる。そのため、シリコンの余った結合手は、すぐにSi-Si 結合を形成して安定する。こうして欠陥が消滅する。 However, if Ni present in the defect is removed by performing the gettering process of the catalytic element, the Si-Ni bond is broken. For this reason, the surplus bonds of silicon immediately form a Si-Si bond and become stable. Thus, the defect disappears.
勿論、高い温度での熱アニールによって結晶シリコン膜中の欠陥が消滅することは知られているが、ニッケルとの結合が切れて、未結合手が多く発生するためのシリコンの再結合がスムーズに行われると推測できる。 Of course, it is known that defects in the crystalline silicon film disappear due to thermal annealing at a high temperature, but the bond with nickel is broken and the recombination of silicon is smooth because many bonds are generated. I can guess it will be done.
また、本発明者らは結晶化温度以上の温度（７００〜１１００℃）で加熱処理を行うことで結晶シリコン膜とその下地との間が固着し、密着性が高まることで欠陥が消滅するというモデルも考えている。 In addition, the inventors say that the heat treatment is performed at a temperature equal to or higher than the crystallization temperature (700 to 1100 ° C.) so that the crystalline silicon film and the base are fixed, and the defects are eliminated by increasing the adhesion. I am also thinking about a model.
こうして得られた結晶シリコン膜（図２２（ｂ））は、単に結晶化をおこなっただけの結晶シリコン膜（図２２（ａ）と比較して格段に結晶粒内の欠陥数が少ないという特徴を有している。この欠陥数の差は電子スピン共鳴分析（Electron Spin Resonance ：ＥＳＲ）によってスピン密度の差となって現れる。現状では本発明に用いた結晶シリコン膜のスピン密度は少なくとも１×１０18個／ｃｍ3 以下（代表的には５×１０17個／ｃｍ3 以下）である。 The crystalline silicon film thus obtained (FIG. 22B) has a feature that the number of defects in the crystal grains is remarkably smaller than that of the crystalline silicon film simply crystallized (FIG. 22A). This difference in the number of defects appears as a difference in spin density by electron spin resonance (ESR), and at present the spin density of the crystalline silicon film used in the present invention is at least 1 × 10. 18 pieces / cm 3 or less (typically 5 × 10 17 pieces / cm 3 or less).
以上のような結晶構造および特徴を有する本発明に用いた結晶シリコン膜を、連続粒界結晶シリコン（Continuous Grain Silicon：ＣＧＳ）と呼んでいる。 The crystalline silicon film used in the present invention having the above-described crystal structure and features is called continuous grain boundary crystalline silicon (CGS).
本実施例では、実施例１で述べた駆動回路を有する半導体表示装置を逆スタガ型で作製する。
In this embodiment, a semiconductor display device having the driving circuit described in
図１１を参照する。図１１には、本実施例の半導体表示装置のアクティブマトリクス基板の断面図を示している。なお、図では、半導体表示装置の駆動回路の代表的な回路として、ＣＭＯＳ回路が示されている。また、画素ＴＦＴによって構成される画素マトリクス回路やその他の周辺回路も同時に形成されている。 Please refer to FIG. FIG. 11 shows a cross-sectional view of the active matrix substrate of the semiconductor display device of this example. In the figure, a CMOS circuit is shown as a typical circuit of a driving circuit of a semiconductor display device. A pixel matrix circuit constituted by pixel TFTs and other peripheral circuits are also formed at the same time.
１１０１は基板、１１０２は下地絶縁膜、１１０３および１１０４はゲイト電極、１１０５はゲイト絶縁膜、１１０６および１１０７はＮ型ＴＦＴのソース・ドレイン領域、１１０８および１１０９は低濃度不純物領域、１１１０はチャネル形成領域、１１１１および１１１２はＰ型ＴＦＴのソース・ドレイン領域、１１１３および１１１４は低濃度不純物領域、１１１５はチャネル形成領域、１１１６および１１１７はチャネルストッパ、１１１８は層間絶縁膜、１１１９、１１２０および１１２１はソースドレイン電極である。なお、チャネルストッパ１１１６および１１１７は、Ｎ型あるいはＰ型ＴＦＴのチャネル形成領域を作製する際のドーピングマスクとして機能する。
1101 is a substrate, 1102 is a base insulating film, 1103 and 1104 are gate electrodes, 1105 is a gate insulating film, 1106 and 1107 are source / drain regions of an N-type TFT, 1108 and 1109 are low-concentration impurity regions, and 1110 is a
本実施例の半導体活性層は、実施例２の方法によって多結晶化され得る。 The semiconductor active layer of this example can be polycrystallized by the method of Example 2.
また、本実施例の半導体活性層は、レーザーアニール技術を用いて多結晶化され得る。 Further, the semiconductor active layer of the present embodiment can be polycrystallized using a laser annealing technique.
また、その他の構成については、実施例２に従うものとする。 In addition, the other configuration is in accordance with the second embodiment.
本実施例では、実施例１で述べた駆動回路を有する半導体表示装置を実施例３で述べたものとは異なる逆スタガ型で作製する。
In this embodiment, a semiconductor display device having the driving circuit described in
図１２を参照する。１２０１は基板、１２０２は下地絶縁膜、１２０３および１２０４はゲイト電極、１２０５はゲイト絶縁膜、１２０６および１２０７は半導体活性層、１２０８および１２０９はｎ+ 層、１２１０および１２１１はｐ+ 層、１２１２、１２１３および１２１４はソース・ドレイン電極、１２１５はチャネル保護膜である。
Please refer to FIG. 1201 is a substrate, 1202 is a base insulating film, 1203 and 1204 are gate electrodes, 1205 is a gate insulating film, 1206 and 1207 are semiconductor active layers, 1208 and 1209 are n + layers, 1210 and 1211 are p + layers, 1212 and 1213
本実施例の半導体活性層は、実施例２の方法によって多結晶化され得る。 The semiconductor active layer of this example can be polycrystallized by the method of Example 2.
また、本実施例の半導体活性層は、レーザーアニール技術を用いて多結晶化され得る。 Further, the semiconductor active layer of the present embodiment can be polycrystallized using a laser annealing technique.
また、その他の構成については、実施例２に従うものとする。 In addition, the other configuration is in accordance with the second embodiment.
本実施例では、スイッチ回路の具体的な回路構成の一例について説明する。本実施例では、アクティブマトリクス型半導体表示装置の主用部のブロック図を示すことにする。シフトレジスタ回路、ラッチ回路等については実施例１を参照することができる。なお、本実施例においても、表示媒体に液晶を用いたアクティブマトリクス型液晶表示装置を構成することができる。
In this embodiment, an example of a specific circuit configuration of the switch circuit will be described. In this embodiment, a block diagram of a main part of an active matrix semiconductor display device is shown.
図１５を参照する。図１５には、本実施例のアクティブマトリクス型半導体表示装置の主要部のブロック図が示されている。実施例１と異なる点は、ソース信号線側駆動回路が、画素マトリクス回路を挟んで上下に用いられていること、ゲイト信号線側駆動回路が画素マトリクス回路を挟んで左右に用いられていること、ソース信号線側駆動回路にレベルシフタ回路が用いられていること、デジタルビデオデータ分割回路が設けられていること等がある。また、Ｄ／Ａ変換回路に関しては、実施例１の様なＤ／Ａ変換回路を用いることもできるが、デジタルビデオデータを上位ビットと下位ビットとに分割し、第１および第２のＤ／Ａ変換回路によって、デジタルビデオデータのアナログ映像信号化をすることもできる。また、レベルシフタ回路は必要に応じて用いればよく、必ずしも用いなくても良い。 Refer to FIG. FIG. 15 shows a block diagram of the main part of the active matrix semiconductor display device of this embodiment. The difference from the first embodiment is that the source signal line side drive circuit is used up and down across the pixel matrix circuit, and the gate signal line side drive circuit is used up and down across the pixel matrix circuit. A level shifter circuit is used in the source signal line side driving circuit, a digital video data dividing circuit is provided, and the like. As for the D / A conversion circuit, the D / A conversion circuit as in the first embodiment can be used, but the digital video data is divided into upper bits and lower bits, and the first and second D / A conversion circuits are divided. Digital video data can be converted into an analog video signal by the A conversion circuit. Further, the level shifter circuit may be used as necessary, and is not necessarily used.
本実施例のアクティブマトリクス型液晶表示装置は、ソース信号線側駆動回路Ａ１５０１、ソース信号線側駆動回路Ａ１５０２、ゲイト信号線側駆動回路Ａ１５１２、ソース信号線側駆動回路Ａ１５１５、画素マトリクス回路１５１６、およびデジタルビデオデータ分割回路１５１０を有している。
The active matrix liquid crystal display device of this embodiment includes a source signal line side drive circuit A 1501, a source signal line side drive circuit A 1502, a gate signal line side
ソース信号線側駆動回路Ａ１５０１は、シフトレジスタ回路１５０２、バッファ回路１５０２、ラッチ回路（１）１５０４、ラッチ回路（２）１５０５、セレクタ（スイッチ）回路（１）１５０８、レベルシフタ回路１５０７、Ｄ／Ａ変換回路１５０８、セレクタ（スイッチ）回路（２）１５０９を備えている。ソース信号線側駆動回路Ａ１０１は、奇数番目のソース信号線に映像信号（階調電圧信号）を供給する。なお、本実施例では、上記実施例１で説明したスイッチ回路に相当する回路をセレクタ回路と呼ぶことにする。 The source signal line side driver circuit A 1501 includes a shift register circuit 1502, a buffer circuit 1502, a latch circuit (1) 1504, a latch circuit (2) 1505, a selector (switch) circuit (1) 1508, a level shifter circuit 1507, and a D / A conversion. A circuit 1508 and a selector (switch) circuit (2) 1509 are provided. The source signal line side driving circuit A101 supplies a video signal (grayscale voltage signal) to the odd-numbered source signal line. In this embodiment, a circuit corresponding to the switch circuit described in the first embodiment is referred to as a selector circuit.
ソース信号線側駆動回路Ａ１５０１の動作を説明する。シフトレジスタ回路１５０１には、スタートパルスおよびクロック信号が入力される。シフトレジスタ回路１５０１は、上記のスタートパルスおよびクロック信号に基づきタイミング信号をバッファ回路１５０３に順次供給する。
The operation of the source signal line side driver circuit A 1501 will be described. A start pulse and a clock signal are input to the shift register circuit 1501. The shift register circuit 1501 sequentially supplies timing signals to the
シフトレジスタ回路１５０２からのタイミング信号は、バッファ回路１５０３によってバッファされる。シフトレジスタ回路１５０２から画素マトリクス回路１５１８に接続されているソース信号線までには、多くの回路あるいは素子が接続されているために負荷容量が大きい。この負荷容量が大きいために生ずるタイミング信号の”鈍り”を防ぐために、このバッファ回路１０３が設けられている。
A timing signal from the shift register circuit 1502 is buffered by the
バッファ回路１５０３によってバッファされたタイミング信号は、ラッチ回路（１）１５０４に供給される。ラッチ回路（１）１５０４は、２ビットのデータを扱うラッチ回路を９６０個含んでいる。ラッチ回路（１）１５０４は、前記タイミング信号が入力されると、デジタルビデオデータ分割回路から供給されるデジタル信号を順次取り込み、保持する。
The timing signal buffered by the
ラッチ回路（１）１５０４の全てのラッチ回路に対するデジタル信号の書き込みが一通り終了するまでの時間は、１ライン期間（horizontal scanning period）と呼ばれる。すなわち、ラッチ回路（１）１５０４の中で一番左側のラッチ回路に対してデジタルビデオデータ分割回路からのデジタルビデオデータの書き込みが開始される時点から、一番右側のラッチ回路へのデジタルビデオデータの書き込みが終了する時点までの時間間隔が１ライン期間である。 The time required to complete the writing of digital signals to all the latch circuits of the latch circuit (1) 1504 is called one line period (horizontal scanning period). That is, the digital video data to the rightmost latch circuit from the time when the writing of the digital video data from the digital video data dividing circuit to the leftmost latch circuit in the latch circuit (1) 1504 is started. The time interval until the end of writing is one line period.
ラッチ回路（１）１５０４に対するデジタルビデオデータの書き込みが終了した後、ラッチ回路（１）１５０４に書き込まれたデジタルビデオデータは、シフトレジスタ回路１５０２の動作タイミングに合わせて、ラッチ回路（２）１５０５に接続されているラッチパルス線にラッチパルスが流れた時にラッチ回路（２）１５０５に一斉に送出され、書き込まれる。 After the writing of the digital video data to the latch circuit (1) 1504 is completed, the digital video data written to the latch circuit (1) 1504 is transferred to the latch circuit (2) 1505 in accordance with the operation timing of the shift register circuit 1502. When a latch pulse flows through the connected latch pulse line, it is sent to the latch circuit (2) 1505 all at once and written.
デジタルビデオデータをラッチ回路（２）１５０５に送出し終えたラッチ回路（１）１５０４には、シフトレジスタ回路１５０２からのタイミング信号により、再びデジタルビデオデータ分割回路から供給されるデジタルビデオデータの書き込みが順次行われる。このようなラッチ回路（１）およびラッチ回路（２）の動作は、実施例１と特に異なることはない。 The digital video data supplied from the digital video data dividing circuit is written again to the latch circuit (1) 1504 that has finished sending the digital video data to the latch circuit (2) 1505 by the timing signal from the shift register circuit 1502. It is done sequentially. The operations of the latch circuit (1) and the latch circuit (2) are not particularly different from those in the first embodiment.
この２順目の１ライン期間中には、２順目の１ライン期間の開始に合わせてラッチ回路（２）に送出されたデジタルビデオデータが、セレクタ回路（１）１５０６によって順次選択される。本実施例のセレクタ回路の構成および動作については、後述する。 During the second-order one-line period, digital video data sent to the latch circuit (2) at the start of the second-order one-line period is sequentially selected by the selector circuit (1) 1506. The configuration and operation of the selector circuit of this embodiment will be described later.
セレクタ回路（１）１５０６で選択された、ラッチ回路から２ビットのデジタルビデオデータがレベルシフタ１５０７に供給される。レベルシフタ１５０７によってデジタルビデオデータの電圧レベルは上げられ、Ｄ／Ａ変換回路１５０８に供給される。Ｄ／Ａ変換回路１５０８は、２ビットのデジタルビデオデータをアナログ信号（階調電圧）に変換し、セレクタ回路（２）１５０９によって選択されるソース信号線に順次供給される。ソース信号線に供給されるアナログ信号は、ソース信号線に接続されている画素マトリクス回路の画素ＴＦＴのソース領域に供給される。 2-bit digital video data is supplied to the level shifter 1507 from the latch circuit selected by the selector circuit (1) 1506. The voltage level of the digital video data is raised by the level shifter 1507 and supplied to the D / A conversion circuit 1508. The D / A conversion circuit 1508 converts 2-bit digital video data into an analog signal (grayscale voltage), and sequentially supplies it to the source signal line selected by the selector circuit (2) 1509. The analog signal supplied to the source signal line is supplied to the source region of the pixel TFT of the pixel matrix circuit connected to the source signal line.
ゲイト信号線側駆動回路Ａ１５１２においては、シフトレジスタ１５１３からのタイミング信号がバッファ回路１５１４に供給され、対応するゲイト信号線（走査線）に供給される。ゲイト信号線には、１ライン分の画素ＴＦＴのゲイト電極が接続されており、１ライン分全ての画素ＴＦＴを同時にＯＮにしなくてはならないので、バッファ回路１５１４には電流容量の大きなものが用いられる。
In the gate signal line side
このように、ゲイト信号線側シフトレジスタからの走査信号によって対応するＴＦＴのスイッチングが行われ、ソース信号線側駆動回路からのアナログ信号（階調電圧）が画素ＴＦＴに供給され、液晶分子が駆動される。 In this way, the corresponding TFT is switched by the scanning signal from the gate signal line side shift register, the analog signal (gradation voltage) from the source signal line side driving circuit is supplied to the pixel TFT, and the liquid crystal molecules are driven. Is done.
１５１１はソース信号線側駆動回路Ｂであり、構成はソース信号線側駆動回路Ａ１５０１と同じである。ソース信号線側駆動回路Ｂ１５１１は、偶数番目のソース信号線に映像信号を供給する。 Reference numeral 1511 denotes a source signal line side driving circuit B, which has the same configuration as the source signal line side driving circuit A 1501. The source signal line side drive circuit B 1511 supplies a video signal to even-numbered source signal lines.
１５１５はゲイト信号線側駆動回路Ｂであり、ゲイト信号線側駆動回路Ａ１５１２と同じ構成をとる。本実施例では、このようにゲイト信号線側駆動回路を画素マトリクス回路１５１６の両端に設け、両方のゲイト信号線側駆動回路を動作させることによって、片方が動作しない場合にも表示不良を引き起こすことが無い。
１５１０はデジタルビデオデータ分割回路である。デジタルビデオデータ分割回路１５１０は、外部から入力されるデジタルビデオデータの周波数を１／ｍに落とすための回路である。デジタルビデオデータを分割することにより、駆動回路の動作に必要な信号の周波数も1 ／ｍに落とすことができる。 Reference numeral 1510 denotes a digital video data dividing circuit. The digital video data dividing circuit 1510 is a circuit for reducing the frequency of digital video data input from the outside to 1 / m. By dividing the digital video data, the frequency of the signal necessary for the operation of the driving circuit can be reduced to 1 / m.
なおデジタルビデオデータ分割回路を画素マトリクス回路や他の駆動回路と同じ基板上に一体形成することは、本出願人による特許出願である特願平９−３５６２３８号に開示されている。前記特許出願には、デジタルビデオデータ分割回路の動作の説明が詳細になされており、本実施例のデジタルビデオデータ分割回路の動作を理解する上で参考にされたい。 It is disclosed in Japanese Patent Application No. 9-356238, which is a patent application filed by the present applicant, that the digital video data dividing circuit is integrally formed on the same substrate as the pixel matrix circuit and other driving circuits. The above patent application details the operation of the digital video data dividing circuit, and should be referred to in understanding the operation of the digital video data dividing circuit of this embodiment.
画素マトリクス回路１１６は、横１９２０×縦１０８０の画素ＴＦＴがマトリクス状に配置された構成をとる。 The pixel matrix circuit 116 has a configuration in which pixel TFTs of horizontal 1920 × vertical 1080 are arranged in a matrix.
上述した動作を走査線の数だけ繰り返すことによって１画面（１フレーム）が形成される。本実施例のアクティブマトリクス型液晶表示装置では、１秒間に６０フレームの画像の書き換えが行われている。 One screen (one frame) is formed by repeating the above operation for the number of scanning lines. In the active matrix liquid crystal display device of this embodiment, 60 frames of images are rewritten per second.
ここで、本実施例のセレクタ回路（１）１５０６およびセレクタ回路（２）１５０９の構成ならびに動作について説明する。セレクタ回路の基本概念は、実施例１で説明したスイッチ回路と同じである。本実施例では、ソース信号線４本毎に一つのセレクタ回路（１）およびセレクタ回路（２）が用いられている。よって、ソース信号線側駆動回路（Ａ）には、２４０個のセレクタ回路（１）および２４０個のセレクタ回路（２）が用いられており、ソース信号線側駆動回路（Ｂ）には、２４０個のセレクタ回路（１）および２４０個のセレクタ回路（２）が用いられている。 Here, the configuration and operation of the selector circuit (1) 1506 and the selector circuit (2) 1509 of this embodiment will be described. The basic concept of the selector circuit is the same as that of the switch circuit described in the first embodiment. In this embodiment, one selector circuit (1) and one selector circuit (2) are used for every four source signal lines. Therefore, 240 selector circuits (1) and 240 selector circuits (2) are used for the source signal line side drive circuit (A), and 240 for the source signal line side drive circuit (B). One selector circuit (1) and 240 selector circuits (2) are used.
図１６を参照する。図１６には、説明の便宜上、ソース信号線側駆動回路（Ａ）の最も左のセレクタ回路（１）のみが示されている。実際のソース信号線側駆動回路には、このセレクタ回路が２４０個用いられている。 Refer to FIG. For convenience of explanation, only the leftmost selector circuit (1) of the source signal line side drive circuit (A) is shown in FIG. In the actual source signal line side drive circuit, 240 selector circuits are used.
本実施例のセレクタ回路（１）の一つは、図１６に示されるように、８個の３入力ＮＡＮＤ回路と、２個の４入力ＮＡＮＤ回路と、２個のインバータを有している。本実施例のセレクタ回路（１）１５０６には、ラッチ回路（２）１５０５からの信号が入力され、ラッチ回路（２）１５０５からの信号線Ｌ０, ０、Ｌ０, １、Ｌ１, ０、Ｌ１, １、．．．、Ｌ１９１９, ０、Ｌ１９１９, １のうち、信号線Ｌ０, ０、Ｌ０, １、Ｌ１, ０、Ｌ１, １、Ｌ２, ０、Ｌ２, １、Ｌ３, ０、Ｌ３, １が図１６に示されるセレクタ回路（１）に接続されている。Ｌａ, ｂという記載は、左からａ番目のソース信号線に供給されるデジタルビデオデータのｂビット目の信号が供給されることを意味する。また、セレクタ回路（１）には、信号線ＳＳ１およびＳＳ２からタイミング信号が入力される。セレクタ回路（１）からの信号は、レベルシフタ１５０７に入力され、その後Ｄ／Ａ変換回路１５０８に入力される。 As shown in FIG. 16, one selector circuit (1) of this embodiment has eight 3-input NAND circuits, two 4-input NAND circuits, and two inverters. A signal from the latch circuit (2) 1505 is input to the selector circuit (1) 1506 of this embodiment, and the signal lines L0, 0, L0, 1, L1, 0, L1, from the latch circuit (2) 1505 are input. 1,. . . , L1919, 0, L1919, 1, signal lines L0, 0, L0, 1, L1, 0, L1, 1, L2, 0, L2, 1, L3, 0, L3, 1 are shown in FIG. The selector circuit (1) is connected. The description of La, b means that the b-th signal of the digital video data supplied to the a-th source signal line from the left is supplied. The selector circuit (1) receives timing signals from the signal lines SS1 and SS2. A signal from the selector circuit (1) is input to the level shifter 1507 and then input to the D / A conversion circuit 1508.
ここで、図１７を参照する。図１７には、セレクタ回路（２）が示されている。図１７には、説明の便宜上、最も左のセレクタ回路（２）が示されている。実際のソース信号線側駆動回路には、このセレクタ回路が２４０個用いられている。 Reference is now made to FIG. FIG. 17 shows the selector circuit (2). FIG. 17 shows the leftmost selector circuit (2) for convenience of explanation. In the actual source signal line side drive circuit, 240 selector circuits are used.
本実施例のセレクタ回路（２）は、図１７に示されるように、３個のＰチャネル型ＴＦＴと３個のＮチャネル型ＴＦＴとを有するアナログスイッチ４個と、３個のインバータを有している。セレクタ回路（２）には、Ｄ／Ａ変換回路１５０８によってアナログ信号に変換されたアナログ映像信号が入力される。 As shown in FIG. 17, the selector circuit (2) of the present embodiment has four analog switches each including three P-channel TFTs and three N-channel TFTs, and three inverters. ing. An analog video signal converted into an analog signal by the D / A conversion circuit 1508 is input to the selector circuit (2).
図１８には、セレクタ回路（１）１５０６およびセレクタ回路（２）１５０９に入力される２ビットのデータおよびタイミング信号のタイミングチャートが示されている。ＬＳはラッチ信号であり、１ライン期間（horizontal scanning period）の開始時に、ラッチ回路（２）に供給される信号である。ｂｉｔ- ０およびｂｉｔ- １は、ラッチ回路（２）から出力されるデジタル画像信号の０ビット目、１ビット目のデータをそれぞれ示す。なお、ここでは、図１６に示されるセレクタ回路（１）に接続されているラッチ回路（２）からの信号線Ｌ０, １およびＬ０, ０にはそれぞれ、Ａ１およびＡ０というデジタル信号が供給され、信号線Ｌ１, １およびＬ１, ０にはそれぞれ、Ｂ１およびＢ０というデジタル信号が供給され、信号線Ｌ２, １およびＬ２, ０にはそれぞれ、Ｃ１およびＣ０というデジタル信号が供給され、信号線Ｌ３, １およびＬ３, ０にはそれぞれ、Ｄ１およびＤ０というデジタル信号が供給されるとする。 FIG. 18 shows a timing chart of 2-bit data and timing signals input to the selector circuit (1) 1506 and the selector circuit (2) 1509. LS is a latch signal which is supplied to the latch circuit (2) at the start of one line period (horizontal scanning period). Bit-0 and bit-1 indicate 0th and 1st bit data of the digital image signal output from the latch circuit (2), respectively. Here, digital signals A1 and A0 are supplied to the signal lines L0, 1 and L0, 0 from the latch circuit (2) connected to the selector circuit (1) shown in FIG. Digital signals B1 and B0 are supplied to the signal lines L1, 1 and L1, 0, respectively, and digital signals C1 and C0 are supplied to the signal lines L2, 1 and L2, 0, respectively. Assume that digital signals D1 and D0 are supplied to 1 and L3, 0, respectively.
セレクタ回路（１）において、ＳＳ１およびＳＳ２に供給されるタイミング信号に基づいて、ｂｉｔ- １およびｂｉｔ- ０に出力される信号が選択される。つまり、最初の（１／４）ライン期間には、ｂｉｔ- １にはＡ１が出力され、かつｂｉｔ- ０にはＡ０が出力される。次の（１／４）ライン期間には、ｂｉｔ- １にはＢ１が出力され、かつｂｉｔ- ０にはＢ０が出力される。次の（１／４）ライン期間には、ｂｉｔ- １にはＣ１が出力され、かつｂｉｔ- ０にはＣ０が出力される。そして、最後の（１／４）ライン期間には、ｂｉｔ- １にはＤ１が出力され、かつｂｉｔ- ０にはＤ０が出力される。このように、（１／４）ライン期間づつラッチ回路（２）からのデータがレベルシフタ回路に供給されることになる。 In the selector circuit (1), a signal output to bit-1 and bit-0 is selected based on a timing signal supplied to SS1 and SS2. That is, during the first (1/4) line period, A1 is output to bit-1 and A0 is output to bit-0. In the next (1/4) line period, B1 is output to bit-1 and B0 is output to bit-0. In the next (1/4) line period, C1 is output to bit-1 and C0 is output to bit-0. In the last (1/4) line period, D1 is output to bit-1 and D0 is output to bit-0. Thus, the data from the latch circuit (2) is supplied to the level shifter circuit every (1/4) line period.
なお、Ｄ／Ａ変換回路１５０８に用いることができるＤ／Ａ変換回路の一例として、本出願人の特許出願である、特願平９−３４４３５１号および特願平９−３６５０５４号に記載されているＤ／Ａ変換回路を上げることができる。これらの特許出願に開示されているＤ／Ａ変換回路は、上述したように、デジタルビデオデータを上位ビットと下位ビットに分割し、２つのＤ／Ａ変換回路を用いることによってアナログ映像信号を作り出している。例えば、４ビットのデジタルビデオデータを用いる場合、上位２ビットと下位２ビットとに分割してＤ／Ａ変換を行っても良い。 An example of a D / A conversion circuit that can be used for the D / A conversion circuit 1508 is described in Japanese Patent Application No. 9-344351 and Japanese Patent Application No. 9-365054, which are patent applications of the present applicant. The D / A conversion circuit can be increased. As described above, the D / A conversion circuits disclosed in these patent applications divide the digital video data into upper bits and lower bits and generate an analog video signal by using two D / A conversion circuits. ing. For example, when 4-bit digital video data is used, D / A conversion may be performed by dividing into upper 2 bits and lower 2 bits.
Ｄ／Ａ変換回路から供給されるアナログ映像信号は、セレクタ回路（２）によって選択され、ソース信号線に供給される。この場合も、（１／４）ライン期間ずつ対応するソース信号線にアナログ映像信号が供給されるが、デコードイネイブル信号（ＤＥ）によってアナログ信号の電圧が完全に確定している間だけ、ソース信号線にアナログ映像信号が供給されることになる。 The analog video signal supplied from the D / A conversion circuit is selected by the selector circuit (2) and supplied to the source signal line. Also in this case, the analog video signal is supplied to the corresponding source signal line for each (1/4) line period. However, the source signal line is only determined while the voltage of the analog signal is completely determined by the decode enable signal (DE). An analog video signal is supplied to the signal line.
なお、本実施例では、２ビットのデジタルビデオデータを扱ったが、２ビット以上のデジタルビデオデータを扱うこともできる。 In this embodiment, 2-bit digital video data is handled, but 2-bit or more digital video data can also be handled.
また、本実施例では、ソース信号線４本に一つＤ／Ａ変換回路を設けるため、スイッチ回路を用い、Ｄ／Ａ変換回路の数を従来の４分の１としたが、本発明は、Ｄ／Ａ変換回路の数をこれ以外の数にする事も出来る。たとえば、ソース信号線８本につき１つのＤ／Ａ変換回路を割り当てた場合、本実施例の半導体表示装置ではＤ／Ａ変換回路の数は２４０個となり、駆動回路のさらなる面積縮小が実現される。このように、何本のソース信号線につき１つのＤ／Ａ変換回路を割り当てるかは、本実施例に限定されるものではない。 In this embodiment, since one D / A conversion circuit is provided for four source signal lines, a switch circuit is used and the number of D / A conversion circuits is reduced to a quarter of the conventional one. The number of D / A conversion circuits can be changed to other numbers. For example, when one D / A conversion circuit is assigned to eight source signal lines, the number of D / A conversion circuits is 240 in the semiconductor display device of this embodiment, and the area of the drive circuit can be further reduced. . Thus, the number of source signal lines to which one D / A conversion circuit is assigned is not limited to the present embodiment.
よって、本発明の半導体表示装置が、ｍ本のソース信号線（ｍは自然数）を有する場合（言い換えると、画素数（横×縦）が、ｍ×任意である場合）、１ライン分としてはｍ個のｘビットデジタル階調信号（ｘは自然数）が供給される。この場合、本発明の半導体表示装置が、ｎ個のＤ／Ａ変換回路（ｎは自然数）を有するＤ／Ａ変換回路部備えているとすると、各Ｄ／Ａ変換回路は、ｍ／ｎ個のデジタル階調信号を順次アナログ変換し、対応するｍ／ｎ本のソース線へアナログ信号を順次供給することになる。なお、デジタル階調信号のビット数に応じたＤ／Ａ変換回路を用いてやればよい。 Therefore, when the semiconductor display device of the present invention has m source signal lines (m is a natural number) (in other words, when the number of pixels (horizontal × vertical) is m × arbitrary), m x-bit digital gradation signals (x is a natural number) are supplied. In this case, if the semiconductor display device of the present invention includes a D / A conversion circuit unit having n D / A conversion circuits (n is a natural number), each D / A conversion circuit includes m / n pieces. Are sequentially converted into analog signals, and analog signals are sequentially supplied to the corresponding m / n source lines. Note that a D / A conversion circuit corresponding to the number of bits of the digital gradation signal may be used.
本実施例によると、駆動回路の中でも大きな面積を占めるＤ／Ａ変換回路の数を従来の４分の１にすることができるので、セレクタ回路分の増加を考慮しても、半導体表示装置の小型化が実現できる。 According to the present embodiment, the number of D / A conversion circuits that occupy a large area in the drive circuit can be reduced to a quarter of that of the conventional circuit. Miniaturization can be realized.
また、上記実施例２〜５は、透過型の液晶パネルについて説明してきたが、実施例１の駆動回路は、反射型の液晶パネルにも用いられるのは言うまでもない。また、液晶材料に強誘電性液晶や反強誘電性液晶などを用いることもできる。 Moreover, although the said Example 2-5 demonstrated the transmission-type liquid crystal panel, it cannot be overemphasized that the drive circuit of Example 1 is used also for a reflection-type liquid crystal panel. In addition, a ferroelectric liquid crystal, an antiferroelectric liquid crystal, or the like can be used as the liquid crystal material.
また、上記実施例２〜５では、表示媒体として液晶を用いる場合につて説明してきたが、実施例１の駆動回路は、液晶と高分子との混合層、いわゆる高分子分散型液晶表示装置にも用いることができる。また、実施例１の駆動回路は、印加電圧に応答して光学的特性が変調され得るその他のいかなる表示媒体を有する表示装置に用いてもよい。例えば、エレクトロルミネセンス素子やエレクトロクロミクス素子などを表示媒体として用いてもよい。 In the above-described Examples 2 to 5, the case where liquid crystal is used as the display medium has been described. However, the driving circuit of Example 1 is a mixed layer of liquid crystal and polymer, that is, a so-called polymer dispersion type liquid crystal display device. Can also be used. In addition, the drive circuit according to the first embodiment may be used for a display device having any other display medium whose optical characteristics can be modulated in response to an applied voltage. For example, an electroluminescent element or an electrochromic element may be used as the display medium.
上記実施例１〜６の半導体表示装置をは、様々な用途がある。本実施例では、本発明の半導体表示装置を組み込んだ半導体装置について説明する。 The semiconductor display devices of Examples 1 to 6 have various uses. In this embodiment, a semiconductor device incorporating the semiconductor display device of the present invention will be described.
このような半導体装置には、ビデオカメラ、スチルカメラ、プロジェクタ、ヘッドマウントディスプレイ、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話など）などが挙げられる。それらの一例を図１３に示す。 Examples of such a semiconductor device include a video camera, a still camera, a projector, a head mounted display, a car navigation system, a personal computer, a portable information terminal (such as a mobile computer and a mobile phone). An example of them is shown in FIG.
図１３（Ａ）は携帯電話であり、本体１３０１、音声出力部１３０２、音声入力部１３０３、半導体表示装置１３０４、操作スイッチ１３０５、アンテナ１３０６で構成される。
FIG. 13A illustrates a mobile phone, which includes a main body 1301, an audio output portion 1302, an audio input portion 1303, a semiconductor display device 1304, operation switches 1305, and an
図１３（Ｂ）はビデオカメラであり、本体１４０１、半導体表示装置１４０２、音声入力部１４０３、操作スイッチ１４０４、バッテリー１４０５、受像部１４０６で構成される。
FIG. 13B illustrates a video camera which includes a main body 1401, a semiconductor display device 1402, an
図１３（Ｃ）はモバイルコンピュータであり、本体１５０１、カメラ部１５０２、受像部１５０３、操作スイッチ１５０４、半導体表示装置１５０５で構成される。
FIG. 13C illustrates a mobile computer, which includes a main body 1501, a camera portion 1502, an
図１３（Ｄ）はヘッドマウントディスプレイであり、本体１６０１、半導体表示装置１６０２、バンド部１６０３で構成される。
FIG. 13D illustrates a head mounted display which includes a
図１３（Ｅ）はリア型プロジェクタであり、１７０１は本体、１７０２は光源、１７０３は半導体表示装置、１７０４は偏光ビームスプリッタ、１７０５および１７０６はリフレクター、１７０７はスクリーンである。なお、リア型プロジェクタは、視聴者の見る位置によって、本体を固定したままスクリーンの角度を変えることができるのが好ましい。 FIG. 13E shows a rear projector, in which 1701 is a main body, 1702 is a light source, 1703 is a semiconductor display device, 1704 is a polarizing beam splitter, 1705 and 1706 are reflectors, and 1707 is a screen. The rear projector is preferably capable of changing the angle of the screen with the main body fixed, depending on the viewing position of the viewer.
図１３（Ｆ）はフロント型プロジェクタであり、本体１８０１、光源１８０２、半導体表示装置１８０３、光学系１８０４、スクリーン１８０５で構成される。
FIG. 13F illustrates a front projector, which includes a main body 1801, a
２０１ ソース信号線側シフトレジスタ
２０２ デジタルデコーダ
２０３ ラッチ回路
２０４ ラッチ回路
２０５ 信号線
２０６ 信号線
２０７ Ｄ／Ａ変換回路部
２０８ Ｄ／Ａ変換回路
２０９ スイッチ回路
２１０ スイッチ回路
２１１ ソース信号線
２１２ ゲイト信号線側シフトレジスタ
２１３ ゲイト信号線
２１４ 画素ＴＦＴ
201 Source signal line
Claims (6)
前記第１及び第２のソースドライバはそれぞれ、ｍ／２ｎ（ｎは自然数）個の記憶回路と、第１及び第２のスイッチ回路と、第１及び第２のＤ／Ａ変換回路とを有するｎ個のグループを有し、
前記ｍ本のソース信号線は、ｍ／２ｎ本ずつの前記２ｎ個のグループを有し、
外部から入力されるｘ（ｘは２以上の自然数）ビットのデジタル階調信号は、前記デジタルビデオデータ分割回路に入力され、
前記デジタルビデオデータ分割回路において、前記デジタル階調信号は、奇数列の前記ソース信号線に供給される階調電圧信号を生成するための、第１のｘビットのデジタル階調信号と、偶数列の前記ソース信号線に供給される階調電圧信号を生成するための、第２のｘビットのデジタル階調信号とに分割され、
前記第１のｘビットのデジタル階調信号は、前記第１のソースドライバに入力され、前記第２のｘビットのデジタル階調信号は、前記第２のソースドライバに入力され、
前記第１のソースドライバが有するｎ個のグループのそれぞれにおいて、
前記ｍ／２ｎ個の記憶回路のそれぞれは前記第１のｘビットのデジタル階調信号を記憶し、
前記第１のスイッチ回路は、前記ｍ／２ｎ個の記憶回路を順に選択して前記第１及び第２のＤ／Ａ変換回路に電気的に接続し、
前記第１のＤ／Ａ変換回路は、前記第１のｘビットのデジタル階調信号のうち上位ａ（ａは自然数、ａ＜ｘ）ビットが入力され、前記第２のＤ／Ａ変換回路は、前記第１のｘビットのデジタル階調信号のうち下位ｘ−ａビットが入力され、
前記第２のスイッチ回路は、前記ｍ／２ｎ本のソース信号線を順に選択して前記第１及び第２のＤ／Ａ変換回路に電気的に接続し、
前記第２のソースドライバが有するｎ個のグループのそれぞれにおいて、
前記ｍ／２ｎ個の記憶回路のそれぞれは前記第２のｘビットのデジタル階調信号を記憶し、
前記第１のスイッチ回路は、前記ｍ／２ｎ個の記憶回路を順に選択して前記第１及び第２のＤ／Ａ変換回路に電気的に接続し、
前記第１のＤ／Ａ変換回路は、前記第２のｘビットのデジタル階調信号のうち上位ａ（ａは自然数、ａ＜ｘ）ビットが入力され、前記第２のＤ／Ａ変換回路は、前記第２のｘビットのデジタル階調信号のうち下位ｘ−ａビットが入力され、
前記第２のスイッチ回路は、前記ｍ／２ｎ本のソース信号線を順に選択して前記第１及び第２のＤ／Ａ変換回路に電気的に接続することを特徴とする半導体表示装置。 m (m is a natural number) source signal lines, first and second source drivers provided at both ends of the m source signal lines, and a digital video data dividing circuit,
Each of the first and second source drivers includes m / 2n (n is a natural number) memory circuits, first and second switch circuits, and first and second D / A conversion circuits. n groups,
The m source signal lines have the 2n groups of m / 2n pieces each.
An externally input x (x is a natural number of 2 or more) bit digital gradation signal is input to the digital video data dividing circuit,
In the digital video data dividing circuit, the digital gradation signal includes a first x-bit digital gradation signal for generating a gradation voltage signal to be supplied to the odd-numbered source signal lines, and an even number column. And a second x-bit digital gradation signal for generating a gradation voltage signal supplied to the source signal line,
The first x-bit digital gradation signal is input to the first source driver, and the second x-bit digital gradation signal is input to the second source driver;
In each of the n groups of the first source driver,
Each of the m / 2n storage circuits stores the first x-bit digital gradation signal,
The first switch circuit selects the m / 2n memory circuits in order and electrically connects them to the first and second D / A conversion circuits,
The first D / A converter circuit receives upper a (a is a natural number, a <x) bits of the first x-bit digital gradation signal, and the second D / A converter circuit , The lower x-a bit of the first x-bit digital gradation signal is input,
The second switch circuit sequentially selects the m / 2n source signal lines and electrically connects them to the first and second D / A conversion circuits,
In each of the n groups of the second source driver,
Each of the m / 2n storage circuits stores the second x-bit digital gradation signal,
The first switch circuit selects the m / 2n memory circuits in order and electrically connects them to the first and second D / A conversion circuits,
The first D / A conversion circuit receives upper a (a is a natural number, a <x) bits of the second x-bit digital gradation signal, and the second D / A conversion circuit , The lower xa bits of the second x-bit digital gradation signal are input,
The semiconductor display device, wherein the second switch circuit sequentially selects the m / 2n source signal lines and electrically connects them to the first and second D / A conversion circuits.
前記ｍ／２ｎ本のソース信号線のいずれか一は、前記第１のＤ／Ａ変換回路から出力される第１のアナログ映像信号と、前記第２のＤ／Ａ変換回路から出力される第２のアナログ映像信号とを用いて階調電圧の制御が行われることを特徴とする半導体表示装置。 In claim 1,
Any one of the m / 2n source signal lines includes a first analog video signal output from the first D / A conversion circuit and a first analog video signal output from the second D / A conversion circuit. 2. A semiconductor display device, wherein gradation voltage is controlled using two analog video signals.
前記ｍ／２ｎ本のソース信号線にはそれぞれ、複数の画素が電気的に接続され、
前記複数の画素はそれぞれ、印加電圧に応答して光学的特性が変調される媒体を有することを特徴とする半導体表示装置。 In claim 1 or claim 2,
A plurality of pixels are electrically connected to each of the m / 2n source signal lines,
Each of the plurality of pixels includes a medium whose optical characteristics are modulated in response to an applied voltage.
前記複数の画素はそれぞれ、液晶を有することを特徴とする半導体表示装置。 In claim 3,
Each of the plurality of pixels includes a liquid crystal.
前記複数の画素はそれぞれ、エレクトロルミネセンス素子またはエレクトロクロミクス素子を有することを特徴とする半導体表示装置。 In claim 3,
The plurality of pixels each have an electroluminescence element or an electrochromic element.
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|---|---|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015060221A (en) * | 2013-09-18 | 2015-03-30 | 聚積科技股▲ふん▼有限公司 | Method of controlling light emission of light emitting device, and drive system including the same |
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2008
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