JP2009088600A

JP2009088600A - Phase shift method and circuit

Info

Publication number: JP2009088600A
Application number: JP2007251589A
Authority: JP
Inventors: Shinya Yoshida; 慎也吉田
Original assignee: Kawasaki Microelectronics Inc
Current assignee: Kawasaki Microelectronics Inc
Priority date: 2007-09-27
Filing date: 2007-09-27
Publication date: 2009-04-23
Anticipated expiration: 2027-09-27
Also published as: JP5158764B2

Abstract

<P>PROBLEM TO BE SOLVED: To significantly reduce the number of serially connected stages of delay cells. <P>SOLUTION: In a phase shift method, an edge signal of rise of an input signal is inputted into a first stage of a delay cells 16A of a plurality of serially connected stages, the delay cell 16A of the final stage is connected to the delay cell 16A of the first stage in loop after the delay cell 16A of a fourth stage reacts, a counter 18A outputs a pulse when the counter 18A counts the predetermined number of times of the rise edge, and the pulse is inputted into a clock of a flip-flop 14 via a desired number of stages of the delay cells 19A of a plurality of serially connected stages. Also, an edge signal of the fall of the input signal is inputted into the initial stage of a delay cells 16B of a plurality of serially connected stages, the delay cell 16B of the final stage is connected to the delay cell 16B of the first stage in loop after the delay cell 16B of a fourth stage reacts, a counter 18B outputs a pulse when the counter 18B counts the predetermined number of times of the rise edge, and a pulse is inputted into a reset of a flip-flop 14 via the desired number of stages of the delay cells 19B of the plurality of serially connected stages, and the signal is outputted. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、単一の遅延時間を有する複数の遅延セルを直列に接続し、その中の任意段数のみを有効にすることで所望の遅延時間を得る位相シフト方法および回路に係り、特に、必要となる遅延セルの全てを直列に接続するのではなく、少ない段数をループ状に接続して繰り返し使うことにより、遅延セル段数の大幅な削減を可能にした位相シフト方法および回路に関するものである。 The present invention relates to a phase shift method and circuit for obtaining a desired delay time by connecting a plurality of delay cells having a single delay time in series and enabling only an arbitrary number of stages, and in particular, is necessary. The present invention relates to a phase shift method and a circuit capable of greatly reducing the number of delay cell stages by connecting a small number of stages in a loop and repeatedly using them instead of connecting all the delay cells in series.

ＤＤＲＳＤＲＡＭ（ＤＤＲ：Double Data Rate）の普及に伴い、ＤＬＬ（Delay Locked Loop）回路が必要不可欠となっている。ＤＬＬ回路と呼ばれているが、実質的な目的は、基準クロックに対し９０度や２７０度の位相シフトを行なうための絶対遅延を生成する回路である。 With the spread of DDR SDRAM (DDR: Double Data Rate), a DLL (Delay Locked Loop) circuit has become indispensable. Although called a DLL circuit, a substantial purpose is a circuit that generates an absolute delay for performing a phase shift of 90 degrees or 270 degrees with respect to a reference clock.

位相シフト回路のひとつの構成方法として、単一の遅延時間を持つ複数の遅延セルを直列に接続し、その中の任意段数だけ有効にすることで、所望の遅延時間を得ることができる（例えば、特許文献１の図９参照）。遅延セルの構成は限定するものではないが、例えばＣＭＯＳゲート回路でも良い。この位相シフト回路におけるシフト量（遅延時間）が基準クロックを基準とした（例えば）９０度の絶対遅延時間となるには、基準クロックの周期Ｔrefと遅延セル１段当たりの遅延時間Ｔdlの２つがわかれば、（Ｔref／Ｔdl）×（９０／３６０）の段数分だけ遅延セルを有効にすれば良い。 As one configuration method of the phase shift circuit, a desired delay time can be obtained by connecting a plurality of delay cells having a single delay time in series and enabling them by an arbitrary number of stages (for example, , See FIG. 9 of Patent Document 1). The configuration of the delay cell is not limited, but may be a CMOS gate circuit, for example. In order for the shift amount (delay time) in this phase shift circuit to be an absolute delay time of 90 degrees with respect to the reference clock (for example), it is only necessary to know the reference clock cycle Tref and the delay time Tdl per delay cell. , (Tref / Tdl) × (90/360) The number of delay cells may be enabled.

しかし、半導体集積回路の中でアナログ的な時間を測定するのは難しいため、位相シフト回路と同じ遅延セルを内部可変遅延として有するＤＬＬ回路を基準クロック１周期でロックさせ、ロックした時に使用している遅延段数を「クロック１周期分の時間」として出力するマスターＤＬＬ回路を用いてクロック周期を測定する。マスターＤＬＬ回路が、例えば遅延セル４００段を使ってロックすれば、それを１／４倍した１００段の遅延セルを位相シフト回路で有効にすれば、基準クロックの９０度分の絶対遅延が得られる。 However, since it is difficult to measure analog time in a semiconductor integrated circuit, a DLL circuit having the same delay cell as the phase shift circuit as an internal variable delay is locked in one cycle of the reference clock, and used when locked. The clock cycle is measured using a master DLL circuit that outputs the number of delay stages as “time for one clock cycle”. If the master DLL circuit is locked using, for example, 400 stages of delay cells, an absolute delay of 90 degrees of the reference clock can be obtained by enabling 100 stages of delay cells multiplied by 1/4 by the phase shift circuit. It is done.

なお、マスターＤＬＬ回路は、通常、一旦ロックした後も温度変動などによる遅延セルの遅延時間変動を常にトラッキングし、クロック１周期当たりの遅延段数を更新するため（例えば、温度が上がって遅延セルの遅延時間が大きくなると、４００段→３９９段→３９８段と更新していく）、位相シフト回路は「クロック１周期分の段数の１／４の段数を有効にする」という関係を維持していれば、常に９０度分の絶対遅延を維持できる。
特開平１１−２９８３０７号公報 Note that the master DLL circuit normally keeps track of delay time fluctuations of delay cells due to temperature fluctuations even after being locked, and updates the number of delay stages per clock cycle (for example, when the temperature rises and delay cell delays). If the delay time increases, the phase shift circuit updates from 400 stages → 399 stages → 398 stages), and the phase shift circuit can maintain the relationship of “validate the number of stages that is 1/4 of the number of stages for one clock cycle”. Thus, an absolute delay of 90 degrees can always be maintained.
Japanese Patent Laid-Open No. 11-298307

このＤＬＬ回路を利用した位相シフト回路の問題点のひとつとして、セル面積が挙げられる。ＤＤＲＳＤＲＡＭの規格は世代によって異なるが、８００Ｍｂｐｓのデータレート（４００ＭＨｚクロックの両エッジを使う）も視野に入ってきているため、遅延調整の分解能は数１０ｐｓが必要と言われている。つまり遅延セル１段当たりが数１０ｐｓということである。一方、全てのアプリケーションでそのような高速データレートが必要なわけではなく、ＤＤＲＳＤＲＡＭの下限周波数の限界（第一世代では約８０ＭＨｚ）で使われる場合もある。 One of the problems of the phase shift circuit using this DLL circuit is the cell area. Although the DDR SDRAM standard varies from generation to generation, since a data rate of 800 Mbps (using both edges of a 400 MHz clock) is also in the field of view, it is said that the resolution of delay adjustment needs several tens of ps. That is, several stages of delay cells are several tens of ps. On the other hand, not all high-speed data rates are required for all applications, and the application may be used at the lower limit of the DDR SDRAM frequency (about 80 MHz in the first generation).

したがって、位相シフト回路に周波数的な汎用性を持たせようとすると、遅延時間のばらつき（特に遅延時間が最も小さくなる条件）も考慮すれば１０００段オーダーの多大な遅延セルを備えておく必要がある。前記した特許文献１では、その段落００６８に必要な段数だけ直列に接続して構成することが述べられている。 Therefore, if the phase shift circuit is intended to have general versatility in terms of frequency, it is necessary to provide a large number of delay cells on the order of 1000 stages in consideration of variations in delay time (especially, conditions under which the delay time is minimized). is there. In the above-mentioned Patent Document 1, it is described that the number of stages necessary for the paragraph 0068 is connected in series.

本発明の目的は、少ない数の遅延セルをループ状に接続し、同一の遅延セルを繰り返し使用することにより、遅延セルの段数を大幅に削減できるようにした位相シフト方法および回路を提供することである。 An object of the present invention is to provide a phase shift method and circuit capable of greatly reducing the number of stages of delay cells by connecting a small number of delay cells in a loop and repeatedly using the same delay cells. It is.

上記目的を達成するために、請求項１にかかる発明の位相シフト方法は、入力信号の立上り又は立下りのエッジ信号を複数段直列接続の第１の遅延セルの初段に入力し、終段以外の特定の段数目の前記第１の遅延セルが反応した後に前記終段の出力側を初段の入力側に接続することによりループ接続して前記エッジ信号を巡回させ、該巡回が所定回数に達した後に所望段数目の前記第１の遅延セルから出力信号を出力することを特徴とする。
請求項２にかかる発明は、請求項１に記載の位相シフト方法において、前記所望段目の第１の遅延セルから出力する前記出力信号を、複数段直列接続の第２の遅延セルの内の１つ以上を経由させてから出力することを特徴とする。
請求項３にかかる発明の位相シフト方法は、入力信号の立上りのエッジ信号を前記請求項１の方法で第１のルートで遅延させ、前記入力信号の立下りのエッジ信号を前記請求項１の方法で第２のルートで遅延させ、前記第１のルートで得られた出力信号と前記第２のルートで得られた出力信号から新たな出力信号を生成することを特徴とする。
請求項４にかかる発明の位相シフト方法は、入力信号の立上りのエッジ信号を前記請求項２の方法で第１のルートで遅延させ、前記入力信号の立下りのエッジ信号を前記請求項２の方法で第２のルートで遅延させ、前記第１のルートで得られた出力信号と前記第２のルートで得られた出力信号から新たな出力信号を生成することを特徴とする。
請求項５に記載の発明の位相シフト回路は、入力信号の立上り又は立下りのエッジを検出する第１のエッジ検出回路と、該第１のエッジ検出回路の出力信号を遅延させる複数段直列接続の第１の遅延セルと、該複数段直列接続の第１の遅延セルの内の終段以外の特定の段数目の前記第１の遅延セルの出力信号が変化すると該終段の出力側を初段の入力側に接続してループ接続するループ切替制御回路と、前記複数段直列接続の第１の遅延セルの内の所望段数目の遅延セルの出力信号の同一方向の変化回数を予め設定した所定数だけカウントするとパルスを出力するカウンタとを備え、前記カウンタから出力する前記パルスを出力信号としたことを特徴とする。
請求項６に記載の発明は、請求項５に記載の位相シフト回路において、複数段直列接続の第２の遅延セルと、前記カウンタから出力する前記パルスを前記複数段直列接続の第２の遅延セルの内の１つ以上を経由させるセル段数設定回路とを備え、前記複数段直列接続の第２の遅延セルの内の１つ以上を経由させた信号を出力信号とすることを特徴とする。
請求項７に記載の発明の位相シフト回路は、第２のエッジ検出回路を備え、入力信号の立上りのエッジ信号を入力する請求項５に記載の位相シフト回路を立上り側の位相シフト部とし、入力信号の立下りのエッジ信号を入力する請求項５に記載の位相シフト回路を立下り側の位相シフト部とし、前記第２のエッジ検出回路は、前記立上り側の位相シフト部でシフトされた信号で出力信号を立ち上げ、前記立下り側の位相シフト部でシフトされた信号で前記出力信号を立ち下げることを特徴とする。
請求項８に記載の位相シフト回路は、第２のエッジ検出回路を備え、入力信号の立上りのエッジ信号を入力する請求項６に記載の位相シフト回路を立上り側の位相シフト部とし、入力信号の立下りのエッジ信号を入力する請求項６に記載の位相シフト回路を立下り側の位相シフト部とし、前記第２のエッジ検出回路は、前記立上り側の位相シフト部でシフトされた信号で出力信号を立ち上げ、前記立下り側の位相シフト部でシフトされた信号で前記出力信号を立ち下げることを特徴とする。 In order to achieve the above object, a phase shift method according to a first aspect of the present invention is the method of inputting a rising or falling edge signal of an input signal to the first stage of a first delay cell having a plurality of stages connected in series, except for the last stage. After the first delay cell of a specific number of stages has reacted, the edge signal is circulated by connecting the output side of the final stage to the input side of the first stage, and the circulation reaches a predetermined number of times. After that, an output signal is output from the first delay cell of the desired number of stages.
According to a second aspect of the present invention, in the phase shift method according to the first aspect, the output signal output from the first delay cell at the desired stage is output from a plurality of second delay cells connected in series. It is characterized by outputting after passing through one or more.
According to a third aspect of the present invention, the rising edge signal of the input signal is delayed by the first route by the method of the first aspect, and the falling edge signal of the input signal is delayed by the method of the first aspect. The method delays the second route by the method, and generates a new output signal from the output signal obtained by the first route and the output signal obtained by the second route.
According to a fourth aspect of the present invention, the rising edge signal of the input signal is delayed in the first route by the method of the second aspect, and the falling edge signal of the input signal is delayed by the method of the second aspect. The method delays the second route by the method, and generates a new output signal from the output signal obtained by the first route and the output signal obtained by the second route.
According to a fifth aspect of the present invention, a phase shift circuit includes a first edge detection circuit that detects a rising edge or a falling edge of an input signal, and a multi-stage serial connection that delays an output signal of the first edge detection circuit When the output signal of the first delay cell of a specific number other than the final stage among the first delay cells and the first delay cells connected in series is changed, the output side of the final stage is changed. A loop switching control circuit that is connected to the input side of the first stage and connected in a loop, and the number of changes in the same direction of the output signal of the desired number of delay cells among the first delay cells connected in series are preset. And a counter that outputs a pulse when a predetermined number is counted, and the pulse output from the counter is used as an output signal.
According to a sixth aspect of the present invention, in the phase shift circuit according to the fifth aspect, a second delay cell having a plurality of stages connected in series and a second delay cell having the plurality of stages connected in series with the pulse output from the counter. A cell stage number setting circuit that passes through one or more of the cells, and a signal that passes through one or more of the plurality of second delay cells connected in series is used as an output signal. .
The phase shift circuit of the invention described in claim 7 includes a second edge detection circuit, and inputs the rising edge signal of the input signal. The phase shift circuit according to claim 5 is used as a rising phase shift section, 6. The phase shift circuit according to claim 5, wherein a falling edge signal of an input signal is inputted, and the second edge detection circuit is shifted by the rising phase shift unit. The output signal is raised by a signal, and the output signal is lowered by a signal shifted by the phase shift unit on the falling side.
The phase shift circuit according to claim 8 includes a second edge detection circuit, and inputs the rising edge signal of the input signal. The phase shift circuit according to claim 6 is used as a rising phase shift section, and the input signal 7. The phase shift circuit according to claim 6, wherein the falling edge signal is input to the falling side phase shift unit, and the second edge detection circuit is a signal shifted by the rising side phase shift unit. The output signal is raised, and the output signal is lowered by a signal shifted by the phase shift unit on the falling side.

本発明によれば、従来に比べて遅延セルの直列接続段数を大幅に少なくすることができ、セル面積を大幅に縮小できることに加え、この構成により、最低動作周波数の規定は、遅延ループのデューティ維持特性と巡回回数計測の規模のみに依存することになり、対応周波数の下限を考慮した遅延セル面積の増大も抑制される。また、遅延処理は立上りエッジのみを利用して行うので、入力端子に入力されるパルスのデューティを維持して遅延処理し出力端子に出力させることが容易となる。 According to the present invention, it is possible to significantly reduce the number of delay cells connected in series as compared with the prior art, and to significantly reduce the cell area. With this configuration, the minimum operating frequency is defined by the delay loop duty. It depends only on the maintenance characteristics and the scale of the number of times of patrol, and the increase of the delay cell area considering the lower limit of the corresponding frequency is also suppressed. Further, since the delay process is performed using only the rising edge, it becomes easy to perform the delay process while maintaining the duty of the pulse input to the input terminal and to output it to the output terminal.

図１に本発明の実施例の位相シフト回路の構成を示す。Ａは入力クロックの立上りエッジ側の位相シフト部、Ｂは同クロックの立下りエッジ側の位相シフト部を示す。１１はクロックが入力する入力端子、１２は遅延処理されたクロックの出力端子、１３Ａ，１３Ｂ，１４はＤ型のフリップフロップ、１５Ａ，１５Ｂは入力セレクタ、１６Ａ，１６Ｂは単一の遅延時間の遅延セル、１７Ａ，１７Ｂはループ切替制御回路、１８Ａ，１８Ｂはカウンタ、１９Ａ，１９Ｂは単一の遅延時間の遅延セル、２０Ａ，２０Ｂはアンドゲート、２１Ａ，２１Ｂは出力セレクタ、２２はセル段数設定回路、２３はループ巡回回数設定回路である。 FIG. 1 shows the configuration of a phase shift circuit according to an embodiment of the present invention. A represents a phase shift unit on the rising edge side of the input clock, and B represents a phase shift unit on the falling edge side of the clock. 11 is an input terminal for inputting a clock, 12 is an output terminal for a delayed clock, 13A, 13B and 14 are D-type flip-flops, 15A and 15B are input selectors, and 16A and 16B are delays of a single delay time. Cells, 17A and 17B are loop switching control circuits, 18A and 18B are counters, 19A and 19B are delay cells having a single delay time, 20A and 20B are AND gates, 21A and 21B are output selectors, and 22 is a cell stage number setting circuit. , 23 is a loop cycle number setting circuit.

ループ切替制御回路１７Ａは、８段直列接続の遅延セル１６Ａの内の所定（図１では４段分）の遅延セルの出力に立上りエッジが現れると、それを検知して入力セレクタ１５Ａの入力側をループ側に切り替えるが、カウンタ１８Ａが設定した値をカウントした時は、入力セレクタ１５Ａをフリップフロップ１３Ａ側に切り替え、同時にフリップフロップ１３Ａをリセットする。ループ切替制御回路１７Ｂも同様である。 The loop switching control circuit 17A detects when a rising edge appears at the output of a predetermined delay cell (four stages in FIG. 1) of the delay cells 16A connected in series in eight stages, and detects the rising edge. Is switched to the loop side, but when the value set by the counter 18A is counted, the input selector 15A is switched to the flip-flop 13A side, and at the same time, the flip-flop 13A is reset. The same applies to the loop switching control circuit 17B.

セル段数設定回路２２は、立上りエッジ側の位相シフト部Ａの８個のアンドゲート２０Ａおよび立下りエッジ側の位相シフト部Ｂの８個のアンドゲート２０Ｂの内の同じ段数目の１つのアンドゲートにＨ信号を与え、これにより当該アンドゲートのみのゲートを開く。なお、アンドゲート２０Ａの内、初段から７段までのいずれかがゲートを開くときは出力セレクタ２１Ａは遅延セル１９Ａ側の入力側を選択し、終段のアンドゲート２０Ａのみがゲートを開くときは当該終段のアンドゲート２０Ａの側の入力側を選択する。出力セレクタ２１Ｂも同様である。この結果、カウンタ１８Ａ，１８Ｂから出力されるパルスが、当該アンドゲート２０Ａ，２０Ｂと１段以上の遅延セル１９Ａ，１９Ｂまたは全く遅延セルを通過せず、フリップフロッ１４のクロック端子、又はリセット端子に入力される。 The cell stage number setting circuit 22 includes one AND gate of the same number of stages among the eight AND gates 20A of the phase shift section A on the rising edge side and the eight AND gates 20B of the phase shift section B on the falling edge side. Is given an H signal, thereby opening only the AND gate. When any of the first and seventh stages of the AND gate 20A opens the gate, the output selector 21A selects the input side on the delay cell 19A side, and when only the final AND gate 20A opens the gate. The input side of the final AND gate 20A is selected. The same applies to the output selector 21B. As a result, the pulses output from the counters 18A and 18B do not pass through the AND gates 20A and 20B and one or more stages of delay cells 19A and 19B, or no delay cells, and are input to the clock terminal or reset terminal of the flip-flop 14. Is done.

ループ巡回回数設定回路２３は、カウンタ１８Ａ，１８Ｂに同じプリセット値を与える。このカウンタ１８Ａ，１８Ｂは当該プリセット値までカウントアップされると、前記したようにループ切替制御回路１７Ａ，１７Ｂに制御信号を与えると同時に、アンドゲート２０Ａ，２０Ｂにパルスを出力する。 The loop circulation number setting circuit 23 gives the same preset value to the counters 18A and 18B. When the counters 18A and 18B are counted up to the preset value, the control signals are supplied to the loop switching control circuits 17A and 17B as described above, and at the same time, pulses are output to the AND gates 20A and 20B.

本実施例は、複数段直列接続の遅延セルをループ状に接続してそのループで信号を巡回させて遅延時間を生成する点に特徴をもち、図１では入力セレクタ１５Ａとカウンタ１８Ａの間および入力セレクタ１５Ｂとカウンタ１８Ｂの間で、各々８段の遅延セル１６Ａ，１６Ｂによりループが構成されるようにしている。また、カウンタ１８Ａと出力セレクタ２１Ａの間およびカウンタ１８Ｂと出力セレクタ２１Ｂの間で、前記ループ段数よりも１段少ない段数（図では７段）の遅延セル１９Ａ，１９Ｂがそれぞれ接続され、これらを合わせて位相シフト回路としての遅延時間を生成することになる。例えば１００段分の遅延時間が必要な場合は、立上りエッジ側のシフト部Ａでは、入力信号が前段で８段の遅延セル１６Ａのループを１２周した後に、後段の余りの４段の遅延セル１９Ａを通って出力されれば、合計で１００段になる。立下りエッジ側のシフト部Ｂでも同様である。同じ要領でどのような段数指定にも対応可能である。この段数指定は、ループ巡回回数設定回路２３とセル段数設定回路２２により行われる。 This embodiment is characterized in that a plurality of stages of serially connected delay cells are connected in a loop, and a signal is circulated in the loop to generate a delay time. In FIG. 1, between the input selector 15A and the counter 18A and Between the input selector 15B and the counter 18B, a loop is constituted by eight stages of delay cells 16A and 16B, respectively. Further, delay cells 19A and 19B having a number of stages that is one stage less than the number of loop stages (seven stages in the figure) are connected between the counter 18A and the output selector 21A and between the counter 18B and the output selector 21B, respectively. Thus, a delay time as a phase shift circuit is generated. For example, when a delay time of 100 stages is required, in the shift section A on the rising edge side, after the input signal has made 12 rounds of the loop of the 8-stage delay cell 16A in the previous stage, the remaining 4-stage delay cells in the subsequent stage If output through 19A, there will be a total of 100 stages. The same applies to the shift part B on the falling edge side. Any number of stages can be specified in the same manner. This stage number designation is performed by the loop cycle number setting circuit 23 and the cell stage number setting circuit 22.

さて、初期状態では、入力端子１１からクロックを受けるフリップフロップ１３Ａは、一旦リセットされてクロックの立上りエッジを待っている状態（Ｑ＝Ｌ）である。その後段の入力セレクタ１５Ａはフリップフロップ１３Ａの出力Ｑを選択している状態である。遅延セル１６Ａは、正転型である（反転インバータではない）ので、ループを形成する全ての遅延セル１６Ａの出力がＬになっている。 Now, in the initial state, the flip-flop 13A receiving the clock from the input terminal 11 is in a state (Q = L) once reset and waiting for the rising edge of the clock. The input selector 15A at the subsequent stage is in a state where the output Q of the flip-flop 13A is selected. Since the delay cell 16A is a normal rotation type (not an inverting inverter), the outputs of all the delay cells 16A forming the loop are L.

この状態で、入力端子１１がクロックの立上りエッジを受けると、フリップフロップ１３Ａの出力ＱがＨに変わり、それがセレクタ１５Ａを通って遅延セル１６Ａに伝わり、遅延セル１６Ａの出力が順次Ｈに変わっていく。ただし、このループは、電圧制御発振器のような自己発振機能を備えていないので、ループ接続されたとしても、このままではＬかＨで全てのノードが固定されてしまい、後段のカウンタ１８Ａをカウントアップさせることができなくなる。 In this state, when the input terminal 11 receives the rising edge of the clock, the output Q of the flip-flop 13A changes to H, which is transmitted to the delay cell 16A through the selector 15A, and the output of the delay cell 16A sequentially changes to H. To go. However, since this loop does not have a self-oscillation function like a voltage-controlled oscillator, even if it is connected to the loop, all nodes are fixed at L or H as it is, and the counter 18A in the subsequent stage is counted up. Can not be made.

そこで、立上りエッジと同様に立下りエッジも意図的に入れてやる必要がある。入力端子１１の立上りエッジを受けたＨの信号が遅延セル１６Ａを伝わっていくが、半分の４段目まできたところで、ループ切替制御回路１７Ａがそれを検知して、入力セレクタ１５Ａの入力側をフリップフロップ１３Ａの側からループ側に切り替え、このとき同時にフリップフロップ１３Ａをリセットする。入力セレクタ１５Ａの入力側がループ側に切り替わった時には、まだ８段目の遅延セル１６Ａの出力はＬなので、今度はこの立下りエッジが遅延セル１６Ａを伝わっていくことになるが、しばらくすると、立上りエッジがループされて戻ってくるため、結果として、立上りエッジと立下りエッジがこのループをぐるぐる巡回し、その巡回回数分をカウンタ１８Ａがカウントする。 Therefore, it is necessary to intentionally insert the falling edge as well as the rising edge. The H signal that has received the rising edge of the input terminal 11 travels through the delay cell 16A, but when it reaches the fourth half of the half, the loop switching control circuit 17A detects it and controls the input side of the input selector 15A. Switching from the flip-flop 13A side to the loop side, the flip-flop 13A is reset at the same time. When the input side of the input selector 15A is switched to the loop side, the output of the delay cell 16A at the eighth stage is still L, so this falling edge will be transmitted through the delay cell 16A. Since the edge is looped back, as a result, the rising edge and the falling edge circulate around this loop, and the counter 18A counts the number of circulations.

カウンタ１８Ａは、ループ巡回回数設定回路２３によって予めプリセットされたカウント値に達すると、その旨をループ切替制御回路１７Ａに通知し、これによりループ切替制御回路１７Ａは入力セレクタ１５Ａの入力側をフリップフロップ１３Ａの側に切り替え、且つこのフリップフロップ１３Ａのリセットを解除して、遅延セル１６Ａのループとフリップフロップ１３Ａは初期状態となり、次のクロックの立上りエッジを待つ。 When the counter 18A reaches the count value preset by the loop circulation number setting circuit 23, the counter 18A notifies the loop switching control circuit 17A to that effect, and the loop switching control circuit 17A flips the input side of the input selector 15A to the flip-flop. Switching to the 13A side and releasing the reset of the flip-flop 13A, the loop of the delay cell 16A and the flip-flop 13A are in the initial state, and wait for the rising edge of the next clock.

それと同時にカウンタ１８Ａは、後段のアンドゲート２０Ａに立上りエッジ（正確には出力段のフリップフロップ１４のクロックとして十分なＨ幅を持ったパルス）を流し、ゲートを開いているアンドゲート２０Ａを介して所定段数の遅延セル１９Ａを経由して又は遅延セル１９Ａを経由せず、出力セレクタ２１Ａからフリップフロップ１４のクロック端子に入力する。これにより、フリップフロップ１４はその出力ＱをＨにして、入力端子１１に入力したクロックの立上りエッジに基づく一連の位相シフト動作が完了する。 At the same time, the counter 18A sends a rising edge (precisely, a pulse having a sufficient H width as a clock of the flip-flop 14 of the output stage) to the subsequent AND gate 20A, and passes through the AND gate 20A that opens the gate. The signal is input from the output selector 21A to the clock terminal of the flip-flop 14 via the predetermined number of delay cells 19A or not via the delay cell 19A. Thereby, the flip-flop 14 sets its output Q to H, and a series of phase shift operations based on the rising edge of the clock input to the input terminal 11 is completed.

入力端子１１に入力されるクロックの立下りエッジは、フリップフロップ１３Ｂに入力し、前記した立上りエッジ側の位相シフト部Ａと同様に、立下り側の位相シフト部Ｂにおいて、同様に遅延を受け、出力セレクタ２１Ｂからフリップフロップ１４のリセット信号として入力され、フリップフロップ１４の出力ＱをＬにする。これにより、フリップフロップ１４の出力Ｑからは、入力端子１１に入力したクロックと同じパルス幅で且つ所定の遅延を受けたパルスが出力端子１２に出力する。 The falling edge of the clock input to the input terminal 11 is input to the flip-flop 13B, and is similarly subjected to a delay in the falling-side phase shift unit B as in the above-described rising-edge-side phase shift unit A. , Input as a reset signal of the flip-flop 14 from the output selector 21B, and the output Q of the flip-flop 14 is set to L. As a result, a pulse having the same pulse width as the clock input to the input terminal 11 and receiving a predetermined delay is output from the output Q of the flip-flop 14 to the output terminal 12.

位相シフト回路のような遅延セルの多段接続が必要な回路におけるデューティ維持の最大の難題は、遅延セル１段分のＴdlh（立上り遅延）とＴdhl（立下り遅延）の差が遅延段数分だけ累積されてしまう点をどのように解決するかである。従来のように遅延セルを１列に並べただけの構成ではＴdlhとＴdhlの差が直接デューティ維持に響いてしまい、使用条件による変動も大きくなってしまうのだが、本実施例の構成では入力クロックの立上りエッジと立下りエッジが共に、遅延セルを通っている時にはＴdlhだけが位相シフト時間に関係しているため、デューティ崩れの累積は全く心配ない。 The biggest difficulty in maintaining duty in a circuit that requires multistage connection of delay cells such as a phase shift circuit is that the difference between Tdlh (rising delay) and Tdhl (falling delay) for one delay cell is accumulated by the number of delay stages. It is how to solve the point that is done. In the conventional configuration in which the delay cells are arranged in a single row, the difference between Tdlh and Tdhl directly affects the maintenance of the duty, and the fluctuation due to use conditions increases. However, in the configuration of this embodiment, the input clock When both the rising edge and falling edge are passing through the delay cell, only Tdlh is related to the phase shift time, so there is no concern about the accumulation of duty collapse.

もちろん、本実施例の位相シフト回路においても、デューティ崩れが全くないわけではない。出力側のフリップフロップ１４では、出力Ｑのクロックの立上りエッジは出力セレクタ２１Ａの出力信号の立上りエッジからＱ出力の立上りエッジまでの遅延、立下りエッジは出力セレクタ２１Ｂの出力信号の立下りエッジからＱ出力の立下りエッジの遅延を含めて生成されており、デューティ崩れの原因となり得る。しかしながら、これらの部分は、入力周波数や位相シフト量などの条件に依存しない固定的なデューティ崩れであり、遅延時間調整などで比較的容易に調整することができるため、あまり問題にならない。このように、本実施例の位相シフト回路では、入力端子１１に入力されるクロックのデューティを維持して出力端子１２に出力させることが容易であるという特徴をもつ。 Of course, even in the phase shift circuit of this embodiment, there is no loss of duty. In the flip-flop 14 on the output side, the rising edge of the output Q clock is a delay from the rising edge of the output signal of the output selector 21A to the rising edge of the Q output, and the falling edge is from the falling edge of the output signal of the output selector 21B. It is generated including the delay of the falling edge of the Q output, which may cause duty collapse. However, these portions are fixed duty fluctuations that do not depend on conditions such as the input frequency and the phase shift amount, and can be adjusted relatively easily by adjusting the delay time, and therefore do not cause much problem. As described above, the phase shift circuit of this embodiment has a feature that it is easy to output the output to the output terminal 12 while maintaining the duty of the clock input to the input terminal 11.

なお、本実施例の位相シフト回路では、立上りエッジ側の位相シフト部Ａと立下りエッジ側の位相シフト部Ｂとで遅延ラインが分かれているが、これは柔軟な（幅広い）シフト量に対応するには不可避な構成である。例えば、入力端子１１に入力するクロックのＨ／Ｌの幅が５０／５０のクロックでかつ２７０度の位相シフトをしたい場合は、遅延ループが立上りエッジのシフト動作を行なっている最中に立下りエッジが入力されてしまうので、立上り側と立下り側で異なる遅延ラインが必要となるのである。回路内で立上りエッジ、立下りエッジが干渉しない、例えば、９０度シフト限定の位相シフト回路であれば、入出力部を工夫することにより、遅延セル１６Ａ，１９Ａを遅延セル１６Ｂ，１９Ｂと共通にすることもできる。 In the phase shift circuit of this embodiment, the delay line is divided into the phase shift section A on the rising edge side and the phase shift section B on the falling edge side. This corresponds to a flexible (wide) shift amount. This is an inevitable configuration. For example, when the H / L width of the clock input to the input terminal 11 is 50/50 and a phase shift of 270 degrees is desired, the delay loop falls while the rising edge is being shifted. Since an edge is input, different delay lines are required on the rising side and the falling side. If the rising edge and the falling edge do not interfere with each other in the circuit, for example, if the phase shift circuit is limited to 90 ° shift, the delay cells 16A and 19A are shared with the delay cells 16B and 19B by devising the input / output unit. You can also

また、ループさせる遅延セル１６Ａ，１６Ｂの段数は８段に限られるものではない。この段数は、遅延ループの周辺回路、具体的にはカウンタ１８Ａ，１８Ｂと、ループ切替制御回路１７Ａ，１７Ｂが正常に動作できるぎりぎりの少ない段数に設定されることが好ましく、偶数段である必要もない。 Further, the number of delay cells 16A and 16B to be looped is not limited to eight. The number of stages is preferably set to the minimum number of stages at which the peripheral circuits of the delay loop, specifically, the counters 18A and 18B and the loop switching control circuits 17A and 17B can operate normally, and the number of stages must be an even number. Absent.

また、ループへの立下りエッジの投入タイミングは、遅延セル１６Ａ，１６Ｂの段数のちょうど半分の４段目出力が立ち上がった時を契機にしているが、これも「半分」という点に限定はなく、終段以外のいずれかの遅延セルの出力が立ち上がった時を契機にすればよい。通常、回路を立上りエッジが通る時間Ｔdlhと立下りエッジが通る時間Ｔdhlはイコールではないため、遅延セル１６Ａ，１６Ｂのループ回路において、立上りエッジと立下りエッジのループを放っておくと、Ｈ幅かＬ幅どちらかが徐々に狭くなり、ついにはパルスがなくなってしまう。従って、対応すべきループ回数だけ立上りエッジと立下りエッジが回っても信号がなくならないような、最適点に立下りエッジが投入されるべきである。 Further, the timing of the falling edge input to the loop is triggered when the output of the fourth stage, which is exactly half the number of stages of the delay cells 16A and 16B, rises, but this is also not limited to “half”. The timing when the output of any delay cell other than the final stage rises may be used as a trigger. Usually, the time Tdlh through which the rising edge passes through the circuit and the time Tdhl through which the falling edge passes are not equal. Therefore, if the loop of the rising edge and the falling edge is left in the loop circuit of the delay cells 16A and 16B, the H width Or L width is gradually narrowed, and the pulse is finally lost. Therefore, the falling edge should be input at the optimum point so that the signal does not disappear even if the rising edge and the falling edge are turned as many times as the number of loops to be handled.

この最適点は、入力セレクタ１５Ａ，１５Ｂを含めた遅延ループのデューティ維持特性（ＴdlhとＴdhlの時間差）、カウンタ１８Ａ，１８Ｂが正常動作するＨパルス幅、ループ切替制御回路１７Ａ，１７Ｂが入力セレクタ１５Ａ，１５Ｂを切り替えるために必要な遅延時間などを総合的に考慮して決定されることになり、それ以外の縛りはない。 The optimum points are the duty maintaining characteristics of the delay loop including the input selectors 15A and 15B (time difference between Tdlh and Tdhl), the H pulse width at which the counters 18A and 18B operate normally, and the loop switching control circuits 17A and 17B being the input selector 15A. , 15B is determined in consideration of the delay time required for switching, and there is no other constraint.

さらに、現在主流のプロセスにおいては、何の工夫もない論理ゲートを組み合わせただけの遅延セル（しかも正転なので最低２段のインバータを通る）では、あらゆる条件下で数１０ｐｓ以内の遅延時間を保証することは難しいため、論理ゲート段数の切り替えだけでは刻めない時間差（分解能）を、例えばインバータ出力にぶら下げた容量値を切り替えるなどして実現しており、「微調整部」、「ファイン調整部」などと呼ばれている。 Furthermore, in the current mainstream process, a delay cell that combines only unconventional logic gates (and forwards through at least two stages of inverters because of normal rotation) guarantees a delay time of several tens of ps under all conditions. Because it is difficult to do so, we have realized a time difference (resolution) that cannot be engraved only by switching the number of logic gate stages, for example, by switching the capacitance value hung on the inverter output. And so on.

この点について、本実施例で対象としている遅延セルは、粗いステップを刻むための「粗調整部」、「コース調整部」に当たることになる。微調整部は、通常は粗調整部とは別に設けられており面積も大きくはないため図１の構成には含めていないが、必要ならば特定の段の遅延セル１６Ａを図２に示すようにな微調整部をもつ遅延セル１６Ａ１に置き換えればよい。他の遅延セル１６Ｂ，１９Ａ，１９Ｂについても同様である。図２において、ＩＮＶ１，ＩＮＶ２はインバータ、ＳＷ１１〜ＳＷ１Ｎ，ＳＷ２１〜ＳＷ２Ｎはスイッチ、Ｃ１１〜Ｃ１Ｎ，Ｃ２１〜Ｃ２Ｎは容量である。スイッチＳＷ１１〜ＳＷ１Ｎ，ＳＷ２１〜ＳＷ２Ｎの１以上を選択的にオンさせることで、遅延時間の微調整が可能となる。 In this regard, the delay cell that is the subject of the present embodiment corresponds to a “coarse adjustment unit” and a “course adjustment unit” for engraving rough steps. The fine adjustment unit is usually provided separately from the coarse adjustment unit and is not included in the configuration of FIG. 1 because the area is not large, but if necessary, a delay cell 16A at a specific stage is shown in FIG. The delay cell 16A1 having a fine adjustment unit may be replaced. The same applies to the other delay cells 16B, 19A, 19B. In FIG. 2, INV1 and INV2 are inverters, SW11 to SW1N and SW21 to SW2N are switches, and C11 to C1N and C21 to C2N are capacitors. By selectively turning on one or more of the switches SW11 to SW1N and SW21 to SW2N, the delay time can be finely adjusted.

なお、当然ながら、プロセス進化により、遅延セルの段数の切り替えだけで数１０ｐｓの分解能を達成できる可能性は十分にあるので、そういう意味で微調整部は必須の構成ではない。 Of course, there is a possibility that a resolution of several tens of ps can be achieved only by switching the number of stages of delay cells due to process evolution, and in this sense, the fine adjustment unit is not an essential configuration.

図３は遅延セル１６Ａ，１９Ａを遅延セル１６Ｂ，１９Ｂと共通にした本発明の別の実施例の位相シフト回路の構成を示す図である。１４’は出力側のフリップフロップ、２４はフリップフロップ１３Ａ，１３Ｂの出力を入力して入力セレクタ１５Ａに入力させるオア回路、２５は入力クロックの立上りエッジを検出してリセット信号を生成するリセット制御回路である。ここでは、図１における立下り側位相シフト部Ｂ（だだし、フリップフロップ１３Ｂを除く）を削除している。 FIG. 3 is a diagram showing the configuration of a phase shift circuit according to another embodiment of the present invention in which the delay cells 16A and 19A are shared with the delay cells 16B and 19B. 14 'is an output-side flip-flop, 24 is an OR circuit for inputting the outputs of the flip-flops 13A and 13B and inputting the input to the input selector 15A, and 25 is a reset control circuit for detecting a rising edge of the input clock and generating a reset signal. It is. Here, the falling-side phase shift part B (excluding the flip-flop 13B) in FIG. 1 is deleted.

入力端子１１に入力するクロックの立上りエッジではフリップフロップ１３Ａの出力がＨになり、立下がりエッジではフリップフロップ１３ＢがＨになって、いずれの場合もオア回路２４の出力がＨになり、遅延素子１６Ａのループの動作が開始し、位相シフトが行われる。すなわち、入力クロックの立上りエッジ、立下りエッジの一方が到来すれば、遅延処理が行われる。ただ、ループ動作（指定されたループ回数）が完了しないうちに入力端子１１に逆のエッジが来ると誤動作を起こすので、位相シフト量には制限がある。出力側のフリップフロップ１４’は、反転Ｑ出力がＤ入力に接続されるシンプルな２分周回路（Ｔ型フリップフロップ）を構成している。なお、出力信号ＤＯＵＴの論理が入力信号ＤＩＮと合うように、フリップフロップ１４’のリセットには注意が必要であり、ここでは、リセット制御回路２５で入力クロックをモニタし、回路が必ず入力クロックの立上りエッジから動き始めるようにしている。その他は、図１の位相シフト回路と同じである。 At the rising edge of the clock input to the input terminal 11, the output of the flip-flop 13A becomes H, and at the falling edge, the flip-flop 13B becomes H. In either case, the output of the OR circuit 24 becomes H, and the delay element The operation of the 16A loop starts and phase shift is performed. That is, if one of the rising edge and falling edge of the input clock arrives, delay processing is performed. However, if a reverse edge arrives at the input terminal 11 before the loop operation (specified number of loops) is completed, a malfunction occurs, and the amount of phase shift is limited. The output side flip-flop 14 'constitutes a simple divide-by-2 circuit (T-type flip-flop) in which the inverted Q output is connected to the D input. Note that the flip-flop 14 'needs to be reset so that the logic of the output signal DOUT matches the input signal DIN. Here, the input clock is monitored by the reset control circuit 25, and the circuit always detects the input clock. It starts to move from the rising edge. Others are the same as the phase shift circuit of FIG.

本発明の実施例の位相シフト回路の構成を示すブロック図である。It is a block diagram which shows the structure of the phase shift circuit of the Example of this invention. 同実施例の微調整部を持つ遅延セルの回路図である。It is a circuit diagram of a delay cell having a fine adjustment unit of the same embodiment. 本発明の別の実施例の位相シフト回路の構成を示すブロック図である。It is a block diagram which shows the structure of the phase shift circuit of another Example of this invention.

符号の説明Explanation of symbols

１１：入力端子
１２：出力端子
１３Ａ，１３Ｂ，１４、１４’：フリップフロップ
１５Ａ，１５Ｂ：入力セレクタ
１６Ａ，１６Ｂ：遅延セル
１７Ａ，１７Ｂ：ループ切替制御回路
１８Ａ，１８Ｂ：カウンタ
１９Ａ，１９Ｂ：遅延セル
２０Ａ，２０Ｂ：アンドゲート
２１Ａ、２１Ｂ：出力セレクタ
２２：セル段数設定回路
２３：ループ巡回回数設定回路
２４：オア回路
２５：リセット制御回路 11: Input terminal 12: Output terminal 13A, 13B, 14, 14 ': Flip-flop 15A, 15B: Input selector 16A, 16B: Delay cell 17A, 17B: Loop switching control circuit 18A, 18B: Counter 19A, 19B: Delay cell 20A, 20B: AND gates 21A, 21B: output selector 22: cell stage number setting circuit 23: loop cycle number setting circuit 24: OR circuit 25: reset control circuit

Claims

入力信号の立上り又は立下りのエッジ信号を複数段直列接続の第１の遅延セルの初段に入力し、終段以外の特定の段数目の前記第１の遅延セルが反応した後に前記終段の出力側を初段の入力側に接続することによりループ接続して前記エッジ信号を巡回させ、該巡回が所定回数に達した後に所望段数目の前記第１の遅延セルから出力信号を出力することを特徴とする位相シフト方法。 The rising edge or falling edge signal of the input signal is input to the first stage of the first delay cells connected in multiple stages, and after the first delay cell of a specific number other than the last stage has reacted, By connecting the output side to the input side of the first stage and making a loop connection to circulate the edge signal, and after the circulation reaches a predetermined number of times, the output signal is output from the first delay cell of the desired number of stages. A characteristic phase shift method.

請求項１に記載の位相シフト方法において、
前記所望段目の第１の遅延セルから出力する前記出力信号を、複数段直列接続の第２の遅延セルの内の１つ以上を経由させてから出力することを特徴とする位相シフト方法。 The phase shifting method according to claim 1, wherein
The phase shift method, wherein the output signal output from the first delay cell at the desired stage is output after passing through one or more of the plurality of second delay cells connected in series.

入力信号の立上りのエッジ信号を前記請求項１の方法で第１のルートで遅延させ、前記入力信号の立下りのエッジ信号を前記請求項１の方法で第２のルートで遅延させ、前記第１のルートで得られた出力信号と前記第２のルートで得られた出力信号から新たな出力信号を生成することを特徴とする位相シフト方法。 The rising edge signal of the input signal is delayed in the first route by the method of claim 1, the falling edge signal of the input signal is delayed by the second route in the method of claim 1, and the second A phase shift method characterized in that a new output signal is generated from an output signal obtained by one route and an output signal obtained by the second route.

入力信号の立上りのエッジ信号を前記請求項２の方法で第１のルートで遅延させ、前記入力信号の立下りのエッジ信号を前記請求項２の方法で第２のルートで遅延させ、前記第１のルートで得られた出力信号と前記第２のルートで得られた出力信号から新たな出力信号を生成することを特徴とする位相シフト方法。 The rising edge signal of the input signal is delayed in the first route by the method of claim 2, the falling edge signal of the input signal is delayed by the second route in the method of claim 2, and the second A phase shift method characterized in that a new output signal is generated from an output signal obtained by one route and an output signal obtained by the second route.

入力信号の立上り又は立下りのエッジを検出する第１のエッジ検出回路と、
該第１のエッジ検出回路の出力信号を遅延させる複数段直列接続の第１の遅延セルと、
該複数段直列接続の第１の遅延セルの内の終段以外の特定の段数目の前記第１の遅延セルの出力信号が変化すると該終段の出力側を初段の入力側に接続してループ接続するループ切替制御回路と、
前記複数段直列接続の第１の遅延セルの内の所望段数目の遅延セルの出力信号の同一方向の変化回数を予め設定した所定数だけカウントするとパルスを出力するカウンタとを備え、
前記カウンタから出力する前記パルスを出力信号としたことを特徴とする位相シフト回路。 A first edge detection circuit for detecting a rising or falling edge of an input signal;
A first delay cell having a plurality of stages connected in series for delaying an output signal of the first edge detection circuit;
When the output signal of the first delay cell of a specific number other than the final stage among the first delay cells connected in series is changed, the output side of the final stage is connected to the input side of the first stage. A loop switching control circuit for loop connection;
A counter that outputs a pulse when the number of changes in the same direction of the output signal of the delay cell of the desired number of delay cells among the first delay cells connected in series is counted by a predetermined number,
A phase shift circuit characterized in that the pulse output from the counter is an output signal.

請求項５に記載の位相シフト回路において、
複数段直列接続の第２の遅延セルと、
前記カウンタから出力する前記パルスを前記複数段直列接続の第２の遅延セルの内の１つ以上を経由させるセル段数設定回路とを備え、
前記複数段直列接続の第２の遅延セルの内の１つ以上を経由させた信号を出力信号とすることを特徴とする位相シフト回路。 The phase shift circuit according to claim 5, wherein
A second delay cell connected in multiple stages in series;
A cell stage number setting circuit for passing the pulse output from the counter via one or more of the second delay cells connected in series in the plurality of stages,
A phase shift circuit characterized in that a signal passed through one or more of the plurality of second delay cells connected in series is used as an output signal.

第２のエッジ検出回路を備え、
入力信号の立上りのエッジ信号を入力する請求項５に記載の位相シフト回路を立上り側の位相シフト部とし、入力信号の立下りのエッジ信号を入力する請求項５に記載の位相シフト回路を立下り側の位相シフト部とし、
前記第２のエッジ検出回路は、前記立上り側の位相シフト部でシフトされた信号で出力信号を立ち上げ、前記立下り側の位相シフト部でシフトされた信号で前記出力信号を立ち下げることを特徴とする位相シフト回路。 A second edge detection circuit;
The phase shift circuit according to claim 5 for inputting a rising edge signal of the input signal is used as a phase shift unit on the rising side, and the phase shift circuit according to claim 5 is input for inputting a falling edge signal of the input signal. As the downstream phase shift unit,
The second edge detection circuit raises an output signal with a signal shifted by the rising-side phase shift unit, and drops the output signal with a signal shifted by the falling-side phase shift unit. A characteristic phase shift circuit.

第２のエッジ検出回路を備え、
入力信号の立上りのエッジ信号を入力する請求項６に記載の位相シフト回路を立上り側の位相シフト部とし、入力信号の立下りのエッジ信号を入力する請求項６に記載の位相シフト回路を立下り側の位相シフト部とし、
前記第２のエッジ検出回路は、前記立上り側の位相シフト部でシフトされた信号で出力信号を立ち上げ、前記立下り側の位相シフト部でシフトされた信号で前記出力信号を立ち下げることを特徴とする位相シフト回路。 A second edge detection circuit;
The phase shift circuit according to claim 6 for inputting a rising edge signal of the input signal is used as a phase shift unit on the rising side, and the falling edge signal of the input signal is input. As the downstream phase shift unit,
The second edge detection circuit raises an output signal with a signal shifted by the rising-side phase shift unit, and drops the output signal with a signal shifted by the falling-side phase shift unit. A characteristic phase shift circuit.