JP2009077043A

JP2009077043A - Output buffer circuit

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Publication number: JP2009077043A
Application number: JP2007242564A
Authority: JP
Inventors: Hideaki Suzuki; 英明鈴木
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2007-09-19
Filing date: 2007-09-19
Publication date: 2009-04-09

Abstract

<P>PROBLEM TO BE SOLVED: To provide an output buffer circuit for suppressing overshoot and undershoot of output voltage. <P>SOLUTION: The output buffer circuit includes: an output transistor in which a gate terminal is connected to a control node, a source terminal is connected to first potential, and a drain terminal is connected to the output node; a first control circuit for changing the first potential of the control node to second potential in response to a change of logical value of an input signal; and a second control circuit for setting the control node to third potential in response to a change of logical value of the input signal. The second potential is between the first potential and the third potential, and a speed at which potential of the control node is changed by a second control circuit is slower than a speed at which the potential of the control node is changed by the first control circuit. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、一般にパルス回路に関し、詳しくは半導体集積回路に用いられる出力バッファ回路に関する。 The present invention generally relates to pulse circuits, and particularly relates to an output buffer circuit used in a semiconductor integrated circuit.

半導体集積回路装置は、外部に信号を出力するための出力バッファ回路を備えている。半導体集積回路は、高い集積度を実現するために非常に小さいサイズの素子で構成されるが、そのような小さなサイズの素子を出力素子として用いたのでは、外部の巨大な負荷を駆動することができない。従って、外部の巨大な負荷を駆動できるようなサイズの素子で構成された出力バッファ回路が必要となる。 The semiconductor integrated circuit device includes an output buffer circuit for outputting a signal to the outside. Semiconductor integrated circuits are composed of very small sized elements in order to achieve a high degree of integration. However, if such small sized elements are used as output elements, it is necessary to drive a large external load. I can't. Therefore, an output buffer circuit composed of an element having a size capable of driving a large external load is required.

図１は、ＣＭＯＳインバータにより構成された出力バッファ回路の回路図である。図１の出力バッファ回路１０は、ＰＭＯＳトランジスタ１１、ＮＭＯＳトランジスタ１２、インバータ１３、及びインバータ１４を含む。入力信号ＡＰＸは、インバータ１３を介してＰＭＯＳトランジスタ１１のゲートに印加され、入力信号ＡＮＸは、インバータ１４を介してＮＭＯＳトランジスタ１２のゲートに印加される。ＰＭＯＳトランジスタ１１のチャネルとＮＭＯＳトランジスタ１２のチャネルとは直列に接続されており、ＰＭＯＳトランジスタ１１のドレインとＮＭＯＳトランジスタ１２のドレインとの結合点が出力バッファ回路１０の出力ノード１５となる。出力ノード１５はボンディングワイヤ等のインダクタンス１６を介して出力端子１７に接続される。 FIG. 1 is a circuit diagram of an output buffer circuit composed of CMOS inverters. The output buffer circuit 10 in FIG. 1 includes a PMOS transistor 11, an NMOS transistor 12, an inverter 13, and an inverter 14. The input signal APX is applied to the gate of the PMOS transistor 11 through the inverter 13, and the input signal ANX is applied to the gate of the NMOS transistor 12 through the inverter 14. The channel of the PMOS transistor 11 and the channel of the NMOS transistor 12 are connected in series, and the coupling point between the drain of the PMOS transistor 11 and the drain of the NMOS transistor 12 becomes the output node 15 of the output buffer circuit 10. The output node 15 is connected to the output terminal 17 via an inductance 16 such as a bonding wire.

図２は、図１の入力信号の信号波形を示す図である。図２において横軸は時間を示し、縦軸は電圧を示す。信号出力をする場合に、入力信号ＡＰＸ及びＡＮＸは同一の論理の信号となる。図２に示される例では、ＬＯＷからＨＩＧＨに変化する入力信号ＡＰＸ及びＡＮＸを示してある。 FIG. 2 is a diagram showing a signal waveform of the input signal of FIG. In FIG. 2, the horizontal axis indicates time, and the vertical axis indicates voltage. When outputting a signal, the input signals APX and ANX are the same logic signal. In the example shown in FIG. 2, input signals APX and ANX that change from LOW to HIGH are shown.

図２のような入力信号ＡＰＸ及びＡＮＸが与えられると、インバータ１３の出力ＡＰ及びインバータ１４の出力ＡＮがＨＩＧＨからＬＯＷへ遷移する。この信号遷移に応答して、ＰＭＯＳトランジスタ１１がＯＦＦからＯＮへ遷移し、ＮＭＯＳトランジスタ１２はＯＮからＯＦＦに遷移する。その結果、インダクタンス成分がゼロである理想的な場合の出力バッファ回路１０の出力電圧は、図３に示すようにＬＯＷからＨＩＧＨに滑らかに遷移する波形となる。 When the input signals APX and ANX as shown in FIG. 2 are given, the output AP of the inverter 13 and the output AN of the inverter 14 transition from HIGH to LOW. In response to this signal transition, the PMOS transistor 11 transitions from OFF to ON, and the NMOS transistor 12 transitions from ON to OFF. As a result, the output voltage of the output buffer circuit 10 in an ideal case where the inductance component is zero has a waveform that smoothly transitions from LOW to HIGH as shown in FIG.

図１にインダクタンス１６として示されるように、現実のシステムにはゼロでないインダクタンス成分が存在する。この場合の出力バッファ回路１０の出力電圧は、図４に示すように、出力バッファ回路１０の駆動電位を越えた電位に到達するような、オーバーシュートした波形となる。これは、インダクタンス１６が現在の電流量を維持するような特性（電流変化を抑制するような特性）を有するために、出力ノード１５の電圧が上がり電流が出力ノード１５からインダクタンス１６を介して出力端子１７に向かって流れると、インダクタンス１６はこの電流の流れを維持するように作用するからである。この結果、出力端子１７の電圧が電源電位ＶＤＤに到達した後も、インダクタンス１６は出力ノード１５から出力端子１７に向かって電流を流し続けるように作用し、出力端子１７の電圧がオーバーシュートする。その後、インダクタンス１６に磁束として蓄積されたエネルギーが全て放出されて消滅すると、オーバーシュートした高い電位側の出力端子１７から低い電位側の出力ノード１５に向かい逆方向に電流が流れ、再度のインダクタンス１６の作用により、今度は出力ノード１５側の電位がオーバーシュートする。これを繰り返すことにより、出力ノード１５及び出力端子１７の電位が振動することになる。 As shown as inductance 16 in FIG. 1, there is a non-zero inductance component in an actual system. As shown in FIG. 4, the output voltage of the output buffer circuit 10 in this case has an overshooted waveform that reaches a potential exceeding the drive potential of the output buffer circuit 10. This is because the inductance 16 has a characteristic that maintains the current amount of current (a characteristic that suppresses a change in current), so that the voltage of the output node 15 increases and the current is output from the output node 15 via the inductance 16. This is because the inductance 16 acts to maintain this current flow when flowing toward the terminal 17. As a result, even after the voltage at the output terminal 17 reaches the power supply potential VDD, the inductance 16 acts so as to keep current flowing from the output node 15 toward the output terminal 17, and the voltage at the output terminal 17 overshoots. Thereafter, when all the energy accumulated as magnetic flux in the inductance 16 is released and disappears, a current flows in the opposite direction from the overshooted high-potential-side output terminal 17 toward the low-potential-side output node 15, and the inductance 16 again. As a result, the potential on the output node 15 side overshoots. By repeating this, the potentials of the output node 15 and the output terminal 17 vibrate.

出力端子１７の電位が図４に示されるように振動すると、信号受信側における受信電位が、ＨＩＧＨとして検出される閾値のレベルを下回ってしまう場合がある。この場合、本来はＨＩＧＨとして検出されるべき受信側の信号検出値が、ＨＩＧＨとＬＯＷとの間で変動してしまうことになる。 When the potential of the output terminal 17 vibrates as shown in FIG. 4, the reception potential on the signal reception side may fall below the threshold level detected as HIGH. In this case, the signal detection value on the receiving side that should be detected as HIGH originally fluctuates between HIGH and LOW.

図４に示す場合とは逆に出力バッファ回路１０の出力信号の電位がＨＩＧＨからＬＯＷに変化する場合にも、同様にしてアンダーシュートが発生し、出力端子１７の電位が振動してしまう。この場合、本来はＬＯＷとして検出されるべき受信側の信号検出値が、ＬＯＷとＨＩＧＨとの間で変動してしまうことになる。 Contrary to the case shown in FIG. 4, when the potential of the output signal of the output buffer circuit 10 changes from HIGH to LOW, undershoot similarly occurs, and the potential of the output terminal 17 vibrates. In this case, the signal detection value on the receiving side that should be detected as LOW originally fluctuates between LOW and HIGH.

上記のような不具合を緩和する方法として、出力段のゲート入力（図１のＡＰ及びＡＮ）の立ち上がり／立ち下がりの傾きを緩やかにして、出力電流量を小さく抑える方法がある。出力電流量を小さくすることにより、インダクタンス１６に蓄積される磁束エネルギーを小さくして、オーバーシュートを小さく抑えることができる。しかしこのような構成では、出力バッファ回路１０の出力が規定のレベルに達するまでの時間が当然のことながら遅れてしまい、厳しいタイミング制約が課せられるシステムには適用できない。また出力バッファ回路１０の出力端子にダンピング抵抗を挿入する方法もあるが、プルアップ或はプルダウンされるバスを使用する場合には、ダンピング抵抗によるＩＲドロップが発生し、バスがフルスイングしないという問題が生じる。
特開平０５−２４３９４０号公報 As a method for alleviating the above-described problems, there is a method of reducing the amount of output current by making the rising / falling slope of the gate input (AP and AN in FIG. 1) of the output stage gentle. By reducing the amount of output current, it is possible to reduce the magnetic flux energy accumulated in the inductance 16 and suppress overshoot. However, with such a configuration, the time until the output of the output buffer circuit 10 reaches a specified level is delayed as a matter of course, and cannot be applied to a system in which severe timing constraints are imposed. There is also a method of inserting a damping resistor into the output terminal of the output buffer circuit 10. However, when a pull-up or pull-down bus is used, an IR drop due to the damping resistor occurs and the bus does not fully swing. Occurs.
Japanese Patent Laid-Open No. 05-243940

以上を鑑みて本発明は、出力電圧のオーバーシュート及びアンダーシュートを抑制した出力バッファ回路を提供することを目的とする。 In view of the above, an object of the present invention is to provide an output buffer circuit in which output voltage overshoot and undershoot are suppressed.

出力バッファ回路は、ゲート端が制御ノードに接続され、ソース端が第１の電位に接続され、ドレイン端が出力ノードに接続される出力トランジスタと、入力信号の論理値の変化に応答して該制御ノードを該第１の電位から第２の電位に変化させる第１の制御回路と、該入力信号の論理値の変化に応答して該制御ノードを第３の電位に設定する第２の制御回路を含み、該第２の電位は該第１の電位と該第３の電位との間の電位であり、該第２の制御回路により該制御ノードの電位を変化させる速度は、該第１の制御回路により該制御ノードの電位を変化させる速度よりも遅いことを特徴とする。 The output buffer circuit includes an output transistor having a gate terminal connected to the control node, a source terminal connected to the first potential, and a drain terminal connected to the output node, and in response to a change in the logical value of the input signal. A first control circuit that changes the control node from the first potential to the second potential; and a second control that sets the control node to a third potential in response to a change in the logical value of the input signal. And the second potential is a potential between the first potential and the third potential, and the speed at which the second control circuit changes the potential of the control node is the first potential. The control circuit is slower than the speed at which the potential of the control node is changed.

本発明の少なくとも１つの実施例によれば、制御ノードの電位を第１の電位から第２の電位に急速に変化させた後に、第２の電位から第３の電位に緩やかに変化させるので、出力バッファ回路の出力電位が目標電位に到達する前に出力端子部分のインダクタンスに流れる電流を十分に小さくして、出力端子における電圧のオーバーシュート又はアンダーシュートを抑制することができる。また、この出力バッファ回路においてサイズが一番大きい出力段の回路構成については、従来の回路構成から変更なく利用できるので、レイアウト面積的にオーバーヘッドを小さく抑えることができる。また、従来の構成と比較して貫通電流を小さく抑えることができる。 According to at least one embodiment of the present invention, the potential of the control node is rapidly changed from the first potential to the second potential and then gradually changed from the second potential to the third potential. Before the output potential of the output buffer circuit reaches the target potential, the current flowing through the inductance of the output terminal portion can be made sufficiently small to suppress voltage overshoot or undershoot at the output terminal. In addition, since the circuit configuration of the output stage having the largest size in this output buffer circuit can be used without change from the conventional circuit configuration, overhead can be suppressed in terms of layout area. In addition, the through current can be reduced as compared with the conventional configuration.

以下に、本発明の実施例を添付の図面を用いて詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

図５は、本発明による出力バッファ回路の第１の実施例の回路図である。図５の出力バッファ回路２０は、ＰＭＯＳトランジスタ２１、ＮＭＯＳトランジスタ２２、ＰＭＯＳトランジスタ２３乃至２６、ＮＭＯＳトランジスタ２７乃至３０、及び抵抗素子３１及び３２を含む。ＰＭＯＳトランジスタ２１のチャネルとＮＭＯＳトランジスタ２２のチャネルとは直列に接続されており、ＰＭＯＳトランジスタ２１のドレイン端とＮＭＯＳトランジスタ２２のドレイン端との結合点が出力バッファ回路２０の出力ノード３３となる。出力ノード３３はボンディングワイヤ等のインダクタンス４０を介して出力端子４１に接続される。 FIG. 5 is a circuit diagram of a first embodiment of an output buffer circuit according to the present invention. The output buffer circuit 20 of FIG. 5 includes a PMOS transistor 21, an NMOS transistor 22, PMOS transistors 23 to 26, NMOS transistors 27 to 30, and resistance elements 31 and 32. The channel of the PMOS transistor 21 and the channel of the NMOS transistor 22 are connected in series, and the coupling point between the drain end of the PMOS transistor 21 and the drain end of the NMOS transistor 22 becomes the output node 33 of the output buffer circuit 20. The output node 33 is connected to the output terminal 41 via an inductance 40 such as a bonding wire.

ＰＭＯＳトランジスタ２３及びＮＭＯＳトランジスタ２８及び２９が第１の制御回路を構成し、ＮＭＯＳトランジスタ３０及び抵抗素子３１が第２の制御回路を構成する。また、ＰＭＯＳトランジスタ２４及び２５及びＮＭＯＳトランジスタ２７が第３の制御回路を構成し、ＰＭＯＳトランジスタ２６及び抵抗素子３２が第４の制御回路を構成する。 The PMOS transistor 23 and the NMOS transistors 28 and 29 constitute a first control circuit, and the NMOS transistor 30 and the resistance element 31 constitute a second control circuit. Further, the PMOS transistors 24 and 25 and the NMOS transistor 27 constitute a third control circuit, and the PMOS transistor 26 and the resistance element 32 constitute a fourth control circuit.

第１及び第２の制御回路は、入力信号ＡＰＸに基づいて、第１の制御ノード３５（ＰＭＯＳトランジスタ２１のゲート端）の電位ＡＰを制御する。具体的には、第１の制御回路は、入力信号ＡＰＸの論理値の変化（ＬＯＷからＨＩＧＨへの変化）に応答して第１の制御ノード３５を第１の電位（ＶＤＤ）から第２の電位に変化させるように機能し、第２の制御回路は、入力信号ＡＰＸの論理値の変化（ＬＯＷからＨＩＧＨへの変化）に応答して第１の制御ノード３５を第３の電位（ＶＳＳ）に設定するように機能する。この際、第２の電位は第１の電位（ＶＤＤ）と第３の電位（ＶＳＳ）との間の電位である。また第２の制御回路により第１の制御ノード３５の電位を変化させる速度は、第１の制御回路により第１の制御ノード３５の電位を変化させる速度よりも遅いように構成される。この第２の電位は、第３の電位（ＶＳＳ）よりもＮＭＯＳトランジスタ２９の閾値電圧分だけ高い電位である。ダイオード接続のＮＭＯＳトランジスタ２９が設けられているために、第１の制御回路は第１の制御ノード３５の電位を第２の電位までしか下げることができない。この第１及び第２の制御回路の動作については後ほど詳細に説明する。 The first and second control circuits control the potential AP of the first control node 35 (the gate end of the PMOS transistor 21) based on the input signal APX. Specifically, the first control circuit changes the first control node 35 from the first potential (VDD) to the second potential in response to the change in the logical value of the input signal APX (change from LOW to HIGH). The second control circuit functions to change the potential to the potential, and the second control circuit makes the first control node 35 the third potential (VSS) in response to the change in the logical value of the input signal APX (change from LOW to HIGH). Function to set to. At this time, the second potential is a potential between the first potential (VDD) and the third potential (VSS). The speed at which the potential of the first control node 35 is changed by the second control circuit is configured to be slower than the speed at which the potential of the first control node 35 is changed by the first control circuit. This second potential is higher than the third potential (VSS) by the threshold voltage of the NMOS transistor 29. Since the diode-connected NMOS transistor 29 is provided, the first control circuit can lower the potential of the first control node 35 only to the second potential. The operation of the first and second control circuits will be described in detail later.

また第３及び第４の制御回路は、入力信号ＡＮＸに基づいて、第２の制御ノード３６（ＮＭＯＳトランジスタ２２のゲート端）の電位ＡＮを制御する。具体的には、第３の制御回路は、入力信号ＡＮＸの論理値の変化（ＨＩＧＨからＬＯＷへの変化）に応答して第２の制御ノード３６を第３の電位（ＶＳＳ）から第４の電位に変化させるように機能し、第４の制御回路は、入力信号ＡＮＸの論理値の変化（ＬＯＷからＨＩＧＨへの変化）に応答して第２の制御ノード３６を第１の電位（ＶＤＤ）に設定するように機能する。この際、第４の電位は第１の電位（ＶＤＤ）と第３の電位（ＶＳＳ）との間の電位であり、第４の制御回路により第２の制御ノード３６の電位を変化させる速度は、第３の制御回路により第２の制御ノード３６の電位を変化させる速度よりも遅いように構成される。この第４の電位は、第１の電位（ＶＤＤ）よりもＰＭＯＳトランジスタ２４の閾値電圧分だけ低い電位である。ダイオード接続のＰＭＯＳトランジスタ２４が設けられているために、第３の制御回路は第２の制御ノード３６の電位を第４の電位までしか上げることができない。この第３及び第４の制御回路の動作については後ほど詳細に説明する。 The third and fourth control circuits control the potential AN of the second control node 36 (gate end of the NMOS transistor 22) based on the input signal ANX. Specifically, the third control circuit controls the second control node 36 from the third potential (VSS) to the fourth potential in response to the change in the logical value of the input signal ANX (change from HIGH to LOW). The fourth control circuit functions to change the potential to the potential, and the fourth control circuit makes the second control node 36 the first potential (VDD) in response to the change in the logical value of the input signal ANX (change from LOW to HIGH). Function to set to. At this time, the fourth potential is a potential between the first potential (VDD) and the third potential (VSS), and the speed at which the potential of the second control node 36 is changed by the fourth control circuit is as follows. The third control circuit is configured to be slower than the speed at which the potential of the second control node 36 is changed. This fourth potential is lower than the first potential (VDD) by the threshold voltage of the PMOS transistor 24. Since the diode-connected PMOS transistor 24 is provided, the third control circuit can raise the potential of the second control node 36 only to the fourth potential. The operation of the third and fourth control circuits will be described in detail later.

図６は、図５の入力信号の信号波形を示す図である。図６において横軸は時間を示し、縦軸は電圧を示す。信号出力をする場合に、入力信号ＡＰＸ及びＡＮＸは同一の論理の信号となる。図６に示される例では、ＬＯＷからＨＩＧＨに変化する入力信号ＡＰＸ及びＡＮＸを示してある。 FIG. 6 is a diagram illustrating a signal waveform of the input signal of FIG. In FIG. 6, the horizontal axis indicates time, and the vertical axis indicates voltage. When outputting a signal, the input signals APX and ANX are the same logic signal. In the example shown in FIG. 6, input signals APX and ANX that change from LOW to HIGH are shown.

図６のような入力信号ＡＰＸが与えられると、図５においてＰＭＯＳトランジスタ２３が導通状態から非導通状態に遷移し、ＮＭＯＳトランジスタ２８が非導通状態から導通状態に遷移する。その結果、第１の制御ノード３５（ＰＭＯＳトランジスタ２１のゲート端）の電位ＡＰはＶＤＤからＶＳＳに向かい下降する。ここで、ダイオード接続されたＮＭＯＳトランジスタ２９がＮＭＯＳトランジスタ２８と直列に、第１の制御ノード３５とグランド電位ＶＳＳとの間に挿入されている。従って、第１の制御回路（ＰＭＯＳトランジスタ２３、ＮＭＯＳトランジスタ２８、及びＮＭＯＳトランジスタ２９）を介しては、第１の制御ノード３５の電位ＡＰは、ＶＳＳよりもＮＭＯＳトランジスタ２９の閾値電圧だけ高い電位までしか下降しない。 When an input signal APX as shown in FIG. 6 is given, in FIG. 5, the PMOS transistor 23 changes from the conductive state to the non-conductive state, and the NMOS transistor 28 changes from the non-conductive state to the conductive state. As a result, the potential AP of the first control node 35 (the gate end of the PMOS transistor 21) falls from VDD to VSS. Here, a diode-connected NMOS transistor 29 is inserted in series with the NMOS transistor 28 between the first control node 35 and the ground potential VSS. Therefore, through the first control circuit (PMOS transistor 23, NMOS transistor 28, and NMOS transistor 29), the potential AP of the first control node 35 reaches a potential that is higher than VSS by the threshold voltage of the NMOS transistor 29. Only descends.

上記動作と並行して、入力信号ＡＰＸのＬＯＷからＨＩＧＨへの遷移に応答して、ＮＭＯＳトランジスタ３０が非導通状態から導通状態に遷移している。従って、第２の制御回路（ＮＭＯＳトランジスタ３０及び抵抗素子３１）を介して、第１の制御ノード３５の電位ＡＰがグランド電位ＶＳＳに設定される。但し、抵抗素子３１がＮＭＯＳトランジスタ３０に対して直列に設けられているために、第２の制御回路が電位ＡＰを変化させる速度は、第１の制御回路が電位ＡＰを変化させる速度に比較して十分に遅い。その結果、第１の制御ノード３５の電位ＡＰは、まず第１の制御回路によりＶＤＤから所定の電位（ＶＳＳ＋閾値電圧）まで急速に下降し、その後第２の制御回路により、所定の電位（ＶＳＳ＋閾値電圧）からＶＳＳまで緩やかに下降することになる。 In parallel with the above operation, in response to the transition of the input signal APX from LOW to HIGH, the NMOS transistor 30 transitions from the non-conductive state to the conductive state. Therefore, the potential AP of the first control node 35 is set to the ground potential VSS via the second control circuit (NMOS transistor 30 and resistance element 31). However, since the resistance element 31 is provided in series with the NMOS transistor 30, the speed at which the second control circuit changes the potential AP is higher than the speed at which the first control circuit changes the potential AP. Slow enough. As a result, the potential AP of the first control node 35 first drops rapidly from VDD to a predetermined potential (VSS + threshold voltage) by the first control circuit, and then the predetermined potential (VSS +) by the second control circuit. The voltage gradually falls from (threshold voltage) to VSS.

図７は、第１の制御ノード３５の電位ＡＰの変化を示す図である。図６に示すように入力信号ＡＰＸが遷移すると、上記説明したように、第１の制御回路の働きにより、第１の制御ノード３５の電位ＡＰはＶＤＤから所定の電位（ＶＳＳ＋閾値電圧ΔＶａｐ）まで急速に下降する。その後第２の制御回路により、所定の電位（ＶＳＳ＋閾値電圧ΔＶａｐ）からＶＳＳまで緩やかに下降する。 FIG. 7 is a diagram showing a change in the potential AP of the first control node 35. When the input signal APX transitions as shown in FIG. 6, the potential AP of the first control node 35 is changed from VDD to a predetermined potential (VSS + threshold voltage ΔVap) by the operation of the first control circuit as described above. It descends rapidly. Thereafter, the voltage is gradually lowered from the predetermined potential (VSS + threshold voltage ΔVap) to VSS by the second control circuit.

なお図５の出力バッファ回路２０において、ＮＭＯＳトランジスタ２２のゲート端（第２の制御ノード３６）を制御する回路部分については、入力信号ＡＮＸが図６に示すようにＬＯＷからＨＩＧＨに遷移すると、ＮＭＯＳトランジスタ２７が非導通状態から導通状態に遷移する。従って、第２の制御ノード３６の電位ＡＮは、ＶＤＤからＶＳＳまで急速に変化することになる。即ち、ＮＭＯＳトランジスタ２２は急速に導通状態から非導通状態に変化する。 In the output buffer circuit 20 of FIG. 5, for the circuit portion that controls the gate end (second control node 36) of the NMOS transistor 22, when the input signal ANX transitions from LOW to HIGH as shown in FIG. The transistor 27 transitions from a non-conductive state to a conductive state. Therefore, the potential AN of the second control node 36 changes rapidly from VDD to VSS. That is, the NMOS transistor 22 rapidly changes from a conductive state to a non-conductive state.

図５にインダクタンス４０として示されるように、現実のシステムにはゼロでないインダクタンス成分が存在する。しかし図５の出力バッファ回路２０は、図７に示されるように第１の制御ノード３５の電位ＡＰを緩やかにＶＳＳに接近させていくので、出力端子４１における電圧のオーバーシュートを抑制することができる。出力ノード３３の電圧が上がり電流が出力ノード３３からインダクタンス４０を介して出力端子４１に向かって流れると、インダクタンス４０はこの電流の流れを維持するように作用する。しかしながら、第１の制御ノード３５の電位ＡＰが緩やかにＶＳＳに接近していくので、出力ノード３３の電位は緩やかにＶＤＤに接近していくことになり、出力端子４１の電圧が電源電位ＶＤＤに到達する前から、インダクタンス４０を流れる電流は徐々に減少していく。出力端子４１の電圧が電源電位ＶＤＤに到達した時点では、インダクタンス４０を流れる電流は十分に小さくなっており、インダクタンス４０に蓄積されている磁束エネルギーは小さい。従って、出力ノード３３から出力端子４１に向かって電流を流し続ける力は弱く、出力端子４１の電圧のオーバーシュートが抑制される。 As shown as inductance 40 in FIG. 5, there is a non-zero inductance component in an actual system. However, since the output buffer circuit 20 of FIG. 5 gradually brings the potential AP of the first control node 35 closer to VSS as shown in FIG. 7, it is possible to suppress the voltage overshoot at the output terminal 41. it can. When the voltage at the output node 33 rises and a current flows from the output node 33 toward the output terminal 41 via the inductance 40, the inductance 40 acts to maintain this current flow. However, since the potential AP of the first control node 35 gradually approaches VSS, the potential of the output node 33 gradually approaches VDD, and the voltage of the output terminal 41 becomes the power supply potential VDD. Before reaching the current, the current flowing through the inductance 40 gradually decreases. When the voltage at the output terminal 41 reaches the power supply potential VDD, the current flowing through the inductance 40 is sufficiently small, and the magnetic flux energy accumulated in the inductance 40 is small. Therefore, the force that keeps the current flowing from the output node 33 toward the output terminal 41 is weak, and the voltage overshoot of the output terminal 41 is suppressed.

図８は、入力信号の信号波形の別の例を示す図である。図８に示される例では、ＨＩＧＨからＬＯＷに変化する入力信号ＡＰＸ及びＡＮＸを示してある。 FIG. 8 is a diagram illustrating another example of the signal waveform of the input signal. In the example shown in FIG. 8, input signals APX and ANX that change from HIGH to LOW are shown.

図８のような入力信号ＡＮＸが与えられると、図５においてＮＭＯＳトランジスタ２７が導通状態から非導通状態に遷移し、ＰＭＯＳトランジスタ２５が非導通状態から導通状態に遷移する。その結果、第２の制御ノード３６（ＮＭＯＳトランジスタ２２のゲート端）の電位ＡＮはＶＳＳからＶＤＤに向かい上昇する。ここで、ダイオード接続されたＰＭＯＳトランジスタ２４がＰＭＯＳトランジスタ２５と直列に、第２の制御ノード３６と電源電位ＶＤＤとの間に挿入されている。従って、第３の制御回路（ＮＭＯＳトランジスタ２７、ＰＭＯＳトランジスタ２５、及びＰＭＯＳトランジスタ２４）を介しては、第２の制御ノード３６の電位ＡＮは、ＶＤＤよりもＰＭＯＳトランジスタ２４の閾値電圧だけ低い電位までしか上昇しない。 When the input signal ANX as shown in FIG. 8 is given, in FIG. 5, the NMOS transistor 27 changes from the conductive state to the non-conductive state, and the PMOS transistor 25 changes from the non-conductive state to the conductive state. As a result, the potential AN of the second control node 36 (gate end of the NMOS transistor 22) rises from VSS to VDD. Here, a diode-connected PMOS transistor 24 is inserted in series with the PMOS transistor 25 between the second control node 36 and the power supply potential VDD. Therefore, through the third control circuit (NMOS transistor 27, PMOS transistor 25, and PMOS transistor 24), the potential AN of the second control node 36 reaches a potential lower than the VDD by the threshold voltage of the PMOS transistor 24. Only rises.

上記動作と並行して、入力信号ＡＮＸのＨＩＧＨからＬＯＷへの遷移に応答して、ＰＭＯＳトランジスタ２６が非導通状態から導通状態に遷移している。従って、第４の制御回路（ＰＭＯＳトランジスタ２６及び抵抗素子３２）を介して、第２の制御ノード３６の電位ＡＮが電源電位ＶＤＤに設定される。但し、抵抗素子３２がＰＭＯＳトランジスタ２６に対して直列に設けられているために、第４の制御回路が電位ＡＮを変化させる速度は、第３の制御回路が電位ＡＮを変化させる速度に比較して十分に遅い。その結果、第２の制御ノード３６の電位ＡＮは、まず第３の制御回路によりＶＳＳから所定の電位（ＶＤＤ−閾値電圧）まで急速に上昇し、その後第４の制御回路により、所定の電位（ＶＤＤ−閾値電圧）からＶＤＤまで緩やかに上昇することになる。 In parallel with the above operation, in response to the transition of the input signal ANX from HIGH to LOW, the PMOS transistor 26 transitions from the non-conductive state to the conductive state. Therefore, the potential AN of the second control node 36 is set to the power supply potential VDD via the fourth control circuit (PMOS transistor 26 and resistance element 32). However, since the resistance element 32 is provided in series with the PMOS transistor 26, the speed at which the fourth control circuit changes the potential AN is compared with the speed at which the third control circuit changes the potential AN. Slow enough. As a result, the potential AN of the second control node 36 is first rapidly increased from VSS to a predetermined potential (VDD−threshold voltage) by the third control circuit, and then the predetermined potential (by the fourth control circuit). It gradually rises from (VDD−threshold voltage) to VDD.

図９は、第２の制御ノード３６の電位ＡＮの変化を示す図である。図８に示すように入力信号ＡＮＸが遷移すると、上記説明したように、第３の制御回路の働きにより、第２の制御ノード３６の電位ＡＮはＶＳＳから所定の電位（ＶＤＤ−閾値電圧ΔＶａｎ）まで急速に上昇する。その後第４の制御回路により、所定の電位（ＶＤＤ−閾値電圧ΔＶａｎ）からＶＤＤまで緩やかに上昇する。 FIG. 9 is a diagram showing a change in the potential AN of the second control node 36. When the input signal ANX transitions as shown in FIG. 8, as described above, the potential AN of the second control node 36 is changed from VSS to a predetermined potential (VDD−threshold voltage ΔVan) by the action of the third control circuit. Rising rapidly. Thereafter, the fourth control circuit gradually increases from a predetermined potential (VDD−threshold voltage ΔVan) to VDD.

なお図５の出力バッファ回路２０において、ＰＭＯＳトランジスタ２１のゲート端（第１の制御ノード３５）を制御する回路部分については、入力信号ＡＰＸが図８に示すようにＨＩＧＨからＬＯＷに遷移すると、ＰＭＯＳトランジスタ２３が非導通状態から導通状態に遷移する。従って、第１の制御ノード３５の電位ＡＰは、ＶＳＳからＶＤＤまで急速に変化することになる。即ち、ＰＭＯＳトランジスタ２１は急速に導通状態から非導通状態に変化する。 In the output buffer circuit 20 of FIG. 5, with respect to the circuit portion that controls the gate terminal (first control node 35) of the PMOS transistor 21, when the input signal APX transitions from HIGH to LOW as shown in FIG. The transistor 23 transitions from a non-conducting state to a conducting state. Therefore, the potential AP of the first control node 35 changes rapidly from VSS to VDD. That is, the PMOS transistor 21 rapidly changes from the conductive state to the non-conductive state.

図５にインダクタンス４０として示されるように、現実のシステムにはゼロでないインダクタンス成分が存在する。しかし図５の出力バッファ回路２０は、図９に示されるように第２の制御ノード３６の電位ＡＮを緩やかにＶＤＤに接近させていくので、出力端子４１における電圧のアンダーシュートを抑制することができる。出力ノード３３の電圧が下がり電流が出力端子４１からインダクタンス４０を介して出力ノード３３に向かって流れると、インダクタンス４０はこの電流の流れを維持するように作用する。しかしながら、第２の制御ノード３６の電位ＡＮが緩やかにＶＤＤに接近していくので、出力ノード３３の電位は緩やかにＶＳＳに接近していくことになり、出力端子４１の電圧がグランド電位ＶＳＳに到達する前から、インダクタンス４０を流れる電流は徐々に減少していく。出力端子４１の電圧がグランド電位ＶＳＳに到達した時点では、インダクタンス４０を流れる電流は十分に小さくなっており、インダクタンス４０に蓄積されている磁束エネルギーは小さい。従って、出力端子４１から出力ノード３３に向かって電流を流し続ける力は弱く、出力端子４１の電圧のアンダーシュートが抑制される。 As shown as inductance 40 in FIG. 5, there is a non-zero inductance component in an actual system. However, since the output buffer circuit 20 of FIG. 5 gradually brings the potential AN of the second control node 36 closer to VDD as shown in FIG. 9, it is possible to suppress the undershoot of the voltage at the output terminal 41. it can. When the voltage of the output node 33 decreases and a current flows from the output terminal 41 toward the output node 33 via the inductance 40, the inductance 40 acts to maintain this current flow. However, since the potential AN of the second control node 36 gradually approaches VDD, the potential of the output node 33 gradually approaches VSS, and the voltage of the output terminal 41 becomes the ground potential VSS. Before reaching the current, the current flowing through the inductance 40 gradually decreases. When the voltage at the output terminal 41 reaches the ground potential VSS, the current flowing through the inductance 40 is sufficiently small, and the magnetic flux energy accumulated in the inductance 40 is small. Therefore, the force that keeps the current flowing from the output terminal 41 toward the output node 33 is weak, and the undershoot of the voltage at the output terminal 41 is suppressed.

図１０は、本発明による出力バッファ回路の第２の実施例の回路図である。図１０において、図５と同一の構成要素は同一の番号で参照し、その説明は省略する。 FIG. 10 is a circuit diagram of a second embodiment of the output buffer circuit according to the present invention. 10, the same components as those in FIG. 5 are referred to by the same numerals, and a description thereof will be omitted.

図１０の出力バッファ回路は、図５の出力バッファ回路と比較して、抵抗素子３１及び抵抗素子３２が取り除かれている。またＮＭＯＳトランジスタ３０がＮＭＯＳトランジスタ３０Ａで置き換えられ、ＰＭＯＳトランジスタ２６がＰＭＯＳトランジスタ２６Ａで置き換えられている。それ以外の構成は同一である。 The output buffer circuit of FIG. 10 has the resistance element 31 and the resistance element 32 removed as compared with the output buffer circuit of FIG. The NMOS transistor 30 is replaced with an NMOS transistor 30A, and the PMOS transistor 26 is replaced with a PMOS transistor 26A. The other configuration is the same.

図５の出力バッファ回路においては、抵抗素子３１を設けることにより、第１の制御回路に比較して、第２の制御回路による第１の制御ノード３５の電位ＡＰの変化速度を遅くしている。また抵抗素子３２を設けることにより、第３の制御回路に比較して、第４の制御回路による第２の制御ノード３６の電位ＡＮの変化速度を遅くしている。 In the output buffer circuit of FIG. 5, by providing the resistance element 31, the change rate of the potential AP of the first control node 35 by the second control circuit is made slower than that of the first control circuit. . Also, by providing the resistance element 32, the rate of change of the potential AN of the second control node 36 by the fourth control circuit is made slower than that of the third control circuit.

それに対して図１０の出力バッファ回路においては、ゲート長Ｌが相対的に長く及び／又はゲート幅Ｗが相対的に狭いトランジスタをＮＭＯＳトランジスタ３０Ａ及びＰＭＯＳトランジスタ２６Ａとして用いる。即ち、ＮＭＯＳトランジスタ３０ＡのＬ／Ｗ比は、ＮＭＯＳトランジスタ２８のＬ／Ｗ比よりも十分に大きく、ＰＭＯＳトランジスタ２６ＡのＬ／Ｗ比は、ＰＭＯＳトランジスタ２５のＬ／Ｗ比よりも十分に大きい。この際のＬ／Ｗ比の違いは、例えば１：１０程度であってよい。 On the other hand, in the output buffer circuit of FIG. 10, transistors having a relatively long gate length L and / or a relatively narrow gate width W are used as the NMOS transistor 30A and the PMOS transistor 26A. That is, the L / W ratio of the NMOS transistor 30A is sufficiently larger than the L / W ratio of the NMOS transistor 28, and the L / W ratio of the PMOS transistor 26A is sufficiently larger than the L / W ratio of the PMOS transistor 25. The difference in L / W ratio at this time may be, for example, about 1:10.

このようにＬ／Ｗの大きなトランジスタをＰＭＯＳトランジスタ２６Ａ及びＮＭＯＳトランジスタ３０Ａに用いると、トランジスタのＯＮ抵抗値が相対的に大きいので、第２の制御回路及び第４の制御回路の駆動能力（制御ノードの電位を変化させる速度）を、第１の制御回路及び第３の制御回路の駆動能力よりも十分に小さくすることができる。即ち、トランジスタのＯＮ抵抗が大きくなるような設定とすることで、図５の構成の抵抗素子３１及び３２の機能をＰＭＯＳトランジスタ２６Ａ及びＮＭＯＳトランジスタ３０Ａに含ませることができる。図１０の構成とすることにより、抵抗素子が不要となることによる回路サイズの削減、抵抗素子に接続するための余計な配線の引き回しが無くなることによる回路サイズの削減等の効果がもたらされる。 When transistors having a large L / W are used for the PMOS transistor 26A and the NMOS transistor 30A in this way, since the ON resistance values of the transistors are relatively large, the driving capabilities of the second control circuit and the fourth control circuit (control node) Can be made sufficiently smaller than the drive capability of the first control circuit and the third control circuit. That is, by setting the ON resistance of the transistor to be large, the functions of the resistance elements 31 and 32 having the configuration of FIG. 5 can be included in the PMOS transistor 26A and the NMOS transistor 30A. The configuration of FIG. 10 brings about effects such as a reduction in circuit size due to the elimination of the resistance element and a reduction in circuit size due to elimination of extra wiring for connecting to the resistance element.

図１１は、第１の制御回路及び第３の制御回路の変形例の構成を示す図である。図１１において、図５又は図１０と同一の構成要素は同一の番号で参照し、その説明は省略する。 FIG. 11 is a diagram illustrating a configuration of a modified example of the first control circuit and the third control circuit. In FIG. 11, the same components as those of FIG. 5 or FIG. 10 are referred to by the same numerals, and a description thereof will be omitted.

図５及び図１０において、第１の制御回路のＮＭＯＳトランジスタ２９及び第３の制御回路のＰＭＯＳトランジスタ２４は、ゲート端をドレイン端に接続することにより、固定的なダイオード接続の構成とされている。それに対して図１１では、ＮＭＯＳトランジスタ２９及びＰＭＯＳトランジスタ２４の各々について、ゲート端をドレイン端に電気的に接続してダイオード接続状態とする第１のモードと、トランジスタが導通状態となる所定の電位にゲート端を接続する第２のモードとを切り替え可能な構成となっている。 5 and 10, the NMOS transistor 29 of the first control circuit and the PMOS transistor 24 of the third control circuit are configured to have a fixed diode connection by connecting the gate terminal to the drain terminal. . On the other hand, in FIG. 11, for each of the NMOS transistor 29 and the PMOS transistor 24, a first mode in which the gate end is electrically connected to the drain end to make a diode connection state, and a predetermined potential at which the transistor is in a conductive state. The second mode in which the gate end is connected to the second mode can be switched.

ＮＭＯＳトランジスタ２９についての第１のモードと第２のモードとの切り替えは、切り替え回路５０により行われる。ＰＭＯＳトランジスタ２４についての第１のモードと第２のモードとの切り替えは、切り替え回路６０により行われる。 Switching between the first mode and the second mode for the NMOS transistor 29 is performed by the switching circuit 50. Switching between the first mode and the second mode for the PMOS transistor 24 is performed by the switching circuit 60.

切り替え回路５０は、インバータ５１と、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの並列接続で構成されたトランスファーゲート５２及び５３とを含む。モード選択信号がＨＩＧＨの時、トランスファーゲート５２が導通しトランスファーゲート５３が非導通となる。この場合、ＮＭＯＳトランジスタ２９のゲート端とドレイン端とが電気的に接続されて、ＮＭＯＳトランジスタ２９はダイオード接続状態となる。従って、ＮＭＯＳトランジスタ２９は、両端の端子間の電位差が所定の大きさ以下（閾値電圧以下）にならない素子として機能する。モード選択信号がＬＯＷの時、トランスファーゲート５３が導通しトランスファーゲート５２が非導通となる。この場合、ＮＭＯＳトランジスタ２９のゲート端はＶＤＤに電気的に接続されて、ＮＭＯＳトランジスタ２９は常時導通状態となる。従って、第１の制御回路は、第１の制御ノード３５の電位ＡＰをＶＤＤからＶＳＳまで急速に下降させることになり、図５又は図１０の出力バッファ回路は図１の出力バッファ回路と同様の特性を示すことになる。 The switching circuit 50 includes an inverter 51 and transfer gates 52 and 53 configured by parallel connection of an NMOS transistor and a PMOS transistor. When the mode selection signal is HIGH, the transfer gate 52 is turned on and the transfer gate 53 is turned off. In this case, the gate end and the drain end of the NMOS transistor 29 are electrically connected, and the NMOS transistor 29 is in a diode connection state. Therefore, the NMOS transistor 29 functions as an element in which the potential difference between the terminals at both ends does not become a predetermined magnitude or less (threshold voltage or less). When the mode selection signal is LOW, the transfer gate 53 is turned on and the transfer gate 52 is turned off. In this case, the gate end of the NMOS transistor 29 is electrically connected to VDD, and the NMOS transistor 29 is always in a conductive state. Therefore, the first control circuit rapidly decreases the potential AP of the first control node 35 from VDD to VSS, and the output buffer circuit of FIG. 5 or FIG. 10 is the same as the output buffer circuit of FIG. It will show the characteristics.

切り替え回路６０は、インバータ６１と、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの並列接続で構成されたトランスファーゲート６２及び６３とを含む。モード選択信号がＨＩＧＨの時、トランスファーゲート６２が導通しトランスファーゲート６３が非導通となる。この場合、ＰＭＯＳトランジスタ２４のゲート端とドレイン端とが電気的に接続されて、ＰＭＯＳトランジスタ２４はダイオード接続状態となる。従って、ＰＭＯＳトランジスタ２４は、両端の端子間の電位差が所定の大きさ以下（閾値電圧以下）にならない素子として機能する。モード選択信号がＬＯＷの時、トランスファーゲート６３が導通しトランスファーゲート６２が非導通となる。この場合、ＰＭＯＳトランジスタ２４のゲート端はＶＳＳに電気的に接続されて、ＰＭＯＳトランジスタ２４は常時導通状態となる。従って、第３の制御回路は、第２の制御ノード３６の電位ＡＮをＶＳＳからＶＤＤまで急速に上昇させることになり、図５又は図１０の出力バッファ回路は図１の出力バッファ回路と同様の特性を示すことになる。 The switching circuit 60 includes an inverter 61 and transfer gates 62 and 63 configured by parallel connection of an NMOS transistor and a PMOS transistor. When the mode selection signal is HIGH, the transfer gate 62 is turned on and the transfer gate 63 is turned off. In this case, the gate end and the drain end of the PMOS transistor 24 are electrically connected, and the PMOS transistor 24 is in a diode connection state. Accordingly, the PMOS transistor 24 functions as an element in which the potential difference between the terminals at both ends does not become a predetermined magnitude or less (threshold voltage or less). When the mode selection signal is LOW, transfer gate 63 is turned on and transfer gate 62 is turned off. In this case, the gate end of the PMOS transistor 24 is electrically connected to VSS, and the PMOS transistor 24 is always in a conductive state. Therefore, the third control circuit rapidly raises the potential AN of the second control node 36 from VSS to VDD, and the output buffer circuit of FIG. 5 or FIG. 10 is the same as the output buffer circuit of FIG. It will show the characteristics.

このようにして、第１のモードを選択した場合には、出力バッファ回路は出力信号のオーバーシュート及びアンダーシュートを抑制するように機能し、第２のモードを選択した場合には、図１の従来の出力バッファ回路と同様の特性を示すことになる。第１のモードと第２のモードとの選択は、ユーザが出力バッファ回路の使用時に、要求される信号の安定性及び信号の伝送速度等を考慮して決定すればよい。 Thus, when the first mode is selected, the output buffer circuit functions to suppress overshoot and undershoot of the output signal, and when the second mode is selected, the output buffer circuit of FIG. The same characteristics as the conventional output buffer circuit are exhibited. The selection between the first mode and the second mode may be determined in consideration of the required signal stability, signal transmission speed, and the like when the user uses the output buffer circuit.

図１２は、第１の制御回路及び第３の制御回路の別の変形例の構成を示す図である。図１２において、図５又は図１０と同一の構成要素は同一の番号で参照し、その説明は省略する。 FIG. 12 is a diagram illustrating a configuration of another modified example of the first control circuit and the third control circuit. In FIG. 12, the same components as those of FIG. 5 or FIG. 10 are referred to by the same numerals, and a description thereof will be omitted.

図５及び図１０において、第１の制御回路のＮＭＯＳトランジスタ２９及び第３の制御回路のＰＭＯＳトランジスタ２４は、ゲート端をドレイン端に接続することにより、固定的なダイオード接続の構成とされている。それに対して図１２では、ＮＭＯＳトランジスタ２９及びＰＭＯＳトランジスタ２４の各々について、ゲート端をドレイン端に電気的に接続してダイオード接続状態とする第１のモードと、トランジスタが導通状態となる所定の電位にゲート端を接続する第２のモードとを、メタルオプションにより製造時に選択可能な構成となっている。 5 and 10, the NMOS transistor 29 of the first control circuit and the PMOS transistor 24 of the third control circuit are configured to have a fixed diode connection by connecting the gate terminal to the drain terminal. . On the other hand, in FIG. 12, for each of the NMOS transistor 29 and the PMOS transistor 24, a first mode in which the gate end is electrically connected to the drain end to be in a diode connection state, and a predetermined potential at which the transistor is in a conductive state. The second mode in which the gate end is connected to can be selected at the time of manufacture by a metal option.

ＮＭＯＳトランジスタ２９について第１のモードを選択するときには、図１２（ａ）に示すように、メタルオプション７０を設けてＮＭＯＳトランジスタ２９のドレイン端とゲート端とを電気的に接続するように、出力バッファ回路を製造する。ＮＭＯＳトランジスタ２９について第２のモードを選択するときには、図１２（ｂ）に示すように、メタルオプション７１を設けてＮＭＯＳトランジスタ２９のゲート端を電源電位ＶＤＤに電気的に接続するように、出力バッファ回路を製造する。 When the first mode is selected for the NMOS transistor 29, as shown in FIG. 12A, the metal buffer 70 is provided so that the drain end and the gate end of the NMOS transistor 29 are electrically connected. Manufacturing a circuit. When the second mode is selected for the NMOS transistor 29, as shown in FIG. 12B, the output buffer is provided so that the metal option 71 is provided and the gate terminal of the NMOS transistor 29 is electrically connected to the power supply potential VDD. Manufacturing a circuit.

ＰＭＯＳトランジスタ２４について第１のモードを選択するときには、図１２（ｃ）に示すように、メタルオプション７２を設けてＰＭＯＳトランジスタ２４のドレイン端とゲート端とを電気的に接続するように、出力バッファ回路を製造する。ＰＭＯＳトランジスタ２４について第２のモードを選択するときには、図１２（ｄ）に示すように、メタルオプション７３を設けてＰＭＯＳトランジスタ２４のゲート端をグランド電位ＶＳＳに電気的に接続するように、出力バッファ回路を製造する。 When the first mode is selected for the PMOS transistor 24, as shown in FIG. 12C, the metal buffer 72 is provided so that the drain end and the gate end of the PMOS transistor 24 are electrically connected. Manufacturing a circuit. When the second mode is selected for the PMOS transistor 24, as shown in FIG. 12D, the metal buffer 73 is provided to electrically connect the gate terminal of the PMOS transistor 24 to the ground potential VSS. Manufacturing a circuit.

図１３は、図１に示す従来の出力バッファ回路１０の動作シミュレーションと図５に示す出力バッファ回路２０の動作シミュレーションとを示す図である。図１３において、（ａ）は従来の出力バッファ回路１０の出力信号が立ち上がる場合の波形を示し、（ｂ）は本発明の出力バッファ回路２０の出力信号が立ち上がる場合の波形を示し、（ｃ）は従来の出力バッファ回路１０の出力信号が立ち下がる場合の波形を示し、（ｄ）は本発明の出力バッファ回路２０の出力信号が立ち下がる場合の波形を示す。 13 is a diagram showing an operation simulation of the conventional output buffer circuit 10 shown in FIG. 1 and an operation simulation of the output buffer circuit 20 shown in FIG. 13A shows a waveform when the output signal of the conventional output buffer circuit 10 rises, FIG. 13B shows a waveform when the output signal of the output buffer circuit 20 of the present invention rises, and FIG. 13C. Shows the waveform when the output signal of the conventional output buffer circuit 10 falls, and (d) shows the waveform when the output signal of the output buffer circuit 20 of the present invention falls.

（ａ）に示す従来技術の場合、出力端子１７の電位のオーバーシュート時のピーク電位が電源電位ＶＤＤの２２％増となっているのに対して、（ｂ）に示す本発明の場合、出力端子４１の電位のオーバーシュート時のピーク電位が電源電位ＶＤＤの１５％増に抑制されている。また点線の丸で囲まれる波形部位に示されるように、従来技術の出力ノード１５の電位の変動（リンギング）に対して、本発明の出力ノード３３の電位の変動（リンギング）は小さなものとなっている。 In the case of the prior art shown in (a), the peak potential at the time of overshoot of the potential of the output terminal 17 is increased by 22% of the power supply potential VDD, whereas in the case of the present invention shown in (b), the output is The peak potential at the time of overshoot of the potential of the terminal 41 is suppressed to 15% increase of the power supply potential VDD. Further, as shown in the waveform portion surrounded by a dotted circle, the potential fluctuation (ringing) of the output node 33 of the present invention is smaller than the potential fluctuation (ringing) of the output node 15 of the prior art. ing.

（ｃ）に示す従来技術の場合、出力端子１７の電位のアンダーシュート時のピーク電位がグランド電位ＶＳＳよりも下がる幅が、ＶＤＤ−ＶＳＳの幅の１７％となっているのに対して、（ｄ）に示す本発明の場合、出力端子４１の電位のアンダーシュート時のピーク電位がグランド電位ＶＳＳよりも下がる幅が、ＶＤＤ−ＶＳＳの幅の１１％に抑制されている。また点線の丸で囲まれる波形部位に示されるように、従来技術の出力ノード１５の電位の変動（リンギング）に対して、本発明の出力ノード３３の電位の変動（リンギング）は大幅に小さくなっている。 In the case of the prior art shown in (c), the width at which the peak potential at the time of undershoot of the potential of the output terminal 17 falls below the ground potential VSS is 17% of the width of VDD-VSS. In the case of the present invention shown in d), the width at which the peak potential at the time of undershoot of the potential of the output terminal 41 falls below the ground potential VSS is suppressed to 11% of the width of VDD-VSS. Further, as shown in the waveform portion surrounded by a dotted circle, the potential fluctuation (ringing) of the output node 33 of the present invention is significantly smaller than the potential fluctuation (ringing) of the output node 15 of the prior art. ing.

以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。 As mentioned above, although this invention was demonstrated based on the Example, this invention is not limited to the said Example, A various deformation | transformation is possible within the range as described in a claim.

なお本発明は、以下の内容を含むものである。
（付記１）
ゲート端が制御ノードに接続され、ソース端が第１の電位に接続され、ドレイン端が出力ノードに接続される出力トランジスタと、
入力信号の論理値の変化に応答して該制御ノードを該第１の電位から第２の電位に変化させる第１の制御回路と、
該入力信号の論理値の変化に応答して該制御ノードを第３の電位に設定する第２の制御回路
を含み、該第２の電位は該第１の電位と該第３の電位との間の電位であり、該第２の制御回路により該制御ノードの電位を変化させる速度は、該第１の制御回路により該制御ノードの電位を変化させる速度よりも遅いことを特徴とする出力バッファ回路。
（付記２）
前記出力トランジスタを第１の出力トランジスタ、前記制御ノードを第１の制御ノードとし、
ゲート端が第２の制御ノードに接続され、ソース端が前記第３の電位に接続され、ドレイン端が前記出力ノードに接続される第２の出力トランジスタと、
入力信号の論理値の変化に応答して該第２の制御ノードを該第３の電位から第４の電位に変化させる第３の制御回路と、
該入力信号の論理値の変化に応答して該第２の制御ノードを前記第１の電位に設定する第４の制御回路
を更に含み、該第４の電位は該第１の電位と該第３の電位との間の電位であり、該第４の制御回路により該第２の制御ノードの電位を変化させる速度は、該第３の制御回路により該第２の制御ノードの電位を変化させる速度よりも遅いことを特徴とする付記１記載の出力バッファ回路。
（付記３）
前記第１の出力トランジスタはＰＭＯＳトランジスタであり、前記第２の出力トランジスタはＮＭＯＳトランジスタであり、前記第１の電位は電源電位であり、前記第３の電位はグランド電位であることを特徴とする付記２記載の出力バッファ回路。
（付記４）
前記第１の制御回路は、
ゲート端に前記入力信号を受け取り、ソース端が前記第１の電位に接続され、ドレイン端が前記制御ノードに接続される第１のトランジスタと、
ゲート端に該入力信号を受け取り、ドレイン端が該制御ノードに結合され、ソース端が前記第３の電位に結合される第２のトランジスタと、
該第２のトランジスタに直列に接続され、両端の端子間の電位差が所定の大きさ以下にならないよう構成された素子
を含むことを特徴とする付記１記載の出力バッファ回路。
（付記５）
前記素子は、ゲート端とドレイン端とが接続されたダイオード接続のトランジスタであることを特徴とする付記４記載の出力バッファ回路。
（付記６）
前記第２の制御回路は、ゲート端に前記入力信号を受け取り、ドレイン端が前記制御ノードに接続され、ソース端が前記第３の電位に接続されるトランジスタであることを特徴とする付記１記載の出力バッファ回路。
（付記７）
前記第２の制御回路は、
ゲート端に前記入力信号を受け取り、ドレイン端が前記制御ノードに結合され、ソース端が前記第３の電位に結合されるトランジスタと、
該トランジスタと該制御ノードとの間若しくは該トランジスタと該第３の電位との間に挿入された抵抗素子
を含むことを特徴とする付記１記載の出力バッファ回路。
（付記８）
前記第１の制御回路は、
ゲート端に前記入力信号を受け取り、ソース端が前記第１の電位に接続され、ドレイン端が前記制御ノードに接続される第１のトランジスタと、
ゲート端に該入力信号を受け取り、ドレイン端が該制御ノードに結合され、ソース端が前記第３の電位に結合される第２のトランジスタと、
該第２のトランジスタに直列に接続される第３のトランジスタ、
を含み、該第３のトランジスタのゲート端をドレイン端に電気的に接続して該第３のトランジスタをダイオード接続状態とする第１のモードと、該第３のトランジスタのゲート端を該第３のトランジスタが導通状態となる所定の電位に接続する第２のモードとが、切り替え可能に構成されることを特徴とする付記１記載の出力バッファ回路。
（付記９）
前記第１のモードと前記第２のモードとの切り替えはスイッチ回路により制御されることを特徴とする付記８記載の出力バッファ回路。
（付記１０）
前記第１のモードと前記第２のモードとの切り替えはメタルオプションにより行われることを特徴とする付記８記載の出力バッファ回路。 The present invention includes the following contents.
(Appendix 1)
An output transistor having a gate end connected to the control node, a source end connected to the first potential, and a drain end connected to the output node;
A first control circuit that changes the control node from the first potential to a second potential in response to a change in a logical value of an input signal;
A second control circuit for setting the control node to a third potential in response to a change in the logical value of the input signal, the second potential being a difference between the first potential and the third potential; An output buffer characterized in that a speed at which the potential of the control node is changed by the second control circuit is slower than a speed at which the potential of the control node is changed by the first control circuit. circuit.
(Appendix 2)
The output transistor is a first output transistor, the control node is a first control node,
A second output transistor having a gate end connected to the second control node, a source end connected to the third potential, and a drain end connected to the output node;
A third control circuit that changes the second control node from the third potential to a fourth potential in response to a change in the logical value of the input signal;
And a fourth control circuit for setting the second control node to the first potential in response to a change in a logical value of the input signal, the fourth potential being the first potential and the first potential. 3, and the speed at which the potential of the second control node is changed by the fourth control circuit changes the potential of the second control node by the third control circuit. The output buffer circuit according to appendix 1, wherein the output buffer circuit is slower than the speed.
(Appendix 3)
The first output transistor is a PMOS transistor, the second output transistor is an NMOS transistor, the first potential is a power supply potential, and the third potential is a ground potential. The output buffer circuit according to appendix 2.
(Appendix 4)
The first control circuit includes:
A first transistor having a gate terminal receiving the input signal, a source terminal connected to the first potential, and a drain terminal connected to the control node;
A second transistor having a gate end receiving the input signal, a drain end coupled to the control node, and a source end coupled to the third potential;
The output buffer circuit according to claim 1, further comprising an element connected in series to the second transistor and configured so that a potential difference between terminals at both ends does not become a predetermined magnitude or less.
(Appendix 5)
The output buffer circuit according to claim 4, wherein the element is a diode-connected transistor in which a gate end and a drain end are connected.
(Appendix 6)
The additional control circuit according to claim 1, wherein the second control circuit is a transistor that receives the input signal at a gate terminal, has a drain terminal connected to the control node, and a source terminal connected to the third potential. Output buffer circuit.
(Appendix 7)
The second control circuit includes:
A transistor having a gate terminal receiving the input signal, a drain terminal coupled to the control node, and a source terminal coupled to the third potential;
The output buffer circuit according to claim 1, further comprising a resistance element inserted between the transistor and the control node or between the transistor and the third potential.
(Appendix 8)
The first control circuit includes:
A first transistor having a gate terminal receiving the input signal, a source terminal connected to the first potential, and a drain terminal connected to the control node;
A second transistor having a gate end receiving the input signal, a drain end coupled to the control node, and a source end coupled to the third potential;
A third transistor connected in series to the second transistor;
A first mode in which the gate end of the third transistor is electrically connected to the drain end to place the third transistor in a diode connection state, and the gate end of the third transistor is connected to the third mode. The output buffer circuit according to appendix 1, wherein the second mode in which the transistor is connected to a predetermined potential at which the transistor is turned on is switchable.
(Appendix 9)
The output buffer circuit according to claim 8, wherein switching between the first mode and the second mode is controlled by a switch circuit.
(Appendix 10)
The output buffer circuit according to claim 8, wherein switching between the first mode and the second mode is performed by a metal option.

ＣＭＯＳインバータにより構成された出力バッファ回路の回路図である。It is a circuit diagram of the output buffer circuit comprised by the CMOS inverter. 図１の入力信号の信号波形を示す図である。It is a figure which shows the signal waveform of the input signal of FIG. インダクタンス成分がゼロである理想的な場合の出力電圧の変化を示す図である。It is a figure which shows the change of the output voltage in the ideal case where an inductance component is zero. ゼロでないインダクタンス成分が存在する場合の出力電圧の変化を示す図である。It is a figure which shows the change of an output voltage when the inductance component which is not zero exists. 本発明による出力バッファ回路の第１の実施例の回路図である。1 is a circuit diagram of a first embodiment of an output buffer circuit according to the present invention; FIG. 図５の入力信号の信号波形を示す図である。It is a figure which shows the signal waveform of the input signal of FIG. 図５の第１の制御ノードの電位ＡＰの変化を示す図である。FIG. 6 is a diagram showing a change in potential AP of the first control node in FIG. 5. 入力信号の信号波形の別の例を示す図である。It is a figure which shows another example of the signal waveform of an input signal. 図５の第２の制御ノードの電位ＡＮの変化を示す図である。FIG. 6 is a diagram showing a change in potential AN of a second control node in FIG. 5. 本発明による出力バッファ回路の第２の実施例の回路図である。FIG. 3 is a circuit diagram of a second embodiment of an output buffer circuit according to the present invention; 第１の制御回路及び第３の制御回路の変形例の構成を示す図である。It is a figure which shows the structure of the modification of a 1st control circuit and a 3rd control circuit. 第１の制御回路及び第３の制御回路の別の変形例の構成を示す図である。It is a figure which shows the structure of another modification of a 1st control circuit and a 3rd control circuit. 図１に示す従来の出力バッファ回路の動作シミュレーションと図５に示す出力バッファ回路の動作シミュレーションとを示す図である。FIG. 6 is a diagram showing an operation simulation of the conventional output buffer circuit shown in FIG. 1 and an operation simulation of the output buffer circuit shown in FIG. 5.

符号の説明Explanation of symbols

２０出力バッファ回路
２１ＰＭＯＳトランジスタ
２２ＮＭＯＳトランジスタ
２３〜２６ＰＭＯＳトランジスタ
２７〜３０ＮＭＯＳトランジスタ
３１，３２抵抗素子 DESCRIPTION OF SYMBOLS 20 Output buffer circuit 21 PMOS transistor 22 NMOS transistor 23-26 PMOS transistor 27-30 NMOS transistor 31, 32 Resistive element

Claims

ゲート端が制御ノードに接続され、ソース端が第１の電位に接続され、ドレイン端が出力ノードに接続される出力トランジスタと、
入力信号の論理値の変化に応答して該制御ノードを該第１の電位から第２の電位に変化させる第１の制御回路と、
該入力信号の論理値の変化に応答して該制御ノードを第３の電位に設定する第２の制御回路
を含み、該第２の電位は該第１の電位と該第３の電位との間の電位であり、該第２の制御回路により該制御ノードの電位を変化させる速度は、該第１の制御回路により該制御ノードの電位を変化させる速度よりも遅いことを特徴とする出力バッファ回路。 An output transistor having a gate end connected to the control node, a source end connected to the first potential, and a drain end connected to the output node;
A first control circuit that changes the control node from the first potential to a second potential in response to a change in a logical value of an input signal;
A second control circuit for setting the control node to a third potential in response to a change in the logical value of the input signal, the second potential being a difference between the first potential and the third potential; An output buffer characterized in that a speed at which the potential of the control node is changed by the second control circuit is slower than a speed at which the potential of the control node is changed by the first control circuit. circuit.

前記出力トランジスタを第１の出力トランジスタ、前記制御ノードを第１の制御ノードとし、
ゲート端が第２の制御ノードに接続され、ソース端が前記第３の電位に接続され、ドレイン端が前記出力ノードに接続される第２の出力トランジスタと、
入力信号の論理値の変化に応答して該第２の制御ノードを該第３の電位から第４の電位に変化させる第３の制御回路と、
該入力信号の論理値の変化に応答して該第２の制御ノードを前記第１の電位に設定する第４の制御回路
を更に含み、該第４の電位は該第１の電位と該第３の電位との間の電位であり、該第４の制御回路により該第２の制御ノードの電位を変化させる速度は、該第３の制御回路により該第２の制御ノードの電位を変化させる速度よりも遅いことを特徴とする請求項１記載の出力バッファ回路。 The output transistor is a first output transistor, the control node is a first control node,
A second output transistor having a gate end connected to the second control node, a source end connected to the third potential, and a drain end connected to the output node;
A third control circuit that changes the second control node from the third potential to a fourth potential in response to a change in the logical value of the input signal;
And a fourth control circuit for setting the second control node to the first potential in response to a change in a logical value of the input signal, the fourth potential being the first potential and the first potential. 3, and the speed at which the potential of the second control node is changed by the fourth control circuit changes the potential of the second control node by the third control circuit. 2. The output buffer circuit according to claim 1, wherein the output buffer circuit is slower than the speed.

前記第１の出力トランジスタはＰＭＯＳトランジスタであり、前記第２の出力トランジスタはＮＭＯＳトランジスタであり、前記第１の電位は電源電位であり、前記第３の電位はグランド電位であることを特徴とする請求項２記載の出力バッファ回路。 The first output transistor is a PMOS transistor, the second output transistor is an NMOS transistor, the first potential is a power supply potential, and the third potential is a ground potential. The output buffer circuit according to claim 2.

前記第１の制御回路は、
ゲート端に前記入力信号を受け取り、ソース端が前記第１の電位に接続され、ドレイン端が前記制御ノードに接続される第１のトランジスタと、
ゲート端に該入力信号を受け取り、ドレイン端が該制御ノードに結合され、ソース端が前記第３の電位に結合される第２のトランジスタと、
該第２のトランジスタに直列に接続され、両端の端子間の電位差が所定の大きさ以下にならないよう構成された素子
を含むことを特徴とする請求項１記載の出力バッファ回路。 The first control circuit includes:
A first transistor having a gate terminal receiving the input signal, a source terminal connected to the first potential, and a drain terminal connected to the control node;
A second transistor having a gate end receiving the input signal, a drain end coupled to the control node, and a source end coupled to the third potential;
2. The output buffer circuit according to claim 1, further comprising an element connected in series to the second transistor and configured so that a potential difference between terminals at both ends does not become a predetermined magnitude or less.

前記素子は、ゲート端とドレイン端とが接続されたダイオード接続のトランジスタであることを特徴とする請求項４記載の出力バッファ回路。 5. The output buffer circuit according to claim 4, wherein the element is a diode-connected transistor in which a gate end and a drain end are connected.