JP2009077043A - Output buffer circuit - Google Patents
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Abstract
Description
本発明は、一般にパルス回路に関し、詳しくは半導体集積回路に用いられる出力バッファ回路に関する。 The present invention generally relates to pulse circuits, and particularly relates to an output buffer circuit used in a semiconductor integrated circuit.
半導体集積回路装置は、外部に信号を出力するための出力バッファ回路を備えている。半導体集積回路は、高い集積度を実現するために非常に小さいサイズの素子で構成されるが、そのような小さなサイズの素子を出力素子として用いたのでは、外部の巨大な負荷を駆動することができない。従って、外部の巨大な負荷を駆動できるようなサイズの素子で構成された出力バッファ回路が必要となる。 The semiconductor integrated circuit device includes an output buffer circuit for outputting a signal to the outside. Semiconductor integrated circuits are composed of very small sized elements in order to achieve a high degree of integration. However, if such small sized elements are used as output elements, it is necessary to drive a large external load. I can't. Therefore, an output buffer circuit composed of an element having a size capable of driving a large external load is required.
図1は、CMOSインバータにより構成された出力バッファ回路の回路図である。図1の出力バッファ回路10は、PMOSトランジスタ11、NMOSトランジスタ12、インバータ13、及びインバータ14を含む。入力信号APXは、インバータ13を介してPMOSトランジスタ11のゲートに印加され、入力信号ANXは、インバータ14を介してNMOSトランジスタ12のゲートに印加される。PMOSトランジスタ11のチャネルとNMOSトランジスタ12のチャネルとは直列に接続されており、PMOSトランジスタ11のドレインとNMOSトランジスタ12のドレインとの結合点が出力バッファ回路10の出力ノード15となる。出力ノード15はボンディングワイヤ等のインダクタンス16を介して出力端子17に接続される。
FIG. 1 is a circuit diagram of an output buffer circuit composed of CMOS inverters. The output buffer circuit 10 in FIG. 1 includes a
図2は、図1の入力信号の信号波形を示す図である。図2において横軸は時間を示し、縦軸は電圧を示す。信号出力をする場合に、入力信号APX及びANXは同一の論理の信号となる。図2に示される例では、LOWからHIGHに変化する入力信号APX及びANXを示してある。 FIG. 2 is a diagram showing a signal waveform of the input signal of FIG. In FIG. 2, the horizontal axis indicates time, and the vertical axis indicates voltage. When outputting a signal, the input signals APX and ANX are the same logic signal. In the example shown in FIG. 2, input signals APX and ANX that change from LOW to HIGH are shown.
図2のような入力信号APX及びANXが与えられると、インバータ13の出力AP及びインバータ14の出力ANがHIGHからLOWへ遷移する。この信号遷移に応答して、PMOSトランジスタ11がOFFからONへ遷移し、NMOSトランジスタ12はONからOFFに遷移する。その結果、インダクタンス成分がゼロである理想的な場合の出力バッファ回路10の出力電圧は、図3に示すようにLOWからHIGHに滑らかに遷移する波形となる。
When the input signals APX and ANX as shown in FIG. 2 are given, the output AP of the
図1にインダクタンス16として示されるように、現実のシステムにはゼロでないインダクタンス成分が存在する。この場合の出力バッファ回路10の出力電圧は、図4に示すように、出力バッファ回路10の駆動電位を越えた電位に到達するような、オーバーシュートした波形となる。これは、インダクタンス16が現在の電流量を維持するような特性(電流変化を抑制するような特性)を有するために、出力ノード15の電圧が上がり電流が出力ノード15からインダクタンス16を介して出力端子17に向かって流れると、インダクタンス16はこの電流の流れを維持するように作用するからである。この結果、出力端子17の電圧が電源電位VDDに到達した後も、インダクタンス16は出力ノード15から出力端子17に向かって電流を流し続けるように作用し、出力端子17の電圧がオーバーシュートする。その後、インダクタンス16に磁束として蓄積されたエネルギーが全て放出されて消滅すると、オーバーシュートした高い電位側の出力端子17から低い電位側の出力ノード15に向かい逆方向に電流が流れ、再度のインダクタンス16の作用により、今度は出力ノード15側の電位がオーバーシュートする。これを繰り返すことにより、出力ノード15及び出力端子17の電位が振動することになる。
As shown as
出力端子17の電位が図4に示されるように振動すると、信号受信側における受信電位が、HIGHとして検出される閾値のレベルを下回ってしまう場合がある。この場合、本来はHIGHとして検出されるべき受信側の信号検出値が、HIGHとLOWとの間で変動してしまうことになる。
When the potential of the
図4に示す場合とは逆に出力バッファ回路10の出力信号の電位がHIGHからLOWに変化する場合にも、同様にしてアンダーシュートが発生し、出力端子17の電位が振動してしまう。この場合、本来はLOWとして検出されるべき受信側の信号検出値が、LOWとHIGHとの間で変動してしまうことになる。
Contrary to the case shown in FIG. 4, when the potential of the output signal of the output buffer circuit 10 changes from HIGH to LOW, undershoot similarly occurs, and the potential of the
上記のような不具合を緩和する方法として、出力段のゲート入力(図1のAP及びAN)の立ち上がり/立ち下がりの傾きを緩やかにして、出力電流量を小さく抑える方法がある。出力電流量を小さくすることにより、インダクタンス16に蓄積される磁束エネルギーを小さくして、オーバーシュートを小さく抑えることができる。しかしこのような構成では、出力バッファ回路10の出力が規定のレベルに達するまでの時間が当然のことながら遅れてしまい、厳しいタイミング制約が課せられるシステムには適用できない。また出力バッファ回路10の出力端子にダンピング抵抗を挿入する方法もあるが、プルアップ或はプルダウンされるバスを使用する場合には、ダンピング抵抗によるIRドロップが発生し、バスがフルスイングしないという問題が生じる。
以上を鑑みて本発明は、出力電圧のオーバーシュート及びアンダーシュートを抑制した出力バッファ回路を提供することを目的とする。 In view of the above, an object of the present invention is to provide an output buffer circuit in which output voltage overshoot and undershoot are suppressed.
出力バッファ回路は、ゲート端が制御ノードに接続され、ソース端が第1の電位に接続され、ドレイン端が出力ノードに接続される出力トランジスタと、入力信号の論理値の変化に応答して該制御ノードを該第1の電位から第2の電位に変化させる第1の制御回路と、該入力信号の論理値の変化に応答して該制御ノードを第3の電位に設定する第2の制御回路を含み、該第2の電位は該第1の電位と該第3の電位との間の電位であり、該第2の制御回路により該制御ノードの電位を変化させる速度は、該第1の制御回路により該制御ノードの電位を変化させる速度よりも遅いことを特徴とする。 The output buffer circuit includes an output transistor having a gate terminal connected to the control node, a source terminal connected to the first potential, and a drain terminal connected to the output node, and in response to a change in the logical value of the input signal. A first control circuit that changes the control node from the first potential to the second potential; and a second control that sets the control node to a third potential in response to a change in the logical value of the input signal. And the second potential is a potential between the first potential and the third potential, and the speed at which the second control circuit changes the potential of the control node is the first potential. The control circuit is slower than the speed at which the potential of the control node is changed.
本発明の少なくとも1つの実施例によれば、制御ノードの電位を第1の電位から第2の電位に急速に変化させた後に、第2の電位から第3の電位に緩やかに変化させるので、出力バッファ回路の出力電位が目標電位に到達する前に出力端子部分のインダクタンスに流れる電流を十分に小さくして、出力端子における電圧のオーバーシュート又はアンダーシュートを抑制することができる。また、この出力バッファ回路においてサイズが一番大きい出力段の回路構成については、従来の回路構成から変更なく利用できるので、レイアウト面積的にオーバーヘッドを小さく抑えることができる。また、従来の構成と比較して貫通電流を小さく抑えることができる。 According to at least one embodiment of the present invention, the potential of the control node is rapidly changed from the first potential to the second potential and then gradually changed from the second potential to the third potential. Before the output potential of the output buffer circuit reaches the target potential, the current flowing through the inductance of the output terminal portion can be made sufficiently small to suppress voltage overshoot or undershoot at the output terminal. In addition, since the circuit configuration of the output stage having the largest size in this output buffer circuit can be used without change from the conventional circuit configuration, overhead can be suppressed in terms of layout area. In addition, the through current can be reduced as compared with the conventional configuration.
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
図5は、本発明による出力バッファ回路の第1の実施例の回路図である。図5の出力バッファ回路20は、PMOSトランジスタ21、NMOSトランジスタ22、PMOSトランジスタ23乃至26、NMOSトランジスタ27乃至30、及び抵抗素子31及び32を含む。PMOSトランジスタ21のチャネルとNMOSトランジスタ22のチャネルとは直列に接続されており、PMOSトランジスタ21のドレイン端とNMOSトランジスタ22のドレイン端との結合点が出力バッファ回路20の出力ノード33となる。出力ノード33はボンディングワイヤ等のインダクタンス40を介して出力端子41に接続される。
FIG. 5 is a circuit diagram of a first embodiment of an output buffer circuit according to the present invention. The
PMOSトランジスタ23及びNMOSトランジスタ28及び29が第1の制御回路を構成し、NMOSトランジスタ30及び抵抗素子31が第2の制御回路を構成する。また、PMOSトランジスタ24及び25及びNMOSトランジスタ27が第3の制御回路を構成し、PMOSトランジスタ26及び抵抗素子32が第4の制御回路を構成する。
The
第1及び第2の制御回路は、入力信号APXに基づいて、第1の制御ノード35(PMOSトランジスタ21のゲート端)の電位APを制御する。具体的には、第1の制御回路は、入力信号APXの論理値の変化(LOWからHIGHへの変化)に応答して第1の制御ノード35を第1の電位(VDD)から第2の電位に変化させるように機能し、第2の制御回路は、入力信号APXの論理値の変化(LOWからHIGHへの変化)に応答して第1の制御ノード35を第3の電位(VSS)に設定するように機能する。この際、第2の電位は第1の電位(VDD)と第3の電位(VSS)との間の電位である。また第2の制御回路により第1の制御ノード35の電位を変化させる速度は、第1の制御回路により第1の制御ノード35の電位を変化させる速度よりも遅いように構成される。この第2の電位は、第3の電位(VSS)よりもNMOSトランジスタ29の閾値電圧分だけ高い電位である。ダイオード接続のNMOSトランジスタ29が設けられているために、第1の制御回路は第1の制御ノード35の電位を第2の電位までしか下げることができない。この第1及び第2の制御回路の動作については後ほど詳細に説明する。
The first and second control circuits control the potential AP of the first control node 35 (the gate end of the PMOS transistor 21) based on the input signal APX. Specifically, the first control circuit changes the
また第3及び第4の制御回路は、入力信号ANXに基づいて、第2の制御ノード36(NMOSトランジスタ22のゲート端)の電位ANを制御する。具体的には、第3の制御回路は、入力信号ANXの論理値の変化(HIGHからLOWへの変化)に応答して第2の制御ノード36を第3の電位(VSS)から第4の電位に変化させるように機能し、第4の制御回路は、入力信号ANXの論理値の変化(LOWからHIGHへの変化)に応答して第2の制御ノード36を第1の電位(VDD)に設定するように機能する。この際、第4の電位は第1の電位(VDD)と第3の電位(VSS)との間の電位であり、第4の制御回路により第2の制御ノード36の電位を変化させる速度は、第3の制御回路により第2の制御ノード36の電位を変化させる速度よりも遅いように構成される。この第4の電位は、第1の電位(VDD)よりもPMOSトランジスタ24の閾値電圧分だけ低い電位である。ダイオード接続のPMOSトランジスタ24が設けられているために、第3の制御回路は第2の制御ノード36の電位を第4の電位までしか上げることができない。この第3及び第4の制御回路の動作については後ほど詳細に説明する。
The third and fourth control circuits control the potential AN of the second control node 36 (gate end of the NMOS transistor 22) based on the input signal ANX. Specifically, the third control circuit controls the
図6は、図5の入力信号の信号波形を示す図である。図6において横軸は時間を示し、縦軸は電圧を示す。信号出力をする場合に、入力信号APX及びANXは同一の論理の信号となる。図6に示される例では、LOWからHIGHに変化する入力信号APX及びANXを示してある。 FIG. 6 is a diagram illustrating a signal waveform of the input signal of FIG. In FIG. 6, the horizontal axis indicates time, and the vertical axis indicates voltage. When outputting a signal, the input signals APX and ANX are the same logic signal. In the example shown in FIG. 6, input signals APX and ANX that change from LOW to HIGH are shown.
図6のような入力信号APXが与えられると、図5においてPMOSトランジスタ23が導通状態から非導通状態に遷移し、NMOSトランジスタ28が非導通状態から導通状態に遷移する。その結果、第1の制御ノード35(PMOSトランジスタ21のゲート端)の電位APはVDDからVSSに向かい下降する。ここで、ダイオード接続されたNMOSトランジスタ29がNMOSトランジスタ28と直列に、第1の制御ノード35とグランド電位VSSとの間に挿入されている。従って、第1の制御回路(PMOSトランジスタ23、NMOSトランジスタ28、及びNMOSトランジスタ29)を介しては、第1の制御ノード35の電位APは、VSSよりもNMOSトランジスタ29の閾値電圧だけ高い電位までしか下降しない。
When an input signal APX as shown in FIG. 6 is given, in FIG. 5, the
上記動作と並行して、入力信号APXのLOWからHIGHへの遷移に応答して、NMOSトランジスタ30が非導通状態から導通状態に遷移している。従って、第2の制御回路(NMOSトランジスタ30及び抵抗素子31)を介して、第1の制御ノード35の電位APがグランド電位VSSに設定される。但し、抵抗素子31がNMOSトランジスタ30に対して直列に設けられているために、第2の制御回路が電位APを変化させる速度は、第1の制御回路が電位APを変化させる速度に比較して十分に遅い。その結果、第1の制御ノード35の電位APは、まず第1の制御回路によりVDDから所定の電位(VSS+閾値電圧)まで急速に下降し、その後第2の制御回路により、所定の電位(VSS+閾値電圧)からVSSまで緩やかに下降することになる。
In parallel with the above operation, in response to the transition of the input signal APX from LOW to HIGH, the
図7は、第1の制御ノード35の電位APの変化を示す図である。図6に示すように入力信号APXが遷移すると、上記説明したように、第1の制御回路の働きにより、第1の制御ノード35の電位APはVDDから所定の電位(VSS+閾値電圧ΔVap)まで急速に下降する。その後第2の制御回路により、所定の電位(VSS+閾値電圧ΔVap)からVSSまで緩やかに下降する。
FIG. 7 is a diagram showing a change in the potential AP of the
なお図5の出力バッファ回路20において、NMOSトランジスタ22のゲート端(第2の制御ノード36)を制御する回路部分については、入力信号ANXが図6に示すようにLOWからHIGHに遷移すると、NMOSトランジスタ27が非導通状態から導通状態に遷移する。従って、第2の制御ノード36の電位ANは、VDDからVSSまで急速に変化することになる。即ち、NMOSトランジスタ22は急速に導通状態から非導通状態に変化する。
In the
図5にインダクタンス40として示されるように、現実のシステムにはゼロでないインダクタンス成分が存在する。しかし図5の出力バッファ回路20は、図7に示されるように第1の制御ノード35の電位APを緩やかにVSSに接近させていくので、出力端子41における電圧のオーバーシュートを抑制することができる。出力ノード33の電圧が上がり電流が出力ノード33からインダクタンス40を介して出力端子41に向かって流れると、インダクタンス40はこの電流の流れを維持するように作用する。しかしながら、第1の制御ノード35の電位APが緩やかにVSSに接近していくので、出力ノード33の電位は緩やかにVDDに接近していくことになり、出力端子41の電圧が電源電位VDDに到達する前から、インダクタンス40を流れる電流は徐々に減少していく。出力端子41の電圧が電源電位VDDに到達した時点では、インダクタンス40を流れる電流は十分に小さくなっており、インダクタンス40に蓄積されている磁束エネルギーは小さい。従って、出力ノード33から出力端子41に向かって電流を流し続ける力は弱く、出力端子41の電圧のオーバーシュートが抑制される。
As shown as
図8は、入力信号の信号波形の別の例を示す図である。図8に示される例では、HIGHからLOWに変化する入力信号APX及びANXを示してある。 FIG. 8 is a diagram illustrating another example of the signal waveform of the input signal. In the example shown in FIG. 8, input signals APX and ANX that change from HIGH to LOW are shown.
図8のような入力信号ANXが与えられると、図5においてNMOSトランジスタ27が導通状態から非導通状態に遷移し、PMOSトランジスタ25が非導通状態から導通状態に遷移する。その結果、第2の制御ノード36(NMOSトランジスタ22のゲート端)の電位ANはVSSからVDDに向かい上昇する。ここで、ダイオード接続されたPMOSトランジスタ24がPMOSトランジスタ25と直列に、第2の制御ノード36と電源電位VDDとの間に挿入されている。従って、第3の制御回路(NMOSトランジスタ27、PMOSトランジスタ25、及びPMOSトランジスタ24)を介しては、第2の制御ノード36の電位ANは、VDDよりもPMOSトランジスタ24の閾値電圧だけ低い電位までしか上昇しない。
When the input signal ANX as shown in FIG. 8 is given, in FIG. 5, the
上記動作と並行して、入力信号ANXのHIGHからLOWへの遷移に応答して、PMOSトランジスタ26が非導通状態から導通状態に遷移している。従って、第4の制御回路(PMOSトランジスタ26及び抵抗素子32)を介して、第2の制御ノード36の電位ANが電源電位VDDに設定される。但し、抵抗素子32がPMOSトランジスタ26に対して直列に設けられているために、第4の制御回路が電位ANを変化させる速度は、第3の制御回路が電位ANを変化させる速度に比較して十分に遅い。その結果、第2の制御ノード36の電位ANは、まず第3の制御回路によりVSSから所定の電位(VDD−閾値電圧)まで急速に上昇し、その後第4の制御回路により、所定の電位(VDD−閾値電圧)からVDDまで緩やかに上昇することになる。
In parallel with the above operation, in response to the transition of the input signal ANX from HIGH to LOW, the
図9は、第2の制御ノード36の電位ANの変化を示す図である。図8に示すように入力信号ANXが遷移すると、上記説明したように、第3の制御回路の働きにより、第2の制御ノード36の電位ANはVSSから所定の電位(VDD−閾値電圧ΔVan)まで急速に上昇する。その後第4の制御回路により、所定の電位(VDD−閾値電圧ΔVan)からVDDまで緩やかに上昇する。
FIG. 9 is a diagram showing a change in the potential AN of the
なお図5の出力バッファ回路20において、PMOSトランジスタ21のゲート端(第1の制御ノード35)を制御する回路部分については、入力信号APXが図8に示すようにHIGHからLOWに遷移すると、PMOSトランジスタ23が非導通状態から導通状態に遷移する。従って、第1の制御ノード35の電位APは、VSSからVDDまで急速に変化することになる。即ち、PMOSトランジスタ21は急速に導通状態から非導通状態に変化する。
In the
図5にインダクタンス40として示されるように、現実のシステムにはゼロでないインダクタンス成分が存在する。しかし図5の出力バッファ回路20は、図9に示されるように第2の制御ノード36の電位ANを緩やかにVDDに接近させていくので、出力端子41における電圧のアンダーシュートを抑制することができる。出力ノード33の電圧が下がり電流が出力端子41からインダクタンス40を介して出力ノード33に向かって流れると、インダクタンス40はこの電流の流れを維持するように作用する。しかしながら、第2の制御ノード36の電位ANが緩やかにVDDに接近していくので、出力ノード33の電位は緩やかにVSSに接近していくことになり、出力端子41の電圧がグランド電位VSSに到達する前から、インダクタンス40を流れる電流は徐々に減少していく。出力端子41の電圧がグランド電位VSSに到達した時点では、インダクタンス40を流れる電流は十分に小さくなっており、インダクタンス40に蓄積されている磁束エネルギーは小さい。従って、出力端子41から出力ノード33に向かって電流を流し続ける力は弱く、出力端子41の電圧のアンダーシュートが抑制される。
As shown as
図10は、本発明による出力バッファ回路の第2の実施例の回路図である。図10において、図5と同一の構成要素は同一の番号で参照し、その説明は省略する。 FIG. 10 is a circuit diagram of a second embodiment of the output buffer circuit according to the present invention. 10, the same components as those in FIG. 5 are referred to by the same numerals, and a description thereof will be omitted.
図10の出力バッファ回路は、図5の出力バッファ回路と比較して、抵抗素子31及び抵抗素子32が取り除かれている。またNMOSトランジスタ30がNMOSトランジスタ30Aで置き換えられ、PMOSトランジスタ26がPMOSトランジスタ26Aで置き換えられている。それ以外の構成は同一である。
The output buffer circuit of FIG. 10 has the
図5の出力バッファ回路においては、抵抗素子31を設けることにより、第1の制御回路に比較して、第2の制御回路による第1の制御ノード35の電位APの変化速度を遅くしている。また抵抗素子32を設けることにより、第3の制御回路に比較して、第4の制御回路による第2の制御ノード36の電位ANの変化速度を遅くしている。
In the output buffer circuit of FIG. 5, by providing the
それに対して図10の出力バッファ回路においては、ゲート長Lが相対的に長く及び/又はゲート幅Wが相対的に狭いトランジスタをNMOSトランジスタ30A及びPMOSトランジスタ26Aとして用いる。即ち、NMOSトランジスタ30AのL/W比は、NMOSトランジスタ28のL/W比よりも十分に大きく、PMOSトランジスタ26AのL/W比は、PMOSトランジスタ25のL/W比よりも十分に大きい。この際のL/W比の違いは、例えば1:10程度であってよい。
On the other hand, in the output buffer circuit of FIG. 10, transistors having a relatively long gate length L and / or a relatively narrow gate width W are used as the
このようにL/Wの大きなトランジスタをPMOSトランジスタ26A及びNMOSトランジスタ30Aに用いると、トランジスタのON抵抗値が相対的に大きいので、第2の制御回路及び第4の制御回路の駆動能力(制御ノードの電位を変化させる速度)を、第1の制御回路及び第3の制御回路の駆動能力よりも十分に小さくすることができる。即ち、トランジスタのON抵抗が大きくなるような設定とすることで、図5の構成の抵抗素子31及び32の機能をPMOSトランジスタ26A及びNMOSトランジスタ30Aに含ませることができる。図10の構成とすることにより、抵抗素子が不要となることによる回路サイズの削減、抵抗素子に接続するための余計な配線の引き回しが無くなることによる回路サイズの削減等の効果がもたらされる。
When transistors having a large L / W are used for the
図11は、第1の制御回路及び第3の制御回路の変形例の構成を示す図である。図11において、図5又は図10と同一の構成要素は同一の番号で参照し、その説明は省略する。 FIG. 11 is a diagram illustrating a configuration of a modified example of the first control circuit and the third control circuit. In FIG. 11, the same components as those of FIG. 5 or FIG. 10 are referred to by the same numerals, and a description thereof will be omitted.
図5及び図10において、第1の制御回路のNMOSトランジスタ29及び第3の制御回路のPMOSトランジスタ24は、ゲート端をドレイン端に接続することにより、固定的なダイオード接続の構成とされている。それに対して図11では、NMOSトランジスタ29及びPMOSトランジスタ24の各々について、ゲート端をドレイン端に電気的に接続してダイオード接続状態とする第1のモードと、トランジスタが導通状態となる所定の電位にゲート端を接続する第2のモードとを切り替え可能な構成となっている。
5 and 10, the
NMOSトランジスタ29についての第1のモードと第2のモードとの切り替えは、切り替え回路50により行われる。PMOSトランジスタ24についての第1のモードと第2のモードとの切り替えは、切り替え回路60により行われる。
Switching between the first mode and the second mode for the
切り替え回路50は、インバータ51と、NMOSトランジスタ及びPMOSトランジスタの並列接続で構成されたトランスファーゲート52及び53とを含む。モード選択信号がHIGHの時、トランスファーゲート52が導通しトランスファーゲート53が非導通となる。この場合、NMOSトランジスタ29のゲート端とドレイン端とが電気的に接続されて、NMOSトランジスタ29はダイオード接続状態となる。従って、NMOSトランジスタ29は、両端の端子間の電位差が所定の大きさ以下(閾値電圧以下)にならない素子として機能する。モード選択信号がLOWの時、トランスファーゲート53が導通しトランスファーゲート52が非導通となる。この場合、NMOSトランジスタ29のゲート端はVDDに電気的に接続されて、NMOSトランジスタ29は常時導通状態となる。従って、第1の制御回路は、第1の制御ノード35の電位APをVDDからVSSまで急速に下降させることになり、図5又は図10の出力バッファ回路は図1の出力バッファ回路と同様の特性を示すことになる。
The switching
切り替え回路60は、インバータ61と、NMOSトランジスタ及びPMOSトランジスタの並列接続で構成されたトランスファーゲート62及び63とを含む。モード選択信号がHIGHの時、トランスファーゲート62が導通しトランスファーゲート63が非導通となる。この場合、PMOSトランジスタ24のゲート端とドレイン端とが電気的に接続されて、PMOSトランジスタ24はダイオード接続状態となる。従って、PMOSトランジスタ24は、両端の端子間の電位差が所定の大きさ以下(閾値電圧以下)にならない素子として機能する。モード選択信号がLOWの時、トランスファーゲート63が導通しトランスファーゲート62が非導通となる。この場合、PMOSトランジスタ24のゲート端はVSSに電気的に接続されて、PMOSトランジスタ24は常時導通状態となる。従って、第3の制御回路は、第2の制御ノード36の電位ANをVSSからVDDまで急速に上昇させることになり、図5又は図10の出力バッファ回路は図1の出力バッファ回路と同様の特性を示すことになる。
The switching
このようにして、第1のモードを選択した場合には、出力バッファ回路は出力信号のオーバーシュート及びアンダーシュートを抑制するように機能し、第2のモードを選択した場合には、図1の従来の出力バッファ回路と同様の特性を示すことになる。第1のモードと第2のモードとの選択は、ユーザが出力バッファ回路の使用時に、要求される信号の安定性及び信号の伝送速度等を考慮して決定すればよい。 Thus, when the first mode is selected, the output buffer circuit functions to suppress overshoot and undershoot of the output signal, and when the second mode is selected, the output buffer circuit of FIG. The same characteristics as the conventional output buffer circuit are exhibited. The selection between the first mode and the second mode may be determined in consideration of the required signal stability, signal transmission speed, and the like when the user uses the output buffer circuit.
図12は、第1の制御回路及び第3の制御回路の別の変形例の構成を示す図である。図12において、図5又は図10と同一の構成要素は同一の番号で参照し、その説明は省略する。 FIG. 12 is a diagram illustrating a configuration of another modified example of the first control circuit and the third control circuit. In FIG. 12, the same components as those of FIG. 5 or FIG. 10 are referred to by the same numerals, and a description thereof will be omitted.
図5及び図10において、第1の制御回路のNMOSトランジスタ29及び第3の制御回路のPMOSトランジスタ24は、ゲート端をドレイン端に接続することにより、固定的なダイオード接続の構成とされている。それに対して図12では、NMOSトランジスタ29及びPMOSトランジスタ24の各々について、ゲート端をドレイン端に電気的に接続してダイオード接続状態とする第1のモードと、トランジスタが導通状態となる所定の電位にゲート端を接続する第2のモードとを、メタルオプションにより製造時に選択可能な構成となっている。
5 and 10, the
NMOSトランジスタ29について第1のモードを選択するときには、図12(a)に示すように、メタルオプション70を設けてNMOSトランジスタ29のドレイン端とゲート端とを電気的に接続するように、出力バッファ回路を製造する。NMOSトランジスタ29について第2のモードを選択するときには、図12(b)に示すように、メタルオプション71を設けてNMOSトランジスタ29のゲート端を電源電位VDDに電気的に接続するように、出力バッファ回路を製造する。
When the first mode is selected for the
PMOSトランジスタ24について第1のモードを選択するときには、図12(c)に示すように、メタルオプション72を設けてPMOSトランジスタ24のドレイン端とゲート端とを電気的に接続するように、出力バッファ回路を製造する。PMOSトランジスタ24について第2のモードを選択するときには、図12(d)に示すように、メタルオプション73を設けてPMOSトランジスタ24のゲート端をグランド電位VSSに電気的に接続するように、出力バッファ回路を製造する。
When the first mode is selected for the
このようにして、第1のモードを選択した場合には、出力バッファ回路は出力信号のオーバーシュート及びアンダーシュートを抑制するように機能し、第2のモードを選択した場合には、図1の従来の出力バッファ回路と同様の特性を示すことになる。第1のモードと第2のモードとの選択は、ユーザが出力バッファ回路の使用時に、要求される信号の安定性及び信号の伝送速度等を考慮して決定すればよい。 Thus, when the first mode is selected, the output buffer circuit functions to suppress overshoot and undershoot of the output signal, and when the second mode is selected, the output buffer circuit of FIG. The same characteristics as the conventional output buffer circuit are exhibited. The selection between the first mode and the second mode may be determined in consideration of the required signal stability, signal transmission speed, and the like when the user uses the output buffer circuit.
図13は、図1に示す従来の出力バッファ回路10の動作シミュレーションと図5に示す出力バッファ回路20の動作シミュレーションとを示す図である。図13において、(a)は従来の出力バッファ回路10の出力信号が立ち上がる場合の波形を示し、(b)は本発明の出力バッファ回路20の出力信号が立ち上がる場合の波形を示し、(c)は従来の出力バッファ回路10の出力信号が立ち下がる場合の波形を示し、(d)は本発明の出力バッファ回路20の出力信号が立ち下がる場合の波形を示す。
13 is a diagram showing an operation simulation of the conventional output buffer circuit 10 shown in FIG. 1 and an operation simulation of the
(a)に示す従来技術の場合、出力端子17の電位のオーバーシュート時のピーク電位が電源電位VDDの22%増となっているのに対して、(b)に示す本発明の場合、出力端子41の電位のオーバーシュート時のピーク電位が電源電位VDDの15%増に抑制されている。また点線の丸で囲まれる波形部位に示されるように、従来技術の出力ノード15の電位の変動(リンギング)に対して、本発明の出力ノード33の電位の変動(リンギング)は小さなものとなっている。
In the case of the prior art shown in (a), the peak potential at the time of overshoot of the potential of the
(c)に示す従来技術の場合、出力端子17の電位のアンダーシュート時のピーク電位がグランド電位VSSよりも下がる幅が、VDD−VSSの幅の17%となっているのに対して、(d)に示す本発明の場合、出力端子41の電位のアンダーシュート時のピーク電位がグランド電位VSSよりも下がる幅が、VDD−VSSの幅の11%に抑制されている。また点線の丸で囲まれる波形部位に示されるように、従来技術の出力ノード15の電位の変動(リンギング)に対して、本発明の出力ノード33の電位の変動(リンギング)は大幅に小さくなっている。
In the case of the prior art shown in (c), the width at which the peak potential at the time of undershoot of the potential of the
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。 As mentioned above, although this invention was demonstrated based on the Example, this invention is not limited to the said Example, A various deformation | transformation is possible within the range as described in a claim.
なお本発明は、以下の内容を含むものである。
(付記1)
ゲート端が制御ノードに接続され、ソース端が第1の電位に接続され、ドレイン端が出力ノードに接続される出力トランジスタと、
入力信号の論理値の変化に応答して該制御ノードを該第1の電位から第2の電位に変化させる第1の制御回路と、
該入力信号の論理値の変化に応答して該制御ノードを第3の電位に設定する第2の制御回路
を含み、該第2の電位は該第1の電位と該第3の電位との間の電位であり、該第2の制御回路により該制御ノードの電位を変化させる速度は、該第1の制御回路により該制御ノードの電位を変化させる速度よりも遅いことを特徴とする出力バッファ回路。
(付記2)
前記出力トランジスタを第1の出力トランジスタ、前記制御ノードを第1の制御ノードとし、
ゲート端が第2の制御ノードに接続され、ソース端が前記第3の電位に接続され、ドレイン端が前記出力ノードに接続される第2の出力トランジスタと、
入力信号の論理値の変化に応答して該第2の制御ノードを該第3の電位から第4の電位に変化させる第3の制御回路と、
該入力信号の論理値の変化に応答して該第2の制御ノードを前記第1の電位に設定する第4の制御回路
を更に含み、該第4の電位は該第1の電位と該第3の電位との間の電位であり、該第4の制御回路により該第2の制御ノードの電位を変化させる速度は、該第3の制御回路により該第2の制御ノードの電位を変化させる速度よりも遅いことを特徴とする付記1記載の出力バッファ回路。
(付記3)
前記第1の出力トランジスタはPMOSトランジスタであり、前記第2の出力トランジスタはNMOSトランジスタであり、前記第1の電位は電源電位であり、前記第3の電位はグランド電位であることを特徴とする付記2記載の出力バッファ回路。
(付記4)
前記第1の制御回路は、
ゲート端に前記入力信号を受け取り、ソース端が前記第1の電位に接続され、ドレイン端が前記制御ノードに接続される第1のトランジスタと、
ゲート端に該入力信号を受け取り、ドレイン端が該制御ノードに結合され、ソース端が前記第3の電位に結合される第2のトランジスタと、
該第2のトランジスタに直列に接続され、両端の端子間の電位差が所定の大きさ以下にならないよう構成された素子
を含むことを特徴とする付記1記載の出力バッファ回路。
(付記5)
前記素子は、ゲート端とドレイン端とが接続されたダイオード接続のトランジスタであることを特徴とする付記4記載の出力バッファ回路。
(付記6)
前記第2の制御回路は、ゲート端に前記入力信号を受け取り、ドレイン端が前記制御ノードに接続され、ソース端が前記第3の電位に接続されるトランジスタであることを特徴とする付記1記載の出力バッファ回路。
(付記7)
前記第2の制御回路は、
ゲート端に前記入力信号を受け取り、ドレイン端が前記制御ノードに結合され、ソース端が前記第3の電位に結合されるトランジスタと、
該トランジスタと該制御ノードとの間若しくは該トランジスタと該第3の電位との間に挿入された抵抗素子
を含むことを特徴とする付記1記載の出力バッファ回路。
(付記8)
前記第1の制御回路は、
ゲート端に前記入力信号を受け取り、ソース端が前記第1の電位に接続され、ドレイン端が前記制御ノードに接続される第1のトランジスタと、
ゲート端に該入力信号を受け取り、ドレイン端が該制御ノードに結合され、ソース端が前記第3の電位に結合される第2のトランジスタと、
該第2のトランジスタに直列に接続される第3のトランジスタ、
を含み、該第3のトランジスタのゲート端をドレイン端に電気的に接続して該第3のトランジスタをダイオード接続状態とする第1のモードと、該第3のトランジスタのゲート端を該第3のトランジスタが導通状態となる所定の電位に接続する第2のモードとが、切り替え可能に構成されることを特徴とする付記1記載の出力バッファ回路。
(付記9)
前記第1のモードと前記第2のモードとの切り替えはスイッチ回路により制御されることを特徴とする付記8記載の出力バッファ回路。
(付記10)
前記第1のモードと前記第2のモードとの切り替えはメタルオプションにより行われることを特徴とする付記8記載の出力バッファ回路。
The present invention includes the following contents.
(Appendix 1)
An output transistor having a gate end connected to the control node, a source end connected to the first potential, and a drain end connected to the output node;
A first control circuit that changes the control node from the first potential to a second potential in response to a change in a logical value of an input signal;
A second control circuit for setting the control node to a third potential in response to a change in the logical value of the input signal, the second potential being a difference between the first potential and the third potential; An output buffer characterized in that a speed at which the potential of the control node is changed by the second control circuit is slower than a speed at which the potential of the control node is changed by the first control circuit. circuit.
(Appendix 2)
The output transistor is a first output transistor, the control node is a first control node,
A second output transistor having a gate end connected to the second control node, a source end connected to the third potential, and a drain end connected to the output node;
A third control circuit that changes the second control node from the third potential to a fourth potential in response to a change in the logical value of the input signal;
And a fourth control circuit for setting the second control node to the first potential in response to a change in a logical value of the input signal, the fourth potential being the first potential and the first potential. 3, and the speed at which the potential of the second control node is changed by the fourth control circuit changes the potential of the second control node by the third control circuit. The output buffer circuit according to
(Appendix 3)
The first output transistor is a PMOS transistor, the second output transistor is an NMOS transistor, the first potential is a power supply potential, and the third potential is a ground potential. The output buffer circuit according to
(Appendix 4)
The first control circuit includes:
A first transistor having a gate terminal receiving the input signal, a source terminal connected to the first potential, and a drain terminal connected to the control node;
A second transistor having a gate end receiving the input signal, a drain end coupled to the control node, and a source end coupled to the third potential;
The output buffer circuit according to
(Appendix 5)
The output buffer circuit according to
(Appendix 6)
The additional control circuit according to
(Appendix 7)
The second control circuit includes:
A transistor having a gate terminal receiving the input signal, a drain terminal coupled to the control node, and a source terminal coupled to the third potential;
The output buffer circuit according to
(Appendix 8)
The first control circuit includes:
A first transistor having a gate terminal receiving the input signal, a source terminal connected to the first potential, and a drain terminal connected to the control node;
A second transistor having a gate end receiving the input signal, a drain end coupled to the control node, and a source end coupled to the third potential;
A third transistor connected in series to the second transistor;
A first mode in which the gate end of the third transistor is electrically connected to the drain end to place the third transistor in a diode connection state, and the gate end of the third transistor is connected to the third mode. The output buffer circuit according to
(Appendix 9)
The output buffer circuit according to claim 8, wherein switching between the first mode and the second mode is controlled by a switch circuit.
(Appendix 10)
The output buffer circuit according to claim 8, wherein switching between the first mode and the second mode is performed by a metal option.
20 出力バッファ回路
21 PMOSトランジスタ
22 NMOSトランジスタ
23〜26 PMOSトランジスタ
27〜30 NMOSトランジスタ
31,32 抵抗素子
DESCRIPTION OF
Claims (5)
入力信号の論理値の変化に応答して該制御ノードを該第1の電位から第2の電位に変化させる第1の制御回路と、
該入力信号の論理値の変化に応答して該制御ノードを第3の電位に設定する第2の制御回路
を含み、該第2の電位は該第1の電位と該第3の電位との間の電位であり、該第2の制御回路により該制御ノードの電位を変化させる速度は、該第1の制御回路により該制御ノードの電位を変化させる速度よりも遅いことを特徴とする出力バッファ回路。 An output transistor having a gate end connected to the control node, a source end connected to the first potential, and a drain end connected to the output node;
A first control circuit that changes the control node from the first potential to a second potential in response to a change in a logical value of an input signal;
A second control circuit for setting the control node to a third potential in response to a change in the logical value of the input signal, the second potential being a difference between the first potential and the third potential; An output buffer characterized in that a speed at which the potential of the control node is changed by the second control circuit is slower than a speed at which the potential of the control node is changed by the first control circuit. circuit.
ゲート端が第2の制御ノードに接続され、ソース端が前記第3の電位に接続され、ドレイン端が前記出力ノードに接続される第2の出力トランジスタと、
入力信号の論理値の変化に応答して該第2の制御ノードを該第3の電位から第4の電位に変化させる第3の制御回路と、
該入力信号の論理値の変化に応答して該第2の制御ノードを前記第1の電位に設定する第4の制御回路
を更に含み、該第4の電位は該第1の電位と該第3の電位との間の電位であり、該第4の制御回路により該第2の制御ノードの電位を変化させる速度は、該第3の制御回路により該第2の制御ノードの電位を変化させる速度よりも遅いことを特徴とする請求項1記載の出力バッファ回路。 The output transistor is a first output transistor, the control node is a first control node,
A second output transistor having a gate end connected to the second control node, a source end connected to the third potential, and a drain end connected to the output node;
A third control circuit that changes the second control node from the third potential to a fourth potential in response to a change in the logical value of the input signal;
And a fourth control circuit for setting the second control node to the first potential in response to a change in a logical value of the input signal, the fourth potential being the first potential and the first potential. 3, and the speed at which the potential of the second control node is changed by the fourth control circuit changes the potential of the second control node by the third control circuit. 2. The output buffer circuit according to claim 1, wherein the output buffer circuit is slower than the speed.
ゲート端に前記入力信号を受け取り、ソース端が前記第1の電位に接続され、ドレイン端が前記制御ノードに接続される第1のトランジスタと、
ゲート端に該入力信号を受け取り、ドレイン端が該制御ノードに結合され、ソース端が前記第3の電位に結合される第2のトランジスタと、
該第2のトランジスタに直列に接続され、両端の端子間の電位差が所定の大きさ以下にならないよう構成された素子
を含むことを特徴とする請求項1記載の出力バッファ回路。 The first control circuit includes:
A first transistor having a gate terminal receiving the input signal, a source terminal connected to the first potential, and a drain terminal connected to the control node;
A second transistor having a gate end receiving the input signal, a drain end coupled to the control node, and a source end coupled to the third potential;
2. The output buffer circuit according to claim 1, further comprising an element connected in series to the second transistor and configured so that a potential difference between terminals at both ends does not become a predetermined magnitude or less.
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JP2017092871A (en) * | 2015-11-16 | 2017-05-25 | キヤノン株式会社 | Electronic equipment and control method thereof |
-
2007
- 2007-09-19 JP JP2007242564A patent/JP2009077043A/en active Pending
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