JP2009071089A - Semiconductor integrated circuit - Google Patents
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Abstract
Description
本発明は、半導体集積回路全般にかかわり、特に、大規模LSIに比較的多く発生する電圧降下(IR−DROP)による不具合を避けるための技術に関するものである。 The present invention relates to a semiconductor integrated circuit in general, and more particularly to a technique for avoiding problems caused by a voltage drop (IR-DROP) that occurs relatively frequently in a large-scale LSI.
近年、LSI等の半導体集積回路の大規模化や多機能化が求められ、これにより半導体集積回路の構成が複雑化し回路面積が増大する傾向がある。これに伴い、半導体集積回路に配設された電源配線及びグランド配線の引き回しによる高抵抗化や、省電力化や回路の高速化を目的とした低電力化により、電源供給源から離れた位置に配置される回路において供給電圧の電圧降下が発生し、これにより回路の動作不具合や動作速度低下等の問題が発生している。 In recent years, a semiconductor integrated circuit such as an LSI or the like has been required to have a large scale or a multi-function, which tends to complicate the configuration of the semiconductor integrated circuit and increase the circuit area. Along with this, it is located away from the power supply source by increasing the resistance by routing the power supply wiring and ground wiring arranged in the semiconductor integrated circuit and reducing the power for the purpose of power saving and circuit speedup. A voltage drop of the supply voltage occurs in the arranged circuit, thereby causing problems such as malfunction of the circuit and a decrease in operation speed.
従来、上記のような状況下において、LSIの設計段階の際に、電圧降下による誤動作が発生することが予測される箇所には、あらかじめ降下電圧量を算出し、電圧降下が発生しないような設計を実施している。しかし、LSIの大規模化が進むにつれて、設計段階では予測できない箇所や、予測以上の電圧降下による誤動作が発生する傾向にある。この場合、LSIの評価段階で、解析により電圧降下箇所を発見し、不具合対策の回路修正を実施し、マスクの変更、修正の確認を実施した上で、修正サンプルの仮出荷を行っている。 Conventionally, under the above circumstances, at the design stage of LSI, at the place where malfunction due to voltage drop is expected to occur, the design is such that the voltage drop is calculated in advance and the voltage drop does not occur Has been implemented. However, as LSIs become larger in scale, there is a tendency that a part that cannot be predicted at the design stage or malfunction due to a voltage drop more than predicted. In this case, at the LSI evaluation stage, a voltage drop point is found by analysis, a circuit for correcting the malfunction is corrected, the mask is changed and the correction is confirmed, and the corrected sample is temporarily shipped.
しかしながら、電圧降下による不具合発生頻度が高くなる傾向がある現状において、上記従来の技術では、不具合発生時には解析・マスク修正から修正サンプル仮出荷までに数ヶ月を費やすことがあり、タイムリーな製品の出荷ができず、しかも費用が増大するという課題がある。 However, in the current situation where the frequency of malfunctions due to voltage drops tends to increase, the above-mentioned conventional technology may spend several months from analysis / mask correction to provisional sample shipping when malfunctions occur. There is a problem that it cannot be shipped and the cost increases.
そこで、このような事情を鑑みて提案された技術が下記の特許文献1に開示されている。
Therefore, a technique proposed in view of such circumstances is disclosed in
この特許文献1に記載の従来技術では、図4のようにLSI58の内部に、電圧降下を観測するポイント(図では、LogicA、MPU付近)に配置された電圧降下を検出する機能を有する電圧降下検出回路50と、この電圧降下検出回路50が電圧降下を検出するために使用するテストパターンデータ(入力データとそれに対応する出力期待値のセットデータ)供給用の外部データ入力端子51と、テストクロック供給用のテストクロック入力端子52と、期待値照合を行うために電圧降下検出回路50の出力結果をLSI外部に出力する検出結果モニタ出力端子53と、電圧降下検出回路50によって電圧降下が検出された場合に、その電圧降下発生箇所の電源電圧を1レベル分毎に上昇させながら段階制御する電圧レギュレート回路54と、電圧レギュレート回路54に対して1レベル分毎にレギュレート電圧56を上昇させる制御信号を入力するための電圧レギュレート回路制御端子55と、LSI58全体に電源を供給するための電源パターン57と、を備えていることを特徴としている。
In the prior art described in
この従来例の回路構成によれば、電圧降下検出回路50にテストパターンを入力し、検出結果モニタ出力端子53からの検出結果モニタ出力信号について期待値照合を行い、電圧降下が検出された(FAIL)ならば、電圧レギュレート回路制御端子55から制御信号を送り、電圧レギュレート回路54がLSI58の電源電圧を1レベル分上昇させるように設定する。そして、再び、同じテストパターンを入力し、検出結果モニタ出力端子53からの検出結果モニタ出力信号について期待値照合を行い、PASS/FAILの判定を行う。FAILであれば、先程と同様、電圧レギュレート回路制御端子55から制御信号を送り、レギュレート電圧56をさらに1レベル分上昇させるよう設定する。
According to this conventional circuit configuration, a test pattern is input to the voltage
以上のテストを繰り返して実行し、検出結果モニタ出力ピン53からの出力信号の期待値照合の結果、PASS(電圧降下が検出されなかった結果)がはじめて検出される際の電圧レギュレート回路制御端子55に加えた制御値を読み取る。これにより、電圧降下箇所の電圧をどのくらいまで上げれば、電圧降下に起因する誤動作を防止できたかを確認することができる。
Voltage regulation circuit control terminal when the above test is repeatedly executed and PASS (result of no voltage drop being detected) is detected for the first time as a result of the expected value collation of the output signal from the detection result
従来は、動作解析を行い、電圧降下箇所を発見し、マスク変更を経て、新しい改良チップを作製し、その後の評価で電圧降下が改善されているのを確認していた。これに対して特許文献1に開示された技術では、上記説明したように、基準のテストパターンを用いて、一連のPASS/FAIL判定結果を取得することにより、同一仕様のLSI半導体チップにおける電圧降下による誤動作の防止を確認することが可能となり、従来のような多大な時間を必要とする作業を行わなくて済み、解析の短TAT化(開発リードタイムの削減)を実現することができる。
しかしながら、上記記載の特許文献1のような従来例においては、LSI58の電源電圧の電圧降下による動作不具合を検出するために、LSI58の外部よりテストパターンを与え、かつ、検出結果に対応する出力信号をLSI58の外部で観測し期待値比較を行う、という新たな工程が必要となる。
However, in the conventional example such as
よって、このLSI58の外部より入力するテストパターンを生成するための時間が発生し、この生成したテストパターンによる期待値照合を、製造した全LSIについて行わなくてはならないということになり、TATの増加を招くという問題点がある。
Therefore, a time for generating a test pattern input from the outside of the
また、複数領域に電圧降下が発生する場合、電圧降下の検出領域を予測して定めているため、電圧降下を検出することができない領域が生じる可能性もある。 In addition, when a voltage drop occurs in a plurality of regions, a voltage drop detection region is predicted and determined, and thus a region where a voltage drop cannot be detected may occur.
そこで、本発明は、上記の問題点に鑑みて提案されたものであり、外部からテストパターンを入力することを不要とし、これに伴い期待値照合も不要とすることで、TATの増加を防止し、電源電圧の電圧降下による動作不具合を防止することが可能な半導体集積回路を提供することを目的としている。 Therefore, the present invention has been proposed in view of the above-described problems, and it is unnecessary to input a test pattern from the outside, and accordingly, expected value matching is also unnecessary, thereby preventing an increase in TAT. An object of the present invention is to provide a semiconductor integrated circuit capable of preventing an operation failure due to a voltage drop of a power supply voltage.
上記課題を解決するために、本発明に係る半導体集積回路は、以下のような特徴を備えている。 In order to solve the above problems, a semiconductor integrated circuit according to the present invention has the following features.
本発明に係る半導体集積回路は、半導体集積回路内を複数個の区画に分割し、その各々の区画内に設け、該区画内の観測点における電源電圧と外部より入力する基準電圧値とを比較することによって、回路動作時に発生する電圧降下を検出する電圧降下検出回路と、全ての前記区画に設けられた前記電圧降下検出回路から出力される電圧降下検出結果を入力し、前記区画毎に独立して前記電圧降下が検出されたか否かを判定し、電圧降下が検出された区画に対して、所定の電源電圧を供給するようにした電圧レギュレート回路と、を備え、前記電圧レギュレート回路は、前記区画毎に前記所定の電源電圧を供給した後、全ての前記区画において前記電圧降下が発生していないことを示す信号を出力するまで繰り返し前記電源電圧を段階的に上昇させて供給し、電圧降下が解消されるようにしたことを特徴とする。 The semiconductor integrated circuit according to the present invention divides the inside of the semiconductor integrated circuit into a plurality of sections, and is provided in each section. The power supply voltage at the observation point in the section is compared with the reference voltage value input from the outside. By inputting a voltage drop detection circuit that detects a voltage drop that occurs during circuit operation and a voltage drop detection result that is output from the voltage drop detection circuit provided in all of the sections, it is independent for each section. A voltage regulation circuit that determines whether or not the voltage drop is detected and supplies a predetermined power supply voltage to the section in which the voltage drop is detected, and the voltage regulation circuit After supplying the predetermined power supply voltage for each partition, the power supply voltage is increased stepwise repeatedly until a signal indicating that the voltage drop has not occurred in all the partitions is output. Is allowed to supplied, characterized in that the voltage drop is eliminated.
また、本発明に係る半導体集積回路において、前記信号は、全ての前記区画に設けられた前記電圧降下検出回路から出力される電圧降下検出結果に対して論理積演算を施すことにより生成したことを特徴とする。 In the semiconductor integrated circuit according to the present invention, the signal is generated by performing an AND operation on a voltage drop detection result output from the voltage drop detection circuit provided in all the sections. Features.
また、本発明に係る半導体集積回路は、前記区画の周囲に設け、前記電圧レギュレート回路より与えられた前記電源電圧を該区画内の回路に一様に供給するセグメント電源リングを備えたことを特徴とする。 In addition, the semiconductor integrated circuit according to the present invention includes a segment power supply ring that is provided around the partition and uniformly supplies the power supply voltage supplied from the voltage regulating circuit to the circuits in the partition. Features.
以上のように構成された本発明の半導体集積回路によれば、LSIの外部より入力するテストパターンが不要で、これに伴い期待値照合も不要にすることが可能な、LSI内の回路に供給する電源電圧の電圧降下による動作不具合を解消し、製品設計の短TAT化を図ることができる。 According to the semiconductor integrated circuit of the present invention configured as described above, a test pattern input from the outside of the LSI is unnecessary, and accordingly, an expected value collation can be made unnecessary. Therefore, it is possible to eliminate an operation failure due to a voltage drop of the power supply voltage and to shorten the TAT of the product design.
また、本発明の半導体集積回路によれば、LSIを複数のセグメントに分けることで、電源電圧の電圧降下による不具合を防止しすることができない領域が生じないようにすることができ、再度のマスク修正を行うことを防止し、製品設計の短TAT化を達成することができる。 In addition, according to the semiconductor integrated circuit of the present invention, by dividing the LSI into a plurality of segments, it is possible to prevent a region that cannot prevent a problem due to a voltage drop of the power supply voltage, and to re-mask It is possible to prevent correction and achieve a short TAT in the product design.
以下、本発明に係る実施形態について図面を参照して説明する。
図1〜図3は、本発明に係る実施形態の一例であって、図中、図と同一の符号を付した部分は同一物を表わすものである。
Hereinafter, embodiments according to the present invention will be described with reference to the drawings.
1 to 3 show an example of an embodiment according to the present invention. In the drawings, the same reference numerals as those in the drawing denote the same components.
図1は本発明の実施形態に係る半導体集積回路の構成を示すレイアウト図である。 FIG. 1 is a layout diagram showing a configuration of a semiconductor integrated circuit according to an embodiment of the present invention.
図1において、本発明の実施形態に係る半導体集積回路(以下、LSIと略称する)10は、セグメントと呼ばれる複数の区画に分割し、このセグメント毎に、このセグメント領域内の電圧降下を検出する電圧降下検出回路20と、電源電圧を入力し、この電源電圧によりレギュレートされた電圧を発生する電源電圧レギュレート回路21と、各々のセグメントの周囲に設け、セグメント内の領域に一様にレギュレート電圧を供給するセグメント電源リング22と、セグメント内の電圧降下観測ポイント端子23と、LSI10の外部端子より与える電源電圧をLSI10内部のどの場所にも供給することを目的とした網の目状のMETAL配線層で形成されている電源メッシュ24(図では、電源メッシュの内、縦方向の1本の電源配線ラインを記載している)と、LSI10内に設けられている多層METAL配線層の隣接した層同士を電気的に接続するビア25と、を備えて構成されている。
In FIG. 1, a semiconductor integrated circuit (hereinafter abbreviated as LSI) 10 according to an embodiment of the present invention is divided into a plurality of sections called segments, and a voltage drop in the segment area is detected for each segment. A voltage
また、LSI10の周囲には、電源パターン57が配置されている。
なお、図中ではLOGIC、DRAM及びMPUなどの本発明の構成説明には必要のない回路ブロックについては図示していない。
A
In the figure, circuit blocks such as LOGIC, DRAM, and MPU that are not necessary for the description of the configuration of the present invention are not shown.
図1では、セグメント総数が「9個」である場合の例を示しており、各セグメントには、セグメントを識別するためのセグメントナンバ26が付されている。図では、セグメントナンバ“5”のセグメントを代表して、セグメント内の構成を示している。
FIG. 1 shows an example in which the total number of segments is “9”, and a
また、他のどのセグメントについても全く同様の構成であることから、図を簡便にするためにセグメント内の構成は省略している。 Since all other segments have the same configuration, the configuration in the segment is omitted for the sake of simplicity.
ここで、LSIにおいては、セグメント電源リング22は、セグメントナンバ“5”の領域の周辺に張られ、このセグメント電源リング22に電源メッシュ24からビア25を介して、セグメント用電源電圧を供給する構成をとっている。
すなわち、通常、電源メッシュ24に使用されるMETAL配線層は、LSIの最上層のMETAL配線層に配置されるため、セグメント電源リング22に使用されるMETAL配線層は、電源メッシュ24に使用されるMETAL配線層より下層のMETAL配線層に配置されることになる。そこで、ビア25を使用して、配線層間の電源接続を行っている。
Here, in the LSI, the segment
That is, normally, the METAL wiring layer used for the
したがって、METAL配線層及びビア25は、多少の抵抗値を有するため、LSI10に供給される電源電圧に対して、LSI10内部、特に、中心部での電圧値が低くなり、電圧降下が生じてしまう原因ともなる。
本実施形態に係るLSI10の基本構成は、セグメント毎に独立して、セグメント領域内の電圧降下分を検出し、LSIの内部位置に依存する上記のような電圧降下分を補償するレギュレート電圧を各セグメント領域内に供給できる構成となっている。
Therefore, since the METAL wiring layer and the
In the basic configuration of the
すなわち、セグメントナンバ“5”の電圧降下検出回路20から生成される電圧降下発生検出信号27を電圧レギュレート回路21へ伝達にし、電圧レギュレート回路21からセグメントナンバ“5”の領域のセグメント電源リング22にのみ、セグメント電源リング昇圧電圧31が供給される構成となっている。
なお、電圧レギュレート回路21から出力されるセグメント電源リング昇圧電圧31は、ビア25aを介して、セグメント電源リング22に供給される。
That is, the voltage drop
The segment power supply ring boosted
なお、一般に、電源電圧の電圧降下が顕著に現れるのがLSI10の中心部(ここでは、セグメントナンバ“5”の領域)であることから、これを代表例としたことを追記しておく。 In general, the voltage drop of the power supply voltage appears remarkably in the central portion of the LSI 10 (here, the region of segment number “5”).
また、図1では、セグメント総数が「9個」である例を示しているが、セグメント総数を「9個」から更に増やす構成とすることでより細かな領域毎の電圧降下の検出、電源電圧供給等の制御が可能になる。 In addition, FIG. 1 shows an example in which the total number of segments is “9”. However, by further increasing the total number of segments from “9”, it is possible to detect a voltage drop for each region and supply voltage. Control of supply etc. becomes possible.
以下、図1から図3を用いて、上記のように構成された本発明の実施形態に係る半導体集積回路10における電圧降下検出を行い、この検出された電圧降下により回路ブロックの誤動作を防止するまでの流れを説明する。
Hereinafter, the voltage drop is detected in the semiconductor integrated
まず、電圧降下回路20の基本的な動作概念を説明する。
First, the basic operation concept of the
各セグメントに配置された電圧降下検出回路20は、LSI10の外部より与えられる外部基準電圧28と、セグメント内の電圧降下観測ポイントの電源電圧を電圧降下観測ポイント端子23から入力する。
The voltage
この外部基準電圧28は、LSI10の内部で使用されている回路の仕様で定められている動作電源電圧の下限値であり、LSI10の外部から基準電圧として設定される。また、セグメント内の電圧降下観測ポイントの電源電圧は、セグメント内の電圧降下観測ポイント端子23から入力され、上記外部基準電圧と比較される。
The
すなわち、電圧降下検出回路20は、LSI10の外部から設定される外部基準電圧28よりも電圧降下観測ポイントの電源電圧が高い場合(つまり、その地点での電源電圧の電圧降下は仕様の動作電源電圧の範囲内)には「High」を、外部基準電圧28よりも電圧降下観測ポイントの電源電圧が低い場合(つまり、その地点での電源電圧の電圧降下は仕様の動作電源電圧の範囲外)には「Low」を電圧降下発生検出信号27として出力する。
That is, when the power supply voltage at the voltage drop observation point is higher than the
こうして、他の電圧降下検出回路も電圧降下検出回路20と同様に、各セグメント単位での電源電圧の電圧降下発生を検出することができる。
In this way, the other voltage drop detection circuits can detect the occurrence of the voltage drop of the power supply voltage in each segment unit, similarly to the voltage
図2は、コンパレータを用いた電圧降下検出回路20の具体的な回路構成例を示す図である。
FIG. 2 is a diagram illustrating a specific circuit configuration example of the voltage
電圧降下検出回路20は、外部基準電圧28と、電圧降下観測ポイントの電源電圧とを比較し、電圧降下発生検出信号27を出力する比較器として、コンパレータ35を採用している。
The voltage
電圧降下発生検出処理を行うコンパレータの動作は、上記説明した通りであり、図1のLSI10の内部で使用されている回路の仕様で定められている動作電源電圧の下限値に等しい外部基準電圧28と、図1の各セグメントに供給されている電源電圧の電圧降下の発生を検出するための電圧降下観測ポイントの電源電圧を入力し、外部基準電圧28に対して電圧降下観測ポイントでの電源電圧が高ければHigh、低ければLowを、電圧降下発生検出信号27として出力する。
The operation of the comparator that performs the voltage drop occurrence detection process is as described above, and the
この電圧降下発生検出信号27がLowの時に、セグメント“5”の電圧降下観測ポイントでの電源電圧の電圧降下発生を検出したことになる。なお、コンパレータ35への電源電圧の供給は、図1の電源メッシュ24とは別のより極太な電源幹線により供給され、この回路自体は電圧降下の影響を受けないように配慮されている。
When the voltage drop
次に、電圧降下発生検出信号27を受け取る電圧レギュレート回路21の基本的な動作概念を説明する。
Next, a basic operation concept of the
図1において、セグメント“5”内に配置された電圧降下検出回路20(以下、セグメント“5”を代表として説明するものとする)から電圧降下発生検出信号27を受けた電圧レギュレート回路21は、その信号27が“Low”を出力している場合に、セグメント“5”に対応している出力ポートから、そのときに生成されたセグメント電源リング昇圧電圧31をセグメント電源リング22に供給する。
In FIG. 1, the
後述するように、電源電圧の電圧降下による不具合を防止すべく、電圧降下が解消されるまで、段階的にセグメント電源リング22の電圧を昇圧する。
As will be described later, the voltage of the segment
このように、セグメント電源リング22に、昇圧されたセグメント電源リング昇圧電圧31を供給することで、セグメント“5”の電圧降下による不具合を防止することが可能となる。
In this way, by supplying the segment power supply ring boosted
なお、電圧レギュレート回路21には、LSI10の全セグメントにおける電源電圧が外部基準電圧28よりも高くなった場合(各セグメントの電圧降下検出回路からの電圧降下発生検出信号が全てHigh)、つまり、LSI10の全セグメントにおける電源電圧の電圧降下による不具合が防止されたことを検出するための出力電圧設定端子30を設けている。
In the
次に、図1の電圧レギュレート回路21の基本的な動作について、図3を用いて説明するとともに、全セグメントにおける電圧降下が解消されるまでの全動作について詳細に説明する。
Next, the basic operation of the
図3は、電圧レギュレート回路21の電圧降下検出回路からの入力信号と出力信号の関係を示す図であり、電圧レギュレート回路21は、各セグメントの電圧降下発生回路からの電圧降下発生検出信号群36、各セグメントのセグメント電源リングに供給するセグメント電源リング昇圧電圧群37、全セグメント共通の出力電圧設定端子30及びALL_OK信号38等を有している。
FIG. 3 is a diagram showing the relationship between the input signal and the output signal from the voltage drop detection circuit of the
ここで、ALL_OK信号は、各セグメントの電圧降下発生検出信号群36の電圧降下発生検出信号が全てHighになったときにはじめてHighになる信号であり、この信号をLSI10の外部で観測することで、全セグメントの電源電圧の電圧降下の不具合が防止できたかどうかを判別することができる。
Here, the ALL_OK signal is a signal that becomes High only when all the voltage drop occurrence detection signals of the voltage drop occurrence
上記のような入出力関係を有する電圧レギュレート回路21は、まず、図1の各セグメントの電圧降下検出回路からの電圧降下発生検出信号群36を入力し、「Low」となっている電圧降下信号を検知し、どのセグメント内で電源電圧の電圧降下が発生したかを判別する。
The
一方、各外部基準電圧(例えば、電圧降下信号が「Low」となっているセグメントの外部基準電圧)に対して、所定の電圧幅だけ増加させたセグメント電源リング昇圧電圧を発生する。そして、この時点で生成した各セグメント電源リング昇圧電圧を確定し、電圧降下が発生しているセグメントのセグメント電源リングに供給する。 On the other hand, a segment power supply ring boosted voltage is generated that is increased by a predetermined voltage width with respect to each external reference voltage (for example, the external reference voltage of the segment whose voltage drop signal is “Low”). Then, each segment power supply ring boosted voltage generated at this time is determined and supplied to the segment power supply ring of the segment where the voltage drop has occurred.
ここで、セグメント電源リング昇圧電圧の可変電圧範囲は、外部基準電圧からLSI10に供給される電源電圧までの範囲であるから、例えば、この電圧範囲を2n等分割(上記所定の電圧幅に相当)し、この範囲内の任意のセグメント電源リング昇圧電圧を発生させる制御データを出力電圧設定端子30から入力する。
Here, since the variable voltage range of the segment power supply ring boost voltage is a range from the external reference voltage to the power supply voltage supplied to the
なお、この出力電圧設定端子30の端子数に関しては、特に制約はないが、端子数を増やすことでその分割総数が増加し、より細かな昇圧電圧幅の設定が可能になる。
Note that the number of terminals of the output
こうして、電圧降下信号が「Low」となっている各セグメントに供給する電源電圧を昇圧することができる。ここで、ALL_OK信号38がHighならば、全セグメントの電源電圧の電圧降下の不具合が防止できたといえる。一方、ALL_OK信号38がLowならば、全セグメントの内1つ以上のセグメントで、まだ電圧降下が生じていることになる。 In this way, the power supply voltage supplied to each segment whose voltage drop signal is “Low” can be boosted. Here, if the ALL_OK signal 38 is High, it can be said that the problem of the voltage drop of the power supply voltage of all the segments can be prevented. On the other hand, if the ALL_OK signal 38 is Low, a voltage drop still occurs in one or more of all segments.
従って、ALL_OK信号38がLowであれば、全セグメント共通の出力電圧設定端子30に入力する設定データの値を1ステップ増加するように変更し、上記と同様な動作を行い、再度、全セグメントの電源電圧の電圧降下の不具合が防止できたかどうかをALL_OK信号38により判別する。
Therefore, if the ALL_OK signal 38 is Low, the value of the setting data input to the output
そして、ALL_OK信号38がHighになるまで上記動作を繰り返し、初めてHighとなった場合に全動作を終了させる。 Then, the above operation is repeated until the ALL_OK signal 38 becomes High, and when it becomes High for the first time, all operations are terminated.
なお、このALL_OK信号38は、論理積回路により、各セグメントからの全ての電圧降下検出信号の論理積演算を行うことによって生成するようにしても良い。 The ALL_OK signal 38 may be generated by performing an AND operation on all voltage drop detection signals from each segment by an AND circuit.
以上説明したように、従来のテストパターンによる期待値照合を行うことなく、LSI10の電源電圧の電圧降下による回路動作の不具合を防止することが可能になる。
As described above, it is possible to prevent a malfunction in the circuit operation due to a voltage drop of the power supply voltage of the
また、LSI10を複数のセグメントに分けることで、電源電圧の電圧降下による不具合を防止することができない領域が生じないようにすることができ、再度のマスク修正を行うことを防止し、製品設計の短TAT化を達成することができる。
In addition, by dividing the
尚、本発明の半導体集積回路は、上記した実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。 Note that the semiconductor integrated circuit of the present invention is not limited to the above-described embodiment, and it is needless to say that various modifications can be made without departing from the gist of the present invention.
10、58 LSI
20、50 電圧降下検出回路
21、54 電圧レギュレート回路
22 セグメント電源リング
23 回路電圧降下観測ポイント端子
24 電源メッシュ
25、25a ビア
26 セグメントナンバ
27 電圧降下発生検出信号
28 外部基準電圧
29 外部端子
30 出力電圧設定端子
31 セグメント電源リング昇圧電圧
35 コンパレータ
36 電圧降下発生検出信号群
37 セグメント電源リング昇圧電圧群
38 ALL_OK信号
51 外部データ(テストパターン)入力端子
52 テストクロック入力端子
53 検出結果モニタ出力端子
55 電圧レギュレート回路制御端子
56 レギュレート電圧
57 電源パターン
10, 58 LSI
20, 50 Voltage
Claims (3)
全ての前記区画に設けられた前記電圧降下検出回路から出力される電圧降下検出結果を入力し、前記区画毎に独立して前記電圧降下が検出されたか否かを判定し、電圧降下が検出された区画に対して、所定の電源電圧を供給するようにした電圧レギュレート回路と、
を備え、
前記電圧レギュレート回路は、前記区画毎に前記所定の電源電圧を供給した後、全ての前記区画において前記電圧降下が発生していないことを示す信号を出力するまで繰り返し前記電源電圧を段階的に上昇させて供給し、電圧降下が解消されるようにしたことを特徴とする半導体集積回路。 Generated during circuit operation by dividing the semiconductor integrated circuit into a plurality of sections, provided in each section, and comparing a power supply voltage at an observation point in the section with a reference voltage value input from the outside. A voltage drop detection circuit for detecting a voltage drop;
A voltage drop detection result output from the voltage drop detection circuit provided in all the sections is input, and it is determined whether or not the voltage drop is detected independently for each section, and the voltage drop is detected. A voltage regulating circuit configured to supply a predetermined power supply voltage to the divided sections;
With
After the voltage regulation circuit supplies the predetermined power supply voltage for each partition, the voltage regulation circuit repeatedly repeats the power supply voltage step by step until a signal indicating that the voltage drop has not occurred in all the partitions is output. A semiconductor integrated circuit characterized in that the voltage drop is eliminated by increasing the voltage.
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-
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JP2011196847A (en) * | 2010-03-19 | 2011-10-06 | Fujitsu Semiconductor Ltd | Test method of semiconductor device, and semiconductor device |
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