JP2009071089A - Semiconductor integrated circuit - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor integrated circuit eliminating the need for the input of a test pattern from the outside and preventing the increase of a TAT while preventing the generation of a region incapable of detecting a malfunction caused by the voltage drop of a power-supply voltage. <P>SOLUTION: The semiconductor integrated circuit has a voltage-drop detection circuit 20, a power-supply voltage-drop regulating circuit 21 and a segment power-supply ring 22 for each segment. The voltage regulating circuit 21 receiving a voltage-drop generating detecting signal 27 from the voltage-drop detection circuit 20 arranged in the segment "5" supplies the segment power-supply ring 22 with a segment power-supply ring step-up voltage 31 generated when the signal 27 outputs a "Low" from an output port corresponding to the segment "5" in this case. The voltage of the segment power-supply ring 22 is stepped up by stages until the voltage drop is solved for preventing the malfunction caused by the voltage drop of the power-supply voltage. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、半導体集積回路全般にかかわり、特に、大規模ＬＳＩに比較的多く発生する電圧降下（ＩＲ−ＤＲＯＰ）による不具合を避けるための技術に関するものである。   The present invention relates to a semiconductor integrated circuit in general, and more particularly to a technique for avoiding problems caused by a voltage drop (IR-DROP) that occurs relatively frequently in a large-scale LSI.

近年、ＬＳＩ等の半導体集積回路の大規模化や多機能化が求められ、これにより半導体集積回路の構成が複雑化し回路面積が増大する傾向がある。これに伴い、半導体集積回路に配設された電源配線及びグランド配線の引き回しによる高抵抗化や、省電力化や回路の高速化を目的とした低電力化により、電源供給源から離れた位置に配置される回路において供給電圧の電圧降下が発生し、これにより回路の動作不具合や動作速度低下等の問題が発生している。   In recent years, a semiconductor integrated circuit such as an LSI or the like has been required to have a large scale or a multi-function, which tends to complicate the configuration of the semiconductor integrated circuit and increase the circuit area. Along with this, it is located away from the power supply source by increasing the resistance by routing the power supply wiring and ground wiring arranged in the semiconductor integrated circuit and reducing the power for the purpose of power saving and circuit speedup. A voltage drop of the supply voltage occurs in the arranged circuit, thereby causing problems such as malfunction of the circuit and a decrease in operation speed.

従来、上記のような状況下において、ＬＳＩの設計段階の際に、電圧降下による誤動作が発生することが予測される箇所には、あらかじめ降下電圧量を算出し、電圧降下が発生しないような設計を実施している。しかし、ＬＳＩの大規模化が進むにつれて、設計段階では予測できない箇所や、予測以上の電圧降下による誤動作が発生する傾向にある。この場合、ＬＳＩの評価段階で、解析により電圧降下箇所を発見し、不具合対策の回路修正を実施し、マスクの変更、修正の確認を実施した上で、修正サンプルの仮出荷を行っている。   Conventionally, under the above circumstances, at the design stage of LSI, at the place where malfunction due to voltage drop is expected to occur, the design is such that the voltage drop is calculated in advance and the voltage drop does not occur Has been implemented. However, as LSIs become larger in scale, there is a tendency that a part that cannot be predicted at the design stage or malfunction due to a voltage drop more than predicted. In this case, at the LSI evaluation stage, a voltage drop point is found by analysis, a circuit for correcting the malfunction is corrected, the mask is changed and the correction is confirmed, and the corrected sample is temporarily shipped.

しかしながら、電圧降下による不具合発生頻度が高くなる傾向がある現状において、上記従来の技術では、不具合発生時には解析・マスク修正から修正サンプル仮出荷までに数ヶ月を費やすことがあり、タイムリーな製品の出荷ができず、しかも費用が増大するという課題がある。   However, in the current situation where the frequency of malfunctions due to voltage drops tends to increase, the above-mentioned conventional technology may spend several months from analysis / mask correction to provisional sample shipping when malfunctions occur. There is a problem that it cannot be shipped and the cost increases.

そこで、このような事情を鑑みて提案された技術が下記の特許文献１に開示されている。   Therefore, a technique proposed in view of such circumstances is disclosed in Patent Document 1 below.

この特許文献１に記載の従来技術では、図４のようにＬＳＩ５８の内部に、電圧降下を観測するポイント（図では、ＬｏｇｉｃＡ、ＭＰＵ付近）に配置された電圧降下を検出する機能を有する電圧降下検出回路５０と、この電圧降下検出回路５０が電圧降下を検出するために使用するテストパターンデータ（入力データとそれに対応する出力期待値のセットデータ）供給用の外部データ入力端子５１と、テストクロック供給用のテストクロック入力端子５２と、期待値照合を行うために電圧降下検出回路５０の出力結果をＬＳＩ外部に出力する検出結果モニタ出力端子５３と、電圧降下検出回路５０によって電圧降下が検出された場合に、その電圧降下発生箇所の電源電圧を１レベル分毎に上昇させながら段階制御する電圧レギュレート回路５４と、電圧レギュレート回路５４に対して１レベル分毎にレギュレート電圧５６を上昇させる制御信号を入力するための電圧レギュレート回路制御端子５５と、ＬＳＩ５８全体に電源を供給するための電源パターン５７と、を備えていることを特徴としている。   In the prior art described in Patent Document 1, as shown in FIG. 4, a voltage drop having a function of detecting a voltage drop arranged at a point where a voltage drop is observed (in the vicinity of Logic A and MPU in the figure) inside the LSI 58. A detection circuit 50; an external data input terminal 51 for supplying test pattern data (set data of input data and an expected output value corresponding thereto) used by the voltage drop detection circuit 50 to detect a voltage drop; and a test clock A voltage drop is detected by the test clock input terminal 52 for supply, the detection result monitor output terminal 53 for outputting the output result of the voltage drop detection circuit 50 to the outside of the LSI for collating the expected value, and the voltage drop detection circuit 50. Voltage regulation circuit that controls the power supply voltage at the location where the voltage drop occurs in steps 4, a voltage regulation circuit control terminal 55 for inputting a control signal for raising the regulation voltage 56 for each level to the voltage regulation circuit 54, and a power supply pattern for supplying power to the entire LSI 58. 57.

この従来例の回路構成によれば、電圧降下検出回路５０にテストパターンを入力し、検出結果モニタ出力端子５３からの検出結果モニタ出力信号について期待値照合を行い、電圧降下が検出された（ＦＡＩＬ）ならば、電圧レギュレート回路制御端子５５から制御信号を送り、電圧レギュレート回路５４がＬＳＩ５８の電源電圧を１レベル分上昇させるように設定する。そして、再び、同じテストパターンを入力し、検出結果モニタ出力端子５３からの検出結果モニタ出力信号について期待値照合を行い、ＰＡＳＳ／ＦＡＩＬの判定を行う。ＦＡＩＬであれば、先程と同様、電圧レギュレート回路制御端子５５から制御信号を送り、レギュレート電圧５６をさらに１レベル分上昇させるよう設定する。   According to this conventional circuit configuration, a test pattern is input to the voltage drop detection circuit 50, an expected value is collated with respect to the detection result monitor output signal from the detection result monitor output terminal 53, and a voltage drop is detected (FAIL). ), A control signal is sent from the voltage regulation circuit control terminal 55, and the voltage regulation circuit 54 is set to increase the power supply voltage of the LSI 58 by one level. Then, the same test pattern is input again, expected value collation is performed on the detection result monitor output signal from the detection result monitor output terminal 53, and PASS / FAIL is determined. If it is FAIL, a control signal is sent from the voltage regulation circuit control terminal 55 to set the regulation voltage 56 to be further increased by one level, as before.

以上のテストを繰り返して実行し、検出結果モニタ出力ピン５３からの出力信号の期待値照合の結果、ＰＡＳＳ（電圧降下が検出されなかった結果）がはじめて検出される際の電圧レギュレート回路制御端子５５に加えた制御値を読み取る。これにより、電圧降下箇所の電圧をどのくらいまで上げれば、電圧降下に起因する誤動作を防止できたかを確認することができる。   Voltage regulation circuit control terminal when the above test is repeatedly executed and PASS (result of no voltage drop being detected) is detected for the first time as a result of the expected value collation of the output signal from the detection result monitor output pin 53 The control value applied to 55 is read. As a result, it is possible to confirm how much the voltage at the voltage drop point is raised to prevent malfunction caused by the voltage drop.

従来は、動作解析を行い、電圧降下箇所を発見し、マスク変更を経て、新しい改良チップを作製し、その後の評価で電圧降下が改善されているのを確認していた。これに対して特許文献１に開示された技術では、上記説明したように、基準のテストパターンを用いて、一連のＰＡＳＳ／ＦＡＩＬ判定結果を取得することにより、同一仕様のＬＳＩ半導体チップにおける電圧降下による誤動作の防止を確認することが可能となり、従来のような多大な時間を必要とする作業を行わなくて済み、解析の短ＴＡＴ化（開発リードタイムの削減）を実現することができる。
特開２００４−３１１５５８号公報 Conventionally, an operation analysis was performed, a voltage drop point was found, a mask was changed, a new improved chip was produced, and subsequent evaluation confirmed that the voltage drop was improved. On the other hand, in the technique disclosed in Patent Document 1, as described above, a series of PASS / FAIL determination results are obtained using a reference test pattern, whereby a voltage drop in an LSI semiconductor chip of the same specification is obtained. Therefore, it is possible to confirm the prevention of malfunction due to the above, and it is not necessary to perform a work requiring a lot of time as in the prior art, and it is possible to realize a short TAT of analysis (reduction of development lead time).
JP 2004-311558 A

しかしながら、上記記載の特許文献１のような従来例においては、ＬＳＩ５８の電源電圧の電圧降下による動作不具合を検出するために、ＬＳＩ５８の外部よりテストパターンを与え、かつ、検出結果に対応する出力信号をＬＳＩ５８の外部で観測し期待値比較を行う、という新たな工程が必要となる。   However, in the conventional example such as Patent Document 1 described above, a test pattern is given from the outside of the LSI 58 and an output signal corresponding to the detection result in order to detect a malfunction due to a voltage drop of the power supply voltage of the LSI 58. Therefore, a new process of observing the outside of the LSI 58 and comparing the expected value is required.

よって、このＬＳＩ５８の外部より入力するテストパターンを生成するための時間が発生し、この生成したテストパターンによる期待値照合を、製造した全ＬＳＩについて行わなくてはならないということになり、ＴＡＴの増加を招くという問題点がある。   Therefore, a time for generating a test pattern input from the outside of the LSI 58 is generated, and the expected value collation by the generated test pattern must be performed for all manufactured LSIs. There is a problem of inviting.

また、複数領域に電圧降下が発生する場合、電圧降下の検出領域を予測して定めているため、電圧降下を検出することができない領域が生じる可能性もある。   In addition, when a voltage drop occurs in a plurality of regions, a voltage drop detection region is predicted and determined, and thus a region where a voltage drop cannot be detected may occur.

そこで、本発明は、上記の問題点に鑑みて提案されたものであり、外部からテストパターンを入力することを不要とし、これに伴い期待値照合も不要とすることで、ＴＡＴの増加を防止し、電源電圧の電圧降下による動作不具合を防止することが可能な半導体集積回路を提供することを目的としている。   Therefore, the present invention has been proposed in view of the above-described problems, and it is unnecessary to input a test pattern from the outside, and accordingly, expected value matching is also unnecessary, thereby preventing an increase in TAT. An object of the present invention is to provide a semiconductor integrated circuit capable of preventing an operation failure due to a voltage drop of a power supply voltage.

上記課題を解決するために、本発明に係る半導体集積回路は、以下のような特徴を備えている。   In order to solve the above problems, a semiconductor integrated circuit according to the present invention has the following features.

本発明に係る半導体集積回路は、半導体集積回路内を複数個の区画に分割し、その各々の区画内に設け、該区画内の観測点における電源電圧と外部より入力する基準電圧値とを比較することによって、回路動作時に発生する電圧降下を検出する電圧降下検出回路と、全ての前記区画に設けられた前記電圧降下検出回路から出力される電圧降下検出結果を入力し、前記区画毎に独立して前記電圧降下が検出されたか否かを判定し、電圧降下が検出された区画に対して、所定の電源電圧を供給するようにした電圧レギュレート回路と、を備え、前記電圧レギュレート回路は、前記区画毎に前記所定の電源電圧を供給した後、全ての前記区画において前記電圧降下が発生していないことを示す信号を出力するまで繰り返し前記電源電圧を段階的に上昇させて供給し、電圧降下が解消されるようにしたことを特徴とする。   The semiconductor integrated circuit according to the present invention divides the inside of the semiconductor integrated circuit into a plurality of sections, and is provided in each section. The power supply voltage at the observation point in the section is compared with the reference voltage value input from the outside. By inputting a voltage drop detection circuit that detects a voltage drop that occurs during circuit operation and a voltage drop detection result that is output from the voltage drop detection circuit provided in all of the sections, it is independent for each section. A voltage regulation circuit that determines whether or not the voltage drop is detected and supplies a predetermined power supply voltage to the section in which the voltage drop is detected, and the voltage regulation circuit After supplying the predetermined power supply voltage for each partition, the power supply voltage is increased stepwise repeatedly until a signal indicating that the voltage drop has not occurred in all the partitions is output. Is allowed to supplied, characterized in that the voltage drop is eliminated.

また、本発明に係る半導体集積回路において、前記信号は、全ての前記区画に設けられた前記電圧降下検出回路から出力される電圧降下検出結果に対して論理積演算を施すことにより生成したことを特徴とする。   In the semiconductor integrated circuit according to the present invention, the signal is generated by performing an AND operation on a voltage drop detection result output from the voltage drop detection circuit provided in all the sections. Features.

また、本発明に係る半導体集積回路は、前記区画の周囲に設け、前記電圧レギュレート回路より与えられた前記電源電圧を該区画内の回路に一様に供給するセグメント電源リングを備えたことを特徴とする。   In addition, the semiconductor integrated circuit according to the present invention includes a segment power supply ring that is provided around the partition and uniformly supplies the power supply voltage supplied from the voltage regulating circuit to the circuits in the partition. Features.

以上のように構成された本発明の半導体集積回路によれば、ＬＳＩの外部より入力するテストパターンが不要で、これに伴い期待値照合も不要にすることが可能な、ＬＳＩ内の回路に供給する電源電圧の電圧降下による動作不具合を解消し、製品設計の短ＴＡＴ化を図ることができる。   According to the semiconductor integrated circuit of the present invention configured as described above, a test pattern input from the outside of the LSI is unnecessary, and accordingly, an expected value collation can be made unnecessary. Therefore, it is possible to eliminate an operation failure due to a voltage drop of the power supply voltage and to shorten the TAT of the product design.

また、本発明の半導体集積回路によれば、ＬＳＩを複数のセグメントに分けることで、電源電圧の電圧降下による不具合を防止しすることができない領域が生じないようにすることができ、再度のマスク修正を行うことを防止し、製品設計の短ＴＡＴ化を達成することができる。   In addition, according to the semiconductor integrated circuit of the present invention, by dividing the LSI into a plurality of segments, it is possible to prevent a region that cannot prevent a problem due to a voltage drop of the power supply voltage, and to re-mask It is possible to prevent correction and achieve a short TAT in the product design.

以下、本発明に係る実施形態について図面を参照して説明する。
図１〜図３は、本発明に係る実施形態の一例であって、図中、図と同一の符号を付した部分は同一物を表わすものである。 Hereinafter, embodiments according to the present invention will be described with reference to the drawings.
1 to 3 show an example of an embodiment according to the present invention. In the drawings, the same reference numerals as those in the drawing denote the same components.

図１は本発明の実施形態に係る半導体集積回路の構成を示すレイアウト図である。   FIG. 1 is a layout diagram showing a configuration of a semiconductor integrated circuit according to an embodiment of the present invention.

図１において、本発明の実施形態に係る半導体集積回路（以下、ＬＳＩと略称する）１０は、セグメントと呼ばれる複数の区画に分割し、このセグメント毎に、このセグメント領域内の電圧降下を検出する電圧降下検出回路２０と、電源電圧を入力し、この電源電圧によりレギュレートされた電圧を発生する電源電圧レギュレート回路２１と、各々のセグメントの周囲に設け、セグメント内の領域に一様にレギュレート電圧を供給するセグメント電源リング２２と、セグメント内の電圧降下観測ポイント端子２３と、ＬＳＩ１０の外部端子より与える電源電圧をＬＳＩ１０内部のどの場所にも供給することを目的とした網の目状のＭＥＴＡＬ配線層で形成されている電源メッシュ２４（図では、電源メッシュの内、縦方向の１本の電源配線ラインを記載している）と、ＬＳＩ１０内に設けられている多層ＭＥＴＡＬ配線層の隣接した層同士を電気的に接続するビア２５と、を備えて構成されている。   In FIG. 1, a semiconductor integrated circuit (hereinafter abbreviated as LSI) 10 according to an embodiment of the present invention is divided into a plurality of sections called segments, and a voltage drop in the segment area is detected for each segment. A voltage drop detection circuit 20, a power supply voltage regulation circuit 21 that inputs a power supply voltage and generates a voltage regulated by this power supply voltage, and is provided around each segment, and is uniformly regulated in a region within the segment. A segment power supply ring 22 for supplying a rate voltage, a voltage drop observation point terminal 23 in the segment, and a network-like mesh for supplying a power supply voltage applied from an external terminal of the LSI 10 to any location inside the LSI 10 A power supply mesh 24 formed of a METAL wiring layer (in the figure, one power supply wiring line in the vertical direction of the power supply meshes). And describes the down) is configured to include a via 25 for electrically connecting the adjacent layers were multilayer METAL wiring layer provided in the LSI 10, the.

また、ＬＳＩ１０の周囲には、電源パターン５７が配置されている。
なお、図中ではＬＯＧＩＣ、ＤＲＡＭ及びＭＰＵなどの本発明の構成説明には必要のない回路ブロックについては図示していない。 A power supply pattern 57 is disposed around the LSI 10.
In the figure, circuit blocks such as LOGIC, DRAM, and MPU that are not necessary for the description of the configuration of the present invention are not shown.

図１では、セグメント総数が「９個」である場合の例を示しており、各セグメントには、セグメントを識別するためのセグメントナンバ２６が付されている。図では、セグメントナンバ“５”のセグメントを代表して、セグメント内の構成を示している。   FIG. 1 shows an example in which the total number of segments is “9”, and a segment number 26 for identifying the segment is attached to each segment. In the figure, the configuration in the segment is shown on behalf of the segment having the segment number “5”.

また、他のどのセグメントについても全く同様の構成であることから、図を簡便にするためにセグメント内の構成は省略している。   Since all other segments have the same configuration, the configuration in the segment is omitted for the sake of simplicity.

ここで、ＬＳＩにおいては、セグメント電源リング２２は、セグメントナンバ“５”の領域の周辺に張られ、このセグメント電源リング２２に電源メッシュ２４からビア２５を介して、セグメント用電源電圧を供給する構成をとっている。
すなわち、通常、電源メッシュ２４に使用されるＭＥＴＡＬ配線層は、ＬＳＩの最上層のＭＥＴＡＬ配線層に配置されるため、セグメント電源リング２２に使用されるＭＥＴＡＬ配線層は、電源メッシュ２４に使用されるＭＥＴＡＬ配線層より下層のＭＥＴＡＬ配線層に配置されることになる。そこで、ビア２５を使用して、配線層間の電源接続を行っている。 Here, in the LSI, the segment power supply ring 22 is stretched around the area of the segment number “5”, and the segment power supply voltage is supplied to the segment power supply ring 22 from the power supply mesh 24 via the via 25. Have taken.
That is, normally, the METAL wiring layer used for the power supply mesh 24 is arranged in the uppermost METAL wiring layer of the LSI, so that the METAL wiring layer used for the segment power supply ring 22 is used for the power supply mesh 24. It is arranged in the METAL wiring layer below the METAL wiring layer. Therefore, vias 25 are used to connect power between the wiring layers.

したがって、ＭＥＴＡＬ配線層及びビア２５は、多少の抵抗値を有するため、ＬＳＩ１０に供給される電源電圧に対して、ＬＳＩ１０内部、特に、中心部での電圧値が低くなり、電圧降下が生じてしまう原因ともなる。
本実施形態に係るＬＳＩ１０の基本構成は、セグメント毎に独立して、セグメント領域内の電圧降下分を検出し、ＬＳＩの内部位置に依存する上記のような電圧降下分を補償するレギュレート電圧を各セグメント領域内に供給できる構成となっている。 Therefore, since the METAL wiring layer and the via 25 have a certain resistance value, the voltage value inside the LSI 10, particularly in the central portion, becomes lower than the power supply voltage supplied to the LSI 10, causing a voltage drop. It can also be a cause.
In the basic configuration of the LSI 10 according to the present embodiment, the voltage drop in the segment area is detected independently for each segment, and the regulated voltage for compensating the voltage drop as described above depending on the internal position of the LSI is set. It can be supplied into each segment area.

すなわち、セグメントナンバ“５”の電圧降下検出回路２０から生成される電圧降下発生検出信号２７を電圧レギュレート回路２１へ伝達にし、電圧レギュレート回路２１からセグメントナンバ“５”の領域のセグメント電源リング２２にのみ、セグメント電源リング昇圧電圧３１が供給される構成となっている。
なお、電圧レギュレート回路２１から出力されるセグメント電源リング昇圧電圧３１は、ビア２５ａを介して、セグメント電源リング２２に供給される。 That is, the voltage drop occurrence detection signal 27 generated from the voltage drop detection circuit 20 with the segment number “5” is transmitted to the voltage regulation circuit 21, and the segment power supply ring in the region of the segment number “5” from the voltage regulation circuit 21 is transmitted. The segment power supply ring boosted voltage 31 is supplied to only 22.
The segment power supply ring boosted voltage 31 output from the voltage regulation circuit 21 is supplied to the segment power supply ring 22 via the via 25a.

なお、一般に、電源電圧の電圧降下が顕著に現れるのがＬＳＩ１０の中心部（ここでは、セグメントナンバ“５”の領域）であることから、これを代表例としたことを追記しておく。   In general, the voltage drop of the power supply voltage appears remarkably in the central portion of the LSI 10 (here, the region of segment number “5”).

また、図１では、セグメント総数が「９個」である例を示しているが、セグメント総数を「９個」から更に増やす構成とすることでより細かな領域毎の電圧降下の検出、電源電圧供給等の制御が可能になる。   In addition, FIG. 1 shows an example in which the total number of segments is “9”. However, by further increasing the total number of segments from “9”, it is possible to detect a voltage drop for each region and supply voltage. Control of supply etc. becomes possible.

以下、図１から図３を用いて、上記のように構成された本発明の実施形態に係る半導体集積回路１０における電圧降下検出を行い、この検出された電圧降下により回路ブロックの誤動作を防止するまでの流れを説明する。   Hereinafter, the voltage drop is detected in the semiconductor integrated circuit 10 according to the embodiment of the present invention configured as described above with reference to FIGS. 1 to 3, and the malfunction of the circuit block is prevented by the detected voltage drop. The flow until is explained.

まず、電圧降下回路２０の基本的な動作概念を説明する。   First, the basic operation concept of the voltage drop circuit 20 will be described.

各セグメントに配置された電圧降下検出回路２０は、ＬＳＩ１０の外部より与えられる外部基準電圧２８と、セグメント内の電圧降下観測ポイントの電源電圧を電圧降下観測ポイント端子２３から入力する。   The voltage drop detection circuit 20 arranged in each segment inputs an external reference voltage 28 supplied from the outside of the LSI 10 and the power supply voltage of the voltage drop observation point in the segment from the voltage drop observation point terminal 23.

この外部基準電圧２８は、ＬＳＩ１０の内部で使用されている回路の仕様で定められている動作電源電圧の下限値であり、ＬＳＩ１０の外部から基準電圧として設定される。また、セグメント内の電圧降下観測ポイントの電源電圧は、セグメント内の電圧降下観測ポイント端子２３から入力され、上記外部基準電圧と比較される。   The external reference voltage 28 is a lower limit value of the operating power supply voltage determined by the specifications of the circuit used inside the LSI 10 and is set as a reference voltage from the outside of the LSI 10. The power supply voltage at the voltage drop observation point in the segment is input from the voltage drop observation point terminal 23 in the segment and compared with the external reference voltage.

すなわち、電圧降下検出回路２０は、ＬＳＩ１０の外部から設定される外部基準電圧２８よりも電圧降下観測ポイントの電源電圧が高い場合（つまり、その地点での電源電圧の電圧降下は仕様の動作電源電圧の範囲内）には「Ｈｉｇｈ」を、外部基準電圧２８よりも電圧降下観測ポイントの電源電圧が低い場合（つまり、その地点での電源電圧の電圧降下は仕様の動作電源電圧の範囲外）には「Ｌｏｗ」を電圧降下発生検出信号２７として出力する。   That is, when the power supply voltage at the voltage drop observation point is higher than the external reference voltage 28 set from the outside of the LSI 10 (that is, the voltage drop of the power supply voltage at that point is the specified operating power supply voltage). “High” is set to “High” when the power supply voltage at the voltage drop observation point is lower than the external reference voltage 28 (that is, the voltage drop of the power supply voltage at that point is outside the range of the specified operating power supply voltage). Outputs “Low” as the voltage drop occurrence detection signal 27.

こうして、他の電圧降下検出回路も電圧降下検出回路２０と同様に、各セグメント単位での電源電圧の電圧降下発生を検出することができる。   In this way, the other voltage drop detection circuits can detect the occurrence of the voltage drop of the power supply voltage in each segment unit, similarly to the voltage drop detection circuit 20.

図２は、コンパレータを用いた電圧降下検出回路２０の具体的な回路構成例を示す図である。   FIG. 2 is a diagram illustrating a specific circuit configuration example of the voltage drop detection circuit 20 using a comparator.

電圧降下検出回路２０は、外部基準電圧２８と、電圧降下観測ポイントの電源電圧とを比較し、電圧降下発生検出信号２７を出力する比較器として、コンパレータ３５を採用している。   The voltage drop detection circuit 20 employs a comparator 35 as a comparator that compares the external reference voltage 28 with the power supply voltage at the voltage drop observation point and outputs a voltage drop occurrence detection signal 27.

電圧降下発生検出処理を行うコンパレータの動作は、上記説明した通りであり、図１のＬＳＩ１０の内部で使用されている回路の仕様で定められている動作電源電圧の下限値に等しい外部基準電圧２８と、図１の各セグメントに供給されている電源電圧の電圧降下の発生を検出するための電圧降下観測ポイントの電源電圧を入力し、外部基準電圧２８に対して電圧降下観測ポイントでの電源電圧が高ければＨｉｇｈ、低ければＬｏｗを、電圧降下発生検出信号２７として出力する。   The operation of the comparator that performs the voltage drop occurrence detection process is as described above, and the external reference voltage 28 that is equal to the lower limit value of the operating power supply voltage defined by the specifications of the circuit used inside the LSI 10 of FIG. And the power supply voltage at the voltage drop observation point for detecting the occurrence of the voltage drop of the power supply voltage supplied to each segment in FIG. High is output as the voltage drop occurrence detection signal 27, and High is output when it is low.

この電圧降下発生検出信号２７がＬｏｗの時に、セグメント“５”の電圧降下観測ポイントでの電源電圧の電圧降下発生を検出したことになる。なお、コンパレータ３５への電源電圧の供給は、図１の電源メッシュ２４とは別のより極太な電源幹線により供給され、この回路自体は電圧降下の影響を受けないように配慮されている。   When the voltage drop occurrence detection signal 27 is Low, the occurrence of the voltage drop of the power supply voltage at the voltage drop observation point of the segment “5” is detected. The supply of the power supply voltage to the comparator 35 is supplied by a thicker power supply trunk line different from the power supply mesh 24 of FIG. 1, and this circuit itself is designed so as not to be affected by the voltage drop.

次に、電圧降下発生検出信号２７を受け取る電圧レギュレート回路２１の基本的な動作概念を説明する。   Next, a basic operation concept of the voltage regulation circuit 21 that receives the voltage drop occurrence detection signal 27 will be described.

図１において、セグメント“５”内に配置された電圧降下検出回路２０（以下、セグメント“５”を代表として説明するものとする）から電圧降下発生検出信号２７を受けた電圧レギュレート回路２１は、その信号２７が“Ｌｏｗ”を出力している場合に、セグメント“５”に対応している出力ポートから、そのときに生成されたセグメント電源リング昇圧電圧３１をセグメント電源リング２２に供給する。   In FIG. 1, the voltage regulation circuit 21 that receives the voltage drop occurrence detection signal 27 from the voltage drop detection circuit 20 (hereinafter, the segment “5” will be described as a representative) arranged in the segment “5”. When the signal 27 outputs “Low”, the segment power supply ring boosted voltage 31 generated at that time is supplied to the segment power supply ring 22 from the output port corresponding to the segment “5”.

後述するように、電源電圧の電圧降下による不具合を防止すべく、電圧降下が解消されるまで、段階的にセグメント電源リング２２の電圧を昇圧する。   As will be described later, the voltage of the segment power supply ring 22 is stepped up in steps until the voltage drop is eliminated in order to prevent problems due to the voltage drop of the power supply voltage.

このように、セグメント電源リング２２に、昇圧されたセグメント電源リング昇圧電圧３１を供給することで、セグメント“５”の電圧降下による不具合を防止することが可能となる。   In this way, by supplying the segment power supply ring boosted voltage 31 that has been boosted to the segment power supply ring 22, it is possible to prevent problems due to the voltage drop of the segment “5”.

なお、電圧レギュレート回路２１には、ＬＳＩ１０の全セグメントにおける電源電圧が外部基準電圧２８よりも高くなった場合（各セグメントの電圧降下検出回路からの電圧降下発生検出信号が全てＨｉｇｈ）、つまり、ＬＳＩ１０の全セグメントにおける電源電圧の電圧降下による不具合が防止されたことを検出するための出力電圧設定端子３０を設けている。   In the voltage regulation circuit 21, when the power supply voltage in all segments of the LSI 10 is higher than the external reference voltage 28 (all voltage drop occurrence detection signals from the voltage drop detection circuit in each segment are High), that is, An output voltage setting terminal 30 is provided for detecting that a malfunction due to a voltage drop of the power supply voltage in all segments of the LSI 10 is prevented.

次に、図１の電圧レギュレート回路２１の基本的な動作について、図３を用いて説明するとともに、全セグメントにおける電圧降下が解消されるまでの全動作について詳細に説明する。   Next, the basic operation of the voltage regulation circuit 21 in FIG. 1 will be described with reference to FIG. 3, and the entire operation until the voltage drop in all segments is eliminated will be described in detail.

図３は、電圧レギュレート回路２１の電圧降下検出回路からの入力信号と出力信号の関係を示す図であり、電圧レギュレート回路２１は、各セグメントの電圧降下発生回路からの電圧降下発生検出信号群３６、各セグメントのセグメント電源リングに供給するセグメント電源リング昇圧電圧群３７、全セグメント共通の出力電圧設定端子３０及びＡＬＬ＿ＯＫ信号３８等を有している。   FIG. 3 is a diagram showing the relationship between the input signal and the output signal from the voltage drop detection circuit of the voltage regulation circuit 21, and the voltage regulation circuit 21 detects the voltage drop occurrence detection signal from the voltage drop generation circuit of each segment. A group 36, a segment power supply ring boost voltage group 37 supplied to the segment power supply ring of each segment, an output voltage setting terminal 30 common to all segments, an ALL_OK signal 38, and the like.

ここで、ＡＬＬ＿ＯＫ信号は、各セグメントの電圧降下発生検出信号群３６の電圧降下発生検出信号が全てＨｉｇｈになったときにはじめてＨｉｇｈになる信号であり、この信号をＬＳＩ１０の外部で観測することで、全セグメントの電源電圧の電圧降下の不具合が防止できたかどうかを判別することができる。   Here, the ALL_OK signal is a signal that becomes High only when all the voltage drop occurrence detection signals of the voltage drop occurrence detection signal group 36 of each segment become High, and this signal is observed outside the LSI 10. Thus, it can be determined whether or not the problem of the voltage drop of the power supply voltage of all the segments has been prevented.

上記のような入出力関係を有する電圧レギュレート回路２１は、まず、図１の各セグメントの電圧降下検出回路からの電圧降下発生検出信号群３６を入力し、「Ｌｏｗ」となっている電圧降下信号を検知し、どのセグメント内で電源電圧の電圧降下が発生したかを判別する。   The voltage regulation circuit 21 having the input / output relationship as described above first receives the voltage drop occurrence detection signal group 36 from the voltage drop detection circuit of each segment in FIG. The signal is detected to determine in which segment the power supply voltage drop has occurred.

一方、各外部基準電圧（例えば、電圧降下信号が「Ｌｏｗ」となっているセグメントの外部基準電圧）に対して、所定の電圧幅だけ増加させたセグメント電源リング昇圧電圧を発生する。そして、この時点で生成した各セグメント電源リング昇圧電圧を確定し、電圧降下が発生しているセグメントのセグメント電源リングに供給する。   On the other hand, a segment power supply ring boosted voltage is generated that is increased by a predetermined voltage width with respect to each external reference voltage (for example, the external reference voltage of the segment whose voltage drop signal is “Low”). Then, each segment power supply ring boosted voltage generated at this time is determined and supplied to the segment power supply ring of the segment where the voltage drop has occurred.

ここで、セグメント電源リング昇圧電圧の可変電圧範囲は、外部基準電圧からＬＳＩ１０に供給される電源電圧までの範囲であるから、例えば、この電圧範囲を２ｎ等分割（上記所定の電圧幅に相当）し、この範囲内の任意のセグメント電源リング昇圧電圧を発生させる制御データを出力電圧設定端子３０から入力する。 Here, since the variable voltage range of the segment power supply ring boost voltage is a range from the external reference voltage to the power supply voltage supplied to the LSI 10, for example, this voltage range is divided into 2n equal parts (corresponding to the predetermined voltage width). Then, control data for generating an arbitrary segment power supply ring boost voltage within this range is input from the output voltage setting terminal 30.

なお、この出力電圧設定端子３０の端子数に関しては、特に制約はないが、端子数を増やすことでその分割総数が増加し、より細かな昇圧電圧幅の設定が可能になる。   Note that the number of terminals of the output voltage setting terminal 30 is not particularly limited, but by increasing the number of terminals, the total number of divisions increases, and a finer boost voltage width can be set.

こうして、電圧降下信号が「Ｌｏｗ」となっている各セグメントに供給する電源電圧を昇圧することができる。ここで、ＡＬＬ＿ＯＫ信号３８がＨｉｇｈならば、全セグメントの電源電圧の電圧降下の不具合が防止できたといえる。一方、ＡＬＬ＿ＯＫ信号３８がＬｏｗならば、全セグメントの内１つ以上のセグメントで、まだ電圧降下が生じていることになる。   In this way, the power supply voltage supplied to each segment whose voltage drop signal is “Low” can be boosted. Here, if the ALL_OK signal 38 is High, it can be said that the problem of the voltage drop of the power supply voltage of all the segments can be prevented. On the other hand, if the ALL_OK signal 38 is Low, a voltage drop still occurs in one or more of all segments.

従って、ＡＬＬ＿ＯＫ信号３８がＬｏｗであれば、全セグメント共通の出力電圧設定端子３０に入力する設定データの値を１ステップ増加するように変更し、上記と同様な動作を行い、再度、全セグメントの電源電圧の電圧降下の不具合が防止できたかどうかをＡＬＬ＿ＯＫ信号３８により判別する。   Therefore, if the ALL_OK signal 38 is Low, the value of the setting data input to the output voltage setting terminal 30 common to all segments is changed so as to increase by one step, the same operation as described above is performed, and all segments are again displayed. It is determined by the ALL_OK signal 38 whether or not the problem of the power supply voltage drop has been prevented.

そして、ＡＬＬ＿ＯＫ信号３８がＨｉｇｈになるまで上記動作を繰り返し、初めてＨｉｇｈとなった場合に全動作を終了させる。   Then, the above operation is repeated until the ALL_OK signal 38 becomes High, and when it becomes High for the first time, all operations are terminated.

なお、このＡＬＬ＿ＯＫ信号３８は、論理積回路により、各セグメントからの全ての電圧降下検出信号の論理積演算を行うことによって生成するようにしても良い。   The ALL_OK signal 38 may be generated by performing an AND operation on all voltage drop detection signals from each segment by an AND circuit.

以上説明したように、従来のテストパターンによる期待値照合を行うことなく、ＬＳＩ１０の電源電圧の電圧降下による回路動作の不具合を防止することが可能になる。   As described above, it is possible to prevent a malfunction in the circuit operation due to a voltage drop of the power supply voltage of the LSI 10 without performing expected value collation by a conventional test pattern.

また、ＬＳＩ１０を複数のセグメントに分けることで、電源電圧の電圧降下による不具合を防止することができない領域が生じないようにすることができ、再度のマスク修正を行うことを防止し、製品設計の短ＴＡＴ化を達成することができる。   In addition, by dividing the LSI 10 into a plurality of segments, it is possible to prevent a region in which a failure due to a voltage drop of the power supply voltage cannot be prevented, prevent a mask from being corrected again, and prevent product design. Short TAT can be achieved.

尚、本発明の半導体集積回路は、上記した実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。   Note that the semiconductor integrated circuit of the present invention is not limited to the above-described embodiment, and it is needless to say that various modifications can be made without departing from the gist of the present invention.

本発明の実施形態に係る半導体集積回路の構成を示すレイアウト図である。1 is a layout diagram illustrating a configuration of a semiconductor integrated circuit according to an embodiment of the present invention. コンパレータを用いた電圧降下検出回路２０の具体的な回路構成例を示す図である。It is a figure which shows the specific circuit structural example of the voltage drop detection circuit 20 using a comparator. 電圧降下検出回路からの入力信号と出力信号の関係を示す図である。It is a figure which shows the relationship between the input signal from a voltage drop detection circuit, and an output signal. 電圧降下の影響によるＬＳＩの不具合を防止する従来の回路構成例を示す図である。It is a figure which shows the example of the conventional circuit structure which prevents the malfunction of LSI by the influence of a voltage drop.

符号の説明Explanation of symbols

１０、５８ ＬＳＩ
２０、５０ 電圧降下検出回路
２１、５４ 電圧レギュレート回路
２２ セグメント電源リング
２３ 回路電圧降下観測ポイント端子
２４ 電源メッシュ
２５、２５ａ ビア
２６ セグメントナンバ
２７ 電圧降下発生検出信号
２８ 外部基準電圧
２９ 外部端子
３０ 出力電圧設定端子
３１ セグメント電源リング昇圧電圧
３５ コンパレータ
３６ 電圧降下発生検出信号群
３７ セグメント電源リング昇圧電圧群
３８ ＡＬＬ＿ＯＫ信号
５１ 外部データ（テストパターン）入力端子
５２ テストクロック入力端子
５３ 検出結果モニタ出力端子
５５ 電圧レギュレート回路制御端子
５６ レギュレート電圧
５７ 電源パターン 10, 58 LSI
20, 50 Voltage drop detection circuit 21, 54 Voltage regulation circuit 22 Segment power supply ring 23 Circuit voltage drop observation point terminal 24 Power supply mesh 25, 25a Via 26 Segment number 27 Voltage drop occurrence detection signal 28 External reference voltage 29 External terminal 30 Output Voltage setting terminal 31 Segment power supply ring boost voltage 35 Comparator 36 Voltage drop occurrence detection signal group 37 Segment power supply ring boost voltage group 38 ALL_OK signal 51 External data (test pattern) input terminal 52 Test clock input terminal 53 Detection result monitor output terminal 55 Voltage Regulating circuit control terminal 56 Regulating voltage 57 Power supply pattern

Claims (3)

半導体集積回路内を複数個の区画に分割し、その各々の区画内に設け、該区画内の観測点における電源電圧と外部より入力する基準電圧値とを比較することによって、回路動作時に発生する電圧降下を検出する電圧降下検出回路と、
全ての前記区画に設けられた前記電圧降下検出回路から出力される電圧降下検出結果を入力し、前記区画毎に独立して前記電圧降下が検出されたか否かを判定し、電圧降下が検出された区画に対して、所定の電源電圧を供給するようにした電圧レギュレート回路と、
を備え、
前記電圧レギュレート回路は、前記区画毎に前記所定の電源電圧を供給した後、全ての前記区画において前記電圧降下が発生していないことを示す信号を出力するまで繰り返し前記電源電圧を段階的に上昇させて供給し、電圧降下が解消されるようにしたことを特徴とする半導体集積回路。 Generated during circuit operation by dividing the semiconductor integrated circuit into a plurality of sections, provided in each section, and comparing a power supply voltage at an observation point in the section with a reference voltage value input from the outside. A voltage drop detection circuit for detecting a voltage drop;
A voltage drop detection result output from the voltage drop detection circuit provided in all the sections is input, and it is determined whether or not the voltage drop is detected independently for each section, and the voltage drop is detected. A voltage regulating circuit configured to supply a predetermined power supply voltage to the divided sections;
With
After the voltage regulation circuit supplies the predetermined power supply voltage for each partition, the voltage regulation circuit repeatedly repeats the power supply voltage step by step until a signal indicating that the voltage drop has not occurred in all the partitions is output. A semiconductor integrated circuit characterized in that the voltage drop is eliminated by increasing the voltage. 前記信号は、全ての前記区画に設けられた前記電圧降下検出回路から出力される電圧降下検出結果に対して論理積演算を施すことにより生成したことを特徴とする請求項１に記載の半導体集積回路。   2. The semiconductor integrated circuit according to claim 1, wherein the signal is generated by performing an AND operation on a voltage drop detection result output from the voltage drop detection circuit provided in all the sections. circuit. 前記区画の周囲に設け、前記電圧レギュレート回路より与えられた前記電源電圧を該区画内の回路に一様に供給するセグメント電源リングを備えたことを特徴とする請求項１又は請求項２に記載の半導体集積回路。   3. A segment power supply ring provided around the partition and for uniformly supplying the power supply voltage supplied from the voltage regulation circuit to the circuits in the partition. The semiconductor integrated circuit as described.
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