JP2009071061A - Semiconductor apparatus - Google Patents

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英俊 藤本
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor apparatus in which normally-off operation can be obtained. <P>SOLUTION: The semiconductor apparatus includes a first nitride semiconductor layer, a second nitride semiconductor layer which is provided on the first nitride semiconductor layer and has a larger band gap than the first nitride semiconductor layer, a source electrode provided on the second nitride semiconductor layer, a drain electrode provided on the second nitride semiconductor layer, an insulating layer provided between the source electrode and the drain electrode on the surface of the second nitride semiconductor layer, a p-type third nitride semiconductor layer provided on the insulating layer, and a gate electrode provided on the third nitride semiconductor layer. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、窒化物半導体を用いた絶縁ゲート型の半導体装置に関する。   The present invention relates to an insulated gate semiconductor device using a nitride semiconductor.

窒化ガリウム（ＧａＮ）系半導体は、エネルギーバンドギャップが３ｅＶ以上と高いことから青色など短波長のＬＥＤ（Light Emitting Diode）やＬＤ（Laser Diode）などの光デバイスへの適用を中心に開発が進められてきた。しかし、ここ数年、ＬＥＤやＬＤは製品化フェーズに移行し、研究開発の中心はむしろ破壊電圧が高いという特性を活かしたパワーエレクトロニクス用途の電子デバイスへと移りつつある。   Gallium nitride (GaN) -based semiconductors have a high energy band gap of 3 eV or more, and are being developed mainly for application to light devices such as blue (LEDs) and short-wavelength LEDs (Light Emitting Diodes) and LDs (Laser Diodes). I came. However, in recent years, LEDs and LDs have shifted to the commercialization phase, and the focus of research and development is shifting to electronic devices for power electronics applications that take advantage of the high breakdown voltage.

このような電子デバイスの一つが、ヘテロ接合を用いた電界効果トランジスタＦＥＴ（Field Effect Transistor）である。一般的には、ＡｌＧａＮ層を電子供給層（バリア層）とし、ＧａＮ層をチャネル層としたヘテロ接合がよく用いられている。このような構造は、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）や、ヘテロ接合電界効果トランジスタ（ＨＦＥＴ：Heterojunction FET）と呼ばれており、高周波動作且つ高耐圧を必要とする領域に用いられる。   One such electronic device is a field effect transistor (FET) using a heterojunction. In general, a heterojunction in which an AlGaN layer is an electron supply layer (barrier layer) and a GaN layer is a channel layer is often used. Such a structure is called a high electron mobility transistor (HEMT) or a heterojunction field effect transistor (HFET) and is used in a region requiring high frequency operation and high breakdown voltage. It is done.

このようなＧａＮ系ＦＥＴ構造の一つの課題は、ノーマリーオフ型素子を作製するのが困難なことである。また、単純にノーマリーオフ型にすることだけを目的として作製すると、この材料系の特徴である通電時の抵抗（オン抵抗）の低減性と相反するものとなる。すなわち、ノーマリーオフ型素子を作るためにはキャリアを抑制しなければ実現できないが、これは素子のオン抵抗を高めることになる。   One problem with such a GaN-based FET structure is that it is difficult to produce a normally-off type device. Further, if it is produced simply for the purpose of being normally-off type, it is contrary to the reduction in resistance (on-resistance) during energization, which is a feature of this material system. That is, in order to make a normally-off type device, it cannot be realized without suppressing carriers, but this increases the on-resistance of the device.

したがって、ノーマリーオフ動作が、低オン抵抗を損なうことなく実現されなければならない。そのためには、制御可能なゲート部のみで電流の遮断を行い、その他のソース−ゲート間のチャネルおよびゲート−ドレイン間のチャネルでは低抵抗性を確保しなければならない。   Therefore, normally-off operation must be realized without impairing the low on-resistance. For that purpose, it is necessary to cut off the current only at the controllable gate portion, and to ensure low resistance in the other source-gate channel and the gate-drain channel.

ソース領域およびドレイン領域にコンタクト層を再成長することにより実質的にゲート下のバリア層厚を薄くすることでノーマリーオフ化を図る技術がある（例えば特許文献１）。また、ゲート下にｐ型キャリアを注入することでノーマリーオフ化を図る技術がある（例えば特許文献２）。
特開２００６−２２８８９１号公報 特開２００６−３３９５６１号公報 There is a technique for achieving a normally-off by substantially reducing the thickness of a barrier layer under a gate by re-growing a contact layer in a source region and a drain region (for example, Patent Document 1). In addition, there is a technique for achieving normally-off by injecting p-type carriers under the gate (for example, Patent Document 2).
JP 2006-228891 A JP 2006-339561 A

本発明は、ノーマリーオフ動作を実現可能な半導体装置を提供する。   The present invention provides a semiconductor device capable of realizing a normally-off operation.

本発明の一態様によれば、第１の窒化物半導体層と、前記第１の窒化物半導体層の上に設けられ、前記第１の窒化物半導体層よりもバンドギャップが大きい第２の窒化物半導体層と、前記第２の窒化物半導体層の上に設けられたソース電極と、前記第２の窒化物半導体層の上に設けられたドレイン電極と、前記第２の窒化物半導体層の表面上における前記ソース電極と前記ドレイン電極との間に設けられた絶縁層と、前記絶縁層の上に設けられたｐ型の第３の窒化物半導体層と、前記第３の窒化物半導体層の上に設けられたゲート電極と、を備えたことを特徴とする半導体装置が提供される。   According to one aspect of the present invention, a first nitride semiconductor layer and a second nitride provided on the first nitride semiconductor layer and having a band gap larger than that of the first nitride semiconductor layer. An oxide semiconductor layer, a source electrode provided on the second nitride semiconductor layer, a drain electrode provided on the second nitride semiconductor layer, and a second nitride semiconductor layer An insulating layer provided between the source electrode and the drain electrode on the surface, a p-type third nitride semiconductor layer provided on the insulating layer, and the third nitride semiconductor layer And a gate electrode provided on the semiconductor device.

本発明によれば、ノーマリーオフ動作を実現可能な半導体装置が提供される。   According to the present invention, a semiconductor device capable of realizing a normally-off operation is provided.

ソース領域およびドレイン領域にコンタクト層を再成長することにより実質的にゲート下のバリア層厚を薄くすることでノーマリーオフ化を図る場合には、再成長という工程が入るため、成長層を一度炉から取り出さなければならず、再成長界面の酸化などによる特性劣化が生じる可能性がある。また、必要な低抵抗を得る程度の厚さをバリア層に与えた後、ゲート下部分のみエッチング除去してノーマリーオフ化を図るリセスゲート構造とする場合には、エッチングの制御性の問題や、エッチング時に電子供給層表面が損傷を受ける問題などがある。   When the contact layer is regrowth in the source region and the drain region and the barrier layer thickness under the gate is substantially reduced to achieve normally-off, a regrowth step is included. It must be taken out of the furnace, and there is a possibility that characteristic deterioration will occur due to oxidation of the regrowth interface. In addition, after providing the barrier layer with a thickness sufficient to obtain the necessary low resistance, when the recess gate structure is intended to be removed normally by etching away only the portion under the gate, problems of etching controllability, There is a problem that the surface of the electron supply layer is damaged during etching.

また、ゲート下にｐ型キャリア（正孔）を注入することでノーマリーオフ化を図る場合には、二次元電子ガスとは導電型の相反するキャリア（正孔）がチャネル層に注入されることで全体的な移動度が低下し抵抗が上昇することが懸念される。
あるいは、ゲートをオンすることによって、ｐ型層へのキャリア（電子）の逆注入が生じ、特にｐ型層とゲート電極との間に絶縁層がある場合にはｐ型層にキャリアの蓄積が起こり、破壊耐圧が低下することも懸念される。 In addition, when normally-off is achieved by injecting p-type carriers (holes) under the gate, carriers (holes) having a conductivity type opposite to that of the two-dimensional electron gas are injected into the channel layer. As a result, there is a concern that the overall mobility decreases and the resistance increases.
Alternatively, by turning on the gate, reverse injection of carriers (electrons) into the p-type layer occurs. In particular, when there is an insulating layer between the p-type layer and the gate electrode, carriers accumulate in the p-type layer. There is also concern that the breakdown voltage will decrease.

本発明者がシミュレーションを行って検討した結果、ＡｌＧａＮ層（バリア層）とＧａＮ層（チャネル層）とのヘテロ接合構造を有するＨＥＭＴにおいてｐ型層をゲート電極の下に設けて、ゲート電極下の伝導帯のエネルギーを持ち上げるだけでは二次元電子ガス領域は空乏化しないことが確認された。これは、ＧａＮ系材料による二次元電子ガスの形成が、他の材料系、例えばＳｉやＧａＡｓなどの系で構成されたＦＥＴのような不純物によるものだけではなく、電子供給層（ＡｌＧａＮ層）における分極によって発生したキャリアの影響もあるためである。   As a result of the simulation conducted by the present inventors, a p-type layer is provided under the gate electrode in a HEMT having a heterojunction structure of an AlGaN layer (barrier layer) and a GaN layer (channel layer). It was confirmed that the two-dimensional electron gas region was not depleted only by raising the energy of the conduction band. This is because the formation of the two-dimensional electron gas by the GaN-based material is not only due to impurities such as FETs composed of other material systems such as Si and GaAs, but also in the electron supply layer (AlGaN layer) This is because there is an influence of carriers generated by polarization.

ＡｌＧａＮ層に分極が生じる原因の一つとして、バリア層であるＡｌＧａＮ層と、チャネル層であるＧａＮ層との格子定数差によるＡｌＧａＮ層の歪みがある。この格子定数差による歪みを打ち消すためには、チャネル層と同じＧａＮ層（歪打消し層）を電子供給層（ＡｌＧａＮ層）上に形成することが考えられるが、そのＡｌＧａＮ層上のＧａＮ層はチャネル層と同程度の層厚がないとＡｌＧａＮ層の歪みは相殺されない。チャネル層として形成されるＧａＮ層は一般的に数μｍの厚さを有しているが、これと同程度の厚さのＧａＮ層をゲート電極部に設けることはゲートのＯＮ／ＯＦＦに大きな電圧が必要となるため非現実的である。また、ＡｌＧａＮ層自身の分極により発生したキャリア分は上記の歪打消し層の効果では相殺されず、さらに、ゲート絶縁型構造の場合には絶縁層からＡｌＧａＮ層に加えられた歪により発生したキャリア分は相殺されない。   One cause of polarization in the AlGaN layer is distortion of the AlGaN layer due to a difference in lattice constant between the AlGaN layer as a barrier layer and the GaN layer as a channel layer. In order to cancel the strain due to the difference in lattice constant, it is conceivable to form the same GaN layer (strain canceling layer) as the channel layer on the electron supply layer (AlGaN layer), but the GaN layer on the AlGaN layer is If the layer thickness is not the same as that of the channel layer, the strain of the AlGaN layer is not canceled out. A GaN layer formed as a channel layer generally has a thickness of several μm. However, providing a GaN layer having a thickness similar to this thickness on the gate electrode portion can cause a large voltage when the gate is turned ON / OFF. Is unrealistic. Further, the amount of carriers generated by the polarization of the AlGaN layer itself is not offset by the effect of the strain canceling layer, and in the case of a gate insulation type structure, carriers generated by strain applied from the insulating layer to the AlGaN layer Minutes are not offset.

そこで、本発明実施形態では、ゲート電極の下にｐ型窒化物半導体層を設けることで、ゲート電極下のみ伝導帯のエネルギーを持ち上げるとともに、そのｐ型窒化物半導体層が、電子供給層におけるゲート電極の下の部分に生じる分極（電荷）を打ち消す歪みを電子供給層に与えるようにしている。   Therefore, in the embodiment of the present invention, by providing a p-type nitride semiconductor layer under the gate electrode, the energy of the conduction band is raised only under the gate electrode, and the p-type nitride semiconductor layer becomes a gate in the electron supply layer. A strain that cancels polarization (charge) generated in the lower portion of the electrode is applied to the electron supply layer.

しかし、ｐ型窒化物半導体層を単に電子供給層に接して設けた場合、特に高電圧をかけるパワーエレクトロニクス用途においてはｐ型窒化物半導体層からチャネル層に正孔が注入され、オン抵抗の上昇、動作不安定、動作周波数の低下などが発生することが懸念される。あるいはゲートオン時のキャリアの逆注入も懸念される。これらのことを抑制するためには、ｐ型窒化物半導体層とチャネル層との間を電気的に絶縁分離する必要がある。   However, when the p-type nitride semiconductor layer is provided simply in contact with the electron supply layer, holes are injected from the p-type nitride semiconductor layer into the channel layer, particularly in power electronics applications where a high voltage is applied, and the on-resistance increases. There is a concern that operation instability, a decrease in operating frequency, and the like may occur. There is also concern about reverse injection of carriers when the gate is turned on. In order to suppress these, it is necessary to electrically insulate and separate the p-type nitride semiconductor layer and the channel layer.

以下、図面を参照し、本発明の実施形態について具体的に説明する。本実施形態では、半導体装置としてＧａＮ系ＨＥＭＴ（High Electron Mobility Transistor）を一例に挙げて説明する。   Hereinafter, embodiments of the present invention will be specifically described with reference to the drawings. In the present embodiment, a GaN HEMT (High Electron Mobility Transistor) will be described as an example of a semiconductor device.

図１は、本発明の実施形態に係る半導体装置の模式断面図である。   FIG. 1 is a schematic cross-sectional view of a semiconductor device according to an embodiment of the present invention.

基板１の主面上に、バッファ層２を介して、第１の窒化物半導体層としてのチャネル層３と、第２の窒化物半導体層としての電子供給層（バリア層）４とのヘテロ接合構造が設けられている。基板１及びバッファ層２としては、ＧａＮ系窒化物半導体のエピタキシャル成長に適した材料が用いられる。チャネル層３は、例えばアンドープ（意図的に不純物が導入されていない）ＧａＮ層である。電子供給層４は、チャネル層３よりもバンドギャップが大きい、例えばアンドープもしくはｎ型のＡｌＧａＮ層である。   A heterojunction between a channel layer 3 as a first nitride semiconductor layer and an electron supply layer (barrier layer) 4 as a second nitride semiconductor layer on the main surface of the substrate 1 via a buffer layer 2 A structure is provided. As the substrate 1 and the buffer layer 2, a material suitable for epitaxial growth of a GaN-based nitride semiconductor is used. The channel layer 3 is, for example, an undoped (intentionally doped impurity) GaN layer. The electron supply layer 4 is, for example, an undoped or n-type AlGaN layer having a band gap larger than that of the channel layer 3.

電子供給層４の表面上には、ソース電極７とドレイン電極８とが互いに離間して設けられている。ソース電極７及びドレイン電極８は、電子供給層４の表面にオーミック接触している。   On the surface of the electron supply layer 4, the source electrode 7 and the drain electrode 8 are provided so as to be separated from each other. The source electrode 7 and the drain electrode 8 are in ohmic contact with the surface of the electron supply layer 4.

電子供給層４の表面上におけるソース電極７とドレイン電極８との間の部分には絶縁層５が設けられている。絶縁層５は例えばＡｌＮ層である。絶縁層５の上には、第３の窒化物半導体層としてｐ型窒化物半導体層６が設けられている。ｐ型窒化物半導体層６は例えばｐ型ＧａＮ層である。ｐ型窒化物半導体層６の上には、ゲート電極９が設けられている。   An insulating layer 5 is provided on the surface of the electron supply layer 4 between the source electrode 7 and the drain electrode 8. The insulating layer 5 is an AlN layer, for example. On the insulating layer 5, a p-type nitride semiconductor layer 6 is provided as a third nitride semiconductor layer. The p-type nitride semiconductor layer 6 is, for example, a p-type GaN layer. A gate electrode 9 is provided on the p-type nitride semiconductor layer 6.

チャネル層３としてＧａＮ層を、電子供給層４としてＡｌＧａＮ層を用いたこれらのヘテロ接合構造において、ＡｌＧａＮ層の方がＧａＮ層よりも格子定数が小さいことからＡｌＧａＮ層に歪みが生じる。また、ＡｌＧａＮ層には絶縁層５によっても歪みが加えられる。これら歪みにより生じる分極およびＡｌＧａＮ層自身の分極によって、ＧａＮ層におけるＡｌＧａＮ層との界面付近に二次元電子ガスが蓄積される。ゲート電極９に印加するゲート電圧を制御することで、その下の電子供給層４とチャネル層３とのヘテロ接合界面における二次元電子ガス濃度が増減し、ソース電極７とドレイン電極８間に流れる主電流を制御できる。   In these heterojunction structures using a GaN layer as the channel layer 3 and an AlGaN layer as the electron supply layer 4, the AlGaN layer has a smaller lattice constant than the GaN layer, so that the AlGaN layer is distorted. The AlGaN layer is also strained by the insulating layer 5. Due to the polarization caused by these strains and the polarization of the AlGaN layer itself, a two-dimensional electron gas is accumulated in the vicinity of the interface of the GaN layer with the AlGaN layer. By controlling the gate voltage applied to the gate electrode 9, the two-dimensional electron gas concentration at the heterojunction interface between the electron supply layer 4 and the channel layer 3 thereunder increases or decreases and flows between the source electrode 7 and the drain electrode 8. The main current can be controlled.

本実施形態では、ゲート電極９の下にｐ型窒化物半導体層６を設けたので、ゲート電極９の下の伝導帯のエネルギーを持ち上げ、ゲート電圧が０Ｖのときのゲート電極９下の二次元電子ガスを抑制することができる。   In this embodiment, since the p-type nitride semiconductor layer 6 is provided under the gate electrode 9, the energy of the conduction band under the gate electrode 9 is raised, and the two-dimensional structure under the gate electrode 9 when the gate voltage is 0V. Electron gas can be suppressed.

さらに、ｐ型窒化物半導体層６としてｐ型ＧａＮ層を用いることで、このｐ型ＧａＮ層は、電子供給層４におけるゲート電極９の下の部分に生じる分極（電荷）を打ち消す歪みを電子供給層４に与え、これにより電子供給層４に生じる歪みにより誘起される二次元電子ガスを抑制することができる。   Further, by using a p-type GaN layer as the p-type nitride semiconductor layer 6, this p-type GaN layer supplies an electron with a strain that cancels polarization (charge) generated in a portion under the gate electrode 9 in the electron supply layer 4. It is possible to suppress the two-dimensional electron gas that is applied to the layer 4 and is thereby induced by the strain generated in the electron supply layer 4.

これらの相乗作用により、ゲート電圧が０Ｖのときにゲート電極９下の二次元電子ガスをなくして、ドレイン電極８とソース電極７との間に電流が流れないノーマリオフを実現することができる。しかも、ｐ型窒化物半導体層６と電子供給層４との間には絶縁層５が設けられているため、ｐ型窒化物半導体層６からチャネル層３への正孔の注入は起こらず、チャネルにおける移動度の低下によるオン抵抗の上昇、動作不安定、動作周波数の低下などを防ぐことができる。   By these synergistic effects, it is possible to eliminate the two-dimensional electron gas under the gate electrode 9 when the gate voltage is 0 V, and realize a normally-off in which no current flows between the drain electrode 8 and the source electrode 7. Moreover, since the insulating layer 5 is provided between the p-type nitride semiconductor layer 6 and the electron supply layer 4, no injection of holes from the p-type nitride semiconductor layer 6 to the channel layer 3 occurs. It is possible to prevent an increase in on-resistance due to a decrease in mobility in the channel, an unstable operation, and a decrease in operating frequency.

ソース電極７の下およびドレイン電極８の下には、絶縁層５とｐ型窒化物半導体層６は設けられていないため、ソース電極７とゲート電極９との間における電子供給層４とチャネル層３との界面およびゲート電極９とドレイン電極８との間における電子供給層４とチャネル層３との界面には二次元電子ガスが蓄積し、オン抵抗の増大をまねかない。   Since the insulating layer 5 and the p-type nitride semiconductor layer 6 are not provided under the source electrode 7 and the drain electrode 8, the electron supply layer 4 and the channel layer between the source electrode 7 and the gate electrode 9 are provided. 3, and the interface between the electron supply layer 4 and the channel layer 3 between the gate electrode 9 and the drain electrode 8, two-dimensional electron gas accumulates, and does not increase the on-resistance.

前述したように、ｐ型窒化物半導体層６は、電子供給層４におけるゲート電極９の下の部分に生じる分極（電荷）を打ち消す歪みを電子供給層４に与えて、電子供給層４に生じる歪みにより誘起される二次元電子ガスを抑制する。この効果を確実に得るためには、ｐ型窒化物半導体層６の厚さは、絶縁層５の厚さと電子供給層４の厚さとの和以上とすることが望ましい。また、ｐ型窒化物半導体層６はゲート電極９の下に設けられるため、ｐ型窒化物半導体層６があまり厚くなると、ゲート電圧による二次元電子ガスの制御性が損なわれることが懸念され、この観点から、ｐ型窒化物半導体層６は２００ｎｍ以下の厚さとするのが望ましい。   As described above, the p-type nitride semiconductor layer 6 gives strain to the electron supply layer 4 to cancel polarization (charge) generated in a portion of the electron supply layer 4 below the gate electrode 9, and is generated in the electron supply layer 4. Suppresses the two-dimensional electron gas induced by strain. In order to reliably obtain this effect, it is desirable that the thickness of the p-type nitride semiconductor layer 6 be equal to or greater than the sum of the thickness of the insulating layer 5 and the thickness of the electron supply layer 4. Further, since the p-type nitride semiconductor layer 6 is provided under the gate electrode 9, there is a concern that if the p-type nitride semiconductor layer 6 becomes too thick, the controllability of the two-dimensional electron gas by the gate voltage is impaired. From this viewpoint, it is desirable that the p-type nitride semiconductor layer 6 has a thickness of 200 nm or less.

チャネル層３の厚さは３〜５μｍである。また、本発明者が検討した結果、絶縁層５の厚さと電子供給層４の厚さとの和を６０ｎｍより大きくしてもそれ以上の二次元電子ガスの増加は望めないとの知見を得た。したがって、絶縁層５の厚さと電子供給層４の厚さとの和は６０ｎｍ以下にすることが望ましい。そのうち電子供給層４の厚さは２０〜３０ｎｍである。   The thickness of the channel layer 3 is 3 to 5 μm. Further, as a result of examination by the present inventors, it has been found that even if the sum of the thickness of the insulating layer 5 and the thickness of the electron supply layer 4 is larger than 60 nm, no further increase in two-dimensional electron gas can be expected. . Therefore, the sum of the thickness of the insulating layer 5 and the thickness of the electron supply layer 4 is desirably 60 nm or less. Among them, the thickness of the electron supply layer 4 is 20 to 30 nm.

次に、図２を参照して、本発明の実施形態に係る半導体装置の製造方法について説明する。   Next, with reference to FIG. 2, the manufacturing method of the semiconductor device which concerns on embodiment of this invention is demonstrated.

まず、有機金属気相成長（ＭＯＣＶＤ：metal organic chemical vapor deposition）法、あるいは分子線エピタキシー（ＭＢＥ：molecular beam epitaxy）法などによって、基板１の主面上に、バッファ層２、チャネル層３、電子供給層４、絶縁層５およびｐ型窒化物半導体層６を順次形成し、図２（ａ）に示す積層構造を得る。   First, a buffer layer 2, a channel layer 3, an electron are formed on the main surface of the substrate 1 by a metal organic chemical vapor deposition (MOCVD) method or a molecular beam epitaxy (MBE) method. The supply layer 4, the insulating layer 5, and the p-type nitride semiconductor layer 6 are sequentially formed to obtain a stacked structure shown in FIG.

次に、図２（ｂ）に示すように、フォトリソグラフィーおよび気相エッチング法により、ｐ型窒化物半導体層６を選択的に除去する。絶縁層５上に残されたｐ型窒化物半導体層６の寸法がゲート長やゲート幅を決定する。   Next, as shown in FIG. 2B, the p-type nitride semiconductor layer 6 is selectively removed by photolithography and vapor phase etching. The dimensions of the p-type nitride semiconductor layer 6 left on the insulating layer 5 determine the gate length and gate width.

次に、図２（ｃ）に示すように、フォトリソグラフィーおよび気相エッチング法により、ソース電極及びドレイン電極を形成する部分の絶縁層５を選択的に除去する。なお、絶縁層５の材質によっては、ウェットエッチング法を用いることもできる。   Next, as shown in FIG. 2C, the insulating layer 5 in the portion where the source electrode and the drain electrode are formed is selectively removed by photolithography and vapor phase etching. A wet etching method can be used depending on the material of the insulating layer 5.

次に、図１に示すように、絶縁層５が除去されて露出した電子供給層４の表面上にソース電極７とドレイン電極８を形成し、さらにｐ型窒化物半導体層６の上にゲート電極９を形成する。この後、表面保護のためのパッシベーション膜形成工程や配線工程などを経ることで最終的な製品となり得る。   Next, as shown in FIG. 1, a source electrode 7 and a drain electrode 8 are formed on the surface of the electron supply layer 4 exposed by removing the insulating layer 5, and a gate is formed on the p-type nitride semiconductor layer 6. Electrode 9 is formed. Thereafter, a final product can be obtained through a passivation film forming process and a wiring process for protecting the surface.

電子供給層４としてのＡｌＧａＮ層とチャネル層３としてのＧａＮ層とのヘテロ接合構造を用いた場合に、絶縁層５としてＡｌＮ層を用いれば、上記図２（ａ）のエピタキシャル成長工程において、成長炉から出さずに連続成長できるため、ゲート直下の電子供給層（ＡｌＧａＮ層）４表面の酸化を抑制することができ、ドレイン電流の低下現象（電流コラプス）を抑制することが可能である。   When a heterojunction structure of an AlGaN layer as the electron supply layer 4 and a GaN layer as the channel layer 3 is used, if an AlN layer is used as the insulating layer 5, a growth reactor is formed in the epitaxial growth step of FIG. Therefore, oxidation of the surface of the electron supply layer (AlGaN layer) 4 immediately below the gate can be suppressed, and a drain current reduction phenomenon (current collapse) can be suppressed.

その他、絶縁層５としてはＡｌ２Ｏ３層を用いることも可能である。絶縁層５としてＡｌ２Ｏ３層を用いた場合、その結晶構造がＧａＮと近いことから、上に形成するｐ型窒化物半導体層６としてのｐ型ＧａＮ層を品質よく成長することが可能である。また、Ａｌ２Ｏ３は酸化物であることから成長炉から取り出した後に酸化物を取り込んでしまうことができ、表面の劣化を抑制することもできる。 In addition, as the insulating layer 5, an Al 2 O 3 layer can be used. When an Al 2 O 3 layer is used as the insulating layer 5, the crystal structure is close to that of GaN. Therefore, it is possible to grow a p-type GaN layer as the p-type nitride semiconductor layer 6 formed thereon with high quality. is there. Further, since Al 2 O 3 is an oxide, the oxide can be taken in after being taken out from the growth furnace, and surface degradation can be suppressed.

また、絶縁層５としてＳｉＮ層を用いることも可能である。この場合には、低温で安易に形成することができ、またウェットエッチングも可能であるため、プロセスが容易に行える利点がある。   It is also possible to use a SiN layer as the insulating layer 5. In this case, since it can be easily formed at a low temperature and wet etching is possible, there is an advantage that the process can be easily performed.

チャネル層３としてＧａＮ層、電子供給層４としてＡｌＧａＮ層、絶縁層５としてＡｌＮ層を用いた場合に、ｐ型窒化物半導体層６としてｐ型ＧａＮ層を用いれば、これら積層構造の形成が同一成長炉内で容易に行える。ＧａＮ系半導体に導入するｐ型不純物としてはマグネシウム（Ｍｇ）が一般的であり、ｐ型窒化物半導体層６による前述した効果を得るためには例えば１×１０１７／ｃｍ３以上のキャリア濃度があれば十分である。 When a GaN layer is used as the channel layer 3, an AlGaN layer is used as the electron supply layer 4, and an AlN layer is used as the insulating layer 5, if a p-type GaN layer is used as the p-type nitride semiconductor layer 6, the formation of these stacked structures is the same. It can be done easily in the growth furnace. As a p-type impurity to be introduced into the GaN-based semiconductor, magnesium (Mg) is generally used. In order to obtain the above-described effect by the p-type nitride semiconductor layer 6, for example, a carrier concentration of 1 × 10 17 / cm 3 or more is required. If there is enough.

ｐ型窒化物半導体層６としては、ｐ型ＩｎＧａＮ層を用いることもできる。ｐ型窒化物半導体層６としてｐ型ＩｎＧａＮ層を用いた場合には、ｐ型キャリア（正孔）の活性化率を高めることができる。また、ｐ型ＩｎＧａＮ層は、ｐ型ＧａＮ層に比べ、電子供給層（ＡｌＧａＮ層）４に生じる分極（電荷）を打ち消す効果が高い。また、ＩｎＧａＮ層は窒素雰囲気中で低い温度で成長することになるので、素子への熱的な悪影響を抑制することができる。   As the p-type nitride semiconductor layer 6, a p-type InGaN layer can also be used. When a p-type InGaN layer is used as the p-type nitride semiconductor layer 6, the activation rate of p-type carriers (holes) can be increased. Further, the p-type InGaN layer has a higher effect of canceling polarization (charge) generated in the electron supply layer (AlGaN layer) 4 than the p-type GaN layer. In addition, since the InGaN layer grows at a low temperature in a nitrogen atmosphere, it is possible to suppress a thermal adverse effect on the device.

ｐ型窒化物半導体層６としては、単層のみでなく積層構造を用いることも可能である。特に、ｐ型窒化物半導体層６の下の絶縁層５としてＡｌＮ層を用いた場合には、ＡｌＮ／ＩｎＧａＮの接合は最適な成長温度が異なることからＡｌＮ層とＩｎＧａＮ層との間にバッファ層として、例えばＧａＮ層を数ｎｍ程度挿入することで成長結晶の品質向上を高めることができる。   As the p-type nitride semiconductor layer 6, not only a single layer but also a laminated structure can be used. In particular, when an AlN layer is used as the insulating layer 5 under the p-type nitride semiconductor layer 6, the AlN / InGaN junction has an optimum growth temperature, so that the buffer layer is between the AlN layer and the InGaN layer. For example, the quality of the grown crystal can be improved by inserting a GaN layer of about several nm.

ｐ型窒化物半導体層６としてｐ型ＩｎＧａＮ層を用いた場合には、チャネル層３としてＧａＮ層を用いることに限らず、ｐ型ＩｎＧａＮ層よりも低Ｉｎ組成比のＩｎＧａＮ層をチャネル層３として用いることも可能である。これは、チャネル層３とｐ型窒化物半導体層６（ｐ型ＩｎＧａＮ層）とが電子供給層４に加える歪の大小関係を考えると説明することができる。
すなわち、ｐ型窒化物半導体層６とチャネル層３とのうち、Ｉｎ組成比の大きい方の歪の効果が勝つためである。 When a p-type InGaN layer is used as the p-type nitride semiconductor layer 6, the channel layer 3 is not limited to a GaN layer, and an InGaN layer having a lower In composition ratio than the p-type InGaN layer is used as the channel layer 3. It is also possible to use it. This can be explained by considering the magnitude relationship of strain applied to the electron supply layer 4 by the channel layer 3 and the p-type nitride semiconductor layer 6 (p-type InGaN layer).
In other words, this is because the strain effect with the larger In composition ratio of the p-type nitride semiconductor layer 6 and the channel layer 3 wins.

その他に、ｐ型窒化物半導体層６としては、ダイアモンドや多結晶シリコンを用いることができる。ダイアモンドは不純物をドープしなくてもｐ型になりやすく、またバンドギャップエネルギーが大きいため伝導帯の持ち上がり程度が大きく、キャリアの蓄積をより効率よく抑制することができる。また、多結晶シリコンは容易に形成できるので、プロセス上の利点がある。   In addition, as the p-type nitride semiconductor layer 6, diamond or polycrystalline silicon can be used. Diamond is likely to be p-type without being doped with impurities, and since the band gap energy is large, the degree of conduction band lift is large and carrier accumulation can be suppressed more efficiently. Further, since polycrystalline silicon can be easily formed, there is a process advantage.

本発明の実施形態に係る半導体装置の模式断面図。1 is a schematic cross-sectional view of a semiconductor device according to an embodiment of the present invention. 同半導体装置の製造方法を示す模式断面図。FIG. 6 is a schematic cross-sectional view showing the method for manufacturing the same semiconductor device.

符号の説明Explanation of symbols

１…基板、２…バッファ層、３…第１の窒化物半導体層（チャネル層）、４…第２の窒化物半導体層（電子供給層）、５…絶縁層、６…ｐ型窒化物半導体層、７…ソース電極、８…ドレイン電極、９…ゲート電極   DESCRIPTION OF SYMBOLS 1 ... Board | substrate, 2 ... Buffer layer, 3 ... 1st nitride semiconductor layer (channel layer), 4 ... 2nd nitride semiconductor layer (electron supply layer), 5 ... Insulating layer, 6 ... p-type nitride semiconductor Layer, 7 ... Source electrode, 8 ... Drain electrode, 9 ... Gate electrode

Claims (5)

第１の窒化物半導体層と、
前記第１の窒化物半導体層の上に設けられ、前記第１の窒化物半導体層よりもバンドギャップが大きい第２の窒化物半導体層と、
前記第２の窒化物半導体層の上に設けられたソース電極と、
前記第２の窒化物半導体層の上に設けられたドレイン電極と、
前記第２の窒化物半導体層の表面上における前記ソース電極と前記ドレイン電極との間に設けられた絶縁層と、
前記絶縁層の上に設けられたｐ型の第３の窒化物半導体層と、
前記第３の窒化物半導体層の上に設けられたゲート電極と、
を備えたことを特徴とする半導体装置。 A first nitride semiconductor layer;
A second nitride semiconductor layer provided on the first nitride semiconductor layer and having a band gap larger than that of the first nitride semiconductor layer;
A source electrode provided on the second nitride semiconductor layer;
A drain electrode provided on the second nitride semiconductor layer;
An insulating layer provided between the source electrode and the drain electrode on the surface of the second nitride semiconductor layer;
A p-type third nitride semiconductor layer provided on the insulating layer;
A gate electrode provided on the third nitride semiconductor layer;
A semiconductor device comprising: 前記第３の窒化物半導体層は、前記第２の窒化物半導体層における前記ゲート電極の下の部分に生じる分極を打ち消す歪みを前記第２の窒化物半導体層に与えることを特徴とする請求項１記載の半導体装置。   The third nitride semiconductor layer imparts strain to the second nitride semiconductor layer to cancel polarization generated in a portion under the gate electrode in the second nitride semiconductor layer. 1. The semiconductor device according to 1. 前記第３の窒化物半導体層は、ｐ型ＧａＮ層またはｐ型ＩｎＧａＮ層を含むことを特徴とする請求項１または２に記載の半導体装置。   The semiconductor device according to claim 1, wherein the third nitride semiconductor layer includes a p-type GaN layer or a p-type InGaN layer. 前記絶縁層は、ＡｌＮ層を含むことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。   The semiconductor device according to claim 1, wherein the insulating layer includes an AlN layer. 前記第３の窒化物半導体層の厚さは、前記絶縁層の厚さと前記第２の窒化物半導体層の厚さとの和以上であることを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。   5. The thickness of the third nitride semiconductor layer is equal to or greater than a sum of a thickness of the insulating layer and a thickness of the second nitride semiconductor layer. A semiconductor device according to 1.
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