JP2009070249A

JP2009070249A - Data transfer device

Info

Publication number: JP2009070249A
Application number: JP2007239595A
Authority: JP
Inventors: Yoshimichi Kanda; 好道神田
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2007-09-14
Filing date: 2007-09-14
Publication date: 2009-04-02
Anticipated expiration: 2027-09-14
Also published as: JP5168541B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a data transfer device capable of easily accessing a configuration space without installing a BD (Bridge Device) in the data transfer device connected by a PCI (Peripheral Component Interconnect) bus and a PCI-Express bus. <P>SOLUTION: In the data transfer device, a function similar to the BD (Bridge Device) is provided to a register inside the data transfer device. Thus, since the BD becoming a complicated circuit is not loaded outside the data transfer device, an access to the configuration space can easily be gained in a simpler circuit. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、ＰＣＩ（ＰｅｒｉｐｈｅｒａｌＣｏｍｐｏｎｅｎｔＩｎｔｅｒｃｏｎｎｅｃｔ）バス、およびＰＣＩ−Ｅ（ＰｅｒｉｐｈｅｒａｌＣｏｍｐｏｎｅｎｔＩｎｔｅｒｃｏｎｎｅｃｔＥｘｐｒｅｓｓ）バスで接続されたデータ転送装置に関する。 The present invention relates to a data transfer apparatus connected by a PCI (Peripheral Component Interconnect) bus and a PCI-E (Peripheral Component Interconnect Express) bus.

ＰＣＩバスは、インテル社が１９９２年に提唱した３２ビットインターフェースであり、コンピュータ用のアーキテクチャの１つであって、当該ＰＣＩバスによりモデムカードやビデオカードなど種々のデバイスとの接続が可能である。
図９は、ＰＣＩバスを備えた従来のコントローラを示した図である。
コントローラＡＳＩＣ（ＡｐｐｌｉｃａｔｉｏｎＳｐｅｃｉｆｉｃＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔｓ）９００は、ＰＣＩバス９０５を介してＦＣＵ９１０（ＦａｘＣｏｎｔｒｏｌＵｎｉｔ）、およびエンジンＡＳＩＣ９２０と接続されている。
そして、ＰＣＩバス９０５を介して接続されているデバイスは、個々にデータの送信先となるターゲットや、送信元となるマスタを特定することが可能である。
例えば、図９に示す波線９３０のように、コントローラＡＳＩＣ９００を介さず、ＦＣＵ９１０とエンジンＡＳＩＣ９２０との間でデータ転送のやり取りを行うことができる。 The PCI bus is a 32-bit interface advocated by Intel in 1992, and is one of the architectures for computers. The PCI bus can be connected to various devices such as a modem card and a video card.
FIG. 9 shows a conventional controller having a PCI bus.
A controller ASIC (Application Specific Integrated Circuits) 900 is connected to an FCU 910 (Fax Control Unit) and an engine ASIC 920 via a PCI bus 905.
A device connected via the PCI bus 905 can individually specify a target as a data transmission destination and a master as a transmission source.
For example, data transfer can be exchanged between the FCU 910 and the engine ASIC 920 without using the controller ASIC 900, as indicated by a broken line 930 shown in FIG.

そして近年では、３次元グラフィックスや動画などの大容量データを、高画質かつ高速に転送するため、次世代のバスとして「ＰＣＩ−Ｅｘｐｒｅｓｓ」が規格化された。
このＰＣＩ−Ｅバスでは、複数のレーン（伝送路）を束ねることによってシリアル信号で高速なデータ転送が可能であり、片方向で２．５Ｇｂｐｓ、双方向で５．０Ｇｂｐｓの全二重通信を行うことができる。
図１０は、ＰＣＩバス、およびＰＣＩ−Ｅバスを備えた従来のコントローラを示した図である。
コントローラＡＳＩＣ１０００は、ＢＤ（ＢｒｉｄｇｅＤｅｖｉｃｅ）１０５０と接続され、このＢＤ１０５０はＰＣＩ−Ｅバス１０１０、およびＰＣＩバス１００５が接続され、該ＰＣＩ−Ｅバス１０１０を介して、エンジンＡＳＩＣ１０２０が接続される。
このように、ＰＣＩ−Ｅバス１０１０を介して接続されることによって、エンジンＡＳＩＣ１０２０からの画像データを高画質、かつ高速で送受信することができる（例えば、下記特許文献参考）。
特開２００１−５７７２公報特開２００２−３１８７７９公報 In recent years, “PCI-Express” has been standardized as a next-generation bus in order to transfer high-capacity data such as three-dimensional graphics and moving images with high image quality and high speed.
This PCI-E bus enables high-speed data transfer with serial signals by bundling a plurality of lanes (transmission paths), and performs full-duplex communication of 2.5 Gbps in one direction and 5.0 Gbps in both directions. be able to.
FIG. 10 is a diagram showing a conventional controller including a PCI bus and a PCI-E bus.
The controller ASIC 1000 is connected to a BD (Bridge Device) 1050. The BD 1050 is connected to a PCI-E bus 1010 and a PCI bus 1005, and the engine ASIC 1020 is connected via the PCI-E bus 1010.
In this way, by being connected via the PCI-E bus 1010, image data from the engine ASIC 1020 can be transmitted and received at high speed with high image quality (see, for example, the following patent document).
Japanese Patent Laid-Open No. 2001-5772 Japanese Patent Laid-Open No. 2002-318779

ところで、図１０に示すＢＤ１０５０は、初期設定用のコンフィグレーション空間を図示しないレジスタに備えている。
コンフィグレーション空間とは、コンフィグレーション情報を記憶するための記憶領域であって、システム設定時に該コンフィグレーション情報が設定される。
コンフィグレーション情報は、定義済みヘッダ領域とデバイス依存領域から構成され、例えば、ＰＣＩバス仕様では全体として５６バイトあり、定義済みヘッダ領域では６４バイト、デバイス依存領域では１９２バイトが規格として設定されている。
そして、コンフィグレーション情報を用いて、各ＰＣＩに接続されたデバイス毎に任意の情報を設定することができる。
ＢＤ１０５０は、エンジンＡＳＩＣ１０２０からのＰＣＩ−Ｅバストランザクションや、ＦＣＵ１０３０からのＰＣＩバストランザクションなどを受け付けると、その受け付けたトランザクションの内容に応じて、コントローラＡＳＩＣ１０００内のメモリ１０８０にアクセスしたり、ＰＣＩバス１００５、またはＰＣＩ−Ｅバス１０１０を介して高画質な画像データやマシンの処理速度などに対応したデータ転送を可能にしている。 Meanwhile, the BD 1050 shown in FIG. 10 includes a configuration space for initial setting in a register (not shown).
The configuration space is a storage area for storing configuration information, and the configuration information is set when the system is set.
The configuration information is composed of a predefined header area and a device-dependent area. For example, the configuration information has 56 bytes as a whole in the PCI bus specification, 64 bytes in the predefined header area, and 192 bytes in the device-dependent area as a standard. .
Arbitrary information can be set for each device connected to each PCI using the configuration information.
When the BD 1050 receives a PCI-E bus transaction from the engine ASIC 1020 or a PCI bus transaction from the FCU 1030, the BD 1050 accesses the memory 1080 in the controller ASIC 1000 according to the contents of the received transaction, Alternatively, high-quality image data and data transfer corresponding to the processing speed of the machine can be performed via the PCI-E bus 1010.

しかしながら、コンフィグレーション空間へのアクセスには、図１０に示すように、ＰＣＩバス１００５、およびＰＣＩ−Ｅバス１０１０と２種類の規格が存在するため、コンフィグレーション空間へのアクセス時にＢＤ１０５０が必要となる。
そのため、ＰＣＩバスのみと接続された装置にＰＣＩ−Ｅバスを増設する場合、このＢＤ１０５０も設置する必要となるため、装置全体に係るコストが増加し、回路構造が複雑になるという問題があった。 However, as shown in FIG. 10, there are two types of standards, PCI bus 1005 and PCI-E bus 1010, for accessing the configuration space, so a BD 1050 is required when accessing the configuration space. .
For this reason, when a PCI-E bus is added to a device connected only to the PCI bus, the BD 1050 must also be installed, which increases the cost of the entire device and complicates the circuit structure. .

そこで、本発明では、ＰＣＩバス、およびＰＣＩ−Ｅバスの２種類のコンフィグレーション空間へのアクセスでも、ＢＤを用いずに簡易にコンフィグレーション空間へアクセスを行うことを第１の目的とする。
また、ＰＣＩバス、およびＰＣＩ−Ｅバスの２種類のコンフィグレーション空間へのアクセスでも、ＢＤを用いずに簡易にコンフィグレーション空間からデータ転送先のアドレスを取得することを第２の目的とする。 Therefore, the first object of the present invention is to easily access the configuration space without using the BD even when accessing the two types of configuration space of the PCI bus and the PCI-E bus.
A second object is to easily obtain the address of the data transfer destination from the configuration space without using the BD even when accessing the two types of configuration space of the PCI bus and the PCI-E bus.

請求項１記載の発明によれば、ＰＣＩ−Ｅｘｐｒｅｓｓバス、およびＰＣＩバスと接続されたデータ転送装置において、前記ＰＣＩ−Ｅｘｐｒｅｓｓバス、および前記ＰＣＩバスのコンフィグレーション空間アクセス用のレジスタをそれぞれ備えたことにより、第１の目的を達成する。
請求項２記載の発明によれば、請求項１記載の発明において、前記レジスタは、所定のアドレスが設定されるアドレス設定用のレジスタ、または所定のデータが設定されるデータアクセス用のレジスタであることを特徴とする。
請求項３記載の発明によれば、請求項２記載の発明において、前記アドレス設定用のレジスタに所定のアドレスがライトされた場合、前記データアクセス用のレジスタに所定のデータがライトされる、または前記アドレス設定用のレジスタに所定のアドレスがリードされた場合、前記データアクセス用のレジスタに所定のデータがリードされることを特徴とする
請求項４記載の発明によれば、ＰＣＩ−Ｅｘｐｒｅｓｓバス、およびＰＣＩバスと接続されたデータ転送装置において、前記ＰＣＩ−Ｅｘｐｒｅｓｓバスから送信先のアドレスを受領する送信先情報受領手段と、前記ＰＣＩバスを経由する転送先のアドレスを受領する転送先情報受領手段と、前記送信先情報受領手段で受領した送信先のアドレスを、前記転送先情報受領手段で受領した転送先のアドレスに変換するアドレス変換手段と、を備えたことにより、前記第２の目的を達成する。
請求項５記載の発明によれば、請求項４記載の発明において、前記送信先情報受領手段で受領した送信先のアドレス、および前記転送先情報受領手段で受領した転送先のアドレスを格納するレジスタをさらに備えたことを特徴とする。
請求項６記載の発明によれば、請求項４、または請求項５記載の発明において、前記ＰＣＩ−Ｅｘｐｒｅｓｓバスから送信元のアドレスを受領する送信元情報受領手段をさらに備え、前記アドレス変換手段は、前記送信元情報受領手段で受領した送信元のアドレスを、前記データ転送装置のアドレスに変換することを特徴とする。
請求項７記載の発明によれば、請求項４から請求項６の何れか１項に記載の発明において、データをバッファするバッファ手段と、前記バッファ手段でバッファされたデータのリセットを行うリセット手段と、をさらに備えたことを特徴とする。 According to the first aspect of the present invention, the PCI-Express bus and the data transfer apparatus connected to the PCI bus each include a register for accessing the PCI-Express bus and the PCI bus configuration space. Thus, the first object is achieved.
According to a second aspect of the present invention, in the first aspect of the present invention, the register is an address setting register in which a predetermined address is set or a data access register in which predetermined data is set. It is characterized by that.
According to the invention of claim 3, in the invention of claim 2, when a predetermined address is written to the address setting register, predetermined data is written to the data access register, or 5. The PCI-Express bus according to claim 4, wherein when a predetermined address is read into the address setting register, predetermined data is read into the data access register. In the data transfer apparatus connected to the PCI bus, transmission destination information receiving means for receiving the destination address from the PCI-Express bus, and destination information receiving means for receiving the destination address via the PCI bus And the destination address received by the destination information receiving unit is received by the destination information receiving unit. The second object is achieved by providing address conversion means for converting the address to the transfer destination address.
According to the invention of claim 5, in the invention of claim 4, a register for storing the address of the transmission destination received by the transmission destination information receiving means and the address of the transfer destination received by the transfer destination information receiving means Is further provided.
According to a sixth aspect of the present invention, in the fourth or fifth aspect of the present invention, the apparatus further comprises transmission source information receiving means for receiving a transmission source address from the PCI-Express bus, wherein the address conversion means is The transmission source address received by the transmission source information receiving means is converted into an address of the data transfer device.
According to the invention described in claim 7, in the invention described in any one of claims 4 to 6, the buffer means for buffering data and the reset means for resetting the data buffered by the buffer means And further comprising.

本発明によれば、ＰＣＩバス、およびＰＣＩ−Ｅバスの２種類が接続されたデータ転送装置において、ＢＤを用いずに簡易にコンフィグレーション空間へアクセスを行うことができる。 According to the present invention, in a data transfer apparatus to which two types of PCI bus and PCI-E bus are connected, the configuration space can be easily accessed without using a BD.

以下、図１から図８を参照して、本発明の実施形態を詳細に説明する。
図１は、本発明の第１の実施形態を示したブロック図である。
第１の実施形態において、データ転送装置１は、ＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）１７０、ＣＳ（Ｃｈｉｐｓｅｔ）１６０、メモリ１８０、コントローラＡＳＩＣ１００から構成されている。
そして、コントローラＡＳＩＣ１００と、ＦＣＵ１３０、およびＯｐｔｉｏｎ１４０とはＰＣＩバス１０５を介して接続されており、コントローラＡＳＩＣ１００と、エンジンＡＳＩＣ１２０とは、ＰＣＩ−Ｅバス１１０を介して接続されている。
コントローラＡＳＩＣ１００は、画像データの変換、蓄積に係る処理や、メモリ１８０とのハンドリングなどを制御する。
エンジンＡＳＩＣ１２０は、画像データの入出力などを制御する。
ＦＣＵ１３０は、図示しないＦａｘなどの複合機と接続されて画像データを取得し、該画像データの入出力を制御する。 Hereinafter, embodiments of the present invention will be described in detail with reference to FIGS.
FIG. 1 is a block diagram showing a first embodiment of the present invention.
In the first embodiment, the data transfer apparatus 1 includes a CPU (Central Processing Unit) 170, a CS (Chipset) 160, a memory 180, and a controller ASIC 100.
The controller ASIC 100, the FCU 130, and the Option 140 are connected via the PCI bus 105, and the controller ASIC 100 and the engine ASIC 120 are connected via the PCI-E bus 110.
The controller ASIC 100 controls processing related to conversion and accumulation of image data, handling with the memory 180, and the like.
The engine ASIC 120 controls input / output of image data and the like.
The FCU 130 is connected to a multifunction device such as a fax (not shown), acquires image data, and controls input / output of the image data.

コントローラＡＳＩＣ１００は、初期設定用のコンフィグレーション空間を図示しないレジスタに備えている。
図２は、コントローラＡＳＩＣ１００内のレジスタを示す概念図である。
図２において、コンフィグアドレスレジスタ２００は、アドレス設定用のレジスタとして機能し、コンフィグデータレジスタ２５０は、データアクセス用のレジスタとして機能する。
コントローラＡＳＩＣ１００は、ＰＣＩバス１０５、またはＰＣＩ−Ｅバス１１０からコンフィグレーション情報を受信し、コンフィグアドレスレジスタ２００にアクセス先のアドレス設定を行う。 The controller ASIC 100 includes a configuration space for initial setting in a register (not shown).
FIG. 2 is a conceptual diagram showing a register in the controller ASIC 100.
In FIG. 2, the configuration address register 200 functions as an address setting register, and the configuration data register 250 functions as a data access register.
The controller ASIC 100 receives configuration information from the PCI bus 105 or the PCI-E bus 110 and sets an access destination address in the configuration address register 200.

コンフィグアドレスレジスタ２００は、コンフィグレーション情報を受信した際に、所定のアドレスが設定され、例えば、「００」から「０１」には固定番号データ、「０２」から「１１」には登録アドレスデータ、「１２」から「１４」には機能番号データ、「１５」から「１９」には装置番号データ、「２０」から「２７」にはバス番号データ、「２８」から「３１」には予約データなどが設定される。
なお、コンフィグデータレジスタ２５０は、コンフィグアドレスレジスタ２００でアドレスが設定された後に、同様のアドレスに相当するデータがリードまたはライトされる。 The configuration address register 200 is set with a predetermined address when the configuration information is received. For example, “00” to “01” are fixed number data, “02” to “11” are registered address data, “12” to “14” are function number data, “15” to “19” are device number data, “20” to “27” are bus number data, and “28” to “31” are reserved data. Etc. are set.
In the configuration data register 250, after the address is set by the configuration address register 200, data corresponding to the same address is read or written.

図３は、レジスタのコンフィグレーション空間にアドレスが設定された場合の概念図である。
コンフィグレーションアドレス空間は、１ワード３２ビットで構成される。そして、下段への移行に伴ってワードのアドレスは４ずつ加算される。
例えば、コンフィグアドレスレジスタ２００がコンフィグレーション情報を受信して、１８（Ｈ）が設定された場合に、図３に示した矢印３００の１８（Ｈ）のコンフィグレーション空間に値をアクセスできる。
このように、コンフィグアドレスレジスタ２００の設定に伴って、コンフィグデータレジスタ２５０にてリードもしくはライトを行う。
なお、具体的には、コントローラＡＳＩＣ１００は、コンフィグアドレスレジスタ２００に所定のアドレスがライトされた場合に、コンフィグデータレジスタ２５０の所定のデータがライトされるように処理し、また、コンフィグアドレスレジスタ２００の所定のアドレスがリードされた場合に、コンフィグデータレジスタ２５０に設定された所定のアドレスに所定のデータがリードされるように処理を行う。 FIG. 3 is a conceptual diagram when an address is set in the configuration space of the register.
The configuration address space is composed of 32 bits per word. Then, the word address is incremented by 4 with the shift to the lower stage.
For example, when the configuration address register 200 receives the configuration information and 18 (H) is set, the value can be accessed in the configuration space of 18 (H) indicated by the arrow 300 shown in FIG.
As described above, the configuration data register 250 performs reading or writing in accordance with the setting of the configuration address register 200.
Specifically, the controller ASIC 100 performs processing so that predetermined data in the configuration data register 250 is written when a predetermined address is written in the configuration address register 200. When a predetermined address is read, processing is performed so that predetermined data is read to a predetermined address set in the configuration data register 250.

このように、第１の実施形態では、ＢＤと同様な機能をデータ転送装置１内部にレジスタを備えることにより、ＢＤの構成を回避することができる。これにより、データ転送装置１の外部に複雑な回路となるＢＤを搭載しないので、よりシンプルな回路で簡易にコンフィグレーション空間へのアクセスを行うことができる。 As described above, in the first embodiment, the same function as that of the BD is provided in the data transfer device 1 so that the configuration of the BD can be avoided. As a result, the BD, which is a complicated circuit, is not mounted outside the data transfer apparatus 1, so that the configuration space can be easily accessed with a simpler circuit.

次に、本発明の第２の実施形態について説明する。
第１の実施形態では、図１に示すＰＣＩバス１０５、およびＰＣＩ−Ｅバス１１０と接続されたデータ転送装置において、コントローラＡＳＩＣ１００がＰＣＩ上でターゲットとなるアドレスと、ＰＣＩ−Ｅバス上でターゲットとなるアドレスが異なるため、異なる規格のバスを経由してデータを転送することが困難となる問題があった。
そこで、第２の実施形態では、ＰＣＩバス、およびＰＣＩ−Ｅバスの２種類のコンフィグレーション空間へのアクセスでも、ＢＤを用いずに簡易にコンフィグレーション空間からデータ転送先のアドレスを取得することができる。 Next, a second embodiment of the present invention will be described.
In the first embodiment, in the data transfer apparatus connected to the PCI bus 105 and the PCI-E bus 110 shown in FIG. 1, the controller ASIC 100 has a target address on the PCI and a target on the PCI-E bus. Therefore, there is a problem that it is difficult to transfer data via buses of different standards.
Therefore, in the second embodiment, even when accessing two types of configuration spaces of the PCI bus and the PCI-E bus, the address of the data transfer destination can be easily obtained from the configuration space without using the BD. it can.

図４は、本発明の第２の実施形態の構成を示したブロック図である。
第２の実施形態においてデータ転送装置４は、ＣＰＵ４７０、ＣＳ４６０、メモリ４８０、コントローラＡＳＩＣ４００から構成されている。
そして、コントローラＡＳＩＣ４００と、ＦＣＵ４３０とはＰＣＩバス４０５を介して接続されており、コントローラＡＳＩＣ４００と、エンジンＡＳＩＣ４２０とは、ＰＣＩ−Ｅバス４１０を介して接続されている。
コントローラＡＳＩＣ４００は、画像データの変換、蓄積に係る処理や、メモリ４８０とのハンドリングなどを制御する。
エンジンＡＳＩＣ４２０は、画像データの入出力などを制御をする。
ＦＣＵ４３０は、図示しないＦａｘなどの複合機と接続されて画像データを取得し、該画像データの入出力を制御する。 FIG. 4 is a block diagram showing the configuration of the second exemplary embodiment of the present invention.
In the second embodiment, the data transfer device 4 includes a CPU 470, a CS 460, a memory 480, and a controller ASIC 400.
The controller ASIC 400 and the FCU 430 are connected via the PCI bus 405, and the controller ASIC 400 and the engine ASIC 420 are connected via the PCI-E bus 410.
The controller ASIC 400 controls processing related to conversion and storage of image data, handling with the memory 480, and the like.
The engine ASIC 420 controls input / output of image data.
The FCU 430 is connected to a multifunction device such as Fax (not shown) to acquire image data, and controls input / output of the image data.

図５の波線５００は、エンジンＡＳＩＣ４２０とＦＣＵ４３０とのデータ転送のやり取りを示している。
図５に示すように、第２の実施形態では、データ転送がＰＣＩバス４０５、ＰＣＩ−Ｅバス４１０、およびコントローラＡＳＩＣ４００を介して行われている。 A wavy line 500 in FIG. 5 indicates data transfer between the engine ASIC 420 and the FCU 430.
As shown in FIG. 5, in the second embodiment, data transfer is performed via the PCI bus 405, the PCI-E bus 410, and the controller ASIC 400.

図６は、コントローラＡＳＩＣ４００、およびＦＣＵ４３０の構成をさらに詳細に示したブロック図である。
コントローラＡＳＩＣ４００は、ライト用ブリッジアドレス部６００、ライト用アドレス変換部６０５、ライト用データバッファ部６１０、リード用データバッファ部６１５、リード用アドレス変換部６２０、およびリード用ブリッジアドレス部６２５から構成される。
、各構成要素はレジスタと接続され、該レジスタは、アドレス情報などのライトやリードを受け付ける。
ＦＣＵ４３０は、ライト用アドレス変換部６５０、およびリード用アドレス部６５５から構成されている。 FIG. 6 is a block diagram showing the configuration of the controller ASIC 400 and the FCU 430 in more detail.
The controller ASIC 400 includes a write bridge address unit 600, a write address conversion unit 605, a write data buffer unit 610, a read data buffer unit 615, a read address conversion unit 620, and a read bridge address unit 625. .
Each component is connected to a register, and the register accepts writing and reading of address information and the like.
The FCU 430 includes a write address conversion unit 650 and a read address unit 655.

以下に、第２の実施形態におけるデータ転送先のアドレスを取得する処理手順について図５から図８を参照して説明する。
まず、レジスタのコンフィグレーション空間に転送先のアドレスをライトする場合について説明する。
エンジンＡＳＩＣ４２０は、ＰＣＩ−Ｅバス４１０を介してコントローラＡＳＩＣ４００にデータの送信先となるターゲットや、データの送信元となるマスタなどから構成されるアドレス情報、およびデータの転送先となる転送要求信号を送信する。
なお、エンジンＡＳＩＣ４２０からコントローラＡＳＩＣ４００に送信する際、送信先であるターゲットとして「コントローラＡＳＩＣ４００」が設定されており、送信元であるマスタとして「エンジンＡＳＩＣ４２０」が設定されている。そして、転送要求信号には、転送先として「ＦＣＵ４３０」が設定されている。
ここで、アドレス情報は、ＰＣＩ−Ｅバス４１０上での送信先、送信元の情報を示し、転送要求信号は、ＰＣＩ−Ｅバス４１０からさらにＰＣＩバス４０５を経由して転送する転送先の情報を示している。 The processing procedure for acquiring the data transfer destination address in the second embodiment will be described below with reference to FIGS.
First, a case where the transfer destination address is written in the configuration space of the register will be described.
The engine ASIC 420 sends, to the controller ASIC 400 via the PCI-E bus 410, address information including a target that is a data transmission destination, a master that is a data transmission source, and a transfer request signal that is a data transfer destination. Send.
Note that when transmitting from the engine ASIC 420 to the controller ASIC 400, “controller ASIC 400” is set as a target that is a transmission destination, and “engine ASIC 420” is set as a master that is a transmission source. In the transfer request signal, “FCU430” is set as the transfer destination.
Here, the address information indicates transmission destination and transmission source information on the PCI-E bus 410, and the transfer request signal is information on the transfer destination transferred from the PCI-E bus 410 via the PCI bus 405. Is shown.

コントローラＡＳＩＣ４００は、アドレス情報、および転送要求信号を受信し、ライト用ブリッジアドレス部６００に該アドレス情報を送信する。
ライト用ブリッジアドレス部６００は、データの送信元であるマスタ「エンジンＡＳＩＣ４２０」を特定し、該マスタが「エンジンＡＳＩＣ４２０」である場合、図７に示すベースアドレスレジスタ７００にアドレス情報をライトする。
ライト用アドレス変換部６０５は、ベースアドレスレジスタ７００にアドレス情報がライトされると、該アドレス情報のマスタを「エンジンＡＳＩＣ４２０」から「コントローラＡＳＩＣ４００」に変換し、転送要求信号に基づいて該アドレス情報のターゲットを「コントローラＡＳＩＣ４００」から「ＦＣＵ４３０」に変換して該変換されたアドレスを図８に示すアドレス変換レジスタ８００にライトする。 The controller ASIC 400 receives the address information and the transfer request signal, and transmits the address information to the write bridge address unit 600.
The write bridge address unit 600 identifies the master “engine ASIC 420” that is the data transmission source, and writes the address information to the base address register 700 shown in FIG. 7 when the master is the “engine ASIC 420”.
When the address information is written to the base address register 700, the write address conversion unit 605 converts the master of the address information from “engine ASIC 420” to “controller ASIC 400”, and based on the transfer request signal, the address information The target is converted from “controller ASIC 400” to “FCU 430”, and the converted address is written to the address conversion register 800 shown in FIG.

次に、ライトされたコンフィグレーション空間から転送先のアドレスをリードする場合について説明する。
リード用アドレス変換部６２０は、エンジンＡＳＩＣ４２０からのアドレス取得要求を受信すると、該当するアドレスをアドレス変換レジスタ８００からリードする。
そして、リード用ブリッジアドレス部６２５は、リードされたアドレスを転送先のアドレス「ＦＣＵ４３０」として認識し、該「ＦＣＵ４３０」を特定アドレス情報として発行する。
そして、コントローラＡＳＩＣ４００は、当該発行された特定アドレス情報に基づいて、ＰＣＩ−Ｅバス４１０を介して送信されたデータをＰＣＩバス４０５を介して転送する。 Next, a case where the transfer destination address is read from the written configuration space will be described.
When receiving the address acquisition request from the engine ASIC 420, the read address conversion unit 620 reads the corresponding address from the address conversion register 800.
The read bridge address unit 625 recognizes the read address as the transfer destination address “FCU 430” and issues the “FCU 430” as specific address information.
Then, the controller ASIC 400 transfers the data transmitted via the PCI-E bus 410 via the PCI bus 405 based on the issued specific address information.

このように、第２の実施形態では、エンジンＡＳＩＣ４２０からのＰＣＩ−Ｅ用のアドレスをＰＣＩ用のアドレスに変換する手段を備えることによって、簡易にコンフィグレーション空間からデータ転送先のアドレスを取得することができる。 As described above, in the second embodiment, by providing a means for converting the PCI-E address from the engine ASIC 420 into the PCI address, the address of the data transfer destination can be easily obtained from the configuration space. Can do.

なお、第２の実施形態では、リード用データバッファ部６１５、およびライト用データバッファ部６１０によって転送するデータをバッファすることができ、さらにバッファされた転送データを適宜リセットすることによって、瞬断やフレーム同期外れなどによる不具合を回避することができる。
例えば、ＰＣＩバス側に不具合が生じ、バッファにバースト長分のデータが蓄積されずにデータ転送が止まった場合、ＰＣＩ−Ｅバスを経由してバッファされたデータをリセットすることで不具合を回避し、データ転送を再開することができる。 In the second embodiment, data to be transferred can be buffered by the read data buffer unit 615 and the write data buffer unit 610. Further, by resetting the buffered transfer data as needed, instantaneous interruption or Problems due to loss of frame synchronization can be avoided.
For example, if a problem occurs on the PCI bus side and data transfer stops without storing the data for the burst length in the buffer, the problem can be avoided by resetting the buffered data via the PCI-E bus. Data transfer can be resumed.

また、第１の実施形態、および第２の実施形態では、データ転送装置をＣＰＵ、ＣＳ、メモリ、コントローラＡＳＩＣから構成したが、本発明の実施はそれに限定されることなくコントローラＡＳＩＣのみで実施することが可能である。 In the first embodiment and the second embodiment, the data transfer device is configured by the CPU, CS, memory, and controller ASIC. However, the present invention is not limited to this and is performed only by the controller ASIC. It is possible.

本発明の第１の実施形態を示したブロック図である。It is the block diagram which showed the 1st Embodiment of this invention. コントローラＡＳＩＣ内のレジスタを示す概念図である。It is a conceptual diagram which shows the register | resistor in controller ASIC. レジスタのコンフィグレーション空間にアドレスが設定された場合の概念図である。It is a conceptual diagram when an address is set in the configuration space of a register. 本発明の第２の実施形態の構成を示したブロック図である。It is the block diagram which showed the structure of the 2nd Embodiment of this invention. エンジンＡＳＩＣとＦＣＵとのデータ転送のやり取りを示した図である。It is a figure showing exchange of data transfer between engine ASIC and FCU. コントローラＡＳＩＣ、およびＦＣＵの構成をさらに詳細に示したブロック図である。It is the block diagram which showed the structure of controller ASIC and FCU in detail. ライト用ブリッジアドレス部、およびリード用ブリッジアドレス部が備えるるベースアドレスレジスタを示す概念図である。It is a conceptual diagram which shows the base address register with which the bridge address part for a write and the bridge address part for a read are provided. ライト用アドレス変換部、およびリード用アドレス変換部が備えるアドレス変換レジスタを示す概念図である。It is a conceptual diagram which shows the address conversion register | resistor with which the address converter for a write and the address converter for a read are provided. ＰＣＩバスを備えた従来のコントローラを示した図である。It is the figure which showed the conventional controller provided with the PCI bus. ＰＣＩバス、およびＰＣＩ−Ｅバスを備えた従来のコントローラを示した図である。It is the figure which showed the conventional controller provided with the PCI bus and the PCI-E bus.

符号の説明Explanation of symbols

１データ転送装置
１００コントローラＡＳＩＣ
１０５ＰＣＩバス
１１０ＰＣＩ−Ｅバス
１２０エンジンＡＳＩＣ
１３０ＦＣＵ
１４０Ｏｐｔｉｏｎ
１６０ＣＳ
１７０ＣＰＵ
１８０メモリ 1 Data Transfer Device 100 Controller ASIC
105 PCI bus 110 PCI-E bus 120 Engine ASIC
130 FCU
140 Option
160 CS
170 CPU
180 memory

Claims

ＰＣＩ−Ｅｘｐｒｅｓｓバス、およびＰＣＩバスと接続されたデータ転送装置において、
前記ＰＣＩ−Ｅｘｐｒｅｓｓバス、および前記ＰＣＩバスのコンフィグレーション空間アクセス用のレジスタをそれぞれ備えたことを特徴とするデータ転送装置。 In a PCI-Express bus and a data transfer device connected to the PCI bus,
A data transfer apparatus comprising a PCI-Express bus and a register for accessing a configuration space of the PCI bus.

前記レジスタは、所定のアドレスが設定されるアドレス設定用のレジスタ、または所定のデータが設定されるデータアクセス用のレジスタであることを特徴とする請求項１記載のデータ転送装置。 2. The data transfer apparatus according to claim 1, wherein the register is an address setting register in which a predetermined address is set or a data access register in which predetermined data is set.

前記アドレス設定用のレジスタに所定のアドレスがライトされた場合、前記データアクセス用のレジスタに所定のデータがライトされる、または前記アドレス設定用のレジスタに所定のアドレスがリードされた場合、前記データアクセス用のレジスタに所定のデータがリードされることを特徴とする請求項２記載のデータ転送装置。 When a predetermined address is written to the address setting register, predetermined data is written to the data access register, or when a predetermined address is read to the address setting register, the data 3. The data transfer apparatus according to claim 2, wherein predetermined data is read into the access register.

ＰＣＩ−Ｅｘｐｒｅｓｓバス、およびＰＣＩバスと接続されたデータ転送装置において、
前記ＰＣＩ−Ｅｘｐｒｅｓｓバスを経由して送信先のアドレスを受領する送信先情報受領手段と、
前記ＰＣＩバスを経由する転送先のアドレスを受領する転送先情報受領手段と、
前記送信先情報受領手段で受領した送信先のアドレスを、前記転送先情報受領手段で受領した転送先のアドレスに変換するアドレス変換手段と、を備えたことを特徴とするデータ転送装置。 In a PCI-Express bus and a data transfer device connected to the PCI bus,
Destination information receiving means for receiving an address of the destination via the PCI-Express bus;
Transfer destination information receiving means for receiving an address of a transfer destination via the PCI bus;
A data transfer apparatus comprising: an address conversion unit configured to convert a transmission destination address received by the transmission destination information reception unit into a transfer destination address received by the transfer destination information reception unit.

前記送信先情報受領手段で受領した送信先のアドレス、および前記転送先情報受領手段で受領した転送先のアドレスを格納するレジスタをさらに備えたことを特徴とする請求項４記載のデータ転送装置。 5. The data transfer apparatus according to claim 4, further comprising a register for storing a destination address received by the destination information receiving unit and a transfer destination address received by the transfer destination information receiving unit.

前記ＰＣＩ−Ｅｘｐｒｅｓｓバスから送信元のアドレスを受領する送信元情報受領手段をさらに備え、
前記アドレス変換手段は、前記送信元情報受領手段で受領した送信元のアドレスを、前記データ転送装置のアドレスに変換することを特徴とする請求項４、または請求項５記載のデータ転送装置。 Further comprising source information receiving means for receiving a source address from the PCI-Express bus,
6. The data transfer device according to claim 4, wherein the address conversion unit converts the address of the transmission source received by the transmission source information reception unit into an address of the data transfer device.

転送データをバッファするバッファ手段と、
前記バッファ手段でバッファされた転送データのリセットを行うリセット手段と、をさらに備えたことを特徴とする請求項４から請求項６の何れか１項に記載のデータ転送装置。 Buffer means for buffering transfer data;
7. The data transfer apparatus according to claim 4, further comprising reset means for resetting transfer data buffered by the buffer means.