JP2009069660A - Display drive and display driving method - Google Patents
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Abstract
Description
本発明は、アクティブマトリクス方式の表示装置における表示画素の駆動に係るタイミング信号を作成して表示画素を駆動する表示駆動装置及び表示駆動方法に関する。 The present invention relates to a display driving apparatus and a display driving method for driving a display pixel by generating a timing signal related to driving of a display pixel in an active matrix display device.
従来、アクティブマトリクス方式の表示装置における表示画素の駆動に関する各種のタイミング信号を作成する手法の１つとして、表示駆動装置に外部設定端子を設け、この外部設定端子を介して入力される信号のｏｎ/ｏｆｆのタイミングに応じて各種のタイミング信号を作成する手法がある。このような外部設定端子からの信号に応じてタイミング信号を作成する場合には、作成するタイミング信号の数に対応した外部設定端子が必要となるため、表示駆動装置を構成するＬＳＩのサイズアップを招きやすい。 Conventionally, as one of methods for generating various timing signals related to driving of display pixels in an active matrix display device, an external setting terminal is provided in the display driving device, and an on-state of a signal input via the external setting terminal is turned on. There is a method of creating various timing signals according to the / off timing. When creating timing signals in response to signals from such external setting terminals, external setting terminals corresponding to the number of timing signals to be created are required, so the size of the LSI constituting the display drive device can be increased. Easy to invite.
そこで、このような端子数の増加を回避するための手法として、各種のタイミング信号のｏｎ／ｏｆｆのタイミングの情報をレジスタに保持しておき、該レジスタの情報に基づいて各種のタイミング信号を作成する手法が提案されている。さらに、特許文献１では、表示駆動装置の多数の駆動モードに対応するためのレジスタの設定変更を容易とするために、それぞれの駆動モードに対して個別のレジスタ設定値を予め保持しておき、それらを駆動モードに応じて設定できるようにしている。
ここで、特許文献１の手法では、駆動モードの数に応じたレジスタが必要となるため、駆動モードの数によっては多数のレジスタが必要となる場合がある。また、水平同期信号の立ち上がりが不定期に変化したような場合にもある特定のレジスタ設定値に基づいてタイミング信号が作成されるため、例えば、１水平期間の長さに対して、作成されるタイミング信号が長すぎる場合には表示が不能となる可能性もある。
Here, in the method of
本発明は、上記の事情に鑑みてなされたもので、少ないレジスタ数で水平方向の長さに応じた適切なタイミング信号を自動的に作成できる表示駆動装置及び表示駆動方法を提供することを目的とする。 The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a display driving device and a display driving method capable of automatically generating an appropriate timing signal corresponding to the length in the horizontal direction with a small number of registers. And
上記の目的を達成するために、本発明の第１の態様の表示駆動装置は、行方向に配列された複数の走査ライン及び列方向に配列された複数の信号ラインの各交点近傍にマトリクス状に配列され表示データに基づく表示信号電圧が印加される複数の表示画素を駆動する表示駆動装置において、クロック信号が入力され、該入力されるクロック信号の数をカウントするカウント部と、前記カウント部でカウントされたクロック信号の数を記憶する記憶部と、少なくとも１つの水平同期信号を受ける毎に、前記カウント部でカウントされたクロック信号の数と前記記憶部に記憶されているクロック信号の数とを比較し、該比較の結果に基づいて前記記憶部に記憶されるクロック信号の数を更新する比較演算部と、少なくとも１つの垂直同期信号を受ける毎に、前記記憶部に記憶されている前記クロック信号の数を保持する保持部と、前記保持部に保持された前記クロック信号の数に基づいて次の垂直期間において前記表示画素を順次選択状態とするための信号及び前記選択状態とされた表示画素に前記表示信号電圧を印加するための信号を作成するためのタイミング信号を作成する作成部とを具備することを特徴とする。
In order to achieve the above object, the display driving apparatus according to the first aspect of the present invention is arranged in a matrix near each intersection of a plurality of scanning lines arranged in the row direction and a plurality of signal lines arranged in the column direction. A display driving device for driving a plurality of display pixels to which a display signal voltage based on display data is applied, and a count unit that receives a clock signal and counts the number of the input clock signals; and the count unit And a storage unit for storing the number of clock signals counted in
また、上記の目的を達成するために、本発明の第２の態様の表示駆動装置は、行方向に配列された複数の走査ライン及び列方向に配列された複数の信号ラインの各交点近傍にマトリクス状に配列され表示データに基づく表示信号電圧が印加される複数の表示画素を駆動する表示駆動装置において、クロック信号が入力され、該入力されるクロック信号の数をカウントするカウント部と、前記カウント部でカウントされたクロック信号の数を記憶する記憶部と、少なくとも１つの水平同期信号を受ける毎に、前記カウント部でカウントされたクロック信号の数と前記記憶部に記憶されているクロック信号の数とを比較し、該比較の結果に基づいて前記記憶部に記憶されるクロック信号の数を更新する比較演算部と、前記記憶部に記憶されている前記クロック信号の数を保持する保持部と、前記保持部に保持された前記クロック信号の数に基づいて次の水平期間において前記表示画素を順次選択状態とするための信号及び前記選択状態とされた表示画素に前記表示信号電圧を印加するための信号を作成するためのタイミング信号を作成する作成部とを具備することを特徴とする。 In order to achieve the above object, the display driving apparatus according to the second aspect of the present invention is provided near each intersection of a plurality of scanning lines arranged in the row direction and a plurality of signal lines arranged in the column direction. In a display driving device for driving a plurality of display pixels to which a display signal voltage based on display data is applied arranged in a matrix, a clock signal is input, and a counting unit that counts the number of input clock signals, A storage unit for storing the number of clock signals counted by the counting unit, and a clock signal stored in the storage unit and the number of clock signals counted by the counting unit each time at least one horizontal synchronization signal is received And a comparison operation unit that updates the number of clock signals stored in the storage unit based on the result of the comparison, and is stored in the storage unit A holding unit for holding the number of clock signals, a signal for sequentially selecting the display pixels in the next horizontal period based on the number of the clock signals held in the holding unit, and the selection state. And a generation unit that generates a timing signal for generating a signal for applying the display signal voltage to the display pixel.
また、上記の目的を達成するために、本発明の第３の態様の表示駆動方法は、行方向に配列された複数の走査ライン及び列方向に配列された複数の信号ラインの各交点近傍にマトリクス状に配列され表示データに基づく表示信号電圧が印加される複数の表示画素を駆動するための表示駆動方法において、少なくとも１つの垂直期間内に含まれる各水平期間の長さに相当するクロック信号の数を比較し、前記比較したクロック信号の数の最小値を保持し、前記保持した前記クロック信号の数の最小値に基づいて次の垂直期間において前記表示画素を順次選択状態とするための信号及び前記選択状態とされた表示画素に前記表示信号電圧を印加するための信号を作成するためのタイミング信号を作成することを特徴とする。 In order to achieve the above object, the display driving method according to the third aspect of the present invention is provided near each intersection of a plurality of scanning lines arranged in the row direction and a plurality of signal lines arranged in the column direction. A clock signal corresponding to the length of each horizontal period included in at least one vertical period in a display driving method for driving a plurality of display pixels arranged in a matrix and to which a display signal voltage based on display data is applied For holding the minimum value of the compared number of clock signals and sequentially setting the display pixels in the next vertical period based on the held minimum value of the number of clock signals. A timing signal for creating a signal and a signal for applying the display signal voltage to the selected display pixel is created.
また、上記の目的を達成するために、本発明の第４の態様の表示駆動方法は、行方向に配列された複数の走査ライン及び列方向に配列された複数の信号ラインの各交点近傍にマトリクス状に配列され表示データに基づく表示信号電圧が印加される複数の表示画素を駆動するための表示駆動方法において、１つ前の水平期間の長さに相当するクロック信号の数と現在の水平期間の長さに相当するクロック信号の数とを比較し、前記比較したクロック信号の数のうちで何れか小さいほうを保持し、前記保持した前記クロック信号の数に基づいて次の水平期間において前記表示画素を順次選択状態とするための信号及び前記選択状態とされた表示画素に前記表示信号電圧を印加するための信号を作成するためのタイミング信号を作成することを特徴とする。 In order to achieve the above object, the display driving method according to the fourth aspect of the present invention is provided near each intersection of a plurality of scanning lines arranged in the row direction and a plurality of signal lines arranged in the column direction. In a display driving method for driving a plurality of display pixels arranged in a matrix and to which a display signal voltage based on display data is applied, the number of clock signals corresponding to the length of the previous horizontal period and the current horizontal Compare the number of clock signals corresponding to the length of the period, hold the smaller one of the compared clock signals, and in the next horizontal period based on the held number of clock signals Generating a signal for sequentially setting the display pixels in a selected state and a timing signal for generating a signal for applying the display signal voltage to the display pixels in the selected state; To.
本発明によれば、少ないレジスタ数で水平方向の長さに応じた適切なタイミング信号を自動的に作成できる表示駆動装置及び表示駆動方法を提供することができる。 According to the present invention, it is possible to provide a display driving apparatus and a display driving method capable of automatically generating an appropriate timing signal corresponding to the length in the horizontal direction with a small number of registers.
以下、図面を参照して本発明の実施形態を説明する。
［第１の実施形態］
まず、本発明の第１の実施形態について説明する。図１は、本発明の第１の実施形態に係る表示駆動装置を備える表示装置の一例としての液晶表示装置の全体構成図である。図１に示す液晶表示装置は、表示パネル１と、表示駆動ＬＳＩ２と、フレキシブルプリント基板（ＦＰＣ）３とを有している。
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[First Embodiment]
First, a first embodiment of the present invention will be described. FIG. 1 is an overall configuration diagram of a liquid crystal display device as an example of a display device including a display driving device according to a first embodiment of the present invention. The liquid crystal display device shown in FIG. 1 includes a
表示パネル１は、互いに直交して配置されるゲートライン（走査ライン）１ａとソースライン（信号ライン）１ｂとの交点近傍に、画像表示を行うための表示画素１ｃがマトリクス状に配列されて構成されている。表示画素１ｃは、ゲートライン１ａとソースライン１ｂとに接続された薄膜トランジスタ（ＴＦＴ）と、ＴＦＴに接続された画素電極と画素電極に対向して配置される共通電極との間に液晶が充填されて構成される液晶容量と、液晶容量に並列に接続された補助容量とを有している。このような構成において、画素電極と共通電極との間にソースライン１ｂを介して表示信号電圧が印加されると、この表示信号電圧に応じて画素電極と共通電極との間に充填された液晶の配向状態が変化して液晶層中における光の透過率が変化する。このとき、表示画素の背面等から光を照射することで画像表示が行われる。
The
表示駆動ＬＳＩ２は、ＦＰＣ３からの入力信号に従って表示パネル１のゲートライン１ａを駆動するためのゲート外部出力信号Ｇｎ（ｎ＝１，２，３，…）及び表示パネル１のソースライン１ｂを駆動するためのソース外部出力信号Ｓｎ（ｎ＝１，２，３…）をそれぞれ作成して出力する。ここで、ゲート外部出力信号Ｇｎは、ハイレベルとなっている間に対応するゲートライン１ａに接続されている表示画素１ｃを選択状態とする。ソース外部出力信号Ｓｎは、ＦＰＣ３を介して入力される表示データに基づいて生成され、選択状態となった表示画素１ｃの液晶容量に印加される表示信号電圧である。なお、表示駆動ＬＳＩ２の詳細については後述する。
The
ＦＰＣ３は、画像表示を行うための表示データや、画像表示の際の同期信号、クロック信号等の各種の入力信号を外部から表示駆動ＬＳＩ２に入力するための配線が実装された基板である。
The FPC 3 is a substrate on which wiring for inputting various input signals such as display data for displaying an image, a synchronization signal at the time of image display, and a clock signal to the
以下、表示駆動ＬＳＩ２の詳細について説明する。図２は、表示駆動ＬＳＩ２の内部の構成を示す図である。図２に示す表示駆動ＬＳＩ２は、ゲートブロック２１と、ソースブロック２２と、タイミングジェネレータブロック２３とを有している。
Hereinafter, details of the
ゲートブロック２１は、タイミングジェネレータブロック２３から出力されるゲート内部信号（ゲート出力シフトクロック信号ＧＰＣＫ、ゲート出力ｏｎ/ｏｆｆタイミング信号ＧＲＥＳ等）に応じてゲート外部出力信号Ｇｎを作成してゲートライン１ａに順次供給する。ここで、ゲート出力シフトクロック信号ＧＰＣＫはゲート外部出力信号Ｇｎのシフトタイミングを設定するための信号である。また、ゲート出力ｏｎ/ｏｆｆタイミング信号ＧＲＥＳはゲート外部出力信号Ｇｎのオン期間を設定するための信号である。
The gate block 21 generates a gate external output signal Gn according to the gate internal signals (gate output shift clock signal GPCK, gate output on / off timing signal GRES, etc.) output from the
ソースブロック２２は、タイミングジェネレータブロック２３から出力されるソース内部信号（ソース出力ｏｎ/ｏｆｆタイミング信号ＳＴＢ等）とＦＰＣ３を介して入力される表示データとに基づいてソース外部出力信号Ｓｎを生成して対応するソースライン１ｂに供給する。ここで、ソース出力ｏｎ/ｏｆｆタイミング信号ＳＴＢは表示データの取り込みタイミングを設定するための信号である。
The source block 22 generates a source external output signal Sn based on a source internal signal (source output on / off timing signal STB, etc.) output from the
タイミングジェネレータブロック２３は、ＦＰＣ３を介して入力される入力信号（垂直同期信号ＶＳＹＮＣ、水平同期信号ＨＳＹＮＣ、クロック信号ＣＬＫ）に基づいてゲート出力クロック信号ＧＰＣＫ等の各種のタイミング信号を作成する。ここで、１垂直期間（垂直同期信号ＶＳＹＮＣの立ち上がりから次の立ち上がりまでの期間）で表示パネル１の１画面分の画像表示が行われる。また、図３に示すように、１垂直期間は複数の水平期間（水平同期信号ＨＳＹＮＣの立ち上がりから次の立ち上がりまでの期間）から構成され、各水平期間で表示パネル１の１行分の画像表示が行われる。さらに、１水平期間は複数のクロック期間から構成され、クロック信号ＣＬＫに応じて１画素ずつの画像表示が行われる。
The
次に、タイミングジェネレータブロック２３についてさらに説明する。図４は、第１の実施形態におけるタイミングジェネレータブロック２３の内部の構成を示すブロック図である。図４に示すように、タイミングジェネレータブロック２３は、カウント部２３１と、比較演算部２３２と、記憶部２３３と、代入部２３４と、保持部２３５と、ゲート出力シフトクロック作成回路２３６と、ゲート出力ｏｎ/ｏｆｆタイミング作成回路２３７と、ソース出力ｏｎ/ｏｆｆタイミング作成回路２３８とを有している。
Next, the
カウント部２３１は、１水平期間に入力されるクロック信号ＣＬＫの数をカウントする。即ち、カウント部２３１は、ＦＰＣ３を介してクロック信号ＣＬＫが１つ入力される毎にカウントアップし、水平同期信号ＨＳＹＮＣが入力される毎にカウント値のリセットを行う。
The
比較演算部２３２は、水平同期信号ＨＳＹＮＣが立ち上がる毎に記憶部２３３の記憶値とカウント部２３１のカウンタ値とを比較し、何れか小さいほうの値で記憶部２３３の値を更新する。
The
記憶部２３３は、１水平期間のカウンタ値を記憶する。ここで、比較演算部２３２の動作により、記憶部２３３には、１水平期間のクロック数の最小値が常に記憶されることになる。代入部２３４は、垂直同期信号ＶＳＹＮＣを受ける毎に、記憶部２３３の記憶値を保持部２３５に代入する。保持部２３５は、代入部２３４によって代入された値を保持する。
The
ゲート出力シフトクロック作成回路２３６は、保持部２３５に保持されている値を用いてゲート出力シフトクロック信号ＧＰＣＫを作成して、ゲートブロック２１に出力する。ゲート出力ｏｎ/ｏｆｆタイミング作成回路２３７は、保持部２３５に保持されている値を用いてゲート出力ｏｎ/ｏｆｆタイミング信号ＧＲＥＳを作成して、ゲートブロック２１に出力する。ソース出力ｏｎ/ｏｆｆタイミング作成回路２３８は、保持部２３５に保持されている値を用いてソース出力ｏｎ/ｏｆｆタイミング信号ＳＴＢを作成して、ソースブロック２２に出力する。
The gate output shift
図５は、第１の実施形態におけるタイミングジェネレータブロック２３の１水平期間内の処理を示したフローチャートである。図５において、まず、タイミングジェネレータブロック２３に水平同期信号ＨＳＹＮＣが入力されたかが判定される（ステップＳ１）。ステップＳ１の判定において、水平同期信号ＨＳＹＮＣが入力されていない場合には、処理がステップＳ５に移行する。一方、ステップＳ１の判定において、水平同期信号ＨＳＹＮＣが入力された場合には比較演算部２３２において、カウント部２３１のカウンタ値と記憶部２３３の記憶値とが比較され、カウント部２３１のカウンタ値が記憶部２３３の記憶値よりも小さいかが判定される（ステップＳ２）。ステップＳ２の判定において、カウンタ値が記憶値よりも小さい場合には、記憶部２３３の記憶値がカウント部２３１のカウンタ値に更新される（ステップＳ３）。一方、ステップＳ２の判定において、カウンタ値が記憶値以上である場合には、ステップＳ３の処理がスキップされる。
FIG. 5 is a flowchart showing processing within one horizontal period of the
ステップＳ２又はステップＳ３の後、カウント部２３１のカウンタ値がリセットされる（ステップＳ４）。その後、カウント部２３１にクロック信号ＣＬＫが入力されたかが判定される（ステップＳ５）。ステップＳ５の判定において、カウント部２３１にクロック信号ＣＬＫが入力された場合には、カウント部２３１におけるカウント値がカウントアップされる（ステップＳ６）。その後、図５の処理が終了して後述する１垂直期間内の処理に復帰する。一方、ステップＳ５の判定において、カウント部２３１にクロック信号ＣＬＫが入力されていない場合には、ステップＳ６の処理がスキップされ、その後、図５の処理が終了して後述する１垂直期間内の処理に復帰する。
After step S2 or step S3, the counter value of the
図５のような処理によって、図７に示すようにしてＨＳＹＮＣの立ち上がりから次の立ち上がりまでのクロック数、即ち１水平期間がカウント部２３１においてカウントされる。そして、１水平期間が終了する毎に、カウント部２３１のカウンタ値と記憶部２３３の記憶値とが比較されて何れか小さいほうが記憶部２３３に記憶される。
By the processing as shown in FIG. 5, the number of clocks from the rising edge of HSYNC to the next rising edge, that is, one horizontal period is counted in the
図６は、第１の実施形態におけるタイミングジェネレータブロック２３の１垂直期間内の処理を示したフローチャートである。図６において、まず、タイミングジェネレータブロック２３に垂直同期信号ＶＳＹＮＣが入力されたかが判定される（ステップＳ１１）。ステップＳ１１の判定において、垂直同期信号ＶＳＹＮＣが入力されていない場合には、処理がステップＳ１４に移行する。一方、ステップＳ１１の判定において、垂直同期信号ＶＳＹＮＣが入力された場合には代入部２３４により、記憶部２３３の記憶値が保持部２３５に代入される（ステップＳ１２）。その後に、カウント部２３１のカウンタ値と記憶部２３３の記憶値とがリセットされる（ステップＳ１３）。
FIG. 6 is a flowchart showing processing within one vertical period of the
ステップＳ１１又はステップＳ１３の後、図５に示す１水平期間内の処理が実行される（ステップＳ１４）。１水平期間内の処理の終了後、処理がステップＳ１１に戻る。 After step S11 or step S13, processing within one horizontal period shown in FIG. 5 is executed (step S14). After the process within one horizontal period is completed, the process returns to step S11.
図６において説明した１垂直期間内の処理によって、保持部２３５には、前回の垂直期間における１水平期間内のクロック数の最小値が自動的に保持される。本実施形態では、このクロック数に基づいて、各種のタイミング信号を作成する。
By the processing in one vertical period described in FIG. 6, the holding
以下、タイミング信号の作成の一例として、表示パネル１のゲートライン１ａの駆動に係るタイミング信号であるゲート出力シフトクロック信号ＧＰＣＫ及びゲート出力ｏｎ/ｏｆｆタイミング信号ＧＲＥＳの作成手法について説明する。図８は、ゲート出力シフトクロック信号ＧＰＣＫ及びゲート出力ｏｎ/ｏｆｆタイミング信号ＧＲＥＳの作成手法を説明するための波形図である。なお、以下の説明においては、例として、保持部２３５が８ビットのレジスタで構成されているものとする。
Hereinafter, as an example of timing signal generation, a method for generating the gate output shift clock signal GPCK and the gate output on / off timing signal GRES, which are timing signals related to driving of the
まず、ゲート出力シフトクロック作成回路２３６は、水平同期信号ＨＳＹＮＣの立ち上がりが検出されてから、固定のタイミングだけ待ってゲート出力シフトクロック信号ＧＰＣＫをハイレベル（ｏｎ）とする。さらに、ゲート出力シフトクロック作成回路２３６は、水平同期信号ＨＳＹＮＣの立ち上がりが検出されてから、保持部２３５に保持されているクロック数を８で割ったクロック数分だけ待ってゲート出力シフトクロック信号ＧＰＣＫをローレベル（ｏｆｆ）とする。このような動作によって、水平同期信号ＨＳＹＮＣに同期して図９に示すようなゲート出力シフトクロック信号ＧＰＣＫがゲート出力シフトクロック作成回路２３６から出力される。
First, the gate output shift
また、ゲート出力ｏｎ/ｏｆｆタイミング作成回路２３７は、水平同期信号ＨＳＹＮＣの立ち上がりが検出されてから、ゲート出力シフトクロック信号ＧＰＣＫがｏｎとなる固定のタイミング＋保持部２３５に保持されているクロック数を３２で割ったクロック数分だけ待ってゲート出力ｏｎ/ｏｆｆタイミング信号ＧＲＥＳをハイレベル（ｏｎ）とする。さらに、ゲート出力ｏｎ/ｏｆｆタイミング作成回路２３７は、水平同期信号ＨＳＹＮＣの立ち上がりが検出されてから、ゲート出力シフトクロック信号ＧＰＣＫがｏｎとなる固定のタイミング＋固定のタイミングだけ待ってゲート出力ｏｎ/ｏｆｆタイミング信号ＧＲＥＳをローレベル（ｏｆｆ）とする。このような動作によって水平同期信号ＨＳＹＮＣに同期して図９に示すようなゲート出力ｏｎ/ｏｆｆタイミング信号ＧＲＥＳがゲート出力ｏｎ/ｏｆｆタイミング作成回路２３７から出力される。
In addition, the gate output on / off
ここで、図９に示すような、ゲート出力シフトクロック信号ＧＰＣＫ及びゲート出力ｏｎ/ｏｆｆタイミング信号ＧＲＥＳのｏｎ/ｏｆｆタイミングを決定するための各数値は一例であって表示駆動ＬＳＩ２の仕様等によって適宜変更できるものである。
Here, the numerical values for determining the on / off timing of the gate output shift clock signal GPCK and the gate output on / off timing signal GRES as shown in FIG. 9 are examples, and are appropriately determined depending on the specifications of the
以上の図８及び図９に示すようにして作成されるタイミング信号に基づいてゲートブロック２１はゲート外部出力信号Ｇｎを出力する。即ち、ゲートブロック２１は、ゲート出力ｏｎ/ｏｆｆタイミング信号ＧＲＥＳがｏｎとなっている間だけ、対応するゲートライン１ａのゲート外部出力信号Ｇｎをｏｎとする。このとき、対応するゲートライン１ａに接続された表示画素１ｃが選択状態となる。そして、ゲートブロック２１は、水平同期信号ＨＳＹＮＣに同期して入力されるゲート出力シフトクロック信号ＧＰＣＫを受ける毎にｏｎとするゲート外部出力信号Ｇｎを１行ずつシフトさせていく。これにより、選択状態となる表示画素１ｃは１行ずつシフトされ、１水平期間毎に１行ずつの画像表示が行われる。
The gate block 21 outputs the gate external output signal Gn based on the timing signal created as shown in FIGS. That is, the gate block 21 turns on the gate external output signal Gn of the
以上説明したように、第１の実施形態によれば、図５及び図６の処理によって保持部２３５には前回の垂直期間における水平期間のクロック数の最小値が常に保持される。したがって、ゲート出力シフトクロック信号ＧＰＣＫ及びゲート出力ｏｎ/ｏｆｆタイミング信号ＧＲＥＳも常に前回の垂直期間における水平期間のクロック数の最小値に基づいて設定することができるので、１垂直期間内で１水平期間の長さが不定期に変更されるような場合であっても、次の垂直期間ではその変化を考慮した適切な長さのタイミング信号を生成することができる。
As described above, according to the first embodiment, the holding
また、クロック信号ＣＬＫや水平同期信号ＨＳＹＮＣの間引きを行うような特別な駆動モードであっても、それぞれの駆動モードに対して適切な長さのタイミング信号を、保持部２３５に設定された値のみを用いて自動的に作成することができるので、少ないレジスタによって多数の駆動モードに対応することが可能である。
Even in a special drive mode in which the clock signal CLK and the horizontal synchronization signal HSYNC are thinned out, only a value set in the holding
ここで、上述の例では、表示パネル１のゲートライン１ａの駆動に係るタイミング信号の作成手法についてのみ説明しているが、これに限らず、本実施形態の手法は、表示パネル１のソースライン１ｂの駆動に係るタイミング信号（ソース出力ｏｎ/ｏｆｆタイミング信号ＳＴＢ等）の作成や、表示画素１ｃを交流駆動するために必要な対向電極又は表示信号電圧の極性切り替えタイミング信号、図１に示す液晶表示装置を省エネルギーモードで動作させるために必要なタイミング信号等の各種タイミング信号の作成にも応用できる。
Here, in the above-described example, only the generation method of the timing signal related to the driving of the
また、図５及び図６の処理では１垂直期間内での比較を行っているが、２以上の複数の垂直期間内での比較を行うようにしても良い。このように、複数の垂直期間内での水平期間で比較を行うようにすることで、保持部２３５のリフレッシュ回数を減らすることができる。これにより、表示駆動ＬＳＩ２の動作の安定化が期待される。
Further, in the processing of FIGS. 5 and 6, the comparison is performed within one vertical period, but the comparison may be performed within two or more vertical periods. In this way, by performing comparison in horizontal periods within a plurality of vertical periods, the number of refreshes of the holding
さらに、図５及び図６の処理では、１垂直期間内での水平期間の最小値を保持部２３５に保持させるようにしているが、表示駆動ＬＳＩ２の駆動モードによっては、１垂直期間内で２以上の複数番目に相当する値を保持させるようにしても良い。即ち、表示駆動ＬＳＩ２の駆動モードによっては、非表示期間に相当する水平期間においてクロック信号を大きく間引きして駆動する場合があり、このような駆動モードの場合には、最小値を用いて各種のタイミング信号を作成するよりも、２番目に小さい値やより大きい複数番目の値を用いて各種のタイミング信号を作成するほうがより適切な表示を行える場合がある。
Further, in the processing of FIGS. 5 and 6, the minimum value of the horizontal period within one vertical period is held in the holding
［第２の実施形態］
次に、本発明の第２の実施形態について説明する。上述の第１の実施形態における図５及び図６の処理では、１垂直期間毎に保持部２３５のリフレッシュを行うようにしている。これに対し、第２の実施形態は１水平期間毎に保持部２３５のリフレッシュを行う例である。なお、第２の実施形態においては、図４の代入部２３４に水平同期信号ＨＳＹＮＣが入力される点のみが異なる。
[Second Embodiment]
Next, a second embodiment of the present invention will be described. 5 and 6 in the first embodiment described above, the holding
図１０は、本発明の第２の実施形態におけるタイミングジェネレータブロック２３の１水平期間内の処理を示したフローチャートである。
FIG. 10 is a flowchart showing the processing in one horizontal period of the
図１０において、まず、タイミングジェネレータブロック２３に水平同期信号ＨＳＹＮＣが入力されたかが判定される（ステップＳ２１）。ステップＳ２１の判定において、水平同期信号ＨＳＹＮＣが入力されていない場合には、処理がステップＳ２７に移行する。一方、ステップＳ２１の判定において、水平同期信号ＨＳＹＮＣが入力された場合には比較演算部２３２において、カウント部２３１のカウンタ値と記憶部２３３の記憶値とが比較され、カウント部２３１のカウンタ値が記憶部２３３の記憶値よりも小さいかが判定される（ステップＳ２２）。ステップＳ２２の判定において、カウンタ値が記憶値よりも小さい場合には、記憶部２３３の記憶値がカウント部２３１のカウンタ値に更新される（ステップＳ２３）。その後に、代入部２３４により、記憶部２３３の記憶値が保持部２３５に代入される（ステップＳ２４）。そして、処理がステップＳ２６に移行する。一方、ステップＳ２２の判定において、カウンタ値が記憶値以上である場合には、記憶部２３３の記憶値が更新されずにそのまま保持部２３５に代入される（ステップＳ２５）。そして、処理がステップＳ２６に移行する。
In FIG. 10, it is first determined whether or not the horizontal synchronization signal HSYNC is input to the timing generator block 23 (step S21). If it is determined in step S21 that the horizontal synchronization signal HSYNC is not input, the process proceeds to step S27. On the other hand, when the horizontal synchronization signal HSYNC is input in the determination of step S21, the
ステップＳ２４又はステップＳ２５の後、カウント部２３１のカウンタ値がリセットされる（ステップＳ２６）。その後、カウント部２３１にクロック信号ＣＬＫが入力されたかが判定される（ステップＳ２７）。ステップＳ２７の判定において、カウント部２３１にクロック信号ＣＬＫが入力された場合には、カウント部２３１におけるカウント値がカウントアップされる（ステップＳ２８）。その後、処理がステップＳ２１に戻る。一方、ステップＳ２７の判定において、カウント部２３１にクロック信号ＣＬＫが入力されていない場合には、ステップＳ２８の処理がスキップされ、その後、処理がステップＳ２１に戻る。
After step S24 or step S25, the counter value of the
図１０のような処理によって、１水平期間毎に保持部２３５の保持値がリフレッシュされることになる。このような第２の実施形態により、１垂直期間内で水平期間の長さに大きな異なりが生じるような場合でも無駄を最小限にすることができる。また、第２の実施形態は、第１の実施形態とは異なり、垂直同期信号によるカウント部２３１や記憶部２３３のリセットが不要であるので設計が容易となる効果も有している。
By the processing as shown in FIG. 10, the holding value of the holding
ここで、第２の実施形態は２水平期間の間での比較を行っているが、４水平期間内での比較としても良く、より多くの水平期間内での比較をしても良い。 Here, in the second embodiment, the comparison is performed between two horizontal periods. However, the comparison may be performed within four horizontal periods, or may be performed within more horizontal periods.
以上実施形態に基づいて本発明を説明したが、本発明は上述した実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形や応用が可能なことは勿論である。 Although the present invention has been described above based on the embodiments, the present invention is not limited to the above-described embodiments, and various modifications and applications are naturally possible within the scope of the gist of the present invention.
さらに、上記した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適当な組合せにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、上述したような課題を解決でき、上述したような効果が得られる場合には、この構成要件が削除された構成も発明として抽出され得る。 Further, the above-described embodiments include various stages of the invention, and various inventions can be extracted by appropriately combining a plurality of disclosed constituent elements. For example, even if some configuration requirements are deleted from all the configuration requirements shown in the embodiment, the above-described problem can be solved, and this configuration requirement is deleted when the above-described effects can be obtained. The configuration can also be extracted as an invention.
１…表示パネル、２…表示駆動ＬＳＩ、３…フレキシブルプリント基板（ＦＰＣ）、２１…ゲートブロック、２２…ソースブロック、２３…タイミングジェネレータブロック、２３１…カウント部、２３２…比較演算部、２３３…記憶部、２３４…代入部、２３５…保持部、２３６…ゲート出力シフトクロック作成回路、２３７…ゲート出力ｏｎ/ｏｆｆタイミング作成回路、２３８…ソース出力ｏｎ/ｏｆｆタイミング作成回路
DESCRIPTION OF
Claims (8)
クロック信号が入力され、該入力されるクロック信号の数をカウントするカウント部と、
前記カウント部でカウントされたクロック信号の数を記憶する記憶部と、
少なくとも１つの水平同期信号を受ける毎に、前記カウント部でカウントされたクロック信号の数と前記記憶部に記憶されているクロック信号の数とを比較し、該比較の結果に基づいて前記記憶部に記憶されるクロック信号の数を更新する比較演算部と、
少なくとも１つの垂直同期信号を受ける毎に、前記記憶部に記憶されている前記クロック信号の数を保持する保持部と、
前記保持部に保持された前記クロック信号の数に基づいて次の垂直期間において前記表示画素を順次選択状態とするための信号及び前記選択状態とされた表示画素に前記表示信号電圧を印加するための信号を作成するためのタイミング信号を作成する作成部と、
を具備することを特徴とする表示駆動装置。 Display that drives a plurality of display pixels to which a display signal voltage based on display data is applied arranged in a matrix near each intersection of a plurality of scanning lines arranged in a row direction and a plurality of signal lines arranged in a column direction In the drive device,
A clock signal is input, and a count unit that counts the number of input clock signals;
A storage unit for storing the number of clock signals counted by the counting unit;
Each time at least one horizontal synchronization signal is received, the number of clock signals counted by the counting unit is compared with the number of clock signals stored in the storage unit, and the storage unit is based on the comparison result. A comparison operation unit for updating the number of clock signals stored in
A holding unit that holds the number of the clock signals stored in the storage unit every time at least one vertical synchronization signal is received;
A signal for sequentially selecting the display pixels in the next vertical period based on the number of the clock signals held in the holding unit, and for applying the display signal voltage to the display pixels in the selected state A creation unit for creating a timing signal for creating a signal of
A display driving device comprising:
クロック信号が入力され、該入力されるクロック信号の数をカウントするカウント部と、
前記カウント部でカウントされたクロック信号の数を記憶する記憶部と、
少なくとも１つの水平同期信号を受ける毎に、前記カウント部でカウントされたクロック信号の数と前記記憶部に記憶されているクロック信号の数とを比較し、該比較の結果に基づいて前記記憶部に記憶されるクロック信号の数を更新する比較演算部と、
前記記憶部に記憶されている前記クロック信号の数を保持する保持部と、
前記保持部に保持された前記クロック信号の数に基づいて次の水平期間において前記表示画素を順次選択状態とするための信号及び前記選択状態とされた表示画素に前記表示信号電圧を印加するための信号を作成するためのタイミング信号を作成する作成部と、
を具備することを特徴とする表示駆動装置。 Display that drives a plurality of display pixels to which a display signal voltage based on display data is applied arranged in a matrix near each intersection of a plurality of scanning lines arranged in a row direction and a plurality of signal lines arranged in a column direction In the drive device,
A clock signal is input, and a count unit that counts the number of input clock signals;
A storage unit for storing the number of clock signals counted by the counting unit;
Each time at least one horizontal synchronization signal is received, the number of clock signals counted by the counting unit is compared with the number of clock signals stored in the storage unit, and the storage unit is based on the comparison result. A comparison operation unit for updating the number of clock signals stored in
A holding unit for holding the number of the clock signals stored in the storage unit;
A signal for sequentially selecting the display pixels in the next horizontal period based on the number of the clock signals held in the holding unit, and for applying the display signal voltage to the display pixels in the selected state A creation unit for creating a timing signal for creating a signal of
A display driving device comprising:
少なくとも１つの垂直期間内に含まれる各水平期間の長さに相当するクロック信号の数を比較し、
前記比較したクロック信号の数の最小値を保持し、
前記保持した前記クロック信号の数の最小値に基づいて次の垂直期間において前記表示画素を順次選択状態とするための信号及び前記選択状態とされた表示画素に前記表示信号電圧を印加するための信号を作成するためのタイミング信号を作成する、
ことを特徴とする表示駆動方法。 Driving a plurality of display pixels to which a display signal voltage based on display data is applied in the vicinity of the intersections of a plurality of scanning lines arranged in a row direction and a plurality of signal lines arranged in a column direction In the display driving method of
Comparing the number of clock signals corresponding to the length of each horizontal period contained within at least one vertical period;
Holding the minimum number of clock signals compared,
A signal for sequentially selecting the display pixels in a next vertical period based on a minimum value of the number of the held clock signals, and a voltage for applying the display signal voltage to the display pixels in the selected state. Create a timing signal to create the signal,
A display driving method characterized by the above.
１つ前の水平期間の長さに相当するクロック信号の数と現在の水平期間の長さに相当するクロック信号の数とを比較し、
前記比較したクロック信号の数のうちで何れか小さいほうを保持し、
前記保持した前記クロック信号の数に基づいて次の水平期間において前記表示画素を順次選択状態とするための信号及び前記選択状態とされた表示画素に前記表示信号電圧を印加するための信号を作成するためのタイミング信号を作成する、
ことを特徴とする表示駆動方法。 Driving a plurality of display pixels to which a display signal voltage based on display data is applied in the vicinity of the intersections of a plurality of scanning lines arranged in a row direction and a plurality of signal lines arranged in a column direction In the display driving method of
Comparing the number of clock signals corresponding to the length of the previous horizontal period with the number of clock signals corresponding to the length of the current horizontal period;
Keep the smaller of the number of clock signals compared,
Based on the number of the held clock signals, a signal for sequentially selecting the display pixels in a next horizontal period and a signal for applying the display signal voltage to the selected display pixels are generated. Create a timing signal to
A display driving method characterized by the above.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007239824A JP2009069660A (en) | 2007-09-14 | 2007-09-14 | Display drive and display driving method |
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| JP (1) | JP2009069660A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111504222A (en) * | 2015-02-18 | 2020-08-07 | 联邦快递服务公司 | Systems, apparatuses, and methods for quantifying space within a container using removable scanning sensor nodes |
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- 2007-09-14 JP JP2007239824A patent/JP2009069660A/en active Pending
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