JP2009065156A - イメージセンサーの製造方法 - Google Patents
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Abstract
【課題】充てん比を高め、且つ電荷共有現象が発生しないイメージセンサーの製造方法と、フォトダイオードとリードアウト回路の間にフォトチャージの円滑な移動通路を提供することで、暗電流ソースを最小化し、サチュレーション及び感度の低下を防止することができるイメージセンサーの製造方法を提供する。
【解決手段】第１基板１００にリードアウト回路１２０を形成する段階と、前記第１基板１００に前記リードアウト回路１２０と電気的に繋がる電気接合領域１４０を形成する段階と、前記電気接合領域１４０上に配線１５０を形成する段階と、前記配線１５０上にイメージ感知部２１０を形成する段階を含む。
【選択図】図１
【解決手段】第１基板１００にリードアウト回路１２０を形成する段階と、前記第１基板１００に前記リードアウト回路１２０と電気的に繋がる電気接合領域１４０を形成する段階と、前記電気接合領域１４０上に配線１５０を形成する段階と、前記配線１５０上にイメージ感知部２１０を形成する段階を含む。
【選択図】図１
Description
本発明は、イメージセンサーの製造方法に関する。
イメージセンサーは、光学的映像を電気信号に変換させる半導体素子として、ＣＣＤイメージセンサーとＣＭＯＳイメージセンサーに分けられる。
従来の技術では、基板にフォトダイオードはイオン注入方式で基板に形成される。ところが、チップサイズの増加なしにピクセル数の増加を目的にフォトダイオードのサイズがますます減少するにつれて、受光部の面積が縮小し、画像特性が低下する傾向がある。
また、受光部面積が縮小した程度分ほどには積層高さは減少が成せず、エアリーディスクと呼ばれる光の回折現象で、受光部に入射されるフォトンの数も減少する。
これを解決するための代案の一つとして、フォトダイオードを非晶質シリコンで蒸着したり、ウェハ対ウェハの直接接合(Wafer-to-Wafer Bonding)などの方法でリードアウト回路をシリコン基板に形成させて、フォトダイオードをリードアウト回路の上に形成させる試み(以下「３次元イメージセンサー」と称する)がなされている。フォトダイオードとリードアウト回路は配線を通じて繋げられる。
従来技術では、トランスファトランジスタ両端のソース及びドレーンの両方に高濃度のN型不純物がドーピングされているので、電荷共有現象が発生する。電荷共有現象が発生すると、出力画像の感度を低下させて、画像エラーを発生させることもある。
また、従来技術によれば、フォトダイオードとリードアウト回路の間に、フォトチャージ(Photo Charge)が円滑に移動することができないため、暗電流が発生したり、サチュレーション(Saturation)及び感度の低下が発生している。
本発明はこうした課題に鑑みてなされたものであり、電荷共有現象が発生しないイメージセンサーの製造方法を提供することを目的とする。
また、本発明は、フォトダイオードとリードアウト回路の間にフォトチャージの円滑な移動通路を提供することで、暗電流ソースを最小化し、サチュレーション及び感度の低下を防止することができるイメージセンサーの製造方法を提供することを目的とする。
本発明のある態様に係るイメージセンサーの製造方法は、第１基板にリードアウト回路を形成する段階と、前記第１基板に前記リードアウト回路と電気的に繋がる電気接合領域を形成する段階と、前記電気接合領域上に配線を形成する段階と、前記配線上にイメージ感知部(Image Sensing Device)を形成する段階を含む。
また、本発明のある態様に係るイメージセンサーの製造方法は、第１基板に第１トランジスタと第２トランジスタを含むリードアウト回路を形成する段階と、前記第１トランジスタと前記第２トランジスタの間の前記第１基板に前記リードアウト回路と電気的に繋がる電気接合領域を形成する段階と、前記電気接合領域上に配線を形成する段階と、前記配線上にイメージ感知部を形成する段階を含む。
本発明によるイメージセンサーの製造方法によれば、トランスファトランジスタ両端のソース及びドレーンの間に電圧差があるように素子設計をすることにより、フォトチャージの完全なダンピングを可能にする。
また、本発明によれば、フォトダイオードとリードアウト回路の間に電荷連結領域を形成してフォトチャージの円滑な移動通路を提供することで、暗電流ソースを最小化してサチュレーション及び感度の低下を防止することができる。
以下、実施例によるイメージセンサー及びその製造方法を添付された図面を参照して説明する。
（第１実施例）
図１は、第１実施例によるイメージセンサーの断面図である。
図１は、第１実施例によるイメージセンサーの断面図である。
第１実施例によるイメージセンサーは、第１基板１００に形成されたリードアウト回路１２０と、前記第１基板１００に前記リードアウト回路１２０と電気的に繋がって形成された電気接合領域１４０と、前記電気接合領域１４０上に形成された配線１５０と、前記配線１５０上に形成されたイメージ感知部２１０を含む。
前記イメージ感知部２１０は、フォトダイオードであるが、これに限定されず、フォトゲート、フォトダイオードとフォトゲートの結合形態などであってもよい。一方、実施例では、フォトダイオードが結晶型半導体層に形成された例が挙げられているが、これに限定されず、非晶質半導体層に形成されていてもよい。
図１の図面符号の中で説明してない図面符号は、以下の製造方法にて説明する。
以下、図２乃至図７を参照して、第１実施例によるイメージセンサーの製造方法を説明する。
まず、図２のように配線１５０とリードアウト回路１２０が形成された第１基板１００を準備する。例えば、第２導電型第１基板１００に素子分離膜１１０を形成してアクティブ領域を定義して、前記アクティブ領域にトランジスタを含むリードアウト回路１２０を形成する。例えば、リードアウト回路１２０は、トランスファトランジスタ１２１、リセットトランジスタ１２３、ドライブトランジスタ１２５、セレクトトランジスタ１２７を含んで形成することができる。以後、フローティングディフュージョン領域１３１、前記各トランジスタに対するソース及びドレーン領域１３３、１３５、１３７を含むイオン注入領域１３０を形成することができる。また、実施例によれば、ノイズ除去回路(図示していない)を追加して感度を向上させることができる。
前記第１基板１００にリードアウト回路１２０を形成する段階は、前記第１基板１００に電気接合領域１４０を形成する段階及び前記電気接合領域１４０上部に前記配線１５０と繋がる第１導電型連結領域１４７を形成する段階を含む。
例えば、前記電気接合領域１４０は、PNジャンクション１４０であることがあるが、これに限定されない。例えば、前記電気接合領域１４０は、第２導電型ウェル１４１または第２導電型エピ層上に形成された第１導電型イオン注入層１４３、前記第１導電型イオン注入層１４３上に形成された第２導電型イオン注入層１４５を含んでもよい。例えば、前記PNジャンクション１４０は、図２のように、P０１４５/N-１４３/P-１４１ジャンクションであることがあるが、これに限定されない。なお、前記第１基板１００は、第２導電型基板に限定されない。
実施例によれば、トランスファトランジスタ両端のソース及びドレーンの間に電圧差があるように素子設計をして、フォトチャージの完全なダンピングを可能にする。これによって、フォトダイオードで発生したフォトチャージがフローティングディフュージョン領域にダンピングされるため、出力画像の感度を高めることができる。
すなわち、実施例は図２のように、リードアウト回路１２０が形成された第１基板１００に電気接合領域１４０を形成することで、トランスファトランジスタ１２１両端のソース及びドレーンの間に電圧差を生じさせ、フォトチャージの完全なダンピングを可能にする。
以下、実施例のフォトチャージのダンピング構造について具体的に説明する。
実施例において、N+ジャンクションであるフローティングディフュージョン１３１ノードと違い、電気接合領域１４０であるP/N/Pジャンクション１４０は、印加電圧が完全には伝達されず一定の電圧でピンチオフになる。この電圧をピニング電圧（Pinning Voltage)と呼び、ピニング電圧は、P０領域１４５及びN-１４３のドーピング濃度に依存する。
具体的には、フォトダイオード２１０で生成された電子は、PNPジャンクション１４０に移動し、トランスファトランジスタ１２１のオンの時、フローティングディフュージョン１３１ノードに伝達されて電圧に変換される。
P０/N-/P-ジャンクション１４０の最大電圧値は、ピニング電圧になり、フローティングディフュージョン１３１ノードの最大電圧値は、Vdd-Rx１２３のVthになるので、トランスファトランジスタ１２１両端間の電圧差によって電荷共有現象が発生せずに、チップ上部のフォトダイオード２１０で発生した電子がフローティングディフュージョン１３１ノードに完全にダンピングされうる。
すなわち、本実施例において、第１基板１００であるシリコン基板に、N+/PウェルジャンクションではないP０/N-/Pウェルジャンクションを形成させた理由は、４-Tr ＡＰＳ(Active pixel sensor)リセット動作時、P０/N-/PウェルジャンクションのN-１４３に+電圧が印加されて、ＰＯ１４５及びPウェル１４１には接地電圧が印加されるので、一定の電圧以上ではP０/N-/Pウェル二重接合がバイポーラ接合トランジスタ(BJT)構造の場合のようにピンチオフが発生するよう。これをピニング電圧と呼ぶ。したがって、トランスファトランジスタ１２１両端のソース及びドレーン間に電圧差が発生し、トランスファトランジスタのオン/オフの動作時における電荷共有現象を防止することができる。
したがって、従来技術のように、単純にフォトダイオードがN+Jジャンクションに繋がった場合と違い、実施例によればサチュレーション及び感度の低下などの問題を防止することができる。
つぎに、実施例によれば、フォトダイオードとリードアウト回路の間に第１導電型連結領域１４７を形成して、フォトチャージの円滑な移動通路を提供することで、暗電流ソースを最小化して、サチュレーション低下及び感度の低下を防止することができる。
このために、第１実施例は、P０/N-/P-ジャンクション１４０の表面にオーミックコンタクトのための第１導電型連結領域１４７として、n+ドーピング領域を形成することができる。前記N+領域１４７は、前記P０１４５を貫いてN-１４３に接触するように形成することができる。
一方、このような第１導電型連結領域１４７が漏出源(Leakage Source)になることを最小化するために、第１導電型連結領域１４７の幅を最小化することができる。このために、本実施例では、第１メタルコンタクト１５１aをエッチングした後に、プラグイムプラント(Plug Implant)が実行されうるが、これに限定されない。例えば、イオン注入パターン(図示してない)を形成して、これをイオン注入マスクにして第１導電型連結領域１４７を形成することもできる。
すなわち、第１実施例のように、コンタクト形成部にだけ局所的にN+ドーピングをした理由は、暗信号を最小化しながらオーミックコンタクト形成を円滑にさせるためである。従来技術のように、トランスファトランジスタソース部全体をN+ドーピングする場合、基板表面のダングリングボンドによって暗信号が増加することがある。
その次に、前記第１基板１００上に層間絶縁膜１６０を形成して、配線１５０を形成することができる。前記配線１５０は、第１メタルコンタクト１５１a、第１メタル１５１、第２メタル１５２、第３メタル１５３、第４メタルコンタクト１５４aを含むことができるが、これに限定されるのではない。
次に、図３のように第２基板２００上に結晶型半導体層２１０aを形成する。第１実施例は、前記フォトダイオード２１０が結晶型半導体層に形成された例である。これで、第１実施例によれば、イメージ感知部がリードアウト回路の上側に位置する３次元イメージセンサーを採用して、充てん比を高めながらイメージ感知部を結晶型半導体層内に形成することで、イメージ感知部内の欠陥を防止することができる。
例えば、前記第２基板２００上に、エピタキシャルによって結晶型半導体層２１０aを形成する。以後、第２基板２００と結晶型半導体層２１０aの境界領域に水素イオンを注入して水素イオン注入層２０７aを形成する。前記水素イオンの注入は、フォトダイオード２１０形成のためのイオン注入後に行われることもある。
次に、図４のように結晶型半導体層２１０aにイオン注入によってフォトダイオード２１０を形成する。例えば、前記結晶型半導体層２１０a下部に第２導電型伝導層２１６を形成する。例えば、前記結晶型半導体層２１０a下部にマスクなしにブランケットで第２基板２００全面にイオン注入して高濃度のP型伝導層２１６を形成することができる。例えば、前記第２導電型伝導層２１６は、約0.5μｍ未満のジャンクション深さ(junction depth)に形成されうる。
以後、前記第２導電型伝導層２１６上に第１導電型伝導層２１４を形成する。例えば、前記２導電型伝導層２１６の上にマスクなしにブランケットで第２基板２００全面にイオン注入して低濃度のN型伝導層２１４を形成することができる。例えば、前記低濃度の第１導電型伝導層２１４は、約1.0〜2.0μｍのジャンクション深さに形成されうる。
本実施例によれば、前記第１導電型伝導層２１４の厚さが前記第２導電型伝導層２１６の厚さより厚く形成されるため、電荷貯蔵容量(Charge storing capacity)を増加させることができる。すなわち、N-層２１４をより厚く形成して面積を拡張させることで、光電子を含むことができるキャパシティー(capacity)を向上させることができる。
以後、第１実施例は、前記第１導電型伝導層２１４上に高濃度の第１導電型伝導層２１２を形成する段階を更に含んでもよい。例えば、前記高濃度の第１導電型伝導層２１２は、約0.05〜0.2μｍのジャンクション深さに形成されうる。例えば、前記１導電型伝導層２１４の上に、マスクなしにブランケットで第２基板２００全面にイオン注入して、高濃度のN+型伝導層２１２を更に形成することで、オーミックコンタクトに寄与する。
その次に、図５のように、前記フォトダイオード２１０と前記配線１５０が接触するように、前記第１基板１００と前記第２基板２００を結合する。この時、前記第１基板１００と第２基板２００を結合する前に、プラズマによるアクティベーションによって結合される面の表面エネルギーを高めることで、結合を行うことができる。一方、結合力を向上させるために、結合界面に絶縁層、金属層などを介在して結合を行うことができる。
以後、図６のように、第２基板２００に熱処理を通じて、水素イオン注入層２０７aが水素気体層(図示していない)に変わるようにする。以後、水素気体層を基準にフォトダイオード２１０を残して、第２基板２００の一部をブレードなどを利用して取り除いて、フォトダイオード２１０が露出される。
以後、前記フォトダイオード２１０をピクセル別に分離する蝕刻工程を行い、ピクセル間の絶縁層(図示していない)で、ピクセル間の蝕刻された部分を埋めて、ピクセル別に分離することができる。
次に、図７のように上部電極２４０、カラーフィルター(図示していない)などの工程を行うことができる。
（第２実施例）
図８は、第２実施例によるイメージセンサーの断面図として、配線１５０が形成された第１基板についての詳細図である。
図８は、第２実施例によるイメージセンサーの断面図として、配線１５０が形成された第１基板についての詳細図である。
第２実施例によるイメージセンサーは、第１基板１００に形成されたリードアウト回路１２０と、前記第１基板１００に前記リードアウト回路１２０と電気的に繋がって形成された電気接合領域１４０と、前記電気接合領域１４０上に形成された配線１５０と、前記配線１５０上に形成されたイメージ感知部２１０を含む。
第２実施例は、前記第１実施例の技術的な特徴を採用することができる。
例えば、第２実施例によれば、トランスファトランジスタ両端のソース及びドレーンの間に電圧差があるように素子設計することにより、フォトチャージの完全なダンピングを可能にする。
また、実施例によれば、フォトダイオードとリードアウト回路の間に電荷連結領域を形成してフォトチャージの円滑な移動通路を提供することで、暗電流ソースを最小化してサチュレーション及び感度の低下を防止することができる。
一方、第２実施例は第１実施例と違い、電気接合領域１４０の一方の側に第１導電型連結領域１４８が形成された例である。
実施例によれば、P０/N-/P-ジャンクション１４０にオーミックコンタクトのためのN+連結領域１４８が形成されうるが、この時、N+連結領域１４８及びM１Cコンタクト１５１aの形成工程は、漏出源になることがある。なぜなら、P０/N-/P-ジャンクション１４０に逆電圧が印加されたまま動作するので、基板表面に電場が発生することがあるためである。このような電場内部で、コンタクト形成の工程中に発生する結晶欠陷は漏出源になる。
また、N+連結領域１４８をP０/N-/P-ジャンクション１４０表面に形成させる場合、N+/P０ジャンクション１４８/１４５による電場が追加されるので、これもまた漏出源になることがある。
よって、第２実施例は、P０層にドーピングされずに、N+連結領域１４８で構成されたアクティブ領域に第１コンタクトプラグ１５１aを形成して、これをN-ジャンクション１４３と連結させるレイアウトを提示する。
第２実施例によれば、基板表面の電場が発生しなくなるので、これは３次元集積(３-Ｄ Integrated)CISの暗電流減少に寄与しうる。
（第３実施例）
図９は、第３実施例によるイメージセンサーの断面図として、配線１５０が形成された第１基板についての詳細図である。
図９は、第３実施例によるイメージセンサーの断面図として、配線１５０が形成された第１基板についての詳細図である。
第３実施例によるイメージセンサーは、第１基板１００に第１トランジスタ１２１aと第２トランジスタ１２１bを含んで形成されたリードアウト回路１２０と、前記第１基板１００に前記リードアウト回路１２０と電気的に繋がる一方、前記第１トランジスタ１２１aと前記第２トランジスタ１２１bの間に形成された電気接合領域１４０と、前記電気接合領域１４０上に形成された配線１５０と、前記配線１５０上に形成されたイメージ感知部２１０を含む。
第３実施例は、前記第１実施例の技術的な特徴を採用することができる。
例えば、第３実施例によれば、トランスファトランジスタ両端のソース及びドレーンの間に電圧差があるように素子設計することにより、フォトチャージの完全なダンピングを可能にする。
また、本実施例によれば、フォトダイオードとリードアウト回路の間に電荷連結領域を形成してフォトチャージの円滑な移動通路を提供することで、暗電流ソースを最小化してサチュレーション及び感度の低下を防止することができる。
一方、第３実施例で、前記第１基板１００にリードアウト回路１２０を形成する段階をより詳細に説明する。
まず、前記第１基板１００に第１トランジスタ１２１aと第２トランジスタ１２１bを形成する。例えば、前記第１トランジスタ１２１aと第２トランジスタ１２１bは、それぞれ第１トランスファトランジスタ、第２トランスファトランジスタでありうるが、これに限定されない。前記第１トランジスタ１２１aと前記第２トランジスタ１２１bは、同時または順次に形成されうる。
以後、前記第１トランジスタ１２１aと前記第２トランジスタ１２１bの間に電気接合領域１４０を形成する。例えば、前記電気接合領域１４０は、ＰＮジャンクション１４０であるうるが、これに限定されない。
例えば、実施例のPNジャンクション１４０は第２導電型エピまたはウェル１４１上に形成された第１導電型イオン注入層１４３、前記第１導電型イオン注入層１４３上に形成された第２導電型イオン注入層１４５を含みうる。
例えば、前記PNジャンクション１４０は、図２のように、P０１４５/N-１４３/P-１４１ジャンクションであってもよいが、これに限定されない。
以後、前記第２トランジスタ１２１bの一方の側に前記配線１５０と繋がる高濃度の第１導電型連結領域１３１bを形成する。前記高濃度の第１導電型連結領域１３１bは、高濃度のN+イオン注入領域として、第２フローティングディフュージョン領域１３１bの役割を果たしてもよいが、これに限定されない。
実施例のリードアウト回路部は、チップ上部のフォトダイオードで生成された電子を、回路が形成された基板のN+ジャンクション１３１bに移動させるための部分と、N+ジャンクション１３１bの電子をまたN-ジャンクション１４３に移動させることにより、４Tr操作が実現される。
第３実施例で、図９のように、P０/N-/P-ジャンクション１４０とN+ジャンクション１３１bを分離して形成させた理由を以下に説明する。
例えば、P０/N-/P-Epi１４０のP/N/Pジャンクション１４０にN+ドーピング及びコンタクトを形成させると、N+ジャンクション１３１b及びコンタクトエッチングのダメージによって暗電流が発生するので、これを防止するために、コンタクト形成部であるN+ジャンクション１３１bをP/N/Pジャンクション１４０と分離させてある。
すなわち、P/N/Pジャンクション１４０の表面にN+ドーピング及びコンタクトエッチングが行われれば、漏出源になるので、これを防止するために、N+/P-Epiジャンクション１３１bにコンタクトを形成させた。
信号の読出し(Signal Readout)時には、第２トランジスタ１２１bのゲートがオンになるので、チップ上部のフォトダイオード２１０で生成された電子がP０/N-/P-Epiジャンクション１４０部を経て、第１フローティングディフュージョン領域１３１aノードに移動されるので、ＣＤＳ(Correlated Double Sampling)が可能になる。
１００ 第１基板、１１０ 素子分離膜、１２０ リードアウト回路、１２１ トランスファトランジスタ、１２１ａ 第１トランジスタ、１２１ｂ 第２トランジスタ、１２３ リセットトランジスタ、１２５ ドライブトランジスタ、１２７ セレクトトランジスタ、１３０ イオン注入領域、１３１ フローティングディフュージョン領域、１３１ｂ 第１導電型連結領域、１３３、１３５、１３７ソース及びドレーン領域、１４０ 電気接合領域、１４１ 第２導電型ウェル、１４３ 第１導電型イオン注入層、１４５ 第２導電型イオン注入層、１４７、１４８ 第１導電型連結領域、１５０ 配線、１５１ 第１メタル、１５１ａ 第１メタルコンタクト、１５２ 第２メタル、１５３ 第３メタル、１５４ａ 第４メタルコンタクト、１６０ 層間絶縁膜、２００ 第２基板、２０７ａ 水素イオン注入層、２１０ イメージ感知部、２１０ａ 結晶型半導体層、２１２ 高濃度の第１導電型伝導層、２１４ 第１導電型伝導層、２１６ 第２導電型伝導層、２４０ 上部電極
Claims (17)
- 第１基板にリードアウト回路を形成する段階と、
前記第１基板に前記リードアウト回路と電気的に繋がる電気接合領域を形成する段階と、
前記電気接合領域上に配線を形成する段階と、
前記配線上にイメージ感知部を形成する段階を含むことを特徴とするイメージセンサーの製造方法。 - 前記電気接合領域を形成する段階は、前記第１基板に第１導電型イオン注入領域を形成する段階と、
前記第１導電型イオン注入領域上に第２導電型イオン注入領域を形成する段階と、を含むことを特徴とする請求項１に記載のイメージセンサーの製造方法。 - 前記リードアウト回路は、トランジスタ両側のソース及びドレーンの電圧差があることを特徴とする請求項１に記載のイメージセンサーの製造方法。
- 前記トランジスタは、トランスファトランジスタであり、前記トランジスタソースのイオン注入濃度がフローティングディフュージョン領域のイオン注入濃度より低いことを特徴とする請求項３に記載のイメージセンサーの製造方法。
- 前記電気接合領域は、PNジャンクションであることを特徴とする請求項１に記載のイメージセンサーの製造方法。
- 前記電気接合領域は、PNPジャンクションであることを特徴とする請求項５に記載のイメージセンサーの製造方法。
- 前記電気接合領域と前記配線の間に、第１導電型連結領域を形成する段階を更に含むことを特徴とする請求項１に記載のイメージセンサーの製造方法。
- 前記第１導電型連結領域は、前記電気接合領域上部に前記配線と電気的に繋がって形成することを特徴とする請求項７に記載のイメージセンサーの製造方法。
- 前記第１導電型連結領域は、前記電気接合領域の一方の側に前記配線と電気的に繋がって形成することを特徴とする請求項８に記載のイメージセンサーの製造方法。
- 前記イメージ感知部を形成する段階は、第１導電型伝導層と前記第１導電型伝導層上に形成された第２導電型伝導層を含むイメージ感知部を、前記配線上に形成する段階を含み、
前記第１導電型伝導層の厚さが、前記第２導電型伝導層の厚さより厚いことを特徴とする請求項１に記載のイメージセンサーの製造方法。 - 第１基板に第１トランジスタと第２トランジスタを含むリードアウト回路を形成する段階と、
前記第１トランジスタと前記第２トランジスタの間の前記第１基板に、前記リードアウト回路と電気的に繋がる電気接合領域を形成する段階と、
前記電気接合領域上に配線を形成する段階と、
前記配線上にイメージ感知部を形成する段階を含むことを特徴とするイメージセンサーの製造方法。 - 前記第２トランジスタの一方の側に、前記配線と繋がるように第１導電型第２連結領域を形成する段階を更に含むことを特徴とする請求項１１に記載のイメージセンサーの製造方法。
- 前記電気接合領域を形成する段階は、前記第１基板に第１導電型イオン注入領域を形成する段階と、前記第１導電型イオン注入領域上に第２導電型イオン注入領域を形成する段階を含むことを特徴とする請求項１１に記載のイメージセンサーの製造方法。
- 前記リードアウト回路は、トランジスタ両側のソース及びドレーンの電圧差があることを特徴とする請求項１１に記載のイメージセンサーの製造方法。
- 前記第１トランジスタ及び前記第２トランジスタは、第１トランスファトランジスタ、第２トランスファトランジスタであり、前記第１トランスファトランジスタソースのイオン注入濃度が、フローティングディフュージョン領域のイオン注入濃度より低いことを特徴とする請求項１４に記載のイメージセンサーの製造方法。
- 前記電気接合領域は、PNジャンクションであることを特徴とする請求項１１に記載のイメージセンサーの製造方法。
- 前記イメージ感知部を形成する段階は、第１導電型伝導層と前記第１導電型伝導層上に形成された第２導電型伝導層を含むイメージ感知部を前記配線上に形成する段階を含み、前記第１導電型伝導層の厚さが前記第２導電型伝導層の厚さより厚いことを特徴とする請求項１１に記載のイメージセンサーの製造方法。
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