JP2009064989A - 半導体装置およびその製造方法 - Google Patents

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solder
solder bump
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semiconductor device
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Hideki Takehara
秀樹 竹原
Yoshihiro Tomita
佳宏 冨田
Seiji Fujiwara
誠司 藤原
Takahiro Nakano
高宏 中野
Hikari Sano
光 佐野
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Panasonic Corp
Original Assignee
Panasonic Corp
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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Abstract

【課題】はんだめっきバンプで外部接続用電極を形成する半導体装置において、リフロー加熱時にバンプ高さのばらつきに起因する実装基板ランドとの接続不良を抑止し、狭い配列ピッチに対応可能でバンプ高さを自在に調整できる半導体装置を提供する。
【解決手段】半導体基板１上に回路パターンを形成し、その上に絶縁性保護膜５を形成し、絶縁性保護膜５の開口部に回路パターンと接続する下地電極６を形成し、下地電極６上にはんだバンプ２を形成し、はんだバンプ２は絶縁性保護膜５上へ下地電極６よりも伸長した所定厚さの板状をなす。
【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関し、シリコンまたはガリウム砒素基板上に回路パターンを形成し、絶縁膜の開口部上に下地電極を形成するとともに、その上にはんだ突起電極を形成する技術に係るものである。
近年、携帯電話を中心とする移動体通信分野において、通信用半導体装置の小型、薄型化の要望が一段と高まっている。携帯電話の機能向上により通信用半導体装置を搭載するスペースは狭まっており、パッケージングされた半導体装置を基板実装する構成に替えて、突起電極（以下はんだバンプと呼称する）付きのベアチップを直接に基板実装する事例が増加している。さらに、半導体素子を実装した後の半導体装置の高さを０６０３サイズ（長さ０．６ｍｍ×幅０．３ｍｍ×高さ０．３ｍｍ）のチップ型受動部品より薄くする検討も行われている。
このような、高さ０．３ｍｍ以下の半導体装置では、はんだバンプの高さは１００μｍ以下のマイクロバンプとなることが多くなり、ベアチップを使用することでバンプ間ピッチも２００μｍ近くになってバンプが相互に近接している。さらに、実装基板に設ける受けランドも１００μｍ角以下となり、実装基板の受けランドにはんだ印刷することも難しくなっている。
マイクロバンプはその径が小さいためにはんだ量が少なくなり、マイクロバンプのバンプピッチが狭くなることで実装基板の受けランドの面積も小さくなる。このような理由により、マイクロバンプを有するベアチップを基板へ実装する際に、実装基板にフラックス塗布だけを施してベアチップをマウントし、リフローすることではんだ付け実装する場合が多い。
その際に、はんだバンプのバンプ高さにばらつきがあると、はんだ付け不良が発生しやすくなるという問題があった。すなわち、バンプ高さのばらつきに因ってはんだバンプと実装基板の受けランドとが接触していない箇所があると、実装基板の受けランドから浮いた状態のはんだバンプにはリフロー加熱しても熱が十分伝わらず、はんだが溶融せずに特性不良になったり、はんだ形状が歪になって外観不良になることもあった。
図１１は従来の半導体装置（ベアチップ）の構成を示す断面図である。図１１において、半導体装置は４ｍｍ角で、はんだバンプ高さを含む総厚み０．３ｍｍの大きさをなし、基板５１のウエハ表層に接続用パッド５４がチップ周囲に沿って０．２５ｍｍピッチで５６個形成してある。基板５１のウエハ表層には接続用パッド５４の表面が露出するように薄い絶縁性保護膜５５が形成してある。
接続用パッド５４の上には下地電極５６が形成してあり、その上にはんだバンプ５２を形成している。はんだバンプ５２は、組成がＳｎＡｇでバンプ高さが９０μｍであり、下地電極５６の上にめっき工法により形成してある。一般的には下地電極５６を形成した後にめっきレジストを塗り、露光により下地電極部を開口し、電解めっきでＳｎＡｇのはんだバンプ５２を形成する。そして、めっきレジストを除去した後にリフローで加熱して、はんだバンプ５２を球状に加工する。
特許第３５１８１８５号
しかしながら、上述したような半導体装置は、めっき工法ではんだバンプを形成するので、バンプ高さがばらつくという問題があった。めっきレジストが厚いほど出来上がりのバンプ高さのばらつきが大きくなる傾向があり、例えば出来上がりのバンプ高さの目標値が３０μであれば公差は３μｍ程度であるが、目標値が５０μｍでは公差が１０μｍ、目標値が９０μｍでは公差が１５μｍとなり、目標値に伴って公差が大きくなる。
これらの半導体装置を実装基板の受けランドにマウントする際には、はんだバンプが半導体装置を実装基板上で支持し、半導体装置の基板と実装基板との距離は、バンプ高さが高いはんだバンプの箇所において定まり、バンプ高さが低いはんだバンプは実装基板の受けランドに届かずに浮いた状態になる。
この状態は、出来上がりのバンプ高さの目標値が大きくなるほどに、はんだバンプの本数が多いほど起こりやすくなる。バンプ高さ１００μｍ以下のはんだバンプでは、実装基板の受けランドが小さくてはんだ印刷ができないので、上述したようにはんだバンプが浮いた状態でリフロー加熱すると、熱が伝わらないためにはんだが溶融せず、接続不良になったり、はんだバンプの一部だけが溶融してバンプ形状の異常などの不良が発生する課題があった。
本発明は上記課題を解決するものであり、はんだバンプのバンプ高さにばらつきがあっても、基板実装の際のリフロー時にバンプ高さのばらつきを吸収して、安定したはんだ接続の歩留まりを実現できるはんだバンプの構成を有する半導体装置およびその製造方法を提供するものである。
上記課題を解決するために、本発明の半導体装置は、半導体基板上に回路パターンを形成し、前記回路パターン上に絶縁性保護膜を形成し、前記絶縁性保護膜の開口部に前記回路パターンと接続する下地電極を形成し、前記下地電極上にはんだ突起電極を形成してなり、前記はんだ突起電極が前記絶縁性保護膜上へ前記下地電極よりも伸長した所定厚さの板状をなし、前記はんだ突起電極の形成面積が前記下地電極の面積よりも広いことを特徴とする。
また、前記はんだ突起電極は、前記絶縁性保護膜に沿って前記下地電極よりも伸長した領域に、リフロー加熱後の前記はんだ突起電極の高さがリフロー前の前記はんだ突起電極の高さに係る公差以上に増加するのに必要なはんだ量を含むことを特徴とする。
また、前記はんだ突起電極は、その板状の形状において、形成面積をＳｂ、厚さをＨｂ、高さばらつき幅をΔＨｂとし、前記下地電極の面積をＳｍとして、
（Ｓｂ−Ｓｍ）／Ｓｍ ＞ ΔＨｂ／Ｈｂ
を満足することを特徴とする。
また、前記はんだ突起電極は、上面が三角形または四角形または楕円形の板状をなし、かつ前記絶縁性保護膜に沿って少なくとも一方向以上に向けて伸長する形状をなすことを特徴とする。
また、前記はんだ突起電極は、上面が四角形の板状をなし、隣接するはんだ突起電極に対向する方向へは伸長せずに下地電極と同じ幅をなし、前記はんだ突起電極の配列方向と直行する方向へ絶縁性保護膜に沿って伸長する形状をなすことを特徴とする。
また、前記はんだ突起電極は、上面が三角形の板状をなし、２列配置した一方列において隣接するはんだ突起電極の三角形の頂角間に他方列のはんだ突起電極の三角形の頂角が位置する千鳥配置に設けたことを特徴とする。
また、前記はんだ突起電極は、上面が四角形の板状をなし、その表面の前記下地電極上に相当する領域に凹部を有することを特徴とする。
また、前記半導体基板が、シリコンまたはガリウム砒素からなることを特徴とする。
本発明の半導体装置の製造方法は、半導体基板上に回路パターンを形成し、前記回路パターン上に絶縁性保護膜を形成し、前記絶縁性保護膜の開口部に前記回路パターンと接続する下地電極を形成し、前記下地電極上にはんだ突起電極を形成するとともに、前記はんだ突起電極は、リフロー加熱によるはんだ溶融時に前記下地電極上で球状に変形した前記はんだ突起電極の高さがリフロー前の前記はんだ突起電極の高さに係る公差以上に増加するのに必要なはんだ量を前記絶縁性保護膜に沿って前記下地電極よりも伸長する領域に含む所定厚さの板状に形成することを特徴とする。
また、前記下地電極上にはんだ突起電極を形成するのに際し、同一面上で前記下地電極の全てが露出するように第１のレジストを形成し、第１のレジスト上に前記下地電極よりも大きな開口部を有する第２のレジストを形成し、第２のレジストの前記開口部にめっきで前記はんだ突起電極を形成し、その後に第１のレジストおよび第２のレジストを除去して、前記絶縁性保護膜に沿って下地電極よりも伸長した前記はんだ突起電極を形成することを特徴とする。
また、前記下地電極上にはんだ突起電極を形成するのに際し、前記下地電極が露出するように前記下地電極の周辺領域に両性金属蒸着層を形成し、その上に前記下地電極よりも大きな開口部を有するレジストを形成し、レジストの前記開口部にめっきで前記はんだ突起電極を形成し、その後に前記レジストを除去し、さらにアルカリ性薬液で前記両性金属蒸着膜を除去して、前記絶縁性保護膜に沿って下地電極よりも伸長した前記はんだ突起電極を形成することを特徴とする。
以上のように本発明によれば、リフロー加熱後のはんだ突起電極の高さがリフロー前のはんだ突起電極の高さに係る公差よりも増加することで、はんだ突起電極と実装基板の受けランドとが接触してリフロー時のはんだ付け不良を抑止することが可能である。
さらに副次的効果として、リフロー加熱後の半導体装置と実装基板との間の距離が広がるため、フラックス洗浄を行う際には洗浄性が向上し、かつアンダーフィル樹脂での間隙の封止が容易になる。
また、本発明によれば、はんだ突起電極は、隣接するはんだ突起電極に対向する方向へは伸長せずに下地電極と同じ幅をなし、はんだ突起電極の配列方向と直行する方向へ絶縁性保護膜に沿って伸長する形状をなすことで、隣接するはんだ突起電極とのピッチ間隔を広げることなくはんだ量を自由に調整できるので、狭い配列ピッチにおいてリフロー時のはんだ付け不良を抑止することが可能である。
また、本発明によれば、はんだ突起電極は絶縁性保護膜に沿って伸長した領域の大きさを調整することでリフロー加熱後のはんだ突起電極の高さを自由に調整できるので、はんだ溶融時のはんだ突起電極の高さ増加効果によってはんだ付け不良を抑止することが可能である。
また、本発明によれば、はんだ突起電極は、三角形の板状をなして２列配置し、配列ピッチを狭めた千鳥配置に設けるので、はんだ突起電極を一列の直線的に配置する場合に較べてはんだ突起電極の配置間隔を狭めることができ、かつ絶縁性保護膜に沿って伸長した領域の大きさを調整することでリフロー加熱後のはんだ突起電極の高さを自由に調整でき、はんだ溶融時のはんだ突起電極の高さ増加効果によりはんだ付け不良を抑止することが可能である。
また、本発明によれば、はんだ突起電極は表面の凹部を使ってはんだ量の微妙な調整が可能であり、半導体装置の電気的検査を行う際に、先端が球状になったプローブ（触針子）を凹部に差し込むことができ、はんだ突起電極の安定した検査を行うことができる。
以下、本発明の半導体装置およびその製造方法を示す実施の形態を図面を参照しながら説明する。
（実施の形態１）
図１は本実施の形態１の半導体装置（ベアチップ）の構成を示すものであり、(ａ)は半導体装置をなす２ＧＨｚのＷ−ＣＤＭＡ用アンテナスイッチ素子の平面図であり、(ｂ)は断面図である。図２は実装基板へ実装する際の概略説明図である。
このアンテナスイッチ素子の大きさは、縦２ｍｍ、横２ｍｍであり、バンプ高さを含む総厚みは０．３ｍｍである。基板１はＧａＡｓウエハであり、ウエハ表層にアンテナスイッチ回路パターン(図示せず)が形成してある。基板１の厚みは０．２ｍｍであり、８０μｍ径の接続用パッド４が基板１の周囲に沿って２５０μｍピッチで５６個形成してある。接続用パッド４の材質は金であり、この接続用パッド４の表面が露出するように薄い絶縁性保護膜５が基板１のウエハ表層に形成してある。
接続用パッド４の上には、はんだバンプ（はんだ突起電極）２の金属との相互拡散を抑止する目的で下地電極６が形成してあり、この下地電極６の上にはんだバンプ（はんだ突起電極）２を形成している。この下地電極として要求される用件は以下のものである。
１．接続用パッド４の金属と高い密着性を持つこと
２．接続抵抗が小さいこと
３．接続用パッド金属とはんだが接しないようバリアになること
４．はんだに濡れること
５．プローブで触針した接続用パッド上にも形成できること
このため、下地電極６には複数の金属を組み合わせる場合が多い。図１に示すものでは、Ｔｉ（チタン）とＣｕ（銅）の２層の蒸着層を形成している。下地電極６の大きさは、後工程で使われるめっきマスクとの位置ズレ量を勘案して１．２倍前後になることが多く、図１では１００μｍ角である。さらに下地電極６の蒸着層とはんだバンプ２の金属との相互拡散を抑止するために、下地電極６の一部をなすＮｉ（ニッケル）層３をめっきで形成し、その上にＳｎＡｇ組成のはんだバンプ２をめっきで形成している。
はんだバンプ２は、上面が四角形の板状をなして大きさが１５０μｍ角、高さが３０μｍであり、下地電極６を中心として各辺に垂直な４方向へ絶縁性保護膜５の膜面に沿って下地電極６よりも２５μｍ伸長している。はんだバンプ２はめっきで形成するので、その形を自由に設計できる利点があり、例えば三角形、楕円形状にすることも可能である。
図２に示すように、はんだバンプ２を有する半導体装置（ベアチップ）を実装基板７に基板実装する際には、はんだフラックス８を実装基板７の受けランドに予め塗布する。半導体装置は、はんだバンプ２を設けた面を下面にしてはんだフラックス８の上にチップマウンタ等の装置よって載置し、リフロー炉で加熱溶融させる。
はんだバンプ２がバンプ高さ１００μｍ以下でバンプピッチ（配列ピッチ）２５０μｍ以下になると、実装基板の受けランドサイズは１００μｍ角程度になり、通常のはんだ印刷工法では塗布が難しくなるので、前述したように実装基板側にはんだフラックス８だけを塗布しておき、半導体装置に形成したはんだバンプ２を使って接続することが多い。
ところで、前述したように、従来においては、バンプ高さにばらつきがあると、はんだ付け不良が発生しやすくなるという問題があった。つまり、図３（ａ）に示すように、バンプ高さの高いはんだバンプ５２は、実装初期から実装基板５７の受けランドに接触し、図３（ｂ）に示すように、はんだフラックス５８によって活性化されたはんだが実装基板５７の受けランドにぬれ広がってはんだ付けが終了する。その際に、図３（ｃ）に示すように、半導体装置は僅かに実装基板５７の側へ沈みこむが、バンプ高さのばらつきに因って実装基板５７から浮いているはんだバンプ５２は実装基板５７の受けランドには届かないので、はんだ付け不良が起こりやすい。
一方、本実施の形態の半導体装置の場合には、図２(ａ)に示すように、半導体装置を実装基板７の上に載置し、リフロー炉で加熱してはんだ溶融が発生すると、図２(ｂ)に示すように、溶融したはんだが下地電極６上に集まって、はんだバンプ２のバンプ高さが約４０μｍ増加する。
さらに事態が進行すると、実装基板７の受けランドと接触した箇所のはんだバンプ２は溶融して実装基板７の受けランドに広がるため、半導体装置のはんだバンプ２にはバンプ高さが低くなる方向に力が働く。
図２（ｃ）に示すように、実装初期に実装基板７の受けランドと接触していない非接触のバンプ箇所においても、リフロー前のバンプ高さの公差分（例えば±３μｍでは６μｍ、±１０μｍでは２０μｍ、±１５μｍでは３０μｍ）以上にバンプ高さが増加すれば、溶融したはんだバンプ２が実装基板の受けランドと接触する。さらに、はんだバンプ２の溶融時に半導体装置に働く下向きの力の相乗効果もあり、はんだ付け不良を大幅に減らすことができる。なお、本実施の形態では、図１（ａ）に示すように、はんだ形状は四角形であるが、三角形、楕円形でも同様の効果が得られる。
上述したような、はんだバンプ２の溶融により増加するバンプ高さがばらつきの公差幅以上に増加する条件について、図１０を参照して説明する。図１０（ａ）、（ｂ）は、リフロー時にバンプ高さが有効に増加する場合を示した断面図であり、図１０（ｃ）、（ｄ）は、リフロー時にバンプ高さが有効に増加しない一例を示した断面図である。
図１０（ａ）に示すように、リフロー前のはんだバンプ２が下地電極６よりも平面的に広がった形状をなし、バンプ高さが低い場合には、図１０（ｂ）に示すように、リフロー時に溶融したはんだが下地電極６の上に集まる効果が有効に働く。
図１０（ｃ）に示すように、同様のはんだ量において、リフロー前のはんだバンプ２が下地電極６と平面的にほぼ同じ形状をなし、バンプ高さが最初から高い場合には、図１０（ｄ）に示すように、リフロー時に溶融したはんだが下地電極６の上に集まる効果が少なく、逆にリフローによってバンプ高さが低くなる場合さえある。
はんだバンプ２の高さが有効に増加する目安として、下地電極６の幅の大きさよりもはんだバンプ２のバンプ高さが低くない場合には、リフロー前において絶縁性保護膜５に沿って下地電極６よりも外側に伸長する領域をなし、下地電極６からはみ出して存在するはんだ量が少ないので、リフロー時に下地電極６よりも外側から下地電極６の上に集まる効果が得られない。
また、はんだバンプ２のはみ出し面積、つまり下地電極６よりもはみ出す大きさは、はんだバンプ２の形成面積をＳｂ、厚さをＨｂ、高さばらつき幅をΔＨｂとし、下地電極６の面積をＳｍとした場合に、次式の関係を満たすことが必要である。つまり下地電極６よりもバンプ形成面積の方が広く、さらに十分なはみ出し面積が必要である。
（Ｓｂ−Ｓｍ）／Ｓｍ ＞ ΔＨｂ／Ｈｂ
図４は本実施の形態における半導体装置の製造方法の実施例１を示すものである。図４（ａ）に示すように、接続用パッド４を形成した基板１に、接続用パッド４の表面が露出するように薄い絶縁性保護膜５を基板１のウエハ表層に形成する。その後、図４（ｂ）に示すように、接続用パッド４および絶縁性保護膜５の上にＴｉとＣｕからなる下地電極６の蒸着層を形成する。
その後、図４（ｃ）に示すように、第１のめっきレジスト９を所望のＮｉ層と同じ厚みになるように形成し、露光処理をして下地電極６上に開口部を形成し、図４（ｄ）に示すように、開口部にＮｉ層３を第１のめっきレジスト９と同じ厚みに塗り、図４（ｅ）に示すように、第１のめっきレジスト９の上に下地電極６の位置に合わせて下地電極６よりも大きな開口部を有する第２のめっきレジスト１０を形成する。
その後、図４（ｆ）に示すように、めっき工法で開口部内のＮｉ層３の上にＳｎＡｇ系はんだ（はんだバンプ２）を形成する。第１のめっきレジスト９の厚みは１０μｍ、第２のめっきレジスト厚み１０は３０μｍである。
図４（ｇ）に示すように、はんだバンプ形成後に第２のめっきレジスト１０と第１のめっきレジスト９を同時に除去し、図４（ｆ）に示すように、最後に絶縁性保護膜５上の不要領域の下地電極６の金属を除去することで、絶縁性保護膜５の膜面に沿って下地電極６の各辺と垂直な方向へ伸長したはんだバンプ２を形成する。
図５は本実施の形態における半導体装置の製造方法の実施例２を示すものである。図５（ａ）に示すように、接続用パッド４を形成した基板１に、接続用パッド４の表面が露出するように薄い絶縁性保護膜５を基板１のウエハ表層に形成する。その後、図５（ｂ）に示すように、接続用パッド４および絶縁性保護膜５の上にＴｉとＣｕからなる下地電極６の蒸着層を形成する。
その後、図５（ｃ）に示すように、第１のめっきレジスト１１を所望するＮｉ層と同じ厚みになるように形成し、露光処理をして下地電極６上に開口部を形成し、図５（ｄ）に示すように、開口部にＮｉ層３をめっきで第１のめっきレジスト９と同じ厚みに形成する。図５（ｅ）に示すように、第１のめっきレジスト１１を除去し、図５（ｆ）に示すように、不要領域の下地金属６を除去する。
その後、図５（ｇ）に示すように、絶縁性保護膜５およびＮｉ層３を覆って両性金属蒸着層をなすＡＬ薄膜１４を蒸着で形成し、図５（ｈ）に示すように、その上に第２のめっきレジスト１２をＡＬ薄膜１４が覆われる厚みに塗り、露光処理をして下地電極６の位置に下地電極６と同じ大きさの開口部を形成する。
さらに、図６（ａ）に示すように、苛性ソーダ等のアルカリ水溶液(図示せず)でレジスト開口内に露出したＡＬ薄膜１４を除去し、その後に、図６（ｂ）に示すように、第２のめっきレジスト１２を除去する。
次に、図６（ｃ）に示すように、第３のめっきレジスト１３をＡＬ薄膜１４の上に形成するとともに、下地電極６よりも大きな開口部を形成し、図６（ｄ）に示すように、めっきで開口部内にＳｎＡｇ系のはんだバンプ２を形成する。第１のめっきレジスト１１の厚みは１０μｍ、第２のめっきレジスト１２の厚みは１５μｍ、第３のめっきレジスト１３の厚みは３０μｍである。
そして、図６（ｅ）に示すように、はんだバンプ形成後に第３のめっきレジスト１３を除去し、さらに図６（ｆ）に示すように、レジスト１３の下のＡＬ薄膜１４を苛性ソーダ等のアルカリ水溶液（図示せず）で除去して、絶縁性保護膜５の膜面上に沿って下地電極６の各辺と垂直な方向へ伸長したはんだバンプ２を形成する。
（実施の形態２）
図７は本実施の形態２における半導体装置を示し、（ａ）は平面図、（ｂ）は断面図である。図７において、半導体装置をなすアンテナスイッチ素子の大きさは、縦１．６ｍｍ、横１．６ｍｍであり、はんだバンプ高さを含む総厚みは０．３ｍｍである。基板１はＧａＡｓウエハで、ウエハ表層にアンテナスイッチ回路パターン３が形成してある。基板１の厚みは０．２ｍｍで、基板１の周囲に沿って８０μｍ径の接続用パッド４が２００μｍピッチで２４個形成してある。
接続用パッド４は材質が金であり、ウエハ表層には接続用パッド４の表面が露出するように薄い絶縁性保護膜５を形成している。下地電極６の形状ならびに構造は、先の実施の形態１の半導体装置と同様である。はんだバンプ２は上面が四角形の板状をなし、隣接するはんだバンプ２に対向する方向へは伸長せずに下地電極６と同じ１００μｍ幅をなし、はんだバンプ２の配列方向と直行する方向には、下地電極６を中心として絶縁性保護膜５の膜面上に沿って各々６０μｍ伸長しており、大きさが１００μｍ×３００μｍ、高さが３０μｍである。なお、四隅のはんだバンプ２は、基板１の外周に対向する方向へ下地電極６から一方向もしくは二方向に伸長した形状を有する。
この構成においては、隣接するはんだバンプ２に対向する方向には、はんだバンプ２の伸長がないので、リフローのはんだ溶融時にはんだバンプ２の間にショートが起こりにくく、２００μｍ以下の狭い配列ピッチにも対応できる。さらに、はんだ量は先の実施の形態１の半導体装置と同じであるため、実装基板７への実装時のはんだ付け不良を大幅に減らす同様の効果が得られる。
（実施の形態３）
本発明の実施の形態３の半導体装置を図１と図４に基づいて説明する。本実施の形態３の半導体装置は、先の実施の形態１と基本的に同様である。つまり、アンテナスイッチ素子の大きさは、縦２ｍｍ、横２ｍｍであり、はんだバンプ高さを含む総厚みは０．３ｍｍである。基板１はＧａＡｓウエハで、ウエハ表層にアンテナスイッチ回路パターン３が形成してある。
基板１の厚みは０．２ｍｍであり、基板１の周囲に沿って８０μｍ径の接続用パッド４が２５０μｍピッチで５６個形成してある。接続用パッド４は材質が金であり、ウエハ表層には接続用パッド４の表面が露出するように薄い絶縁性保護膜５が形成してある。この接続用パッド４の上に下地電極６をなすＴｉ（チタン）とＣｕ（銅）の２層の蒸着層が形成してあり、その大きさは１００μｍ角である。さらに蒸着層とはんだバンプ２の金属との相互拡散を抑止するために、同じ大きさのＮｉ（ニッケル）層３をめっき形成してあり、その上にＳｎＡｇ組成のはんだバンプ２をめっきで形成している。
本実施の形態３では、はんだバンプ２をめっき工法で形成する利点を用いて、絶縁性保護膜５の上に膜面に沿って伸長したはんだバンプ２の領域の大きさを調整することで、はんだ体積を調整し、リフロー加熱後のバンプ高さを自由に調整することができる。
例えば、はんだバンプ２の上面が四角形の板状で、その大きさが１５０μｍ角、高さが３０μｍの場合に、リフロー後の半球状のバンプ高さは７０μｍに増加する。また同様にリフロー前のバンプが１７５μｍ角、高さ３０μｍの場合、リフロー後の半球状のバンプ高さは１２０μｍまで増加する。このように、下地電極６の大きさに拘束されることなくバンプサイズを設計できる利点があり、同時にリフロー時のはんだ高さの増加効果により、実装基板７への実装時のはんだ付け不良を大幅に減らす同様の効果が得られる。
（実施の形態４）
図８は本発明の実施の形態４における半導体装置を示す平面図である。図８において、半導体装置をなすアンテナスイッチ素子の大きさは縦１．６ｍｍ、横１．６ｍｍであり、はんだバンプ高さを含む総厚みは０．３ｍｍである。基板１はＧａＡｓウエハで、ウエハ表層にアンテナスイッチ回路パターン３が形成してある。
基板１の厚みは０．２ｍｍであり、基板１の周囲に沿って８０μｍ径の接続用パッド４が２００μｍピッチで、かつ互い違いに２列配置してあり、その数は４０個である。接続用パッド４の上に蒸着により下地電極６が形成してあり、その上に下地電極６の蒸着層とはんだバンプ２の金属との相互拡散を抑止するため、Ｎｉ（ニッケル）層３がめっきで形成してあり、その上にＳｎＡｇ組成のはんだバンプ２がめっきで形成してある。
はんだバンプ２は上面が三角形の板状であり、絶縁性保護膜５の膜面に沿って、かつ下地電極６の各辺に垂直な３方向にそれぞれ２５μｍ伸長しており、一辺の大きさは１５０μｍ、高さは３０μｍである。
はんだバンプ２が互い違いに２列配置（いわゆる千鳥配置）されているので、半導体素子内に形成するはんだバンプ数が約１．７倍に増え、入出力端子数を大幅に増やすことが可能である。同時にリフロー時のはんだ高さ増加効果により、実装基板７への実装時のはんだ付け不良を大幅に減らす同様の効果が得られる。
（実施の形態５）
図９は本発明の実施の形態５の半導体装置の平面図である。図９において、半導体装置をなすアンテナスイッチ素子の大きさは、縦２ｍｍ、横２ｍｍであり、はんだバンプ高さを含む総厚みは０．３ｍｍである。基板１はＧａＡｓウエハで、ウエハ表層にアンテナスイッチ回路パターン３が形成してある。
基板１の厚みは０．２ｍｍであり、基板１の周囲に沿って８０μｍ径の接続用パッド４が２５０μｍピッチで５６個形成してある。この上に下地電極６を蒸着で形成し、さらに下地電極６の蒸着層とはんだバンプ２の金属との相互拡散を抑止するために、同じ大きさのＮｉ（ニッケル）層３がめっきで形成してあり、その上にＳｎＡｇ組成のはんだバンプ２がめっきで形成してある。
はんだバンプ２は、上面が四角形の板状であり、絶縁性保護膜５の膜面に沿って下地電極６の各辺と垂直な４方向に２５μｍ伸長しており、大きさは１５０μｍ、高さは３０μｍである。
本実施の形態５では、バンプ表面の下地電極上に相当する領域に８０μｍ径のすり鉢状の凹部１５が形成してあり、表面の凹部１５を使ってはんだ量の微妙な調整が可能である。さらにアンテナスイッチ素子の電気的検査を行う際に、先端が球状になったプローブ（触針子）を凹部１５に差し込むことができ、はんだバンプの安定した検査を行うことができる。同時にリフロー時のはんだ高さ増加効果により、実装基板７への実装時のはんだ付け不良を大幅に減らす同様の効果も得られる。
以上、具体例を参照しながら本発明の実施の形態について説明を行ったが、本発明は上記各実施の形態の具体例に限定されるものではない。
すなわち、はんだ突起電極が絶縁性保護膜に沿って下地電極よりも伸長した板状をなし、リフロー加熱によるはんだ溶融時にはんだ突起電極が下地電極上で球状に変形してそのバンプ高さがリフロー前のはんだ突起電極のバンプ高さに係る公差以上に増加することで、はんだ突起電極と実装基板の受けランドとの接続不良を抑止する機能を有するものであれば、全ての半導体装置またはその製造方法についても本発明の範囲に属する。
本発明の半導体装置およびその製造方法は、リフロー加熱時にバンプ高さのばらつきに起因するはんだ突起電極と実装基板の受けランドとの接続不良を抑止し、狭い配列ピッチに対応可能でバンプ高さを自在に調整できるので、シリコンまたはガリウム砒素基板上にはんだ突起電極で外部接続用電極を形成する半導体装置に有用である。
本発明の実施の形態１における半導体装置の構成を示し、（ａ）は断面図、（ｂ）は平面図 本発明の実施の形態１において半導体装置を実装基板に実装する際の概略説明図 従来の半導体装置を実装基板に実装する際の概略説明図 本発明の実施の形態１における半導体装置の第１の製造方法を示す概略説明図 本発明の実施の形態１における半導体装置の第２の製造方法を示す概略説明図 本発明の実施の形態１における半導体装置の第２の製造方法を示す概略説明図 本発明の実施の形態２における半導体装置の構成を示し、（ａ）は断面図、（ｂ）は平面図 本発明の実施の形態４における半導体装置の構成を示す平面図 本発明の実施の形態５における半導体装置の構成を示す平面図 本発明の実施の形態１における半導体装置と従来の半導体装置との効果の比較を示す断面図 従来の半導体装置の構成を示す断面図
符号の説明
１ 基板（ＧａＡｓウエハ）
２ はんだバンプ
３ Ｎｉ層
４ 接続用パッド（半導体素子内）
５ 絶縁性保護膜
６ 下地電極
７ 実装基板
８ はんだフラックス
９ 第１のめっきレジスト
１０ 第２のめっきレジスト
１１ 第１のめっきレジスト
１２ 第２のめっきレジスト
１３ 第３のめっきレジスト
１４ ＡＬ薄膜
１５ 凹状の穴

Claims (11)

  1. 半導体基板上に回路パターンを形成し、前記回路パターン上に絶縁性保護膜を形成し、前記絶縁性保護膜の開口部に前記回路パターンと接続する下地電極を形成し、前記下地電極上にはんだ突起電極を形成してなり、前記はんだ突起電極が前記絶縁性保護膜上へ前記下地電極よりも伸長した所定厚さの板状をなし、前記はんだ突起電極の形成面積が前記下地電極の面積よりも広いことを特徴とする半導体装置。
  2. 前記はんだ突起電極は、前記絶縁性保護膜に沿って前記下地電極よりも伸長した領域に、リフロー加熱後の前記はんだ突起電極の高さがリフロー前の前記はんだ突起電極の高さに係る公差以上に増加するのに必要なはんだ量を含むことを特徴とする請求項１記載の半導体装置。
  3. 前記はんだ突起電極は、その板状の形状において、形成面積をＳｂ、厚さをＨｂ、高さばらつき幅をΔＨｂとし、前記下地電極の面積をＳｍとして、
    （Ｓｂ−Ｓｍ）／Ｓｍ ＞ ΔＨｂ／Ｈｂ
    を満足することを特徴とする請求項１記載の半導体装置。
  4. 前記はんだ突起電極は、上面が三角形または四角形または楕円形の板状をなし、かつ前記絶縁性保護膜に沿って少なくとも一方向以上に向けて伸長する形状をなすことを特徴とする請求項１記載の半導体装置。
  5. 前記はんだ突起電極は、上面が四角形の板状をなし、隣接するはんだ突起電極に対向する方向へは伸長せずに下地電極と同じ幅をなし、前記はんだ突起電極の配列方向と直行する方向へ絶縁性保護膜に沿って伸長する形状をなすことを特徴とする請求項１記載の半導体装置。
  6. 前記はんだ突起電極は、上面が三角形の板状をなし、２列配置した一方列において隣接するはんだ突起電極の三角形の頂角間に他方列のはんだ突起電極の三角形の頂角が位置する千鳥配置に設けたことを特徴とする請求項１記載の半導体装置。
  7. 前記はんだ突起電極は、上面が四角形の板状をなし、その表面の前記下地電極上に相当する領域に凹部を有することを特徴とする請求項１記載の半導体装置。
  8. 前記半導体基板が、シリコンまたはガリウム砒素からなることを特徴とする請求項１記載の半導体装置。
  9. 半導体基板上に回路パターンを形成し、前記回路パターン上に絶縁性保護膜を形成し、前記絶縁性保護膜の開口部に前記回路パターンと接続する下地電極を形成し、前記下地電極上にはんだ突起電極を形成するとともに、前記はんだ突起電極は、リフロー加熱によるはんだ溶融時に前記下地電極上で球状に変形した前記はんだ突起電極の高さがリフロー前の前記はんだ突起電極の高さに係る公差以上に増加するのに必要なはんだ量を前記絶縁性保護膜に沿って前記下地電極よりも伸長する領域に含む所定厚さの板状に形成することを特徴とする半導体装置の製造方法。
  10. 前記下地電極上にはんだ突起電極を形成するのに際し、同一面上で前記下地電極の全てが露出するように第１のレジストを形成し、第１のレジスト上に前記下地電極よりも大きな開口部を有する第２のレジストを形成し、第２のレジストの前記開口部にめっきで前記はんだ突起電極を形成し、その後に第１のレジストおよび第２のレジストを除去して、前記絶縁性保護膜に沿って下地電極よりも伸長した前記はんだ突起電極を形成することを特徴とする請求項９記載の半導体装置の製造方法。
  11. 前記下地電極上にはんだ突起電極を形成するのに際し、前記下地電極が露出するように前記下地電極の周辺領域に両性金属蒸着層を形成し、その上に前記下地電極よりも大きな開口部を有するレジストを形成し、レジストの前記開口部にめっきで前記はんだ突起電極を形成し、その後に前記レジストを除去し、さらにアルカリ性薬液で前記両性金属蒸着膜を除去して、前記絶縁性保護膜に沿って下地電極よりも伸長した前記はんだ突起電極を形成することを特徴とする請求項９記載の半導体装置の製造方法。
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