JP2009054246A - Semiconductor storage device - Google Patents
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Abstract
Description
この発明は、半導体記憶装置に関する。例えば、多値ＮＡＮＤ型フラッシュメモリのベリファイ動作に関する。 The present invention relates to a semiconductor memory device. For example, it relates to a verify operation of a multi-level NAND flash memory.
従来、不揮発性の半導体メモリとしてＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリでは、データの書き込み動作において、メモリセルの閾値電圧が所定のレベルまで達しているかを確認するためのベリファイ動作が行われる。この際、ベリファイすべきデータの各ビットをラッチ回路に保持させ、このラッチ回路から読み出したデータと、メモリセルから読み出したデータとを比較することによって、ベリファイ動作を行う手法が提案されている（例えば特許文献１参照）。 Conventionally, a NAND flash memory is known as a nonvolatile semiconductor memory. In the NAND flash memory, a verify operation for confirming whether the threshold voltage of the memory cell has reached a predetermined level is performed in the data write operation. At this time, a method has been proposed in which each bit of data to be verified is held in a latch circuit, and the verify operation is performed by comparing the data read from the latch circuit with the data read from the memory cell ( For example, see Patent Document 1).
この手法では、ベリファイすべきデータがグレイコード（Gray code）で記述される。これは、ＮＡＮＤ型フラッシュメモリと外部との間で行われるデータの授受が、グレイコードを用いて行われるためである。 In this method, data to be verified is described in a Gray code. This is because the data exchange between the NAND flash memory and the outside is performed using the Gray code.
しかし、上記手法であると、ベリファイすべきデータの全ビットをラッチ回路から読み出す必要がある。従って、ベリファイ動作に長時間を要し、更にはベリファイすべきデータ毎に、ベリファイに要する時間が異なるという問題があった。
この発明は、ベリファイ動作を高速化出来る半導体記憶装置を提供する。 The present invention provides a semiconductor memory device capable of speeding up a verify operation.
この発明の一態様に係る半導体記憶装置は、電荷蓄積層と制御ゲートとを含む積層ゲートを備え、閾値電圧に応じて“０”データ〜“２ｎ−１”データのｎビット（ｎは２以上の自然数）データを保持可能なメモリセルトランジスタと、ベリファイ動作時において、前記メモリセルトランジスタから読み出された前記データを増幅するセンスアンプと、プログラム動作時及び前記ベリファイ動作時において、前記メモリセルトランジスタにプログラムすべきプログラムデータにおける１〜ｎビット目の値をそれぞれ保持する第１乃至第ｎラッチ回路と、前記ベリファイ動作時において、前記第１乃至第ｎラッチ回路のうちの少なくともいずれかから転送された前記値と、前記メモリセルトランジスタで増幅された前記データとの論理演算を行う演算器とを具備し、“ｉ”データ（ｉは“１”〜“２ｎ−１”のいずれか）をベリファイする際には、前記第１乃至第ｎラッチ回路のうちで、前記“ｉ”データをプログラムする際に保持する前記値が有効データとなるものから、前記演算器に対して前記値が転送され、前記第１乃至第ｎラッチ回路のうち、“ｊ”データ（ｊは“０”〜“２ｎ−２”のいずれか）がプログラムされる際に前記有効データを保持するものの組み合わせは、前記“ｊ”データよりも前記閾値電圧の高いデータがプログラムされる全ての場合における前記組み合わせと異なる。 A semiconductor memory device according to one embodiment of the present invention includes a stacked gate including a charge storage layer and a control gate, and n bits of “0” data to “2 n −1” data (n is 2) depending on a threshold voltage. The above natural number) memory cell transistor capable of holding data, a sense amplifier that amplifies the data read from the memory cell transistor during a verify operation, and the memory cell during a program operation and the verify operation Transfer from at least one of the first to nth latch circuits that respectively hold the values of the 1st to nth bits in the program data to be programmed in the transistors, and the first to nth latch circuits during the verify operation. A logical operation of the obtained value and the data amplified by the memory cell transistor ; And a Cormorant calculator, "i" data when verifying the (i is "1" ~ either "2 n -1") are among the first to n latch circuits, said " Since the value held when i ”data is programmed becomes effective data, the value is transferred to the arithmetic unit, and among the first to nth latch circuits,“ j ”data (j is “0” to “2 n −2”) are all programmed when data having a threshold voltage higher than that of “j” data is programmed. Different from the above combination.
本発明によれば、ベリファイ動作を高速化出来る半導体記憶装置を提供出来る。 According to the present invention, it is possible to provide a semiconductor memory device capable of speeding up a verify operation.
以下、この発明の実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。 Embodiments of the present invention will be described below with reference to the drawings. In the description, common parts are denoted by common reference symbols throughout the drawings.
［第１の実施形態］
この発明の第１の実施形態に係る半導体記憶装置について図１を用いて説明する。図１は、本実施形態に係る８値（8-levels）ＮＡＮＤ型フラッシュメモリのブロック図である。図示するようにＮＡＮＤ型フラッシュメモリ１は、メモリセルアレイ２、ロウデコーダ３、ソース線ドライバ４、ページバッファ５、ベリファイ回路６、制御回路７、電圧発生回路８、及び入出力バッファ９を備えている。
[First Embodiment]
A semiconductor memory device according to a first embodiment of the present invention will be described with reference to FIG. FIG. 1 is a block diagram of an 8-level NAND flash memory according to this embodiment. As shown in the figure, the
メモリセルアレイ２は、複数のメモリセルトランジスタを備えている。各メモリセルトランジスタのゲートはワード線に接続され、ドレインはビット線に電気的に接続され、ソースはソース線に電気的に接続されている。ロウデコーダ３は、メモリセルアレイ２のロウ方向を選択する。すなわち、ワード線を選択する。ソース線ドライバ４は、ソース線に電圧を印加する。ページバッファ５は、データの読み出し時においてはメモリセルトランジスタから読み出したデータをセンス・増幅し、書き込み時においては書き込みデータを保持する。ベリファイ回路６は、データの書き込み時においてベリファイを行う。メモリセルアレイ２、ロウデコーダ３、ページバッファ５、及びベリファイ回路６の詳細については後述する。
The
入出力バッファ９は、外部からコマンド、アドレス、及び書き込みデータを受け取り、またメモリセルアレイから読み出した読み出しデータを外部へ出力する。
The input /
制御回路７は、ベリファイ回路６及び電圧発生回路８の動作を制御する。制御回路７は、書き込み時には書き込みシーケンスを実行し、電圧発生回路８に電圧の発生を命令すると共に、ベリファイ回路６の動作を制御する。また、入出力バッファ９で受信した書き込みデータをベリファイ回路６へ転送する。
The
電圧発生回路８は、制御回路７の命令に従って電圧を発生する。電圧発生回路８で発生された電圧は、ロウデコーダ３、ソース線ドライバ４、及びページバッファ５等に与えられる。
The
次に図２を用いてメモリセルアレイ２、ロウデコーダ３、ページバッファ５、及びベリファイ回路６の詳細について説明する。図２は、メモリセルアレイ２、ロウデコーダ３、ページバッファ５、及びベリファイ回路６の詳細を示すブロック図である。
Next, details of the
まずメモリセルアレイ２について説明する。図示するようにメモリセルアレイ２は、複数のＮＡＮＤセルを有している。図２では１行のＮＡＮＤセルのみを示している。以下、説明の簡単化のため、ＮＡＮＤセルが１行の場合を例に説明を行う。ＮＡＮＤセルの各々は、３２個のメモリセルトランジスタＭＴ０〜ＭＴ３１と、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。以下では、説明の簡潔化のために、メモリセルトランジスタＭＴ０〜ＭＴ３１を区別しない場合には、単にメモリセルトランジスタＭＴと呼ぶことがある。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば浮遊ゲート）と、電荷蓄積層上にゲート間絶縁膜を介在して形成された制御ゲートとを有する積層ゲート構造を備えている。なお、メモリセルトランジスタＭＴの個数は３２個に限られず、８個や１６個であってもよく、その数は限定されるものではない。メモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルトランジスタＭＴの一端側のドレインは選択トランジスタＳＴ１のソースに接続され、他端側のソースは選択トランジスタＳＴ２のドレインに接続されている。
First, the
同一行にあるメモリセルトランジスタＭＴの制御ゲートはワード線ＷＬ０〜ＷＬ３１のいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタＳＴ１、ＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに共通接続されている。また、メモリセルアレイにおいて同一列にある選択トランジスタＳＴ１のドレインはビット線ＢＬ０〜ＢＬｍ（ｍは自然数）のいずれかに共通接続される。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。なお、選択トランジスタＳＴ１、ＳＴ２は必ずしも両方必要ではなく、ＮＡＮＤセルを選択出来るのであればいずれか一方のみが設けられていても良い。 The control gates of the memory cell transistors MT in the same row are commonly connected to one of the word lines WL0 to WL31, and the gates of the selection transistors ST1 and ST2 of the memory cells in the same row are common to the select gate lines SGD and SGS, respectively. It is connected. Further, the drains of the select transistors ST1 in the same column in the memory cell array are commonly connected to any one of bit lines BL0 to BLm (m is a natural number). The sources of the selection transistors ST2 are commonly connected to the source line SL. Note that both the selection transistors ST1 and ST2 are not necessarily required, and only one of them may be provided as long as a NAND cell can be selected.
上記構成のメモリセルアレイ２において、同一のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴには、一括してデータが書き込まれる。このデータが書き込まれる単位を「ページ」と呼ぶ。本実施形態では、同一のワード線に接続された（ｍ＋１）個のメモリセルトランジスタＭＴに対して、一括してデータが書き込まれるものと仮定する。また、データの読み出しも書き込みと同じ単位により行われるものとする。
In the
上記メモリセルアレイ２内におけるメモリセルトランジスタＭＴの閾値分布について図３を用いて説明する。図３は、横軸に閾値電圧Ｖthをとり、縦軸にメモリセルトランジスタＭＴの存在確率を示したグラフである。
The threshold distribution of the memory cell transistors MT in the
図示するように、各々のメモリセルトランジスタＭＴは８種のデータ（３ビットデータ）を保持出来る。すなわちメモリセルトランジスタＭＴは、閾値電圧Ｖthの低い順に“０”、“１”、“２”、“３”、…“７”の８種のデータを保持出来る。 As shown in the figure, each memory cell transistor MT can hold 8 types of data (3-bit data). That is, the memory cell transistor MT can hold eight types of data of “0”, “1”, “2”, “3”,... “7” in order from the lowest threshold voltage Vth.
メモリセルトランジスタＭＴにおける“０”データの閾値電圧Ｖth０は、Ｖth０＜Ｖ０１である。“１”データの閾値電圧Ｖth１は、Ｖ０１＜Ｖth１＜Ｖ１２である。“２”データの閾値電圧Ｖth２は、Ｖ１２＜Ｖth２＜Ｖ２３である。“３”データの閾値電圧Ｖth３は、Ｖ２３＜Ｖth３＜Ｖ３４である。“４”データの閾値電圧Ｖth４は、Ｖ３４＜Ｖth４＜Ｖ４５である。“５”データの閾値電圧Ｖth５は、Ｖ４５＜Ｖth５＜Ｖ５６である。“６”データの閾値電圧Ｖth６は、Ｖ５６＜Ｖth６＜Ｖ６７である。“７”データの閾値電圧Ｖth７は、Ｖ６７＜Ｖth７である。このようにメモリセルトランジスタＭＴは、閾値電圧に応じて“０”データ〜“７”データの３ビットデータを保持可能とされている。 The threshold voltage Vth0 of “0” data in the memory cell transistor MT is Vth0 <V01. The threshold voltage Vth1 of “1” data is V01 <Vth1 <V12. The threshold voltage Vth2 of “2” data is V12 <Vth2 <V23. The threshold voltage Vth3 of “3” data is V23 <Vth3 <V34. The threshold voltage Vth4 of the “4” data is V34 <Vth4 <V45. The threshold voltage Vth5 of “5” data is V45 <Vth5 <V56. The threshold voltage Vth6 of “6” data is V56 <Vth6 <V67. The threshold voltage Vth7 of the “7” data is V67 <Vth7. As described above, the memory cell transistor MT can hold 3-bit data of “0” data to “7” data according to the threshold voltage.
図２に戻って説明を続ける。ロウデコーダ３は、入出力バッファ９から与えられるロウアドレス信号ＲＡに基づいてワード線ＷＬ０〜ＷＬ３１のいずれか、及びセレクトゲート線ＳＧＤ、ＳＧＳを選択する。そして、選択したワード線ＷＬ及びセレクトゲート線ＳＧＤ、ＳＧＳに電圧を供給する。更にロウデコーダ３は、メモリセルが形成されている半導体基板に電圧を与える。これらの電圧は、電圧発生回路８によって与えられる。
Returning to FIG. 2, the description will be continued. The
次にページバッファ５について説明する。ページバッファ５は、ビット線ＢＬ０〜ＢＬｍ毎に設けられたセンスアンプ１０−０〜１０−ｍを備えている。メモリセルアレイ２からデータを読み出す際には、センスアンプ１０−０〜１０−ｍはそれぞれ、ビット線ＢＬ０〜ＢＬ−ｍに読み出されたデータをセンスして増幅する。またデータを書き込む際には、センスアンプ１０−０〜１０−ｍは、各ビット線ＢＬ０〜ＢＬｍに接続されたメモリセルトランジスタＭＴへの書き込みデータをそれぞれ保持する。以下、センスアンプ１０−０〜１０−ｍを区別しない場合には、単にセンスアンプ１０と呼ぶ。
Next, the
ベリファイ回路６は、ビット線ＢＬ０〜ＢＬｍ毎、すなわちセンスアンプ１０−０〜１０−ｍ毎に設けられた演算回路２０−０〜２０−ｍを備えている。演算回路２０−０〜２０−ｍの各々は、演算器２１−０〜２１−ｍ、第１ラッチ回路２２−０〜２２−ｍ、第２ラッチ回路２３−０〜２３−ｍ、第３ラッチ回路２４−０〜２４−ｍ、及びＭＯＳトランジスタ２５−０〜２５−ｍをそれぞれ備えている。以下、演算回路２０−０〜２０−ｍを単に演算回路２０、演算器２１−０〜２１−ｍを単に演算器２１、第１ラッチ回路２２−０〜２２−ｍを単に第１ラッチ回路２２、第２ラッチ回路２３−０〜２３−ｍを単に第２ラッチ回路２３、第３ラッチ回路２４−０〜２４−ｍを単に第３ラッチ回路２４、及びＭＯＳトランジスタ２５−０〜２５−ｍを単にＭＯＳトランジスタ２５と呼ぶことがある。
The verify
第１〜第３ラッチ回路２２〜２４の各々は、データの書き込みの際に、対応するビット線ＢＬに接続されたメモリセルトランジスタＭＴに書き込むべき３ビットデータの各ビットを保持する。すなわち、第１〜第３ラッチ回路２２−０、２３−０、２４−０には、ビット線ＢＬ０に接続されたメモリセルトランジスタＭＴに書き込むべき３ビットデータの各ビットが保持される。また第１〜第３ラッチ回路２２−ｍ、２３−ｍ、２４−ｍには、ビット線ＢＬｍに接続されたメモリセルトランジスタＭＴに書き込むべき３ビットデータの各ビットが保持される。
Each of the first to
演算器２０は、初期値として“１”データを保持し、この初期値と、対応するセンスアンプ１０内のデータと、対応する第１〜第３ラッチ回路２２〜２４内のデータとのＡＮＤ演算を行う。すなわち、演算器２０−０は、初期値と、センスアンプ１０−０内のデータと、第１〜第３ラッチ回路２２−０、２３−０、２４−０内のデータとのＡＮＤ演算を行う。また演算器２０−ｍは、初期値と、センスアンプ１０−ｍ内のデータと、第１〜第３ラッチ回路２２−ｍ、２３−ｍ、２４−ｍ内のデータとのＡＮＤ演算を行う。
The
ＭＯＳトランジスタ２５は、ゲートに信号ＴＤが入力され、第２ラッチ回路２３に与えられたデータを、第１ラッチ回路２２及び第３ラッチ回路２４へと転送する。ベリファイ回路６の動作の詳細については後述する。
In the
次に、上記構成のＮＡＮＤ型フラッシュメモリの動作について説明する。
［データの書き込み動作］
図４を用いて、本実施形態に係るＮＡＮＤ型フラッシュメモリにおけるデータの書き込み動作について説明する。データの書き込み動作は、大まかにはプログラム動作とベリファイ動作との繰り返しである。プログラム動作とは、書き込みデータに応じてメモリセルトランジスタＭＴへの電荷の注入／非注入を行って、メモリセルトランジスタＭＴの閾値電圧を所望の値に設定する動作である。また、ベリファイ動作はプログラム動作の後に行われ、メモリセルトランジスタＭＴからデータを読み出して当該メモリセルトランジスタＭＴの閾値電圧が所望の範囲内にあるか否かを確かめる動作である。図４は、本実施形態に係るＮＡＮＤ型フラッシュメモリにおける書き込み動作のフローチャートである。
Next, the operation of the NAND flash memory having the above configuration will be described.
[Data write operation]
A data write operation in the NAND flash memory according to the present embodiment will be described with reference to FIG. The data write operation is roughly a repetition of a program operation and a verify operation. The program operation is an operation of setting the threshold voltage of the memory cell transistor MT to a desired value by injecting / non-injecting charge into the memory cell transistor MT according to the write data. The verify operation is performed after the program operation, and is an operation for reading data from the memory cell transistor MT and confirming whether or not the threshold voltage of the memory cell transistor MT is within a desired range. FIG. 4 is a flowchart of the write operation in the NAND flash memory according to the present embodiment.
図示するように、まずＮＡＮＤフラッシュメモリ１に、書き込みコマンド、アドレス、及び書き込みデータ（３ビットデータ）が入力される（ステップＳ１０）。ＮＡＮＤ型フラッシュメモリ１では、これらの信号を入出力バッファ９で受け取る。そして入出力バッファ９は、ロウアドレスＲＡをロウデコーダ３へ転送し、書き込みコマンド及び書き込みデータを制御回路７へ転送する。なお、外部から与えられる書き込みデータは、グレイコード（Gray code）として与えられる。
As shown in the figure, first, a write command, an address, and write data (3-bit data) are input to the NAND flash memory 1 (step S10). In the
次に制御回路７は、書き込みデータをベリファイ回路６へ転送し、３ビットデータ（グレイコード）の各ビットを第１〜第３ラッチ回路２２−０〜２４−０へセットする（ステップＳ１１）。なお、書き込みデータは入出力バッファ９からベリファイ回路６へ直接転送されても良い。書き込みデータの転送方法について、以下説明する。なお、ビット線ＢＬ０〜ＢＬｍの各々に接続されたメモリセルトランジスタＭＴへの書き込みデータ（グレイコード）の下位ビットをそれぞれＢlow−０〜Ｂlow−ｍ、中位ビットをそれぞれＢmid−０〜Ｂmid−ｍ、上位ビットをそれぞれＢup−０〜Ｂup−ｍとする。
Next, the
制御回路７はまず、例えば下位ビットＢlow−０〜Ｂlow−ｍからなる（ｍ＋１）ビットデータをベリファイ回路６へ転送し、これらのデータをそれぞれ第２ラッチ回路２３−０〜２３−ｍへ格納する。この際、制御回路７は信号ＴＤ＝“Ｈ”レベルとして、ＭＯＳトランジスタ２５−０〜２５−ｍをオン状態とする。これにより、第２ラッチ回路２３−０〜２３−ｍ内のＢlow−０〜Ｂlow−ｍは、第１ラッチ回路２２−０〜２２−ｍへそれぞれ転送される。
First, the
次に制御回路７は、中位ビットＢmid−０〜Ｂmid−ｍをそれぞれ第２ラッチ回路２３−０〜２３−ｍへ格納する。そして第２ラッチ回路２３−０〜２３−ｍ内のＢmid−０〜Ｂmid−ｍは、第３ラッチ回路２４−０〜２４−ｍへそれぞれ転送される。最後に制御回路７は、上位ビットＢup−０〜Ｂup−ｍを第２ラッチ回路２３−０〜２３−ｍへそれぞれ転送する。以上により、グレイコードである書き込みデータがベリファイ回路６にセットされる。
Next, the
ステップＳ１１の後、制御回路７はベリファイ回路６の演算回路２０−１〜２０−ｍの各々に保持される書き込みデータを、グレイコードからバイナリコードへと変換する（ステップＳ１２）。すなわち、第１〜第３ラッチ回路の各々に保持されるデータを組み合わせて得られる３ビットのコードが、書き込みデータ“０”〜“７”の順に昇順または降順の値となるように変換する。本実施形態では、第１ラッチ回路２２に保持されるビットを下位ビット、第２ラッチ回路２３に保持されるビットを中位ビット、第３ラッチ回路に保持されるビットを上位ビットとした場合に、これらによって得られる３ビットのコードが書き込みデータ“０”〜“７”の順に降順となるように変換される。
After step S11, the
制御回路７によって得られるバイナリコードを図５に示す。図５は、書き込みデータと、第１〜第３ラッチ回路２２〜２４に保持されるデータとの関係を示す表である。第１ラッチ回路２２に保持されるビットを“ｂ１”、第２ラッチ回路２３に保持されるビットを“ｂ２”、第３ラッチ回路２４に保持されるビットを“ｂ３”とすると、得られるコードは（ｂ３、ｂ２、ｂ１）である。書き込みデータが“０”であった場合には、ｂ１＝“１”、ｂ２＝“１”、ｂ３＝“１”とされ、得られるコードは（１１１）である。また書き込みデータが“１”であった場合には、得られるコードは（１１０）である。以下、書き込みデータが“２”〜“７”の場合には、得られるコードは（１０１）〜（０００）となる。このように、制御回路７はラッチ回路２２〜２４の保持するデータの組み合わせを、グレイコードから図５に示すようなバイナリコードに変換する。
A binary code obtained by the
また、制御回路７はプログラム回数ｉをカウントする。最初はｉ＝１とされる（ステップＳ１３）。そして制御回路７の命令に応答して、電圧発生回路８がプログラム電圧Ｖpgm−ｉを生成して、ロウデコーダ３へ供給する（ステップＳ１４）。
In addition, the
そしてプログラム動作が行われる（ステップＳ１５）。すなわち、ロウデコーダ３がロウアドレスＲＡに対応するワード線ＷＬを選択して、選択したワード線ＷＬに対してプログラム電圧Ｖpgm−ｉを印加する。また、各演算回路２０−０〜２０−ｍは、それぞれの第１〜第３ラッチ回路２２〜２４にセットされた値に応じて、プログラムデータをページバッファ５（センスアンプ１０−０〜１０−ｍ）にセットする。プログラムデータは、演算器２１におけるＡＮＤ演算結果である。つまり、第１〜第３ラッチ回路２２〜２３の少なくともいずれかが保持するデータが“０”であると、演算器２１におけるＡＮＤ演算結果は“０”となる。他方、第１〜第３ラッチ回路２２〜２３の全ての保持するデータが“１”であれば、ＡＮＤ演算結果は“１”となる。この演算結果が、ページバッファ５のセンスアンプ１０にプログラムデータとして転送される。
Then, a program operation is performed (step S15). That is, the
プログラムデータが“０”である場合には、センスアンプ１０は対応するビット線ＢＬに０Ｖを与える。すると、メモリセルトランジスタＭＴの電荷蓄積層に電荷が注入され、当該メモリセルトランジスタＭＴの閾値電圧は上昇する。他方、プログラムデータが“１”である場合には、センスアンプ１０は対応するビット線ＢＬに正電圧（例えば３Ｖ）を与える。すると、メモリセルトランジスタＭＴの電荷蓄積層に電荷は注入されず、当該メモリセルトランジスタＭＴの閾値電圧は変化しない。
When the program data is “0”, the
プログラム動作が終了すると、制御回路７はベリファイ回路６に対してベリファイ動作を命令する。この命令に応答してベリファイ回路６は、“１”〜“７”データの各々についてベリファイを行う（ステップＳ１６）。ベリファイ動作の詳細は後述する。
When the program operation is completed, the
ベリファイ動作が終了すると、制御回路７はプログラム動作が所定の回数だけ行われたか否か（または、全てのデータについてのベリファイにパスしたか否か）を確認し、所定の回数に達した（またはパスした）場合には（ステップＳ１７、ＹＥＳ）、書き込み動作を終了する。達していない（またはパスしていない）場合には（ステップＳ１７、ＮＯ）、プログラム回数ｉを（ｉ＋１）とする。そしてページバッファ５に改めてプログラムデータがセットされ（ステップＳ１９）、ステップＳ１４に戻る。
When the verify operation is completed, the
以上の書き込み動作の流れを、図６のタイミングチャートを用いて説明する。図６は、図４に示す書き込み動作における、ＮＡＮＤ型フラッシュメモリの状態（ステート）、レディ／ビジー信号（Ｒ／Ｂ信号）、及びロウデコーダ３によって選択されたワード線の電圧を示すタイミングチャートである。なおＲ／Ｂ信号とは、ＮＡＮＤ型フラッシュメモリが外部に向けて出力する信号であり、外部からの信号を受け付け可能なレディ（ready）状態には“Ｈ”レベルとされ、受け付け不能なビジー状態には“Ｌ”レベルとされる。
The flow of the above write operation will be described with reference to the timing chart of FIG. FIG. 6 is a timing chart showing the state of the NAND flash memory, the ready / busy signal (R / B signal), and the voltage of the word line selected by the
まず外部から書き込みコマンド、アドレス、及び書き込みデータを受け付けることによって（ステップＳ１０）、ＮＡＮＤ型フラッシュメモリはビジー（busy）状態となる（時刻ｔ１）。そして時刻ｔ１〜ｔ２の期間で、制御回路７は書き込みデータをグレイコードからバイナリコードに変換する（ステップＳ１２）。この変換が終了すると（時刻ｔ２）、プログラム電圧（Program pulse）Ｖpgm１が選択ワード線ＷＬに印加され、時刻ｔ２〜ｔ３の期間にプログラムが行われる（ステップＳ１４、Ｓ１５）。
First, by receiving a write command, an address, and write data from the outside (step S10), the NAND flash memory is in a busy state (time t1). In the period from time t1 to time t2, the
次に、時刻ｔ３〜ｔ４の期間にベリファイ動作が行われる（ステップＳ１６）。ベリファイは、“１”〜“７”データのそれぞれについて行われる。ベリファイとは、前述の通りメモリセルトランジスタＭＴの閾値電圧が所望の値となっているかを確かめる動作である。従って、例えば“１”データが書き込まれるべきメモリセルトランジスタＭＴをベリファイする際には、ワード線ＷＬにはベリファイ電圧として電圧Ｖ０１（図３参照）が印加される。そして、メモリセルトランジスタＭＴがオンしなければ、閾値電圧Ｖth１はＶ０１より大きいことになるから、ベリファイはパス（pass）する。他方、オンした場合には、閾値電圧Ｖth１はＶ０１より小さいことになるから、ベリファイはミス（miss）する。ミスした場合には、再度プログラムを行って、閾値電圧Ｖth１をＶ０１より高くする必要がある。“２”〜“７”データが書き込まれるべきメモリセルトランジスタＭＴの場合も同様であり、それぞれをベリファイする際には、ワード線には電圧Ｖ１２〜Ｖ６７がそれぞれ印加される。以下、“１”〜“７”データが書き込まれるべきメモリセルトランジスタＭＴのベリファイを、単に“１”〜“７”ベリファイと呼ぶことがある。また、ベリファイ対象となる書き込みデータをベリファイデータと呼ぶことがある。 Next, a verify operation is performed during a period from time t3 to time t4 (step S16). The verify is performed for each of “1” to “7” data. The verify is an operation for confirming whether the threshold voltage of the memory cell transistor MT is a desired value as described above. Therefore, for example, when verifying the memory cell transistor MT in which “1” data is to be written, the voltage V01 (see FIG. 3) is applied as the verify voltage to the word line WL. If the memory cell transistor MT is not turned on, the threshold voltage Vth1 is higher than V01, and therefore verification is passed. On the other hand, when the transistor is turned on, the threshold voltage Vth1 is smaller than V01, so that the verification misses. If a mistake is made, it is necessary to perform programming again to make the threshold voltage Vth1 higher than V01. The same applies to the memory cell transistors MT to which the “2” to “7” data is to be written. When verifying each, the voltages V12 to V67 are applied to the word lines. Hereinafter, verification of the memory cell transistor MT in which “1” to “7” data is to be written may be simply referred to as “1” to “7” verification. Also, write data to be verified may be referred to as verify data.
時刻ｔ４で最初のベリファイが完了すると、次に２回目のプログラムが行われる。２回目以降のプログラムで使用されるプログラム電圧は、前回のプログラム電圧よりもΔＶpgmだけ高く設定される。つまり、２回目のプログラムで使用されるプログラム電圧Ｖpgm２は、（Ｖpgm１＋ΔＶpgm）とされる。また、２回目以降のプログラムは、それ以前に行われたベリファイでミスしたメモリセルトランジスタＭＴに対してのみ行われる。２回目のプログラムが終了すると（時刻ｔ５）、再び時刻ｔ３〜ｔ４と同じ要領でベリファイが行われる。 When the first verify is completed at time t4, the second program is performed next. The program voltage used in the second and subsequent programs is set higher by ΔVpgm than the previous program voltage. That is, the program voltage Vpgm2 used in the second program is (Vpgm1 + ΔVpgm). The second and subsequent programming is performed only for the memory cell transistor MT that has been missed by the verification performed before that time. When the second program ends (time t5), verification is performed again in the same manner as at times t3 to t4.
そして、所定の回数のプログラムが完了すると（または全てのメモリセルトランジスタＭＴが、所望の閾値電圧に到達すると）、書き込み動作は完了する（時刻ｔ８）。従って、ＮＡＮＤ型フラッシュメモリはレディ状態に復帰し、Ｒ／Ｂ信号は“Ｈ”レベルとなる。 When the predetermined number of times of programming is completed (or when all the memory cell transistors MT reach a desired threshold voltage), the write operation is completed (time t8). Therefore, the NAND flash memory returns to the ready state, and the R / B signal becomes “H” level.
［ベリファイ動作］
次に、図４におけるベリファイ動作の詳細について、特にベリファイ回路６の動作に着目して、図７を用いて説明する。図７は、本実施形態に係るベリファイ動作のフローチャートである。
[Verify operation]
Next, details of the verify operation in FIG. 4 will be described with reference to FIG. 7, focusing on the operation of the verify
まずベリファイ回路６は、ベリファイデータｊ＝“１”として（ステップＳ２０）、ベリファイを開始する（ステップＳ２１）。初めに、ベリファイ対象となるメモリセルトランジスタＭＴからデータがビット線ＢＬに読み出される。データはページ単位で読み出される。するとセンスアンプ１０−０〜１０−ｍが、ビット線ＢＬ０〜ＢＬｍに読み出されたデータをそれぞれセンスして増幅する（ステップＳ２２）。
First, the verify
センスアンプ１０におけるセンスの様子について、図８を用いて説明する。図８は、一例としてベリファイデータが“４”（ｊ＝“４”）である場合について示している。この場合、ワード線ＷＬには電圧Ｖ３４（ベリファイ電圧）が印加される。メモリセルトランジスタＭＴの閾値電圧がＶ３４より高ければ、すなわち、“４”データのプログラムが完了していれば、メモリセルトランジスタＭＴはオフ状態となる。従って、ビット線ＢＬの電位はプリチャージ電位のままとなり、センスアンプ１０は読み出しデータとして“１”を保持する。他方、Ｖ３４以下であると、メモリセルトランジスタＭＴはオン状態となる。従って、ビット線ＢＬの電位はプリチャージ電位から下降し、センスアンプ１０は読み出しデータとして“０”を保持する。
A state of sensing in the
次にセンスアンプ１０は、自身が保持する読み出しデータを、対応する演算回路２０の演算器２１に転送する（ステップＳ２３）。すなわち、センスアンプ１０−０〜１０−ｍの保持する読み出しデータが、演算器２０−０〜２０−ｍにそれぞれ転送される。
Next, the
また演算回路２０内では、ベリファイデータを保持した場合にその値が“１”となるラッチ回路内のデータが、演算器２１に転送される（ステップＳ２４）。つまり、例えばベリファイデータｊ＝“１”である場合、図５で説明したようにｂ２＝“１”、ｂ３＝“１”である。つまり、第２ラッチ回路２３と第３ラッチ回路２４とが“１”を保持する。従って、全ての演算回路２０において、第２ラッチ回路２３−０〜２３−ｍ内のデータと、第３ラッチ回路２４−０〜２４−ｍ内のデータとが、演算器２１−０〜２１−ｍにそれぞれ転送される。
In the
すると、演算器２１は、初期値と、転送されたデータとのＡＮＤ演算を行う。ステップＳ２５で転送されたデータと、ステップＳ２３で転送された読み出しデータとの全てが“１”であれば、演算結果は“１”となる（ステップＳ２６、ＹＥＳ）。この場合、演算器２１は、当該演算器２１に対応する第１〜第３ラッチ回路２２〜２４のうち、“０”データを保持するものに対して演算結果“１”を転送し、データを書き換える（ステップＳ２７）。つまり、この結果、対応する第１〜第３ラッチ回路２２〜２４の保持するデータは、全て“１”となる。演算結果が“０”であれば（ステップＳ２６、ＮＯ）、演算結果の転送は行わない。
Then, the
そして制御回路７は、ベリファイデータｊが“７”であれば（ステップＳ２８、ＹＥＳ）、ベリファイ動作を終了する。“７”でなければ、制御回路７はｊ＝ｊ＋１として、ステップＳ２１に戻る（ステップＳ２９）。
If the verify data j is “7” (YES in step S28), the
以上のベリファイ動作は、制御回路７内の例えばシーケンサによって実行される。すると、演算器２１におけるデータの転送処理は図９に示すようなシーケンスステップによって構成される。図９は、シーケンサによるシーケンス処理を示す表である。
The above verify operation is executed by, for example, a sequencer in the
図示するように、シーケンスステップはステップＳＴ１〜ＳＴ７の７つのステップを有する。ステップＳＴ１は、センスアンプ１０から演算器２１へのデータ（読み出しデータ）転送である。ステップＳＴ２は、第２ラッチ回路２３から演算器へのデータ転送である。ステップＳＴ３は、第１ラッチ回路２２から演算器へのデータ転送である。ステップＳＴ４は、第３ラッチ回路２４から演算器へのデータ転送である。ステップＳＴ５は、演算器２１から第１ラッチ回路２２へのデータ転送である。ステップＳＴ６は、演算器２１から第２ラッチ回路２３へのデータ転送である。ステップＳＴ７は、演算器２１から第３ラッチ回路２４へのデータ転送である。
As shown in the figure, the sequence step has seven steps ST1 to ST7. Step ST1 is data (read data) transfer from the
すると、ベリファイにパスした場合の“１”〜“７”ベリファイ時におけるシーケンスは図１０のようになる。図１０は、“１”〜“７”ベリファイ時に実行されるシーケンスを示す表である。 Then, the sequence at the time of “1” to “7” verification when verification is passed is as shown in FIG. FIG. 10 is a table showing a sequence executed at the time of “1” to “7” verification.
まず“１”ベリファイ時について説明する。まずステップＳＴ１が実行され、センスアンプ１０から読み出しデータが演算器２１へ転送される。次に、“１”ベリファイ時には、第２ラッチ回路２３及び第３ラッチ回路２４からデータを演算器２１へ転送すべく（ｂ２＝“１”、ｂ３＝“１”なので）、ステップＳＴ２、ＳＴ４が実行される。そして、最後に演算器２１の演算結果を第１ラッチ回路２２へ転送すべく、ステップＳＴ５が実行される。
First, “1” verification will be described. First, step ST <b> 1 is executed, and read data is transferred from the
次に“２”ベリファイ時について説明する。まずステップＳＴ１が実行され、センスアンプ１０から読み出しデータが演算器２１へ転送される。次に、“２”ベリファイ時には、第１ラッチ回路２２及び第３ラッチ回路２４からデータを演算器２１へ転送すべく（ｂ１＝“１”、ｂ３＝“１”なので）、ステップＳＴ３、ＳＴ４が実行される。そして、最後に演算器２１の演算結果を第２ラッチ回路２３へ転送すべく、ステップＳＴ６が実行される。
Next, “2” verification will be described. First, step ST <b> 1 is executed, and read data is transferred from the
次に“３”ベリファイ時について説明する。まずステップＳＴ１が実行され、センスアンプ１０から読み出しデータが演算器２１へ転送される。次に、“３”ベリファイ時には、第３ラッチ回路２４からデータを演算器２１へ転送すべく（ｂ３＝“１”なので）、ステップＳＴ４が実行される。そして、最後に演算器２１の演算結果を第１ラッチ回路２２及び第２ラッチ回路２３へ転送すべく、ステップＳＴ５、ＳＴ６が実行される。
Next, “3” verification will be described. First, step ST <b> 1 is executed, and read data is transferred from the
次に“４”ベリファイ時について説明する。まずステップＳＴ１が実行され、センスアンプ１０から読み出しデータが演算器２１へ転送される。次に、“４”ベリファイ時には、第１ラッチ回路２２及び第２ラッチ回路２３からデータを演算器２１へ転送すべく（ｂ１＝“１”、ｂ２＝“１”なので）、ステップＳＴ２、ＳＴ３が実行される。そして、最後に演算器２１の演算結果を第３ラッチ回路２４へ転送すべく、ステップＳＴ７が実行される。
Next, “4” verification will be described. First, step ST <b> 1 is executed, and read data is transferred from the
次に“５”ベリファイ時について説明する。まずステップＳＴ１が実行され、センスアンプ１０から読み出しデータが演算器２１へ転送される。次に、“５”ベリファイ時には、第２ラッチ回路２３からデータを演算器２１へ転送すべく（ｂ２＝“１”なので）、ステップＳＴ２が実行される。そして、最後に演算器２１の演算結果を第１ラッチ回路２２及び第３ラッチ回路２４へ転送すべく、ステップＳＴ５、ＳＴ７が実行される。
Next, “5” verification will be described. First, step ST <b> 1 is executed, and read data is transferred from the
次に“６”ベリファイ時について説明する。まずステップＳＴ１が実行され、センスアンプ１０から読み出しデータが演算器２１へ転送される。次に、“６”ベリファイ時には、第１ラッチ回路２２からデータを演算器２１へ転送すべく（ｂ１＝“１”なので）、ステップＳＴ３が実行される。そして、最後に演算器２１の演算結果を第２ラッチ回路２３及び第３ラッチ回路２４へ転送すべく、ステップＳＴ６、ＳＴ７が実行される。
Next, “6” verification will be described. First, step ST <b> 1 is executed, and read data is transferred from the
次に“７”ベリファイ時について説明する。まずステップＳＴ１が実行され、センスアンプ１０から読み出しデータが演算器２１へ転送される。次に、“７”ベリファイ時には、ｂ１＝ｂ２＝ｂ３＝“０”なので、第１〜第３ラッチ回路２２〜２４から演算器２１へのデータ転送は行われない。そして、演算器２１の演算結果を第１〜第３ラッチ回路２２〜２４へ転送すべく、ステップＳＴ５、ＳＴ６、ＳＴ７が実行される。
Next, “7” verification will be described. First, step ST <b> 1 is executed, and read data is transferred from the
以上のように、“１”〜“７”ベリファイのいずれの場合においても、演算器２１を介したデータ転送処理は４ステップとなる。
As described above, in any case of “1” to “7” verification, the data transfer process via the
［ベリファイ動作の具体例］
次に、上記のベリファイ動作の具体例を、図１１乃至図１５を参照しつつ説明する。図１１乃至図１５は、演算回路２０、センスアンプ１０、及びメモリセルトランジスタＭＴの回路図である。以下では、説明の簡単化のために、ビット線がＢＬ１〜ＢＬ３の３本である場合を例に説明する。また、ワード線ＷＬ１と、ビット線ＢＬ１〜ＢＬ３とに接続されたメモリセルトランジスタＭＴに対して、それぞれ“１”、“３”、“７”データを書き込む場合について説明する。また、以下のベリファイ動作の具体例の説明に限り、ワード線ＷＬ１とビット線ＢＬ１〜ＢＬ３とに接続されたメモリセルトランジスタＭＴを説明の便宜上、それぞれメモリセルトランジスタＭＴ１１、ＭＴ１２、ＭＴ１３と呼ぶことにする。
[Specific example of verify operation]
Next, a specific example of the verify operation will be described with reference to FIGS. 11 to 15 are circuit diagrams of the
図１１は、“１”、“３”、“７”のプログラムを行った後に、“１”ベリファイを行う際の様子を示している。 FIG. 11 shows a state in which “1” verification is performed after “1”, “3”, and “7” programs are performed.
図示するように、まず“１”ベリファイを行うにあたって、ワード線ＷＬ０に電圧Ｖ０１が印加される。この際、全てのメモリセルトランジスタＭＴ１１、ＭＴ１２、ＭＴ１３の閾値電圧がＶ０１より高かったとする。すると、センスアンプ１０−１〜１０−３の保持するデータは“１”となる。 As shown in the figure, when performing “1” verification, the voltage V01 is applied to the word line WL0. At this time, it is assumed that the threshold voltages of all the memory cell transistors MT11, MT12, and MT13 are higher than V01. Then, the data held by the sense amplifiers 10-1 to 10-3 is “1”.
また、“１”ベリファイ時、すなわち“１”プログラム時には、第１ラッチ回路２２の保持すべきデータは“０”であり、第２、第３ラッチ回路２３、２４の保持すべきデータは“１”である。従って、演算器２１−１〜２１−３には、第２ラッチ回路２３−１〜２３−３内のデータと、第３ラッチ回路２４−１〜２４−４内のデータとが転送される（ステップＳＴ２、ＳＴ４）。
At the time of “1” verification, that is, at the time of “1” programming, the data to be held by the
すると、演算器２１−１のＡＮＤ演算結果は“１”となる。しかし演算器２１−２のＡＮＤ演算結果は、第２ラッチ回路２３−２が“０”を保持するので“０”となる。同様に演算器２１−３のＡＮＤ演算結果も“０”となる。 Then, the AND operation result of the calculator 21-1 is “1”. However, the AND operation result of the arithmetic unit 21-2 becomes “0” because the second latch circuit 23-2 holds “0”. Similarly, the AND operation result of the calculator 21-3 is also “0”.
従って演算器２１−１は、演算結果“１”を第１ラッチ回路２２−１へ転送し（ステップＳＴ５）、第１ラッチ回路２２−１の保持するデータは“０”から“１”へと書き換えられる。他方、演算器２１−２、２１−３は、演算結果の転送を行わない。よって、第１ラッチ回路２２−２、２２−３の保持するデータは“０”のままである。 Accordingly, the arithmetic unit 21-1 transfers the operation result “1” to the first latch circuit 22-1 (step ST5), and the data held by the first latch circuit 22-1 changes from “0” to “1”. Rewritten. On the other hand, the computing units 21-2 and 21-3 do not transfer the computation results. Therefore, the data held by the first latch circuits 22-2 and 22-3 remains “0”.
次に“３”ベリファイを行う。“３”ベリファイについて図１２を用いて説明する。図１２は、“３”ベリファイ時の様子を示している。 Next, “3” verification is performed. “3” verification will be described with reference to FIG. FIG. 12 shows a state at the time of “3” verification.
図示するように、まず“３”ベリファイを行うにあたって、ワード線ＷＬ０に電圧Ｖ２３が印加される。この際、メモリセルトランジスタＭＴ１２、ＭＴ１３の閾値電圧がＶ２３より高かったとする。他方、メモリセルトランジスタＭＴ１１には“１”データがプログラムされているので、閾値電圧はＶ２３よりも低い。すると、メモリセルトランジスタＭＴ１１のみがオン状態となり、センスアンプ１０−１〜１０−３の保持するデータは、それぞれ“０”、“１”、“１”となる。 As shown in the figure, when performing “3” verification, the voltage V23 is applied to the word line WL0. At this time, it is assumed that the threshold voltages of the memory cell transistors MT12 and MT13 are higher than V23. On the other hand, since “1” data is programmed in the memory cell transistor MT11, the threshold voltage is lower than V23. Then, only the memory cell transistor MT11 is turned on, and the data held by the sense amplifiers 10-1 to 10-3 are “0”, “1”, and “1”, respectively.
また、“３”ベリファイ時、すなわち“３”プログラム時には、第１、第２ラッチ回路２２、２３の保持すべきデータは“０”であり、第３ラッチ回路２４の保持すべきデータは“１”である。従って、演算器２１−１〜２１−３には、第３ラッチ回路２４−１〜２４−３内のデータが転送される（ステップＳＴ４）。
At the time of “3” verification, that is, at the time of “3” programming, the data to be held by the first and
すると、演算器２１−１のＡＮＤ演算結果は、センスアンプ１０−１内のデータが“０”であるので“０”となる。また演算器２１−３のＡＮＤ演算結果は、第３ラッチ回路２４−３内のデータが“０”であるので“０”となる。他方、演算器２１−２のＡＮＤ演算結果は、センスアンプ１０−２内のデータと第３ラッチ回路２４−２内のデータとが“１”であるので“１”となる。 Then, the AND operation result of the arithmetic unit 21-1 becomes “0” because the data in the sense amplifier 10-1 is “0”. The AND operation result of the arithmetic unit 21-3 is “0” because the data in the third latch circuit 24-3 is “0”. On the other hand, the AND operation result of the arithmetic unit 21-2 is “1” because the data in the sense amplifier 10-2 and the data in the third latch circuit 24-2 are “1”.
従って演算器２１−２は、演算結果“１”を第１、第２ラッチ回路２２−２、２３−２へ転送し（ステップＳＴ５、ＳＴ６）、第１、第２ラッチ回路２２−２、２３−２の保持するデータは“０”から“１”へと書き換えられる。他方、演算器２１−１、２１−３は、演算結果の転送を行わない。 Accordingly, the arithmetic unit 21-2 transfers the operation result “1” to the first and second latch circuits 22-2 and 23-2 (steps ST5 and ST6), and the first and second latch circuits 22-2 and 23 are transferred. The data held in -2 is rewritten from “0” to “1”. On the other hand, the computing units 21-1 and 21-3 do not transfer the computation results.
次に“７”ベリファイを行う。“７”ベリファイについて図１３を用いて説明する。図１３は、“７”ベリファイ時の様子を示している。 Next, “7” verification is performed. The “7” verify will be described with reference to FIG. FIG. 13 shows a state during “7” verification.
図示するように、まず“７”ベリファイを行うにあたって、ワード線ＷＬ０に電圧Ｖ６７が印加される。この際、メモリセルトランジスタＭＴ１３はプログラムが十分では無く、その閾値電圧がＶ６７より低かったとする。メモリセルトランジスタＭＴ１１、ＭＴ１２の閾値電圧は、当然、Ｖ６７よりも低い。すると、全てのメモリセルトランジスタＭＴ１１〜ＭＴ１３がオン状態となり、センスアンプ１０−１〜１０−３の保持するデータは、全て“０”となる。すなわち、ベリファイはミスとなる。 As shown in the figure, first, when performing “7” verification, the voltage V67 is applied to the word line WL0. At this time, it is assumed that the memory cell transistor MT13 is not sufficiently programmed and its threshold voltage is lower than V67. The threshold voltage of the memory cell transistors MT11 and MT12 is naturally lower than V67. Then, all the memory cell transistors MT11 to MT13 are turned on, and the data held by the sense amplifiers 10-1 to 10-3 are all “0”. That is, the verify is a mistake.
また、“７”ベリファイ時、すなわち“７”プログラム時には、第１〜第３ラッチ回路２２〜２４の保持すべきデータは全て“０”である。従って、第１〜第３ラッチ回路２２〜２４から演算器２１へのデータ転送は行われない。
At the time of “7” verification, that is, at the time of “7” programming, all the data to be held by the first to
すると、演算器２１−１〜２１−３のＡＮＤ演算結果は、全て“０”となる。従って、演算器２１から第１〜第３ラッチ回路２２〜２４へのデータ転送も行われない。
Then, the AND operation results of the computing units 21-1 to 21-3 are all “0”. Accordingly, data transfer from the
以上によって、最初のベリファイ動作が完了する。上記動作が、例えば図６における時刻ｔ３〜ｔ４の期間に相当する。この時点では、“７”プログラムが完了していないので、再度、プログラムを行う。この再度のプログラムは、図６における時刻ｔ４〜ｔ５の期間に相当する。 Thus, the first verify operation is completed. The above operation corresponds to, for example, the period from time t3 to t4 in FIG. At this point, since the “7” program has not been completed, the program is executed again. This second program corresponds to the period from time t4 to time t5 in FIG.
図１４は、２回目のプログラム時の様子を示している。本プログラムでは、プログラムが完了していない“７”データについてのみプログラムが行われる。プログラムデータは、第１〜第３ラッチ回路２２〜２４の保持するデータのＡＮＤ演算結果により与えられ、そのＡＮＤ演算は演算器２１によって行われる。そして演算器２１における演算結果がセンスアンプ１０に与えられる。センスアンプ１０は、プログラムデータが“１”であればプログラムは不要と判断して、対応するビット線ＢＬに書き込み禁止電圧ＶＤＤを印加する。他方、プログラムデータが“０”であればプログラムが必要と判断して、例えば０Ｖを対応するビット線ＢＬに印加する。
FIG. 14 shows a state during the second programming. In this program, the program is performed only for “7” data that has not been completed. Program data is given by an AND operation result of data held by the first to
図１４の場合、演算器２１−１、２１−２のＡＮＤ演算結果は“１”である。これは、対応する第１〜第３ラッチ回路２２〜２４内のデータが全て“１”だからである。従って、センスアンプ１０−１、１０−２はそれぞれ、対応するビット線ＢＬ１、ＢＬ２に書き込み禁止電圧ＶＤＤを印加する。他方、演算器２１−３のＡＮＤ演算結果は“０”である。従って、センスアンプ１０−３は、対応するビット線ＢＬ３に０Ｖを印加する。また、ロウデコーダ３はワード線ＷＬ１にプログラム電圧Ｖpgm２を印加する。その結果、メモリセルトランジスタＭＴ１１、ＭＴ１２に対してプログラムは行われず、メモリセルトランジスタＭＴ１３に対してのみプログラムが行われる。つまり、“７”データのプログラムが行われる。
In the case of FIG. 14, the AND operation result of the calculators 21-1 and 21-2 is “1”. This is because all the data in the corresponding first to
次に、図１４で行ったプログラムに対するベリファイが行われる。本ベリファイは、図６における時刻ｔ５〜ｔ６に相当する。“１”ベリファイと“３”ベリファイについては、演算器２１−１〜２１−３の演算結果が全て“０”となるので、説明を省略する。従って、“７”ベリファイについてのみ図１５を用いて説明する。また、図１４に示すプログラムにより、メモリセルトランジスタＭＴ１３の閾値電圧はＶ６７よりも高くなったとする。 Next, verification for the program performed in FIG. 14 is performed. This verification corresponds to times t5 to t6 in FIG. Regarding “1” verification and “3” verification, the calculation results of the calculators 21-1 to 21-3 are all “0”, and thus description thereof is omitted. Therefore, only “7” verify will be described with reference to FIG. Further, it is assumed that the threshold voltage of the memory cell transistor MT13 is higher than V67 by the program shown in FIG.
図示するように、まず“７”ベリファイを行うにあたって、ワード線ＷＬ０に電圧Ｖ０１が印加される。すると、メモリセルトランジスタＭＴ１３はオフ状態となる。従って、センスアンプ１０−１〜１０−３の保持するデータは、それぞれ“０”、“０”、“１”となる。 As shown in the figure, when performing “7” verification, the voltage V01 is applied to the word line WL0. Then, the memory cell transistor MT13 is turned off. Therefore, the data held by the sense amplifiers 10-1 to 10-3 are “0”, “0”, and “1”, respectively.
すると、演算器２１−３のＡＮＤ演算結果は“１”となる。よって演算器２１−３は、演算結果“１”を第１〜第３ラッチ回路２２−３〜２４−３へ転送し（ステップＳＴ５〜ＳＴ７）、第１〜第３ラッチ回路２２−３〜２４−３の保持するデータは“０”から“１”へと書き換えられる。 Then, the AND operation result of the calculator 21-3 is “1”. Therefore, the computing unit 21-3 transfers the computation result “1” to the first to third latch circuits 22-3 to 24-3 (steps ST5 to ST7), and the first to third latch circuits 22-3 to 24-24. The data held in -3 is rewritten from “0” to “1”.
以上の結果、第１ラッチ回路２２−１〜２２−３、第２ラッチ回路２３−１〜２３−３、及び第３ラッチ回路２４−１〜２４−３内のデータが全て“１”となる。すなわち、メモリセルトランジスタＭＴ１１〜ＭＴ１３の全てが、所望の閾値電圧に達したこととなり、以降のプログラムは不要となる。よって、書き込み動作が完了する。 As a result, the data in the first latch circuits 22-1 to 22-3, the second latch circuits 23-1 to 23-3, and the third latch circuits 24-1 to 24-3 are all “1”. . That is, all of the memory cell transistors MT11 to MT13 have reached a desired threshold voltage, and subsequent programming is unnecessary. Thus, the write operation is completed.
上記のように、この発明の第１の実施形態に係る半導体記憶装置であると、下記（１）の効果が得られる。
（１）ベリファイ動作を高速化出来る。
前述の通り、外部からＮＡＮＤ型フラッシュメモリへ入力される書き込みデータは、グレイコードに記述される。グレイコードの例を図１６に示す。図１６は、書き込みデータ“０”〜“７”に対応するグレイコードを示す表であり、書き込みデータの各々について、第１〜第３ラッチ回路２２〜２４に保持されるデータを示している。
As described above, the semiconductor memory device according to the first embodiment of the present invention has the following effect (1).
(1) The verify operation can be speeded up.
As described above, the write data input from the outside to the NAND flash memory is described in the Gray code. An example of a gray code is shown in FIG. FIG. 16 is a table showing gray codes corresponding to write data “0” to “7”, and shows data held in the first to
図示するようにグレイコードは、隣接するデータの関係では最大で１ビットしか異ならない。このようなグレイコードを用いてベリファイを行おうとすると、第１〜第３ラッチ回路２２〜２４全てのデータを演算器２１に転送する必要があった。なぜなら、グレイコードの３ビット全てのビットを転送しなければ、他の書き込みデータとの区別が出来ないからである。例えば“４”ベリファイ時に、第１ラッチ回路２２内の“１”データのみを読み出したと仮定すると、“０”〜“３”データ、“５”データ、及び“６”データとは区別がつく。なぜなら、“４”ベリファイ時には、“０”〜“３”データを保持するメモリセルトランジスタＭＴはオン状態となるはずであるし、また“５”データと“６”データにおいて第１ラッチ回路２２に保持されるデータは“０”だからである。しかし、“７”データにおいて第１ラッチ回路２２に保持されるデータは“１”である。従って、“７”データとの区別がつかない。
As shown in the figure, the gray code differs only by 1 bit at maximum in relation to adjacent data. When verifying using such a gray code, it is necessary to transfer all the data of the first to
そこで、グレイコードを用いる場合には３ビット全てのデータを使用する必要があるが、この場合にはベリファイ動作に非常に時間がかかるという問題があった。つまり、“０”〜“７”データのいずれのデータをベリファイするにしても、図９に示したステップＳＴ２〜ＳＴ４の処理が必ず必要となるからである。例えば、図１６に示すグレイコードを用いた場合に“５”データをベリファイしようとすると、ステップＳＴ１〜ＳＴ７の全てのステップが必要となり、非常に長時間かかる。 Therefore, when using the Gray code, it is necessary to use all three bits of data. In this case, however, there is a problem that it takes a very long time for the verify operation. That is, even if any of the data “0” to “7” is verified, the processing of steps ST2 to ST4 shown in FIG. 9 is necessarily required. For example, when the “5” data is to be verified when the gray code shown in FIG. 16 is used, all the steps ST1 to ST7 are required, which takes a very long time.
また、“１”ベリファイ時には、演算器２１からのデータ転送は第１ラッチ回路２２に対してのみ行えばよいので、必要なステップはステップＳＴ１〜ＳＴ５の５ステップである。つまり、演算器を介したデータ転送の回数が、ベリファイデータ毎に異なる。このようにデータに対する依存性は、ベリファイ動作のシーケンス設計を行う上で、動作時間短縮に不都合を生じさせる原因となる。またシーケンスが複雑となるため、回路設計や回路検証を行う上で、困難を生じさせる。
Further, at the time of “1” verification, data transfer from the
しかし本実施形態に係る構成であると、制御回路７がグレイコードをバイナリコードに変換している。従って、第１〜第３ラッチ回路２２〜２４から演算器２１へのデータ転送は、データ“１”であるもので良く、これによって書き込みデータを判別が可能となる。この点について、図１７を用いて説明する。図１７は、書き込みデータが“０”〜“７”である場合において、第１〜第３ラッチ回路２２〜２４に保持されるデータを示す表であり、併せて各書き込みデータの閾値分布を示している。
However, in the configuration according to the present embodiment, the
図示するように、例えば“５”ベリファイを行う場合、“０”〜“４”データを保持するメモリセルトランジスタＭＴはオン状態となるので、これらの書き込みデータとの区別はつく。これはグレイコードを用いた場合と同じである。他方、“６”、“７”データとは、“５”データのバイナリコードが“１”であるビットｂ２により区別をすることが出来る。なぜなら、“５”ベリファイ時に“１”を保持するラッチ回路は第２ラッチ回路２３であるが、“６”、“７”データを保持する第２ラッチ回路２３内のデータは“０”だからである。すなわち、“ｊ”データベリファイ（ｊは“１”〜“６”）時において、“ｊ”データと“ｊ−１”以下のデータとは、センスアンプ１０内のデータにより区別可能である。また、“ｊ”データと“ｊ＋１”以上のデータとは、“ｊ”データプログラム時に“１”を保持する第１〜第３ラッチ回路２２〜２４のいずれかから転送されるデータにより区別可能である。
As shown in the figure, for example, when “5” verification is performed, the memory cell transistor MT holding “0” to “4” data is turned on, so that it can be distinguished from these write data. This is the same as when the Gray code is used. On the other hand, “6” and “7” data can be distinguished by the bit b2 in which the binary code of “5” data is “1”. This is because the latch circuit that holds “1” at the time of “5” verification is the
従って、８値ＮＡＮＤ型フラッシュメモリの場合には、図１０を用いて説明したように、全てのベリファイデータにつき演算器２１を介したデータ転送は４回となり、データ転送回数を短く出来るだけでなく、データ転送回数をデータ間で均一に出来る。特に、多値ＮＡＮＤ型フラッシュメモリにおいて、メモリセルトランジスタＭＴの記憶するビット数が多いほど、演算器２１を介したデータ転送回数が増加するため、本効果が顕著となる。
Therefore, in the case of an 8-level NAND flash memory, as described with reference to FIG. 10, the data transfer through the
［第２の実施形態］
次に、この発明の第２の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１の実施形態を１６値（16-levels）ＮＡＮＤ型フラッシュメモリに適用したものである。本実施形態に係るＮＡＮＤ型フラッシュメモリの基本的な構成と動作は、上記第１の実施形態と同様であるので、以下では第１の実施形態と異なる点についてのみ説明する。
[Second Embodiment]
Next explained is a semiconductor memory device according to the second embodiment of the invention. In this embodiment, the first embodiment is applied to a 16-level NAND flash memory. Since the basic configuration and operation of the NAND flash memory according to this embodiment are the same as those of the first embodiment, only differences from the first embodiment will be described below.
本実施形態に係るＮＡＮＤ型フラッシュメモリ１のブロック構成は図１と同様である。図１８は、メモリセルトランジスタＭＴの閾値分布を示すグラフであり、横軸に閾値電圧Ｖthをとり、縦軸にメモリセルトランジスタＭＴの存在確率を示したものである。
The block configuration of the
図示するように、各々のメモリセルトランジスタＭＴは１６種のデータ（４ビットデータ）を保持出来る。すなわちメモリセルトランジスタＭＴは、閾値電圧Ｖthの低い順に“０”、“１”、“２”、“３”、…“９”、“Ａ”、“Ｂ”、…“Ｆ”の１６種のデータを保持出来る。すなわち、メモリセルトランジスタＭＴにおける“０”データの閾値電圧Ｖth０は、Ｖth０＜Ｖ０１である。“１”データの閾値電圧Ｖth１は、Ｖ０１＜Ｖth１＜Ｖ１２である。“２”データの閾値電圧Ｖth２は、Ｖ１２＜Ｖth２＜Ｖ２３である。“３”データの閾値電圧Ｖth３は、Ｖ２３＜Ｖth３＜Ｖ３４である。“４”データの閾値電圧Ｖth４は、Ｖ３４＜Ｖth４＜Ｖ４５である。“５”データの閾値電圧Ｖth５は、Ｖ４５＜Ｖth５＜Ｖ５６である。“６”データの閾値電圧Ｖth６は、Ｖ５６＜Ｖth６＜Ｖ６７である。“７”データの閾値電圧Ｖth７は、Ｖ６７＜Ｖth７＜Ｖ７８である。“８”データの閾値電圧Ｖth８は、Ｖ７８＜Ｖth８＜Ｖ８９である。“９”データの閾値電圧Ｖth９は、Ｖ８９＜Ｖth９＜Ｖ９Ａである。“Ａ”データの閾値電圧ＶthＡは、Ｖ９Ａ＜ＶthＡ＜ＶＡＢである。“Ｂ”データの閾値電圧ＶthＢは、ＶＡＢ＜ＶthＢ＜ＶＢＣである。“Ｃ”データの閾値電圧ＶthＣは、ＶＢＣ＜ＶthＣ＜ＶＣＤである。“Ｄ”データの閾値電圧ＶthＤは、ＶＣＤ＜ＶthＤ＜ＶＤＥである。“Ｅ”データの閾値電圧ＶthＥは、ＶＤＥ＜ＶthＥ＜ＶＥＦである。“Ｆ”データの閾値電圧ＶthＦは、ＶＥＦ＜ＶthＦである。 As shown in the figure, each memory cell transistor MT can hold 16 types of data (4-bit data). That is, the memory cell transistor MT has 16 types of “0”, “1”, “2”, “3”,... “9”, “A”, “B”,. Data can be retained. That is, the threshold voltage Vth0 of “0” data in the memory cell transistor MT is Vth0 <V01. The threshold voltage Vth1 of “1” data is V01 <Vth1 <V12. The threshold voltage Vth2 of “2” data is V12 <Vth2 <V23. The threshold voltage Vth3 of “3” data is V23 <Vth3 <V34. The threshold voltage Vth4 of the “4” data is V34 <Vth4 <V45. The threshold voltage Vth5 of “5” data is V45 <Vth5 <V56. The threshold voltage Vth6 of “6” data is V56 <Vth6 <V67. The threshold voltage Vth7 of the “7” data is V67 <Vth7 <V78. The threshold voltage Vth8 of the “8” data is V78 <Vth8 <V89. The threshold voltage Vth9 of the “9” data is V89 <Vth9 <V9A. The threshold voltage VthA of the “A” data is V9A <VthA <VAB. The threshold voltage VthB of “B” data is VAB <VthB <VBC. The threshold voltage VthC of “C” data is VBC <VthC <VCD. The threshold voltage VthD of “D” data is VCD <VthD <VDE. The threshold voltage VthE of “E” data is VDE <VthE <VEF. The threshold voltage VthF of “F” data is VEF <VthF.
次に図１９を用いてベリファイ回路６内の演算回路２０−０〜２０−ｍの構成について説明する。図１９は、メモリセルアレイ２、ロウデコーダ３、ページバッファ５、及びベリファイ回路６の詳細を示すブロック図である。なお、メモリセルアレイ２、ロウデコーダ３、及びページバッファ５の構成及び動作は第１の実施形態と同様であるので説明は省略する。
Next, the configuration of the arithmetic circuits 20-0 to 20-m in the verify
図示するように演算回路２０−０〜２０−ｍの各々は、演算器２１−０〜２１−ｍ、第１ラッチ回路２２−０〜２２−ｍ、第２ラッチ回路２３−０〜２３−ｍ、第３ラッチ回路２４−０〜２４−ｍ、第４ラッチ回路２６−０〜２６−ｍ、及びＭＯＳトランジスタ２５−０〜２５−ｍをそれぞれ備えている。以下、演算回路２０−０〜２０−ｍを単に演算回路２０、演算器２１−０〜２１−ｍを単に演算器２１、第１ラッチ回路２２−０〜２２−ｍを単に第１ラッチ回路２２、第２ラッチ回路２３−０〜２３−ｍを単に第２ラッチ回路２３、第３ラッチ回路２４−０〜２４−ｍを単に第３ラッチ回路２４、第４ラッチ回路２６−０〜２６−ｍを単に第４ラッチ回路２６、及びＭＯＳトランジスタ２５−０〜２５−ｍを単にＭＯＳトランジスタ２５と呼ぶことがある。
As shown in the figure, each of the arithmetic circuits 20-0 to 20-m includes arithmetic units 21-0 to 21-m, first latch circuits 22-0 to 22-m, and second latch circuits 23-0 to 23-m. , Third latch circuits 24-0 to 24-m, fourth latch circuits 26-0 to 26-m, and MOS transistors 25-0 to 25-m, respectively. Hereinafter, the arithmetic circuits 20-0 to 20-m are simply the
第１〜第４ラッチ回路２２〜２４、２６の各々は、データの書き込みの際に、対応するビット線ＢＬに接続されたメモリセルトランジスタＭＴに書き込むべき４ビットデータの各ビットを保持する。すなわち、第１の実施形態と異なる点は、本実施形態ではメモリセルトランジスタＭＴが４ビットデータを保持するので、ラッチ回路はビット線あたり４個必要となる。そこで、第１の実施形態で説明した図２の構成において、更に第４ラッチ回路２６を新たに追加している。そして、制御回路７または入出力バッファ９から転送されるデータはまず第４ラッチ回路２６に保持され、第４ラッチ回路２６から第１〜第３ラッチ回路２２〜２４に転送される。
Each of the first to
次に、上記構成のＮＡＮＤ型フラッシュメモリの動作について説明する。本実施形態に係るフラッシュメモリの動作は、上記第１の実施形態で説明した図４、図６、及び図７と基本的には同じであり、異なる点は、ベリファイを“１”〜“Ｆ”データにつき行う点と、第４ラッチ回路２６と演算器２１との間でのデータ転送がある点のみである。
Next, the operation of the NAND flash memory having the above configuration will be described. The operation of the flash memory according to the present embodiment is basically the same as that shown in FIGS. 4, 6, and 7 described in the first embodiment, except that the verify is performed from “1” to “F”. “Only the point that is performed for data and the point that there is data transfer between the
ステップＳ１２においては、第１の実施形態と同様に、制御回路７は演算回路２０−１〜２０−ｍの各々に保持される書き込みデータを、グレイコードからバイナリコードへと変換する。すなわち、第１〜第４ラッチ回路の各々に保持されるデータを組み合わせて得られる４ビットのコードが、書き込みデータ“０”〜“Ｆ”の順に昇順または降順の値となるように変換する。本実施形態では、第１ラッチ回路２２に保持されるビットを第１（最下位）ビット、第２ラッチ回路２３に保持されるビットを第２ビット、第３ラッチ回路２３に保持されるビットを第３ビット、第４ラッチ回路２６に保持されるビットを第４（最上位）ビットとした場合に、これらによって得られる４ビットのコードが書き込みデータ“０”〜“７”の順に降順となるように変換される。
In step S12, as in the first embodiment, the
制御回路７によって得られるバイナリコードを図２０に示す。図２０は、書き込みデータと、第１〜第４ラッチ回路２２〜２４、２６に保持されるデータとの関係を示す表である。第１ラッチ回路２２に保持されるビットを“ｂ１”、第２ラッチ回路２３に保持されるビットを“ｂ２”、第３ラッチ回路２４に保持されるビットを“ｂ３”、第４ラッチ回路２６に保持されるビットを“ｂ４”とすると、得られるコードは（ｂ４、ｂ３、ｂ２、ｂ１）である。書き込みデータが“０”であった場合には、ｂ１＝“１”、ｂ２＝“１”、ｂ３＝“１”、ｂ４＝“１”とされ、得られるコードは（１１１１）である。また書き込みデータが“１”であった場合には、得られるコードは（１１１０）である。以下、書き込みデータが“２”〜“Ｆ”の場合には、得られるコードは（１１０１）〜（００００）となる。このように、制御回路７はラッチ回路２２〜２４、２６の保持するデータの組み合わせを、グレイコードから図２０に示すようなバイナリコードに変換する。
A binary code obtained by the
次に、ベリファイ動作時において制御回路７で実行されるシーケンスステップについて図２１を用いて説明する。図２１は、シーケンサによるシーケンス処理を示す表である。
Next, sequence steps executed by the
図示するように、シーケンスステップはステップＳＴ１〜ＳＴ９の９つのステップを有する。ステップＳＴ１は、センスアンプ１０から演算器２１へのデータ（読み出しデータ）転送である。ステップＳＴ２は、第１ラッチ回路２２から演算器２１へのデータ転送である。ステップＳＴ３は、第２ラッチ回路２３から演算器２１へのデータ転送である。ステップＳＴ４は、第３ラッチ回路２４から演算器２１へのデータ転送である。ステップＳＴ５は、第４ラッチ回路２６から演算器２１へのデータ転送である。ステップＳＴ６は、演算器２１から第１ラッチ回路２２へのデータ転送である。ステップＳＴ７は、演算器２１から第２ラッチ回路２３へのデータ転送である。ステップＳＴ８は、演算器２１から第３ラッチ回路２４へのデータ転送である。ステップＳＴ９は、演算器２１から第４ラッチ回路２６へのデータ転送である。すなわち、第１の実施形態で説明した図９において、第４ラッチ回路２６と演算器２１との間のデータ転送（ステップＳＴ５、ＳＴ９）が新たに追加される。
As shown in the figure, the sequence step has nine steps ST1 to ST9. Step ST1 is data (read data) transfer from the
すると、ベリファイにパスした場合の“１”〜“Ｆ”ベリファイ時におけるシーケンスは図２２のようになる。図２２は、“１”〜“Ｆ”ベリファイ時に実行されるシーケンスを示す表である。 Then, the sequence at the time of “1” to “F” verification when the verification is passed is as shown in FIG. FIG. 22 is a table showing a sequence executed at the time of “1” to “F” verification.
例えば“１”ベリファイ時には、まずステップＳＴ１が実行され、センスアンプ１０から読み出しデータが演算器２１へ転送される。次に、“１”ベリファイ時には、第２〜第４ラッチ回路２３、２４、２６に“１”が保持されるので、ステップＳＴ３〜ＳＴ５が実行される。その後、ベリファイにパスすると、第１ラッチ回路２２のデータを“０”から“１”にセットすべく、ステップＳＴ６が実行される。以下、“２”〜“Ｆ”ベリファイ時も同様である。
For example, at the time of “1” verification, step ST1 is executed first, and read data is transferred from the
以上のように、上記第１の実施形態は１６値ＮＡＮＤ型フラッシュメモリにも適用出来、第１の実施形態で説明した（１）の効果が得られる。 As described above, the first embodiment can be applied to a 16-value NAND flash memory, and the effect (1) described in the first embodiment can be obtained.
［第３の実施形態］
次に、この発明の第３の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１の実施形態において、プログラム動作を第１プログラムと第２プログラムの二段階に分けて行うものである。従って、ベリファイ動作も第１ベリファイと第２ベリファイに分けて行われる。以下では、上記第１の実施形態と異なる点についてのみ説明する。
[Third Embodiment]
Next explained is a semiconductor memory device according to the third embodiment of the invention. In the present embodiment, the program operation is performed in two stages of the first program and the second program in the first embodiment. Therefore, the verify operation is also performed separately for the first verify and the second verify. Hereinafter, only differences from the first embodiment will be described.
まず図２３を用いて、本実施形態に係る８値ＮＡＮＤ型フラッシュメモリにおける書き込み動作の大まかな概念について説明する。図２３は、第１プログラム及び第２プログラムを行った際における、メモリセルトランジスタＭＴの閾値電圧の変化を示すグラフであり、一例として“４”データを書き込む場合について説明する。 First, a rough concept of the write operation in the 8-level NAND flash memory according to the present embodiment will be described with reference to FIG. FIG. 23 is a graph showing changes in the threshold voltage of the memory cell transistor MT when the first program and the second program are performed. As an example, a case where “4” data is written will be described.
まず、第１プログラムを繰り返すことにより、閾値電圧が消去レベルから一定レベルまで上昇される。第１プログラムは、“４”データのベリファイレベルであるＶ３４よりも低い第１ベリファイレベルＶ３４’を超えるまで行われる。また、１回の第１プログラムによる閾値電圧の変動量ΔＶth１は比較的大きな値である。第１プログラムを行う際には、第１、第２の実施形態と同様に、ワード線には書き込み電圧Ｖpgmが印加され、ビット線ＢＬには電圧Ｖ１（例えば０Ｖ）が印加される。 First, by repeating the first program, the threshold voltage is raised from the erase level to a certain level. The first program is executed until the first verify level V34 'that is lower than V34, which is the verify level of the "4" data, is exceeded. Further, the threshold voltage fluctuation amount ΔVth1 by one first program is a relatively large value. When performing the first program, as in the first and second embodiments, the write voltage Vpgm is applied to the word line, and the voltage V1 (for example, 0 V) is applied to the bit line BL.
メモリセルトランジスタＭＴが第１ベリファイにパスすると、次に第２プログラムが行われる。そして、第２プログラムを繰り返すことにより、閾値電圧が“４”データのベリファイレベルＶ３４（以下、本実施形態では第２ベリファイレベルと呼ぶ）を超えるまで上昇される。また１回の第２プログラムによる閾値電圧の変動量ΔＶth２は、ΔＶth１よりも小さい値とされる。小さい値とするために、第２プログラムを行う際には、ビット線ＢＬには０Ｖより高い電圧Ｖ２（＞Ｖ１、例えば０．４Ｖ程度）が印加される。 When the memory cell transistor MT passes the first verify, the second program is performed next. By repeating the second program, the threshold voltage is raised until it exceeds the verify level V34 of the “4” data (hereinafter referred to as the second verify level in the present embodiment). Further, the threshold voltage fluctuation amount ΔVth2 by one second program is set to a value smaller than ΔVth1. In order to reduce the value, a voltage V2 (> V1, for example, about 0.4V) higher than 0V is applied to the bit line BL when the second program is performed.
つまり、本実施形態に係る書き込み動作は、まず粗くプログラムを行い、閾値電圧が所定の電圧に近づいた時点で、細かくプログラムを行うものである。上記のプログラムの流れをフローチャートとして示した図が図２４である。図示するように、第１ベリファイにミスした場合には（ステップＳ３０、ＮＯ）、第１プログラムを行う（ステップＳ３１）。第１プログラムでは、ビット線ＢＬの電圧はＶ１とされる（ステップＳ３２）。 That is, in the write operation according to the present embodiment, the program is first roughly performed, and the program is finely programmed when the threshold voltage approaches a predetermined voltage. FIG. 24 is a flowchart showing the flow of the above program. As shown in the drawing, when the first verify is missed (step S30, NO), the first program is executed (step S31). In the first program, the voltage of the bit line BL is set to V1 (step S32).
第１ベリファイにパスして（ステップＳ３０、ＹＥＳ）、第２ベリファイにミスした場合には（ステップＳ３３、ＮＯ）、第２プログラムを行う（ステップＳ３４）。第２プログラムでは、ビット線ＢＬの電圧はＶ２（＞Ｖ１）とされる（ステップＳ３５）。 If the first verification is passed (step S30, YES) and the second verification is missed (step S33, NO), the second program is executed (step S34). In the second program, the voltage of the bit line BL is set to V2 (> V1) (step S35).
第２ベリファイにパスした場合には（ステップＳ３３、ＹＥＳ）、第２プログラムは禁止される（ステップＳ３６）。従って、ビット線ＢＬには書き込み禁止電圧（ＶＤＤ＞Ｖ２）が印加される（ステップＳ３７）。そして、全てのメモリセルトランジスタＭＴについて第２ベリファイにパスすると、書き込み動作が完了する。 If the second verification is passed (step S33, YES), the second program is prohibited (step S36). Therefore, the write inhibit voltage (VDD> V2) is applied to the bit line BL (step S37). When all the memory cell transistors MT pass the second verify, the write operation is completed.
次に、図２５を用いてベリファイ回路６内の演算回路２０−０〜２０−ｍの構成について説明する。図２５は、メモリセルアレイ２、ロウデコーダ３、ページバッファ５、及びベリファイ回路６の詳細を示すブロック図である。なお、メモリセルアレイ２、ロウデコーダ３、及びページバッファ５の構成及び動作は第１の実施形態と同様であるので説明は省略する。
Next, the configuration of the arithmetic circuits 20-0 to 20-m in the verify
図示するように演算回路２０−０〜２０−ｍの各々は、第１の実施形態において説明した図２の構成において、更に第５ラッチ回路２７−０〜２７−ｍを備えている。以下、第５ラッチ回路２７−０〜２７−ｍを単に第５ラッチ回路２７と呼ぶことがある。第５ラッチ回路は初期値として“０”データを保持し、第１ベリファイにパスした際に、演算器２１によって“１”が書き込まれる。すなわち、第５ラッチ回路は第２プログラムを行うか否かを示す情報を保持する。
As shown in the drawing, each of the arithmetic circuits 20-0 to 20-m is further provided with fifth latch circuits 27-0 to 27-m in the configuration of FIG. 2 described in the first embodiment. Hereinafter, the fifth latch circuits 27-0 to 27-m may be simply referred to as the
次に、上記構成のＮＡＮＤ型フラッシュメモリの動作について説明する。
［データの書き込み動作］
図２６を用いて、本実施形態に係るＮＡＮＤ型フラッシュメモリにおけるデータの書き込み動作について説明する。データの書き込み動作は、第１の実施形態と同様に、大まかにはプログラム動作とベリファイ動作との繰り返しである。但し本実施形態では、前述の通り、プログラム動作として第１プログラムと第２プログラムが行われ、またベリファイ動作として第１ベリファイと第２ベリファイとが行われる。図２６は、本実施形態に係るＮＡＮＤ型フラッシュメモリにおける書き込み動作のフローチャートである。
Next, the operation of the NAND flash memory having the above configuration will be described.
[Data write operation]
A data write operation in the NAND flash memory according to the present embodiment will be described with reference to FIG. The data write operation is roughly a repetition of the program operation and the verify operation, as in the first embodiment. However, in the present embodiment, as described above, the first program and the second program are performed as the program operation, and the first verify and the second verify are performed as the verify operation. FIG. 26 is a flowchart of the write operation in the NAND flash memory according to the present embodiment.
まず、第１の実施形態と同様にステップＳ１０〜Ｓ１４の動作が行われる。そしてプログラムが行われる（ステップＳ４０）。ステップＳ４０において第１、第２プログラムのいずれが行われるかは、第５ラッチ回路２７内のデータによって決定される。すなわち、第１〜第３ラッチ回路２２〜２４におけるデータと初期値とのＡＮＤ演算結果が“０”である場合にプログラムを行われ、この際、第５ラッチ回路２７が“０”を保持していれば第１プログラムを行い、“１”を保持していれば第２プログラムを行う。
First, similarly to the first embodiment, the operations in steps S10 to S14 are performed. Then, a program is performed (step S40). Whether the first program or the second program is executed in step S40 is determined by the data in the
次に、“０”データにつき第１ベリファイが行われ（ステップＳ４１）、次に“１”〜“７”データの各々につき、第１ベリファイ及び第２ベリファイが行われる（ステップＳ４２）。第２ベリファイは、第１の実施形態で説明したベリファイ動作と同じである。第１ベリファイの詳細は後述する。ベリファイ動作が終了すると、ステップＳ１７の処理に進む。 Next, a first verify is performed for “0” data (step S41), and then a first verify and a second verify are performed for each of “1” to “7” data (step S42). The second verify is the same as the verify operation described in the first embodiment. Details of the first verify will be described later. When the verify operation ends, the process proceeds to step S17.
以上の書き込み動作の流れを、図２７のタイミングチャートを用いて説明する。図２７は、図４に示す書き込み動作におけるプログラム及びベリファイ時の、ロウデコーダ３によって選択されたワード線の電圧を示すタイミングチャートであり、第１の実施形態で説明した図６における時刻ｔ２〜ｔ６に相当する。
The flow of the above write operation will be described with reference to the timing chart of FIG. FIG. 27 is a timing chart showing the voltage of the word line selected by the
制御回路７によるグレイコードからバイナリコードへの変換が完了すると、時刻ｔ２〜ｔ３においてプログラムが行われる。次に、時刻ｔ３〜ｔ４の期間にベリファイ動作が行われる（ステップＳ４１、Ｓ４２）。前述の通り、ベリファイ動作は第１ベリファイと第２ベリファイとを含む。“１”〜“７”データについての第２ベリファイ時には、ワード線ＷＬには電圧Ｖ０１〜Ｖ６７がそれぞれ印加される。これに対して“１”〜“７”データについての第１ベリファイ時には、ワード線ＷＬにはそれぞれ電圧Ｖ０１〜Ｖ６７よりも低い電圧Ｖ０１’〜Ｖ６７’が印加される。また第１ベリファイは“０”データについても行われる。
When the conversion from the gray code to the binary code by the
図示するように、まず“０”データについての第１ベリファイが行われる（ステップＳ４１）。次に“１”データについて、第１ベリファイ及び第２ベリファイが順次行われる。次に、“２”データについて、第１ベリファイ及び第２ベリファイが順次行われる。その後、同様にして“３”〜“７”データの各々について、第１ベリファイ及び第２ベリファイが順次行われる（ステップＳ４２）。 As shown in the figure, first verification for “0” data is performed (step S41). Next, the first verify and the second verify are sequentially performed on the “1” data. Next, the first verification and the second verification are sequentially performed on the “2” data. Thereafter, similarly, the first verify and the second verify are sequentially performed for each of the “3” to “7” data (step S42).
［ベリファイ動作］
次に、図２６における第１ベリファイの詳細について、特にベリファイ回路６の動作に着目しつつ、図２８を用いて説明する。図２８は、本実施形態に係る第１ベリファイ動作のフローチャートである。第２ベリファイの詳細は、上記第１の実施形態で説明した図７と同様であるので、説明は省略する。
[Verify operation]
Next, details of the first verify in FIG. 26 will be described using FIG. 28 while paying attention to the operation of the verify
まずベリファイ回路６は、ベリファイデータｊ＝“０”として（ステップＳ５０）、第１ベリファイを開始する（ステップＳ５１）。そして、第２ベリファイと同様にして、ステップＳ２２〜Ｓ２５の処理が行われる。
First, the verify
そして、ステップＳ２５における演算結果が“１”であれば（ステップＳ２６、ＹＥＳ）、演算器２１は、当該演算器２１に対応する第５ラッチ回路２７に演算結果“１”を転送し、データを書き換える（ステップＳ５２）。但し、第１〜第３ラッチ回路２２〜２４へのデータ転送は行われない。
If the calculation result in step S25 is “1” (step S26, YES), the
その後、ステップＳ２８、Ｓ２９の処理が行われる。つまり、第１ベリファイが第２ベリファイと異なる点は、演算器２１における演算結果が“１”であった場合に、第１〜第３ラッチ回路２２〜２４では無く第５ラッチ回路２７に演算結果“１”を転送する点にある。
Thereafter, the processes of steps S28 and S29 are performed. That is, the first verify is different from the second verify in that when the calculation result in the
第１ベリファイ及び第２ベリファイは、制御回路７内の例えばシーケンサによって実行される。第２ベリファイのシーケンスステップと、各データをベリファイする際のシーケンスは、第１の実施形態で説明した図９及び図１０と同様である。
The first verification and the second verification are executed by, for example, a sequencer in the
図２９は、第２ベリファイにおけるシーケンサによるシーケンス処理を示す表である。図示するように、シーケンスステップは、第１ベリファイ時のシーケンスステップＳＴ１〜ＳＴ７に加えて、シーケンスステップＳＴ８を有している。シーケンスステップＳＴ８は、演算器２１から第５ラッチ回路２７へのデータ転送である。
FIG. 29 is a table showing the sequence processing by the sequencer in the second verification. As shown in the figure, the sequence step has a sequence step ST8 in addition to the sequence steps ST1 to ST7 in the first verification. The sequence step ST8 is data transfer from the
すると、第１ベリファイにパスした場合の“０”〜“７”ベリファイ時におけるシーケンスは図３０のようになる。図３０は、“０”〜“７”データについての第１ベリファイ時に実行されるシーケンスを示す表である。 Then, the sequence at the time of “0” to “7” verification when the first verification is passed is as shown in FIG. FIG. 30 is a table showing a sequence executed at the time of the first verification for “0” to “7” data.
まず“０”ベリファイ時について説明する。初めにステップＳＴ１が実行され、センスアンプ１０から読み出しデータが演算器２１へ転送される。次に“０”ベリファイ時には、第１〜第３ラッチ回路２２〜２４からデータを演算器２１へ転送すべく（ｂ１＝“１”、ｂ２＝“１”、ｂ３＝“１”なので）、ステップＳＴ２、ＳＴ３、ＳＴ４が実行される。そして、最後に演算器２１の演算結果を第５ラッチ回路２７へ転送すべく、ステップＳＴ８が実行される。
First, “0” verification will be described. First, step ST <b> 1 is executed, and read data is transferred from the
次に“１”〜“７”ベリファイ時について説明する。“１”〜“７”データについての第１ベリファイが第２ベリファイと異なる点は、第１〜第３ラッチ回路２２〜２４へのデータ転送の代わりに、第５ラッチ回路２７へのデータ転送が行われる点である。従って、“１”ベリファイ時にはまずステップＳＴ１が行われ、次にステップＳＴ２、ＳＴ４が行われ、最後にステップＳＴ８が行われる。“２”ベリファイ時にはまずステップＳＴ１が行われ、次にステップＳＴ３、ＳＴ４が行われ、最後にステップＳＴ８が行われる。“３”ベリファイ時にはまずステップＳＴ１が行われ、次にステップＳＴ４が行われ、最後にステップＳＴ８が行われる。“４”ベリファイ時にはまずステップＳＴ１が行われ、次にステップＳＴ２、ＳＴ３が行われ、最後にステップＳＴ８が行われる。“５”ベリファイ時にはまずステップＳＴ１が行われ、次にステップＳＴ２が行われ、最後にステップＳＴ８が行われる。“６”ベリファイ時にはまずステップＳＴ１が行われ、次にステップＳＴ３が行われ、最後にステップＳＴ８が行われる。“７”ベリファイ時にはまずステップＳＴ１が行われ、次にステップＳＴ８が行われる。
Next, “1” to “7” verification will be described. The first verify for “1” to “7” data is different from the second verify in that the data transfer to the
［ベリファイ動作の具体例］
次に、上記のベリファイ動作の具体例を、図３１乃至図４１を参照しつつ説明する。図３１及び図３７はメモリセルトランジスタＭＴの閾値電圧を示すグラフであり、図３２乃至図３６及び図３８乃至図４１は、演算回路２０、センスアンプ１０、及びメモリセルトランジスタＭＴの回路図である。以下では説明の簡単化のために、ビット線がＢＬ１、ＢＬ２の２本である場合を例に説明する。また、ワード線ＷＬ１と、ビット線ＢＬ１、ＢＬ２とに接続されたメモリセルトランジスタＭＴに対して、それぞれ“１”及び“３”データをそれぞれ書き込む場合について説明する。また、以下のベリファイ動作の具体例の説明に限り、ワード線ＷＬ１とビット線ＢＬ１及びＢＬ２とに接続されたメモリセルトランジスタＭＴを説明の便宜上、それぞれメモリセルトランジスタＭＴ１１、ＭＴ１２と呼ぶことにする。
[Specific example of verify operation]
Next, a specific example of the above verify operation will be described with reference to FIGS. FIGS. 31 and 37 are graphs showing the threshold voltage of the memory cell transistor MT. FIGS. 32 to 36 and FIGS. 38 to 41 are circuit diagrams of the
まず、初めに第１プログラムが行われた結果、メモリセルトランジスタＭＴ１１、ＭＴ１２の閾値分布が図３１のようであったとする。すなわち、“１”が書き込まれるべきメモリセルトランジスタＭＴ１１の閾値電圧は、第１ベリファイレベルであるＶ０１’より高く、第２ベリファイレベルであるＶ０１よりも低い。また、“３”が書き込まれるべきメモリセルトランジスタＭＴ１２の閾値電圧は、第１ベリファイレベルであるＶ２３’より低く、第２ベリファイレベルであるＶ２３よりも低い。つまり、メモリセルトランジスタＭＴ１１は第１ベリファイにはパスするが、第２ベリファイにはミスする状態である。またメモリセルトランジスタＭＴ１２は、第１、第２ベリファイの両方にミスする状態である。 First, it is assumed that the threshold distribution of the memory cell transistors MT11 and MT12 is as shown in FIG. 31 as a result of the first program being performed first. That is, the threshold voltage of the memory cell transistor MT11 to which “1” is to be written is higher than V01 ′ that is the first verify level and lower than V01 that is the second verify level. Further, the threshold voltage of the memory cell transistor MT12 to which “3” is to be written is lower than V23 ′ that is the first verify level and lower than V23 that is the second verify level. That is, the memory cell transistor MT11 is in a state where it passes the first verify but misses the second verify. The memory cell transistor MT12 is in a state where it misses both the first and second verify operations.
プログラムの後、まず“１”データにつき第１ベリファイが行われる。この様子を示しているのが図３２である。図示するように、まず“１”ベリファイを行うにあたって、ワード線ＷＬ０に電圧Ｖ０１’が印加される。すると、メモリセルトランジスタＭＴ１１、ＭＴ１２は共にオフ状態となるので、センスアンプ１０−１、１０−２の保持するデータは“１”となる。また、“１”ベリファイ時には、第２ラッチ回路２３−１、２３−２及び第３ラッチ回路２４−１、２４−２内のデータが、演算器２１−１、２１−２へそれぞれ転送される（ステップＳＴ２、ＳＴ４）。 After the program, first verification is performed on “1” data. FIG. 32 shows this state. As shown in the figure, when performing “1” verification, the voltage V01 ′ is applied to the word line WL0. Then, since the memory cell transistors MT11 and MT12 are both turned off, the data held by the sense amplifiers 10-1 and 10-2 is “1”. At the time of “1” verification, the data in the second latch circuits 23-1 and 23-2 and the third latch circuits 24-1 and 24-2 are transferred to the computing units 21-1 and 21-2, respectively. (Steps ST2 and ST4).
すると、演算器２１−１のＡＮＤ演算結果は“１”となり、演算器２１−２のＡＮＤ演算結果は“０”となる。つまり、メモリセルトランジスタＭＴ１１は第１ベリファイにパスする。従って、演算器２１−１は演算結果“１”を第５ラッチ回路２７−１へ転送し（ステップＳＴ８）、第５ラッチ回路２７−１の保持するデータは“０”から“１”へと書き換えられる。なお、前述の通り、第１ベリファイ時には第１〜第３ラッチ回路２２〜２４へのデータ転送は行われないので、第１ラッチ回路２２−１は“０”を保持し続ける。また演算器２１−２は、ＡＮＤ演算結果が“０”であるので演算結果の転送を行わない。よって、第５ラッチ回路２７−２の保持するデータは“０”のままである。
Then, the AND operation result of the arithmetic unit 21-1 is “1”, and the AND operation result of the arithmetic unit 21-2 is “0”. That is, the memory cell transistor MT11 passes the first verify. Accordingly, the arithmetic unit 21-1 transfers the operation result “1” to the fifth latch circuit 27-1 (step ST8), and the data held in the fifth latch circuit 27-1 changes from “0” to “1”. Rewritten. As described above, since data transfer to the first to
次に“１”データにつき第２ベリファイが行われる。この様子を示しているのが図３３である。図示するように、まず“１”ベリファイを行うにあたって、ワード線ＷＬ０に電圧Ｖ０１（＞Ｖ０１’）が印加される。すると、メモリセルトランジスタＭＴ１１、ＭＴ１２はそれぞれオン状態及びオフ状態となるので、センスアンプ１０−１、１０−２の保持するデータはそれぞれ“０”、“１”となる。また、第２ラッチ回路２３−１、２３−２及び第３ラッチ回路２４−１、２４−２内のデータが、演算器２１−１、２１−２へそれぞれ転送される（ステップＳＴ２、ＳＴ４）。 Next, the second verify is performed for “1” data. FIG. 33 shows this state. As shown in the figure, when performing “1” verification, a voltage V01 (> V01 ′) is applied to the word line WL0. Then, since the memory cell transistors MT11 and MT12 are turned on and off, respectively, the data held by the sense amplifiers 10-1 and 10-2 are “0” and “1”, respectively. The data in the second latch circuits 23-1, 23-2 and the third latch circuits 24-1, 24-2 are transferred to the computing units 21-1, 21-2, respectively (steps ST2, ST4). .
すると、演算器２１−１、２１−２のＡＮＤ演算結果は“０”となる。つまり、メモリセルトランジスタＭＴ１１は第２ベリファイにミスする。そして、演算器２１−１、２１−２は演算結果の転送を行わない。 Then, the AND operation result of the arithmetic units 21-1 and 21-2 is “0”. That is, the memory cell transistor MT11 misses the second verify. Then, the computing units 21-1 and 21-2 do not transfer the computation results.
次に、“３”データにつき第１ベリファイが行われる。この様子を示しているのが図３４である。図示するように、まず“３”ベリファイを行うにあたって、ワード線ＷＬ０に電圧Ｖ２３’が印加される。すると、メモリセルトランジスタＭＴ１１、ＭＴ１２は共にオン状態となるので、センスアンプ１０−１、１０−２の保持するデータは“０”となる。また、“３”ベリファイ時には、第３ラッチ回路２４−１、２４−２内のデータが、演算器２１−１、２１−２へそれぞれ転送される（ステップＳＴ４）。 Next, the first verify is performed for “3” data. This is shown in FIG. As shown in the figure, first, when performing “3” verification, the voltage V23 ′ is applied to the word line WL0. Then, since the memory cell transistors MT11 and MT12 are both turned on, the data held by the sense amplifiers 10-1 and 10-2 is “0”. At the time of “3” verification, the data in the third latch circuits 24-1 and 24-2 are transferred to the computing units 21-1 and 21-2, respectively (step ST4).
すると、演算器２１−１、２１−２のＡＮＤ演算結果は共に“０”となる。つまり、メモリセルトランジスタＭＴ１２は第１ベリファイにミスする。そして、演算器２１−１、２１−２は演算結果の転送を行わない。 Then, the AND operation results of the calculators 21-1 and 21-2 are both “0”. That is, the memory cell transistor MT12 misses the first verify. Then, the computing units 21-1 and 21-2 do not transfer the computation results.
次に“３”データにつき第２ベリファイが行われる。この様子を示しているのが図３５である。図示するように、まず“３”ベリファイを行うにあたって、ワード線ＷＬ０に電圧Ｖ２３（＞Ｖ２３’）が印加される。すると、メモリセルトランジスタＭＴ１１、ＭＴ１２は共にオン状態となるので、センスアンプ１０−１、１０−２の保持するデータは“０”となる。また、“３”ベリファイ時には、第３ラッチ回路２４−１、２４−２内のデータが、演算器２１−１、２１−２へそれぞれ転送される（ステップＳＴ４）。 Next, the second verification is performed on “3” data. This is shown in FIG. As shown in the figure, when performing “3” verification, a voltage V23 (> V23 ′) is applied to the word line WL0. Then, since the memory cell transistors MT11 and MT12 are both turned on, the data held by the sense amplifiers 10-1 and 10-2 is “0”. At the time of “3” verification, the data in the third latch circuits 24-1 and 24-2 are transferred to the computing units 21-1 and 21-2, respectively (step ST4).
すると、演算器２１−１、２１−２のＡＮＤ演算結果は共に“０”となる。つまり、メモリセルトランジスタＭＴ１２は第２ベリファイにミスする。そして、演算器２１−１、２１−２は演算結果の転送を行わない。 Then, the AND operation results of the calculators 21-1 and 21-2 are both “0”. That is, the memory cell transistor MT12 misses the second verify. Then, the computing units 21-1 and 21-2 do not transfer the computation results.
以上によって、最初のプログラムと、それに対応した第１、第２ベリファイが完了する。すなわち、図２７における時刻ｔ２〜ｔ４の処理が完了する。この時点では、メモリセルトランジスタＭＴ１１、ＭＴ１２は共に所望の閾値電圧に到達していないので、再度、プログラムを行う。 Thus, the first program and the first and second verify operations corresponding thereto are completed. That is, the processing at times t2 to t4 in FIG. 27 is completed. At this point, since the memory cell transistors MT11 and MT12 have not reached the desired threshold voltage, programming is performed again.
２回目のプログラムの様子を図３６に示す。前述の通り、プログラムデータは第１〜第３ラッチ回路２２〜２４が保持するデータの、演算器２１におけるＡＮＤ演算結果によって決まる。すなわち、演算結果が“０”であればプログラムが行われ、“１”であれば行われない。またプログラムを行う際には、演算器２１は第５ラッチ回路２７内のデータを参照する。そして、第５ラッチ回路２７が“０”を保持していれば第１プログラムが行われ、“１”を保持していれば第２プログラムが行われる。
The state of the second program is shown in FIG. As described above, the program data is determined by the AND operation result in the
図３６の例であると、演算器２１−１、２１−２の演算結果は共に“０”である。従って、メモリセルトランジスタＭＴ１１、ＭＴ１２の両方に対してプログラムが行われる。また、第５ラッチ回路２７−１、２７−２はそれぞれ“１”、“０”を保持しているので、メモリセルトランジスタＭＴ１１には第２プログラムが行われ、メモリセルトランジスタＭＴ１２には第１プログラムが行われる。そして演算器２１−１、２１−２の命令に基づき、センスアンプ１０−１、１０−２は、ビット線ＢＬ１、ＢＬ２にそれぞれ電圧Ｖ２（例えば０．４Ｖ）、Ｖ１（例えば０Ｖ、＜Ｖ２）を印加する。そして、ロウデコーダ３がワード線ＷＬ１にプログラム電圧Ｖpgm２を印加することで、プログラムが行われる。
In the example of FIG. 36, the calculation results of the calculators 21-1 and 21-2 are both “0”. Therefore, programming is performed on both the memory cell transistors MT11 and MT12. Further, since the fifth latch circuits 27-1 and 27-2 hold “1” and “0”, respectively, the second program is performed on the memory cell transistor MT11, and the first latch is performed on the memory cell transistor MT12. The program is performed. Based on the instructions of the arithmetic units 21-1 and 21-2, the sense amplifiers 10-1 and 10-2 have voltages V2 (for example, 0.4V) and V1 (for example, 0V and <V2) applied to the bit lines BL1 and BL2, respectively. Apply. Then, the
この２回目のプログラムの結果、メモリセルトランジスタＭＴ１１、ＭＴ１２の閾値電圧が図３７のように変化したとする。すなわち、メモリセルトランジスタＭＴ１１に対して第１プログラムが行われた結果、その閾値電圧は第２ベリファイレベルであるＶ０１より高くなる。すなわち、“１”データの書き込みが完了する。他方、メモリセルトランジスタＭＴ１２に対して第２プログラムが行われた結果、その閾値電圧は第１ベリファイレベルＶ２３’より高く、第２ベリファイレベルであるＶ２３よりも低い。つまり、メモリセルトランジスタＭＴ１２は第１ベリファイにはパスするが、第２ベリファイにはミスする状態である。 As a result of the second program, it is assumed that the threshold voltages of the memory cell transistors MT11 and MT12 change as shown in FIG. That is, as a result of the first program being performed on the memory cell transistor MT11, the threshold voltage becomes higher than V01 which is the second verify level. That is, the writing of “1” data is completed. On the other hand, as a result of the second program being performed on the memory cell transistor MT12, the threshold voltage is higher than the first verify level V23 'and lower than V23 which is the second verify level. That is, the memory cell transistor MT12 is in a state where it passes the first verification but misses the second verification.
プログラムの後、まず“１”データにつき第１ベリファイが行われる。当然ながら、メモリセルトランジスタＭＴ１１は第１ベリファイにパスする。 After the program, first verification is performed on “1” data. Of course, the memory cell transistor MT11 passes the first verify.
引き続き“１”データにつき第２ベリファイが行われる。この様子を示しているのが図３８である。メモリセルトランジスタＭＴ１２の閾値電圧は、第２ベリファイレベルＶ０１を超えているので、メモリセルトランジスタＭＴ１１はオフ状態となる。従って、センスアンプ１０−１の保持するデータはそれぞれ“１”となる。その結果、演算器２１−１におけるＡＮＤ演算結果は“１”となる。従って、演算器２１−１は演算結果“１”を第１ラッチ回路２２−１へ転送し（ステップＳＴ５）、第１ラッチ回路２２−１内のデータは“０”から“１”へ書き換えられる。これにより、第１〜第３、第５ラッチ回路２２−１〜２４−１、２７−１内のデータは全て“１”となる。 Subsequently, the second verify is performed for “1” data. FIG. 38 shows this state. Since the threshold voltage of the memory cell transistor MT12 exceeds the second verify level V01, the memory cell transistor MT11 is turned off. Therefore, the data held by the sense amplifier 10-1 is “1”. As a result, the AND operation result in the calculator 21-1 is “1”. Accordingly, the arithmetic unit 21-1 transfers the operation result “1” to the first latch circuit 22-1 (step ST5), and the data in the first latch circuit 22-1 is rewritten from “0” to “1”. . As a result, the data in the first to third and fifth latch circuits 22-1 to 24-1 and 27-1 are all "1".
次に、“３”データにつき第１ベリファイが行われる。この様子を示しているのが図３９である。メモリセルトランジスタＭＴ１２の閾値電圧は、第１ベリファイレベルＶ２３’を超えているので、メモリセルトランジスタＭＴ１２はオフ状態となる。従って、センスアンプ１０−２の保持するデータは“１”となる。その結果、演算器２１−２のＡＮＤ演算結果は“１”となる。従って、演算器２１−２の演算結果“１”は第５ラッチ回路２７−２へ転送され（ステップＳＴ８）、第５ラッチ回路２７−２内のデータは“０”から“１”へ書き換えられる。 Next, the first verify is performed for “3” data. This is shown in FIG. Since the threshold voltage of the memory cell transistor MT12 exceeds the first verify level V23 ', the memory cell transistor MT12 is turned off. Therefore, the data held by the sense amplifier 10-2 is “1”. As a result, the AND operation result of the arithmetic unit 21-2 is “1”. Accordingly, the calculation result “1” of the calculator 21-2 is transferred to the fifth latch circuit 27-2 (step ST8), and the data in the fifth latch circuit 27-2 is rewritten from “0” to “1”. .
次に“３”データにつき第２ベリファイが行われる。この様子を示しているのが図４０である。メモリセルトランジスタＭＴ１２の閾値電圧は、第２ベリファイレベルＶ２３を超えていないので、メモリセルトランジスタＭＴ１２はオン状態となる。従って、センスアンプ１０−１２の保持するデータは“０”となり、演算器２１−２から第１、第２ラッチ回路２２−２、２３−２への演算結果の転送は行われない。 Next, the second verification is performed on “3” data. This is shown in FIG. Since the threshold voltage of the memory cell transistor MT12 does not exceed the second verify level V23, the memory cell transistor MT12 is turned on. Therefore, the data held by the sense amplifier 10-12 is “0”, and the calculation result is not transferred from the calculator 21-2 to the first and second latch circuits 22-2 and 23-2.
以上によって、２回目のプログラムと、それに対応した第１、第２ベリファイが完了する。この時点では、メモリセルトランジスタＭＴ１２は所望の閾値電圧に到達していないので、再度、プログラムを行う。 Thus, the second program and the first and second verify operations corresponding thereto are completed. At this time, the memory cell transistor MT12 has not reached the desired threshold voltage, and therefore programming is performed again.
３回目のプログラムの様子を図４１に示す。３回目のプログラムにあたっては、演算器２１−１の演算結果は“１”となる。従って、センスアンプ１０−１にはプログラムデータとして“１”が保持され、ビット線ＢＬ１には書き込み禁止電圧ＶＤＤが印加される。従って、既に“１”プログラムが完了しているメモリセルトランジスタＭＴ１１に対してプログラムは行われない。他方、演算器２１−１の演算結果は“０”である。従って、センスアンプ１０−２にはプログラムデータとして“０”が保持される。また、第５ラッチ回路２７−２には“１”が保持されているので、ビット線ＢＬ２には電圧Ｖ２が印加される。すなわち、メモリセルトランジスタＭＴ１２に対して第２プログラムが行われる。 The state of the third program is shown in FIG. In the third program, the calculation result of the calculator 21-1 is “1”. Therefore, “1” is held as program data in the sense amplifier 10-1, and the write inhibit voltage VDD is applied to the bit line BL1. Therefore, no programming is performed on the memory cell transistor MT11 for which the “1” program has already been completed. On the other hand, the calculation result of the calculator 21-1 is “0”. Therefore, “0” is held as program data in the sense amplifier 10-2. Further, since “1” is held in the fifth latch circuit 27-2, the voltage V2 is applied to the bit line BL2. That is, the second program is performed on the memory cell transistor MT12.
以上のようにして、第１ラッチ回路２２−１〜２２−２、及び第２ラッチ回路２３−１〜２３−３内のデータが全て“１”となるまで、プログラムとベリファイとが繰り返される。 As described above, the program and the verify are repeated until the data in the first latch circuits 22-1 to 22-2 and the second latch circuits 23-1 to 23-3 are all "1".
上記のように、この発明の第３の実施形態に係る半導体記憶装置であると、第１の実施形態で説明した（１）の効果に加えて、下記（２）の効果が得られる。
（２）データの書き込みを高速化しつつ、書き込み精度を向上出来る。
本実施形態に係るＮＡＮＤ型フラッシュメモリであると、図２３を用いて説明したようにプログラム動作は、閾値電圧の変動幅がΔＶth１の第１プログラムと、変動幅がΔＶth２（＜ΔＶth１）の第２プログラムとを含んでいる。
As described above, the semiconductor memory device according to the third embodiment of the present invention has the following effect (2) in addition to the effect (1) described in the first embodiment.
(2) The writing accuracy can be improved while speeding up the data writing.
In the NAND flash memory according to the present embodiment, as described with reference to FIG. 23, the program operation includes the first program with a threshold voltage fluctuation range of ΔVth1 and the second program with a fluctuation range of ΔVth2 (<ΔVth1). Includes programs.
メモリセルトランジスタＭＴの閾値電圧は第１プログラムによって、所望の閾値電圧よりも僅かに低いレベルまで設定される。この際、第１プログラムによる閾値電圧の変動幅が大きいため、プログラム回数を少なく出来、書き込み速度を向上出来る。 The threshold voltage of the memory cell transistor MT is set to a level slightly lower than the desired threshold voltage by the first program. At this time, since the fluctuation range of the threshold voltage by the first program is large, the number of programs can be reduced and the writing speed can be improved.
またメモリセルトランジスタＭＴの閾値電圧は、第１プログラムの後に第２プログラムによって、所望の閾値電圧となるよう設定される。この際、第２プログラムによれば閾値電圧の細かい設定が可能であるため、書き込み精度を向上出来る。 The threshold voltage of the memory cell transistor MT is set to a desired threshold voltage by the second program after the first program. At this time, according to the second program, the threshold voltage can be finely set, so that the writing accuracy can be improved.
そして、第２プログラムについてのベリファイ（第２ベリファイ）には、上記第１の実施形態で説明した方法を用いることが出来るため、第１の実施形態で説明した（１）の効果が得られる。 Since the method described in the first embodiment can be used for verifying the second program (second verify), the effect (1) described in the first embodiment can be obtained.
［第４の実施形態］
次に、この発明の第４の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第２の実施形態を１６値ＮＡＮＤ型フラッシュメモリに適用したものである。つまり本実施形態は、上記第２の実施形態と第３の実施形態とを組み合わせたものである。従って、以下では第２、第３の実施形態と異なる点についてのみ説明する。
[Fourth Embodiment]
Next explained is a semiconductor memory device according to the fourth embodiment of the invention. In the present embodiment, the second embodiment is applied to a 16-value NAND flash memory. That is, this embodiment is a combination of the second embodiment and the third embodiment. Therefore, only differences from the second and third embodiments will be described below.
図４２は、メモリセルアレイ２、ロウデコーダ３、ページバッファ５、及びベリファイ回路６の詳細を示すブロック図である。メモリセルアレイ２、ロウデコーダ３、及びページバッファ５の構成及び動作は第１の実施形態と同様であるので説明は省略する。
FIG. 42 is a block diagram showing details of the
図示するように演算回路２０−０〜２０−ｍの各々は、第２の実施形態で説明した図１９の構成において、第３の実施形態で説明した第５ラッチ回路２７−０〜２７−ｍを更に備えている。前述の通り第５ラッチ回路２７は、第１ベリファイにパスした際に“１”を保持し、第５ラッチ回路２７が“１”を保持する際に第２プログラムが実行される。
As shown in the drawing, each of the arithmetic circuits 20-0 to 20-m has the fifth latch circuit 27-0 to 27-m described in the third embodiment in the configuration of FIG. 19 described in the second embodiment. Is further provided. As described above, the
次に、ベリファイ動作時において制御回路７で実行されるシーケンスステップについて図４３を用いて説明する。図４３は、シーケンサによるシーケンス処理を示す表である。
Next, sequence steps executed by the
図示するようにシーケンスステップは、第２の実施形態において説明した図２１のシーケンスステップに加えて、演算器２１から第５ラッチ回路２７へデータ転送を行うステップＳＴ１０を更に備えている。
As shown in the drawing, the sequence step further includes a step ST10 for transferring data from the
すると、第１ベリファイにパスした場合における、“０”〜“Ｆ”についての第１ベリファイのシーケンスは図４３のようになる。図４３は、“０”〜“Ｆ”データについての第１ベリファイ時に実行されるシーケンスを示す表である。 Then, the first verification sequence for “0” to “F” when the first verification is passed is as shown in FIG. FIG. 43 is a table showing a sequence executed at the time of the first verification for “0” to “F” data.
図示するように、上記第３の実施形態において説明した図３０と同様に、センスアンプ１０から演算器２１へのデータ転送と、第１〜第４ラッチ回路から演算器２１へのデータ転送と、演算器２１から第５ラッチ回路２７へのデータ転送とが行われる。例えば“０”ベリファイ時には、まずステップＳＴ１が実行され、センスアンプ１０から読み出しデータが演算器２１へ転送される。次に、“０”ベリファイ時には第１〜第４ラッチ回路２２〜２４、２６に“１”が保持されるので、ステップＳＴ２〜ＳＴ５が実行される。その後、第１ベリファイにパスすると、演算器２１における演算結果“１”が第５ラッチ回路２７へ転送される。以下、“１”〜“Ｆ”ベリファイ時も同様である。
なお、第２ベリファイ時に実行されるシーケンスは、第２の実施形態で説明した図２２と同様である。
As shown in the figure, similarly to FIG. 30 described in the third embodiment, data transfer from the
Note that the sequence executed during the second verification is the same as that in FIG. 22 described in the second embodiment.
以上のように、上記第３の実施形態は１６値ＮＡＮＤ型フラッシュメモリにも適用出来、第３の実施形態で説明した（２）の効果が得られる。 As described above, the third embodiment can be applied to a 16-value NAND flash memory, and the effect (2) described in the third embodiment can be obtained.
［第５の実施形態］
次に、この発明の第５の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１乃至第４の実施形態において、グレイコードをバイナリコードに変換する方法に関するものである。図４５は、書き込みデータ“０”〜“Ｆ”に対応するグレイコードとバイナリコードの各ビットを示す表である。図中において、１ＤＬ、２ＤＬ、３ＤＬ、ＸＤＬがグレイコードを構成する各ビットを示し、１ＤＬ’、２ＤＬ’、３ＤＬ’、及びＸＤＬ’がバイナリコードを構成する各ビットを示す。そして、１ＤＬ’、２ＤＬ’、３ＤＬ’、及びＸＤＬ’が第１〜第４ラッチ回路に保持される。
[Fifth Embodiment]
Next explained is a semiconductor memory device according to the fifth embodiment of the invention. This embodiment relates to a method for converting a Gray code into a binary code in the first to fourth embodiments. FIG. 45 is a table showing gray code and binary code bits corresponding to write data “0” to “F”. In the figure, 1DL, 2DL, 3DL, and XDL indicate each bit constituting a gray code, and 1DL ', 2DL', 3DL ', and XDL' indicate each bit constituting a binary code. 1DL ', 2DL', 3DL ', and XDL' are held in the first to fourth latch circuits.
図示するように、１ＤＬ’、２ＤＬ’、３ＤＬ’、及びＸＤＬ’は、例えば下記の式によって計算される。
1DL’ ＝ ~xor(1DL, xor(2DL, xor(XDL, 3DL)))
2DL’ ＝ ~xor(2DL, xor(XDL, 3DL))
3DL’ ＝ ~xor (XDL, 3DL)
XDL’ ＝ XDL
但し、“~”は論理否定演算を示し、“xor”は排他的論理和演算を示す。上記計算をシーケンサが行うことで、外部から入力されたグレイコードはバイナリコードに変換される。なお、図４５では書き込みデータが４ビットの場合について説明したが、３ビットの場合であっても同様の方法を用いることが出来る。
As illustrated, 1DL ′, 2DL ′, 3DL ′, and XDL ′ are calculated by, for example, the following equations.
1DL '= ~ xor (1DL, xor (2DL, xor (XDL, 3DL)))
2DL '= ~ xor (2DL, xor (XDL, 3DL))
3DL '= ~ xor (XDL, 3DL)
XDL '= XDL
However, “˜” indicates a logical NOT operation, and “xor” indicates an exclusive OR operation. As the sequencer performs the above calculation, the gray code input from the outside is converted into a binary code. In FIG. 45, the case where the write data is 4 bits has been described, but the same method can be used even when the write data is 3 bits.
［第６の実施形態］
次に、この発明の第６の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１乃至第４の実施形態において、外部から入力される書き込みデータがバイナリコードである場合に関する。図４６は、本実施形態に係るＮＡＮＤ型フラッシュメモリにおける書き込み動作を示すフローチャートである。
[Sixth Embodiment]
Next explained is a semiconductor memory device according to the sixth embodiment of the invention. The present embodiment relates to a case where write data input from the outside is a binary code in the first to fourth embodiments. FIG. 46 is a flowchart showing a write operation in the NAND flash memory according to the present embodiment.
図示するように、外部からＮＡＮＤ型フラッシュメモリに対して、書き込みコマンド、アドレス、及びバイナリコードで記述された書き込みデータが入力される（ステップＳ６０）。すると制御回路７は、入力された書き込みデータにつき、変換処理を行うことなく演算回路２０−０〜２０−ｍ内のラッチ回路へセットする（ステップＳ６１）。その後、ステップＳ１３の処理に進む。
As shown in the figure, a write command, an address, and write data described in binary code are input from the outside to the NAND flash memory (step S60). Then, the
本実施形態であると、制御回路７におけるグレイコードからバイナリコードへの変換が不要となる。
In the present embodiment, the conversion from the gray code to the binary code in the
［第７の実施形態］
次に、この発明の第７の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１乃至第６の実施形態におけるバイナリコードの例に関するものである。以下では、書き込みデータが３ビットの場合について説明するが、４ビットの場合も同様である。図４７乃至図４９は、書き込みデータと、各書き込みデータに対応づけられるバイナリコードとの関係を示す表である。
[Seventh Embodiment]
Next explained is a semiconductor memory device according to the seventh embodiment of the invention. The present embodiment relates to binary code examples in the first to sixth embodiments. In the following, the case where the write data is 3 bits will be described. 47 to 49 are tables showing the relationship between the write data and the binary code associated with each write data.
上記第１の実施形態では、図５を用いて説明したように、第１乃至第３ラッチ回路に保持される各ビットをｂ１、ｂ２、ｂ３としたときに構成されるコード（ｂ３、ｂ２、ｂ１）が、“０”データから降順となるようにバイナリコードが生成される。 In the first embodiment, as described with reference to FIG. 5, the codes (b3, b2,...) Configured when the bits held in the first to third latch circuits are b1, b2, and b3. The binary code is generated so that b1) is in descending order from “0” data.
しかし図４７に示すように、コード（ｂ１、ｂ２、ｂ３）が“０”データから降順となるように、バイナリコードが生成されても良い。また図４８に示すように、コード（ｂ３、ｂ１、ｂ２）が“０”データから降順とされても良い。更に図４９に示すように、コード（ｂ１、ｂ３、ｂ２）が“０”データから降順とされても良い。 However, as shown in FIG. 47, the binary code may be generated so that the codes (b1, b2, b3) are in descending order from “0” data. Further, as shown in FIG. 48, the codes (b3, b1, b2) may be arranged in descending order from “0” data. Further, as shown in FIG. 49, the codes (b1, b3, b2) may be arranged in descending order from “0” data.
すなわち、３つのラッチ回路に保持されるデータをいずれかのビットとする３桁のコードが、書き込みデータ＝“０”から順に降順とされれば良い。そしてこの場合には、第１〜第３ラッチ回路のうち、“ｊ”データ（ｊは“０”〜“６”のいずれか）をプログラムする際に保持する値が“１”となるものの組み合わせは、“ｊ”データよりも閾値電圧の高い全てのデータをそれぞれプログラムする際における組み合わせと異なることになる。 That is, a three-digit code in which the data held in the three latch circuits is any bit may be in descending order from the write data = “0”. In this case, among the first to third latch circuits, a combination of “j” data (j is any one of “0” to “6”) whose value is “1” is stored. Is different from the combination in programming all data having a threshold voltage higher than that of “j” data.
一例として、“４”データをプログラムする場合を考える。すると図４７の場合、“４”データプログラム時にバイナリコードが“１”となるのはビットｂ２、ｂ３である。つまり、“１”を保持するラッチ回路の組み合わせは、第２ラッチ回路と第３ラッチ回路である。これに対して、“５”データをプログラムする際には、ビットｂ２のみが“１”となる。すなわち“１”を保持するラッチ回路は第２ラッチ回路のみである。また“６”データをプログラムする際には、ビットｂ３のみが“１”となる。すなわち、“１”を保持するラッチ回路は第３ラッチ回路のみである。更に“７”データをプログラムする際には、全ビットが“０”となる。すなわち、“５”〜“７”データをプログラムする際には、第２ラッチ回路と第３ラッチ回路とが共に“１”を保持することが無い。
このことは、図４８乃至図４９の場合でも同様である。
As an example, consider the case of programming “4” data. Then, in the case of FIG. 47, it is bits b2 and b3 that the binary code becomes “1” in the “4” data program. That is, the combination of latch circuits that hold “1” is the second latch circuit and the third latch circuit. On the other hand, when “5” data is programmed, only bit b2 becomes “1”. That is, the only latch circuit that holds “1” is the second latch circuit. When programming the “6” data, only the bit b3 becomes “1”. That is, the third latch circuit is the only latch circuit that holds “1”. Further, when “7” data is programmed, all bits become “0”. That is, when “5” to “7” data is programmed, neither the second latch circuit nor the third latch circuit holds “1”.
The same applies to the cases of FIGS. 48 to 49.
また、図５、図４７乃至図４９では、各ビットが保持する“０”と“１”のうち、“１”が有効データである。しかし、“０”が有効データであっても良い。すなわち、第１〜第３ラッチ回路から演算器２１へ転送されるデータが、“１”では無く“０”であっても良い。この場合のバイナリコードの例を図５０に示す。
In FIGS. 5 and 47 to 49, “1” is valid data among “0” and “1” held by each bit. However, “0” may be valid data. That is, the data transferred from the first to third latch circuits to the
図示するように、図５０のバイナリコードは、図５に示すバイナリコードにおいて“０”と“１”とを入れ替えたものである。すると、第１乃至第３ラッチ回路に保持される各ビットをｂ１、ｂ２、ｂ３としたときに構成されるコード（／ｂ３、／ｂ２、／ｂ１）は、“０”データから降順となる。なお“／”は、データの反転を意味する。勿論、図４７乃至図４９のバイナリコードにおいて、“０”と“１”とを反転させても良い。またこの場合には、“０”データそのものが演算器２１へ転送されずに、“０”データを反転させて“１”としたデータが演算器２１へ転送されても良い・
上記のように、この発明の第１乃至第７の実施形態に係る半導体記憶装置であると、書き込みデータをグレイコードでは無くバイナリコードとして取り扱っている。従って、ベリファイ時におけるデータ転送回数を少なく出来ると共に、書き込みデータ間におけるデータ転送回数を均一化出来る。従って、半導体記憶装置の書き込み速度を向上出来る。
As shown in FIG. 50, the binary code in FIG. 50 is obtained by replacing “0” and “1” in the binary code shown in FIG. Then, the codes (/ b3, / b2, / b1) configured when the bits held in the first to third latch circuits are b1, b2, and b3 are in descending order from the “0” data. “/” Means data inversion. Of course, “0” and “1” may be inverted in the binary codes of FIGS. In this case, the data “0” may be transferred to the
As described above, in the semiconductor memory device according to the first to seventh embodiments of the present invention, write data is handled as binary code instead of gray code. Accordingly, the number of data transfers during verification can be reduced, and the number of data transfers between write data can be made uniform. Therefore, the writing speed of the semiconductor memory device can be improved.
なお、上記実施形態では１つのメモリセルトランジスタＭＴが８値または１６値を取り得る場合について説明したが、これは一例に過ぎず、例えば４値（２ビット）や、または３２値（５ビット）などであっても良い。メモリセルトランジスタがｎビットのデータを保持する場合には、次のような構成とすれば良い。 Although the case where one memory cell transistor MT can take 8 values or 16 values has been described in the above embodiment, this is only an example, and for example, 4 values (2 bits) or 32 values (5 bits). It may be. When the memory cell transistor holds n-bit data, the following configuration may be used.
すなわち、メモリセルトランジスタは、閾値電圧に応じて“０”データ〜“２ｎ−１”データのｎビット（ｎは３以上の自然数）データを保持する。そして、プログラム動作時及びベリファイ動作時において、プログラムデータにおける１〜ｎビット目の値をそれぞれ保持する第１乃至第ｎラッチ回路を設ける。更に、ベリファイ動作時において、第１乃至第ｎラッチ回路のうちの少なくともいずれかから転送された前記値と、センスアンプで増幅された読み出しデータとの論理演算を行う演算器を設ける。“ｉ”データ（ｉは“１”〜“２ｎ−１”のいずれか）についてベリファイを行う際には、第１乃至第ｎラッチ回路のうちで、“ｉ”データをプログラムする際に保持する前記値が有効データとなるものから、演算器に対して前記値が転送される。そして、第１乃至第ｎラッチ回路のうち、“ｊ”データ（ｊは“０”〜“２ｎ−２”のいずれか）がプログラムされる際に有効データを保持するものの組み合わせが、“ｊ”データよりも閾値電圧の高いデータがプログラムされる全ての場合における前記組み合わせと異なるようにすれば良い。 That is, the memory cell transistor holds n bits (n is a natural number of 3 or more) of “0” data to “2 n −1” data according to the threshold voltage. Then, first to nth latch circuits are provided for respectively holding the values of the 1st to nth bits in the program data during the program operation and the verify operation. Further, an arithmetic unit is provided for performing a logical operation between the value transferred from at least one of the first to nth latch circuits and the read data amplified by the sense amplifier during the verify operation. When verifying “i” data (i is any one of “1” to “2 n −1”), the first to nth latch circuits are held when programming “i” data. The value is transferred to the arithmetic unit from the value that becomes the valid data. Of the first to n-th latch circuits, the combination of those that hold valid data when “j” data (j is any one of “0” to “2 n -2”) is “j” It may be different from the combination in all cases where data having a higher threshold voltage than data is programmed.
更に演算器は、転送された前記値が全て有効データであり、且つ、センスアンプで増幅されたデータが、メモリセルトランジスタの閾値電圧がベリファイにパスすることを示す値であった場合、第１乃至第ｎラッチ回路のいずれかに保持される無効データを有効データに書き換える。 Further, the arithmetic unit determines that the first value when the transferred values are all valid data and the data amplified by the sense amplifier is a value indicating that the threshold voltage of the memory cell transistor passes verification. Or invalid data held in any of the nth latch circuits is rewritten to valid data.
また演算器で行われる演算内容はＡＮＤ演算に限らない。例えば、プログラムデータについての有効データが図５０に示すように“０”であり、またセンスアンプ内における有効データも“０”（ベリファイにパスした際には“０”を保持）するような場合には、ＯＲ演算を行えば良い。すなわち、演算器２１は、ラッチ回路から読み出した値が全て有効データであり、且つ、センスアンプから転送されたデータが、メモリセルトランジスタの閾値電圧がベリファイレベルよりも高いことを示す値であった場合に有効データを発生する構成であれば良い。
In addition, the calculation content performed by the calculator is not limited to the AND calculation. For example, the valid data for the program data is “0” as shown in FIG. 50, and the valid data in the sense amplifier is also “0” (“0” is held when the verification is passed). For this, an OR operation may be performed. That is, the
また、上記実施形態においては、バイナリコードを構成するｎビットデータの最上位ビットは、ＭＯＳトランジスタ２５によって演算器２１と分離可能なラッチ回路に格納されることが好ましい。この点について、８値ＮＡＮＤ型フラッシュメモリの場合を例に挙げて説明する。
In the above embodiment, the most significant bit of the n-bit data constituting the binary code is preferably stored in a latch circuit that can be separated from the
図５１は、“０”〜“７”データに対応するバイナリコードの各ビットｂ１、ｂ２、ｂ３を示す表である。図示するように、（ｂ３、ｂ２、ｂ１）の３桁で構成されるバイナリコードは、“０”データから降順となるよう、“０”〜“７”データに対応づけられていると仮定する。この場合には、３桁のバイナリコードのうち、最上位ビットとなるｂ３が、図２の構成における第２ラッチ回路２３に格納されることが好ましい。この理由について図５２を用いて説明する。
FIG. 51 is a table showing each bit b1, b2, b3 of the binary code corresponding to “0” to “7” data. As shown in the figure, it is assumed that the binary code composed of three digits (b3, b2, b1) is associated with “0” to “7” data so that the data is in descending order from “0” data. . In this case, it is preferable that b3 which is the most significant bit in the three-digit binary code is stored in the
図５２は、“１”〜“３”データについてのベリファイが完了した際の、第１〜第３ラッチ回路２２〜２３の各々に保持されるバイナリコードの各ビットを示す表である。図示するように、“１”〜“３”データベリファイ完了時には、“０”〜“３”データを保持する演算回路２０においては、各第１〜第３ラッチ回路２２〜２３内の値は“１”になっているはずである。つまり、“０”〜“３”データについてのベリファイが完了した以降は、“４”〜“７”データは（ｂ２、ｂ１）だけで区別がつく。従って、データの識別という意味では、ビットｂ３は必要が無い。
FIG. 52 is a table showing each bit of the binary code held in each of the first to
しかし、“４”データの書き込みを行うためには、いずれかのラッチ回路に“０”が保持されていなければならない。つまり、“４”データの書き込みを行うにはビットｂ３が必要である。しかしながら、“５”〜“７”データの書き込みのためには、ビットｂ３は不要である。なぜなら、“５”〜“７”データの書き込み時には、ビットｂ１、ｂ２の少なくとも一方が“０”になるからである。 However, in order to write “4” data, “0” must be held in any latch circuit. That is, the bit b3 is necessary to write “4” data. However, the bit b3 is not necessary for writing the data “5” to “7”. This is because at the time of writing data “5” to “7”, at least one of the bits b1 and b2 is “0”.
上記を鑑みると、ビットｂ３を図２における第２ラッチ回路２３に保持させ、“０”〜“４”データベリファイ完了後はＭＯＳトランジスタ２５をオフ状態とさせておくことで、第２ラッチ回路２３を他の用途に使用することが可能となる。すなわち、ＮＡＮＤ型フラッシュメモリにおいて図４に示す書き込みシーケンス実行中（“５”〜“７”データ書き込み中）であっても、演算回路２０は外部からデータを取り込むことが出来る。従って、ＮＡＮＤ型フラッシュメモリにおける処理を効率化させ、処理速度を向上出来る。
In view of the above, the
このことは１６値ＮＡＮＤ型フラッシュメモリの場合でも同様である。この場合、“０”〜“Ｆ”データに対応するバイナリコードの各ビットｂ１、ｂ２、ｂ３、ｂ４があった時に、例えば（ｂ４、ｂ３、ｂ２、ｂ１）の４桁で構成されるバイナリコードが、“０”データから降順であったと仮定する。この場合には、４桁のバイナリコードのうち、最上位ビットとなるｂ４が、図１９の構成における第４ラッチ回路２６に格納されることが好ましい。１６値ＮＡＮＤ型フラッシュメモリの場合には、“０”〜“８”データベリファイが完了した時点で、ビットｂ４はデータの区別に不要となるからである。勿論、“０”〜“Ｃ”データの書き込みが終了すれば、ビットｂ３を保持するラッチ回路を開放させることが出来る。更に“Ｄ”及び“Ｅ”データの書き込みが終了すればビットｂ２を保持するラッチ回路を開放させることが出来、更に“Ｆ”データの書き込みが終了すれば、ビットｂ１を保持するラッチ回路を開放させることが出来る。
また、上記は、バイナリコードが図４７〜図５０のようである場合も同様である。
The same applies to a 16-value NAND flash memory. In this case, when there are each bit b1, b2, b3, b4 of the binary code corresponding to “0” to “F” data, for example, a binary code composed of four digits (b4, b3, b2, b1). Are in descending order from the “0” data. In this case, it is preferable that b4 which is the most significant bit of the 4-digit binary code is stored in the
The above also applies to the case where the binary code is as shown in FIGS.
更に、上記実施形態では図２３において、データが消去レベルから所望のレベルに直接書き込まれる場合を例に挙げて説明したが、書き込み方法はこのような方法に限られない。例えば、図１８に示す１６値ＮＡＮＤ型フラッシュメモリの場合、まず初めに４値レベルの書き込みを行う。つまり、書き込みデータが“０”〜“３”であればプログラムを行わず、書き込みデータが“４”〜“７”であれば“４”レベルにプログラムを行い、書き込みデータが“８”〜“Ｂ”であれば“８”レベルにプログラムを行い、書き込みデータが“Ｃ”〜“Ｆ”であれば“Ｃ”レベルにプログラムを行う。次に、２値レベルの書き込みを行う。つまり、書き込みデータが“０”〜“１”であればプログラムを行わず、書き込みデータが“２”〜“３”であれば“２”レベルにプログラムを行う。また、書き込みデータが“４”〜“５”であれば“４”レベルにプログラムを行い、書き込みデータが“６”〜“７”であれば“６”レベルにプログラムを行う。以下、同様である。そして、再度２値レベルの書き込みを行って、最終的に１６値の値を得る。 Furthermore, in the above-described embodiment, the case where data is directly written from the erase level to a desired level is described as an example in FIG. 23, but the writing method is not limited to such a method. For example, in the case of the 16-level NAND flash memory shown in FIG. 18, first, a 4-level level write is performed. That is, if the write data is “0” to “3”, the program is not performed. If the write data is “4” to “7”, the program is performed to the “4” level, and the write data is “8” to “7”. If “B”, the program is performed at the “8” level, and if the write data is “C” to “F”, the program is performed at the “C” level. Next, binary level writing is performed. That is, if the write data is “0” to “1”, the program is not performed, and if the write data is “2” to “3”, the program is performed to the “2” level. If the write data is “4” to “5”, the program is performed at the “4” level, and if the write data is “6” to “7”, the program is performed at the “6” level. The same applies hereinafter. Then, the binary level is written again to finally obtain 16 values.
このような場合であると、図２３に示すプログラムは、必ずしも消去レベルを開始時点として行われるわけでは無いが、勿論、このような場合も適用可能である。 In such a case, the program shown in FIG. 23 is not necessarily performed with the erasure level as the start point, but of course, such a case is also applicable.
また、上記実施形態ではＮＡＮＤ型フラッシュメモリの場合を例に挙げたが、例えばＮＯＲ型、ＤＩＮＯＲ型、ＡＮＤ型フラッシュメモリであっても良い。また、ＮＡＮＤ型フラッシュメモリにおいてメモリセルトランジスタの数を１つにした３Ｔｒ−ＮＡＮＤ型フラッシュメモリや、３Ｔｒ−ＮＡＮＤ型フラッシュメモリにおいて選択トランジスタＳＴ１を廃した２Ｔｒ型フラッシュメモリ等、他のフラッシュメモリにも適用可能である。 In the above embodiment, the NAND flash memory is used as an example. However, for example, a NOR flash memory, a DINOR flash memory, and an AND flash memory may be used. Also, other flash memories such as a 3Tr-NAND flash memory in which the number of memory cell transistors is one in a NAND flash memory and a 2Tr flash memory in which the selection transistor ST1 is eliminated in the 3Tr-NAND flash memory are also included. Applicable.
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。 Note that the present invention is not limited to the above-described embodiment, and various modifications can be made without departing from the scope of the invention in the implementation stage. Furthermore, the above embodiments include inventions at various stages, and various inventions can be extracted by appropriately combining a plurality of disclosed constituent elements. For example, even if some constituent requirements are deleted from all the constituent requirements shown in the embodiment, the problem described in the column of the problem to be solved by the invention can be solved, and the effect described in the column of the effect of the invention Can be extracted as an invention.
１…フラッシュメモリ、２…メモリセルアレイ、３…ロウデコーダ、４…ソース線ドライバ、５…ページバッファ、６…ベリファイ回路、７…制御回路、８…電圧発生回路、９…入出力バッファ、１０−０〜１０−ｍ…センスアンプ、２０−０〜２０−ｍ…演算回路、２１−１〜２１−ｍ…演算器、２２−０〜２２−ｍ…第１ラッチ回路、２３−０〜２３−ｍ…第２ラッチ回路、２４−０〜２４−ｍ…第３ラッチ回路、２５−０〜２５−ｍ…ＭＯＳトランジスタ、２６−０〜２６−ｍ…第４ラッチ回路、２７−０〜２７−ｍ…第５ラッチ回路
DESCRIPTION OF
Claims (5)
ベリファイ動作時において、前記メモリセルトランジスタから読み出された前記データを増幅するセンスアンプと、
プログラム動作時及び前記ベリファイ動作時において、前記メモリセルトランジスタにプログラムすべきプログラムデータにおける１〜ｎビット目の値をそれぞれ保持する第１乃至第ｎラッチ回路と、
前記ベリファイ動作時において、前記第１乃至第ｎラッチ回路のうちの少なくともいずれかから転送された前記値と、前記センスアンプで増幅された前記データとの論理演算を行う演算器と
を具備し、“ｉ”データ（ｉは“１”〜“２ｎ−１”のいずれか）をベリファイする際には、前記第１乃至第ｎラッチ回路のうちで、前記“ｉ”データをプログラムする際に保持する前記値が有効データとなるものから、前記演算器に対して前記値が転送され、
前記第１乃至第ｎラッチ回路のうち、“ｊ”データ（ｊは“０”〜“２ｎ−２”のいずれか）がプログラムされる際に前記有効データを保持するものの組み合わせは、前記“ｊ”データよりも前記閾値電圧の高いデータがプログラムされる全ての場合における前記組み合わせと異なる
ことを特徴とする半導体記憶装置。 A memory cell transistor having a stacked gate including a charge storage layer and a control gate and capable of holding n bits (n is a natural number of 2 or more) of “0” data to “2 n −1” data according to a threshold voltage When,
A sense amplifier that amplifies the data read from the memory cell transistor during a verify operation;
First to n-th latch circuits for holding values of 1st to nth bits in program data to be programmed in the memory cell transistors during a program operation and a verify operation,
An arithmetic unit that performs a logical operation of the value transferred from at least one of the first to n-th latch circuits and the data amplified by the sense amplifier during the verify operation; When verifying “i” data (i is any one of “1” to “2 n −1”), when programming the “i” data in the first to nth latch circuits. Since the value to be held is valid data, the value is transferred to the computing unit,
Among the first to n-th latch circuits, a combination of those holding the valid data when “j” data (j is any one of “0” to “2 n -2”) is programmed as “ The semiconductor memory device, wherein the combination is different in all cases where data having a threshold voltage higher than j ″ data is programmed.
ことを特徴とする請求項１記載の半導体記憶装置。 In the arithmetic unit, the transferred values are all valid data, and the data amplified by the sense amplifier is a value indicating that a threshold voltage of the memory cell transistor is higher than a verify level. 2. The semiconductor memory device according to claim 1, wherein invalid data held in any of the first to nth latch circuits is rewritten to the valid data.
ことを特徴とする請求項１記載の半導体記憶装置。 An n-bit code obtained by combining the values held in each of the first to nth latch circuits is an ascending or descending value in the order of “0” to “2 n −1”. The semiconductor memory device according to claim 1.
前記制御回路は、前記第１乃至第ｎラッチ回路内の前記値を、前記第１乃至第ｎラッチ回路の各々に保持される前記値を組み合わせて得られるｎビットのコードが、前記“０”〜“２ｎ−１”の順に昇順または降順の値となるよう変換する
ことを特徴とする請求項３記載の半導体記憶装置。 A control circuit for transferring each bit of the n-bit program data described in Gray code to each of the first to n-th latch circuits;
The control circuit is configured such that an n-bit code obtained by combining the values in the first to n-th latch circuits with the values held in the first to n-th latch circuits is “0”. 4. The semiconductor memory device according to claim 3, wherein conversion is performed so that values are in ascending order or descending order in order of “2 n −1”.
前記ベリファイ動作は、前記メモリセルトランジスタの閾値電圧が、第１ベリファイレベルよりも高いか否かを判定する第１ベリファイ動作と、前記第１ベリファイレベルよりも高い第２ベリファイレベルよりも高いか否かを判定する第２ベリファイ動作を含み、
前記演算器は、前記第１ベリファイ動作時において、前記読み出した前記値が全て有効データであり、且つ、前記センスアンプで増幅された前記データが、前記メモリセルトランジスタの閾値電圧が前記第１ベリファイレベルよりも高いことを示す値であった場合、前記第（ｎ＋１）ラッチ回路に前記有効データをセットし、且つ
前記第２ベリファイ動作時において、前記転送された前記値が全て有効データであり、且つ、前記センスアンプで増幅された前記データが、前記メモリセルトランジスタの閾値電圧が前記第２ベリファイレベルよりも高いことを示す値であった場合、前記第１乃至第ｎラッチ回路のいずれかに保持される無効データを前記有効データに書き換え、
前記第１ベリファイ動作において前記センスアンプで増幅された前記データが、前記メモリセルトランジスタの閾値電圧が前記第１ベリファイレベルよりも低いことを示す値であった場合には、前記メモリセルトランジスタのドレインに対して第１電圧が印加されることにより前記プログラム動作が行われ、
前記第１ベリファイ動作において前記センスアンプで増幅された前記データが、前記メモリセルトランジスタの閾値電圧が前記第１ベリファイレベルよりも高いことを示す値であり、且つ前記第２ベリファイ動作において前記センスアンプで増幅された前記データが、前記メモリセルトランジスタの閾値電圧が前記第２ベリファイレベルよりも低いことを示す値であった場合には、前記メモリセルトランジスタのドレインに対して前記第１電圧よりも高い第２電圧が印加されることにより前記プログラム動作が行われる
ことを特徴とする請求項１記載の半導体記憶装置。 A (n + 1) th latch circuit;
The verify operation includes a first verify operation for determining whether a threshold voltage of the memory cell transistor is higher than a first verify level, and whether the threshold voltage is higher than a second verify level higher than the first verify level. Including a second verify operation for determining whether
In the first verify operation, the arithmetic unit is configured such that the read values are all valid data, and the data amplified by the sense amplifier is the threshold voltage of the memory cell transistor. If the value is higher than the level, the valid data is set in the (n + 1) th latch circuit, and the transferred value is all valid data in the second verify operation, When the data amplified by the sense amplifier is a value indicating that the threshold voltage of the memory cell transistor is higher than the second verify level, the data is supplied to any one of the first to nth latch circuits. Rewrite the invalid data held by the valid data,
When the data amplified by the sense amplifier in the first verify operation is a value indicating that the threshold voltage of the memory cell transistor is lower than the first verify level, the drain of the memory cell transistor The program operation is performed by applying a first voltage to
The data amplified by the sense amplifier in the first verify operation is a value indicating that the threshold voltage of the memory cell transistor is higher than the first verify level, and the sense amplifier in the second verify operation. When the data amplified in step (b) is a value indicating that the threshold voltage of the memory cell transistor is lower than the second verify level, the drain voltage of the memory cell transistor is lower than the first voltage. The semiconductor memory device according to claim 1, wherein the program operation is performed by applying a high second voltage.
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