JP2009049326A

JP2009049326A - Phase change memory device and method of manufacturing phase change memory device

Info

Publication number: JP2009049326A
Application number: JP2007216453A
Authority: JP
Inventors: Yuji Furumura; 雄二古村; Naomi Mura; 直美村; Shinji Nishihara; 晋治西原; Masanobu Hatanaka; 正信畠中
Original assignee: Ulvac Inc; Philtech Inc
Current assignee: Ulvac Inc; Philtech Inc
Priority date: 2007-08-22
Filing date: 2007-08-22
Publication date: 2009-03-05
Anticipated expiration: 2027-08-22
Also published as: JP5326080B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide technology which carries out miniaturization of an electrode for passing current to GST to below exposure limit. <P>SOLUTION: The phase change memory device includes a phase change layer, an electrode whose one end contacts the phase change layer, a contact plug connected to the other end of the electrode, and a field-effect transistor in which a source or drain is electrically connected to the contact plug, wherein the electrode is formed of zirconium boron nitride. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、相変化メモリ装置およびその製造方法に関し、特に、ヒータ電極の微細化技術に係る。 The present invention relates to a phase change memory device and a method for manufacturing the same, and more particularly to a technology for miniaturizing a heater electrode.

相変化メモリ装置（ＰＣＭ：Phase Change Memory）は、結晶状態により電気抵抗が変化する相変化層をメモリセルとして利用する記憶素子であって、駆動電力を抑制可能な次世代メモリ装置として検討されている。相変化層としては、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）およびテルル（Ｔｅ）を含むＧｅＳｂＴｅ（以下、ＧＳＴという）等のカルコゲナイド半導体が用いられる。 A phase change memory (PCM) is a storage element that uses a phase change layer whose electric resistance changes depending on a crystal state as a memory cell, and has been studied as a next generation memory device capable of suppressing driving power. Yes. As the phase change layer, a chalcogenide semiconductor such as GeSbTe (hereinafter referred to as GST) containing germanium (Ge), antimony (Sb), and tellurium (Te) is used.

近年、相変化メモリ装置の研究が盛んであり、カルコゲナイド半導体を用いた相変化メモリ装置の特性についても、多数の報告がなされている（例えば、非特許文献１参照）。 In recent years, research on phase change memory devices has been actively conducted, and many reports have been made on the characteristics of phase change memory devices using chalcogenide semiconductors (see, for example, Non-Patent Document 1).

相変化メモリ装置では、カルコゲナイド半導体が非晶質（アモルファス）状態のときに高い電気抵抗値を示し、結晶状態のときには低い電気抵抗値を示すという特性を有することを利用し、メモリセルに流れる電流によるジュール熱に応じて結晶状態が変化したときに、高抵抗値にバイナリ「１」を対応させ、低抵抗値にバイナリ「０」を対応させ、この抵抗値の差分を電圧変化または電流変化として検出することによって、記憶情報の書き込みと読み出しとを実現する。 In the phase change memory device, the current flowing in the memory cell is utilized by utilizing the characteristic that the chalcogenide semiconductor has a high electric resistance value when it is in an amorphous state and a low electric resistance value when it is in a crystalline state. When the crystal state changes in response to Joule heat, the binary value “1” is made to correspond to the high resistance value, the binary value “0” is made to correspond to the low resistance value, and the difference between the resistance values is regarded as a voltage change or a current change. By detecting it, writing and reading of stored information are realized.

従来の相変化メモリ装置では、図６に示すように、ｐ型の半導体ウエハ１００上にｎ型のソース１０ａとドレイン１０ｂとが形成され、ゲート絶縁膜２０上にゲート電極３０が形成されており、このゲート電極３０がワード線（図示せず）に接続される。 In the conventional phase change memory device, as shown in FIG. 6, an n-type source 10 a and a drain 10 b are formed on a p-type semiconductor wafer 100, and a gate electrode 30 is formed on a gate insulating film 20. The gate electrode 30 is connected to a word line (not shown).

ソース１０ａはアース用のプラグ４０ａを介してアース用の配線４０ｂに接続される。これらのプラグ４０ａとアース配線４０ｂとは、タングステン（Ｗ）やドープト・ポリシリコン（Ｄ−ＰｏｌｙＳｉ）のような導電性の良好な材料により形成される。 The source 10a is connected to the grounding wiring 40b through the grounding plug 40a. The plug 40a and the ground wiring 40b are formed of a material having good conductivity such as tungsten (W) or doped polysilicon (D-Poly Si).

一方、ドレイン１０ｂには、ＣＶＤ−Ｗを用いて形成された第１層配線Ｍ０のコンタクトプラグ５０が接続され、このコンタクトプラグ５０上には、ＣＶＤ−Ｗで形成されたコンタクトプラグ６０がさらに接続される。そして、このコンタクトプラグ（下部電極接続用）６０上に下部電極７０が接続される。 On the other hand, the contact plug 50 of the first layer wiring M0 formed using CVD-W is connected to the drain 10b, and the contact plug 60 formed of CVD-W is further connected to the contact plug 50. Is done. The lower electrode 70 is connected to the contact plug (for connecting the lower electrode) 60.

下部電極７０上には相変化層としてＧＳＴ８０ａと上部電極８０ｂとが形成され、この上部電極８０ｂ上に上部電極コンタクト（ＴＥＣ）９０が接続される。上部電極コンタクト９０は、さらにビット線となる上層配線Ｍ１に接続される。 A GST 80a and an upper electrode 80b are formed on the lower electrode 70 as phase change layers, and an upper electrode contact (TEC) 90 is connected to the upper electrode 80b. The upper electrode contact 90 is further connected to an upper layer wiring M1 that becomes a bit line.

この従来の相変化メモリ装置において、下部電極（ＢＥ：Bottom Electrode）７０は、ヒータ電極ともいい、ＧＳＴ８０ａの結晶状態を変化させるためのジュール熱を供給する。ＧＳＴ８０ａに下部電極７０を介して融点（約６２５℃）に達する熱量を短時間に供給してから急速に冷却すると、ＧＳＴ８０ａは非晶質状態になり、バイナリ「１」に対応するようになる。一方、融点より低い結晶化温度（約４００℃）となる熱量を下部電極７０を介してＧＳＴ８０ａに長時間供給してから冷却すると、ＧＳＴ８０ａは結晶質になるので、バイナリ「０」に対応するようになる。 In this conventional phase change memory device, a lower electrode (BE) 70, also called a heater electrode, supplies Joule heat for changing the crystal state of the GST 80a. When the amount of heat reaching the melting point (about 625 ° C.) is supplied to the GST 80a through the lower electrode 70 in a short time and then rapidly cooled, the GST 80a becomes in an amorphous state and corresponds to binary “1”. On the other hand, when the amount of heat at which the crystallization temperature is lower than the melting point (about 400 ° C.) is supplied to the GST 80a through the lower electrode 70 for a long time and then cooled, the GST 80a becomes crystalline, so that it corresponds to binary “0”. become.

従来の相変化メモリ装置では、下部電極７０はヒータ電極であるから、窒化チタン（ＴｉＮ）のような高抵抗の材料により形成される。コンタクトプラグ６０は、この下部電極７０から発生する熱を半導体ウエハ１００に逃がさないようにするために必須である。また、下部電極７０を最小寸法１００ｎｍ以下に微細化することによって、低電力で効率的にジュール熱をＧＳＴ８０ａに伝達させるとともに、コンタクトプラグ６０を介したウエハ１００への放熱を抑制することもできる。 In the conventional phase change memory device, since the lower electrode 70 is a heater electrode, it is formed of a high resistance material such as titanium nitride (TiN). The contact plug 60 is indispensable for preventing the heat generated from the lower electrode 70 from escaping to the semiconductor wafer 100. Further, by miniaturizing the lower electrode 70 to a minimum dimension of 100 nm or less, Joule heat can be efficiently transmitted to the GST 80a with low power, and heat dissipation to the wafer 100 via the contact plug 60 can be suppressed.

特開２００４−３４９５０４号公報JP 2004-349504 A 2005 Symposium on VLSI Technology Digest of Technical Papers(米国),2005年,P96-992005 Symposium on VLSI Technology Digest of Technical Papers (USA), 2005, P96-99

上述のように、従来の相変化メモリ装置では、ＧＳＴ８０ａを流れる電流の電流密度は、電極７０とＧＳＴ８０ａとの接触面積が減少すればするほど増加すると共に、発生するジュール熱も増大する。このため、電極７０とＧＳＴ８０ａとの接触面積は、フォトリソグラフィーで露光可能な最小寸法で設計される。しかしながら、このような露光限界以下に微細化することが求められている。 As described above, in the conventional phase change memory device, the current density of the current flowing through the GST 80a increases as the contact area between the electrode 70 and the GST 80a decreases, and the generated Joule heat also increases. For this reason, the contact area between the electrode 70 and the GST 80a is designed with a minimum dimension that can be exposed by photolithography. However, there is a demand for miniaturization below the exposure limit.

本発明は、上記露光限界という課題を解決し、ＧＳＴに電流を流すための電極を露光限界以下に微細化する技術を提供するものである。 The present invention solves the above-mentioned problem of exposure limit and provides a technique for miniaturizing an electrode for passing a current through GST to be below the exposure limit.

本発明の相変化メモリ装置は、相変化層と、この相変化層に一端が接触する電極と、この電極の他端に接続するコンタクトプラグと、このコンタクトプラグにソースまたはドレインが電気的に接続された電界効果型トランジスタとを備えた相変化メモリ装置であって、この電極をジルコニウムボロンナイトライドにより形成したことを特徴とする。 The phase change memory device of the present invention includes a phase change layer, an electrode having one end in contact with the phase change layer, a contact plug connected to the other end of the electrode, and a source or drain electrically connected to the contact plug. A phase change memory device including the field effect transistor, wherein the electrode is formed of zirconium boron nitride.

また、この電極は、径１００ｎｍ以下のホール内表面にジルコニウムボロンナイトライドが成膜されてなることを特徴とする。 Further, this electrode is characterized in that zirconium boron nitride is formed on the inner surface of a hole having a diameter of 100 nm or less.

さらに、ホールのアスペクト比が１以上であることを特徴とする。 Further, the aspect ratio of the hole is 1 or more.

本発明の相変化メモリ装置の製造方法は、半導体基板上に電界効果型トランジスタを形成する工程と、この電界効果型トランジスタのソースまたはドレインに電気的に接続させてコンタクトプラグを形成する工程と、このコンタクトプラグに一端が接続する電極をジルコニウムボロンナイトライドにより形成する工程と、前記電極の他端に接続させて相変化層を形成する工程とを備えることを特徴とする。 The method of manufacturing a phase change memory device of the present invention includes a step of forming a field effect transistor on a semiconductor substrate, a step of forming a contact plug by being electrically connected to a source or drain of the field effect transistor, The method includes a step of forming an electrode having one end connected to the contact plug by zirconium boron nitride, and a step of forming a phase change layer by connecting to the other end of the electrode.

本発明によれば、絶縁膜の上では高抵抗となり、金属の上では低抵抗になる材料ジルコニウムボロンナイトライド（ＺｒＢｘＮｙ）を電極材料として用いることにより、コンタクト孔（ホール）の中に微小な電極をセルファラインで作製することができる。これによって、相変化メモリの書き込み電流を低減できる。このため、相変化材料を用いたメモリーデバイスの電極を露光限界によらずに微細化することができるから、相変化材料を用いたメモリーデバイス（相変化メモリ装置）の微細化を可能にさせ得る。 According to the present invention, a small electrode is formed in a contact hole (hole) by using, as an electrode material, zirconium boron nitride (ZrBxNy), which has a high resistance on an insulating film and a low resistance on a metal. Can be produced by self-line. This can reduce the write current of the phase change memory. For this reason, since the electrodes of the memory device using the phase change material can be miniaturized regardless of the exposure limit, the memory device (phase change memory device) using the phase change material can be miniaturized. .

本発明によれば、ＧＳＴに電流を通じる電極を小さく製造することができる。ＧＳＴと接触する電極が大きいと相変化させる（溶解させたり、結晶化させたりする）領域のボリュームが大きい。ボリュームが大きいと、消費される電力、または相当する電流が大きくなり、消費電力が大きくなる。消費電力を小さくして、相変化させる領域を小さくするにはＧＳＴに接続する小さな電極が必要である。本発明によれば、再現性よく小さな電極を安いコストで作製することができる。また、１世代だけでなく、次の世代にまで拡張が可能である。そのため、大きな費用と長い時間のかかるパタン生成のための露光技術に依存しない微細電極作製技術を提供できる。 According to the present invention, it is possible to manufacture a small electrode for passing a current through GST. If the electrode in contact with the GST is large, the volume of the region that undergoes phase change (dissolves or crystallizes) is large. When the volume is large, the consumed power or the corresponding current increases, and the power consumption increases. In order to reduce the power consumption and the phase change region, a small electrode connected to the GST is required. According to the present invention, a small electrode with good reproducibility can be produced at a low cost. Further, it is possible to extend not only to one generation but also to the next generation. Therefore, it is possible to provide a fine electrode manufacturing technique that does not depend on an exposure technique for pattern generation that requires a large cost and a long time.

以下、本発明の実施形態を図面に基づいて説明する。図１は、本発明の第１の実施形態としての相変化メモリ装置の特徴的な構造の一例を説明する断面図であって、特にＧＳＴの下部電極にＺｒＢＮを用いた構造の模式的断面図である。この構造は、ＧＳＴに接続させる微細電極を作製するための工程を説明するための一例であって、相変化メモリセル以外の構造は、従来の相変化メモリ装置（図６）と同じなので、図１には示していない。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a cross-sectional view for explaining an example of a characteristic structure of a phase change memory device as a first embodiment of the present invention, and in particular, a schematic cross-sectional view of a structure using ZrBN as a lower electrode of GST. It is. This structure is an example for explaining a process for manufacturing a fine electrode connected to GST, and the structure other than the phase change memory cell is the same as that of the conventional phase change memory device (FIG. 6). Not shown in 1.

この相変化メモリ装置では、半導体基板１０１に電界効果型トランジスタが形成され、この電界効果型トランジスタのソースまたはドレインとなるＮ型の拡散層１０２にコンタクトプラグ（接続孔）１０４を介して第１層配線１０５が電気的に接続されている。コンタクトプラグ１０４と第１層配線１０５とは、ＣＶＤ法によるＷ等の導電体からなる。そして、この第１層配線１０５上に電極Ｅ１が電気的に接続されて設けられ、この電極Ｅ１上に、さらに相変化層としてＧＳＴ１０９が接続されている。このＧＳＴ１０９上には、さらに上部電極１１０が形成され、この上部電極１１０がコンタクトプラグ１１２により上層配線（図示せず）に接続されている。また、これらの配線は、層間絶縁膜１０３、１０６、１１１により他配線と電気的に絶縁されて構成されている。 In this phase change memory device, a field effect transistor is formed on a semiconductor substrate 101, and a first layer is connected to an N type diffusion layer 102 serving as a source or drain of the field effect transistor via a contact plug (connection hole) 104. The wiring 105 is electrically connected. The contact plug 104 and the first layer wiring 105 are made of a conductor such as W by a CVD method. An electrode E1 is electrically connected to the first layer wiring 105, and a GST 109 is further connected as a phase change layer on the electrode E1. An upper electrode 110 is further formed on the GST 109, and the upper electrode 110 is connected to an upper layer wiring (not shown) by a contact plug 112. Further, these wirings are configured to be electrically insulated from other wirings by interlayer insulating films 103, 106, and 111.

電極Ｅ１は、ジルコニウムボロンナイトライド（ＺｒＢＮ）により形成されており、層間絶縁膜１０６に接した部分１０８は絶縁性となる一方で、第１層配線１０５の導電膜に接した部分１０７は導電性となっている。これは、ジルコニウムボロンナイトライドがこの導電膜（１０５）表面では導電膜として成長し、層間絶縁膜１０６表面では絶縁膜として成長するという性質があるためである。よって、電極Ｅ１は、層間絶縁膜１０６に接する絶縁部分１０８の内部に円錐状の導電部分１０７が配される構造になるので、ＧＳＴ１０９との実効接続面積１１３を、電極径未満に微細化できる。 The electrode E1 is made of zirconium boron nitride (ZrBN), and the portion 108 in contact with the interlayer insulating film 106 is insulative, while the portion 107 in contact with the conductive film of the first layer wiring 105 is conductive. It has become. This is because zirconium boron nitride grows as a conductive film on the surface of the conductive film (105) and grows as an insulating film on the surface of the interlayer insulating film 106. Therefore, since the electrode E1 has a structure in which the conical conductive portion 107 is disposed inside the insulating portion 108 that is in contact with the interlayer insulating film 106, the effective connection area 113 with the GST 109 can be made smaller than the electrode diameter.

次に、図１を用いて、本発明に係る相変化メモリ装置の製造方法を、特に電極作製の工程を詳細に説明する。なお、以下の説明は通常のＣＭＯＳ製造工程に基づき、一般的な洗浄および測定等の工程は省略する。 Next, with reference to FIG. 1, a method for manufacturing a phase change memory device according to the present invention, in particular, an electrode manufacturing process will be described in detail. The following description is based on a normal CMOS manufacturing process, and general cleaning and measurement processes are omitted.

（１）径３００ｎｍのＳｉウエハ１０１を準備する。ここでは３００ｎｍウエハを使用するが、本発明は、Ｓｉウエハ径によらない。
（２）標準的ＣＭＯＳ製造工程によりＳＴＩを形成し、周辺回路を構築するための電界効果トランジスタを形成する。
（３）約８５０℃でパッド酸化し、熱酸化膜を３０ｎｍ程度成長させる。 (1) A Si wafer 101 having a diameter of 300 nm is prepared. Although a 300 nm wafer is used here, the present invention does not depend on the Si wafer diameter.
(2) STI is formed by a standard CMOS manufacturing process, and a field effect transistor for constructing a peripheral circuit is formed.
(3) Pad oxidation is performed at about 850 ° C., and a thermal oxide film is grown by about 30 nm.

（４）このパッド酸化膜上にＮ⁺層パタンを露光する。
（５）Ａｓイオンを、３０ｋｅＶ、３×１０¹⁵／ｃｍ²で注入する。これによって、Ｎ型拡散層１０２を形成する。
（６）Ｏ₂アッシングおよび過酸化水素／硫酸ウエット処理によりレジストを除去する。
（７）次に、約８５０℃で３０分間のアニール処理を行う。
（８）プラズマＴＥＯＳ酸化膜等の層間絶縁膜１０３を５００ｎｍ成長させる。 (4) An N ⁺ layer pattern is exposed on the pad oxide film.
(5) As ions are implanted at 30 keV and 3 × 10 ¹⁵ / cm ² . Thereby, the N-type diffusion layer 102 is formed.
(6) The resist is removed by O ₂ ashing and hydrogen peroxide / sulfuric acid wet treatment.
(7) Next, annealing is performed at about 850 ° C. for 30 minutes.
(8) An interlayer insulating film 103 such as a plasma TEOS oxide film is grown to 500 nm.

（９）ここに通常のフォトリソグラフィー法によって、例えば、径２００ｎｍのコンタクトホール・パタンを露光する。
（１０）公知の絶縁膜エッチ法によって、径２００ｎｍ、アスペクト比２．５のコンタクトホールを形成する。
（１１）レジストを除去する。
（１２）次に、アルバック製スパッタ装置「ＥＮＴＲＯＮ−ＥＸ」等のスパッタ装置によりバリアー膜（ＴｉＮ／Ｔｉ）を成膜する。このとき、Ｔｉ膜を２０ｎｍ、ＴｉＮ膜を４０ｎｍの厚さで連続成膜することによって、コンタクトホール内壁をＴｉＮ／Ｔｉ積層膜で覆う。 (9) Here, for example, a contact hole pattern having a diameter of 200 nm is exposed by a normal photolithography method.
(10) A contact hole having a diameter of 200 nm and an aspect ratio of 2.5 is formed by a known insulating film etching method.
(11) The resist is removed.
(12) Next, a barrier film (TiN / Ti) is formed by a sputtering apparatus such as an ULVAC sputtering apparatus “ENTRON-EX”. At this time, the inner wall of the contact hole is covered with a TiN / Ti laminated film by continuously forming a Ti film with a thickness of 20 nm and a TiN film with a thickness of 40 nm.

（１３）次に、ＡＭＡＴ製「ＣＥＮＴＵＲＡＣＶＤ−Ｗ」等によってＣＶＤ−Ｗ膜を約２５０ｎｍ堆積させる。
（１４）次に、公知のＷ−ＣＭＰ法によって、平坦部のＷおよびＴｉＮ／Ｔｉ膜を除去する。これによって、コンタクトプラグ１０４を形成する。そして、上記工程（７）〜（１３）を繰り返すことによって、第１層配線１０５を同様に形成する。
（１５）続いて、層間絶縁膜１０６をＣＶＤ法等により約１００ｎｍ成長させる。 (13) Next, a CVD-W film is deposited to about 250 nm by “CENTURACVD-W” manufactured by AMAT.
(14) Next, the W and TiN / Ti film in the flat portion are removed by a known W-CMP method. Thereby, the contact plug 104 is formed. Then, the first layer wiring 105 is similarly formed by repeating the steps (7) to (13).
(15) Subsequently, the interlayer insulating film 106 is grown by about 100 nm by the CVD method or the like.

（１６）下部コンタクト電極（ＢＥＣ：Bottom Electrode Contact）パタンとして、径８０ｎｍのホールパタンを露光する。
（１７）公知の絶縁膜エッチ（ＢＥＣエッチ）技術によって、電極用のホールをエッチングして形成する。
（１８）レジストを除去する。 (16) A hole pattern having a diameter of 80 nm is exposed as a bottom contact electrode (BEC) pattern.
(17) An electrode hole is etched and formed by a known insulating film etching (BEC etching) technique.
(18) The resist is removed.

（１９）次に、アルバック製「ＺｒＢＮ−ＣＶＤ」装置によって、ＺｒＢＮ膜を約２４０℃で５０ｎｍほど成膜する。これによって、電極用のホール内をＺｒＢＮで埋め込む。
（２０）次に、メタルＣＭＰ法によって、通常のバリアメタルＣＭＰと同等条件を用いて、ホール外部のＺｒＢＮ膜を除去する。これによって、電極Ｅ１を形成する。
（２１）次に、アルバック製スパッタ装置「ＥＮＴＲＯＮ−ＥＸＧＳＴ」によって、ＧＳＴ膜１０９を約１００ｎｍ成長させる。 (19) Next, a ZrBN film is formed to a thickness of about 50 nm at about 240 ° C. by using an “ZrBN-CVD” apparatus manufactured by ULVAC. Thus, the hole for the electrode is filled with ZrBN.
(20) Next, the ZrBN film outside the hole is removed by a metal CMP method under the same conditions as those for a normal barrier metal CMP. Thereby, the electrode E1 is formed.
(21) Next, the GST film 109 is grown to about 100 nm by an ULVAC sputtering apparatus “ENTRON-EXGST”.

（２２）次に、Ｗ／ＴｉＮ成長をアルバック製「ＥＮＴＲＯＮ−ＥＸ」により行って５０ｎｍ程度堆積させる。
（２３）そして、上部電極１１０のパタンを露光する。
（２４）次に、Ｗ、ＴｉＮおよびＧＳＴをエッチング処理することによって、上部電極１１０を形成する。
（２５）続いて、層間絶縁膜１１１を成膜する。 (22) Next, W / TiN growth is performed by “ENTRON-EX” manufactured by ULVAC, and is deposited by about 50 nm.
(23) Then, the pattern of the upper electrode 110 is exposed.
(24) Next, the upper electrode 110 is formed by etching W, TiN, and GST.
(25) Subsequently, an interlayer insulating film 111 is formed.

（２６）この層間絶縁膜１１１にＣＭＰ処理をして平坦化する。
（２７）上部電極コンタクト（ＴＥＣ）パタンを露光する。
（２８）そして、通常の絶縁膜エッチ技術によって、ＴＥＣエッチを行う。
（２９）レジストを除去する。これによって、上部電極１１０と上層配線（Ｍ１：図示せず）とを接続するためのコンタクトホールを形成する。 (26) The interlayer insulating film 111 is planarized by CMP.
(27) The upper electrode contact (TEC) pattern is exposed.
(28) Then, TEC etching is performed by a normal insulating film etching technique.
(29) The resist is removed. As a result, a contact hole for connecting the upper electrode 110 and the upper layer wiring (M1: not shown) is formed.

（３０）次に、バリアメタル（ＴｉＮ・Ｔｉ）を成膜する。
（３１）そして、ＣＶＤ−Ｗによりコンタクトホールを埋め込む。
（３２）最後に、コンタクトホール外のＷ／ＴｉＮ／ＴｉをＣＭＰ処理により除去し、上部電極コンタクトプラグ１１２を形成する。 (30) Next, a barrier metal (TiN · Ti) is formed.
(31) Then, the contact hole is buried by CVD-W.
(32) Finally, W / TiN / Ti outside the contact hole is removed by CMP to form an upper electrode contact plug 112.

以上が、構造の作製工程の一例である。ＺｒＢＮという材料の成長と性質が本発明の特徴であるので、以下詳述する。 The above is an example of the manufacturing process of the structure. Since the growth and properties of the material ZrBN are features of the present invention, they will be described in detail below.

ＺｒＢＮ膜はＺｒとＢとＮの化合物であり、Ｘ線回折で回折ピークが観察されない（ここでは、これをアモルファス相と定義する）膜であり、マイクロ波ＣＶＤを用いて成長させた。成長のためのガス励起にマイクロ波を用いた。１００ｓｃｃｍのＮ₂ガスを通す石英管が空洞共振器を貫通して構成されており、その共振器に２．４５ＧＨｚのマイクロ波を供給することによりリモートプラズマを発生させて、それをチャンバーに導入して反応に係わる原料ガスを励起した。励起電力は典型的には５００Ｗとした。排気速度は、チャンバー圧力が２７０Ｐａに保たれるように制御した。ＺｒとＢの原料ガスとしてＺｒ（ＢＨ₄）₄が０．３７ｇ／分の速度で成長チャンバーに供給されるように、Ａｒ１００ｓｃｃｍをキャリアーガスとして輸送した。Ｚｒ（ＢＨ₄）₄を安定に昇華させるために容器を５℃に保ち、Ａｒ流量で輸送量をマスフロー制御で制御した。このようにして成長させたＺｒＢＮ膜は結晶相でなくアモルファス相である。成長速度は温度に依存した。ウエハの温度は２４０〜２６０℃の間で制御した。成長速度は基板の種類により違っており、ウエハ温度が２４０℃のとき、ＣｕやＷ等の金属表面では３．６ｎｍ／分が典型的であり、シリコン酸化膜を代表とする層間（絶縁）膜では５．６ｎｍ／分が典型的であった。絶縁膜表面に対しては２６０℃のとき２８ｎｍ／分の成長速度であった。 The ZrBN film is a compound of Zr, B, and N, and a diffraction peak is not observed by X-ray diffraction (here, this is defined as an amorphous phase), and was grown using microwave CVD. Microwave was used for gas excitation for growth. A quartz tube through which 100 sccm of N ₂ gas passes is configured to penetrate the cavity resonator, and a 2.45 GHz microwave is supplied to the resonator to generate a remote plasma and introduce it into the chamber. The source gas involved in the reaction was excited. The excitation power was typically 500W. The exhaust speed was controlled so that the chamber pressure was maintained at 270 Pa. Ar100 sccm was transported as a carrier gas so that Zr (BH ₄ ) ₄ was supplied to the growth chamber as a Zr and B source gas at a rate of 0.37 g / min. In order to stably sublimate Zr (BH ₄ ) ₄ , the container was kept at 5 ° C., and the transport amount was controlled by mass flow control with the Ar flow rate. The ZrBN film thus grown is not a crystalline phase but an amorphous phase. The growth rate was temperature dependent. The temperature of the wafer was controlled between 240 and 260 ° C. The growth rate varies depending on the type of substrate. When the wafer temperature is 240 ° C., the typical surface of the metal surface such as Cu or W is 3.6 nm / min. In 5.6 nm / min was typical. The growth rate was 28 nm / min at 260 ° C. with respect to the insulating film surface.

成長させた膜のＡｕｇｅｒ電子分光による組成分析では、典型的には、窒素（Ｎ）が４５％、ボロン（Ｂ）が３７％、ジルコニウム（Ｚｒ）が１８％であった。組成は、絶縁膜と金属膜の表面では大きな差を認められなかったが、電気抵抗は、両者に大きな差が現れた。２４０℃のとき、層間絶縁膜の表面に成長した膜は、測定上限１ＭΩ／□の４プローブ法では測定できないくらいの高抵抗層であった。膜の厚みから換算すると数オームｃｍ以上である。ＷやＣｕの上に成長したＺｒＢＮ膜の比抵抗は９〜１７μΩｃｍの低抵抗の膜であった。よって、金属に接続した表面からは低抵抗の膜が、層間絶縁膜の表面からは高抵抗の膜が成長する性質があり、抵抗の値の比としては少なくとも約５桁の違いがある。 Composition analysis of the grown film by Auger electron spectroscopy typically showed 45% nitrogen (N), 37% boron (B), and 18% zirconium (Zr). There was no significant difference in composition between the surfaces of the insulating film and the metal film, but there was a large difference in electrical resistance between the two. When the temperature was 240 ° C., the film grown on the surface of the interlayer insulating film was a high resistance layer that could not be measured by the 4-probe method with a measurement upper limit of 1 MΩ / □. When converted from the thickness of the film, it is several ohm cm or more. The specific resistance of the ZrBN film grown on W or Cu was a low resistance film of 9 to 17 μΩcm. Therefore, a low resistance film grows from the surface connected to the metal, and a high resistance film grows from the surface of the interlayer insulating film, and there is a difference of at least about 5 digits in the ratio of the resistance values.

本発明ではこの材料をＧＳＴ膜の下部電極ＢＥに用いた。ＺｒＢＮの抵抗値はＢＥ孔側面では高く底面では低いので、円錐状の低抵抗ＺｒＢＮがＢＥコンタクト孔の中に形成されて、ＧＳＴにはコンタクト孔径より小さい面積の下部電極が接続された構造となる。ＺｒＢＮアモルファス膜は絶縁膜の上では高抵抗膜となる性質があるので、ＺｒＢＮのＣＭＰにおいては、層間絶縁膜上のＺｒＢＮは残っていても良い。したがって、横方向の漏れ電流を無視できるデバイス構造のときはＣＭＰで除去しないでも良い。本実施例においては、残さないで平面上のＺｒＢＮを除去する例を示した。 In the present invention, this material is used for the lower electrode BE of the GST film. Since the resistance value of ZrBN is high at the side surface of the BE hole and low at the bottom surface, a conical low resistance ZrBN is formed in the BE contact hole, and the GST has a structure in which a lower electrode having an area smaller than the contact hole diameter is connected. . Since the ZrBN amorphous film has a property of becoming a high resistance film on the insulating film, ZrBN on the interlayer insulating film may remain in the CMP of ZrBN. Therefore, in the case of a device structure in which the lateral leakage current can be ignored, it may not be removed by CMP. In this embodiment, an example of removing ZrBN on a plane without leaving it is shown.

下部電極ＢＥにＺｒＢＮを用いた場合と、それに変えてＴｉＮを用いた参照構造の場合の測定値の比較を行った。ＴｉＮは抵抗値の下地表面依存性がないので、ＢＥ孔に埋め込まれた材料全体の接触面積（ＢＥの面積Ｓ２）が電極として作用する。ＺｒＢＮの場合は円錐状に低抵抗層が成長するので、ＧＳＴと接続する実効接続面積１１３（Ｓ１）は小さい。接続面積の違いがＧＳＴをリセットさせる電流値に差を出させる。図２に、ＴｉＮ（ＢＥとしたとき）を埋め込んだ構造（図中の曲線（ｂ））と本発明の構造（ＺｒＢＮをＢＥとしたとき（図中の曲線（ａ））による、直径８０ｎｍの下部電極ＢＥを持つセルのリセット電流に対する抵抗値を０．２５ｍＡで規格化して示す。溶解させてアモルファス相を作る作用をすると考えられるリセット電流値はＺｒＢＮを用いたとき（図中の曲線（ａ））、ＴｉＮ（図中の曲線（ｂ））より小さい。これは、小さな実効接続面積Ｓ１の効果と考える。露光技術で得られる電極面積より小さな実効電極面積を得る本発明はＢＥの深さを調節することにより、さらに小さくすることも、また、大きくすることも可能であるので、デバイスの世代に依存しないで、リセット電流性能を制御できる。これは、開発の費用と時間を低減することを可能にさせる。 Comparison was made between measured values in the case of using ZrBN for the lower electrode BE and a reference structure using TiN instead. Since TiN does not depend on the substrate surface for resistance, the contact area of the entire material embedded in the BE hole (BE area S2) acts as an electrode. In the case of ZrBN, since the low resistance layer grows in a conical shape, the effective connection area 113 (S1) connected to GST is small. A difference in connection area causes a difference in current value for resetting GST. FIG. 2 shows a structure with TiN (when BE is embedded) (curve (b) in the figure) and the structure of the present invention (when ZrBN is BE (curve (a) in the figure)) with a diameter of 80 nm. The resistance value with respect to the reset current of the cell having the lower electrode BE is normalized by 0.25 mA, and the reset current value that is considered to act by dissolving to form an amorphous phase is obtained when ZrBN is used (the curve (a in FIG. )), Smaller than TiN (curve (b) in the figure) This is considered to be an effect of a small effective connection area S1 The present invention that obtains an effective electrode area smaller than the electrode area obtained by the exposure technique is the depth of BE. It is possible to control the reset current performance independent of the device generation, because it can be made smaller or larger by adjusting It makes it possible to reduce.

次に、第２の実施形態について、図３を例示して説明する。この第２の例では、上述の第１の実施形態の場合と同様に、半導体基板３０１に電界効果型トランジスタが形成され、この電界効果型トランジスタのソースまたはドレインとなるＮ型の拡散層３０２にコンタクトプラグ３０４を介して第１層配線３０５が電気的に接続されている。コンタクトプラグ３０４と第１層配線３０５とは、ＣＶＤ法により得られるＷ等の導電体からなる。そして、この第１層配線３０５上に電極Ｅ２が電気的に接続され、この電極Ｅ２上には、この電極Ｅ２の表面を酸化して得た極薄の絶縁膜３１３が形成される。この絶縁膜３１３を介して、電極Ｅ２がＧＳＴ３０９に接続されている。このＧＳＴ３０９上には、さらに上部電極３１０が形成され、この上部電極３１０がコンタクトプラグ３１２により上層配線（図示せず）に接続されている。また、これらの配線は、層間絶縁膜３０３、３０６、３１１により他配線と電気的に絶縁されて構成されている。 Next, a second embodiment will be described with reference to FIG. In the second example, a field effect transistor is formed on the semiconductor substrate 301 as in the case of the first embodiment described above, and an N type diffusion layer 302 serving as a source or drain of the field effect transistor is formed on the semiconductor substrate 301. The first layer wiring 305 is electrically connected through the contact plug 304. The contact plug 304 and the first layer wiring 305 are made of a conductor such as W obtained by a CVD method. The electrode E2 is electrically connected to the first layer wiring 305, and an ultrathin insulating film 313 obtained by oxidizing the surface of the electrode E2 is formed on the electrode E2. The electrode E2 is connected to the GST 309 through the insulating film 313. An upper electrode 310 is further formed on the GST 309, and the upper electrode 310 is connected to an upper layer wiring (not shown) by a contact plug 312. These wirings are configured to be electrically insulated from other wirings by interlayer insulating films 303, 306, and 311.

電極Ｅ２は、先の実施形態の場合と同様に、ジルコニウムボロンナイトライド（ＺｆｒＢＮ）により形成されており、層間絶縁膜３０６に接する絶縁部分３０８の内部に円錐状の導電部分３０７が配される構造になっている。 The electrode E2 is formed of zirconium boron nitride (ZfrBN) as in the previous embodiment, and has a structure in which a conical conductive portion 307 is disposed inside the insulating portion 308 in contact with the interlayer insulating film 306. It has become.

第１の実施形態との相違点は、電極Ｅ２を酸化して得た極薄の絶縁膜３１３が電極Ｅ２表面に形成され、この絶縁膜３１３を介して電極Ｅ２とＧＳＴ３０９が接続されているところにある。絶縁膜３１３は、１ｎｍ〜２ｎｍ程度であって、このような数ｎｍの酸化膜に通電すると電流ストレスが加わり、一定の電荷通過により酸化膜は破壊される。破壊される電荷量はドライ酸化膜のとき１０クーロン／ｃｍ²前後である。酸化膜に欠陥があると数桁小さい電荷量で破壊される。破壊は一箇所で優先的におきるので、ピンポイントの通路で破壊される。一度破壊されると酸化膜の場合はもとの性質には戻らなくなり、電流電圧が線形な抵抗成分が残るだけである。この性質があるのでＢＥの電極の上に酸化膜を形成して、これを電流で破壊することにより、ピンポイントの電極を作り出すことができる。よって、電極Ｅ２の実効電極面積をさらに小さくすることができる。 The difference from the first embodiment is that an ultrathin insulating film 313 obtained by oxidizing the electrode E2 is formed on the surface of the electrode E2, and the electrode E2 and the GST309 are connected via the insulating film 313. It is in. The insulating film 313 has a thickness of about 1 nm to 2 nm. When an electric current is applied to such an oxide film of several nm, a current stress is applied, and the oxide film is destroyed by a certain charge passage. The amount of charge to be destroyed is about 10 coulombs / cm ² for a dry oxide film. If there is a defect in the oxide film, it is destroyed with a charge amount several orders of magnitude smaller. Since destruction is preferentially done at one location, it is destroyed in a pinpoint passage. Once destroyed, the oxide film does not return to its original properties, leaving only a resistance component with a linear current voltage. Because of this property, a pinpoint electrode can be created by forming an oxide film on the BE electrode and destroying it with an electric current. Therefore, the effective electrode area of the electrode E2 can be further reduced.

本実施形態では、第１の実施形態で説明した製造方法の工程（１８）ＺｒＢＮ成膜に続く工程（１９）ＣＭＰ処理の後、大気中に３０分間〜１時間放置することによって、ＺｒＢＮ膜表面にＺｒを含む酸化膜３１３を形成させた。自然酸化によるものであるから、酸化膜３１３の厚は１〜２ｎｍで一定となる。Ａｕｇｅｒ電子分光分析では、酸素が進入してＺｒとの酸化物を形成していた。また、プラズマ酸化でも酸化を促進することがＡｕｇｅｒ電子分光分析で確認された。 In the present embodiment, the step (18) of the manufacturing method described in the first embodiment (19) the step following the ZrBN film formation (19) after the CMP treatment, the surface is left in the atmosphere for 30 minutes to 1 hour, whereby the surface of the ZrBN film Then, an oxide film 313 containing Zr was formed. Since it is due to natural oxidation, the thickness of the oxide film 313 is constant at 1 to 2 nm. In Auger electron spectroscopy analysis, oxygen entered and formed an oxide with Zr. Further, it was confirmed by Auger electron spectroscopic analysis that oxidation is promoted even by plasma oxidation.

次に、この図３に示す構造に電流を通じて酸化膜３１３を破壊した。一定の電流を通じると電圧が発生するが、その電圧が急減した時点で破壊されたと判断される。ピンポイントなので破壊された構造を観察することが極めて困難であるので、この構造の概念を図４に示す。 Next, the oxide film 313 was destroyed by passing current through the structure shown in FIG. A voltage is generated when a constant current is passed, but it is determined that the voltage has been destroyed when the voltage suddenly decreases. Since it is very difficult to observe the destroyed structure because it is pinpointed, the concept of this structure is shown in FIG.

図４に示すように、絶縁膜３１３の一点４００（Ｚｒを含む酸化膜の点欠陥部分）のみが破壊される。通じた電荷量は破壊電荷になるが、その電荷量は、酸化時間（酸化膜厚）だけでは制御が難しく一定ではなかったが、０．１クーロン／ｃｍ²を超える試料は無かった。破壊が確認されたセルを用いて、リセット電流と抵抗を調べた例を図５に示す。ＺｒＢＮをＢＥとしたときの場合を、図５中の曲線（ａ）に示し、ＢＥのＺｒＢＮの上に酸化層を形成し、電流ストレスで破壊欠陥を発生したあとの場合を、図５中の曲線（ｂ）に示した。図５の場合も、図２の場合と同様に、ＢＥを持つセルのリセット電流に対する抵抗値を０．２５ｍＡで正規化して示す。図５から、酸化膜を挿入した場合の曲線（ｂ）の方が、酸化膜を挿入しない場合の曲線（ａ）より小さいリセット電流が観察された。これは、挿入した酸化膜が熱抵抗の作用もあるので、その効果も重なっているとも推測される。 As shown in FIG. 4, only one point 400 (the point defect portion of the oxide film containing Zr) of the insulating film 313 is destroyed. The amount of charge that passed through was a destructive charge, but the amount of charge was difficult and difficult to control only by the oxidation time (oxide film thickness), but there was no sample exceeding 0.1 coulomb / cm ² . FIG. 5 shows an example in which the reset current and the resistance are examined using a cell in which destruction is confirmed. The case where ZrBN is BE is shown in the curve (a) in FIG. 5, and the case where an oxide layer is formed on the ZrBN of BE and a breakdown defect is generated by current stress is shown in FIG. 5. This is shown in curve (b). In the case of FIG. 5 as well, as in the case of FIG. 2, the resistance value with respect to the reset current of the cell having BE is normalized by 0.25 mA. From FIG. 5, it was observed that the reset current was smaller in the curve (b) when the oxide film was inserted than in the curve (a) when the oxide film was not inserted. This is presumed that the inserted oxide film also has the effect of thermal resistance, so that the effect also overlaps.

本発明によれば、ＺｒＢＮという電気抵抗の特性が表面に依存して大きく異なる材料を用いることにより、ＧＳＴを用いる相変化メモリセルの小さな下部電極を作製することによって、下部電極の孔に一様に電極材料ＴｉＮを埋めるよりも小さなリセット電流でリセット特性を得ることができる。また、ＺｒＢＮ表面を酸化して得た酸化膜を挿入することで、さらに小さなリセット電流を得ることができる。 According to the present invention, a small lower electrode of a phase change memory cell using GST is made uniform by using a material whose electrical resistance characteristic of ZrBN varies greatly depending on the surface, so that the hole of the lower electrode is uniform. The reset characteristics can be obtained with a smaller reset current than when the electrode material TiN is buried. Further, a smaller reset current can be obtained by inserting an oxide film obtained by oxidizing the ZrBN surface.

なお、本発明におけるＺｒＢＮ成膜は、マイクロ波ＣＶＤを含めて、既知のＣＶＤ装置であればいずれでも可能であり、例えば、株式会社アルバック社製のＣＶＤ装置を用いることもできる。 The ZrBN film formation according to the present invention can be performed by any known CVD apparatus including microwave CVD. For example, a CVD apparatus manufactured by ULVAC, Inc. can be used.

本発明は、カルコゲナイド半導体を利用した相変化メモリを含む半導体装置に適用して好適なものである。 The present invention is suitable for application to a semiconductor device including a phase change memory using a chalcogenide semiconductor.

本発明の第１の実施形態としての相変化メモリ装置の特徴的な構造の一例を説明する模式的断面図。1 is a schematic cross-sectional view illustrating an example of a characteristic structure of a phase change memory device as a first embodiment of the present invention. リセット電流に対するＧＳＴセルの規格化された抵抗を示すグラフ。The graph which shows the standardized resistance of the GST cell with respect to reset current. ＺｒＢＮを酸化して得た酸化膜を挿入したセル構造の模式的断面図。The typical sectional view of the cell structure which inserted the oxide film obtained by oxidizing ZrBN. Ｚｒを含む酸化膜に欠陥が導入された構造の模式的断面図。The typical sectional view of the structure where the defect was introduced into the oxide film containing Zr. リセット電流に対するＧＳＴセルの規格化された抵抗を示すグラフ。The graph which shows the standardized resistance of the GST cell with respect to reset current. 従来の相変化メモリ装置の構造を示す模式的断面図。FIG. 6 is a schematic cross-sectional view showing a structure of a conventional phase change memory device.

符号の説明Explanation of symbols

１０１、３０１半導体基板
１０２、３０２ソース／ドレイン拡散層
１０３、１０６、１１１、３０３、３０６、３１１層間絶縁膜
１０４、３０４コンタクトプラグ
１０５、３０５第１配線膜（導電膜）
１０７、３０７導電部分
１０８、３０８絶縁部分
１０９、３０９ＧＳＴ（ＧｅとＳｂとＴｅのカルコゲナイド化合物）
１１０、３１０上部電極（Ｗ／ＴｉＮ）
１１２、３１２コンタクトプラグ
１１３実効接続面積Ｓ１（ＧＳＴと接続する面積Ｓ１）
３１３絶縁膜（Ｚｒを含む酸化膜）
４００Ｚｒを含む酸化膜の点欠陥
Ｅ１、Ｅ２電極 101, 301 Semiconductor substrate 102, 302 Source / drain diffusion layer 103, 106, 111, 303, 306, 311 Interlayer insulating film 104, 304 Contact plug 105, 305 First wiring film (conductive film)
107, 307 Conductive portion 108, 308 Insulating portion 109, 309 GST (Ge, Sb and Te chalcogenide compound)
110, 310 Upper electrode (W / TiN)
112, 312 Contact plug 113 Effective connection area S1 (area S1 connected to GST)
313 Insulating film (oxide film containing Zr)
Point defect E1, E2 electrode of oxide film containing 400 Zr

Claims

相変化層と、この相変化層に一端が接触する電極と、この電極の他端に接続するコンタクトプラグと、このコンタクトプラグにソースまたはドレインが電気的に接続された電界効果型トランジスタとを備えた相変化メモリ装置であって、
前記電極をジルコニウムボロンナイトライドにより形成したことを特徴とする相変化メモリ装置。 A phase change layer; an electrode having one end in contact with the phase change layer; a contact plug connected to the other end of the electrode; and a field effect transistor having a source or drain electrically connected to the contact plug A phase change memory device,
A phase change memory device, wherein the electrode is formed of zirconium boron nitride.

前記電極は、径１００ｎｍ以下のホール内表面にジルコニウムボロンナイトライドが成膜されてなることを特徴とする請求項１に記載の相変化メモリ装置。 2. The phase change memory device according to claim 1, wherein the electrode has a zirconium boron nitride film formed on the inner surface of a hole having a diameter of 100 nm or less.

前記ホールのアスペクト比が１以上であることを特徴とする請求項２に記載の相変化メモリ装置。 The phase change memory device according to claim 2, wherein an aspect ratio of the holes is 1 or more.

半導体基板上に電界効果型トランジスタを形成する工程と、この電界効果型トランジスタのソースまたはドレインに電気的に接続させてコンタクトプラグを形成する工程と、このコンタクトプラグに一端が接続する電極をジルコニウムボロンナイトライドにより形成する工程と、前記電極の他端に接続させて相変化層を形成する工程とを備えることを特徴とする相変化メモリ装置の製造方法。 Forming a field effect transistor on a semiconductor substrate; forming a contact plug by electrically connecting to a source or drain of the field effect transistor; and an electrode having one end connected to the contact plug A method of manufacturing a phase change memory device, comprising: a step of forming by a nitride; and a step of forming a phase change layer by connecting to the other end of the electrode.

前記電極をジルコニウムボロンナイトライドにより形成する工程の後、このジルコニウムボロンナイトライド表面を酸化する工程をさらに設けたことを特徴とする請求項４に記載の相変化メモリ装置の製造方法。 5. The method of manufacturing a phase change memory device according to claim 4, further comprising a step of oxidizing the surface of the zirconium boron nitride after the step of forming the electrode with zirconium boron nitride.