JP2009049306A - Semiconductor device - Google Patents

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Koji Munakata
浩次 宗像
Takanao Suzuki
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device having such structure that a margin for connecting rewiring from an electrode can be secured even when the number of electrodes increases. <P>SOLUTION: The semiconductor device includes a semiconductor substrate 11 which has a circuit portion 1 having an IC active region and a plurality of electrodes 12 and is provided with a non-circuit portion 2 at an outer periphery of the circuit portion 1, an insulating resin layer 13 which is provided covering at least a portion of the circuit portion 1 of the semiconductor substrate 11 and at least a portion of the non-circuit portion 2 and has an opening 13a at a position matching the electrodes 12, and a rewiring layer 14 which is disposed on the insulating resin layer 13 and has one end electrically connected to the electrodes 12 through the opening 13a and the other end electrically connected to an external connection portion 15, a portion 14A of the rewiring layer 14 being disposed on a portion of the insulating resin layer 13 where the insulating resin layer 13 covers the non-circuit portion 2 of the semiconductor substrate 11. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、配線基板（インタポーザ）を使用しないウエハレベルＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ／Ｓｃａｌｅ Ｐａｃｋａｇｅ）等の半導体パッケージにおいて、充分な信頼性を持つパッケージを実現するための構造に関する。   The present invention relates to a structure for realizing a package having sufficient reliability in a semiconductor package such as a wafer level CSP (Chip Size / Scale Package) that does not use a wiring board (interposer).

一般的に「ウエハレベルＣＳＰ」と呼ばれる製法では、シリコンウエハ上に絶縁層、再配線層、封止樹脂層などを形成し、はんだバンプを形成する。そして最終工程においてウエハを所定のチップ寸法に切断することでパッケージ構造を具備した半導体チップを得ることが可能になる。ウエハレベルＣＳＰの製造方法における特徴は、パッケージを構成する材料をすべてウエハの形状において加工することにある。すなわち、絶縁層、再配線層、封止樹脂層、はんだバンプ等は、すべてウエハをハンドリングすることで形成される（例えば特許文献１，２参照）。
特開２００４−２０７３６８号公報 国際公開第００／７７８４４号 In a manufacturing method generally called “wafer level CSP”, an insulating layer, a rewiring layer, a sealing resin layer, and the like are formed on a silicon wafer to form solder bumps. Then, in the final process, the semiconductor chip having the package structure can be obtained by cutting the wafer into a predetermined chip size. A feature of the wafer level CSP manufacturing method is that all the materials constituting the package are processed in the shape of the wafer. That is, the insulating layer, the rewiring layer, the sealing resin layer, the solder bump, and the like are all formed by handling the wafer (see, for example, Patent Documents 1 and 2).
JP 2004-207368 A International Publication No. 00/77844

電子機器の高機能化、高密度化を牽引するのは、ＬＳＩの高集積化、そしてその実装技術の革新によるところが大きい。ＱＦＰ、ＢＧＡ、ＣＳＰ、三次元実装など、半導体パッケージの高密度化が進む中で高密度配線が必要になる。ウエハレベルＣＳＰにおいてチップの小型化および端子数の増加に対応するには、再配線の微細化が必要である。しかし、従来よりも微細な再配線を形成するには多大な開発工数を要する。一方、入出力（Ｉ／Ｏ）パッドはＩＣチップの外周部に近い領域に存在することが多い。多ピン化により再配線がチップ外周部近辺に集中した場合、従来のパッケージ形状だと再配線を引き回す余裕がなくなり、半導体パッケージの形成が困難になっていた。   The high functionality and high density of electronic equipment are largely driven by the high integration of LSIs and innovations in packaging technology. High-density wiring is required as the density of semiconductor packages increases, such as QFP, BGA, CSP, and three-dimensional mounting. In order to cope with the miniaturization of the chip and the increase in the number of terminals in the wafer level CSP, the rewiring needs to be miniaturized. However, it takes a lot of development man-hours to form a finer rewiring than before. On the other hand, input / output (I / O) pads often exist in a region near the outer periphery of the IC chip. When rewiring is concentrated in the vicinity of the outer periphery of the chip due to the increase in the number of pins, the conventional package shape has no room for routing the rewiring, making it difficult to form a semiconductor package.

例えば図１にチップの概略構成の平面図（再配線の図示を省略した図）を、図２に従来は結線不可能となっていた例を示す。図１に示す半導体装置（ＩＣチップ）は、半導体基板１１の中央部にＩＣ能動領域１を有し、ＩＣ能動領域１内で、半導体基板１１の外周部２に近い領域にＩ／Ｏパッドとなる電極１２が存在する。なお図１において、二点鎖線３は、ＩＣ能動領域１に外接する四角形を表し、この外接四角形は、各辺が基板端４と平行になるように選ばれる。   For example, FIG. 1 shows a plan view of a schematic configuration of a chip (a drawing in which rewiring is omitted), and FIG. 2 shows an example in which connection is impossible conventionally. The semiconductor device (IC chip) shown in FIG. 1 has an IC active region 1 at the center of a semiconductor substrate 11, and an I / O pad and a region near the outer peripheral portion 2 of the semiconductor substrate 11 in the IC active region 1. An electrode 12 is present. In FIG. 1, a two-dot chain line 3 represents a rectangle circumscribing the IC active region 1, and the circumscribed rectangle is selected so that each side is parallel to the substrate edge 4.

それぞれの電極１２をランド１５との間に再配線１４を設けて接続する場合、従来は、図２に示すように、再配線１４を電極１２から内向きに形成していたので、再配線１４が集中すると符号１２Ｘで示す電極１２の周囲に再配線１４を引き回す余裕がなくなり、この電極１２Ｘからランド１５への結線が不可能になる。   When connecting each electrode 12 with the land 15 by providing the rewiring 14, the rewiring 14 is conventionally formed inward from the electrode 12 as shown in FIG. When there is a concentration, there is no room for routing the rewiring 14 around the electrode 12 indicated by reference numeral 12X, and the connection from the electrode 12X to the land 15 becomes impossible.

本発明は、上記事情に鑑みてなされたものであり、電極数が増加しても電極から再配線を結線する余裕を確保することができる構造の半導体装置を提供することを課題とする。   The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a semiconductor device having a structure capable of ensuring a margin for connecting rewiring from electrodes even when the number of electrodes increases.

前記課題を解決するため、本発明は、ＩＣ能動領域および複数の電極を備える回路部を有するとともに、前記回路部の外周に非回路部が設けられた半導体基板と、前記半導体基板の回路部の少なくとも一部および非回路部の少なくとも一部を覆うように設けられ、前記電極と整合する位置に開口部を有する絶縁樹脂層と、前記絶縁樹脂層上に配され、一端が前記開口部を通じて前記電極と導通され、他端が外部への接続部と導通されている再配線層とを備え、前記再配線層の一部が、前記絶縁樹脂層のうち、前記半導体基板の前記非回路部を覆う部分の上に配されていることを特徴とする半導体装置を提供する。
前記絶縁樹脂層は、非回路部のすべてを覆うように設けられていることが好ましい。 In order to solve the above problems, the present invention includes a semiconductor substrate having an IC active region and a circuit portion including a plurality of electrodes, and a non-circuit portion provided on an outer periphery of the circuit portion, and a circuit portion of the semiconductor substrate. An insulating resin layer provided to cover at least a part and at least a part of the non-circuit part, having an opening at a position aligned with the electrode, and disposed on the insulating resin layer, and having one end through the opening A redistribution layer that is electrically connected to the electrode and connected to the outside at the other end, and a part of the redistribution layer includes the non-circuit portion of the semiconductor substrate in the insulating resin layer. Provided is a semiconductor device which is arranged on a covering portion.
The insulating resin layer is preferably provided so as to cover the entire non-circuit portion.

本発明の半導体装置によれば、電極数が増加しても電極から再配線を結線する余裕を確保することができる。   According to the semiconductor device of the present invention, even when the number of electrodes increases, a margin for connecting rewiring from the electrodes can be secured.

以下、最良の形態に基づき、図面を参照して本発明を説明する。
図３（ａ）は本発明の一形態例に係る半導体装置の要部を示す平面図であり、図３（ｂ）は図３（ａ）のＳ−Ｓ線に沿う断面図である。図４は、本発明の他の形態例に係る半導体装置の要部を示す平面図である。 The present invention will be described below with reference to the drawings based on the best mode.
FIG. 3A is a plan view showing a main part of a semiconductor device according to an embodiment of the present invention, and FIG. 3B is a cross-sectional view taken along the line S-S in FIG. FIG. 4 is a plan view showing a main part of a semiconductor device according to another embodiment of the present invention.

本形態例の半導体装置は、ＩＣ能動領域（図示略）および複数の電極１２を備える回路部１を有するとともに、この回路部１の外周に非回路部２が設けられた半導体基板１１と、半導体基板１１の回路部１の少なくとも一部および非回路部２の少なくとも一部を覆うように設けられ、電極１２と整合する位置に開口部１３ａを有する絶縁樹脂層１３と、この絶縁樹脂層１３上に配され、一端が開口部１３ａを通じて電極１２と導通され、他端が外部への接続部１５と導通されている再配線層１４とを備え、再配線層１４の一部が、半導体基板１１上の絶縁樹脂層１３のうち、半導体基板１１の非回路部２を覆う部分の上に配されていることを特徴とする。   The semiconductor device according to the present embodiment includes a semiconductor substrate 11 having an IC active region (not shown) and a circuit unit 1 including a plurality of electrodes 12, and a non-circuit unit 2 provided on the outer periphery of the circuit unit 1. An insulating resin layer 13 provided so as to cover at least part of the circuit portion 1 and at least part of the non-circuit portion 2 of the substrate 11 and having an opening 13a at a position aligned with the electrode 12, and on the insulating resin layer 13 A redistribution layer 14 having one end electrically connected to the electrode 12 through the opening 13a and the other end electrically connected to the connection portion 15 to the outside. A part of the redistribution layer 14 is formed on the semiconductor substrate 11. The insulating resin layer 13 is arranged on a portion of the semiconductor substrate 11 that covers the non-circuit portion 2.

本発明において、回路部１とは、半導体基板１１上、ＩＣ能動領域をすべて含み、かつＩＣ能動領域に外接する多角形３で囲まれる領域であって、外接多角形（図１の例では外接四角形）の各辺が基板端４と平行になるように選ばれた部分をいう。非回路部２とは、回路部１の外側の境域（多角形３から基板端４までの領域）であって、ＩＣ能動領域を含まない部分をいう。よって、半導体基板１１上の領域は、上述のように選ばれる仮想的な多角形３によって、中央側の回路部１と、外周側の非回路部２とに区分される。
なお、例えば基板端４が直線にならず凹凸がある場合は、外接多角形３の各辺は必ずしも基板端４と平行とは限らず、基板端４と略平行となるようにしてもよい。また、場合により、回路部１が、半導体基板１１上、ＩＣ能動領域をすべて含み、かつＩＣ能動領域に外接する多角形３で囲まれる領域であって、このような回路部１の周囲に非回路部２が確保されればよく、回路部１と非回路部２との境界線となる外接多角形３が基板端４と平行でない場合も、本発明に包含される。また、回路部１と非回路部２との境界線となる多角形３は、ＩＣ能動領域の全域を含む領域を回路部１とする多角形であれば、ＩＣ能動領域に外接する多角形に限られず、外接多角形がＩＣ能動領域に接しないもの（例えば、ＩＣ能動領域の外側に位置する多角形）としてもよい。
また、回路部１と非回路部２との境界線となる多角形３は、その各辺が基板端４と平行であるか否かに関わらず、ＩＣ能動領域の全域を含む凸の多角形か、あるいはＩＣ能動領域に外接する凸の多角形とすることが望ましく、より好ましくは、ＩＣ能動領域の全域を含む凸の四角形か、あるいはＩＣ能動領域に外接する凸の四角形とすることが望ましく、特に好ましくは、ＩＣ能動領域の全域を含む矩形（正方形または長方形）か、あるいはＩＣ能動領域に外接するＩＣ能動領域に外接する矩形（正方形または長方形）とすることが望ましい。 In the present invention, the circuit portion 1 is a region on the semiconductor substrate 11 that includes all IC active regions and is surrounded by a polygon 3 circumscribing the IC active regions, and is a circumscribed polygon (in the example of FIG. (Rectangle) refers to a portion selected so that each side of the square is parallel to the substrate edge 4. The non-circuit portion 2 refers to a portion outside the circuit portion 1 (a region from the polygon 3 to the substrate edge 4) that does not include an IC active region. Therefore, the region on the semiconductor substrate 11 is divided into the circuit part 1 on the central side and the non-circuit part 2 on the outer peripheral side by the virtual polygon 3 selected as described above.
For example, when the substrate edge 4 is not a straight line but has irregularities, each side of the circumscribed polygon 3 is not necessarily parallel to the substrate edge 4 but may be substantially parallel to the substrate edge 4. In some cases, the circuit portion 1 is a region on the semiconductor substrate 11 that includes the entire IC active region and is surrounded by the polygon 3 circumscribing the IC active region, and is not surrounded by such a circuit portion 1. The circuit portion 2 only needs to be secured, and the case where the circumscribed polygon 3 serving as the boundary line between the circuit portion 1 and the non-circuit portion 2 is not parallel to the substrate end 4 is also included in the present invention. In addition, if the polygon 3 serving as the boundary line between the circuit unit 1 and the non-circuit unit 2 is a polygon having the circuit unit 1 as a region including the entire area of the IC active region, the polygon 3 circumscribing the IC active region is formed. However, the circumscribed polygon may not be in contact with the IC active area (for example, a polygon positioned outside the IC active area).
Further, the polygon 3 serving as the boundary line between the circuit portion 1 and the non-circuit portion 2 is a convex polygon including the entire IC active region regardless of whether each side is parallel to the substrate edge 4 or not. Or a convex polygon circumscribing the IC active region, more preferably a convex quadrilateral including the entire IC active region, or a convex quadrilateral circumscribing the IC active region. Particularly preferably, it is desirable to use a rectangle (square or rectangle) including the entire IC active region, or a rectangle (square or rectangle) circumscribing the IC active region circumscribing the IC active region.

すなわち、本発明の半導体装置１０においては、回路部１に設けられた電極１２と外部への接続部１５とを導通する再配線層１４の一部が、絶縁樹脂層１３のうち半導体基板１１の非回路部２を覆う部分の上に配される。   In other words, in the semiconductor device 10 of the present invention, a part of the rewiring layer 14 that conducts the electrode 12 provided in the circuit portion 1 and the connection portion 15 to the outside is part of the semiconductor substrate 11 in the insulating resin layer 13. It is arranged on the part covering the non-circuit part 2.

図３に示す形態例では、再配線層１４の一部１４Ａが、符号１２Ａで表される電極１２から外向きに引き回され、絶縁樹脂層１３のうち非回路部２を覆う部分の上に配されている。そして、他の電極１２，１２の間を通って、外部への接続部１５と導通されている。ここで、外部への接続部１５としては、はんだバンプ１７が配されるランド１５が挙げられる。外部端子は、はんだバンプ１７に限定されるものではなく、このほか、ピンその他の導体を採用することも可能である。   In the embodiment shown in FIG. 3, a part 14 </ b> A of the rewiring layer 14 is routed outward from the electrode 12 represented by reference numeral 12 </ b> A, and on the portion of the insulating resin layer 13 that covers the non-circuit portion 2. It is arranged. And it is electrically connected with the connection part 15 to the exterior through between the other electrodes 12 and 12. Here, as the connection portion 15 to the outside, there is a land 15 on which the solder bumps 17 are arranged. The external terminals are not limited to the solder bumps 17, and other pins or other conductors can be employed.

また、図４に示す形態例では、符号１２Ｂで表される電極１２から引き出された再配線層１４の一部１４Ｂが、他のランド（電極１２Ｂと導通されないランド）１５を迂回して、絶縁樹脂層１３のうち非回路部２を覆う部分の上に配されている。これにより、図２に示すように、従来は結線が不可能であった電極１２Ｘに対しても、ランド１５への結線が可能になる。   Further, in the embodiment shown in FIG. 4, a part 14B of the rewiring layer 14 drawn out from the electrode 12 represented by reference numeral 12B bypasses another land (land that is not electrically connected to the electrode 12B) 15 and is insulated. The resin layer 13 is disposed on a portion covering the non-circuit portion 2. As a result, as shown in FIG. 2, it is possible to connect to the land 15 even with respect to the electrode 12 </ b> X that could not be connected conventionally.

このように、非回路部２の上の領域を利用して再配線１４を引き回すことにより、電極から再配線を結線する余裕を確保することができる。   Thus, by using the area above the non-circuit portion 2 to route the rewiring 14, it is possible to secure a margin for connecting the rewiring from the electrode.

絶縁樹脂層１３は、非回路部２の上に再配線１４を引き回すために必要でないならば、半導体基板１１の回路部１の一部または非回路部２の一部が、絶縁樹脂層で覆われず、露出されるようにすることもできる。しかし本発明は特にこの態様に限定されるものではなく、回路部１のすべて（電極１２上の開口部１３ａを除く。）が絶縁樹脂層１３に覆われていても良いし、非回路部２のすべてが絶縁樹脂層１３に覆われていても良い。   If the insulating resin layer 13 is not necessary for routing the rewiring 14 on the non-circuit portion 2, a part of the circuit portion 1 or a part of the non-circuit portion 2 of the semiconductor substrate 11 is covered with the insulating resin layer. It can also be exposed. However, the present invention is not particularly limited to this mode, and the entire circuit portion 1 (except for the opening portion 13a on the electrode 12) may be covered with the insulating resin layer 13, or the non-circuit portion 2 may be covered. All of these may be covered with the insulating resin layer 13.

本発明の趣旨をより効果的に発揮するためには、絶縁樹脂層１３は、非回路部２のすべてを覆うように設けられていることが好ましい。すなわち、非回路部１上において、基板の外周部の全周にわたって絶縁樹脂層１３を設けるとともに、図３（ｂ）に示すように、絶縁樹脂層１３は、半導体基板１１を基板端４まで覆っている。これにより、非回路部２の上の領域を利用して再配線１４を引き回す余裕を増大させることができる。   In order to exhibit the gist of the present invention more effectively, the insulating resin layer 13 is preferably provided so as to cover the entire non-circuit portion 2. That is, the insulating resin layer 13 is provided over the entire circumference of the outer peripheral portion of the substrate on the non-circuit portion 1, and the insulating resin layer 13 covers the semiconductor substrate 11 up to the substrate end 4 as shown in FIG. ing. As a result, it is possible to increase the margin for routing the rewiring 14 using the region above the non-circuit portion 2.

また、本形態例の半導体装置によれば、図３（ｂ）に示すように、再配線１４を覆う封止樹脂層１６を設けることで、再配線１４を保護することができる。封止樹脂層１６の材料は特に限定されるものではないが、例えばポリイミド系、エポキシ系、シリコーン系等の感光性液状樹脂が挙げられる。   Further, according to the semiconductor device of this embodiment, the rewiring 14 can be protected by providing the sealing resin layer 16 that covers the rewiring 14 as shown in FIG. The material of the sealing resin layer 16 is not particularly limited, and examples thereof include polyimide-based, epoxy-based, silicone-based photosensitive liquid resins.

本形態例の場合、封止樹脂層１６はランド部１５と整合する位置に開口部１６ａを有し、開口部１６ａ内にランド部１５の一部が露出され、ランド部１５上にはんだバンプ１７が形成されている。はんだバンプ１７の形成は、電解はんだめっき法、はんだボール搭載法、はんだペースト印刷法、はんだペーストディスペンス法、はんだ蒸着法などによって行うことができる。はんだとしては、特に限定されるものではないが、共晶タイプのはんだ、鉛フリータイプのはんだが好ましい。   In the case of this embodiment, the sealing resin layer 16 has an opening 16 a at a position aligned with the land portion 15, a part of the land portion 15 is exposed in the opening 16 a, and the solder bump 17 is formed on the land portion 15. Is formed. The solder bumps 17 can be formed by an electrolytic solder plating method, a solder ball mounting method, a solder paste printing method, a solder paste dispensing method, a solder vapor deposition method, or the like. Although it does not specifically limit as a solder, A eutectic type solder and a lead-free type solder are preferable.

本発明において、半導体基板１１としては、特に限定されないが、シリコン（Ｓｉ）等の半導体基板が挙げられる。半導体装置１０の製造にあたり、ウエハ上に絶縁層、再配線層、封止樹脂層などを形成し、最終工程においてウエハを所定のチップ寸法に切断することでパッケージ構造を具備した半導体チップを得る、ウエハレベルＣＳＰの製造方法を利用することが好ましい。図３（ｂ）における半導体装置１０の場合、半導体基板１１の表面には、酸化物や窒化物等の絶縁体からなるパッシベーション膜１１ａが設けられている。この場合、パッシベーション膜１１ａは電極１２と整合する位置に開口部を有し、この開口部を通じて再配線１４の一端と電極１２とが導通している。   In the present invention, the semiconductor substrate 11 is not particularly limited, and examples thereof include a semiconductor substrate such as silicon (Si). In manufacturing the semiconductor device 10, an insulating layer, a rewiring layer, a sealing resin layer, and the like are formed on the wafer, and a semiconductor chip having a package structure is obtained by cutting the wafer into a predetermined chip size in the final process. It is preferable to use a wafer level CSP manufacturing method. In the case of the semiconductor device 10 in FIG. 3B, a passivation film 11 a made of an insulator such as an oxide or nitride is provided on the surface of the semiconductor substrate 11. In this case, the passivation film 11a has an opening at a position aligned with the electrode 12, and one end of the rewiring 14 and the electrode 12 are conducted through this opening.

次に、本形態例の半導体装置１０を製造する方法の一例について説明する。
まず、集積回路（ＩＣ）およびその電極（例えばＩ／Ｏパッド）が設けられたシリコン（Ｓｉ）等の半導体ウエハの全面に窒化ケイ素（ＳｉＮ）などのパッシベーション膜を形成したものを準備する。パッシベーション膜は、電極に整合する位置に開口部を形成し、その開口部に電極を露出させる。 Next, an example of a method for manufacturing the semiconductor device 10 of this embodiment will be described.
First, a semiconductor wafer having a passivation film such as silicon nitride (SiN) formed on the entire surface of a semiconductor wafer such as silicon (Si) provided with an integrated circuit (IC) and its electrodes (for example, I / O pads) is prepared. The passivation film forms an opening at a position aligned with the electrode, and exposes the electrode in the opening.

上記ウエハ上（詳しくはパッシベーション膜の上）に絶縁樹脂層を形成する。絶縁樹脂層は、樹脂をスピンコート法、ラミネート法などで塗布することにより、形成することができる。この絶縁樹脂層に用いる樹脂としては、ポリイミド、エポキシ、シリコーン樹脂などが挙げられる。また、絶縁樹脂層の厚さは、例えば３〜１００μｍである。   An insulating resin layer is formed on the wafer (specifically, on the passivation film). The insulating resin layer can be formed by applying a resin by a spin coat method, a laminate method, or the like. Examples of the resin used for the insulating resin layer include polyimide, epoxy, and silicone resin. Moreover, the thickness of the insulating resin layer is, for example, 3 to 100 μm.

絶縁樹脂層は、半導体基板上の電極と整合する位置に開口部を有するものとされる。また、半導体基板の回路部の一部または非回路部の一部が、絶縁樹脂層で覆われず、露出されるようにすることもできる。このような絶縁樹脂層のパターニングを行う方法としては、例えば、樹脂の塗布後、露光、現像によりパターニングを行う方法が挙げられる。あるいは、印刷法で、樹脂をパターン塗布する方法を採用することも可能である。   The insulating resin layer has an opening at a position aligned with the electrode on the semiconductor substrate. Further, a part of the circuit portion or the non-circuit portion of the semiconductor substrate may be exposed without being covered with the insulating resin layer. Examples of a method for patterning such an insulating resin layer include a method for patterning by exposure and development after application of a resin. Or it is also possible to employ | adopt the method of apply | coating a resin pattern by a printing method.

次に、絶縁樹脂層の上に、再配線を形成する。再配線は、導体金属のめっき法、導電性体ペーストの印刷法などにより形成することができる。めっき法による場合、絶縁樹脂層の上に、めっき層の種となるシード層を形成したのち、シード層の上に金属をめっき成長させる方法が好ましい。シード層は、スパッタ法、蒸着法、塗布法、化学気相成長（ＣＶＤ）法、無電解めっき法などで形成することができる。   Next, rewiring is formed on the insulating resin layer. The rewiring can be formed by a conductive metal plating method, a conductive paste printing method, or the like. In the case of the plating method, it is preferable to form a seed layer as a seed of the plating layer on the insulating resin layer and then to grow a metal on the seed layer. The seed layer can be formed by sputtering, vapor deposition, coating, chemical vapor deposition (CVD), electroless plating, or the like.

シード層は、下地となる絶縁樹脂層との密着性を確保するための密着層と、めっき層の形成時の給電に使用する給電層からなる積層体であることが好ましい。   The seed layer is preferably a laminate including an adhesion layer for ensuring adhesion with the insulating resin layer serving as a base, and a power feeding layer used for power feeding when the plating layer is formed.

密着層に用いる材料としては、例えばクロム（Ｃｒ）が挙げられる。その他に、ニッケル（Ｎｉ）、チタン（Ｔｉ）、チタンタングステン（ＴｉＷ）等を用いても良い。密着層の厚さは、例えば１０〜５００ｎｍである。   An example of the material used for the adhesion layer is chromium (Cr). In addition, nickel (Ni), titanium (Ti), titanium tungsten (TiW), or the like may be used. The thickness of the adhesion layer is, for example, 10 to 500 nm.

給電層に用いる材料としては、例えば銅（Ｃｕ）が挙げられる。その他に、クロム（Ｃｒ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、チタンタングステン（ＴｉＷ）、金（Ａｕ）等を用いても良い。給電層の厚さは、例えば１００〜５００ｎｍである。   An example of a material used for the power feeding layer is copper (Cu). In addition, chromium (Cr), aluminum (Al), titanium (Ti), titanium tungsten (TiW), gold (Au), or the like may be used. The thickness of the power feeding layer is, for example, 100 to 500 nm.

シード層の上にめっきを行う場合、シード層上にレジストを形成し、レジスト開口部にめっき成長させることで所定のパターンのめっき層を形成した後、レジストを除去する方法を用いることができる。レジストの厚さは、めっき層よりも厚くする。めっき処理は、電解めっき、無電解めっきの両方式を利用することができる。めっき層の厚さは、例えば３〜５０μｍである。めっき層は、その後に形成するはんだバンプの濡れ性向上のために、例えばＣｕめっき層の上にＮｉめっき層やＡｕめっき層を形成してもよい。   When plating is performed on the seed layer, a resist can be formed on the seed layer, and a plating layer having a predetermined pattern can be formed by plating growth on the resist opening, and then the resist can be removed. The resist is thicker than the plating layer. For the plating treatment, both electrolytic plating and electroless plating can be used. The thickness of the plating layer is, for example, 3 to 50 μm. In order to improve the wettability of solder bumps to be formed later, for example, a Ni plating layer or an Au plating layer may be formed on the Cu plating layer.

レジストを除去した後、めっき層のない領域にはシード層が残っている。その不要なシード層を除去するため、めっき層をマスクとしてエッチング除去し、絶縁樹脂層を露出させる。これにより、所望の箇所に、シード層とめっき層が積層されてなる再配線が形成される。   After removing the resist, the seed layer remains in the region without the plating layer. In order to remove the unnecessary seed layer, etching is removed using the plating layer as a mask to expose the insulating resin layer. Thereby, the rewiring formed by laminating the seed layer and the plating layer is formed at a desired location.

次に、再配線層を保護する目的で、封止樹脂層を形成する。封止樹脂層の材料としては、ポリイミド系、エポキシ系、シリコーン系の感光性液状樹脂が挙げられる。封止樹脂層は、再配線層を覆い、はんだバンプを載せるエリアを開口するようにパターン形成する。   Next, a sealing resin layer is formed for the purpose of protecting the rewiring layer. Examples of the material for the sealing resin layer include polyimide-based, epoxy-based, and silicone-based photosensitive liquid resins. The sealing resin layer covers the rewiring layer and forms a pattern so as to open an area on which the solder bump is placed.

封止樹脂層のパターン形成は、感光性液状樹脂をスピンコート法、ラミネート法等で成膜したのち、露光、現像によりパターニングを行う方法が挙げられる。あるいは、印刷法で、樹脂をパターン塗布する方法を採用することも可能である。封止樹脂層の厚さは、例えば３〜１５０μｍ程度である。   Examples of the pattern formation of the sealing resin layer include a method in which a photosensitive liquid resin is formed into a film by a spin coating method, a lamination method, and the like, and then patterned by exposure and development. Or it is also possible to employ | adopt the method of apply | coating a resin pattern by a printing method. The thickness of the sealing resin layer is, for example, about 3 to 150 μm.

次に、封止樹脂の開口したエリアにはんだバンプを形成する。はんだバンプは、電解はんだめっき法、はんだボール搭載法、はんだペースト印刷法、はんだペーストディスペンス法、はんだ蒸着法などによって行うことができる。はんだは、共晶タイプ、鉛フリータイプのはんだを利用できる。   Next, solder bumps are formed in the opened area of the sealing resin. The solder bump can be formed by an electrolytic solder plating method, a solder ball mounting method, a solder paste printing method, a solder paste dispensing method, a solder vapor deposition method, or the like. As the solder, eutectic type or lead-free type solder can be used.

本発明は、配線基板（インタポーザ）を使用しないウエハレベルＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ／Ｓｃａｌｅ Ｐａｃｋａｇｅ）等の半導体パッケージに利用することができる。   The present invention can be used for a semiconductor package such as a wafer level CSP (Chip Size / Scale Package) that does not use a wiring board (interposer).

ＩＣチップの概略構成を表す平面図である。It is a top view showing schematic structure of an IC chip. 従来では結線不可能となっていた例を示す平面図である。It is a top view which shows the example in which connection was impossible conventionally. （ａ）は本発明の一形態例に係る半導体装置の要部を示す平面図であり、（ｂ）は（ａ）のＳ−Ｓ線に沿う断面図である。(A) is a top view which shows the principal part of the semiconductor device which concerns on one example of this invention, (b) is sectional drawing which follows the SS line | wire of (a). 本発明の他の形態例に係る半導体装置の要部を示す平面図である。It is a top view which shows the principal part of the semiconductor device which concerns on the other example of this invention.

符号の説明Explanation of symbols

１…回路部（ＩＣ能動領域を有する部分）、２…非回路部（外周部）、４…基板端、１０…半導体装置（ＩＣチップ）、１１…半導体基板、１２，１２Ａ，１２Ｂ…電極、１３…絶縁樹脂層、１３ａ…開口部、１４…再配線層、１４Ａ…再配線層のうち非回路部の上に設けられた部分、１５…ランド（外部への接続部）、１６…封止樹脂層、１６ａ…開口部、１７…はんだバンプ。 DESCRIPTION OF SYMBOLS 1 ... Circuit part (part which has IC active region), 2 ... Non-circuit part (peripheral part), 4 ... Substrate edge, 10 ... Semiconductor device (IC chip), 11 ... Semiconductor substrate, 12, 12A, 12B ... Electrode, DESCRIPTION OF SYMBOLS 13 ... Insulating resin layer, 13a ... Opening part, 14 ... Redistribution layer, 14A ... Part provided in the rewiring layer on the non-circuit part, 15 ... Land (connection part to the outside), 16 ... Sealing Resin layer, 16a ... opening, 17 ... solder bump.

Claims (2)

ＩＣ能動領域および複数の電極を備える回路部を有するとともに、前記回路部の外周に非回路部が設けられた半導体基板と、
前記半導体基板の回路部の少なくとも一部および非回路部の少なくとも一部を覆うように設けられ、前記電極と整合する位置に開口部を有する絶縁樹脂層と、
前記絶縁樹脂層上に配され、一端が前記開口部を通じて前記電極と導通され、他端が外部への接続部と導通されている再配線層とを備え、
前記再配線層の一部が、前記絶縁樹脂層のうち、前記半導体基板の前記非回路部を覆う部分の上に配されていることを特徴とする半導体装置。 A semiconductor substrate having an IC active region and a circuit portion including a plurality of electrodes, and a non-circuit portion provided on an outer periphery of the circuit portion;
An insulating resin layer provided to cover at least a part of the circuit portion and the non-circuit portion of the semiconductor substrate and having an opening at a position aligned with the electrode;
A redistribution layer disposed on the insulating resin layer, having one end electrically connected to the electrode through the opening and the other end electrically connected to an external connection;
A part of the rewiring layer is arranged on a portion of the insulating resin layer that covers the non-circuit portion of the semiconductor substrate. 前記絶縁樹脂層は、非回路部のすべてを覆うように設けられていることを特徴とする請求項１に記載の半導体装置。   The semiconductor device according to claim 1, wherein the insulating resin layer is provided so as to cover all of the non-circuit portion.
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