JP2009049058A - 半導体装置および表示装置 - Google Patents

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Abstract

【課題】 能動層が多結晶半導体でなる逆スタガ型のＴＦＴ素子がオフのときに流れるリーク電流を容易に低減する。
【解決手段】 半導体層、ソース電極、およびドレイン電極が絶縁膜の表面に配置されており、かつ、ソース電極およびドレイン電極の一部分が半導体層の上に乗り上げている逆スタガ型のＴＦＴ素子を有する半導体装置であって、半導体層の能動層は、当該ＴＦＴ素子のチャネル長方向に長く延びる帯状結晶を主とする多結晶半導体でなり、当該ＴＦＴ素子を平面でみたときに、ソース電極およびドレイン電極は、それぞれ、能動層の上から当該ＴＦＴ素子のチャネル幅方向であり、かつ、互いに反対の方向に引き出されており、ソース電極は能動層のチャネル長方向に延びる２つの辺のうちの一方の辺のみと交差し、ドレイン電極は能動層のチャネル長方向に延びる２つの辺のうちの他方の辺のみと交差している半導体装置。
【選択図】 図１（ａ）

Description

本発明は、半導体装置および表示装置に関し、特に、表示領域の外側に駆動回路が内蔵された表示パネルを有する表示装置に適用して有効な技術に関するものである。
従来、半導体装置などに用いられるＴＦＴ素子には、逆スタガ型（ボトムゲート型と呼ぶこともある）のＴＦＴ素子がある。前記逆スタガ型のＴＦＴ素子は、絶縁基板などの基板の表面上に、ゲート電極、絶縁膜、半導体層、ソース電極およびドレイン電極が、この順序で積層しているＴＦＴ素子である。
また、前記逆スタガ型のＴＦＴ素子には、前記半導体層、前記ソース電極、および前記ドレイン電極が、たとえば、前記絶縁膜の表面上に配置されているものがある。このとき、前記ソース電極および前記ドレイン電極は、その一部分が前記半導体層の上に乗り上げている。またこのとき、前記半導体層は、能動層と、前記能動層と前記ソース電極との間に介在する第１のコンタクト層と、前記能動層と前記ドレイン電極との間に介在する第２のコンタクト層とを有する。また、前記第１のコンタクト層および前記第２のコンタクト層は、一般に、前記絶縁基板からみて前記能動層の上部のみに配置されている。
前記逆スタガ型のＴＦＴ素子は、たとえば、アクティブマトリクス型の液晶表示パネルにおけるアクティブ素子に用いられる。前記アクティブマトリクス型の液晶表示パネルは、２枚の基板の間に液晶材料を封入した表示パネルであり、前記２枚の基板のうちの一方の基板は、たとえば、ガラス基板などの光透過率が高い絶縁基板の表面上に、複数本の走査信号線、複数本の映像信号線、複数個のアクティブ素子および複数個の画素電極が配置されている。そして、前記アクティブ素子がＴＦＴ素子である場合、前記一方の基板はＴＦＴ基板と呼ばれる。
前記液晶表示パネルを用いた液晶表示装置において、前記走査信号線に入力する走査信号の生成や入力のタイミングを制御や、前記映像信号線に入力する映像信号の生成や入力のタイミングを制御は、従来、ＴＦＴ基板とは別工程で製造されたＩＣチップ（ドライバＩＣ）で行っていた。
しかしながら、近年の液晶表示パネルには、たとえば、ＴＦＴ基板の製造過程において、ＴＦＴ基板の表示領域、すなわちアクティブ素子や画素電極がマトリクス状に配置される領域の外側に、前記ＩＣチップと同等の集積回路（駆動回路）を形成したものがある。以下、表示領域の外側に形成された集積回路のことを、周辺回路と呼ぶ。
前記ＴＦＴ基板の周辺回路は、たとえば、ガラス基板の表面上に配置されたｎチャネルＭＯＳＦＥＴ（以下、ｎＭＯＳと呼ぶ）やｐチャネルＭＯＳＦＥＴ（以下、ｐＭＯＳ）、ｎＭＯＳとｐＭＯＳを組み合わせたＣＭＯＳ、抵抗素子、容量素子などで構成される。このとき、ｎＭＯＳやｐＭＯＳを効率よく製造するには、ｎＭＯＳやｐＭＯＳを、たとえば、表示領域に配置されるＴＦＴ素子と同じ構成にすることが望ましい。すなわち、表示領域のＴＦＴ素子が逆スタガ型である場合、周辺回路のｎＭＯＳやｐＭＯＳも逆スタガ型のＴＦＴ素子にすることが望ましい。
ところで、ＴＦＴ基板の表示領域のＴＦＴ素子が逆スタガ型である場合、前記能動層は、たとえば、アモルファスシリコン（ａ−Ｓｉ）などの非晶質半導体を用いて形成することが多い。そのため、表示領域および周辺回路のＴＦＴ素子を逆スタガ型にする場合、最も効率よく製造するには、周辺回路のＴＦＴ素子の能動層もアモルファスシリコンにすればよい。
しかしながら、周辺回路におけるＴＦＴ素子は、表示領域のＴＦＴ素子の動作に比べて非常に高速で動作させる必要がある。そのため、周辺回路のＴＦＴ素子の能動層は、たとえば、多結晶シリコン（ｐｏｌｙ−Ｓｉ）などの多結晶半導体を用いて形成することが望ましい。
上記のようなことから、表示領域および周辺回路のＴＦＴ素子がともに逆スタガ型であるＴＦＴ基板を製造するときには、一般に、たとえば、各ＴＦＴ素子の能動層の形成に用いるアモルファスシリコン膜を形成（成膜）した後、当該アモルファスシリコン膜のうちの、周辺回路のＴＦＴ素子の能動層が形成される領域のみを多結晶シリコン化する。
アモルファスシリコン膜のうちの、周辺回路のＴＦＴ素子の能動層が形成される領域のみを多結晶シリコン化するには、たとえば、当該領域のアモルファスシリコンを脱水素化した後、レーザを照射してアモルファスシリコンを溶融させ、当該溶融したシリコンを結晶化または再結晶化させる。また、アモルファスシリコンを多結晶シリコン化するときには、照射するレーザのエネルギーや照射位置の移動速度を調節し、たとえば、形成するＴＦＴ素子のチャネル長方向に長く延びる帯状結晶を主とする微結晶または粒状結晶の集合体で構成される多結晶シリコンを形成する。このようにすると、キャリアの移動度が高くなり、ＴＦＴ素子の高速動作が可能になる。
しかしながら、ＴＦＴ基板の周辺回路のＴＦＴ素子が、前述のような構成の逆スタガ型であり、かつ、能動層が多結晶シリコンなどの多結晶半導体で形成されている場合、たとえば、当該ＴＦＴ素子がオフの状態であるにも関わらず、ソース電極とドレイン電極との間にリーク電流が流れるという問題があった。
図６（ａ）乃至図６（ｃ）は、従来の逆スタガ型のＴＦＴ素子の一構成例と、リーク電流が流れる原因の一例を説明するための模式図である。
図６（ａ）は、従来の逆スタガ型のＴＦＴ素子の一構成例を示す模式平面図である。図６（ｂ）は、図６（ａ）のＤ−Ｄ’線における断面構成の一例を示す模式断面図である。図６（ｃ）は、図６（ａ）に示したＴＦＴ素子の能動層の概略構成と、リーク電流の経路を示す模式平面図である。
従来の半導体装置に用いられている逆スタガ型のＴＦＴ素子は、たとえば、図６（ａ）および図６（ｂ）に示すような構成になっており、絶縁基板１の表面に、ゲート電極２、絶縁層３、半導体層４、ソース電極５０１およびドレイン電極５０２が、この順序で積層されている。このとき、半導体層４は、ゲート電極２と立体的に交差する能動層４０１と、能動層４０１とソース電極５０１との間に介在する第１のコンタクト層４０２と、能動層４０１とドレイン電極５０２との間に介在する第２のコンタクト層４０３とからなる。
また、半導体層４、ソース電極５０１およびドレイン電極５０２は、当該ＴＦＴ素子のゲート絶縁膜としての機能を有する絶縁層３の表面上に配置されている。このとき、ソース電極５０１は、能動層４０１のチャネル幅方向（ｙ方向）に延びる２つの辺（実際はエッチング端面）Ｅ３，Ｅ４のうちの一方の辺Ｅ３から能動層４０１上に乗り上げており、ドレイン電極５０２は、能動層４０１のチャネル幅方向に延びる前記２つの辺Ｅ３，Ｅ４のうちの他方の辺Ｅ４から能動層４０１上に乗り上げている。すなわち、ソース電極５０１とドレイン電極５０２とは、能動層４０１の上から、チャネル長方向（ｘ方向）であり、かつ、互いに反対の方向に引き出されている。
このような逆スタガ型のＴＦＴ素子を形成する場合、一般的な製造方法では、図６（ｂ）に示したように、第１のコンタクト層４０２および第２のコンタクト層４０３は、絶縁基板１からみた能動層４０１の上のみに形成されている。そのため、ソース電極５０１は、能動層４０１の前記一方のエッチング端面Ｅ３と直接接触しており、ドレイン電極５０２は、能動層４０１の前記他方のエッチング端面Ｅ４と直接接触している。
また、このような逆スタガ型のＴＦＴ素子の能動層４０１を多結晶シリコンで形成する場合、当該能動層４０１は、たとえば、図６（ｃ）に示すように、概ねチャネル長方向に長く延びる帯状の結晶を主とする微結晶または粒状結晶の集合体で構成される。なお、図６（ｃ）において、能動層４０１の内部に示した細い線は、微結晶または粒状結晶の境界（結晶粒界）である。
このような構成の逆スタガ型のＴＦＴ素子では、ソース電極５０１と能動層４０１とが直接接触している部分Ｃ３、およびドレイン電極５０１と能動層４０１とが直接接触している部分Ｃ４に金属シリサイド層が形成されており、低抵抗接触領域になっている。また、ソース電極５０１と能動層４０１とが直接接触している低抵抗接触領域Ｃ３と、ドレイン電極５０２と能動層４０１とが直接接触している低抵抗接触領域Ｃ４との間で電流が流れるときの経路は、たとえば、図６（ｃ）に太線の矢印で示したような経路であり、チャネル長方向と概ね一致している。また、能動層４０１は、チャネル長方向に長く延びる帯状結晶を主とする多結晶シリコンであるため、チャネル長方向のキャリアの移動度が高く、電流が流れやすい。そのため、たとえば、ゲート電極２の電位が、当該ＴＦＴ素子がオフになる電位である場合に、能動層４０１にホールが誘起されると、前記低抵抗接触領域Ｃ３，Ｃ４を介して、ソース電極５０１とドレイン電極５０２との間に抵抗性のリーク電流が流れるという問題があった。
図７（ａ）および図７（ｂ）は、従来の逆スタガ型のＴＦＴ素子の別の構成例と、リーク電流が流れる原因の一例を説明するための模式図である。
図７（ａ）は、従来の逆スタガ型のＴＦＴ素子の別の構成例を示す模式平面図である。図７（ｂ）は、図７（ａ）に示したＴＦＴ素子の能動層の概略構成と、リーク電流の経路を示す模式平面図である。
従来の逆スタガ型のＴＦＴ素子には、平面でみた構成が、たとえば、図７（ａ）に示すように、ソース電極５０１およびドレイン電極５０２が、それぞれ、能動層４０１のチャネル長方向（ｘ方向）に延びる２つの辺（実際はエッチング端面）Ｅ１，Ｅ２と交差するように配置されているものもある。
このような逆スタガ型のＴＦＴ素子の場合、能動層４０１のチャネル長方向に延びる２つの辺Ｅ１，Ｅ２のうちの一方の辺（エッチング端面）Ｅ１には、ソース電極５０１が直接接触している低抵抗接触領域Ｃ１と、ドレイン電極５０２が直接接触している低抵抗接触領域Ｃ１’とが形成される。同様に、能動層４０１のチャネル長方向に延びる２つの辺Ｅ１，Ｅ２のうちの他方の辺（エッチング端面）Ｅ２には、ソース電極５０１が直接接触している低抵抗接触領域Ｃ２’と、ドレイン電極５０２が直接接触している低抵抗接触領域Ｃ２とが形成される。
このとき、能動層４０１が、たとえば、図７（ｂ）に示したような多結晶シリコンで形成されていると、能動層４０１の前記一方のエッチング端面Ｅ１のうちの、ソース電極が直接接触している低抵抗接触領域Ｃ１と、ドレイン電極５０２が直接接触している低抵抗接触領域Ｃ１’との間で電流が流れるときの経路、および能動層４０１の前記他方のエッチング端面Ｅ２のうちの、ソース電極５０１が直接接触している低抵抗接触領域Ｃ２’と、ドレイン電極５０２が直接接触している低抵抗接触領域Ｃ２との間で電流が流れるときの経路は、たとえば、それぞれ、図７（ｂ）に太線の矢印で示したような経路になる。そのため、たとえば、ゲート電極２の電位が、当該ＴＦＴ素子がオフになる電位である場合に、能動層４０１にホールが誘起されると、エッチング端面Ｅ１の低抵抗接触領域Ｃ１，Ｃ１’またはエッチング端面Ｅ２の低抵抗接触領域Ｃ２’，Ｃ２を介して、ソース電極５０１とドレイン電極５０２との間に抵抗性のリーク電流が流れるという問題があった。
すなわち、従来の逆スタガ型のＴＦＴ素子において、能動層４０１、ソース電極５０１およびドレイン電極５０２が、当該ＴＦＴ素子のゲート絶縁膜として機能する絶縁層３の表面上に配置されており、ソース電極５０１およびドレイン電極５０２の一部分が能動層４０１の上に乗り上げている場合、能動層４０１が多結晶シリコンで形成されていると、当該ＴＦＴ素子がオフの状態であるにも関わらず、ソース電極５０１とドレイン電極５０２との間にリーク電流が流れるという問題があった。
本発明の目的は、たとえば、能動層が多結晶半導体でなる逆スタガ型のＴＦＴ素子を有する半導体装置において、当該ＴＦＴ素子がオフのときに流れるリーク電流を容易に低減することが可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面によって明らかになるであろう。
本願において開示される発明のうち、代表的なものの概略を説明すれば、以下の通りである。
（１）絶縁基板の表面上に、ゲート電極、絶縁膜、半導体層、ソース電極およびドレイン電極が、この順序で積層しており、前記半導体層、前記ソース電極、および前記ドレイン電極は、前記絶縁膜の表面に配置されており、かつ、前記ソース電極および前記ドレイン電極は、その一部分が前記半導体層の上に乗り上げているＴＦＴ素子を有する半導体装置であって、前記半導体層は、多結晶半導体でなる能動層と、前記能動層と前記ソース電極との間に介在する第１のコンタクト層と、前記能動層と前記ドレイン電極との間に介在する第２のコンタクト層を有し、前記能動層は、当該ＴＦＴ素子のチャネル長方向に長く延びる帯状結晶を主とする微結晶または粒状結晶の集合体であり、前記ＴＦＴ素子を平面でみたときに、前記ソース電極および前記ドレイン電極は、それぞれ、前記能動層の上から当該ＴＦＴ素子のチャネル幅方向であり、かつ、互いに反対の方向に引き出されており、前記ＴＦＴ素子を平面でみたときに、前記ソース電極は前記能動層のチャネル長方向に延びる２つの辺のうちの一方の辺のみと交差し、前記ドレイン電極は前記能動層のチャネル長方向に延びる２つの辺のうちの他方の辺のみと交差している半導体装置。
（２）絶縁基板の表面上に、ゲート電極、絶縁膜、半導体層、ソース電極およびドレイン電極が、この順序で積層しており、前記半導体層、前記ソース電極、および前記ドレイン電極は、前記絶縁膜の表面に配置されており、かつ、前記ソース電極および前記ドレイン電極は、その一部分が前記半導体層の上に乗り上げているＴＦＴ素子を有する半導体装置であって、前記半導体層は、能動層と、前記能動層と前記ソース電極との間に介在する第１のコンタクト層と、前記能動層と前記ドレイン電極との間に介在する第２のコンタクト層を有し、前記能動層は、当該ＴＦＴ素子のチャネル長方向に長く延びる帯状結晶を主とする微結晶または粒状結晶の集合体でなる多結晶半導体層と、前記絶縁基板からみて前記多結晶半導体層の上に積層された非晶質半導体層とを有し、前記ＴＦＴ素子を平面でみたときに、前記ソース電極および前記ドレイン電極は、それぞれ、前記能動層の上から当該ＴＦＴ素子のチャネル幅方向であり、かつ、互いに反対の方向に引き出されており、前記ＴＦＴ素子を平面でみたときに、前記ソース電極は前記能動層のチャネル長方向に延びる２つの辺のうちの一方の辺のみと交差し、前記ドレイン電極は前記能動層のチャネル長方向に延びる２つの辺のうちの他方の辺のみと交差している半導体装置。
（３）前記（１）または（２）の半導体装置において、前記第１のコンタクト層および前記第２のコンタクト層は、それぞれ、前記絶縁基板からみた前記能動層の上部のみに配置されており、前記ソース電極と前記能動層のエッチング端面、および前記ドレイン電極と前記能動層のエッチング端面は、それぞれ、直接接触している半導体装置。
（４）前記（１）または（２）の半導体装置において、前記ソース電極と前記能動層との接続部分は、すべての領域が前記第１のコンタクト層を介して接続しており、前記ドレイン電極と前記能動層との接続部分は、すべての領域が前記第２のコンタクト層を介して接続している半導体装置。
（５）前記（４）の半導体装置において、前記第１のコンタクト層は、前記ソース電極のうちの前記能動層の外側に引き出された部分と前記絶縁層との間にも介在しており、前記第２のコンタクト層は、前記ドレイン電極のうちの前記能動層の外側に引き出された部分と前記絶縁層との間にも介在している半導体装置。
（６）絶縁基板と、複数の画素領域の集合で設定される表示領域と、前記表示領域の外側にある１箇所または複数箇所の集積回路領域とを有する表示装置であって、前記集積回路領域にはＴＦＴ素子が配置され、前記ＴＦＴ素子は、前記絶縁基板の表面上に、ゲート電極、絶縁膜、半導体層、ソース電極およびドレイン電極が、この順序で積層しており、前記半導体層、前記ソース電極、および前記ドレイン電極は、前記絶縁膜の表面に配置されており、かつ、前記ソース電極および前記ドレイン電極は、その一部分が前記半導体層の上に乗り上げており、前記半導体層は、多結晶半導体でなる能動層と、前記能動層と前記ソース電極との間に介在する第１のコンタクト層と、前記能動層と前記ドレイン電極との間に介在する第２のコンタクト層を有し、前記能動層は、当該ＴＦＴ素子のチャネル長方向に長く延びる帯状結晶を主とする微結晶または粒状結晶の集合体であり、前記ＴＦＴ素子を平面でみたときに、前記ソース電極および前記ドレイン電極は、それぞれ、前記能動層の上から当該ＴＦＴ素子のチャネル幅方向であり、かつ、互いに反対の方向に引き出されており、前記ＴＦＴ素子を平面でみたときに、前記ソース電極は前記能動層のチャネル長方向に延びる２つの辺のうちの一方の辺のみと交差し、前記ドレイン電極は前記能動層のチャネル長方向に延びる２つの辺のうちの他方の辺のみと交差している表示装置。
（７）絶縁基板と、複数の画素領域の集合で設定される表示領域と、前記表示領域の外側にある１箇所または複数箇所の集積回路領域とを有する表示装置であって、前記集積回路領域にはＴＦＴ素子が配置され、前記ＴＦＴ素子は、絶縁基板の表面上に、ゲート電極、絶縁膜、半導体層、ソース電極およびドレイン電極が、この順序で積層しており、前記半導体層、前記ソース電極、および前記ドレイン電極は、前記絶縁膜の表面に配置されており、かつ、前記ソース電極および前記ドレイン電極は、その一部分が前記半導体層の上に乗り上げており、前記半導体層は、能動層と、前記能動層と前記ソース電極との間に介在する第１のコンタクト層と、前記能動層と前記ドレイン電極との間に介在する第２のコンタクト層を有し、前記能動層は、当該ＴＦＴ素子のチャネル長方向に長く延びる帯状結晶を主とする微結晶または粒状結晶の集合体でなる多結晶半導体層と、前記絶縁基板からみて前記多結晶半導体層の上に積層された非晶質半導体層とを有し、前記ＴＦＴ素子を平面でみたときに、前記ソース電極および前記ドレイン電極は、それぞれ、前記能動層の上から当該ＴＦＴ素子のチャネル幅方向であり、かつ、互いに反対の方向に引き出されており、前記ＴＦＴ素子を平面でみたときに、前記ソース電極は前記能動層のチャネル長方向に延びる２つの辺のうちの一方の辺のみと交差し、前記ドレイン電極は前記能動層のチャネル長方向に延びる２つの辺のうちの他方の辺のみと交差している表示装置。
（８）前記（６）または（７）の表示装置において、前記表示領域の前記複数の画素領域には、それぞれ、スイッチング素子および画素電極が配置されている表示装置。
（９）前記（８）の表示装置において、前記スイッチング素子は、非晶質半導体層を有するＭＩＳＦＥＴである表示装置。
（１０）前記（８）の表示装置において、前記スイッチング素子は、多結晶半導体層を有するＭＩＳＦＥＴである表示装置。
（１１）前記（６）または（７）の表示装置において、前記表示領域には、複数個の前記ＴＦＴ素子および複数個の画素電極がマトリクス状に配置されている表示装置。
（１２）前記（６）乃至（１１）のいずれかの表示装置において、前記第１のコンタクト層および前記第２のコンタクト層は、それぞれ、前記絶縁基板からみた前記能動層の上部のみに配置されており、前記ソース電極と前記能動層のエッチング端面、および前記ドレイン電極と前記能動層のエッチング端面は、それぞれ、直接接触している表示装置。
（１３）前記（６）乃至（１１）のいずれかの表示装置において、前記ソース電極と前記能動層との接続部分は、すべての領域が前記第１のコンタクト層を介して接続しており、前記ドレイン電極と前記能動層との接続部分は、すべての領域が前記第２のコンタクト層を介して接続している表示装置。
（１４）前記（１３）の表示装置において、前記第１のコンタクト層は、前記ソース電極のうちの前記能動層の外側に引き出された部分と前記絶縁層との間にも介在しており、前記第２のコンタクト層は、前記ドレイン電極のうちの前記能動層の外側に引き出された部分と前記絶縁層との間にも介在している表示装置。
本発明の半導体装置および表示装置によれば、絶縁基板の表面上に配置された逆スタガ型の前記ＴＦＴ素子がオフのときに流れるリーク電流を容易に低減することができる。
以下、本発明について、図面を参照して実施の形態（実施例）とともに詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは、同一符号を付け、その繰り返しの説明は省略する。
図１（ａ）乃至図１（ｃ）は、本発明による一実施例のＴＦＴ素子の概略構成を示す模式図である。
図１（ａ）は、本実施例のＴＦＴ素子の概略構成を示す模式平面図である。図１（ｂ）は、図１（ａ）のＡ−Ａ’線における断面構成の一例を示す模式斜視図である。図１（ｃ）は、本実施例のＴＦＴ素子における能動層の概略構成と、リーク電流の経路の一例を示す模式平面図である。なお、図１（ａ）では、絶縁層を省略している。
本実施例のＴＦＴ素子は、逆スタガ型のＴＦＴ素子であり、たとえば、図１（ａ）および図１（ｂ）に示すように、絶縁基板１の表面上に、ゲート電極２、絶縁層３、半導体層４、ソース電極５０１およびドレイン電極５０２が、この順序で積層されている。このとき、半導体層４は、ゲート電極２と立体的に交差する能動層４０１と、能動層４０１とソース電極５０１との間に介在する第１のコンタクト層４０２と、能動層４０１とドレイン電極５０２との間に介在する第２のコンタクト層４０３とからなる。また、本実施例のＴＦＴ素子において、能動層４０１は、たとえば、図１（ｃ）に示すように、概ねチャネル長方向（ｘ方向）に長く延びる帯状の結晶を主とする微結晶または粒状結晶の集合体で構成される多結晶シリコンで形成されている。なお、図１（ｃ）において、能動層４０１の内部に示した細い線は、微結晶または粒状結晶の境界（結晶粒界）である。また、第１のコンタクト層４０２および第２のコンタクト層４０３は、たとえば、ｎ型のアモルファスシリコンで形成されている。
また、半導体層４、ソース電極５０１およびドレイン電極５０２は、当該ＴＦＴ素子のゲート絶縁膜としての機能を有する絶縁層３の表面上に配置されている。
このとき、ソース電極５０１は、能動層４０１のチャネル長方向（ｘ方向）に延びる２つの辺（実際にはエッチング端面）Ｅ１，Ｅ２のうちの一方の辺Ｅ１から能動層４０１上に乗り上げており、かつ、平面でみたときに、能動層４０１の前記一方の辺Ｅ１のみと交差している。またこのとき、ドレイン電極５０２は、能動層４０１のチャネル長方向に延びる２つの辺Ｅ１，Ｅ２のうちの他方の辺Ｅ２から能動層４０１上に乗り上げており、かつ、平面でみたときに、能動層４０１の前記他方の辺Ｅ２のみと交差している。すなわち、本実施例のＴＦＴ素子において、ソース電極５０１とドレイン電極５０２とは、能動層４０１の上から、チャネル幅方向（ｙ方向）であり、かつ、互いに反対の方向に引き出されている。
このような逆スタガ型のＴＦＴ素子を形成する場合、一般的な製造方法では、図１（ｂ）に示したように、第１のコンタクト層４０２および第２のコンタクト層４０３は、絶縁基板１からみた能動層４０１の上のみに形成されており、能動層４０１の前記一方のエッチング端面Ｅ１とソース電極５０１とが直接接触し、能動層４０１の前記他方のエッチング端面Ｅ２とドレイン電極５０２とが直接接触している。
本実施例の逆スタガ型のＴＦＴ素子では、ソース電極５０１と能動層４０１とが直接接触している部分Ｃ１、およびドレイン電極５０１と能動層４０１とが直接接触している部分Ｃ２に金属シリサイド層が形成され、低抵抗接触領域になっている。しかしながら、ソース電極５０１と能動層４０１とが直接接触している低抵抗接触領域Ｃ１と、ドレイン電極５０２と能動層４０１とが直接接触している低抵抗接触領域Ｃ２との間で電流が流れるときの経路は、たとえば、図１（ｃ）に太線の矢印で示したような経路になる。そのため、たとえば、ゲート電極２の電位が、当該ＴＦＴ素子がオフになる電位であり、かつ、能動層４０１にホールが誘起されているときに、前記低抵抗接触領域Ｃ１，Ｃ２を介してソース電極５０１とドレイン電極５０２との間に流れる抵抗性のリーク電流は、多数の結晶粒界を乗り越える（横切る）ことを強制される。多結晶シリコンにおける結晶粒界は、多結晶シリコン中を流れる電流に対する抵抗として機能するので、乗り越えるべき結晶粒界の数を多くすることで、従来の平面構成の逆スタガ型のＴＦＴ素子に比べてリーク電流を低減することができる。
また、本実施例の逆スタガ型のＴＦＴ素子は、ゲート電極２の電位が、当該ＴＦＴ素子がオンになる電位であるときには、第１のコンタクト層４０２、能動層４０１、第２のコンタクト層４０３を介してソース電極５０１とドレイン電極５０２との間にオン電流が流れる。このとき流れるオン電流は、チャネル長方向（ｘ方向）と概ね一致する方向に流れるので、オン電流の大きさは、従来の平面構成の逆スタガ型のＴＦＴ素子とほぼ同じ大きさを維持できる。
次に、図１（ａ）乃至図１（ｃ）に示した逆スタガ型のＴＦＴ素子の形成方法の一例を簡単に説明する。
図１（ａ）乃至図１（ｃ）に示した逆スタガ型のＴＦＴ素子を形成するときには、まず、絶縁基板１の表面全体に、たとえば、モリブデンタングステン（ＭｏＷ）膜などの金属膜を形成（成膜）し、当該金属膜をエッチングしてゲート電極２を形成する。
次に、絶縁基板１の表面全体に、たとえば、シリコン酸化膜またはシリコン窒化膜などの絶縁層３を形成（成膜）する。
次に、絶縁層３の表面全体に、たとえば、アモルファスシリコン膜を形成（成膜）し、当該アモルファスシリコン膜を脱水素化する。その後、たとえば、当該アモルファスシリコン膜にレーザを照射して溶融させ、溶融したシリコンを結晶化させて、図１（ｃ）に示したような、一方向（チャネル長方向）に長く延びる帯状結晶を主とする微結晶または粒状結晶の集合体で構成される多結晶シリコンを形成する。また、アモルファスシリコンを多結晶シリコン化するときには、照射するレーザのエネルギーや照射位置の移動速度を調節すればよいので、詳細な説明は省略する。また、アモルファスシリコンを多結晶シリコン化するときには、アモルファスシリコン膜全体を多結晶シリコン化してもよいし、ＴＦＴ素子を形成する領域およびその周辺のみを部分的に多結晶シリコン化してもよい。
次に、全体または一部分を多結晶シリコン化したシリコン膜の表面全体に、たとえば、第１のコンタクト層４０２および第２のコンタクト層４０３の形成に用いるｎ型のアモルファスシリコン膜を形成（成膜）する。その後、前記ｎ型のアモルファスシリコン膜および前記シリコン膜をエッチングして、各ＴＦＴ素子の能動層４０１になる島状の多結晶シリコン層を形成する。このとき、各多結晶シリコン層の上部には、当該多結晶シリコン層と同じ平面形状であるｎ型のアモルファスシリコン層が積層している。
次に、絶縁層３の表面全体に、たとえば、アルミニウム膜などの金属膜を形成（成膜）し、当該金属膜をエッチングしてソース電極５０１およびドレイン電極５０２を形成する。前記金属膜をエッチングするときには、一般に、当該金属膜上にフォトリソグラフィーによるエッチングレジストを形成する。そのため、たとえば、エッチングレジストを形成する際に使用する露光マスクのパターンを変更するだけで、図１（ａ）に示したようなパターンのソース電極５０１およびドレイン電極５０２を形成することができる。
そして最後に、たとえば、ソース電極５０１およびドレイン電極５０２をマスクにして能動層４０１上の前記ｎ型のアモルファスシリコン層をエッチングし、第１のコンタクト層４０２および第２のコンタクト層４０３を形成する。
このように、本実施例のＴＦＴ素子は、従来の、チャネル長方向に長く延びる帯状結晶を主とする微結晶または粒状結晶の集合体で構成される多結晶シリコンで能動層４０１を形成する逆スタガ型のＴＦＴ素子の形成方法と同じ手順で形成することができる。
以上説明したように、本実施例の逆スタガ型のＴＦＴ素子によれば、当該ＴＦＴ素子がオフの状態のときに流れるリーク電流を容易に低減することができる。
また、本実施例の逆スタガ型のＴＦＴ素子において、ゲート電極２、絶縁層３、半導体層４、ソース電極５０１およびドレイン電極５０２の形成に用いる材料は、上記の材料に限らず、一般的なＴＦＴ素子の形成に用いられる材料を適宜用いることが可能であることはもちろんである。また、たとえば、ソース電極５０１およびドレイン電極５０２を形成するときには、単一の金属膜だけでなく、たとえば、組成が異なる２種類以上の金属膜を積層して形成してもよいことはもちろんである。
図２（ａ）および図２（ｂ）は、本実施例のＴＦＴ素子の変形例を示す模式図である。
図２（ａ）は、本実施例のＴＦＴ素子の変形例の概略構成を示す模式平面図である。図２（ｂ）は、図２（ａ）のＢ−Ｂ’線における断面構成を示す模式断面図である。なお、図２（ａ）では、絶縁層を省略している。
本実施例のＴＦＴ素子の構成を説明するにあたり、図１（ａ）および図１（ｂ）には、当該ＴＦＴ素子を平面でみたときに、ゲート電極２とソース電極５０１、ゲート電極２とドレイン電極５０２が、それぞれ、重ならないようにゲート電極２、ソース電極５０１、およびドレイン電極５０２が配置されている例を示している。
しかしながら、本実施例の構成は、たとえば、図２（ａ）および図２（ｂ）に示すように、ＴＦＴ素子を平面でみたときに、ゲート電極２の一部の領域とソース電極５０１の一部の領域、ゲート電極２の前記一部の領域とは別の一部の領域とドレイン電極５０２の一部の領域が、それぞれ、重なるようにゲート電極２、ソース電極５０１、およびドレイン電極５０２が配置されていてもよいことはもちろんである。
図３は、本実施例のＴＦＴ素子の第１の応用例を示す模式斜視図である。なお、図３は、図１（ａ）のＡ−Ａ’線における断面構成の第１の応用例を示している。
本実施例の逆スタガ型のＴＦＴ素子は、一般的には、たとえば、図１（ｂ）に示したように、絶縁基板１からみた能動層４０１の上部のみに、第１のコンタクト層４０２および第２のコンタクト層４０３が形成されている。
ところで、図１（ｂ）に示したような断面構成のＴＦＴ素子において、第１のコンタクト層４０２、能動層４０１、第２のコンタクト層４０３を介してソース電極５０１とドレイン電極５０２との間に電流が流れるのは、通常、当該ＴＦＴ素子がオンの状態のときのみである。すなわち、ＴＦＴ素子がオフの状態のときに、第１のコンタクト層４０２、能動層４０１、第２のコンタクト層４０３を介してソース電極５０１とドレイン電極５０２との間にリーク電流が流れることはない。そのため、第１のコンタクト層４０２および第２のコンタクト層４０３は、たとえば、当該ＴＦＴ素子がオフの状態のときには抵抗として機能していると考えることもできる。
したがって、本実施例の逆スタガ型のＴＦＴ素子を形成するときに、たとえば、図３に示すように、ソース電極５０１と能動層４０１の前記一方のエッチング端面Ｅ１との間に第１のコンタクト層４０２が介在し、ドレイン電極５０２と能動層４０１の前記他方のエッチング端面Ｅ２との間に第２のコンタクト層４０３が介在するように、第１のコンタクト層４０２および第２のコンタクト層４０３を形成すれば、当該ＴＦＴ素子がオフの状態のときに流れるリーク電流をさらに低減することができる。
図３に示したような断面構成のＴＦＴ素子を形成するときには、たとえば、以下のような手順で形成すればよい。
まず、絶縁基板１の表面上に、ゲート電極２および絶縁層３を形成する。次に、絶縁層３の表面全体に、たとえば、アモルファスシリコン膜を形成（成膜）し、当該アモルファスシリコン膜の全体または一部分を、上記のような要領で多結晶シリコン化する。その後、全体または一部分を多結晶シリコン化したシリコン膜をエッチングして、各ＴＦＴ素子の能動層４０１を形成する。
次に、能動層４０１が形成された絶縁層３の表面全体に、たとえば、第１のコンタクト層４０２および第２のコンタクト層４０３の形成に用いるｎ型のアモルファスシリコン膜と、ソース電極５０１およびドレイン電極５０２の形成に用いる金属膜を続けて形成（成膜）した後、当該金属膜をエッチングしてソース電極５０１およびドレイン電極５０２を形成する。このとき、前記金属膜は、ｎ型のアモルファスシリコン膜との密着性をよくするために、たとえば、当該アモルファスシリコン膜との密着性がよい第１の金属膜と、電気伝導性が高い第２の金属膜とを積層した金属膜にすることが望ましい。
そして最後に、たとえば、ソース電極５０１およびドレイン電極５０２をマスクにして前記ｎ型のアモルファスシリコン膜をエッチングし、第１のコンタクト層４０２および第２のコンタクト層４０３を形成する。
このような手順でＴＦＴ素子を形成すれば、工程を増やさずに、当該ＴＦＴ素子がオフの状態のときに流れるリーク電流をさらに低減することができる。
図４は、本実施例のＴＦＴ素子の第２の応用例を示す模式斜視図である。なお、図４は、図１（ａ）のＡ−Ａ’線における断面構成の第２の応用例を示している。
本実施例の逆スタガ型のＴＦＴ素子は、一般的には、たとえば、図１（ｂ）および図３に示したように、能動層４０１が多結晶シリコン層のみで形成されている。
しかしながら、能動層４０１が多結晶シリコン層のみで形成されている場合、たとえば、アモルファスシリコン膜を多結晶シリコン化したときに、ゲート電極２上における多結晶シリコン層（能動層４０１）が薄くなることがある。そして、その結果として、たとえば、オン電流が小さくなるといった問題が生じる可能性がある。
そのため、本実施例のような構成のＴＦＴ素子を形成するときには、たとえば、図４に示すように、多結晶シリコン層４０１ａと、当該多結晶シリコン層４０１ａの上に積層されたアモルファスシリコン層４０１ｂからなる２層の能動層４０１を形成してもよい。
図５（ａ）乃至図５（ｄ）は、逆スタガ型のＴＦＴ素子を有する半導体装置の一例を示す模式図である。
図５（ａ）は、液晶表示パネルの一構成例を示す模式平面図である。図５（ｂ）は、図５（ａ）のＣ−Ｃ'線における断面構成の一例を示す模式断面図である。図５（ｃ）は、図５（ａ）に示した液晶表示パネルにおけるＴＦＴ基板の一構成例を示す模式平面図である。図５（ｄ）は、液晶表示パネルの１つの画素の一構成例を示す模式回路図である。
本発明（本実施例）の構成は、基板上に、能動層が多結晶半導体でなる逆スタガ型のＴＦＴ素子が形成されている半導体装置に適用することができる。本発明が適用可能な半導体装置には、たとえば、アクティブマトリクス型のＴＦＴ液晶表示パネルがある。
ＴＦＴ液晶表示パネルは、たとえば、図５（ａ）および図５（ｂ）に示すように、ＴＦＴ基板６と対向基板７の一対の基板の間に液晶材料８が封入されている表示パネルである。このとき、ＴＦＴ基板６と対向基板７とは、表示領域ＤＡの外側に環状に設けられたシール材９で接着されており、液晶材料８は、ＴＦＴ基板６および対向基板７ならびにシール材９で囲まれた空間に密封されている。
また、ＴＦＴ液晶表示パネルが、たとえば、透過型または半透過型である場合、ＴＦＴ基板６の外側を向いた面には下偏光板１０が設けられ、対向基板７の外側を向いた面には上偏光板１１が設けられる。また、ＴＦＴ基板６と下偏光板１０との間、対向基板７と上偏光板１１との間に、それぞれ、１層乃至複数層の位相差板が設けられることもある。また、ＴＦＴ液晶表示パネルが反射型の場合、一般に、下偏光板１０は不要である。
ＴＦＴ基板６は、たとえば、図５（ｃ）に示すように、複数本の走査信号線ＧＬと、複数本の映像信号線ＤＬを有する。このとき、走査信号線ＧＬと映像信号線ＤＬとは、絶縁層を介して設けられている。また、表示領域ＤＡはマトリクス状に配置された画素の集合で設定されており、１つの画素の回路構成は、たとえば、図５（ｄ）に示したような構成になっている。すなわち、１つの画素は、たとえば、アクティブ素子（スイッチング素子と呼ぶこともある）として機能するＴＦＴ素子（ＭＩＳＦＥＴ）ＴｒおよびＴＦＴ素子Ｔｒのソース電極に接続された画素電極ＰＸを有する。このとき、各画素のＴＦＴ素子Ｔｒは、たとえば、ゲート電極が走査信号線ＧＬｎ＋１に接続しており、ドレイン電極が映像信号線ＤＬｍに接続している。また、各画素は、たとえば、画素電極ＰＸと対向電極（共通電極と呼ぶこともある）ＣＴを１組の電極とし、液晶材料８を誘電体とする画素容量（液晶容量）を有する。そして、画素電極ＰＸと対向電極ＣＴとの間の電位差を制御することで液晶材料８の液晶分子の配向を制御し、各画素の輝度（階調）を制御する。
また、近年の液晶表示パネルには、たとえば、図５（ｃ）に示すように、ＴＦＴ基板６の表示領域ＤＡの外側に、第１の駆動回路ＧＤおよび第２の駆動回路ＤＤが形成されているものもある。なお、第１の駆動回路ＧＤは、各走査信号線ＧＬに加える走査信号のオン／オフの制御などを行う集積回路であり、第２の駆動回路ＤＤは、各映像信号線に加える映像信号の生成や加えるタイミングの制御などを行う集積回路である。
第１の駆動回路ＧＤおよび第２の駆動回路ＤＤは、ＴＦＴ素子、抵抗素子、容量素子などが集積された回路である。
また、従来の液晶表示パネルの場合、第１の駆動回路ＧＤおよび第２の駆動回路ＤＤは、たとえば、ＴＦＴ基板とは別の工程で製造されたチップ状のＩＣを用いていることが多いが、図５（ｃ）に示したＴＦＴ基板６では、走査信号線ＧＬや映像信号線ＤＬ、アクティブ素子（ＴＦＴ素子Ｔｒ）などとともに形成され、ＴＦＴ基板６に内蔵されている。
ところで、従来の液晶表示パネルにおける表示領域ＤＡのアクティブ素子（ＴＦＴ素子Ｔｒ）は、たとえば、能動層がアモルファスシリコンの逆スタガ型であることが多い。アクティブ素子が逆スタガ型の場合、第１の駆動回路ＧＤおよび第２の駆動回路ＤＤが内蔵されたＴＦＴ基板６を効率よく製造するには、第１の駆動回路ＧＤおよび第２の駆動回路ＤＤのＴＦＴ素子も逆スタガ型にし、アクティブ素子と同時に第１の駆動回路ＧＤおよび第２の駆動回路ＤＤのＴＦＴ素子を形成することが望ましい。
しかしながら、第１の駆動回路ＧＤおよび第２の駆動回路ＤＤのＴＦＴ素子は、表示領域のアクティブ素子に比べて、非常に高速で動作させる必要がある。そのため、第１の駆動回路ＧＤおよび第２の駆動回路ＤＤのＴＦＴ素子は、能動層を多結晶シリコンで形成することが望ましい。
以上のようなことから、アクティブ素子が逆スタガ型の場合、第１の駆動回路ＧＤおよび第２の駆動回路ＤＤが内蔵されたＴＦＴ基板を効率よく製造するには、第１の駆動回路ＧＤおよび第２の駆動回路ＤＤのＴＦＴ素子を、能動層が多結晶シリコンの逆スタガ型にすることが望ましい。そのため、このようなＴＦＴ基板を製造するときには、第１の駆動回路ＧＤおよび第２の駆動回路ＤＤのＴＦＴ素子を、たとえば、図１（ａ）および図１（ｂ）、図３などに示したような構成にすることが望ましい。そうすれば、第１の駆動回路ＧＤおよび第２の駆動回路ＤＤにおけるＴＦＴ素子の、オフの状態のときのリーク電流を容易に低減することができる。
また、第１の駆動回路ＧＤおよび第２の駆動回路ＤＤのＴＦＴ素子の能動層を多結晶シリコンで形成し、表示領域ＤＡのアクティブ素子（ＴＦＴ素子Ｔｒ）の能動層をアモルファスシリコンで形成する場合、たとえば、絶縁層３の表面全体にアモルファスシリコン膜を形成した後、第１の駆動回路ＧＤおよび第２の駆動回路ＤＤを形成する領域のアモルファスシリコンのみを多結晶シリコン化すればよいので、製造効率の低下や製造コストの上昇を抑えることができる。
また、上記の説明では、本発明の構成が適用可能な半導体装置の一例として、液晶表示パネル（ＴＦＴ基板６）を挙げたが、これに限らず、基板上に逆スタガ型のＴＦＴ素子が形成されている半導体装置であれば、その用途に関係なく、どのような半導体装置にも適用できることはもちろんである。
以上、本発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において、種々変更可能であることはもちろんである。
本実施例のＴＦＴ素子の概略構成を示す模式平面図である。 図１（ａ）のＡ−Ａ’線における断面構成の一例を示す模式斜視図である。 本実施例のＴＦＴ素子における能動層の概略構成と、リーク電流の経路の一例を示す模式平面図である。 本実施例のＴＦＴ素子の変形例の概略構成を示す模式平面図である。 図２（ａ）のＢ−Ｂ’線における断面構成を示す模式断面図である。 本実施例のＴＦＴ素子の第１の応用例を示す模式斜視図である。 本実施例のＴＦＴ素子の第２の応用例を示す模式斜視図である。 液晶表示パネルの一構成例を示す模式平面図である。 図５（ａ）のＣ−Ｃ'線における断面構成の一例を示す模式断面図である。 図５（ａ）に示した液晶表示パネルにおけるＴＦＴ基板の一構成例を示す模式平面図である。 液晶表示パネルの１つの画素の一構成例を示す模式回路図である。 従来の逆スタガ型のＴＦＴ素子の一構成例を示す模式平面図である。 図６（ａ）のＤ−Ｄ’線における断面構成の一例を示す模式断面図である。 図６（ａ）に示したＴＦＴ素子の能動層の概略構成と、リーク電流の経路を示す模式平面図である。 従来の逆スタガ型のＴＦＴ素子の別の構成例を示す模式平面図である。 図７（ａ）に示したＴＦＴ素子の能動層の概略構成と、リーク電流の経路を示す模式平面図である。
符号の説明
１…絶縁基板
２…ゲート電極
３…絶縁層
４…半導体層
４０１…能動層
４０１ａ…多結晶シリコン層
４０１ｂ…アモルファスシリコン層
４０２…第１のコンタクト層
４０３…第２のコンタクト層
５０１…ソース電極
５０２…ドレイン電極
６…ＴＦＴ基板
７…対向基板
８…液晶材料
９…シール材
１０…下偏光板
１１…上偏光板
Ｅ１，Ｅ２，Ｅ３，Ｅ４…能動層の辺（エッチング端面）
Ｃ１，Ｃ１’，Ｃ２，Ｃ２’，Ｃ３，Ｃ４…低抵抗接触領域
ＧＬ，ＧＬｎ，ＧＬｎ＋１…走査信号線
ＤＬ，ＤＬｍ，ＤＬｍ＋１…映像信号線
Ｔｒ…ＴＦＴ素子（アクティブ素子）
ＰＸ…画素電極
ＣＴ…対向電極
ＧＤ…第１の駆動回路
ＤＤ…第２の駆動回路

Claims (14)

  1. 絶縁基板の表面上に、ゲート電極、絶縁膜、半導体層、ソース電極およびドレイン電極が、この順序で積層しており、
    前記半導体層、前記ソース電極、および前記ドレイン電極は、前記絶縁膜の表面に配置されており、かつ、前記ソース電極および前記ドレイン電極は、その一部分が前記半導体層の上に乗り上げているＴＦＴ素子を有する半導体装置であって、
    前記半導体層は、多結晶半導体でなる能動層と、前記能動層と前記ソース電極との間に介在する第１のコンタクト層と、前記能動層と前記ドレイン電極との間に介在する第２のコンタクト層を有し、
    前記能動層は、当該ＴＦＴ素子のチャネル長方向に長く延びる帯状結晶を主とする微結晶または粒状結晶の集合体であり、
    前記ＴＦＴ素子を平面でみたときに、前記ソース電極および前記ドレイン電極は、それぞれ、前記能動層の上から当該ＴＦＴ素子のチャネル幅方向であり、かつ、互いに反対の方向に引き出されており、
    前記ＴＦＴ素子を平面でみたときに、前記ソース電極は前記能動層のチャネル長方向に延びる２つの辺のうちの一方の辺のみと交差し、前記ドレイン電極は前記能動層のチャネル長方向に延びる２つの辺のうちの他方の辺のみと交差していることを特徴とする半導体装置。
  2. 絶縁基板の表面上に、ゲート電極、絶縁膜、半導体層、ソース電極およびドレイン電極が、この順序で積層しており、
    前記半導体層、前記ソース電極、および前記ドレイン電極は、前記絶縁膜の表面に配置されており、かつ、前記ソース電極および前記ドレイン電極は、その一部分が前記半導体層の上に乗り上げているＴＦＴ素子を有する半導体装置であって、
    前記半導体層は、能動層と、前記能動層と前記ソース電極との間に介在する第１のコンタクト層と、前記能動層と前記ドレイン電極との間に介在する第２のコンタクト層を有し、
    前記能動層は、当該ＴＦＴ素子のチャネル長方向に長く延びる帯状結晶を主とする微結晶または粒状結晶の集合体でなる多結晶半導体層と、前記絶縁基板からみて前記多結晶半導体層の上に積層された非晶質半導体層とを有し、
    前記ＴＦＴ素子を平面でみたときに、前記ソース電極および前記ドレイン電極は、それぞれ、前記能動層の上から当該ＴＦＴ素子のチャネル幅方向であり、かつ、互いに反対の方向に引き出されており、
    前記ＴＦＴ素子を平面でみたときに、前記ソース電極は前記能動層のチャネル長方向に延びる２つの辺のうちの一方の辺のみと交差し、前記ドレイン電極は前記能動層のチャネル長方向に延びる２つの辺のうちの他方の辺のみと交差していることを特徴とする半導体装置。
  3. 前記第１のコンタクト層および前記第２のコンタクト層は、それぞれ、前記絶縁基板からみた前記能動層の上部のみに配置されており、
    前記ソース電極と前記能動層のエッチング端面、および前記ドレイン電極と前記能動層のエッチング端面は、それぞれ、直接接触していることを特徴とする請求項１または請求項２に記載の半導体装置。
  4. 前記ソース電極と前記能動層との接続部分は、すべての領域が前記第１のコンタクト層を介して接続しており、
    前記ドレイン電極と前記能動層との接続部分は、すべての領域が前記第２のコンタクト層を介して接続していることを特徴とする請求項１または請求項２に記載の半導体装置。
  5. 前記第１のコンタクト層は、前記ソース電極のうちの前記能動層の外側に引き出された部分と前記絶縁層との間にも介在しており、
    前記第２のコンタクト層は、前記ドレイン電極のうちの前記能動層の外側に引き出された部分と前記絶縁層との間にも介在していることを特徴とする請求項４に記載の半導体装置。
  6. 絶縁基板と、複数の画素領域の集合で設定される表示領域と、前記表示領域の外側にある１箇所または複数箇所の集積回路領域とを有する表示装置であって、
    前記集積回路領域にはＴＦＴ素子が配置され、
    前記ＴＦＴ素子は、前記絶縁基板の表面上に、ゲート電極、絶縁膜、半導体層、ソース電極およびドレイン電極が、この順序で積層しており、
    前記半導体層、前記ソース電極、および前記ドレイン電極は、前記絶縁膜の表面に配置されており、かつ、前記ソース電極および前記ドレイン電極は、その一部分が前記半導体層の上に乗り上げており、
    前記半導体層は、多結晶半導体でなる能動層と、前記能動層と前記ソース電極との間に介在する第１のコンタクト層と、前記能動層と前記ドレイン電極との間に介在する第２のコンタクト層を有し、
    前記能動層は、当該ＴＦＴ素子のチャネル長方向に長く延びる帯状結晶を主とする微結晶または粒状結晶の集合体であり、
    前記ＴＦＴ素子を平面でみたときに、前記ソース電極および前記ドレイン電極は、それぞれ、前記能動層の上から当該ＴＦＴ素子のチャネル幅方向であり、かつ、互いに反対の方向に引き出されており、
    前記ＴＦＴ素子を平面でみたときに、前記ソース電極は前記能動層のチャネル長方向に延びる２つの辺のうちの一方の辺のみと交差し、前記ドレイン電極は前記能動層のチャネル長方向に延びる２つの辺のうちの他方の辺のみと交差していることを特徴とする表示装置。
  7. 絶縁基板と、複数の画素領域の集合で設定される表示領域と、前記表示領域の外側にある１箇所または複数箇所の集積回路領域とを有する表示装置であって、
    前記集積回路領域にはＴＦＴ素子が配置され、
    前記ＴＦＴ素子は、絶縁基板の表面上に、ゲート電極、絶縁膜、半導体層、ソース電極およびドレイン電極が、この順序で積層しており、
    前記半導体層、前記ソース電極、および前記ドレイン電極は、前記絶縁膜の表面に配置されており、かつ、前記ソース電極および前記ドレイン電極は、その一部分が前記半導体層の上に乗り上げており、
    前記半導体層は、能動層と、前記能動層と前記ソース電極との間に介在する第１のコンタクト層と、前記能動層と前記ドレイン電極との間に介在する第２のコンタクト層を有し、
    前記能動層は、当該ＴＦＴ素子のチャネル長方向に長く延びる帯状結晶を主とする微結晶または粒状結晶の集合体でなる多結晶半導体層と、前記絶縁基板からみて前記多結晶半導体層の上に積層された非晶質半導体層とを有し、
    前記ＴＦＴ素子を平面でみたときに、前記ソース電極および前記ドレイン電極は、それぞれ、前記能動層の上から当該ＴＦＴ素子のチャネル幅方向であり、かつ、互いに反対の方向に引き出されており、
    前記ＴＦＴ素子を平面でみたときに、前記ソース電極は前記能動層のチャネル長方向に延びる２つの辺のうちの一方の辺のみと交差し、前記ドレイン電極は前記能動層のチャネル長方向に延びる２つの辺のうちの他方の辺のみと交差していることを特徴とする表示装置。
  8. 前記表示領域の前記複数の画素領域には、それぞれ、スイッチング素子および画素電極が配置されていることを特徴とする請求項６または請求項７に記載の表示装置。
  9. 前記スイッチング素子は、非晶質半導体層を有するＭＩＳＦＥＴであることを特徴とする請求項８に記載の表示装置。
  10. 前記スイッチング素子は、多結晶半導体層を有するＭＩＳＦＥＴであることを特徴とする請求項８に記載の表示装置。
  11. 前記表示領域には、複数個の前記ＴＦＴ素子および複数個の画素電極がマトリクス状に配置されていることを特徴とする請求項６または請求項７に記載の表示装置。
  12. 前記第１のコンタクト層および前記第２のコンタクト層は、それぞれ、前記絶縁基板からみた前記能動層の上部のみに配置されており、
    前記ソース電極と前記能動層のエッチング端面、および前記ドレイン電極と前記能動層のエッチング端面は、それぞれ、直接接触していることを特徴とする請求項６乃至請求項１１のいずれか1項に記載の表示装置。
  13. 前記ソース電極と前記能動層との接続部分は、すべての領域が前記第１のコンタクト層を介して接続しており、
    前記ドレイン電極と前記能動層との接続部分は、すべての領域が前記第２のコンタクト層を介して接続していることを特徴とする請求項６乃至請求項１１のいずれか1項に記載の表示装置。
  14. 前記第１のコンタクト層は、前記ソース電極のうちの前記能動層の外側に引き出された部分と前記絶縁層との間にも介在しており、
    前記第２のコンタクト層は、前記ドレイン電極のうちの前記能動層の外側に引き出された部分と前記絶縁層との間にも介在していることを特徴とする請求項１３に記載の表示装置。
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