JP2009048249A - Image processing circuit, display device and printer - Google Patents
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Abstract
Description
本発明は、画像領域に複数の図形画像を並べて配置する技術に関する。 The present invention relates to a technique for arranging a plurality of graphic images side by side in an image area.
画像処理の分野では、ハッチング処理と呼ばれる技術が知られている。このハッチング処理とは、文字や表又は図形などの画像領域に複数の図形画像を規則的に並べて配置することで、いわゆる網掛けや模様付けなどを行う処理のことである。例えば特許文献１には、ハッチング描画用のブロックパターンを指定された領域内に繰り返し転送するＢｉＴＢＬＴ（ビットバウンダリ、ブロック転送）回路を用いて、フレームメモリにハッチングパターンを迅速に展開する技術が開示されている。
特許文献１に記載された技術は、ブロックパターンのサイズの整数倍の大きさを持つ領域に対してハッチング処理を施す場合には都合がよいものであるが、それ以外の場合には上手くハッチング処理を行うことができない。例えばブロックパターンのサイズを極めて小さくすることで、任意の大きさの領域に対するハッチング処理を可能にしたとしても、そのブロックパターンの転送先となる領域のアドレスを逐一きめ細やかに指定しなければならないため、例えば文字などの複雑な形状の画像に対してハッチング処理を施す際には、ブロックパターンの転送先を指定するための作業や処理が非常に煩雑となる。
The technique described in
また、このようなハッチング処理においては、ハッチング処理の対象となる画像データと、ハッチングパターンを表すハッチングパターンデータとをそれぞれ、ハッチング回路の外部にある外部記憶手段に記憶させておくのが一般的である。この場合、これらの画像データとハッチングパターンデータとを外部記憶手段から読み出して外部バス経由でハッチング回路に転送し、ここでハッチング処理を施してからフレームバッファに書き込む必要がある。この外部バスは、装置全体を制御するための様々なデータの転送にも用いられるため、トラフィックが多くなることがある。このようなトラフィックが多いときにハッチング処理を行おうとした場合、ハッチング回路へのデータ転送に遅延が発生し、ハッチング処理に要する時間が長くなるという問題がある。
本発明は、このような背景に鑑みてなされたものであり、その目的は、様々な大きさや形状の画像領域に対して複数の図形画像を並べて配置するハッチング処理を、その複数の図形画像を表すデータが外部バスを介して入力される場合と比べて高速化することにある。
In such hatching processing, image data to be subjected to hatching processing and hatching pattern data representing a hatching pattern are generally stored in external storage means outside the hatching circuit. is there. In this case, it is necessary to read out these image data and hatching pattern data from the external storage means, transfer them to the hatching circuit via the external bus, and perform the hatching process here before writing them into the frame buffer. Since the external bus is also used for transferring various data for controlling the entire apparatus, traffic may increase. If an attempt is made to perform the hatching process when there is a lot of such traffic, there is a problem that a delay occurs in the data transfer to the hatching circuit and the time required for the hatching process becomes long.
The present invention has been made in view of such a background, and an object of the present invention is to perform hatching processing for arranging a plurality of graphic images side by side with respect to image regions of various sizes and shapes, This is to increase the processing speed compared to the case where the data to be expressed is input via an external bus.
上記課題を解決するため、本発明は、自回路の外部にあり、０を含む２値で各位値の画素値が表された２値画像データを記憶する外部記憶手段から、自回路の外部にある外部バスを介して前記２値画像データを取得する取得手段と、自回路の内部にあり、並べて配置される複数の図形画像を構成する各画素の位置と、その画素値とを記憶する内部記憶手段と、前記取得手段によって取得された前記２値画像データに含まれる各位置の画素値と、前記内部記憶手段から読み出された各位置の画素値とを、それぞれ対応する前記位置毎に乗算する第１の乗算手段と、前記２値画像データに含まれる各位置の画素値を反転する反転手段と、前記２値画像データに含まれる各位置の画素値又は当該２値画像データに基づく画像の背景となる背景画像データに含まれる各位置の画素値と、前記反転手段によって反転された画素値とを、それぞれ対応する前記位置毎に乗算する第２の乗算手段と、前記第１の乗算手段の乗算結果と、前記第２の乗算手段の乗算結果とを、それぞれ対応する前記位置毎に加算し、出力画像データとして出力する加算手段とを備えることを特徴とする画像処理回路を提供する。
これにより、様々な大きさや形状の画像領域に対して複数の図形画像を並べて配置するハッチング処理を、その複数の図形画像を表すデータが外部バスを介して入力される場合と比べて高速化することができる。
In order to solve the above-described problems, the present invention provides an external storage means for storing binary image data in which each pixel value is represented by a binary value including 0, outside the own circuit. An acquisition means for acquiring the binary image data via a certain external bus; an internal for storing the position of each pixel constituting a plurality of graphic images arranged in the circuit, and the pixel values thereof; A storage means, a pixel value at each position included in the binary image data acquired by the acquisition means, and a pixel value at each position read from the internal storage means for each corresponding position. Based on a first multiplication means for multiplying, an inversion means for inverting the pixel value at each position included in the binary image data, and a pixel value at each position included in the binary image data or the binary image data The background image that is the background of the image Second multiplication means for multiplying the pixel value at each position included in the data by the pixel value inverted by the inversion means for each corresponding position, and the multiplication result of the first multiplication means, There is provided an image processing circuit comprising addition means for adding the multiplication results of the second multiplication means for each of the corresponding positions and outputting the result as output image data.
This speeds up the hatching process in which a plurality of graphic images are arranged side by side in image areas of various sizes and shapes as compared to the case where data representing the plurality of graphic images are input via an external bus. be able to.
本発明の好ましい態様において、前記内部記憶手段は複数設けられ、各々の前記内部記憶手段は、それぞれ異なる前記複数の図形画像を構成する各画素の位置と、その画素値とを記憶し、前記複数の内部記憶手段のうちいずれかを指定する指定手段と、前記指定手段によって指定された前記内部記憶手段から読み出された各位置の画素値を前記第１の乗算手段に供給する供給手段とを備え、前記第１の乗算手段は、前記供給手段によって供給された各位置の画素値と、前記取得手段によって取得された前記２値画像データに含まれる各位置の画素値とを、それぞれ対応する前記位置毎に乗算してもよい。
これにより、複数の内部記憶手段のうちのいずれかを、様々な大きさや形状の画像領域に対して並べて配置する複数の図形画像の供給元の記憶手段として指定することができる。
In a preferred aspect of the present invention, a plurality of the internal storage means are provided, and each of the internal storage means stores the positions of the pixels constituting the plurality of different graphic images and the pixel values thereof, and Designating means for designating one of the internal storage means, and supply means for supplying the first multiplication means with the pixel value at each position read from the internal storage means designated by the designating means. The first multiplying unit corresponds to the pixel value at each position supplied by the supplying unit and the pixel value at each position included in the binary image data acquired by the acquiring unit. You may multiply for every said position.
Accordingly, any one of the plurality of internal storage units can be designated as a storage unit that supplies a plurality of graphic images arranged side by side with respect to image regions of various sizes and shapes.
本発明の好ましい態様において、前記内部記憶手段は、前記複数の図形画像を構成する各画素の位置を記憶する第１の記憶手段と、前記図形画像の色を表す色情報を、前記複数の図形画像を構成する各画素の画素値として記憶する第２の記憶手段と、前記第２の記憶手段により記憶されている色情報を、前記第１の記憶手段により記憶されている各位置の画素の画素値として出力する色情報出力手段とを備えてもよい。
これにより、様々な大きさや形状の画像領域に対して、第２の記憶手段により記憶されている色情報の色の図形画像を並べて配置することができる。
In a preferred aspect of the present invention, the internal storage means includes first storage means for storing the position of each pixel constituting the plurality of graphic images, and color information representing the color of the graphic image. Second storage means for storing the pixel value of each pixel constituting the image, and color information stored by the second storage means for the pixel at each position stored by the first storage means You may provide the color information output means output as a pixel value.
Thereby, it is possible to arrange the graphic images of the color information stored in the second storage unit side by side with respect to the image areas of various sizes and shapes.
本発明の好ましい態様において、前記第２の記憶手段は、複数種類の色情報を記憶しており、前記色情報出力手段は、前記複数の図形画像のうち同一種類の図形画像を構成する画素毎に、前記第２の記憶手段によって記憶されている複数種類の色情報のうちのいずれかを出力してもよい。
これにより、様々な大きさや形状の画像領域において、同一種類で同じ色の図形画像を並べて配置することができる。
In a preferred aspect of the present invention, the second storage unit stores a plurality of types of color information, and the color information output unit stores each pixel constituting the same type of graphic image among the plurality of graphic images. Alternatively, any one of a plurality of types of color information stored in the second storage unit may be output.
Thereby, it is possible to arrange graphic images of the same type and the same color side by side in image areas of various sizes and shapes.
本発明の好ましい態様においては、前記２値画像データに含まれる各位置の画素値、又は、当該２値画像データの画像の背景を表す背景画像データに含まれる各位置の画素値のいずれかを指定する指定手段と、前記指定手段によって指定された画素値を前記第２の乗算手段に供給する供給手段とを備えてもよい。
これにより、２値画像データに含まれる各位置の画素値、又は、当該２値画像データの画像の背景を表す背景画像データに含まれる各位置の画素値のいずれかを、出力画像データが表す出力画像における背景領域の画素値として指定することができる。
In a preferred aspect of the present invention, either the pixel value at each position included in the binary image data or the pixel value at each position included in background image data representing the background of the image of the binary image data is calculated. You may provide the designation | designated means to specify, and the supply means which supplies the pixel value designated by the said designation | designated means to a said 2nd multiplication means.
Accordingly, the output image data represents either the pixel value at each position included in the binary image data or the pixel value at each position included in the background image data representing the background of the image of the binary image data. It can be specified as the pixel value of the background area in the output image.
本発明の好ましい態様においては、予め決められた背景色情報を記憶する第３の記憶手段、又は、表示手段又は印刷手段に出力される画像情報が展開される第４の記憶手段のいずれかを指定する指定手段と、前記指定手段によって指定された記憶手段に記憶されている情報を、前記背景画像データに含まれる画素値として読み出し、前記第２の乗算手段に供給する供給手段とを備えてもよい。
これにより、予め決められた背景色情報を記憶する第３の記憶手段、又は、表示手段又は印刷手段に出力される画像情報を記憶する第４の記憶手段のいずれかを、出力画像データが表す出力画像における背景領域の画素値の供給元の記憶手段として指定することができる。
In a preferred aspect of the present invention, either the third storage unit that stores predetermined background color information or the fourth storage unit that develops image information output to the display unit or the printing unit is provided. A designation unit for designating, and a supply unit for reading out information stored in the storage unit designated by the designation unit as a pixel value included in the background image data and supplying the pixel value to the second multiplication unit. Also good.
Accordingly, the output image data represents either the third storage unit that stores the predetermined background color information or the fourth storage unit that stores the image information output to the display unit or the printing unit. It can be designated as the storage means of the supply source of the pixel value of the background area in the output image.
また、本発明は、上記のいずれかに記載の画像処理回路と、前記加算手段から出力された出力画像データに基づいて画像を表示する表示手段とを備えることを特徴とする表示装置を提供する。
これにより、様々な大きさや形状の画像領域に対して複数の図形画像を並べて配置するハッチング処理を、その複数の図形画像を表すデータが外部バスを介して入力される場合と比べて高速化することができ、さらに、その結果得られた画像を表示することができる。
According to another aspect of the present invention, there is provided a display device comprising: the image processing circuit according to any one of the above; and display means for displaying an image based on output image data output from the adding means. .
This speeds up the hatching process in which a plurality of graphic images are arranged side by side in image areas of various sizes and shapes as compared to the case where data representing the plurality of graphic images are input via an external bus. And the resulting image can be displayed.
また、本発明は、上記のいずれかに記載の画像処理回路と、前記加算手段から出力された出力画像データに基づいて印刷を行う印刷手段とを備えることを特徴とする印刷装置を提供する。
これにより、様々な大きさや形状の画像領域に対して複数の図形画像を並べて配置するハッチング処理を、その複数の図形画像を表すデータが外部バスを介して入力される場合と比べて高速化することができ、さらに、その結果得られた画像を印刷することができる。
According to another aspect of the present invention, there is provided a printing apparatus comprising: the image processing circuit according to any one of the above; and a printing unit that performs printing based on output image data output from the adding unit.
This speeds up the hatching process in which a plurality of graphic images are arranged side by side in image areas of various sizes and shapes as compared to the case where data representing the plurality of graphic images are input via an external bus. And the resulting image can be printed.
［実施形態］
以下に説明する実施形態では、或る画像領域に複数の図形画像を並べて配置する処理のことを、「ハッチング」という。このとき配置される複数の図形画像は、全て同一の図形画像であってもよいし、類似の図形画像であってもよいし、全て異なる図形画像であってもよい。例えば全て同一の方向に延びる線分画像を均等な間隔で繰り返し配置することで“斜線掛け”と呼ばれるハッチングを行うことができる。また、２方向に延びる線分画像をそれぞれ均等な間隔で繰り返し配置することで“網掛け”と呼ばれるハッチングを行うことができる。さらに、ハート型とクローバー型の図形を互い違いに配置するようなハッチングもあるし、形状が全て異なる抽象的な図形をランダムに並べて配置するようなハッチングも考えられる。つまり、ハッチングに用いる図形画像の大きさや形状或いはその個数はどのようなものであってもよい。
[Embodiment]
In the embodiment described below, the process of arranging a plurality of graphic images side by side in a certain image area is referred to as “hatching”. The plurality of graphic images arranged at this time may all be the same graphic image, may be similar graphic images, or may be different graphic images. For example, it is possible to perform hatching called “hatching” by repeatedly arranging line segment images all extending in the same direction at equal intervals. Further, hatching called “shading” can be performed by repeatedly arranging line segment images extending in two directions at equal intervals. Furthermore, there are hatching in which heart-shaped and clover-shaped graphics are alternately arranged, and hatching in which abstract graphics having different shapes are arranged at random are also conceivable. That is, the size, shape, or number of graphic images used for hatching may be anything.
図１は、本実施形態に係る画像表示装置１の構成を示す図である。
同図に示すように、画像表示装置１は、ＣＰＵ（Central Processing Unit）１１と、ＲＯＭ（Read Only Memory）１２と、ＲＡＭ（Random Access Memory）１３と、ＶＲＡＭ（Video Random Access Memory）１４と、記憶性液晶表示体１５と、表示制御装置１６と、電源１７と、電源制御装置１８と、コネクタ１９と、記憶制御装置２０と、Ｉ／Ｏ２１と、キー２２と、記憶装置２３と、画像処理回路２５とを備えている。これらの各部は、外部バスを介して接続されている。ＣＰＵ１１は、ＲＯＭ１２に記憶されている制御プログラムを読み出してＲＡＭ１３に展開し、その制御プログラムに記述された手順に従って処理を実行する。キー２２は、利用者によって操作される操作手段であり、ペンデバイスやジョイスティックなどの操作デバイスを含んでいる。Ｉ／Ｏ２１は、キー２２の操作状態を監視しており、ユーザによってキー２２が操作されるとその操作に応じた信号をＣＰＵ１１に供給する。電源１７は、例えば充電可能な電池であり、電源制御装置１８は、電源１７のオンオフ制御や電力の残量監視など各種の電源管理を行う。
FIG. 1 is a diagram illustrating a configuration of an
As shown in FIG. 1, an
コネクタ１９に対しては、リムーバブルメディアなどの可搬性の外付記憶装置２４が着脱自在である。この外付記憶装置２４は、例えばＳＤ（Secure Digital）カードのようなフラッシュメモリ内蔵のカード型記憶媒体であってもよいし、例えばフレキシブルディスクなどの磁気媒体を利用したディスク型記憶媒体であってもよい。記憶装置２３は、フラッシュメモリやハードディスクなどの不揮発性の記憶媒体であり、画像表示装置１に内蔵されている。記憶装置２３又は外付記憶装置２４には、テキスト（文字）、グラフィック（図形）又はイメージ（写真画像）などの画像を表す画像データが記憶されている。この画像データは、白を表す「０」という画素値及び黒を表す「１」という画素値によって構成された２値データである。画素値「１」の画素の配置された領域は画像の描画領域であり、画素値「０」の画素が配置された領域は非描画領域（背景領域）である。記憶制御装置２０は、ＣＰＵ１１の指示に従い、記憶装置２３又は外付記憶装置２４から画像データを読み出し、外部バスを介して画像処理回路２５に供給する。この画像データはハッチング処理対象となるデータである。この画像データが上記のようにハッチング処理を行う画像処理回路２５の外部に記憶されている理由は、利用者が画像データを記憶装置２３又は外付記憶装置２４に自由に記憶させ、また、それを利用しやすくするためである。例えば画像データが外付記憶装置２４に記憶されていれば、利用者はその外付記憶装置２４のみを自由に持ち歩くこともできるし、その外付記憶装置２４内の画像データの内容を他の装置によって自由に変更したりすることができる。
A portable
画像処理回路２５は、ハッチング回路２５０を備えている。このハッチング回路２５０は、ＣＰＵ１１の指示に従って供給される画像データに対してハッチングを施し、そのハッチングを施した画像データをＶＲＡＭ１４へと出力する。ＶＲＡＭ１４は、フレームバッファであり、記憶性液晶表示体１５に表示される１ページ分の画像データを記憶する。記憶性液晶表示体１５は、コレステリック液晶や電気泳動などを利用した表示手段であり、電力供給が停止しても画像を表示し続けることができるという記憶性を有している。ＶＲＡＭ１４に記憶された画像データは、ＣＰＵ１１の指示の下で表示制御装置１６に供給される。表示制御装置１６は記憶性液晶表示体１５を制御して、供給された画像データに基づいた画像を表示させる。
The
次に、図２は、ハッチング回路２５０の構成を示す図である。
同図に示すように、ハッチング回路２５０は、ハッチングパターンレジスタＲ０〜Ｒ１５と、ハッチングパターン指定レジスタＲ１６と、ハッチングカラーレジスタＲ２０，Ｒ２１と、背景カラーレジスタＲ２２と、セレクタＳ０，Ｓ１と、乗算器ＭＵ０，ＭＵ１と、減算器ＳＵと、加算器ＡＤとを備えている。これらの各部は、高速なデータ転送が可能な伝送路によって結線されている。ハッチング回路２５０には、記憶装置２３もしくは外付記憶装置２４から読み出された画像データが、外部バスを介して入力画像データとして入力される。ここでは、入力画像データの画素値「０」が白色（最低濃度）を表し、画素値「１」が黒色（最高濃度）を表すものとする。そして、この入力画像データに対してハッチング回路２５０によりハッチング処理を施した結果が、出力画像データとして出力される。
Next, FIG. 2 is a diagram illustrating a configuration of the
As shown in the figure, the
ハッチングパターンレジスタＲ０〜Ｒ１５には、それぞれ異なるハッチングパターン（つまり複数の図形画像）を構成する各画素の位置が、ハッチングパターンデータとして記憶されている。例えば、ハッチングパターンレジスタＲ０には、格子模様のハッチングを施すためのハッチングパターンデータが記憶されており、ハッチングパターンレジスタＲ１には、縦縞模様のハッチングを施すためのハッチングパターンデータが記憶され、ハッチングパターンレジスタＲ２には、花柄模様のハッチングを施すためのハッチングパターンデータが記憶されているというような具合である。なお、以下の説明では、ハッチングパターンレジスタＲ０〜Ｒ１５を特に区別する必要がない場合には、これらを総称して「ハッチングパターンレジスタＲ」という。 The hatching pattern registers R0 to R15 store the positions of the respective pixels constituting different hatching patterns (that is, a plurality of graphic images) as hatching pattern data. For example, hatching pattern data for applying lattice pattern hatching is stored in the hatching pattern register R0, and hatching pattern data for applying vertical stripe pattern hatching is stored in the hatching pattern register R1. The register R2 stores hatching pattern data for applying a floral pattern hatching. In the following description, the hatching pattern registers R0 to R15 are collectively referred to as “hatching pattern registers R” when there is no need to particularly distinguish them.
ここで、図３は、ハッチングパターンレジスタＲ０に記憶されているハッチングパターンデータを模式的に示す図である。
このハッチングパターンデータは、「０」又は「１」という２値のパターンビット値で複数の図形画像が表現されたものである。図において白色の格子を構成する各画素の位置にはパターンビット値「０」が配置され、黒色の格子を構成する各画素の位置にはパターンビット値「１」が配置されている。このハッチングパターンデータによって表されるハッチングパターン全体のサイズは、ＶＲＡＭ１４に確保される１ページ分の画像のサイズと同じである。各々の格子は複数個の画素（例えば１６×１６＝２５６個の画素）によって構成されるが、ここでは説明を簡単にするために、１つの格子は１つの画素によって構成されているものと仮定する。この場合、ハッチングパターン全体の横方向の長さは、ＶＲＡＭ１４における画像１ページ分の横方向の画素数Ｍに相当する長さである。また、ハッチングパターン全体の縦方向の長さは、ＶＲＡＭ１４における画像１ページ分の縦方向の画素数Ｎに相当する長さである。他のハッチングパターンレジスタＲ１〜Ｒ１５に記憶されているハッチングパターンデータについても、複数の図形画像が上述と同様にして表現されている。
Here, FIG. 3 is a diagram schematically showing hatching pattern data stored in the hatching pattern register R0.
The hatching pattern data is obtained by expressing a plurality of graphic images with binary pattern bit values of “0” or “1”. In the figure, the pattern bit value “0” is arranged at the position of each pixel constituting the white grid, and the pattern bit value “1” is arranged at the position of each pixel constituting the black grid. The size of the entire hatching pattern represented by the hatching pattern data is the same as the size of an image for one page secured in the
なお、以下の説明では、ハッチングパターンデータにおいて左上端に位置する画素の位置座標を（０，０）とし、その画素から数えて下方向にｉ画素、右方向にｊ画素進んだ位置の画素を位置座標（ｉ，ｊ）の画素とする。従って、例えば、位置座標（０，０）の画素から数えて右方向に１画素進んだ位置の画素は、位置座標（０，１）にある画素であり、２画素進んだ位置の画素は、位置座標（０，２）にある画素であり、３画素進んだ位置の画素は位置座標（０，３）にある画素である。また、位置座標（０，０）の画素から数えて下方向に１画素進んだ位置の画素は、位置座標（１，０）の画素であり、２画素進んだ位置の画素は、位置座標（２，０）の画素である。このような位置座標の表現方法は、図３に示したようなハッチングパターンデータのみに限らず、ハッチング回路２５０に入力される入力画像データ（後述する図４）や、ハッチング回路２５０から出力される出力画像データ（後述する図８）においても同じである。
In the following description, the position coordinate of the pixel located at the upper left corner in the hatching pattern data is (0, 0), and the pixel at the position advanced by i pixels downward and j pixels rightward counted from that pixel is shown. Let it be a pixel at position coordinates (i, j). Therefore, for example, a pixel at a position advanced one pixel in the right direction from a pixel at a position coordinate (0, 0) is a pixel at a position coordinate (0, 1), and a pixel at a position advanced two pixels is The pixel at the position coordinate (0, 2), and the pixel at the position advanced by 3 pixels is the pixel at the position coordinate (0, 3). Further, the pixel at the position advanced by one pixel from the pixel at the position coordinate (0, 0) is the pixel at the position coordinate (1, 0), and the pixel at the position advanced by two pixels is the position coordinate ( 2,0) pixels. Such a method of expressing the position coordinates is not limited to the hatching pattern data as shown in FIG. 3, but is input image data (FIG. 4 described later) input to the
再び図２の説明に戻る。
ハッチングパターン指定レジスタＲ１６は、ハッチングパターンレジスタＲ０〜Ｒ１５のいずれかを指定するための選択信号を格納している。つまり、このハッチング指定レジスタＲ１６は、いずれかの記憶手段を指定する指定手段として機能する。本実施形態では、ハッチングパターンレジスタＲ０〜Ｒ１５を指定するための選択信号を「０」〜「１５」とする。例えば、ハッチングパターンレジスタＲ０を指定するための選択信号が「０」、ハッチングパターンレジスタＲ１を指定するための選択信号が「１」、ハッチングパターンレジスタＲ２を指定するための選択信号が「２」という具合である。また、このハッチング指定レジスタＲ１６に格納されている選択信号は、利用者によるキー２２の操作に基づいて、ＣＰＵ１１によって書き換えられるようになっている。
Returning to the description of FIG.
The hatching pattern designation register R16 stores a selection signal for designating any one of the hatching pattern registers R0 to R15. That is, the hatching designation register R16 functions as a designation unit that designates any storage unit. In this embodiment, the selection signals for designating the hatching pattern registers R0 to R15 are “0” to “15”. For example, the selection signal for designating the hatching pattern register R0 is “0”, the selection signal for designating the hatching pattern register R1 is “1”, and the selection signal for designating the hatching pattern register R2 is “2”. Condition. The selection signal stored in the hatching designation register R16 is rewritten by the
セレクタＳ０は、入力信号として、ハッチングパターンレジスタＲ０〜Ｒ１５に記憶されている各々のハッチングパターンデータが入力される。また、このセレクタＳ０には、ハッチングパターン指定レジスタＲ１６に格納されている選択信号が入力される。このセレクタＳ０は、選択信号によって指定されたハッチングパターンレジスタから供給されたハッチングパターンデータを選択して出力する。例えば、選択信号として「０」が入力されると、セレクタＳ０は、ハッチングパターンレジスタＲ０から供給されたハッチングパターンデータを選択して出力する。また、選択信号として「１」が入力されると、セレクタＳ０は、ハッチングパターンレジスタＲ１から供給されたハッチングパターンデータを選択して出力する。 The selector S0 receives each hatch pattern data stored in the hatch pattern registers R0 to R15 as an input signal. The selector S0 receives a selection signal stored in the hatching pattern designation register R16. The selector S0 selects and outputs hatch pattern data supplied from the hatch pattern register designated by the selection signal. For example, when “0” is input as the selection signal, the selector S0 selects and outputs the hatch pattern data supplied from the hatch pattern register R0. When “1” is input as the selection signal, the selector S0 selects and outputs the hatch pattern data supplied from the hatch pattern register R1.
ハッチングカラーレジスタＲ２０は、各々のハッチングパターンデータにおいてパターンビット値「０」の位置にある画素の色を表す色情報を格納している。ここでは、例えば青色を表す色情報「Ｃ０」が格納されているものとする。ハッチングカラーレジスタＲ２１は、各々のハッチングパターンにおいてパターンビット値「１」の位置にある画素の色を表す色情報を格納している。ここでは、例えば黄色を表す色情報「Ｃ１」が格納されているものとする。この色情報は、本来は色そのものを指定する情報と、その階調値とを含む。ただし、本実施形態では、色情報の階調値として、その色情報が表す色が有るか無いかの２値しか想定していないので、色情報「Ｃ０」だけで「青色」であることを意味すると同時に、その色が「有る」ということを意味している。また、色情報「Ｃ１」は、「黄色」であることを意味すると同時に、その色が「有る」ということを意味している。 The hatching color register R20 stores color information representing the color of the pixel at the position of the pattern bit value “0” in each hatching pattern data. Here, for example, color information “C0” representing blue is stored. The hatching color register R21 stores color information representing the color of the pixel located at the pattern bit value “1” in each hatching pattern. Here, for example, color information “C1” representing yellow is stored. This color information originally includes information specifying the color itself and its gradation value. However, in the present embodiment, only two values are assumed as the gradation value of the color information indicating whether or not the color represented by the color information is present. Therefore, the color information “C0” alone is “blue”. At the same time, it means that the color is “present”. The color information “C1” means “yellow” and at the same time means that the color is “present”.
セレクタＳ１には、入力信号として、ハッチングカラーレジスタＲ２０に格納されている色情報「Ｃ０」と、ハッチングカラーレジスタＲ２１に格納されている色情報「Ｃ１」とが入力される。また、このセレクタＳ１には、選択信号として、セレクタＳ０から出力されたハッチングパターンデータに含まれる各パターンビット値が、上述した画素の位置座標の順番に従って順次入力される。セレクタＳ１は、選択信号としてパターンビット値「０」が入力されている期間は、色情報「Ｃ０」を選択して出力し、選択信号としてパターンビット値「１」が入力されている期間は、色情報「Ｃ１」を選択して出力する。 The selector S1 receives color information “C0” stored in the hatching color register R20 and color information “C1” stored in the hatching color register R21 as input signals. In addition, the pattern bit values included in the hatching pattern data output from the selector S0 are sequentially input to the selector S1 according to the order of the pixel position coordinates described above. The selector S1 selects and outputs the color information “C0” during the period in which the pattern bit value “0” is input as the selection signal, and the period in which the pattern bit value “1” is input as the selection signal. The color information “C1” is selected and output.
上述したハッチングパターンレジスタＲ０〜Ｒ１５は、ハッチングパターンを構成する各画素の位置を記憶する第１の記憶手段として機能する。また、ハッチングカラーレジスタＲ２０，Ｒ２１は、ハッチングパターンの色を表す色情報を、各々のハッチングパターンを構成する各画素の画素値として記憶する第２の記憶手段として機能する。そして、セレクタＳ１は、ハッチングカラーレジスタＲ２０，Ｒ２１に記憶されている色情報を、ハッチングパターンレジスタＲ０〜Ｒ１５のいずれかに記憶されている各位置の画素の画素値として出力する色情報出力手段として機能する。結局、これらのハッチングパターンレジスタＲ０〜Ｒ１５、ハッチングパターン指定レジスタＲ１６、セレクタＳ０、ハッチングカラーレジスタＲ２０，Ｒ２１及びセレクタＳ１が協働することにより、ハッチングパターンを構成する各画素の位置とその画素値を記憶する内部記憶手段２７として機能することになる。 The hatching pattern registers R0 to R15 described above function as a first storage unit that stores the position of each pixel constituting the hatching pattern. The hatching color registers R20 and R21 function as second storage means for storing color information representing the color of the hatching pattern as the pixel value of each pixel constituting each hatching pattern. The selector S1 serves as color information output means for outputting the color information stored in the hatching color registers R20 and R21 as the pixel value of the pixel at each position stored in any of the hatching pattern registers R0 to R15. Function. Eventually, the hatch pattern registers R0 to R15, the hatch pattern designation register R16, the selector S0, the hatch color registers R20 and R21, and the selector S1 cooperate to determine the position and the pixel value of each pixel constituting the hatch pattern. It functions as the internal storage means 27 for storing.
バスインタフェース２６は、記憶装置２３又は外付記憶装置２４から読み出された画像データを受け取って、ハッチング回路２５０に供給する。つまり、バスインタフェース２６は、ハッチング回路２５０の外部にあり、２値の画像データを記憶する外部記憶手段から、ハッチング回路２５０の外部にある外部バスを介してその画像データを取得する取得手段として機能する。このバスインタフェース２６は、図に示したようにハッチング回路２５０の外部に設けられていてもよいし、ハッチング回路２５０内に設けられていてもよい。
The
乗算器ＭＵ０は、第１の乗算手段であり、セレクタＳ１から出力される色情報「Ｃ０」又は「Ｃ１」と、バスインタフェース２６から供給される入力画像データに含まれる画素値「０」（白色）又は「１」（黒色）を、それぞれ対応する画素位置毎に乗算して出力する。この「対応する位置」とは、図３に示した画素の位置座標が同じことを意味している。この入力画像データの画素値「０」又は「１」を、以下では「α」と呼ぶ。すなわち、乗算器ＭＵ０は、「Ｃ０」又は「Ｃ１」と「α」とが入力されて、“α×Ｃ０”又は“α×Ｃ１”を出力することになる。 The multiplier MU0 is a first multiplication unit, and the color information “C0” or “C1” output from the selector S1 and the pixel value “0” (white) included in the input image data supplied from the bus interface 26. ) Or “1” (black) for each corresponding pixel position and output. This “corresponding position” means that the position coordinates of the pixels shown in FIG. 3 are the same. Hereinafter, the pixel value “0” or “1” of the input image data is referred to as “α”. That is, the multiplier MU0 receives “C0” or “C1” and “α” and outputs “α × C0” or “α × C1”.
減算器ＳＵには、入力画像データに含まれる各位置の画素値「α」と、「１」という値とが入力され、この「１」という値から「α」を減算した“１−α”を「β」として出力する。これにより、画素値「α」＝「１」の場合は、その「１」が減算器ＳＵにより反転させられて「０」が出力され、画素値「α」＝「０」の場合は、その「０」が減算器ＳＵにより反転させられて「１」が出力されることになる。つまり、この減算器ＳＵは、２値で表現された画素値を反転する反転手段として機能する。 A pixel value “α” at each position included in the input image data and a value “1” are input to the subtractor SU, and “1-α” is obtained by subtracting “α” from the value “1”. Is output as “β”. Thus, when the pixel value “α” = “1”, the “1” is inverted by the subtracter SU and “0” is output, and when the pixel value “α” = “0”, “0” is inverted by the subtractor SU and “1” is output. That is, this subtractor SU functions as an inverting means for inverting the pixel value expressed in binary.
背景カラーレジスタＲ２２は、入力画像データによって表される画像が記憶性液晶表示体１５に表示されるときの非描画領域（つまり入力画像データに基づく画像の背景となる背景領域）の色を表す色情報を格納している。この色情報は例えば白色を表している。この画像処理回路２５では、予め決められた色の背景領域に、入力画像データが表す画像を重ねて描画する、という構成になっている。このため、背景カラーレジスタＲ２２には背景領域の色情報が格納されている。以下、この背景領域の色情報を「背景色情報」という。
The background color register R22 is a color that represents the color of a non-rendering area (that is, a background area that is the background of the image based on the input image data) when the image represented by the input image data is displayed on the storage
乗算器ＭＵ１は、第２の乗算手段であり、減算器ＳＵから出力される「β」と、背景カラーレジスタＲ２２から供給される背景色情報とを、対応する画素位置毎に乗算して出力する。すなわち、乗算器ＭＵ１からは、“β×背景色情報”が色情報として出力される。 The multiplier MU1 is a second multiplying unit, which multiplies “β” output from the subtractor SU and background color information supplied from the background color register R22 for each corresponding pixel position and outputs the result. . That is, “β × background color information” is output as color information from the multiplier MU1.
加算器ＡＤは、乗算器ＭＵ０から出力される“α×Ｃ０”又は“α×Ｃ１”と、乗算器ＭＵ１から出力される“β×背景色情報”とを、対応する画素位置毎に加算して、その加算した結果を出力画像データとして出力する。すなわち、加算器ＡＤからは、“α×Ｃ０＋β×背景色情報”という色情報か、“α×Ｃ１＋β×背景色情報”という色情報のいずれかが、出力画像データに含まれる各画素の色情報として出力される。 The adder AD adds “α × C0” or “α × C1” output from the multiplier MU0 and “β × background color information” output from the multiplier MU1 for each corresponding pixel position. The result of the addition is output as output image data. That is, the color information of each pixel included in the output image data is either the color information “α × C0 + β × background color information” or the color information “α × C1 + β × background color information” from the adder AD. Is output as
次に、ハッチング回路２５０の動作について具体的に説明する。
まず、ＣＰＵ１１は、ハッチングパターンの選択を利用者に促すための画面を記憶性液晶表示体１５に表示させて、利用者によるハッチングパターンの選択を受け付ける。例えば、ＣＰＵ１１は、ハッチングパターンレジスタＲ０〜Ｒ１５に各々記憶されているハッチングパターンを利用者が見やすいように拡大した画像を、記憶性液晶表示体１５に並べて表示させる。この表示を見た利用者は、キー２２を操作して、いずれかのハッチングパターンを選択することができる。利用者によってハッチングパターンが選択されると、ＣＰＵ１１は、選択されたハッチングパターンを表すハッチングパターンデータを記憶するハッチングパターンレジスタＲを特定する。そして、ＣＰＵ１１は、特定したハッチングパターンレジスタＲを指定するための選択信号を、ハッチングパターン指定レジスタＲ１６に書き込む。例えば、利用者によって、図３によって表される格子模様のハッチングパターンが選択された場合、ハッチングパターン指定レジスタＲ１６には、このハッチングパターンを表すハッチングパターンデータを記憶するハッチングパターンレジスタＲ０を指定するための選択信号「０」が書き込まれる。この選択信号の書き込み処理は、ＣＰＵ１１が記憶装置２３に予め記憶されているソフトウェアを実行することによって実現される。
Next, the operation of the
First, the
続いて、ＣＰＵ１１は、記憶装置２３又は外付記憶装置２４から画像データを読み出し、入力画像データとしてバスインタフェース２６に供給する。バスインタフェース２６は、供給された入力画像データをハッチング回路２５０に入力する。
ここで、図４は、ハッチング回路２５０に入力される入力画像データの一例である、“Ｌ”という文字画像が描画された入力画像を表す入力画像データを模式的に示す図である。この入力画像は、図３に示したハッチングパターンと同様に、横方向にＭ個で縦方向にＮ個の画素から構成されている。各画素の画素値は、図中の白色部分が「０」であり、黒色部分が「１」である。画素値が「１」の領域は、“Ｌ”という文字画像が描画される描画領域であり、画素値が「０」の領域は、文字画像が描画されない非描画領域である。以下の説明では、上述のようにしてハッチングパターンレジスタＲ０を指定するための「０」という選択信号がハッチングパターン指定レジスタＲ１６に書き込まれ、図４に示した入力画像データがハッチング回路２５０に入力された場合の動作を例示する。
Subsequently, the
Here, FIG. 4 is a diagram schematically showing input image data representing an input image on which a character image “L” is rendered, which is an example of input image data input to the
まず、図５を参照して、セレクタＳ０，Ｓ１及び乗算器ＭＵ０の動作について説明する。
図４に示した入力画像データの画素値が、位置座標の順番に従って、ハッチング回路２５０に「α」として入力される。例えば、入力画像データの位置座標（０，０）の画素の画素値は「０」であるため、まず、「０」という値が「α」として入力される。次に、入力画像データの位置座標（０，１）の画素の画素値も「０」であるため、「０」という値が「α」として出力される。同様にして、位置座標（０，２）、（０，３）・・・（０，Ｍ−１）というように、図４に示した入力画像データの最上方の１ラインの画素値が順次、ハッチング回路２５０に「α」として入力される。１ラインの画素値が全てハッチング回路２５０に入力されると、次に、上から２番目の１ラインに属する位置座標（１，０）、（１，１）、（１，２）・・・（１，Ｍ−１）の画素の画素値が順次、ハッチング回路２５０に「α」として入力される。ここで、位置座標（１，０）、（１，１）、（１，２）、（１，３）の画素の画素値は、それぞれ、「０」、「１」、「１」、「１」である。図５では、これらの画素値が順番に入力されている様子を例示している。
First, operations of the selectors S0 and S1 and the multiplier MU0 will be described with reference to FIG.
The pixel values of the input image data shown in FIG. 4 are input as “α” to the
この入力動作と並行して、セレクタＳ０には、入力信号として、ハッチングパターンレジスタＲ０〜Ｒ１５からそれぞれ読み出されたハッチングパターンデータが入力され、選択信号として、ハッチングパターン指定レジスタＲ１６に格納されている選択信号が供給される。この例では、ハッチングパターン指定レジスタＲ１６には、「０」という選択信号が書き込まれているため、この選択信号「０」がセレクタＳ０に供給される。セレクタＳ０は、供給された「０」という選択信号によって指定されるハッチングパターンレジスタＲ０から読み出されたハッチングパターンデータ、すなわち図３に示したハッチングパターンデータを選択して出力する。これにより、セレクタＳ０からは、例えばハッチングパターンデータにおける位置座標（１，０）の画素については、パターンビット値が「０」が出力され、位置座標（１，１）の画素については、パターンビット値が「１」が出力される。同様にして、ハッチングパターンデータにおける位置座標（１，２）の画素については、パターンビット値が「０」が出力され、位置座標（１，３）の画素については、パターンビット値が「１」が出力される。セレクタＳ０から出力された各パターンビット値は、順次セレクタＳ１に供給される。 In parallel with this input operation, the hatching pattern data read from the hatching pattern registers R0 to R15 are input to the selector S0 as input signals, and stored in the hatching pattern designation register R16 as selection signals. A selection signal is provided. In this example, since the selection signal “0” is written in the hatching pattern designation register R16, this selection signal “0” is supplied to the selector S0. The selector S0 selects and outputs the hatching pattern data read from the hatching pattern register R0 designated by the supplied selection signal “0”, that is, the hatching pattern data shown in FIG. As a result, the selector S0 outputs, for example, a pattern bit value “0” for the pixel at the position coordinate (1, 0) in the hatching pattern data, and the pattern bit for the pixel at the position coordinate (1, 1). The value “1” is output. Similarly, the pattern bit value “0” is output for the pixel at the position coordinate (1, 2) in the hatching pattern data, and the pattern bit value is “1” for the pixel at the position coordinate (1, 3). Is output. Each pattern bit value output from the selector S0 is sequentially supplied to the selector S1.
セレクタＳ１には、入力信号として、ハッチングカラーレジスタＲ２０から読み出された色情報「Ｃ０」と、ハッチングカラーレジスタＲ２１から読み出された色情報「Ｃ１」とが入力され、選択信号として、セレクタＳ０から出力された各パターンビット値が供給される。セレクタＳ１は、選択信号として「０」が入力されている期間は色情報「Ｃ０」を選択して出力し、選択信号として「１」が入力されている期間は色情報「Ｃ１」を選択して出力する。例えば、ハッチングパターンデータにおける位置座標（１，０）の画素については、パターンビット値が「０」であるため、セレクタＳ１からは色情報「Ｃ０」が出力される。続くハッチングパターンデータにおける位置座標（１，１）の画素については、パターンビット値が「１」であるため、セレクタＳ１からは色情報「Ｃ１」が出力される。同様にして、ハッチングパターンデータにおける位置座標（１，２）の画素については、パターンビット値が「０」であるため、色情報「Ｃ０」が出力され、ハッチングパターンデータにおける位置座標（１，３）の画素については、パターンビット値が「１」であるため、色情報「Ｃ１」が出力される。出力された色情報は順次、乗算器ＭＵ０に供給される。 The selector S1 receives the color information “C0” read from the hatching color register R20 and the color information “C1” read from the hatching color register R21 as input signals, and the selector S0 as selection signals. Each pattern bit value output from is supplied. The selector S1 selects and outputs the color information “C0” during a period in which “0” is input as the selection signal, and selects the color information “C1” during a period in which “1” is input as the selection signal. Output. For example, since the pattern bit value is “0” for the pixel at the position coordinate (1, 0) in the hatching pattern data, the color information “C0” is output from the selector S1. Since the pattern bit value is “1” for the pixel at the position coordinate (1, 1) in the subsequent hatching pattern data, the color information “C1” is output from the selector S1. Similarly, for the pixel at the position coordinate (1, 2) in the hatching pattern data, since the pattern bit value is “0”, the color information “C0” is output and the position coordinate (1, 3) in the hatching pattern data is output. For the pixel), since the pattern bit value is “1”, color information “C1” is output. The output color information is sequentially supplied to the multiplier MU0.
乗算器ＭＵ０には、入力画像データに含まれる各位置の画素値「α」と、セレクタＳ１から供給された色情報「Ｃ０」又は「Ｃ１」とが入力される。つまり、上述したセレクタＳ０は、指定手段によって指定された記憶手段から読み出された各位置の画素値を第１の乗算手段に供給する供給手段として機能することになる。乗算器ＭＵ０は、入力画像データに含まれる各位置の画素値「α」と、セレクタＳ１から供給された色情報「Ｃ０」又は「Ｃ１」とを、対応する画素位置毎に乗算し、“α×Ｃ０”又は“α×Ｃ１”を出力する。例えば、位置座標（１，０）の画素については、「α」が「０」、色情報が「Ｃ０」であるため、０×Ｃ０＝「０」という値が出力される。続く位置座標（１，１）の画素については、「α」が「１」、色情報が「Ｃ１」であるため、１×Ｃ１＝「Ｃ１」が、つまりセレクタＳ１から供給される色情報「Ｃ１」がそのまま出力される。同様にして、位置座標（１，２）の画素については、「α」が「１」であるため、セレクタＳ１から供給される色情報「Ｃ０」が出力され、位置座標（１，３）の画素についても、「α」が「１」であるため、セレクタＳ１から供給される色情報「Ｃ１」が出力される。このように、乗算器ＭＵ０による乗算の結果、入力画像データの画素値が「０」である画素、つまり文字画像が描画されない非描画領域の画素については、「０」という値が出力される。一方、入力画像データの画素値が「１」である画素、つまり文字画像が描画される描画領域の画素については、ハッチングパターンデータにおいて対応する位置のパターンビット値の色情報が出力されることになる。この乗算器ＭＵ０から出力された“α×Ｃ０”又は“α×Ｃ１”、つまり“α×ハッチングパターンの色情報”は、加算器ＡＤに供給される。
The multiplier MU0 receives the pixel value “α” at each position included in the input image data and the color information “C0” or “C1” supplied from the selector S1. That is, the selector S0 described above functions as a supply unit that supplies the pixel value at each position read from the storage unit designated by the designation unit to the first multiplication unit. The
次に、図６を参照して、減算器ＳＵ及び乗算器ＭＵ１の動作について説明する。
入力画像データに含まれる各位置の画素値「α」は、上述した乗算器ＭＵ０のほか、減算器ＳＵにも供給される。減算器ＳＵは、この「α」と「１」とが入力され、この「１」から「α」を減算した“１−α”を「β」として出力する。例えば位置座標（１，０）の画素については、「α」が０であるため、１−０＝「１」という値が「β」として出力される。続く位置座標（１，１）の画素については、「α」が１であるため、１−１＝「０」という値が「β」として出力される。同様にして、位置座標（１，２）の画素については、「α」が１であるため、１−１＝「０」という値が「β」として出力され、（１，３）の画素についても、「α」が１であるため、１−１＝「０」という値が「β」として出力される。減算器ＳＵから出力された「β」は、乗算器ＭＵ１に供給される。
Next, operations of the subtracter SU and the multiplier MU1 will be described with reference to FIG.
The pixel value “α” at each position included in the input image data is supplied to the subtractor SU in addition to the multiplier MU0 described above. The subtracter SU receives this “α” and “1”, and outputs “1-α” obtained by subtracting “α” from “1” as “β”. For example, for the pixel at the position coordinate (1, 0), since “α” is 0, a value of 1-0 = “1” is output as “β”. For the pixel at the subsequent position coordinate (1, 1), since “α” is 1, a value of 1-1 = “0” is output as “β”. Similarly, for the pixel at the position coordinate (1, 2), since “α” is 1, the value 1-1 = “0” is output as “β”, and the pixel at (1, 3) However, since “α” is 1, a value of 1-1 = “0” is output as “β”. “Β” output from the subtractor SU is supplied to the multiplier MU1.
乗算器ＭＵ１には、減算器ＳＵから「β」が供給されるとともに、背景カラーレジスタＲ２２から背景色情報が供給される。乗算器ＭＵ１は、この「β」と背景色情報とを、対応する画素位置毎に乗算した“β×背景色情報”を出力する。すなわち、入力画像データの画素値が「０」である画素、つまり文字画像が描画されない非描画領域の画素については、「β」が１になるため、乗算器ＭＵ１からは背景色情報がそのまま出力される。一方、入力画像データの画素値が「１」である画素、つまり文字画像の描画領域の画素については、「β」が０になるため、乗算器ＭＵ１からは「０」という値が出力される。例えば位置座標（１，０）の画素については、減算器ＳＵから供給される「β」が１であるため、背景カラーレジスタＲ２２から供給される背景色情報がそのまま出力される。続く位置座標（１，１）、（１，２）、（１，３）の画素については、いずれも減算器ＳＵから供給される「β」が０であるため、「０」という値が出力される。乗算器ＭＵ１から出力された“β×背景色情報”は、加算器ＡＤに供給される。 The multiplier MU1 is supplied with “β” from the subtractor SU and background color information from the background color register R22. The multiplier MU1 outputs “β × background color information” obtained by multiplying the “β” and the background color information for each corresponding pixel position. That is, since “β” is 1 for a pixel having a pixel value of “0” in the input image data, that is, a pixel in a non-rendering region where a character image is not drawn, the background color information is output as it is from the multiplier MU1. Is done. On the other hand, since “β” is 0 for a pixel having a pixel value of “1” in the input image data, that is, a pixel in the drawing area of the character image, a value “0” is output from the multiplier MU1. . For example, for the pixel at the position coordinate (1, 0), since “β” supplied from the subtracter SU is 1, the background color information supplied from the background color register R22 is output as it is. For the subsequent pixels of position coordinates (1, 1), (1, 2), (1, 3), since “β” supplied from the subtracter SU is 0, a value of “0” is output. Is done. The “β × background color information” output from the multiplier MU1 is supplied to the adder AD.
次に、図７を参照して、加算器ＡＤの動作について説明する。
加算器ＡＤは、乗算器ＭＵ０から供給される“α×ハッチングパターンの色情報”と、乗算器ＭＵ１から供給される“β×背景色情報”とを、対応する画素位置毎に加算した“α×ハッチングパターンの色情報＋β×背景色情報”の値を出力する。例えば位置座標（１，０）の画素については、乗算器ＭＵ０から供給される“α×ハッチングパターンの色情報”の値が「０」であり、乗算器ＭＵ１から供給される“β×背景色情報”の値が「背景色情報」であるため、「背景色情報」が出力される。続く位置座標（１，１）の画素については、乗算器ＭＵ０から供給される“α×ハッチングパターンの色情報”の値が「Ｃ１」であり、乗算器ＭＵ１から供給される“β×背景色情報”の値が「０」であるため、ハッチングパターンの色情報「Ｃ１」が出力される。同様にして、位置座標（１，２）の画素については、“α×ハッチングパターンの色情報”の値が「Ｃ０」であり、“β×背景色情報”の値が「０」であるため、ハッチングパターンの色情報「Ｃ０」が出力され、位置座標（１，３）の画素については、“α×ハッチングパターンの色情報”の値が「Ｃ１」であり、“β×背景色情報”の値が「０」であるため、ハッチングパターンの色情報「Ｃ１」が出力される。つまり、加算器ＡＤにおいては、図４に示したような入力画像における描画領域の画素の色を表す色情報が、ハッチングパターンの色情報に置き換えられる一方、非描画領域の画素の色を表す色情報が背景色情報に置き換えられ、これらが出力画像データとして出力されることになる。加算器ＡＤから出力された出力画像データは、ＶＲＡＭ１４にいったん記憶された後、表示制御装置１６によって解釈されて、記憶性液晶表示体１５に画像として表示される。
Next, the operation of the adder AD will be described with reference to FIG.
The adder AD adds “α × hatching pattern color information” supplied from the
ここで、図８は、出力画像データに基づいて記憶性液晶表示体１５に表示される出力画像を示す図である。
同図に示すように、この出力画像は、図４に示した入力画像データと同様に、“Ｌ”という文字を表す文字画像が描画された描画領域と、文字画像が描画されていない非描画領域とによって構成されている。ただし、文字画像の描画領域は、図３に示したハッチングパターンに相当する青色と黄色の格子模様になっている。また、文字画像の非描画領域には、ハッチングは施されておらず、背景色情報が表す白色の背景画像となっている。例えば位置座標（１，０）の画素の色は、背景色の白色であるし、位置座標（１，１）の画素の色はハッチングパターンの色情報「Ｃ１」が表す黄色であるし、位置座標（１，２）の画素の色はハッチングパターンの色情報「Ｃ０」が表す青色であるし、位置座標（１，３）の画素の色は、ハッチングパターンの色情報「Ｃ１」が表す黄色である。
Here, FIG. 8 is a diagram showing an output image displayed on the memory-type
As shown in the figure, this output image is similar to the input image data shown in FIG. 4, the drawing area where the character image representing the character “L” is drawn, and the non-drawing where the character image is not drawn. And is composed of areas. However, the drawing area of the character image has a blue and yellow lattice pattern corresponding to the hatching pattern shown in FIG. Further, the non-drawing area of the character image is not hatched, and is a white background image represented by the background color information. For example, the color of the pixel at the position coordinate (1, 0) is white as the background color, the color of the pixel at the position coordinate (1, 1) is yellow represented by the color information “C1” of the hatching pattern, The color of the pixel at the coordinates (1, 2) is blue represented by the hatch pattern color information “C0”, and the color of the pixel at the position coordinates (1, 3) is yellow represented by the hatch pattern color information “C1”. It is.
また、上述では、利用者によって、図３によって表される格子模様のハッチングパターンが選択された場合の動作について例示したが、他のハッチングパターンが選択された場合には以下のようになる。例えば、利用者によって縦縞模様のハッチングパターンが選択された場合、ハッチングパターン指定レジスタＲ１６には、これを表すハッチングパターンデータを記憶するハッチングパターンレジスタＲ１を選択するための「１」という選択信号が書き込まれる。セレクタＳ０は、その「１」という選択信号によって指定されるハッチングパターンレジスタＲ１から読み出されたハッチングパターンデータを選択して出力する。これにより、文字画像の描画領域に、利用者によって選択された縦縞模様のハッチングが施される。
あるいは、利用者によって花柄模様のハッチングパターンが選択された場合、ハッチングパターン指定レジスタＲ１６には、これを表すハッチングパターンデータを記憶するハッチングパターンレジスタＲ２を選択するための「２」という選択信号が書き込まれる。セレクタＳ０は、その「２」という選択信号によって指定されるハッチングパターンレジスタＲ２から読み出されたハッチングパターンデータを選択して出力する。これにより、文字画像の描画領域に、利用者によって選択された花柄模様のハッチングが施される。
In the above description, the operation when the lattice pattern hatching pattern represented by FIG. 3 is selected by the user is exemplified. However, when another hatching pattern is selected, the operation is as follows. For example, when a vertical stripe pattern is selected by the user, a selection signal “1” for selecting the hatch pattern register R1 for storing the hatch pattern data representing this is written in the hatch pattern designation register R16. It is. The selector S0 selects and outputs the hatching pattern data read from the hatching pattern register R1 designated by the selection signal “1”. Thereby, the vertical stripe pattern selected by the user is hatched in the drawing area of the character image.
Alternatively, when a floral pattern hatching pattern is selected by the user, the hatching pattern designation register R16 has a selection signal “2” for selecting the hatching pattern register R2 for storing the hatching pattern data representing this. Written. The selector S0 selects and outputs the hatching pattern data read from the hatching pattern register R2 designated by the selection signal “2”. As a result, the floral pattern selected by the user is hatched in the drawing area of the character image.
以上説明した実施形態によれば、レジスタ、セレクタ、乗算器、加算器及び減算器からなる比較的簡易な構成の回路を用いるだけで、入力画像における文字などの描画領域だけにハッチングを施すハッチング処理を、ハッチングパターンデータが外部バスを介して入力される場合と比べて高速化することができる。また、ハッチング対象となる領域の位置座標或いはメモリアドレスなどを逐一指定する手間も不要となる。また、利用者は、描画領域に施されるハッチングのハッチングパターンとして、複数のハッチングパターンから所望のハッチングパターンを選択することができる。さらに、ハッチングカラーレジスタＲ２０，Ｒ２１に所望の色を記憶させるだけで、所望の色のハッチングを施すことができる。 According to the embodiment described above, the hatching process for performing hatching only on a drawing area such as a character in an input image by using a circuit having a relatively simple configuration including a register, a selector, a multiplier, an adder, and a subtracter. As compared with the case where hatching pattern data is input via an external bus. Further, it is not necessary to specify the position coordinates or the memory address of the area to be hatched one by one. Further, the user can select a desired hatching pattern from a plurality of hatching patterns as a hatching hatching pattern applied to the drawing area. Furthermore, the desired color can be hatched simply by storing the desired color in the hatching color registers R20 and R21.
［変形例］
以上が実施形態の説明であるが、この実施形態の内容は以下のように変形し得る。また、以下の変形例を適宜組み合わせてもよい。
[Modification]
The above is the description of the embodiment, but the contents of this embodiment can be modified as follows. Further, the following modifications may be combined as appropriate.
（１）上述した実施形態において、ハッチング回路２５０には、１６個のハッチングパターンレジスタＲ０〜Ｒ１５が設けられていたが、その台数は、それよりも多くてもよいし、少なくてもよい。例えば、５０個のハッチングパターンレジスタがハッチング回路２５０に設けられていてもよいし、１個のハッチングパターンレジスタのみがハッチング回路２５０に設けられていてもよい。ただし、１個のハッチングパターンレジスタのみがハッチング回路２５０に設けられている場合には、ハッチングパターン指定レジスタＲ１６及びセレクタＳ０が不要となり、ハッチングパターンレジスタに記憶されているハッチングパターンデータがそのままセレクタＳ１に供給されることになる。
(1) In the embodiment described above, the
（２）上述した実施形態において、ハッチングパターンレジスタＲには、ハッチングパターンデータが予め記憶されていたが、このハッチングパターンデータは、ＣＰＵ１１によって書き換えられてもよい。これにより、ハッチング回路２５０が施すハッチングのハッチングパターンを後から変更することができる。このハッチングパターンレジスタＲに後から書き込まれるハッチングパターンデータとしては、例えば、描画ソフトウェアを用いて利用者によって描画された画像の画像データであってもよい。この場合、ハッチング回路２５０は、利用者によって描画された画像のハッチングを施すことができる。
(2) In the embodiment described above, hatching pattern data is stored in the hatching pattern register R in advance. However, the hatching pattern data may be rewritten by the
（３）上述した実施形態において、ハッチング回路２５０は、利用者によって選択されたハッチングパターンのハッチングを施していたが、これに限らない。例えば、ＣＰＵ１１が、ランダムにハッチングパターンを選択してもよい。この場合、ハッチングパターン指定レジスタＲ１６には、ＣＰＵ１１によって選択されたハッチングパターンを表すハッチングパターンデータを記憶するハッチングパターンレジスタＲを指定するための選択信号が書き込まれることになる。これにより、ハッチング回路２５０は、ＣＰＵ１１によってランダムに選択されたハッチングパターンのハッチングを施すことができる。
(3) In the embodiment described above, the
また、ＣＰＵ１１が、ハッチング回路２５０に入力される入力画像データの内容を解析して、その内容毎に予め決められているハッチングパターンを選択してもよい。例えば、ＣＰＵ１１は、入力画像データが文字画像を表すものであれば、格子模様のハッチングパターンを選択し、入力画像データが図形画像を表すものであれば、花柄模様のハッチングパターンを選択してもよい。この場合、ＣＰＵ１１によって格子模様のハッチングパターンが選択されたときには、そのハッチングパターンを表すハッチングパターンデータを記憶するハッチングパターンレジスタＲ０を指定するための選択信号が、ハッチングパターン指定レジスタＲ１６に書き込まれる。一方、ＣＰＵ１１によって花柄模様のハッチングパターンが選択されたときには、そのハッチングパターンを表すハッチングパターンデータを記憶するハッチングパターンレジスタＲ２を指定するための選択信号が、ハッチングパターン指定レジスタＲ１６に書き込まれる。これにより、ハッチング回路２５０は、入力画像データの内容に応じて、異なるハッチングパターンのハッチングを施すことができる。
Further, the
（４）上述した実施形態では、色情報の階調値として、その色情報が表す色が有るか無いかの２値しか想定していなかったので、ハッチングパターンの色情報Ｃ０，Ｃ１は、色そのものを意味すると同時に、その色が「有る」ということを意味していた。しかし、記憶性液晶表示体１５が同一色を３以上の多階調で表示可能な場合には、この色情報には、色そのものを指定する情報とその階調値とが含まれることになる。
(4) In the above-described embodiment, only the binary value indicating whether or not there is a color represented by the color information is assumed as the gradation value of the color information. Therefore, the color information C0 and C1 of the hatching pattern is the color information. At the same time, it meant that the color was “present”. However, when the memory
（５）上述した実施形態では、２値の入力画像データを反転する反転手段を、減算器ＳＵによって実現していたが、これに限らず、例えば２値の入力画像データを選択信号とし、選択信号「１」が入力されると入力信号「０」を選択して出力し、選択信号「０」が入力されると入力信号「１」を選択して出力するような構成で実現してもよい。
また、入力画像データは、「１」と「０」という２値からなるデータである必要はなく、例えば、「０」と「１５」というように、「０」という値と「０」以外の整数値からなる２値データであってもよい。この場合、乗算器ＭＵ０にて、「０」以外の値と、ハッチングパターンの色情報とを乗算する場合、そのまま乗算すると、ハッチングパターンの色情報が整数倍されてしまう。そこで、ハッチングパターンの色情報を予め「１／整数値」倍しておくか、または、乗算器ＭＵ０に整数値を入力する前に、その整数値を自身で除算して「１」にしておく必要がある。なお、入力画像データは図２に示したハッチング回路２５０に入力される時点で２値データであればよく、画像がもともと多値データで表されている場合には、その多値データを２値データに変換してからこのハッチング回路２５０に入力すればよい。
(5) In the embodiment described above, the inverting means for inverting the binary input image data is realized by the subtractor SU. However, the present invention is not limited to this. For example, the binary input image data is used as the selection signal and is selected. Even when the signal “1” is input, the input signal “0” is selected and output, and when the selection signal “0” is input, the input signal “1” is selected and output. Good.
Further, the input image data need not be binary data of “1” and “0”. For example, “0” and “15” such as “0” and “15” are not used. It may be binary data consisting of integer values. In this case, when the multiplier MU0 multiplies a value other than “0” by the hatching pattern color information, if the multiplication is performed as it is, the hatching pattern color information is multiplied by an integer. Therefore, the hatch pattern color information is multiplied by “1 / integer value” in advance, or the integer value is divided by itself before being input to the multiplier MU0 to be “1”. There is a need. The input image data may be binary data when it is input to the
（６）ハッチング対象領域以外の領域は要するに背景領域であるが、この背景領域を表示するための画像データとしては、上述した実施形態のように背景カラーレジスタＲ２２に格納されている背景色情報を用いてもよいし、ハッチング回路２５０に入力される入力画像データを用いてもよい。後者の場合、乗算器ＭＵ１には、背景カラーレジスタＲ２２から読み出される背景色情報に代えて、入力画像データが供給されるような回路構成にすればよい。これにより、出力画像における背景領域の色を、入力画像における背景領域の色と同じにすることができる。
(6) The area other than the hatching target area is basically a background area. As image data for displaying the background area, background color information stored in the background color register R22 as in the above-described embodiment is used. Alternatively, input image data input to the
また、背景カラーレジスタＲ２２に格納されている背景色情報、又は、ハッチング回路２５０に入力される入力画像データのうちのいずれかを指定するようにしてもよい。
図９は、この場合のハッチング回路２５１を示す図である。このハッチング回路２５１には、背景カラー指定レジスタＲ２５と、セレクタＳ２とがさらに設けられている。その他の構成については、図２に示したハッチング回路２５０の構成と同様である。
背景カラー指定レジスタＲ２５は、入力画像データの各位置の画素値「α」、又は、背景カラーレジスタＲ２２に格納されている背景色情報のいずれかを指定するための選択信号を格納している。つまり、この背景カラー指定レジスタＲ２５は、２値の入力画像データに含まれる各位置の画素値、又は、背景色情報に含まれる各位置の画素値のいずれかを指定する指定手段として機能する。背景カラー指定レジスタＲ２５に格納されている選択信号は、利用者のキー２２操作に基づいてＣＰＵ１１によって書き換えられてもよい。
セレクタＳ２には、入力信号として、入力画像データの画素値「α」と、背景カラーレジスタＲ２２に格納されている背景色情報とが入力される。また、このセレクタＳ２には、背景カラー指定レジスタＲ２５に格納されている選択信号が入力される。セレクタＳ２は、入力画像データの各位置の画素値「α」を指定する選択信号（ここでは「０」）が入力されると、入力画像データの画素値「α」を選択して出力する。一方、背景カラーレジスタＲ２２に格納されている背景色情報を指定する選択信号（ここでは「１」）が入力されると、背景色情報を選択して出力する。つまり、このセレクタＳ２は、背景カラー指定レジスタＲ２５によって指定された画素値を第２の乗算手段である乗算器ＭＵ１に供給する供給手段として機能する。
これにより、出力画像における背景領域の色として、入力画像における非描画領域の色又は背景色のいずれかを指定することができる。
Alternatively, either the background color information stored in the background color register R22 or the input image data input to the
FIG. 9 is a diagram showing the hatching circuit 251 in this case. The hatching circuit 251 is further provided with a background color designation register R25 and a selector S2. The other configuration is the same as that of the
The background color designation register R25 stores a selection signal for designating either the pixel value “α” at each position of the input image data or the background color information stored in the background color register R22. That is, the background color designation register R25 functions as designation means for designating either the pixel value at each position included in the binary input image data or the pixel value at each position included in the background color information. The selection signal stored in the background color designation register R25 may be rewritten by the
The selector S2 receives as input signals the pixel value “α” of the input image data and the background color information stored in the background color register R22. The selector S2 receives a selection signal stored in the background color designation register R25. The selector S2 selects and outputs the pixel value “α” of the input image data when a selection signal (here, “0”) designating the pixel value “α” at each position of the input image data is input. On the other hand, when a selection signal (here, “1”) for designating background color information stored in the background color register R22 is input, the background color information is selected and output. That is, the selector S2 functions as a supply unit that supplies the pixel value designated by the background color designation register R25 to the multiplier MU1 that is the second multiplication unit.
Thereby, either the color of the non-drawing area or the background color in the input image can be designated as the color of the background area in the output image.
（７）上述した実施形態において、ＶＲＡＭ１４に記憶された画像データは、表示制御装置１６によって、記憶性液晶表示体１５に表示されていた。これに対し、ハッチング処理が施された画像データが、印刷に用いられてもよい。例えば、加算器ＡＤから出力された出力画像データがＲＡＭ１３に書き込まれ、その出力画像データが用紙１枚に印刷する画像に相当する画像データとして印刷部に供給されてもよい。印刷部は、供給された画像データに基づいて印刷を行い、画像データが表す画像を用紙に形成する。
(7) In the above-described embodiment, the image data stored in the
（８）上述した実施形態では、背景カラーレジスタＲ２２に格納されている背景色情報がそのまま乗算器ＭＵ１に供給されていたが、この背景カラーレジスタＲ２２に加えて、ＶＲＡＭ１４に背景色情報が記憶されている場合には、いずれかの背景色情報が選択されて、乗算器ＭＵ１に供給されてもよい。
図１０は、この変形例に係るハッチング回路２５２の構成を示す図である。このハッチング回路２５２には、背景カラー指定レジスタＲ２６と、セレクタＳ３とがさらに設けられている。その他の構成については、図２に示したハッチング回路２５０の構成と同様である。
背景カラー指定レジスタＲ２６は、背景カラーレジスタＲ２２に格納されている第１の背景色情報、又は、ＶＲＡＭ１４に記憶されている第２の背景色情報のいずれかを指定するための選択信号を格納している。つまり、この背景カラー指定レジスタＲ２６は、予め決められた第１の背景色情報を記憶する背景カラーレジスタＲ２２、又は、記憶性液晶表示体１５に出力される画像情報が展開されるＶＲＡＭ１４のいずれかを指定する指定手段として機能する。背景カラー指定レジスタＲ２６に格納されている選択信号は、利用者のキー２２操作に基づいてＣＰＵ１１によって書き換えられてもよい。
セレクタＳ３には、入力信号として、背景カラーレジスタＲ２２に格納されている第１の背景色情報と、ＶＲＡＭ１４に記憶されている第２の背景色情報とが入力される。また、このセレクタＳ３には、背景カラー指定レジスタＲ２６に格納されている選択信号が入力される。セレクタＳ３は、背景カラーレジスタＲ２２を指定する選択信号（ここでは「０」）が入力されると、背景カラーレジスタＲ２２から読み出された第１の背景色情報を選択して出力する。一方、ＶＲＡＭ１４を指定する選択信号（ここでは「１」）が入力されると、ＶＲＡＭ１４から読み出された第２の背景色情報を選択して出力する。つまり、このセレクタＳ３は、背景カラー指定レジスタＲ２６によって指定された記憶手段、すなわち背景カラーレジスタＲ２２又はＶＲＡＭ１４に記憶されている情報を、背景色情報に含まれる画素値として読み出し、第２の乗算手段である乗算器ＭＵ１に供給する供給手段として機能する。
(8) In the embodiment described above, the background color information stored in the background color register R22 is supplied to the multiplier MU1 as it is. However, in addition to the background color register R22, the background color information is stored in the
FIG. 10 is a diagram showing a configuration of a
The background color designation register R26 stores a selection signal for designating either the first background color information stored in the background color register R22 or the second background color information stored in the
The selector S3 receives the first background color information stored in the background color register R22 and the second background color information stored in the
また、表示手段又は印刷手段によって画像が出力（表示又は印刷）される場合、その出力画像の画像情報は、ＲＡＭ１３などの記憶手段に展開され、このＲＡＭ１３にいったん記憶されてから表示手段又は印刷手段へと供給される。このＲＡＭ１３に記憶された出力画像の画像情報を、上記実施形態における背景色情報として用いてもよい。この場合、背景カラー指定レジスタＲ２６が、予め決められた第１の背景色情報を記憶する背景カラーレジスタＲ２２、又は、出力画像の画像情報が記憶されるＲＡＭ１３のいずれかを指定する指定手段として機能する。そして、セレクタＳ３が、背景カラー指定レジスタＲ２６によって指定された記憶手段、すなわち背景カラーレジスタＲ２２又はＲＡＭ１３に記憶されている背景色情報又は画像情報を、上記実施形態における背景色情報の画素値として読み出し、第２の乗算手段である乗算器ＭＵ１に供給する供給手段として機能する。これにより、ＲＡＭ１３などの記憶手段を、背景色情報の供給元として選択することができる。
Further, when an image is output (displayed or printed) by the display means or the printing means, the image information of the output image is expanded in a storage means such as the
（９）上述した実施形態において、ハッチング回路２５０は、画像処理回路２５に設けられていた。これに対し、ハッチング回路２５０が、表示制御装置１６などの他のデバイスに設けられていてもよい。
(9) In the embodiment described above, the
（１０）上述したハッチング回路２５０は、画像データに応じた画像を表示する表示装置を有するパーソナルコンピュータ装置、携帯電話機又は電子ブックなどに用いられてもよい。
(10) The
１…画像表示装置、１１…ＣＰＵ、１２…ＲＯＭ、１３…ＲＡＭ、１４…ＶＲＡＭ、１５…記憶性液晶表示体、１６…表示制御装置、１７…電源、１８…電源制御装置、１９…コネクタ、２０…記憶制御装置、２１…Ｉ／Ｏ、２２…キー、２３…記憶装置、２４…外付記憶装置、２５…画像処理回路、２５０，２５１，２５２…ハッチング回路、Ｒ，Ｒ０〜Ｒ１５…ハッチングパターンレジスタ、Ｒ１６…ハッチングパターン指定レジスタ、Ｒ２０，Ｒ２１…ハッチングカラーレジスタ、Ｓ０〜Ｓ３…セレクタ、２６…バスインタフェース、ＭＵ０，ＭＵ１…乗算器、ＳＵ…減算器、ＡＤ…加算器、Ｒ２２…背景カラーレジスタ、Ｒ２５，Ｒ２６…背景カラー指定レジスタ、２７…内部記憶手段。
DESCRIPTION OF
Claims (8)
自回路の内部にあり、並べて配置される複数の図形画像を構成する各画素の位置と、その画素値とを記憶する内部記憶手段と、
前記取得手段によって取得された前記２値画像データに含まれる各位置の画素値と、前記内部記憶手段から読み出された各位置の画素値とを、それぞれ対応する前記位置毎に乗算する第１の乗算手段と、
前記２値画像データに含まれる各位置の画素値を反転する反転手段と、
前記２値画像データに含まれる各位置の画素値又は当該２値画像データに基づく画像の背景となる背景画像データに含まれる各位置の画素値と、前記反転手段によって反転された画素値とを、それぞれ対応する前記位置毎に乗算する第２の乗算手段と、
前記第１の乗算手段の乗算結果と、前記第２の乗算手段の乗算結果とを、それぞれ対応する前記位置毎に加算し、出力画像データとして出力する加算手段と
を備えることを特徴とする画像処理回路。 From the external storage means for storing binary image data in which each pixel value is represented by a binary value including 0, outside the own circuit, the binary image data via an external bus outside the own circuit Obtaining means for obtaining
An internal storage means for storing the position of each pixel constituting a plurality of graphic images arranged in a line in the own circuit and the pixel value thereof;
A first value for multiplying the pixel value at each position included in the binary image data acquired by the acquisition means and the pixel value at each position read from the internal storage means for each corresponding position. Multiplication means of
Inversion means for inverting the pixel value at each position included in the binary image data;
A pixel value at each position included in the binary image data or a pixel value at each position included in background image data serving as a background of an image based on the binary image data, and a pixel value inverted by the inversion means Second multiplying means for multiplying each corresponding position;
An addition means for adding the multiplication result of the first multiplication means and the multiplication result of the second multiplication means for each of the corresponding positions and outputting the result as output image data. Processing circuit.
各々の前記内部記憶手段は、それぞれ異なる前記複数の図形画像を構成する各画素の位置と、その画素値とを記憶し、
前記複数の内部記憶手段のうちいずれかを指定する指定手段と、
前記指定手段によって指定された前記内部記憶手段から読み出された各位置の画素値を前記第１の乗算手段に供給する供給手段とを備え、
前記第１の乗算手段は、前記供給手段によって供給された各位置の画素値と、前記取得手段によって取得された前記２値画像データに含まれる各位置の画素値とを、それぞれ対応する前記位置毎に乗算する
ことを特徴とする請求項１記載の画像処理回路。 A plurality of the internal storage means are provided,
Each of the internal storage means stores the position of each pixel constituting the plurality of different graphic images and the pixel value thereof,
Designation means for designating any of the plurality of internal storage means;
Supply means for supplying the first multiplication means with the pixel value at each position read from the internal storage means designated by the designation means;
The first multiplying unit corresponds to the position corresponding to the pixel value of each position supplied by the supplying unit and the pixel value of each position included in the binary image data acquired by the acquiring unit. The image processing circuit according to claim 1, wherein multiplication is performed every time.
前記複数の図形画像を構成する各画素の位置を記憶する第１の記憶手段と、
前記図形画像の色を表す色情報を、前記複数の図形画像を構成する各画素の画素値として記憶する第２の記憶手段と、
前記第２の記憶手段により記憶されている色情報を、前記第１の記憶手段により記憶されている各位置の画素の画素値として出力する色情報出力手段とを備える
ことを特徴とする請求項１記載の画像処理回路。 The internal storage means
First storage means for storing the position of each pixel constituting the plurality of graphic images;
Second storage means for storing color information representing the color of the graphic image as a pixel value of each pixel constituting the plurality of graphic images;
The color information output means which outputs the color information memorize | stored by the said 2nd memory | storage means as a pixel value of the pixel of each position memorize | stored by the said 1st memory | storage means is provided. The image processing circuit according to 1.
前記色情報出力手段は、前記複数の図形画像のうち同一種類の図形画像を構成する画素毎に、前記第２の記憶手段によって記憶されている複数種類の色情報のうちのいずれかを出力する
ことを特徴とする請求項３記載の画像処理回路。 The second storage means stores a plurality of types of color information,
The color information output means outputs any one of a plurality of types of color information stored by the second storage means for each pixel constituting the same type of graphic image among the plurality of graphic images. The image processing circuit according to claim 3.
前記指定手段によって指定された画素値を前記第２の乗算手段に供給する供給手段と
を備えることを特徴とする請求項１記載の画像処理回路。 Designating means for designating either a pixel value at each position included in the binary image data or a pixel value at each position included in background image data representing the background of the image of the binary image data;
The image processing circuit according to claim 1, further comprising: a supply unit that supplies the pixel value designated by the designation unit to the second multiplication unit.
前記指定手段によって指定された記憶手段に記憶されている情報を、前記背景画像データに含まれる画素値として読み出し、前記第２の乗算手段に供給する供給手段と
を備えることを特徴とする請求項１記載の画像処理回路。 A designation unit that designates either a third storage unit that stores predetermined background color information or a fourth storage unit that stores image information output to the display unit or the printing unit;
A supply unit that reads information stored in a storage unit designated by the designation unit as a pixel value included in the background image data and supplies the pixel value to the second multiplication unit. The image processing circuit according to 1.
前記加算手段から出力された出力画像データに基づいて画像を表示する表示手段と
を備えることを特徴とする表示装置。 The image processing circuit according to any one of claims 1 to 6,
And a display means for displaying an image based on the output image data output from the adding means.
前記加算手段から出力された出力画像データに基づいて印刷を行う印刷手段と
を備えることを特徴とする印刷装置。 The image processing circuit according to any one of claims 1 to 6,
And a printing unit that performs printing based on the output image data output from the adding unit.
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