JP2009038834A - Solid-state imaging device and imaging apparatus - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To suppress vertical stripes noise which may appear in an image of the AD conversion results of a signal component due to noise or a variation having a column correlation generated during A-D conversion, in a columnar parallel output type solid-state imaging device. <P>SOLUTION: A noise signal N2dim which expresses spatially two-dimensional random noise being not changed in time is added to a pixel signal So. In a column AD circuit 25, a reset level Srst and a signal level Ssig of a pixel signal to which the noise signal N2dim is added are independently converted to digital data, and then a difference is taken. When both of them are independently converted into digital data in a state that the noise signal N2dim is added, the effect of the noise appears equally on both the A-D conversion results and they do not have the noise of the column correlation. Although a quantized error accompanied by difference processing in a digital area may occur, a quantized error can be prevented from having the column correlation and the added noise signal N2dim is also removable. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、物理量分布検知の半導体装置の一例である固体撮像装置およびこの固体撮像装置を利用した撮像装置に関する。より詳細には、たとえば光や放射線などの外部から入力される電磁波に対して感応性をする複数の単位構成要素が配列されてなり、単位構成要素によって電気信号に変換された物理量分布をアナログの電気信号として読み出し、デジタルデータに変換してから、外部に出力する仕組みに関する。   The present invention relates to a solid-state imaging device which is an example of a semiconductor device for physical quantity distribution detection and an imaging device using the solid-state imaging device. More specifically, for example, a plurality of unit components that are sensitive to electromagnetic waves input from the outside such as light and radiation are arranged, and the physical quantity distribution converted into an electric signal by the unit components is analog. The present invention relates to a mechanism for reading out as an electrical signal, converting it to digital data, and outputting it to the outside.

たとえば、映像機器の分野では、物理量のうちの光（電磁波の一例）を検知するＣＣＤ（Charge Coupled Device ）型あるいはＭＯＳ（Metal Oxide Semiconductor ）やＣＭＯＳ（Complementary Metal-oxide Semiconductor ）型の固体撮像装置が使われている。これらは、単位構成要素（固体撮像装置にあっては画素）によって電気信号に変換された物理量分布を電気信号として読み出す。ここで“固体”とは半導体製であることを意味している。   For example, in the field of video equipment, a CCD (Charge Coupled Device) type, a MOS (Metal Oxide Semiconductor) type, or a CMOS (Complementary Metal-oxide Semiconductor) type solid-state imaging device that detects light (an example of an electromagnetic wave) of a physical quantity. It is used. These read out, as an electrical signal, a physical quantity distribution converted into an electrical signal by a unit component (a pixel in a solid-state imaging device). Here, “solid” means made of semiconductor.

また、固体撮像装置の中には、電荷生成部で生成された信号電荷に応じた画素信号を生成する画素信号生成部に増幅用の駆動トランジスタを有する増幅型固体撮像装置（ＡＰＳ；Active Pixel Sensor ／ゲインセルともいわれる）構成の画素を備えた増幅型固体撮像装置がある。たとえば、ＭＯＳ型やＣＭＯＳ型の固体撮像装置の多くはそのような構成をなしている。   In addition, among solid-state imaging devices, an amplifying solid-state imaging device (APS; Active Pixel Sensor) that has a driving transistor for amplification in a pixel signal generation unit that generates a pixel signal corresponding to the signal charge generated in the charge generation unit There is an amplification type solid-state imaging device including a pixel having a configuration (also called a gain cell). For example, many MOS and CMOS solid-state imaging devices have such a configuration.

ＣＣＤ型の固体撮像装置（以下ＣＣＤ固体撮像装置あるいはＣＣＤＳイメージセンサと称する）は、その製造に専用プロセスを必要とし、また、その動作には複数の電源電圧が必要であり、さらに複数の周辺ＩＣ（Integrated Circuit；半導体集積回路）を組み合わせて動作させる必要があるため、システムが非常に複雑化するといった処々の問題がある。   A CCD type solid-state image pickup device (hereinafter referred to as a CCD solid-state image pickup device or a CCDS image sensor) requires a dedicated process for its manufacture, and requires a plurality of power supply voltages for its operation, and a plurality of peripheral ICs. Since it is necessary to operate a combination of (Integrated Circuits), there are various problems that the system becomes very complicated.

これに対して、ＣＭＯＳ型の固体撮像装置（以下ＣＭＯＳ固体撮像装置あるいはＣＭＯＳＳイメージセンサと称する）は、その製造には世界中で生産されている一般的なＣＭＯＳ型集積回路と同様の製造プロセスを用いることができ、また、単一電源での駆動ができ、さらにＣＭＯＳプロセスを用いたアナログ回路や論理回路を同一チップ内に混在させることが容易であるため、周辺ＩＣの数を減らすことができるといった、非常に大きなメリットを複数持ち合わせている。   On the other hand, a CMOS type solid-state imaging device (hereinafter referred to as a CMOS solid-state imaging device or a CMOSS image sensor) has a manufacturing process similar to that of a general CMOS type integrated circuit produced all over the world. It can be used, can be driven by a single power supply, and can easily mix analog circuits and logic circuits using a CMOS process in the same chip, so the number of peripheral ICs can be reduced. It has a number of very significant merits.

このため、近年では、ＣＣＤに代わるイメージセンサとして、ＣＣＤイメージセンサが持つ前記の種々の問題を克服し得るＣＭＯＳイメージセンサが注目を集めている。   For this reason, in recent years, CMOS image sensors that can overcome the above-mentioned various problems of CCD image sensors have attracted attention as image sensors that can replace CCDs.

一方、ＣＭＯＳイメージセンサに代表される増幅型固体撮像装置において画素信号を外部に読み出すには、複数の単位画素が配列されている画素部に対してアドレス制御をし、個々の単位画素からの信号を任意に選択して読み出すようにしている。つまり、増幅型固体撮像装置は、アドレス制御型の固体撮像装置の一例である。   On the other hand, in an amplification type solid-state imaging device represented by a CMOS image sensor, in order to read out a pixel signal to the outside, address control is performed on a pixel portion in which a plurality of unit pixels are arranged, and signals from individual unit pixels are transmitted. Is arbitrarily selected and read out. That is, the amplification type solid-state imaging device is an example of an address control type solid-state imaging device.

たとえば、単位画素がマトリクス状に配されたＸ−Ｙアドレス型固体撮像装置の一種である増幅型固体撮像装置は、画素そのものに増幅機能を持たせるために、ＭＯＳ構造などの能動素子（ＭＯＳトランジスタ）を用いてフローティングディフュージョン（Floating Diffusion）アンプ構成などによる増幅回路を画素内に構成し、光電変換素子の一例であるフォトダイオードに蓄積された信号電荷（光電子）を前記能動素子で増幅し、画像情報とし画素アレイ部から後段の信号処理回路に読み出す。   For example, an amplification type solid-state imaging device which is a kind of XY address type solid-state imaging device in which unit pixels are arranged in a matrix form an active element (MOS transistor) such as a MOS structure in order to give the pixel itself an amplification function. ) Is used to construct an amplification circuit with a floating diffusion amplifier configuration in the pixel, and signal charges (photoelectrons) accumulated in a photodiode, which is an example of a photoelectric conversion element, are amplified by the active element, and an image is obtained. Information is read out from the pixel array section to the signal processing circuit at the subsequent stage.

このとき、ライン（行）ごとあるいは画素ごとに入射光に対応する信号電荷の蓄積が開始され、その蓄積された信号電荷に基づく電流または電圧の信号がアドレス指定によって各画素から順に読み出される。   At this time, accumulation of signal charges corresponding to incident light is started for each line (row) or for each pixel, and a current or voltage signal based on the accumulated signal charge is sequentially read from each pixel by addressing.

ここで、ＣＣＤイメージセンサの出力回路は、一般的にフローティングディフュージョンアンプを用いた１チャネル出力が主流であるのに対して、ＣＭＯＳイメージセンサは、前述のように、画素ごとにフローティングディフュージョンアンプなどによる増幅回路を持ち合わせており、画素信号の読出しに当たっては、アドレス制御の一例として、画素アレイ部の中のある１行を選択し、その１行分を同時にアクセスして行単位で、つまり１行分の全画素について同時並列的に、画素信号を画素アレイ部から読み出す、いわゆる列並列出力型あるいはカラム型と称される方式が多く用いられている。   Here, as for the output circuit of the CCD image sensor, one-channel output using a floating diffusion amplifier is generally mainstream, whereas the CMOS image sensor uses a floating diffusion amplifier or the like for each pixel as described above. As an example of address control, an amplifying circuit is provided, and as an example of address control, one row in the pixel array unit is selected, and that row is accessed at the same time in units of rows, that is, for one row. A so-called column parallel output type or column type is often used in which pixel signals are read from the pixel array unit simultaneously and in parallel with respect to all the pixels.

これは、画素内に配置された増幅回路では十分な駆動能力を得ることが難しく、したがって、データレート（画素信号読出時の処理サイクル）を下げることが必要で、並列処理が有利とされているからである。   This is because it is difficult to obtain sufficient driving capability in an amplifier circuit arranged in a pixel, and therefore it is necessary to lower the data rate (processing cycle at the time of pixel signal reading), and parallel processing is advantageous. Because.

また、固体撮像装置では、画素アレイ部から読み出されたアナログの画素信号を、アナログ−デジタル変換装置（ＡＤ変換装置；Analog Digital Converter）にてデジタルデータに変換してから外部に出力する方式が採られることもある。   Further, in the solid-state imaging device, there is a method in which an analog pixel signal read from the pixel array unit is converted into digital data by an analog-digital conversion device (AD conversion device; Analog Digital Converter) and then output to the outside. Sometimes taken.

この点については、列並列出力型のイメージセンサについても同様であり、その信号出力回路については実に様々なものが考案されているが、その最も進んだ形態の一例として、列ごとにＡＤ変換装置を備え、デジタルデータとして画素信号を外部に取り出す方式が提案されている（たとえば特許文献１を参照）。   The same applies to the column parallel output type image sensor, and various signal output circuits have been devised. As an example of the most advanced form, an AD conversion apparatus is provided for each column. And a method of taking out a pixel signal as digital data to the outside has been proposed (see, for example, Patent Document 1).

特開２００５−３２３３３１号公報JP 2005-323331 A

また、ＡＤ変換方式としても、回路規模や処理速度や分解能などの観点から様々な方式が考えられているが、一例として、アナログの単位信号とデジタルデータに変換するためのランプ状の参照信号と比較するとともに、この比較処理と並行してカウント処理を行ない、比較処理が完了した時点のカウント値に基づいて単位信号のデジタルデータを取得する、いわゆるシングルスロープ積分型あるいはランプ信号比較型といわれるＡＤ変換方式がある。前述の特許文献１でも、この方式を採用している。   Various AD conversion methods are considered from the viewpoint of circuit scale, processing speed, resolution, etc. As an example, an analog unit signal and a ramp-shaped reference signal for conversion into digital data are used. A so-called single-slope integration type or ramp signal comparison type, which performs comparison processing and performs count processing in parallel with this comparison processing and obtains digital data of unit signals based on the count value at the time when the comparison processing is completed There is a conversion method. This method is also adopted in Patent Document 1 described above.

ところで、列並列出力型の場合、同一列の信号に対しては列ごとに設けられた同一の処理回路で信号処理を実行するので、バラツキやノイズが本質的に列相関性を持って現われ易い特徴があり、バラツキやノイズが十分に抑制できていないと、それが、「周期の比較的長い列周期性のノイズ」すなわち縦すじ状のノイズ（以下縦すじノイズとも称する）となって画像に現われ易い。   By the way, in the case of the column parallel output type, since the signal processing is executed for the signals in the same column by the same processing circuit provided for each column, variations and noise tend to appear with inherent column correlation. If there is a feature and variation and noise cannot be sufficiently suppressed, it becomes “row-periodic noise with a relatively long period”, that is, vertical streak noise (hereinafter also referred to as vertical streak noise). Easy to appear.

たとえば、特許文献１に記載の仕組みでは、ＡＤ変換前にコンパレータ（電圧比較部２５２）をリセットすることで、画素信号のリセットレベルのバラツキとコンパレータのオフセット電圧を除去するようにしているが、この段階で全てのバラツキを除去できる訳ではない。   For example, in the mechanism described in Patent Document 1, by resetting the comparator (voltage comparison unit 252) before AD conversion, the variation in the reset level of the pixel signal and the offset voltage of the comparator are removed. Not all variations can be removed in stages.

コンパレータ周辺部での処理において残ってしまうノイズやバラツキの成分としては、比較器リセットパルスをオフしたときのｋＴＣ雑音やコンパレータの反転スピードの列間バラツキなどがある。この内、主に反転スピードのバラツキが持つ列相関性が原因となって、リセットレベルのＡＤ変換結果と信号レベルのＡＤ変換結果との間で差分処理を実施することで得られる信号成分のＡＤ変換結果の画像に、縦すじノイズが発生する現象が残ってしまうことが分かった（発生メカニズムの解析については実施形態で説明する）。   Noise and variation components that remain in the processing at the periphery of the comparator include kTC noise when the comparator reset pulse is turned off and variation between columns in the inversion speed of the comparator. Of these, the AD of signal components obtained by performing difference processing between the AD conversion result of the reset level and the AD conversion result of the signal level mainly due to the column correlation of the variation in inversion speed. It was found that a phenomenon in which vertical streak noise is generated remains in the image of the conversion result (analysis of the generation mechanism will be described in the embodiment).

本発明は、上記事情に鑑みてなされたものであり、列並列出力型を採用する場合に、ＡＤ変換時に発生する列相関性を持ったノイズやバラツキを起因とする、信号成分のＡＤ変換結果の画像に現われ得る縦すじノイズを抑制することのできる仕組みを提供することを目的とする。   The present invention has been made in view of the above circumstances, and when a column parallel output type is adopted, AD conversion results of signal components caused by noise and variation having column correlation generated at the time of AD conversion. It is an object of the present invention to provide a mechanism capable of suppressing vertical streak noise that can appear in an image.

より好ましくは、シングルスロープ積分型のＡＤ変換方式を採用する場合に、コンパレータの周辺部で発生する列相関性を持ったノイズやバラツキを起因とする、信号成分のＡＤ変換結果の画像に現われ得る縦すじノイズを抑制することのできる仕組みを提供することを目的とする。   More preferably, when the single slope integration type AD conversion method is adopted, it can appear in the image of the AD conversion result of the signal component caused by noise or variation having column correlation generated in the peripheral portion of the comparator. An object is to provide a mechanism capable of suppressing vertical stripe noise.

本発明に係る固体撮像装置や撮像装置においては、画素アレイ部から画素信号を読み出すための列信号線を介して伝送される画素信号に時間的には不変でかつ２次元空間的には不規則なノイズを付加するノイズ付加部と、ノイズ付加部によってノイズが付加された画素信号の基準レベルと信号レベルとを独立にデジタルデータに変換するＡＤ変換部とを備えるようにした。   In the solid-state imaging device and the imaging device according to the present invention, the pixel signal transmitted via the column signal line for reading out the pixel signal from the pixel array unit is temporally invariant and irregular in two-dimensional space. A noise adding unit for adding noise, and an AD conversion unit for independently converting the reference level and signal level of the pixel signal to which the noise is added by the noise adding unit into digital data.

時間的には不変でかつ２次元空間的には不規則なノイズを付加した状態で、基準レベルと信号レベルとを独立にデジタルデータに変換すると、そのノイズの効果は、両者のＡＤ変換結果にも同様に表れる。ＡＤ変換結果が２次元空間的には不規則なノイズを持っているので、列相関性のあるノイズを持たなくなる。   When the reference level and the signal level are converted into digital data independently with noise that is invariant in time and irregular in two-dimensional space, the effect of the noise is converted into the AD conversion result of both. Appears as well. Since the AD conversion result has irregular noise in two-dimensional space, it does not have column-correlated noise.

たとえば、基準レベルのＡＤ変換結果と信号レベルのＡＤ変換結果との間で差分処理を実行すると、デジタル領域での差分処理に伴う量子化誤差が発生してしまうが、その量子化誤差は列相関性を持たないようにすることができる。なお、この場合、差分処理によって、付加しておいたノイズを除去できる付加的な効果も得られる。   For example, if difference processing is performed between the AD conversion result at the reference level and the AD conversion result at the signal level, a quantization error associated with the difference processing in the digital domain occurs. It can be made not to have sex. In this case, an additional effect of removing the added noise can be obtained by the difference processing.

本発明によれば、時間的には不変でかつ２次元空間的には不規則なノイズを付加した状態で、基準レベルと信号レベルとを独立にデジタルデータに変換するようにしたので、各ＡＤ変換結果にもこのノイズが含まれるようにすることができ、ノイズが列相関性を持たなくなる。その結果、列相関性を持ったノイズが画像に現われ難くすることができる。   According to the present invention, the reference level and the signal level are independently converted into digital data in a state in which noise that is invariant in time and irregular in two-dimensional space is added. This noise can be included in the conversion result, and the noise has no column correlation. As a result, noise with column correlation can be made difficult to appear in the image.

以下、図面を参照して本発明の実施形態について詳細に説明する。なお、以下においては、Ｘ−Ｙアドレス型の固体撮像装置の一例である、ＣＭＯＳ固体撮像装置をデバイスとして使用した場合を例に説明する。また、ＣＭＯＳ固体撮像装置は、全ての画素がＮＭＯＳよりなるものであるとして説明する。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In the following, a case where a CMOS solid-state imaging device, which is an example of an XY address type solid-state imaging device, is used as a device will be described as an example. The CMOS solid-state imaging device will be described on the assumption that all pixels are made of NMOS.

ただしこれは一例であって、対象となるデバイスはＭＯＳ型の固体撮像装置に限らない。光や放射線などの外部から入力される電磁波に対して感応性をする単位構成要素をライン状もしくはマトリクス状に複数個配列してなる物理量分布検知用の半導体装置の全てに、後述する全ての実施形態が同様に適用できる。   However, this is an example, and the target device is not limited to the MOS type solid-state imaging device. All the semiconductor device for physical quantity distribution detection in which a plurality of unit components that are sensitive to electromagnetic waves input from outside such as light and radiation are arranged in a line or matrix form, and all implementations described later. Forms are applicable as well.

＜固体撮像装置の全体概要＞
図１は、本発明に係る固体撮像装置の一実施形態であるＣＭＯＳ固体撮像装置（ＣＭＯＳイメージセンサ）の概略構成図である。 <Overview of solid-state imaging device>
FIG. 1 is a schematic configuration diagram of a CMOS solid-state imaging device (CMOS image sensor) which is an embodiment of the solid-state imaging device according to the present invention.

固体撮像装置１は、入射光量に応じた信号を出力する受光素子（電荷生成部の一例）を含む複数個の画素が行および列に配列された（すなわち２次元マトリクス状の）画素部を有し、各画素からの信号出力が電圧信号であって、ＣＤＳ(Correlated Double Sampling ；相関２重サンプリング）処理機能部やデジタル変換部（ＡＤＣ；Analog Digital Converter）などが列並列に設けられているものである。   The solid-state imaging device 1 has a pixel unit in which a plurality of pixels including a light receiving element (an example of a charge generation unit) that outputs a signal corresponding to an incident light amount is arranged in rows and columns (that is, in a two-dimensional matrix form). The signal output from each pixel is a voltage signal, and a CDS (Correlated Double Sampling) processing function unit, a digital conversion unit (ADC), etc. are provided in parallel in a column. It is.

“列並列にＣＤＳ処理機能部やデジタル変換部が設けられている”とは、垂直列の垂直信号線（列信号線の一例）１９に対して実質的に並列に複数のＣＤＳ処理機能部やデジタル変換部が設けられていることを意味する。   “A CDS processing function unit and a digital conversion unit are provided in parallel in a column” means that a plurality of CDS processing function units substantially parallel to a vertical signal line (an example of a column signal line) 19 in a vertical column This means that a digital conversion unit is provided.

複数の各機能部は、デバイスを平面視したときに、ともに画素アレイ部１０に対して列方向の一方の端縁側（図の下側に配されている出力側）にのみ配されている形態のものであってもよいし、画素アレイ部１０に対して列方向の一方の端縁側（図の下側に配されている出力側）とその反対側である他方の端縁側（図の上側）に分けて配されている形態のものであってもよい。後者の場合、行方向の読出走査（水平走査）を行なう水平走査部も、各端縁側に分けて配して、それぞれが独立に動作可能に構成するのがよい。   Each of the plurality of functional units is arranged only on one end side in the column direction with respect to the pixel array unit 10 (output side arranged on the lower side of the drawing) when the device is viewed in plan view. Or one end side in the column direction (output side arranged on the lower side of the figure) and the other end side opposite to the pixel array unit 10 (upper side in the figure). ) May be arranged separately. In the latter case, it is preferable that the horizontal scanning unit that performs readout scanning (horizontal scanning) in the row direction is also arranged separately on each edge side so that each can operate independently.

たとえば、列並列にＣＤＳ処理機能部やデジタル変換部が設けられている典型例としては、撮像部の出力側に設けたカラム領域と呼ばれる部分に、ＣＤＳ処理機能部やデジタル変換部を垂直列ごとに設け、順次出力側に読み出すカラム型のものである。また、カラム型（列並列型）に限らず、隣接する複数（たとえば２つ分）の垂直信号線１９（垂直列）に対して１つのＣＤＳ処理機能部やデジタル変換部を割り当てる形態や、Ｎ本おき（Ｎは正の整数；間にＮ−１本を配する）のＮ本分の垂直信号線１９（垂直列）に対して１つのＣＤＳ処理機能部やデジタル変換部を割り当てる形態などを採ることもできる。   For example, as a typical example in which a CDS processing function unit and a digital conversion unit are provided in parallel in a column, a CDS processing function unit and a digital conversion unit are arranged for each vertical column in a portion called a column area provided on the output side of the imaging unit. And is a column type that sequentially reads out to the output side. In addition to the column type (column parallel type), one CDS processing function unit or digital conversion unit is allocated to a plurality of adjacent (for example, two) vertical signal lines 19 (vertical columns), N A mode in which one CDS processing function unit or digital conversion unit is allocated to N vertical signal lines 19 (vertical columns) every other number (N is a positive integer; N−1 are arranged therebetween). It can also be taken.

カラム型を除くものは、何れの形態も、複数の垂直信号線１９（垂直列）が１つのＣＤＳ処理機能部やデジタル変換部を共通に使用する構成となるので、画素アレイ部１０側から供給される複数列分の画素信号を１つのＣＤＳ処理機能部やデジタル変換部に供給する切替回路（スイッチ）を設ける。なお、後段の処理によっては、出力信号を保持するメモリを設けるなどの対処が必要になる。   Except for the column type, in any form, since a plurality of vertical signal lines 19 (vertical columns) commonly use one CDS processing function unit and digital conversion unit, they are supplied from the pixel array unit 10 side. A switching circuit (switch) that supplies pixel signals for a plurality of columns to one CDS processing function unit or digital conversion unit is provided. Depending on the subsequent processing, it is necessary to take measures such as providing a memory for holding the output signal.

何れにしても、複数の垂直信号線１９（垂直列）に対して１つのＣＤＳ処理機能部やデジタル変換部を割り当てる形態などを採ることで、各画素信号の信号処理を画素列単位で読み出した後に行なうことで、同様の信号処理を各単位画素内で行なうものに比べて、各単位画素内の構成を簡素化し、イメージセンサの多画素化、小型化、低コスト化などに対応できる。   In any case, the signal processing of each pixel signal is read out in units of pixel columns by adopting a form in which one CDS processing function unit or digital conversion unit is assigned to a plurality of vertical signal lines 19 (vertical columns). By performing the processing later, the configuration in each unit pixel can be simplified and the number of pixels of the image sensor can be reduced, the size can be reduced, and the cost can be reduced as compared with the case where the same signal processing is performed in each unit pixel.

また、列並列に配された複数の信号処理部にて１行分の画素信号を同時並行処理することができるので、出力回路側やデバイスの外部で１つのＣＤＳ処理機能部やデジタル変換部にて処理を行なう場合に比べて、信号処理部を低速で動作させることができ、消費電力や帯域性能やノイズなどの面で有利である。逆に言えば、消費電力や帯域性能などを同じにする場合、センサ全体の高速動作が可能となる。   In addition, since a plurality of signal processing units arranged in parallel in a column can simultaneously process pixel signals for one row, one CDS processing function unit or digital conversion unit is provided on the output circuit side or outside the device. Therefore, the signal processing unit can be operated at a low speed as compared with the case where processing is performed, which is advantageous in terms of power consumption, bandwidth performance, noise, and the like. In other words, when the power consumption and bandwidth performance are the same, the entire sensor can be operated at high speed.

なお、カラム型の構成の場合、低速で動作させることができ消費電力や帯域性能やノイズなどの面で有利であるとともに切替回路（スイッチ）が不要である利点もある。以下の実施形態では、特に断りのない限り、このカラム型で説明する。   In the case of a column type configuration, it can be operated at a low speed, which is advantageous in terms of power consumption, bandwidth performance, noise, and the like, and has an advantage that a switching circuit (switch) is unnecessary. In the following embodiments, this column type will be described unless otherwise specified.

図１に示すように、本実施形態の固体撮像装置１は、複数の単位画素３が行および列に配列された画素部（撮像部）１０と、画素アレイ部１０の外側に設けられた駆動制御部７と、画素アレイ部１０の単位画素３に画素信号読出用の動作電流（読出電流）を供給する読出電流源部２４と、垂直列ごとに配されたカラムＡＤ回路２５を有するカラム処理部２６と、カラム処理部２６にＡＤ変換用の参照信号RAMPを供給する参照信号生成部２７と、出力部２９とを備えている。これらの各機能部は、同一の半導体基板上に設けられている。   As shown in FIG. 1, the solid-state imaging device 1 of this embodiment includes a pixel unit (imaging unit) 10 in which a plurality of unit pixels 3 are arranged in rows and columns, and a drive provided outside the pixel array unit 10. Column processing having a control unit 7, a read current source unit 24 for supplying an operation current (read current) for reading pixel signals to the unit pixels 3 of the pixel array unit 10, and a column AD circuit 25 arranged for each vertical column A reference signal generation unit 27 that supplies a reference signal RAMP for AD conversion to the column processing unit 26, and an output unit 29. Each of these functional units is provided on the same semiconductor substrate.

本実施形態のカラムＡＤ回路２５は、画素信号Ｓｏの基準レベルであるリセットレベルＳrst と信号レベルＳsig とを独立にデジタルデータに変換するＡＤ変換部と、リセットレベルＳrst のＡＤ変換結果と信号レベルＳsig のＡＤ変換結果との間で差分処理を実行することで、リセットレベルＳrst と信号レベルＳsig の差で示される信号成分のデジタルデータを取得する差分処理部の機能を備えている。   The column AD circuit 25 of the present embodiment includes an AD conversion unit that independently converts the reset level Srst and the signal level Ssig, which are reference levels of the pixel signal So, into digital data, an AD conversion result of the reset level Srst, and a signal level Ssig. By executing a difference process between the AD conversion results of the first and second AD conversion results, a function of a difference processing unit for acquiring digital data of a signal component indicated by the difference between the reset level Srst and the signal level Ssig is provided.

また本実施形態特有の構成として、縦縞ノイズの低減を図るために設けられた画素信号にノイズを付加するノイズ付加部６２を備えている。ノイズ付加部６２と、カラムＡＤ回路２５における「画素信号のリセットレベルと信号レベルとの間での差分処理」を実行する機能部分とによって、縦すじノイズ抑制処理部６０が構成されるようになっている。   Further, as a configuration unique to the present embodiment, a noise adding unit 62 that adds noise to a pixel signal provided to reduce vertical stripe noise is provided. The vertical streak noise suppression processing unit 60 is configured by the noise adding unit 62 and the functional part that executes “difference processing between the reset level and the signal level of the pixel signal” in the column AD circuit 25. ing.

ここで、ノイズ付加部６２についての詳細は後述するが、単位画素３を駆動する駆動パルスのオン／オフタイミングとＡＤ変換タイミング（具体的にはコンパレータのリセット解除のタイミング）とを一般的なタイミングとは異なるものとしたり、垂直信号線１９のバイアス電流（単位画素３に対しての読出電流）を制御したりすることで、画素アレイ部１０からカラム処理部２６に供給される画素信号Ｓｏに、時間的には変動しないが２次元空間的には画素位置によって異なるノイズレベルを持つノイズ信号が含まれるようにする点に特徴を有する。   Here, although details of the noise adding unit 62 will be described later, an on / off timing of a driving pulse for driving the unit pixel 3 and an AD conversion timing (specifically, a reset release timing of the comparator) are generally set. The pixel signal So supplied from the pixel array unit 10 to the column processing unit 26 by controlling the bias current of the vertical signal line 19 (read current for the unit pixel 3). This is characterized in that noise signals that do not vary in time but have different noise levels depending on the pixel position in a two-dimensional space are included.

時間的に変動するノイズを画素信号に付加すると、そのノイズはほぼ取り除くことが困難になるが、時間的には変動しない２次元空間的なランダムノイズ（以下２次元空間ノイズとも称する）は、同一の画素位置における画素信号に関して、リセットレベルと信号レベルとの間での差分処理を実行することで除去できる。   When temporally varying noise is added to the pixel signal, it becomes difficult to remove the noise, but two-dimensional spatial random noise (hereinafter also referred to as two-dimensional spatial noise) that does not vary temporally is the same. The pixel signal at the pixel position can be removed by executing a difference process between the reset level and the signal level.

なお、カラム処理部２６の前段または後段には、必要に応じて信号増幅機能を持つＡＧＣ(Auto Gain Control) 回路などをカラム処理部２６と同一の半導体領域に設けることも可能である。カラム処理部２６の前段でＡＧＣを行なう場合にはアナログ増幅、カラム処理部２６の後段でＡＧＣを行なう場合にはデジタル増幅となる。ｎビットのデジタルデータを単純に増幅してしまうと、階調が損なわれてしまう可能性があるため、どちらかというとアナログにて増幅した後にデジタル変換するのが好ましいと考えられる。   In addition, an AGC (Auto Gain Control) circuit having a signal amplification function or the like can be provided in the same semiconductor region as the column processing unit 26 as needed before or after the column processing unit 26. When AGC is performed before the column processing unit 26, analog amplification is performed. When AGC is performed after the column processing unit 26, digital amplification is performed. If the n-bit digital data is simply amplified, the gradation may be lost. Therefore, it is preferable to perform digital conversion after amplification by analog.

駆動制御部７は、画素アレイ部１０の信号を順次読み出すための制御回路機能を備えている。たとえば、駆動制御部７としては、列アドレスや列走査を制御する水平走査回路（列走査回路）１２と、行アドレスや行走査を制御する垂直走査回路（行走査回路）１４と、内部クロックを生成するなどの機能を持つ通信・タイミング制御部２０とを備えている。   The drive control unit 7 has a control circuit function for sequentially reading signals from the pixel array unit 10. For example, the drive control unit 7 includes a horizontal scanning circuit (column scanning circuit) 12 that controls column addresses and column scanning, a vertical scanning circuit (row scanning circuit) 14 that controls row addresses and row scanning, and an internal clock. And a communication / timing control unit 20 having a function such as generation.

なお、図中、通信・タイミング制御部２０の近傍に点線で示すように、高速クロック生成部の一例であって、入力されたクロック周波数よりも高速のクロック周波数のパルスを生成するクロック変換部２３を設けるようにしてもよい。通信・タイミング制御部２０は、端子５ａを介して入力される入力ロック（マスタークロック）CLK0やクロック変換部２３で生成された高速クロックに基づいて内部クロックを生成する。   In the drawing, as shown by a dotted line in the vicinity of the communication / timing control unit 20, the clock conversion unit 23 is an example of a high-speed clock generation unit that generates a pulse having a clock frequency higher than the input clock frequency. May be provided. The communication / timing control unit 20 generates an internal clock based on the input lock (master clock) CLK0 input via the terminal 5a or the high-speed clock generated by the clock conversion unit 23.

クロック変換部２３で生成された高速クロックを源とする信号を用いることで、ＡＤ変換処理などを高速に動作させることができるようになる。また、高速クロックを用いて、高速の計算を必要とする動き抽出や圧縮処理を行なうことができる。また、カラム処理部２６から出力されるパラレルデータをシリアルデータ化してデバイス外部に映像データＤ１を出力することもできる。こうすることで、ＡＤ変換されたデジタルデータのビット分よりも少ない端子で高速動作出力する構成を採ることができる。   By using a signal derived from the high-speed clock generated by the clock converter 23, AD conversion processing and the like can be operated at high speed. Also, motion extraction and compression processing requiring high-speed calculation can be performed using a high-speed clock. Also, the parallel data output from the column processing unit 26 can be converted into serial data and the video data D1 can be output outside the device. By doing so, it is possible to adopt a configuration in which high-speed operation output is performed with a smaller number of terminals than the number of bits of digital data after AD conversion.

クロック変換部２３は、入力されたクロック周波数よりも高速のクロック周波数のパルスを生成する逓倍回路を内蔵している。このクロック変換部２３は、通信・タイミング制御部２０から低速クロックCLK2を受け取り、それを元にして２倍以上高い周波数のクロックを生成する。クロック変換部２３の逓倍回路としては、ｋ１を低速クロックCLK2の周波数の倍数としたときｋ１逓倍回路を設ければよく、周知の様々な回路を利用することができる。   The clock converter 23 includes a multiplier circuit that generates a pulse having a clock frequency faster than the input clock frequency. The clock conversion unit 23 receives the low-speed clock CLK2 from the communication / timing control unit 20, and generates a clock having a frequency twice or more higher based on the low-speed clock CLK2. As a multiplication circuit of the clock converter 23, a k1 multiplication circuit may be provided when k1 is a multiple of the frequency of the low-speed clock CLK2, and various known circuits can be used.

図１では、簡単のため行および列の一部を省略して示しているが、現実には、各行や各列には、数十から数千の単位画素３が配置される。この単位画素３は、典型的には、受光素子（電荷生成部）としてのフォトダイオードと、増幅用の半導体素子（たとえばトランジスタ）を有する画素内アンプとから構成される。   In FIG. 1, some of the rows and columns are omitted for the sake of simplicity, but in reality, tens to thousands of unit pixels 3 are arranged in each row and each column. The unit pixel 3 is typically composed of a photodiode as a light receiving element (charge generation unit) and an in-pixel amplifier having an amplifying semiconductor element (for example, a transistor).

画素内アンプとしては、たとえばフローティングディフュージョンアンプ構成のものが用いられる。一例としては、電荷生成部に対して、電荷読出部（転送ゲート部／読出ゲート部）の一例である読出選択用トランジスタ、リセットゲート部の一例であるリセットトランジスタ、垂直選択用トランジスタ、およびフローティングディフュージョンの電位変化を検知する検知素子の一例であるソースフォロア構成の増幅用トランジスタを有する、ＣＭＯＳセンサとして汎用的な４つのトランジスタからなる構成のものを使用することができる。   As the intra-pixel amplifier, for example, a floating diffusion amplifier configuration is used. As an example, with respect to the charge generation unit, a read selection transistor that is an example of a charge readout unit (transfer gate unit / read gate unit), a reset transistor that is an example of a reset gate unit, a vertical selection transistor, and a floating diffusion As a CMOS sensor having a source follower-amplifying transistor, which is an example of a detection element for detecting a change in potential, a sensor composed of four general-purpose transistors can be used.

あるいは、特許第２７０８４５５号公報に記載のように、電荷生成部により生成された信号電荷に対応する信号電圧を増幅するための、ドレイン線（ＤＲＮ）に接続された増幅用トランジスタと、電荷生成部をリセットするためのリセットトランジスタと、垂直シフトレジスタより転送配線（ＴＲＦ）を介して走査される読出選択用トランジスタ（転送ゲート部）を有する、３つのトランジスタからなる構成のものを使用することもできる。   Alternatively, as described in Japanese Patent No. 2708455, an amplifying transistor connected to a drain line (DRN) for amplifying a signal voltage corresponding to the signal charge generated by the charge generating unit, and the charge generating unit It is also possible to use a transistor composed of three transistors, each having a reset transistor for resetting and a read selection transistor (transfer gate portion) scanned from a vertical shift register via a transfer wiring (TRF). .

なお、固体撮像装置１は、色分解（色分離）フィルタを使用することで、画素アレイ部１０をカラー撮像対応にすることができる。すなわち、画素アレイ部１０における各電荷生成部（フォトダイオードなど）の電磁波（本例では光）が入射される受光面に、カラー画像を撮像するための複数色の色フィルタの組合せからなる色分解フィルタの何れかの色フィルタを、たとえばいわゆるベイヤ（Ｂａｙｅｒ）配列などにして設けることで、カラー画像撮像対応とする。   Note that the solid-state imaging device 1 can make the pixel array unit 10 compatible with color imaging by using a color separation (color separation) filter. That is, color separation comprising a combination of a plurality of color filters for capturing a color image on a light receiving surface on which electromagnetic waves (light in this example) of each charge generation unit (photodiode, etc.) in the pixel array unit 10 are incident. By providing any one of the color filters in, for example, a so-called Bayer array, it is possible to capture color images.

単位画素３は、行選択のための行制御線１５を介して垂直走査部１４と、また垂直信号線１９を介してカラムＡＤ回路２５が垂直列ごとに設けられているカラム処理部２６と、それぞれ接続されている。ここで、行制御線１５は垂直走査部１４から画素に入る配線全般を示す。   The unit pixel 3 includes a vertical scanning unit 14 via a row control line 15 for row selection, a column processing unit 26 in which a column AD circuit 25 is provided for each vertical column via a vertical signal line 19, Each is connected. Here, the row control line 15 indicates the entire wiring that enters the pixel from the vertical scanning unit 14.

水平走査回路１２は、カラム処理部２６からカウント値を読み出す読出走査部の機能を持つ。   The horizontal scanning circuit 12 has a function of a reading scanning unit that reads a count value from the column processing unit 26.

水平走査部１２や垂直走査回路１４などの駆動制御部７の各要素は、画素アレイ部１０とともに、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成され、半導体システムの一例である固体撮像装置として構成される。   Each element of the drive control unit 7 such as the horizontal scanning unit 12 and the vertical scanning circuit 14 is integrally formed with the pixel array unit 10 in a semiconductor region such as single crystal silicon using a technique similar to the semiconductor integrated circuit manufacturing technique. And configured as a solid-state imaging device which is an example of a semiconductor system.

なお、固体撮像装置１は、このように各部が半導体領域に一体的に形成されたワンチップとして形成された形態であってもよいし、画素アレイ部１０（撮像部）と、カラム処理部２６や参照信号生成部２７を始めとする各種の信号処理部または光学系とが纏めてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。   Note that the solid-state imaging device 1 may be configured as a single chip in which each unit is integrally formed in the semiconductor region as described above, or the pixel array unit 10 (imaging unit) and the column processing unit 26. Alternatively, a module-like form having an imaging function in which various signal processing units such as the reference signal generation unit 27 or an optical system are packaged together may be used.

水平走査部１２や垂直走査部１４は、後述のようにデコーダを含んで構成され、通信・タイミング制御部２０から与えられる制御信号ＣＮ１，ＣＮ２に応答してシフト動作（走査）を開始するようになっている。このため、行制御線１５には、単位画素３を駆動するための種々のパルス信号（たとえば、画素リセットパルスRST 、転送パルスTRG 、ＤＲＮ制御パルスDRN など）が含まれる。   The horizontal scanning unit 12 and the vertical scanning unit 14 are configured to include a decoder as described later, and start a shift operation (scanning) in response to control signals CN1 and CN2 given from the communication / timing control unit 20. It has become. Therefore, the row control line 15 includes various pulse signals (for example, a pixel reset pulse RST, a transfer pulse TRG, a DRN control pulse DRN, etc.) for driving the unit pixel 3.

通信・タイミング制御部２０は、図示しないが、各部の動作に必要なクロックや所定タイミングのパルス信号を供給するタイミングジェネレータＴＧ（読出アドレス制御装置の一例）の機能ブロックと、端子５ａを介してマスタークロックCLK0を受け取り、また端子５ｂを介して動作モードなどを指令するデータＤＡＴＡを受け取り、さらに固体撮像装置１の情報を含むデータを出力する通信インタフェースの機能ブロックとを備える。   Although not shown, the communication / timing control unit 20 is a master via a functional block of a timing generator TG (an example of a read address control device) that supplies a clock signal necessary for the operation of each unit and a pulse signal of a predetermined timing, and a terminal 5a. A communication interface functional block that receives the clock CLK0, receives data DATA for instructing an operation mode and the like via the terminal 5b, and outputs data including information of the solid-state imaging device 1;

たとえば、水平アドレス信号を水平デコード１２ａへ、また垂直アドレス信号を垂直デコード１４ａへ出力し、各デコード１２ａ，１４ａは、それを受けて対応する行もしくは列を選択する。   For example, the horizontal address signal is output to the horizontal decode 12a, and the vertical address signal is output to the vertical decode 14a. Each of the decodes 12a and 14a receives it and selects a corresponding row or column.

この際、単位画素３を２次元マトリックス状に配置してあるので、画素信号生成部５により生成され垂直信号線１９を介して列方向に出力されるアナログの画素信号を行単位で（列並列で）アクセスし取り込む（垂直）スキャン読みを行ない、この後に、垂直列の並び方向である行方向にアクセスし画素信号（本例ではデジタル化された画素データ）を出力側へ読み出す（水平）スキャン読みを行なうようにすることで、画素信号や画素データの読出しの高速化を図るのがよい。もちろん、スキャン読みに限らず、読み出したい単位画素３を直接にアドレス指定することで、必要な単位画素３の情報のみを読み出すランダムアクセスも可能である。   At this time, since the unit pixels 3 are arranged in a two-dimensional matrix, analog pixel signals generated by the pixel signal generation unit 5 and output in the column direction via the vertical signal lines 19 are arranged in a row unit (column parallel). (In) Scan (access) to read (vertical) scan, and then access the row direction, which is the arrangement direction of vertical columns, and read out pixel signals (in this example, digitized pixel data) to the output side (horizontal) scan By performing reading, it is preferable to speed up reading of pixel signals and pixel data. Of course, not only scanning reading but also random access for reading out only the information of the necessary unit pixel 3 is possible by directly addressing the unit pixel 3 to be read out.

また、通信・タイミング制御部２０では、端子５ａを介して入力されるマスタークロック（マスタークロック）CLK0と同じ周波数のクロックCLK1や、それを２分周したクロックやより分周した低速のクロックをデバイス内の各部、たとえば水平走査部１２、垂直走査部１４、カラム処理部２６などに供給する。以下、２分周したクロックやそれ以下の周波数のクロック全般を纏めて、低速クロックCLK2という。   In the communication / timing control unit 20, a clock CLK1 having the same frequency as the master clock (master clock) CLK0 input via the terminal 5a, a clock obtained by dividing the clock CLK1, or a low-speed clock obtained by further dividing the device are used as devices. For example, a horizontal scanning unit 12, a vertical scanning unit 14, a column processing unit 26, and the like. Hereinafter, the clocks divided by two and the clocks having a frequency lower than that are collectively referred to as a low-speed clock CLK2.

垂直走査部１４は、画素アレイ部１０の行を選択し、その行に必要なパルスを供給するものである。たとえば、垂直方向の読出行を規定する（画素アレイ部１０の行を選択する）垂直デコード１４ａと、垂直デコード１４ａにて規定された読出アドレス上（行方向）の単位画素３に対する行制御線１５にパルスを供給して駆動する垂直駆動部１４ｂとを有する。なお、垂直デコード１４ａは、信号を読み出す行の他に、電子シャッタ用の行なども選択する。   The vertical scanning unit 14 selects a row of the pixel array unit 10 and supplies a necessary pulse to the row. For example, a vertical decode line 14a that defines a read line in the vertical direction (selects a line of the pixel array unit 10) and a row control line 15 for the unit pixel 3 on the read address (in the row direction) defined by the vertical decode 14a. And a vertical drive unit 14b for driving by supplying pulses. Note that the vertical decode 14a selects a row for electronic shutter in addition to a row from which a signal is read.

水平走査部１２は、低速クロックCLK2に同期してカラム処理部２６のカラムＡＤ回路２５を順番に選択し、その信号を水平信号線（水平出力線）１８に導くものである。たとえば、水平方向の読出列を規定する（カラム処理部２６内の個々のカラムＡＤ回路２５を選択する）水平デコード１２ａと、水平デコード１２ａにて規定された読出アドレスに従って、カラム処理部２６の各信号を水平信号線１８に導く水平駆動部１２ｂとを有する。なお、水平信号線１８は、たとえばカラムＡＤ回路２５が取り扱うビット数ｎ（ｎは正の整数）分、たとえば１０（＝ｎ）ビットならば、そのビット数分に対応して１０本配置される。   The horizontal scanning unit 12 sequentially selects the column AD circuit 25 of the column processing unit 26 in synchronization with the low-speed clock CLK2, and guides the signal to a horizontal signal line (horizontal output line) 18. For example, the horizontal decode column (selecting each column AD circuit 25 in the column processing unit 26) that defines the horizontal readout column, and each of the column processing unit 26 according to the read address defined by the horizontal decode 12a A horizontal drive unit 12b for guiding a signal to the horizontal signal line 18. For example, if the number of horizontal signal lines 18 is n (n is a positive integer) handled by the column AD circuit 25, for example, 10 (= n) bits, 10 horizontal signal lines 18 are arranged corresponding to the number of bits. .

このような構成の固体撮像装置１において、単位画素３から出力された画素信号は、垂直列ごとに、垂直信号線１９を介して、カラム処理部２６のカラムＡＤ回路２５に供給される。   In the solid-state imaging device 1 having such a configuration, the pixel signal output from the unit pixel 3 is supplied to the column AD circuit 25 of the column processing unit 26 via the vertical signal line 19 for each vertical column.

カラム処理部２６の各カラムＡＤ回路２５は、１列分の画素のアナログ信号Ｓｏを受けて、そのアナログ信号Ｓｏを処理する。たとえば、各カラムＡＤ回路２５は、アナログ信号を、たとえば低速クロックCLK2を用いて、たとえば１０ビットのデジタル信号に変換するＡＤＣ(Analog Digital Converter)回路を持つ。   Each column AD circuit 25 of the column processing unit 26 receives the analog signal So of the pixels for one column and processes the analog signal So. For example, each column AD circuit 25 has an ADC (Analog Digital Converter) circuit that converts an analog signal into, for example, a 10-bit digital signal using, for example, a low-speed clock CLK2.

カラム処理部２６におけるＡＤ変換処理としては、行単位で並列に保持されたアナログ信号を、列ごとに設けられたカラムＡＤ回路２５を使用して、行ごとに並列にＡＤ変換する方法を採る。この際には、シングルスロープ積分型（あるいはランプ信号比較型）のＡＤ変換の手法を使用する。この手法は、簡単な構成でＡＤ変換器が実現できるため、並列に設けても回路規模が大きくならないという特徴を有している。   As the AD conversion processing in the column processing unit 26, a method is adopted in which analog signals held in parallel in units of rows are subjected to AD conversion in parallel for each row using the column AD circuit 25 provided for each column. At this time, a single slope integration type (or ramp signal comparison type) AD conversion technique is used. Since this method can realize an AD converter with a simple configuration, it has a feature that the circuit scale does not increase even if it is provided in parallel.

シングルスロープ積分型のＡＤ変換に当たっては、変換開始から参照信号RAMPと処理対象信号電圧とが一致するまでの時間に基づいて、アナログの処理対象信号をデジタル信号に変換する。このための仕組みとしては、原理的には、コンパレータ（電圧比較器）にランプ状の参照信号RAMPを供給すると同時にクロック信号でのカウント（計数）を開始し、垂直信号線１９を介して入力されたアナログの画素信号を参照信号RAMPと比較することによってパルス信号が得られるまでカウントすることでＡＤ変換を行なう。   In the single slope integration type AD conversion, the analog processing target signal is converted into a digital signal based on the time from the start of conversion until the reference signal RAMP matches the processing target signal voltage. As a mechanism for this, in principle, a ramp-like reference signal RAMP is supplied to a comparator (voltage comparator) and at the same time, counting with a clock signal is started and input via the vertical signal line 19. By comparing the analog pixel signal with the reference signal RAMP and counting until a pulse signal is obtained, AD conversion is performed.

また、この際、回路構成を工夫することで、ＡＤ変換とともに、垂直信号線１９を介して入力された電圧モードの画素信号に対して、画素リセット直後の信号レベル（ノイズレベルもしくはリセットレベルと称する）と真の（受光光量に応じた）信号レベルＶsig との差分をとる処理（いわゆるＣＤＳ処理と等価）を行なうことができる。これにより、固定パターンノイズ（ＦＰＮ；Fixed Pattern Noise ）やリセットノイズといわれるノイズ信号成分を取り除くことができる。   At this time, by devising the circuit configuration, the signal level immediately after the pixel reset (referred to as noise level or reset level) is applied to the voltage mode pixel signal input through the vertical signal line 19 together with AD conversion. ) And a true signal level Vsig (according to the amount of received light) (equivalent to a so-called CDS process) can be performed. Thereby, it is possible to remove a noise signal component called fixed pattern noise (FPN) or reset noise.

＜参照信号生成部とカラムＡＤ回路との詳細＞
参照信号生成部２７は、ＤＡ変換回路（ＤＡＣ；Digital Analog Converter）２７ａを有して構成されており、通信・タイミング制御部２０からの制御データＣＮ４で示される初期値からカウントクロックＣＫ０に同期して、階段状の鋸歯状波（ランプ波形）を生成して、カラム処理部２６の個々のカラムＡＤ回路２５に、この生成した鋸歯状波をＡＤ変換用の参照電圧（ＡＤＣ基準信号）として供給するようになっている。なお、図示を割愛しているが、ノイズ防止用のフィルタを設けるとよい。 <Details of reference signal generator and column AD circuit>
The reference signal generation unit 27 includes a DA converter circuit (DAC: Digital Analog Converter) 27a, and is synchronized with the count clock CK0 from the initial value indicated by the control data CN4 from the communication / timing control unit 20. Then, a step-like sawtooth wave (ramp waveform) is generated, and the generated sawtooth wave is supplied to each column AD circuit 25 of the column processing unit 26 as a reference voltage (ADC standard signal) for AD conversion. It is supposed to be. Although illustration is omitted, a filter for preventing noise may be provided.

なお、この階段状の鋸歯状波は、クロック変換部２３からの高速クロック、たとえば逓倍回路で生成される逓倍クロックを元に生成することで、端子５ａを介して入力されるマスタークロックCLK0に基づき生成するよりも高速に変化させることができる。   This step-like sawtooth wave is generated based on a high-speed clock from the clock conversion unit 23, for example, a multiplication clock generated by a multiplication circuit, and thus based on the master clock CLK0 input via the terminal 5a. It can be changed faster than it generates.

通信・タイミング制御部２０から参照信号生成部２７のＤＡ変換回路２７ａに供給する制御データＣＮ４は、比較処理ごとのランプ電圧が同じ傾き（変化率）となるように、時間に対するデジタルデータの変化率を同じにする情報も含んでいる。具体的には、単位時間ごとに１ずつカウント値を変化させるのがよい。   The control data CN4 supplied from the communication / timing controller 20 to the DA converter circuit 27a of the reference signal generator 27 has a digital data change rate with respect to time so that the ramp voltage for each comparison process has the same slope (change rate). It also includes information to make the same. Specifically, the count value is preferably changed by 1 every unit time.

カラムＡＤ回路２５は、参照信号生成部２７のＤＡ変換回路２７ａで生成される参照電圧RAMPと、行制御線１５（Ｖ０，Ｖ１，…）ごとに単位画素３から垂直信号線１９（Ｈ０，Ｈ１，…）を経由し得られるアナログの画素信号とを比較する電圧比較部（コンパレータ）２５２と、電圧比較部２５２が比較処理を完了するまでの時間をカウントし、その結果を保持するカウンタ部２５４とを備えて構成されｎビットＡＤ変換機能を有している。   The column AD circuit 25 includes the reference voltage RAMP generated by the DA conversion circuit 27a of the reference signal generation unit 27 and the vertical signal line 19 (H0, H1) from the unit pixel 3 for each row control line 15 (V0, V1,...). ,...), And a counter unit 254 that counts the time until the voltage comparison unit 252 completes the comparison process and holds the result. And has an n-bit AD conversion function.

通信・タイミング制御部２０は、電圧比較部２５２が画素信号のリセット成分ΔＶと信号成分Ｖsig の何れについて比較処理を行なっているのかに応じてカウンタ部２５４におけるカウント処理のモードを切り替える制御部の機能を持つ。この通信・タイミング制御部２０から各カラムＡＤ回路２５のカウンタ部２５４には、カウンタ部２５４がダウンカウントモードで動作するのかアップカウントモードで動作するのかを指示するための制御信号ＣＮ５が入力されている。   The communication / timing control unit 20 functions as a control unit that switches the count processing mode in the counter unit 254 according to which of the reset component ΔV and the signal component Vsig of the pixel signal the voltage comparison unit 252 is performing comparison processing. have. A control signal CN5 for instructing whether the counter unit 254 operates in the down count mode or the up count mode is input from the communication / timing control unit 20 to the counter unit 254 of each column AD circuit 25. Yes.

電圧比較部２５２の一方の入力端子RAMPは、他の電圧比較部２５２の入力端子RAMPと共通に、参照信号生成部２７で生成される階段状の参照電圧RAMPが入力され、他方の入力端子には、それぞれ対応する垂直列の垂直信号線１９が接続され、画素アレイ部１０からの画素信号電圧が個々に入力される。電圧比較部２５２の出力信号はカウンタ部２５４に供給される。   One input terminal RAMP of the voltage comparison unit 252 receives the step-like reference voltage RAMP generated by the reference signal generation unit 27 in common with the input terminal RAMP of the other voltage comparison unit 252, and inputs to the other input terminal. Are connected to the vertical signal lines 19 in the corresponding vertical columns, and the pixel signal voltages from the pixel array unit 10 are individually input thereto. The output signal of the voltage comparison unit 252 is supplied to the counter unit 254.

カウンタ部２５４のクロック端子ＣＫには、他のカウンタ部２５４のクロック端子ＣＫと共通に、通信・タイミング制御部２０からカウントクロックＣＫ０が入力されている。   The count clock CK0 from the communication / timing control unit 20 is input to the clock terminal CK of the counter unit 254 in common with the clock terminals CK of the other counter units 254.

このカウンタ部２５４は、その構成については図示を割愛するが、ラッチで構成されたデータ記憶部２５５の配線形態を同期カウンタ形式に変更することで実現でき、１本のカウントクロックＣＫ０の入力で、内部カウントを行なうようになっている。カウントクロックＣＫ０も、階段状の電圧波形と同様に、クロック変換部２３からの高速クロック（たとえば逓倍クロック）を元に生成することで、端子５ａを介して入力されるマスタークロックCLK0より高速にすることができる。   The counter unit 254 is omitted from the illustration of the configuration, but can be realized by changing the wiring form of the data storage unit 255 configured by a latch to the synchronous counter form, and by inputting one count clock CK0, An internal count is performed. Similarly to the stepped voltage waveform, the count clock CK0 is generated based on a high-speed clock (for example, a multiplied clock) from the clock conversion unit 23, so that the count clock CK0 is faster than the master clock CLK0 input through the terminal 5a. be able to.

ここで、カウンタ部２５４は、詳細は後述するが、カウントモードに拘わらず共通のアップダウンカウンタ（Ｕ／Ｄ ＣＮＴ）を用いて、ダウンカウント動作とアップカウント動作とを切り替えて（具体的には交互に）カウント処理を行なうことが可能に構成されている点に特徴を有する。また、第１実施形態のカウンタ部２５４は、カウント出力値がカウントクロックＣＫ０に同期して出力される同期カウンタを使用する。   Here, although details will be described later, the counter unit 254 uses a common up / down counter (U / D CNT) regardless of the count mode to switch between the down count operation and the up count operation (specifically, It is characterized in that it can be configured to perform count processing (alternately). Further, the counter unit 254 of the first embodiment uses a synchronous counter whose count output value is output in synchronization with the count clock CK0.

なお、同期カウンタの場合、すべてのフリップフロップ（カウンタ基本要素）の動作がカウントクロックＣＫ０で制限される。よって、より高周波数動作が要求される場合には、カウンタ部２５４としては、その動作制限周波数が最初のフリップフロップ（カウンタ基本要素）の制限周波数でのみ決められるため高速動作に適する非同期カウンタの使用がより好ましい。   In the case of a synchronous counter, the operations of all flip-flops (counter basic elements) are limited by the count clock CK0. Therefore, when higher frequency operation is required, the counter unit 254 uses an asynchronous counter suitable for high speed operation because its operation limit frequency is determined only by the limit frequency of the first flip-flop (counter basic element). Is more preferable.

カウンタ部２５４には、水平走査回路１２から制御線１２ｃを介して制御パルスが入力される。カウンタ部２５４は、カウント結果を保持するラッチ機能を有しており、制御線１２ｃを介しての制御パルスによる指示があるまでは、カウンタ出力値を保持する。   A control pulse is input to the counter unit 254 from the horizontal scanning circuit 12 through the control line 12c. The counter unit 254 has a latch function for holding the count result, and holds the counter output value until an instruction by a control pulse through the control line 12c is given.

また、カラムＡＤ回路２５は、カウンタ部２５４の後段に、このカウンタ部２５４の保持したカウント結果を保持するｎビットのメモリ装置としてのデータ記憶部２５６と、カウンタ部２５４とデータ記憶部２５６との間に配されたスイッチ２５８とを備えている。   Further, the column AD circuit 25 includes a data storage unit 256 as an n-bit memory device that holds the count result held by the counter unit 254, a counter unit 254, and a data storage unit 256, following the counter unit 254. And a switch 258 disposed therebetween.

スイッチ２５８には、他の垂直列のスイッチ２５８と共通に、通信・タイミング制御部２０から、所定のタイミングで、制御パルスとしてのメモリ転送指示パルスＣＮ８が供給される。スイッチ２５８は、メモリ転送指示パルスＣＮ８が供給されると、対応するカウンタ部２５４のカウント値をデータ記憶部２５６に転送する。データ記憶部２５６は、転送されたカウント値を保持・記憶する。   A memory transfer instruction pulse CN8 as a control pulse is supplied to the switch 258 from the communication / timing control unit 20 at a predetermined timing in common with the switches 258 in the other vertical columns. When the memory transfer instruction pulse CN8 is supplied, the switch 258 transfers the count value of the corresponding counter unit 254 to the data storage unit 256. The data storage unit 256 holds and stores the transferred count value.

なお、カウンタ部２５４のカウント値を所定のタイミングでデータ記憶部２５６に保持させる仕組みは、両者間にスイッチ２５８を配する構成に限らず、たとえば、カウンタ部２５４とデータ記憶部２５６とを直接に接続しつつ、カウンタ部２５４の出力イネーブルをメモリ転送指示パルスＣＮ８で制御することで実現することもできるし、データ記憶部２５６のデータ取込タイミングを決めるラッチクロックとしてメモリ転送指示パルスＣＮ８を用いることでも実現できる。   Note that the mechanism for holding the count value of the counter unit 254 in the data storage unit 256 at a predetermined timing is not limited to the configuration in which the switch 258 is disposed between them, and for example, the counter unit 254 and the data storage unit 256 are directly connected. While being connected, the output enable of the counter unit 254 can be realized by controlling the memory transfer instruction pulse CN8, or the memory transfer instruction pulse CN8 is used as a latch clock for determining the data take-in timing of the data storage unit 256. But it can be realized.

データ記憶部２５６には、水平走査回路１２から制御線１２ｃを介して制御パルスが入力される。データ記憶部２５６は、制御線１２ｃを介しての制御パルスによる指示があるまでは、カウンタ部２５４から取り込んだカウント値を保持する。   A control pulse is input to the data storage unit 256 from the horizontal scanning circuit 12 through the control line 12c. The data storage unit 256 holds the count value fetched from the counter unit 254 until there is an instruction by a control pulse through the control line 12c.

水平走査回路１２は、カラム処理部２６の各電圧比較部２５２とカウンタ部２５４とが、それぞれが担当する処理を行なうのと並行して、各データ記憶部２５６が保持していたカウント値を読み出す読出走査部の機能を持つ。   The horizontal scanning circuit 12 reads the count value held by each data storage unit 256 in parallel with the voltage comparison unit 252 and the counter unit 254 of the column processing unit 26 performing the processing that they are responsible for. It has the function of a readout scanning unit.

データ記憶部２５６の出力は、水平信号線１８に接続されている。水平信号線１８は、カラムＡＤ回路２５のビット幅であるｎビット幅分の信号線を有し、図示しないそれぞれの出力線に対応したｎ個のセンス回路を経由して出力回路２８に接続される。   The output of the data storage unit 256 is connected to the horizontal signal line 18. The horizontal signal line 18 has a signal line of an n-bit width which is the bit width of the column AD circuit 25, and is connected to the output circuit 28 via n sense circuits corresponding to the respective output lines (not shown). The

このような構成のカラムＡＤ回路２５は、先にも述べたように、垂直信号線１９（Ｈ０，Ｈ１，…）ごとに配置され、列並列構成のＡＤＣブロックであるカラム処理部２６が構成される。   As described above, the column AD circuit 25 having such a configuration is arranged for each of the vertical signal lines 19 (H0, H1,...), And the column processing unit 26 that is an ADC block having a column parallel configuration is configured. The

このような構成において、カラムＡＤ回路２５は、水平ブランキング期間に相当する画素信号読出期間において、カウント動作を行ない、所定のタイミングでカウント結果を出力する。すなわち、先ず、電圧比較部２５２では、参照信号生成部２７からのランプ波形電圧と、垂直信号線１９を介して入力される画素信号電圧とを比較し、双方の電圧が同じになると、電圧比較部２５２のコンパレータ出力が反転（本例ではＨレベルからＬレベルへ遷移）する。   In such a configuration, the column AD circuit 25 performs a count operation in the pixel signal readout period corresponding to the horizontal blanking period, and outputs a count result at a predetermined timing. That is, first, the voltage comparison unit 252 compares the ramp waveform voltage from the reference signal generation unit 27 with the pixel signal voltage input via the vertical signal line 19, and if both voltages are the same, the voltage comparison The comparator output of the unit 252 is inverted (in this example, transition from H level to L level).

カウンタ部２５４は、参照信号生成部２７から発せられるランプ波形電圧に同期してダウンカウントモードもしくはアップカウントモードでカウント動作を開始しており、コンパレータ出力の反転した情報がカウンタ部２５４に通知されると、カウント動作を停止し、その時点のカウント値を画素データとしてラッチ（保持・記憶）することでＡＤ変換を完了する。   The counter unit 254 starts the count operation in the down-count mode or the up-count mode in synchronization with the ramp waveform voltage generated from the reference signal generation unit 27, and the counter unit 254 is notified of the inverted information of the comparator output. Then, the count operation is stopped and the AD conversion is completed by latching (holding / storing) the count value at that time as pixel data.

この後、カウンタ部２５４は、所定のタイミングで水平走査回路１２から制御線１２ｃを介して入力される水平選択信号ＣＨ（ｉ）によるシフト動作に基づいて、記憶・保持した画素データを、順次、カラム処理部２６外や画素アレイ部１０を有するチップ外へ出力端子５ｃから出力する。   Thereafter, the counter unit 254 sequentially stores the stored and held pixel data based on the shift operation by the horizontal selection signal CH (i) input from the horizontal scanning circuit 12 via the control line 12c at a predetermined timing. The data is output from the output terminal 5c to the outside of the column processing unit 26 or the outside of the chip having the pixel array unit 10.

なお、本実施形態の説明としては直接関連しないため特に図示しないが、その他の各種信号処理回路なども、固体撮像装置１の構成要素に含まれる場合がある。   Although not specifically illustrated because it is not directly related to the description of the present embodiment, other various signal processing circuits may be included in the components of the solid-state imaging device 1.

＜画素部＞
図２は、図１に示した固体撮像装置１に使用される単位画素３の構成例と、駆動部と駆動制御線と画素トランジスタの接続態様を示す図である。画素アレイ部１０内の単位画素（画素セル）３の構成は、通常のＣＭＯＳイメージセンサと同様であり、本実施形態では、ＣＭＯＳセンサとして汎用的な４ＴＲ構成のものや、たとえば、特許第２７０８４５５号公報に記載のように、３つのトランジスタからなる３ＴＲ構成のものを使用することができる。もちろん、これらの画素構成は一例であり、通常のＣＭＯＳイメージセンサのアレイ構成であれば、何れのものでも使用できる。 <Pixel part>
FIG. 2 is a diagram illustrating a configuration example of the unit pixel 3 used in the solid-state imaging device 1 illustrated in FIG. 1 and a connection mode of the drive unit, the drive control line, and the pixel transistor. The structure of the unit pixel (pixel cell) 3 in the pixel array unit 10 is the same as that of a normal CMOS image sensor. As described in the publication, a 3TR configuration including three transistors can be used. Of course, these pixel configurations are merely examples, and any CMOS image sensor array configuration can be used.

画素内アンプとしては、たとえばフローティングディフュージョンアンプ構成のものが用いられる。一例としては、電荷生成部に対して、電荷読出部（転送ゲート部／読出ゲート部）の一例である読出選択用トランジスタ、リセットゲート部の一例であるリセットトランジスタ、垂直選択用トランジスタ、およびフローティングディフュージョンの電位変化を検知する検知素子の一例であるソースフォロア構成の増幅用トランジスタを有する、ＣＭＯＳセンサとして汎用的な４つのトランジスタからなる構成（以下４ＴＲ構成ともいう）のものを使用することができる。   As the intra-pixel amplifier, for example, a floating diffusion amplifier configuration is used. As an example, with respect to the charge generation unit, a read selection transistor that is an example of a charge readout unit (transfer gate unit / read gate unit), a reset transistor that is an example of a reset gate unit, a vertical selection transistor, and a floating diffusion A CMOS sensor having a general-purpose four transistors (hereinafter also referred to as a 4TR configuration) having an amplifying transistor having a source follower configuration, which is an example of a detection element that detects a change in potential, can be used.

たとえば、図２に示す４ＴＲ構成の単位画素３は、光を受光して電荷に変換する光電変換機能とともに、その電荷を蓄積する電荷蓄積機能の各機能を兼ね備えた電荷生成部３２と、電荷生成部３２に対して、電荷読出部（転送ゲート部／読出ゲート部）の一例である読出選択用トランジスタ（転送トランジスタ）３４、リセットゲート部の一例であるリセットトランジスタ３６、垂直選択用トランジスタ４０、およびフローティングディフュージョン３８の電位変化を検知する検知素子の一例であるソースフォロア構成の増幅用トランジスタ４２を有する。   For example, the unit pixel 3 having a 4TR configuration shown in FIG. 2 includes a charge generation unit 32 having both a photoelectric conversion function for receiving light and converting it into charges, and a charge storage function for storing the charges, and a charge generation unit. For the unit 32, a read selection transistor (transfer transistor) 34 as an example of a charge readout unit (transfer gate unit / read gate unit), a reset transistor 36 as an example of a reset gate unit, a vertical selection transistor 40, and An amplification transistor 42 having a source follower configuration, which is an example of a detection element that detects a potential change of the floating diffusion 38, is included.

この単位画素３は、電荷蓄積部の機能を備えた電荷注入部の一例であるフローティングディフュージョン３８とからなるＦＤＡ（Floating Diffusion Amp）構成の画素信号生成部５を有するものとなっている。フローティングディフュージョン３８は寄生容量を持った拡散層である。   The unit pixel 3 includes a pixel signal generation unit 5 having an FDA (Floating Diffusion Amp) configuration including a floating diffusion 38 which is an example of a charge injection unit having a function of a charge storage unit. The floating diffusion 38 is a diffusion layer having parasitic capacitance.

読出選択用トランジスタ（第２の転送部）３４は、転送信号φＴＲＧが供給される転送駆動バッファ２５０により転送配線（読出選択線ＴＸ）５５を介して駆動されるようになっている。リセットトランジスタ３６は、リセット信号φＲＳＴが供給されるリセット駆動バッファ２５２によりリセット配線（ＲＳＴ）５６を介して駆動されるようになっている。垂直選択用トランジスタ４０は、垂直選択信号φＶＳＥＬが供給される選択駆動バッファ２５４により垂直選択線（ＳＥＬ）５２を介して駆動されるようになっている。各駆動バッファは、垂直走査部１４の垂直駆動部１４ｂによって駆動可能になっている。   The read selection transistor (second transfer unit) 34 is driven via a transfer wiring (read selection line TX) 55 by a transfer drive buffer 250 to which a transfer signal φTRG is supplied. The reset transistor 36 is driven via a reset wiring (RST) 56 by a reset driving buffer 252 to which a reset signal φRST is supplied. The vertical selection transistor 40 is driven via a vertical selection line (SEL) 52 by a selection drive buffer 254 to which a vertical selection signal φVSEL is supplied. Each drive buffer can be driven by the vertical drive unit 14 b of the vertical scanning unit 14.

画素信号生成部５におけるリセットトランジスタ３６は、ソースがフローティングディフュージョン３８に、ドレインが電源Ｖddにそれぞれ接続され、ゲート（リセットゲートＲＧ）には画素リセットパルスRST がリセット駆動バッファから入力される。   The reset transistor 36 in the pixel signal generation unit 5 has a source connected to the floating diffusion 38 and a drain connected to the power supply Vdd, and a pixel reset pulse RST is input to the gate (reset gate RG) from the reset drive buffer.

垂直選択用トランジスタ４０は、一例として、ドレインが増幅用トランジスタ４２のソースに、ソースが画素線５１にそれぞれ接続され、ゲート（特に垂直選択ゲートＳＥＬＶという）が垂直選択線５２に接続されている。なおこのような接続構成に限らず、ドレインが電源Ｖddに、ソースが増幅用トランジスタ４２のドレインにそれぞれ接続され、垂直選択ゲートＳＥＬＶが垂直選択線５２に接続されるようにしてもよい。   For example, in the vertical selection transistor 40, the drain is connected to the source of the amplification transistor 42, the source is connected to the pixel line 51, and the gate (particularly, the vertical selection gate SELV) is connected to the vertical selection line 52. The connection configuration is not limited to this, and the drain may be connected to the power supply Vdd, the source may be connected to the drain of the amplifying transistor 42, and the vertical selection gate SELV may be connected to the vertical selection line 52.

垂直選択線５２には、垂直選択信号ＳＥＬが印加される。増幅用トランジスタ４２は、ゲートがフローティングディフュージョン３８に接続され、ドレインが垂直選択用トランジスタ４０を介して電源Ｖddに、ソースは画素線５１に接続され、さらに垂直信号線５３（１９）に接続されるようになっている。   A vertical selection signal SEL is applied to the vertical selection line 52. The amplification transistor 42 has a gate connected to the floating diffusion 38, a drain connected to the power source Vdd via the vertical selection transistor 40, a source connected to the pixel line 51, and further connected to the vertical signal line 53 (19). It is like that.

さらに垂直信号線５３は、その一端がカラム処理部２６側に延在するとともに、その経路において、読出電流源部２４が接続され、増幅用トランジスタ４２との間で、略一定の動作電流（読出電流）が供給されるソースフォロワ構成が採られるようになっている。   Further, one end of the vertical signal line 53 extends to the column processing unit 26 side, and the read current source unit 24 is connected along the path, and a substantially constant operating current (read) is performed between the vertical signal line 53 and the amplifying transistor 42. A source follower configuration in which (current) is supplied is adopted.

具体的には、読出電流源部２４は、各垂直列に設けられたＮＭＯＳ型のトランジスタ（特に負荷ＭＯＳトランジスタという）２４２と、全垂直列に対して共用される電流生成部２４５およびゲートおよびドレインが共通に接続されソースがソース線２４８に接続されたＮＭＯＳ型のトランジスタ２４６を有する基準電流源部２４４とを備えている。   Specifically, the read current source unit 24 includes an NMOS type transistor (in particular, a load MOS transistor) 242 provided in each vertical column, a current generation unit 245 shared by all the vertical columns, and a gate and a drain. And a reference current source unit 244 having an NMOS type transistor 246 whose source is connected to the source line 248.

各負荷ＭＯＳトランジスタ２４２は、ドレインが対応する列の垂直信号線５３に接続され、ソースが接地線であるソース線２４８に共通に接続されている。これにより、各垂直列の負荷ＭＯＳトランジスタ２４２は基準電流源部２４４のトランジスタ２４６との間でゲート同士が接続されカレントミラー回路を構成し、垂直信号線１９に対し電流源として機能するように接続されている。   Each load MOS transistor 242 has a drain connected to the vertical signal line 53 of the corresponding column and a source connected in common to a source line 248 that is a ground line. As a result, the load MOS transistors 242 in each vertical column are connected to each other so as to function as a current source with respect to the vertical signal line 19 by connecting the gates to the transistor 246 of the reference current source unit 244 to form a current mirror circuit. Has been.

ソース線２４８は、水平方向の端部（図１の左右の垂直列）で基板バイアスである接地（ＧＮＤ）に接続され、負荷ＭＯＳトランジスタ２４２の接地に対する動作電流（読出電流）が、チップの左右両端から供給されるような構成となっている。   The source line 248 is connected to the ground (GND) which is the substrate bias at the horizontal end (left and right vertical columns in FIG. 1), and the operating current (read current) with respect to the ground of the load MOS transistor 242 is changed to the left and right of the chip. It is configured to be supplied from both ends.

電流生成部２４５には、必要時にのみ所定電流を出力するようにするための負荷制御信号SFLACTが、図示しない負荷制御部から供給されるようになっている。電流生成部２４５は、信号読出し時には、負荷制御信号SFLACTのアクティブ状態が入力されることで、各増幅用トランジスタ４２に接続された負荷ＭＯＳトランジスタ２４２によって、予め決められた定電流を流し続けるようになっている。つまり、負荷ＭＯＳトランジスタ２４２は、選択行の増幅用トランジスタ４２とソースフォロアを組んで読出電流を増幅用トランジスタ４２に供給することで垂直信号線５３への信号出力をさせる。   A load control signal SFLACT for outputting a predetermined current only when necessary is supplied to the current generation unit 245 from a load control unit (not shown). When the signal is read, the current generation unit 245 receives an active state of the load control signal SFLACT so that the load MOS transistor 242 connected to each amplification transistor 42 continues to flow a predetermined constant current. It has become. In other words, the load MOS transistor 242 makes a signal output to the vertical signal line 53 by assembling the amplifying transistor 42 and the source follower in the selected row and supplying the read current to the amplifying transistor 42.

このような４ＴＲ構成では、フローティングディフュージョン３８は増幅用トランジスタ４２のゲートに接続されているので、増幅用トランジスタ４２はフローティングディフュージョン３８の電位（以下ＦＤ電位という）に対応した信号を電圧モードで、画素線５１を介して垂直信号線１９（５３）に出力する。   In such a 4TR configuration, since the floating diffusion 38 is connected to the gate of the amplifying transistor 42, the amplifying transistor 42 outputs a signal corresponding to the potential of the floating diffusion 38 (hereinafter referred to as FD potential) in the voltage mode. The signal is output to the vertical signal line 19 (53) via the line 51.

リセットトランジスタ３６は、フローティングディフュージョン３８をリセットする。読出選択用トランジスタ（転送トランジスタ）３４は、電荷生成部３２にて生成された信号電荷をフローティングディフュージョン３８に転送する。垂直信号線１９には多数の画素が接続されているが、画素を選択するのには、選択画素のみ垂直選択用トランジスタ４０をオンする。すると選択画素のみが垂直信号線１９と接続され、垂直信号線１９には選択画素の信号が出力される。   The reset transistor 36 resets the floating diffusion 38. The read selection transistor (transfer transistor) 34 transfers the signal charge generated by the charge generator 32 to the floating diffusion 38. A large number of pixels are connected to the vertical signal line 19. To select a pixel, the vertical selection transistor 40 is turned on only for the selected pixel. Then, only the selected pixel is connected to the vertical signal line 19, and the signal of the selected pixel is output to the vertical signal line 19.

＜電圧比較部の詳細構成例＞
図３は、電圧比較部２５２の概略回路図である。本実施形態の電圧比較部２５２は、その構成を工夫することで、リセット成分ΔＶのバラツキに左右されずに比較期間を設定できるようにする点に特徴を有する。 <Detailed configuration example of voltage comparison unit>
FIG. 3 is a schematic circuit diagram of the voltage comparison unit 252. The voltage comparison unit 252 of the present embodiment is characterized in that the comparison period can be set without being influenced by variations in the reset component ΔV by devising the configuration.

電圧比較部２５２の基本構成は、一般に良く知られている差動アンプ構成を採用しており、ＮＭＯＳ型のトランジスタ３０２，３０４を有する差動トランジスタ対部３００と、差動トランジスタ対部３００の出力負荷となるＰＭＯＳ型のトランジスタ３１２，３１４を有する電源側に配された負荷トランジスタ対部３１０と、各部３００，３１０に一定の動作電流を供給する接地（ＧＮＤ）側に配されたＮＭＯＳ型の定電流源トランジスタ３２２を有する電流源部３２０とを備えている。   The basic configuration of the voltage comparison unit 252 employs a generally well-known differential amplifier configuration, and includes a differential transistor pair 300 having NMOS transistors 302 and 304 and an output of the differential transistor pair 300. A load transistor pair 310 arranged on the power source side having PMOS type transistors 312 and 314 serving as loads, and an NMOS type constant arranged on the ground (GND) side for supplying a constant operating current to each unit 300 and 310. And a current source unit 320 having a current source transistor 322.

トランジスタ３０２，３０４の各ソースが共通に定電流源トランジスタ３２２のドレインと接続され、トランジスタ３０２，３０４の各ドレイン（出力端子）に負荷トランジスタ対部３１０の対応するトランジスタ３１２，３１４のドレインが接続されている。定電流源トランジスタ３２２のゲートには、ＤＣゲート電圧ＶＧが入力される。   The sources of the transistors 302 and 304 are commonly connected to the drain of the constant current source transistor 322, and the drains (output terminals) of the transistors 302 and 304 are connected to the drains of the corresponding transistors 312 and 314 of the load transistor pair 310. ing. A DC gate voltage VG is input to the gate of the constant current source transistor 322.

差動トランジスタ対部３００の出力（図示した例ではトランジスタ３０４のドレイン）は、図示しないアンプに接続され、さらに図示しないバッファを経て、十分な増幅がなされた後、カウンタ部２５４に出力されるようになっている。   The output of the differential transistor pair unit 300 (in the illustrated example, the drain of the transistor 304) is connected to an amplifier (not shown) and further amplified through a buffer (not shown) so as to be output to the counter unit 254. It has become.

また、電圧比較部２５２の動作点をリセットする動作点リセット部３３０が設けられている。動作点リセット部３３０は、オフセット除去部として機能するものである。つまり、電圧比較部２５２は、オフセット除去機能付きの電圧コンパレータとして構成されている。動作点リセット部３３０は、スイッチトランジスタ３３２，３３４と信号結合用の容量素子３３６，３３８とを有している。   In addition, an operating point reset unit 330 that resets the operating point of the voltage comparison unit 252 is provided. The operating point reset unit 330 functions as an offset removing unit. That is, the voltage comparison unit 252 is configured as a voltage comparator with an offset removal function. The operating point reset unit 330 includes switch transistors 332 and 334 and signal coupling capacitive elements 336 and 338.

ここで、スイッチトランジスタ３３２は、トランジスタ３０２のゲート（入力端子）−ドレイン（出力端子）間に接続され、またスイッチトランジスタ３３４は、トランジスタ３０４のゲート（入力端子）−ドレイン（出力端子）間に接続され、各ゲートには共通に比較器リセットパルスPSETが供給されるようになっている。   Here, the switch transistor 332 is connected between the gate (input terminal) and the drain (output terminal) of the transistor 302, and the switch transistor 334 is connected between the gate (input terminal) and the drain (output terminal) of the transistor 304. The comparator reset pulse PSET is supplied to each gate in common.

また、トランジスタ３０２のゲート（入力端子）には、容量素子３３６を介して画素信号Ｖｘが供給され、トランジスタ３０４のゲート（入力端子）には、図示しない参照信号生成部２７から参照信号RAMPが供給されるようになっている。   Further, the pixel signal Vx is supplied to the gate (input terminal) of the transistor 302 via the capacitor 336, and the reference signal RAMP is supplied from the reference signal generator 27 (not shown) to the gate (input terminal) of the transistor 304. It has come to be.

このような構成において、動作点リセット部３３０は、容量素子３３６，３３８を介して入力される信号に対してサンプル／ホールド機能を発揮する。すなわち、画素信号Ｖｘと参照信号RAMPとの比較を開始する直前だけ比較器リセットパルスPSETをアクティブ（本例ではＨレベル）にし、差動トランジスタ対部３００の動作点をドレイン電圧（読出電位；基準成分や信号成分を読み出す動作基準値）にリセットする。その後、容量素子３３６を介して画素信号Ｖｘをトランジスタ３０２へ、また容量素子３３８を介して参照信号RAMPを入力し、画素信号Ｖｘと参照信号RAMPとが同電位となるまで比較を行なう。画素信号Ｖｘと参照信号RAMPとが同電位となると出力が反転する。   In such a configuration, the operating point reset unit 330 exhibits a sample / hold function with respect to a signal input via the capacitive elements 336 and 338. That is, the comparator reset pulse PSET is made active (H level in this example) just before the comparison between the pixel signal Vx and the reference signal RAMP is started, and the operating point of the differential transistor pair 300 is set to the drain voltage (read potential; reference). Operation reference value for reading out components and signal components). After that, the pixel signal Vx is input to the transistor 302 via the capacitor 336 and the reference signal RAMP is input via the capacitor 338, and comparison is performed until the pixel signal Vx and the reference signal RAMP have the same potential. When the pixel signal Vx and the reference signal RAMP have the same potential, the output is inverted.

ここで、比較器リセットパルスPSETを供給して差動トランジスタ対部３００のトランジスタ３０２，３０４のゲートとドレインを一時的に接続（ショート）してダイオード接続とし、単位画素３の増幅用トランジスタ４２の入力にトランジスタ３０４のオフセット成分を加えたものをトランジスタ３０４の入力端子（ゲート）に保持した後に参照信号RAMPを入力して、画素信号Ｖｘと参照信号RAMPとの比較を開始する。こうすることで、画素信号の読出電位で電圧比較部２５２の動作点が設定されるようになるので、リセット成分ΔＶのバラツキの影響を受け難くなる。   Here, a comparator reset pulse PSET is supplied to temporarily connect (short-circuit) the gates and drains of the transistors 302 and 304 of the differential transistor pair 300 to form a diode connection, so that the amplification transistor 42 of the unit pixel 3 The input signal plus the offset component of the transistor 304 is held at the input terminal (gate) of the transistor 304 and then the reference signal RAMP is input, and the comparison between the pixel signal Vx and the reference signal RAMP is started. By doing so, the operating point of the voltage comparison unit 252 is set by the read potential of the pixel signal, and therefore, it is difficult to be affected by variations in the reset component ΔV.

＜固体撮像装置の動作＞
図４は、図１に示した固体撮像装置１のカラムＡＤ回路２５における基本動作である信号取得差分処理を説明するためのタイミングチャートである。 <Operation of solid-state imaging device>
FIG. 4 is a timing chart for explaining signal acquisition difference processing which is a basic operation in the column AD circuit 25 of the solid-state imaging device 1 shown in FIG.

画素アレイ部１０の各単位画素３で感知されたアナログの画素信号をデジタル信号に変換する仕組みとしては、たとえば、所定の傾きで下降するランプ波形状の参照信号RAMPと単位画素３からの画素信号における基準成分や信号成分の各電圧とが一致する点を探し、この比較処理で用いる参照信号RAMPの生成時点から、画素信号における基準成分や信号成分に応じた電気信号と参照信号とが一致した時点までをカウントクロックでカウント（計数）することで、基準成分や信号成分の各大きさに対応した画素信号レベルのカウント値を得る手法を採る。   As a mechanism for converting an analog pixel signal sensed by each unit pixel 3 of the pixel array section 10 into a digital signal, for example, a ramp-shaped reference signal RAMP that falls with a predetermined inclination and a pixel signal from the unit pixel 3 are used. The reference signal RAMP is searched for a point where the voltages of the reference component and the signal component match, and the reference signal and the reference signal in the pixel signal match the reference signal and the reference signal from the generation point of the reference signal RAMP used in the comparison process. A method of obtaining count values of pixel signal levels corresponding to the sizes of the reference component and the signal component by counting (counting) up to the time point with the count clock is adopted.

ここで、垂直信号線１９から出力される画素信号Ｓｏは、時間系列として、基準レベルとしての画素信号の雑音を含むリセットレベルＳrst の後に信号レベルＳsig が現れるものである。１回目の処理を基準レベル（リセットレベルＳrst ・事実上リセット成分ΔＶと等価）について行なう場合、２回目の処理はリセットレベルＳrst に信号成分Ｖsig を加えた信号レベルＳsig についての処理となる。以下具体的に説明する。   Here, the pixel signal So output from the vertical signal line 19 is such that the signal level Ssig appears after the reset level Srst including the noise of the pixel signal as the reference level as a time series. When the first process is performed on the reference level (reset level Srst-practically equivalent to the reset component ΔV), the second process is performed on the signal level Ssig obtained by adding the signal component Vsig to the reset level Srst. This will be specifically described below.

１回目の読出しのため、先ず通信・タイミング制御部２０は、カウンタ部２５４のカウント値を初期値“０”にリセットさせるとともに、カウンタ部２５４をダウンカウントモードに設定する。そして、任意の行Ｈｘの単位画素３から垂直信号線１９（Ｈ０，Ｈ１，…）への１回目の読出しが安定した後、通信・タイミング制御部２０は、比較器リセットパルスPSETをアクティブ（Ｌレベル）にして電圧比較部２５２をリセットする（ｔ８〜ｔ９）。 この動作により、各単位画素３のリセットレベルのバラツキ、および電圧比較部２５２自身のオフセット電圧を容量素子３３６，３３８へと記憶、吸収することができる。   For the first reading, the communication / timing control unit 20 first resets the count value of the counter unit 254 to the initial value “0” and sets the counter unit 254 to the down-count mode. Then, after the first reading from the unit pixel 3 in any row Hx to the vertical signal lines 19 (H0, H1,...) Is stabilized, the communication / timing controller 20 activates the comparator reset pulse PSET (L Level) to reset the voltage comparator 252 (t8 to t9). With this operation, the variation in the reset level of each unit pixel 3 and the offset voltage of the voltage comparison unit 252 itself can be stored and absorbed in the capacitive elements 336 and 338.

なお、「リセットレベルのバラツキ」は、画素（正しくは画素信号）のリセットノイズと閾値バラツキとを含む概念である。また、画素のリセットノイズは、電圧比較部２５２におけるリセット時のｋＴＣ雑音と比較器リセットパルスPSETのカップリングのバラツキとフィードスルーノイズのバラツキとを含む概念である。   “Reset level variation” is a concept that includes reset noise and threshold variation of pixels (correctly pixel signals). The pixel reset noise is a concept including kTC noise at the time of reset in the voltage comparator 252, variation in coupling of the comparator reset pulse PSET, and variation in feedthrough noise.

次に、参照信号生成部２７に向けて、参照信号RAMP生成用の制御データＣＮ４を供給する（ｔ１０）。これを受けて、参照信号生成部２７は、電圧比較部２５２の一方の入力端子RAMPへの比較電圧として、全体として鋸歯状（RAMP状）に時間変化させた階段状の波形（RAMP波形）を入力する。電圧比較部２５２は、このRAMP波形の比較電圧と画素部１０から供給される任意の垂直信号線１９（Ｖｘ）の画素信号電圧とを比較する。   Next, the control data CN4 for generating the reference signal RAMP is supplied to the reference signal generating unit 27 (t10). In response to this, the reference signal generation unit 27 generates a stepped waveform (RAMP waveform) that is time-varying in a sawtooth shape (RAMP shape) as a whole as a comparison voltage to one input terminal RAMP of the voltage comparison unit 252. input. The voltage comparison unit 252 compares the RAMP waveform comparison voltage with the pixel signal voltage of an arbitrary vertical signal line 19 (Vx) supplied from the pixel unit 10.

電圧比較部２５２の入力端子RAMPへの参照電圧RAMPの入力と同時に、電圧比較部２５２における比較時間を、行ごとに配置されたカウンタ部２５４で計測するために、参照信号生成部２７から発せられるランプ波形電圧に同期して、カウンタ部２５４のクロック端子に通信・タイミング制御部２０からカウントクロックＣＫ０を入力し、１回目のカウント動作として、初期値“０”からダウンカウントを開始する。すなわち、負の方向にカウント処理を開始する。   Simultaneously with the input of the reference voltage RAMP to the input terminal RAMP of the voltage comparator 252, it is issued from the reference signal generator 27 in order to measure the comparison time in the voltage comparator 252 with the counter unit 254 arranged for each row. In synchronization with the ramp waveform voltage, the count clock CK0 is input from the communication / timing control unit 20 to the clock terminal of the counter unit 254, and as the first count operation, down-counting starts from the initial value “0”. That is, the count process is started in the negative direction.

電圧比較部２５２は、参照信号生成部２７からのランプ状の参照電圧RAMPと垂直信号線１９を介して入力される画素信号電圧Ｖｘとを比較し、双方の電圧が同じになったときに、コンパレータ出力をＨレベルからＬレベルへ反転させる。つまり、リセット成分Ｖrst に応じた電圧信号（リセットレベルＳrst ）と参照電圧RAMPとを比較して、リセット成分Ｖrst の大きさに対応した時間軸方向に大きさを持っているアクティブロー（Ｌ）のパルス信号を生成して、カウンタ部２５４に供給する。   The voltage comparison unit 252 compares the ramp-shaped reference voltage RAMP from the reference signal generation unit 27 with the pixel signal voltage Vx input via the vertical signal line 19, and when both voltages become the same, The comparator output is inverted from H level to L level. That is, the voltage signal (reset level Srst) corresponding to the reset component Vrst and the reference voltage RAMP are compared, and the active low (L) having a magnitude in the time axis direction corresponding to the magnitude of the reset component Vrst. A pulse signal is generated and supplied to the counter unit 254.

この結果を受けて、カウンタ部２５４は、コンパレータ出力の反転とほぼ同時にカウント動作を停止し、その時点のカウント値を画素データとしてラッチ（保持・記憶）することでＡＤ変換を完了する。つまり、電圧比較部２５２における比較処理によって得られる時間軸方向に大きさを持っているアクティブロー（Ｌ）のパルス信号の幅をカウントクロックＣＫ０でカウント（計数）することで、リセット成分Ｖrst の大きさに対応したカウント値を得る。   In response to this result, the counter unit 254 stops the counting operation almost simultaneously with the inversion of the comparator output, and latches (holds / stores) the count value at that time as pixel data, thereby completing the AD conversion. That is, the width of the active-low (L) pulse signal having a magnitude in the time axis direction obtained by the comparison processing in the voltage comparison unit 252 is counted (counted) by the count clock CK0, so that the magnitude of the reset component Vrst is increased. A count value corresponding to the size is obtained.

通信・タイミング制御部２０は、所定のダウンカウント期間を経過すると、電圧比較部２５２への制御データの供給と、カウンタ部２５４へのカウントクロックＣＫ０の供給とを停止する。これにより、電圧比較部２５２は、ランプ状の参照電圧RAMPの生成を停止する（ｔ１４）。   The communication / timing control unit 20 stops supply of control data to the voltage comparison unit 252 and supply of the count clock CK0 to the counter unit 254 when a predetermined down-count period elapses. Thereby, the voltage comparison unit 252 stops generating the ramp-shaped reference voltage RAMP (t14).

この１回目の読出し時は、画素信号電圧ＶｘにおけるリセットレベルＶrst を電圧比較部２５２で検知してカウント動作を行なっているので、単位画素３のリセット成分ΔＶを読み出していることになる。   In the first reading, the reset level Vrst in the pixel signal voltage Vx is detected by the voltage comparison unit 252 and the count operation is performed. Therefore, the reset component ΔV of the unit pixel 3 is read.

このリセット成分ΔＶ内には、単位画素３ごとにばらつく雑音がオフセットとして含まれている。しかし、このリセット成分ΔＶのばらつきは一般に小さく、またリセットレベルＳrst は概ね全画素共通であるので、任意の垂直信号線１９の画素信号電圧Ｖｘにおけるリセット成分ΔＶの出力値はおおよそ既知である。   The reset component ΔV includes noise that varies for each unit pixel 3 as an offset. However, since the variation of the reset component ΔV is generally small and the reset level Srst is generally common to all pixels, the output value of the reset component ΔV in the pixel signal voltage Vx of the arbitrary vertical signal line 19 is approximately known.

加えて、比較器リセットパルスPSETにより電圧比較部２５２をリセットする際、１回目の読出電位で動作点が設定されるため、ゲインを上げた場合にもリセット成分ΔＶのバラツキに関わらず、リセットレベルＳrst が比較可能範囲を超えてしまうことが少なくなる。したがって、１回目のリセット成分ΔＶの読出し時には、参照信号RAMPを調整することにより、ダウンカウント期間（比較期間）を短くすることが可能である。たとえば、リセット成分ΔＶについての比較処理の最長期間を、７ビット分のカウント期間（１２８クロック）にして、リセットレベルＳrst （リセット成分ΔＶ）の比較を行なっている。   In addition, when the voltage comparison unit 252 is reset by the comparator reset pulse PSET, the operating point is set at the first read potential, so even when the gain is increased, the reset level is not affected regardless of the variation of the reset component ΔV. Srst is less likely to exceed the comparable range. Therefore, when the reset component ΔV is read for the first time, it is possible to shorten the downcount period (comparison period) by adjusting the reference signal RAMP. For example, the comparison of the reset level Srst (reset component ΔV) is performed by setting the longest period of comparison processing for the reset component ΔV to a 7-bit count period (128 clocks).

続いての２回目の読出し時には、リセット成分ΔＶに加えて、単位画素３ごとの入射光量に応じた信号成分Ｖsig を読み出し、１回目の読出しと同様の動作を行なう。ただし、比較器リセットパルスPSETをオフ（Ｈレベル）したままとし、比較器リセットパルスPSETによる電圧比較部２５２のリセットを行なわない。   In the subsequent second reading, in addition to the reset component ΔV, the signal component Vsig corresponding to the amount of incident light for each unit pixel 3 is read, and the same operation as the first reading is performed. However, the comparator reset pulse PSET remains off (H level), and the voltage comparison unit 252 is not reset by the comparator reset pulse PSET.

すなわち、先ず通信・タイミング制御部２０は、カウンタ部２５４をアップカウントモードに設定する。そして、任意の行Ｈｘの単位画素３から垂直信号線１９（Ｈ０，Ｈ１，…）への２回目の読出しが安定した後、通信・タイミング制御部２０は、参照信号生成部２７に向けて、参照電圧RAMP生成用の制御データＣＮ４を供給する。   That is, first, the communication / timing control unit 20 sets the counter unit 254 to the up-count mode. Then, after the second reading from the unit pixel 3 in any row Hx to the vertical signal lines 19 (H0, H1,...) Is stabilized, the communication / timing control unit 20 proceeds toward the reference signal generation unit 27. The control data CN4 for generating the reference voltage RAMP is supplied.

これを受けて、参照信号生成部２７は、電圧比較部２５２の一方の入力端子RAMPへの比較電圧として、全体として鋸歯状（RAMP状）に時間変化させた階段状の波形（RAMP波形）を入力する。電圧比較部２５２は、このRAMP波形の比較電圧と画素部１０から供給される任意の垂直信号線１９（Ｖｘ）の画素信号電圧とを比較する。   In response to this, the reference signal generation unit 27 forms a stepped waveform (RAMP waveform) that is time-varying in a sawtooth shape (RAMP shape) as a whole as a comparison voltage to one input terminal RAMP of the voltage comparison unit 252. input. The voltage comparison unit 252 compares the RAMP waveform comparison voltage with the pixel signal voltage of an arbitrary vertical signal line 19 (Vx) supplied from the pixel unit 10.

電圧比較部２５２の入力端子RAMPへの参照電圧RAMPの入力と同時に、電圧比較部２５２における比較時間を、行ごとに配置されたカウンタ部２５４で計測するために、参照信号生成部２７から発せられるランプ波形電圧に同期して（ｔ２０）、カウンタ部２５４のクロック端子に通信・タイミング制御部２０からカウントクロックＣＫ０を入力し、２回目のカウント動作として、１回目の読出し時に取得された単位画素３のリセット成分ΔＶに対応するカウント値から、１回目とは逆にアップカウントを開始する。すなわち、正の方向にカウント処理を開始する。   Simultaneously with the input of the reference voltage RAMP to the input terminal RAMP of the voltage comparator 252, it is issued from the reference signal generator 27 in order to measure the comparison time in the voltage comparator 252 with the counter unit 254 arranged for each row. In synchronization with the ramp waveform voltage (t20), the count clock CK0 is input from the communication / timing control unit 20 to the clock terminal of the counter unit 254, and the unit pixel 3 acquired at the time of the first reading is obtained as the second counting operation. In contrast to the first time, up-counting is started from the count value corresponding to the reset component ΔV. That is, the count process starts in the positive direction.

電圧比較部２５２は、参照信号生成部２７からのランプ状の参照電圧RAMPと垂直信号線１９を介して入力される画素信号電圧Ｖｘとを比較し、双方の電圧が同じになったときに、コンパレータ出力をＨレベルからＬレベルへ反転させる（ｔ２２）。つまり、信号成分Ｖsig に応じた電圧信号と参照電圧RAMPとを比較して、信号成分Ｖsig の大きさに対応した時間軸方向に大きさを持っているアクティブロー（Ｌ）のパルス信号を生成して、カウンタ部２５４に供給する。   The voltage comparison unit 252 compares the ramp-shaped reference voltage RAMP from the reference signal generation unit 27 with the pixel signal voltage Vx input via the vertical signal line 19, and when both voltages become the same, The comparator output is inverted from H level to L level (t22). That is, the voltage signal corresponding to the signal component Vsig is compared with the reference voltage RAMP to generate an active low (L) pulse signal having a magnitude in the time axis direction corresponding to the magnitude of the signal component Vsig. To the counter unit 254.

この結果を受けて、カウンタ部２５４は、コンパレータ出力の反転とほぼ同時にカウント動作を停止し、その時点のカウント値を画素データとしてラッチ（保持・記憶）することでＡＤ変換を完了する（ｔ２２）。つまり、電圧比較部２５２における比較処理によって得られる時間軸方向に大きさを持っているアクティブロー（Ｌ）のパルス信号の幅をカウントクロックＣＫ０でカウント（計数）することで、信号成分Ｖsig の大きさに対応したカウント値を得る。   In response to this result, the counter unit 254 stops the counting operation almost simultaneously with the inversion of the comparator output, and latches (holds / stores) the count value at that time as pixel data, thereby completing the AD conversion (t22). . That is, the width of the pulse signal of active low (L) having a magnitude in the time axis direction obtained by the comparison processing in the voltage comparison unit 252 is counted (counted) by the count clock CK0, thereby increasing the magnitude of the signal component Vsig. A count value corresponding to the size is obtained.

通信・タイミング制御部２０は、所定のダウンカウント期間を経過すると（ｔ２４）、電圧比較部２５２への制御データの供給と、カウンタ部２５４へのカウントクロックＣＫ０の供給とを停止する。これにより、電圧比較部２５２は、ランプ状の参照電圧RAMPの生成を停止する。   When the predetermined down-count period has elapsed (t24), the communication / timing control unit 20 stops the supply of control data to the voltage comparison unit 252 and the supply of the count clock CK0 to the counter unit 254. As a result, the voltage comparison unit 252 stops generating the ramp-shaped reference voltage RAMP.

この２回目の読出し時は、画素信号電圧Ｖｘにおける信号成分Ｖsig を電圧比較部２５２で検知してカウント動作を行なっているので、単位画素３の信号成分Ｖsig を読み出していることになる。   At the time of the second reading, the signal component Vsig in the pixel signal voltage Vx is detected by the voltage comparison unit 252 and the counting operation is performed. Therefore, the signal component Vsig of the unit pixel 3 is read out.

ここで、本実施形態においては、カウンタ部２５４におけるカウント動作を、１回目の読出し時にはダウンカウント、２回目の読出し時にはアップカウントとしているので、カウンタ部２５４内で自動的に、リセットレベルＳrst のＡＤ変換結果と信号レベルＳsig のＡＤ変換結果との間での差分処理（減算処理）が行なわれ、この差分処理結果に応じたカウント値がカウンタ部２５４に保持される。この差分処理結果に応じたカウンタ部２５４に保持されるカウント値は信号成分Ｖsig に応じたものとなる。   Here, in the present embodiment, the counting operation in the counter unit 254 is down-counting at the first reading, and up-counting at the second reading, and therefore the AD of the reset level Srst is automatically performed in the counter unit 254. Difference processing (subtraction processing) is performed between the conversion result and the AD conversion result of the signal level Ssig, and a count value corresponding to the difference processing result is held in the counter unit 254. The count value held in the counter unit 254 corresponding to the difference processing result corresponds to the signal component Vsig.

つまり、上述のようにして、１回目の読出し時におけるダウンカウントと２回目の読出し時におけるアップカウントといった、２回の読出しとカウント処理によるカウンタ部２５４内での差分処理によって、単位画素３ごとのばらつきを含んだリセット成分ΔＶとカラムＡＤ回路２５ごとのオフセット成分とを除去することができ、単位画素３ごとの入射光量に応じた信号成分Ｖsig のみを簡易な構成で取り出すことができる。この際、リセット雑音も除去できる利点がある。   That is, as described above, each unit pixel 3 is subjected to differential processing in the counter unit 254 by two readings and counting processes, such as down-counting at the first reading and up-counting at the second reading. The reset component ΔV including variation and the offset component for each column AD circuit 25 can be removed, and only the signal component Vsig corresponding to the amount of incident light for each unit pixel 3 can be extracted with a simple configuration. At this time, there is an advantage that reset noise can also be removed.

よって、本実施形態のカラムＡＤ回路２５は、アナログの画素信号をデジタルの画素データに変換するデジタル変換部としてだけでなく、ＣＤＳ(Correlated Double Sampling ；相関２重サンプリング）処理機能部としても動作することとなる。   Therefore, the column AD circuit 25 of the present embodiment operates not only as a digital conversion unit that converts an analog pixel signal into digital pixel data but also as a CDS (Correlated Double Sampling) processing function unit. It will be.

また、カウンタ部２５４内に保持されたカウント値が示す画素データは正の信号電圧を示すので、補数演算などが不要となり、既存のシステムとの親和性が高い。   Further, since the pixel data indicated by the count value held in the counter unit 254 indicates a positive signal voltage, a complement calculation or the like is unnecessary, and the compatibility with the existing system is high.

ここで、２回目の読出し時は、入射光量に応じた信号成分Ｖsig を読み出すので、光量の大小を広い範囲で判定するために、アップカウント期間（ｔ２０〜ｔ２４；比較期間）を広く取り、電圧比較部２５２に供給するランプ電圧を大きく変化させる必要がある。   Here, at the time of the second reading, the signal component Vsig corresponding to the amount of incident light is read out. Therefore, in order to determine the amount of light in a wide range, a wide up-count period (t20 to t24; comparison period) is taken, and the voltage It is necessary to change the lamp voltage supplied to the comparison unit 252 greatly.

そこで本実施形態では、信号成分Ｖsig についての比較処理の最長期間を、１０ビット分のカウント期間（１０２４クロック）にして、信号成分Ｖsig の比較を行なっている。つまり、リセット成分ΔＶ（基準成分）についての比較処理の最長期間を、信号成分Ｖsig についての比較処理の最長期間よりも短くする。リセット成分ΔＶ（基準成分）と信号成分Ｖsig の双方の比較処理の最長期間すなわちＡＤ変換期間の最大値を同じにするのではなく、リセット成分ΔＶ（基準成分）についての比較処理の最長期間を信号成分Ｖsig についての比較処理の最長期間よりも短くすることで、２回に亘るトータルのＡＤ変換期間が短くなるように工夫する。   Therefore, in the present embodiment, the comparison of the signal component Vsig is performed by setting the longest comparison period for the signal component Vsig to a count period of 10 bits (1024 clocks). That is, the longest period of the comparison process for the reset component ΔV (reference component) is made shorter than the longest period of the comparison process for the signal component Vsig. The longest period of comparison processing of both the reset component ΔV (reference component) and the signal component Vsig, that is, the maximum value of the AD conversion period is not made the same, but the longest period of comparison processing for the reset component ΔV (reference component) is signaled. By making it shorter than the longest period of the comparison process for the component Vsig, the total AD conversion period of two times is devised.

この場合、１回目と２回目との比較ビット数が異なるが、通信・タイミング制御部２０から制御データを参照信号生成部２７に供給して、この制御データに基づいて参照信号生成部２７にてランプ電圧を生成するようにすることで、ランプ電圧の傾きすなわち参照電圧RAMPの変化率を１回目と２回目とで同じにする。デジタル制御でランプ電圧を生成するので、ランプ電圧の傾きを１回目と２回目とで同じにすることが容易である。これにより、ＡＤ変換の精度を等しくできるため、アップダウンカウンタによる差分処理結果が正しく得られる。   In this case, although the number of comparison bits is different between the first time and the second time, control data is supplied from the communication / timing control unit 20 to the reference signal generation unit 27, and the reference signal generation unit 27 based on the control data By generating the ramp voltage, the slope of the ramp voltage, that is, the rate of change of the reference voltage RAMP is made the same for the first time and the second time. Since the ramp voltage is generated by digital control, it is easy to make the slope of the ramp voltage the same at the first time and the second time. Thereby, since the precision of AD conversion can be made equal, the difference processing result by the up / down counter can be obtained correctly.

また、本実施形態のカラムＡＤ回路２５では、カウンタ部２５４の後段にデータ記憶部２５６を備えており、カウンタ部２５４の動作前（ｔ３０）に、通信・タイミング制御部２０からのメモリ転送指示パルスＣＮ８に基づき、前行Ｈｘ−１のカウント結果をデータ記憶部２５６に転送する。   Further, the column AD circuit 25 of this embodiment includes a data storage unit 256 subsequent to the counter unit 254, and before the operation of the counter unit 254 (t30), a memory transfer instruction pulse from the communication / timing control unit 20 is provided. Based on CN8, the count result of the preceding row Hx-1 is transferred to the data storage unit 256.

つまり、ＡＤ変換期間終了後、カウンタ部２５４内のデータをデータ記憶部２５６へと退避し、カラムＡＤ回路２５は次の行Ｖｘ＋１のＡＤ変換を開始する。データ記憶部２５６内のデータは、その裏で水平走査回路１２により順に選択され、出力回路２８を用いて読み出される。   That is, after the AD conversion period ends, the data in the counter unit 254 is saved to the data storage unit 256, and the column AD circuit 25 starts AD conversion of the next row Vx + 1. The data in the data storage unit 256 is sequentially selected by the horizontal scanning circuit 12 on the back side and read out using the output circuit 28.

データ記憶部２５６を備えない構成では、２回目の読出処理、すなわちＡＤ変換処理が完了した後でなければ画素データをカラム処理部２６の外部に出力することができないので、読出処理には制限があるのに対して、データ記憶部２５６を備えることで、１回目の読出処理（ＡＤ変換処理）に先立って前回の減算処理結果を示すカウント値をデータ記憶部２５６に転送しているので、読出処理には制限がない。   In a configuration that does not include the data storage unit 256, the pixel data can be output to the outside of the column processing unit 26 only after the second reading process, that is, the AD conversion process is completed. In contrast, since the data storage unit 256 is provided, the count value indicating the previous subtraction processing result is transferred to the data storage unit 256 prior to the first reading process (AD conversion process). There are no restrictions on processing.

カウンタ部２５４が保持したカウント結果を、データ記憶部２５６に転送することができるため、カウンタ部２５４のカウント動作すなわちＡＤ変換処理と、カウント結果の水平信号線１８への読出動作とを独立して制御可能であり、ＡＤ変換処理と外部への信号の読出動作とを並行して行なうパイプライン動作が実現できる。   Since the count result held by the counter unit 254 can be transferred to the data storage unit 256, the count operation of the counter unit 254, that is, the AD conversion process, and the reading operation of the count result to the horizontal signal line 18 can be performed independently. It is possible to control, and it is possible to realize a pipeline operation in which AD conversion processing and external signal reading operation are performed in parallel.

以上説明したように、本実施形態の固体撮像装置１によれば、アップダウンカウンタを用いつつ、その処理モードを切り替えて２回に亘ってカウント処理を行なうようにした。また、行列状に単位画素３が配列された構成において、カラムＡＤ回路２５を垂直列ごとに設けた列並列カラムＡＤ回路で構成した。   As described above, according to the solid-state imaging device 1 of the present embodiment, the count process is performed twice by switching the processing mode while using the up / down counter. Further, in the configuration in which the unit pixels 3 are arranged in a matrix, the column AD circuit 25 is configured by a column parallel column AD circuit provided for each vertical column.

このため、基準レベル（リセットレベルＳrst ）と信号レベルＳsig との減算処理が２回目のカウント結果として垂直列ごとに直接に取得することができ、リセットレベルＳrst と信号レベルＳsig のそれぞれのカウント結果を保持するメモリ装置をカウンタ部が備えるラッチ機能で実現でき、ＡＤ変換されたデータを保持する専用のメモリ装置をカウンタとは別に用意する必要がない。   Therefore, the subtraction process between the reference level (reset level Srst) and the signal level Ssig can be directly obtained for each vertical column as the second count result, and the respective count results of the reset level Srst and the signal level Ssig are obtained. The memory device to be held can be realized by a latch function provided in the counter unit, and it is not necessary to prepare a dedicated memory device for holding AD converted data separately from the counter.

加えて、基準成分に対応する信号レベル（リセットレベルＳrst ）のデジタルデータと信号成分に対応する信号レベルＳsig のデジタルデータとの差を取るための特別な減算器が不要になる。よって、従来構成よりも、回路規模や回路面積を少なくすることができ、加えて、雑音の増加や電流あるいは消費電力の増大を解消することができる。   In addition, a special subtracter for taking the difference between the digital data of the signal level (reset level Srst) corresponding to the reference component and the digital data of the signal level Ssig corresponding to the signal component is not necessary. Therefore, the circuit scale and circuit area can be reduced as compared with the conventional configuration, and in addition, an increase in noise and an increase in current or power consumption can be eliminated.

また、比較部とカウンタ部でカラムＡＤ回路（ＡＤ変換部）を構成したので、ビット数によらずカウンタ部を動作させるカウントクロック１本とカウントモードを切り替える制御線とでカウント処理を制御でき、従来構成で必要としていたカウンタ部のカウント値をメモリ装置まで導く信号線が不要になり、雑音の増加や消費電力の増大を解消することができる。   In addition, since the column AD circuit (AD conversion unit) is configured by the comparison unit and the counter unit, the count process can be controlled by one count clock for operating the counter unit and a control line for switching the count mode regardless of the number of bits. A signal line for guiding the count value of the counter unit required in the conventional configuration to the memory device becomes unnecessary, and an increase in noise and an increase in power consumption can be solved.

つまり、ＡＤ変換装置を同一チップ上に搭載した固体撮像装置１において、電圧比較部２５２とカウンタ部２５４とを対にしてＡＤ変換部としてのカラムＡＤ回路２５を構成するとともに、カウンタ部２５４の動作としてダウンカウントとアップカウントとを組み合わせて使用しつつ、処理対象信号の基本成分（本実施形態ではリセット成分）と信号成分との差をデジタルデータにすることで、回路規模や回路面積や消費電力、あるいは他の機能部と間のインタフェース用配線の数や、この配線によるノイズや消費電流などの問題を解消することができる。   That is, in the solid-state imaging device 1 in which the AD conversion device is mounted on the same chip, the voltage comparison unit 252 and the counter unit 254 are paired to configure the column AD circuit 25 as an AD conversion unit, and the operation of the counter unit 254 By using a combination of down-counting and up-counting as a digital data, the difference between the basic component of the signal to be processed (the reset component in this embodiment) and the signal component is converted into digital data. Alternatively, problems such as the number of interface wirings with other functional units, noise and current consumption due to the wirings can be solved.

また、カウンタ部２５４の後段にデータ記憶部２５６を設けることで、データ記憶部２５６から水平信号線１８および出力回路２８を経た外部への信号出力動作と、現行Ｈｘの読出しおよびカウンタ部２５４のカウント動作とを並行して行なうことができ、より効率のよい信号出力が可能となる。   Further, by providing the data storage unit 256 in the subsequent stage of the counter unit 254, the signal output operation from the data storage unit 256 to the outside through the horizontal signal line 18 and the output circuit 28, the reading of the current Hx, and the count of the counter unit 254 are performed. The operation can be performed in parallel, and a more efficient signal output is possible.

加えて、電圧比較部２５２にサンプル／ホールド機構を持った動作点リセット部３３０を有することでｋＴＣ雑音の発生が懸念されるが、比較器リセットパルスPSETをオフしたまま２回目の信号を読み出して処理するため、１回目の読出しの比較器リセットパルスPSETのサンプル／ホールドにより生じたｋＴＣ雑音もカウンタ部２５４の減算処理により除去される。すなわち、ｋＴＣ雑音の影響を受けることなく、単位画素３ごとの入射光量に応じた信号成分Ｖsig のみについてのＡＤ変換を取り出すことができる。   In addition, there is a concern about the occurrence of kTC noise by having the operating point reset unit 330 having a sample / hold mechanism in the voltage comparison unit 252. However, the second signal is read while the comparator reset pulse PSET is kept off. In order to perform the processing, kTC noise generated by the sample / hold of the comparator reset pulse PSET for the first reading is also removed by the subtraction processing of the counter unit 254. That is, it is possible to extract AD conversion for only the signal component Vsig corresponding to the amount of incident light for each unit pixel 3 without being affected by the kTC noise.

つまり、カウンタ部２５４において、１回目と２回目の読出し結果をカウントモードを切り替ながら処理することで、列ごとに直接減算できる利点があることに加えて、カウンタ部２５４による減算の際、１回目の読出し結果を保持して２回目を読むため、固定的に生ずるオフセット雑音だけでなく、サンプル／ホールドにより生ずるｋＴＣ雑音まで除去できる利点もある。   That is, in the counter unit 254, the first and second reading results are processed while switching the count mode, so that there is an advantage that the counter unit 254 can directly subtract for each column. Since the reading result is held for the second time, not only fixed offset noise but also kTC noise caused by sample / hold can be removed.

リセット成分ΔＶのはバラツキに起因するリセットレベルＳrstが比較可能範囲を超えてしまい比較できなくなる問題の解消だけであれば、サンプル／ホールド機能を持つ動作点リセット部３３０により１回目と２回目の双方について、比較器リセットパルスPSETを一旦オンしてから比較処理をしてもよく、比較器リセットパルスPSETをオフしたまま２回目の信号を読み出して処理するということは必須ではないが、それでは、サンプル／ホールドを用いた場合のｋＴＣ雑音を除去できない。   If the reset component ΔV is only to solve the problem that the reset level Srst due to the variation exceeds the comparison range and cannot be compared, the operating point reset unit 330 having the sample / hold function performs both the first time and the second time. The comparator reset pulse PSET may be turned on once for comparison processing, and it is not essential to read and process the second signal with the comparator reset pulse PSET turned off. The kTC noise when using / hold cannot be removed.

＜カラムＡＤ変換の問題点の詳細＞
図５〜図８は、カラムＡＤ変換の問題点を詳細に説明する図である。ここで、図５は、参照信号RAMPの傾きとＡＤ変換ゲインとＡＤ変換の分解能の関係を説明する図であり、画素信号ＳｏにおけるリセットレベルＳrst に着目して示している。図６は、本実施形態の縦すじノイズ抑制処理を実施しない場合の、リセットレベルＳrst のＡＤ変換結果を画像化して示した図である。図７は、量子化誤差の問題を説明する図である。図８は、差分処理後のデータに含まれる量子化誤差が現われた画像の一例を示す図である。 <Details of problems with column AD conversion>
5 to 8 are diagrams for explaining the problem of column AD conversion in detail. Here, FIG. 5 is a diagram for explaining the relationship among the slope of the reference signal RAMP, the AD conversion gain, and the AD conversion resolution, and focuses on the reset level Srst in the pixel signal So. FIG. 6 is a diagram showing an image of the AD conversion result at the reset level Srst when the vertical streak noise suppression process of the present embodiment is not performed. FIG. 7 is a diagram for explaining the problem of quantization error. FIG. 8 is a diagram illustrating an example of an image in which a quantization error included in the data after difference processing appears.

本実施形態のカラム処理部２６（特にカラムＡＤ回路２５）においては、リセットレベル（リセット電位）および信号レベル（信号電位）のそれぞれについてシングルスロープ積分型のＡＤ変換処理を実行し、その際に、リセット電位についてはアップカウントおよびダウンカウントの内の一方のモード（前例ではダウンカウント）で処理し、信号電位についてはアップカウントおよびダウンカウントの内の他方のモード（前例ではアップカウント）で処理することで、２回目のカウント処理結果においては、自動的に、両者の差分結果のデジタルデータが得られるようにしている。   In the column processing unit 26 (particularly the column AD circuit 25) of the present embodiment, single slope integration type AD conversion processing is executed for each of the reset level (reset potential) and the signal level (signal potential). The reset potential is processed in one of the up-count and down-count modes (down-count in the previous example), and the signal potential is processed in the other one of the up-count and down-count (up-count in the previous example). In the second count processing result, digital data of the difference result between the two is automatically obtained.

本実施形態で採用しているシングルスロープ積分型のＡＤ変換方式では、ＡＤ変換の分解能、つまり１ＬＳＢの大きさは、参照信号RAMPを変化させている間のカウンタ部２５４のカウントスピードと、参照信号RAMPの傾きによって決定される。   In the single slope integration type AD conversion method employed in the present embodiment, the resolution of AD conversion, that is, the size of 1LSB, depends on the count speed of the counter unit 254 and the reference signal while the reference signal RAMP is changed. Determined by the slope of RAMP.

たとえば、カウンタ部２５４が１カウントを行なうのに必要な時間をカウントサイクルとすると、その間に参照信号RAMPが変化した量がＡＤ変換の分解能（１ＬＳＢの幅）ということになる。１ＬＳＢの幅が小さい（狭い）ときにはＡＤ変換の分解能が高く、１ＬＳＢの幅が大きい（広い）ときにはＡＤ変換の分解能が低い。   For example, assuming that the time required for the counter unit 254 to perform one count is a count cycle, the amount of change in the reference signal RAMP during that period is the AD conversion resolution (1 LSB width). When the width of 1LSB is small (narrow), the resolution of AD conversion is high, and when the width of 1LSB is large (wide), the resolution of AD conversion is low.

よって、たとえば、カウントスピードの側面では、スピードが速いほどカウントサイクルが短くなり、参照信号RAMPの傾きが同じ場合、その間に参照信号RAMPが変化する量、すなわち１ＬＳＢの幅は小さく、ＡＤ変換の分解能が高くなる。また、参照信号RAMPの傾きが同じ場合、カウントスピードが速いほど参照信号RAMPと垂直信号線１９上の信号電圧とが一致する時点までの計数値が進むので、大きなデジタルデータが得られるようになり、ＡＤ変換のゲインが高くなる。   Thus, for example, in terms of count speed, the faster the speed, the shorter the count cycle, and when the slope of the reference signal RAMP is the same, the amount of change in the reference signal RAMP during that period, that is, the width of 1LSB is small, and the AD conversion resolution Becomes higher. In addition, when the slope of the reference signal RAMP is the same, the higher the count speed, the greater the count value until the reference signal RAMP and the signal voltage on the vertical signal line 19 match, so that large digital data can be obtained. , AD conversion gain increases.

また、参照信号RAMPの傾きの側面では、カウントスピードが同じ場合、傾きが緩やかなほど、その間に参照信号RAMPが変化する量、すなわち１ＬＳＢの幅は小さく、ＡＤ変換の分解能が高くなる。また、カウントスピードが同じ場合、傾きが緩やかなほど参照信号RAMPと垂直信号線１９上の信号電圧とが一致する時点が遅くなるので、大きなデジタルデータが得られるようになり、ＡＤ変換のゲインが高くなる。   Further, in terms of the inclination of the reference signal RAMP, when the count speed is the same, the gentler the inclination, the smaller the amount of change of the reference signal RAMP during that period, that is, the width of 1LSB, and the higher the AD conversion resolution. In addition, when the count speed is the same, the slower the slope, the later the point in time when the reference signal RAMP and the signal voltage on the vertical signal line 19 match, so that large digital data can be obtained, and the AD conversion gain is increased. Get higher.

たとえば、図５（Ａ）の参照信号RAMPにおいて実線で示すように、カウントスピードが同じ場合、参照信号RAMPの傾きが急な場合は１ＬＳＢの幅は大きくなり、破線で示したように、参照信号RAMPの傾きがなだらかな場合には、１ＬＳＢの幅は小さくなる。   For example, as indicated by the solid line in the reference signal RAMP in FIG. 5A, when the count speed is the same, if the inclination of the reference signal RAMP is steep, the width of 1LSB is increased, and as shown by the broken line, When the slope of RAMP is gentle, the width of 1LSB is small.

また、カウントスピードを同じにした状態で、参照信号RAMPの傾きを変えて１ＬＳＢの幅を制御すれば、参照信号RAMPと垂直信号線９１９上の信号電圧とが一致する時点が調整されることになり、その結果、垂直信号線９１９上の信号電圧が同じであっても、一致する時点の計数値、すなわち信号電圧のデジタルデータが調整されることなる。このことは、参照信号RAMPの傾きを変えることがＡＤ変換ゲインを調整することと等価であり、読出ゲインを制御していることと等価であることを意味する。   Further, when the width of 1LSB is controlled by changing the slope of the reference signal RAMP with the count speed being the same, the time point at which the reference signal RAMP and the signal voltage on the vertical signal line 919 match is adjusted. As a result, even if the signal voltage on the vertical signal line 919 is the same, the count value at the time of matching, that is, the digital data of the signal voltage is adjusted. This means that changing the slope of the reference signal RAMP is equivalent to adjusting the AD conversion gain, and equivalent to controlling the read gain.

ここで、シングルスロープ積分型のＡＤ変換方式では、ＡＤ変換前に比較器リセットパルスPSETにより電圧比較部２５２をリセットし、単位画素３から出力される画素信号Ｓｏのリセットレベルのバラツキや電圧比較部２５２のオフセット電圧などに起因するノイズを除去しているが、実際には、電圧比較部２５２の動作においては、全てのノイズを完全に除去できるというものではなく、残ってしまう成分もある。   Here, in the single slope integration type AD conversion method, the voltage comparison unit 252 is reset by the comparator reset pulse PSET before AD conversion, the variation in the reset level of the pixel signal So output from the unit pixel 3 and the voltage comparison unit. Although noise due to the offset voltage of 252 and the like is removed, actually, in the operation of the voltage comparison unit 252, not all noise can be completely removed, and there are components that remain.

ここで、比較器リセットパルスPSETによる電圧比較部２５２のリセット動作後にも残るノイズ成分について考察してみると、比較器リセットパルスPSETがオフ（本例ではＨレベル）になるときのｋＴＣ雑音や電圧比較部２５２の反転スピードの列間バラツキ（以下単に、反転スピードバラツキとも称する）などが挙げられる。この内、画像に現われる問題として特に大きいのが、電圧比較部２５２の反転スピードバラツキである。   Here, considering the noise component remaining after the reset operation of the voltage comparison unit 252 by the comparator reset pulse PSET, kTC noise and voltage when the comparator reset pulse PSET is turned off (H level in this example). Examples include variations in the reversal speed of the comparison unit 252 (hereinafter also simply referred to as reversal speed variations). Of these, the problem that appears in the image is particularly large because of the inversion speed variation of the voltage comparator 252.

たとえば、ｋＴＣ雑音に関しては、理想的には、カウンタ部２５４による減算の際に、１回目の読出し結果を保持して２回目を読むため、サンプル／ホールドにより生ずるｋＴＣ雑音を除去できる。ただし、実際には、各垂直列に電圧比較部２５２が存在し、各電圧比較部２５２は電源電圧（Ｖdd）、接地電位（グランド；Ｖss）、参照信号RAMP用の参照信号線２５１、あるいは比較器リセットパルスPSET用のリセット制御線３３１（特にPSET制御線３３１ともいう）が、それぞれ共通配線となっている。そのため、ある列の電圧比較部２５２で発生した雑音が、上記の各共通配線を通じて他列の電圧比較部２５２の動作に影響を及ぼすことで、ＡＤ変換結果に影響を及ぼす。   For example, regarding kTC noise, ideally, when subtraction is performed by the counter unit 254, the first reading result is held and the second reading is performed, so that the kTC noise caused by the sample / hold can be removed. However, actually, there is a voltage comparison unit 252 in each vertical column, and each voltage comparison unit 252 has a power supply voltage (Vdd), a ground potential (ground; Vss), a reference signal line 251 for the reference signal RAMP, or a comparison. A reset control line 331 for the device reset pulse PSET (in particular, also referred to as a PSET control line 331) is a common wiring. Therefore, the noise generated in the voltage comparison unit 252 in a certain column affects the operation of the voltage comparison unit 252 in the other column through each common wiring, thereby affecting the AD conversion result.

特に、処理対象のアナログ信号や参照信号RAMPが入力される各入力段には、比較処理における動作点を設定するスイッチ手段としてのスイッチトランジスタ３３２，３３４が設けられており、このスイッチ手段が共通の比較器リセットパルスPSETで制御されることにより、比較器リセットパルスPSETを通じた雑音伝播が参照信号RAMPに対する電圧バラツキに影響を及ぼす。   In particular, each input stage to which an analog signal to be processed and a reference signal RAMP are input is provided with switch transistors 332 and 334 as switch means for setting an operating point in the comparison process. By being controlled by the comparator reset pulse PSET, noise propagation through the comparator reset pulse PSET affects the voltage variation with respect to the reference signal RAMP.

比較器リセットパルスPSETを通じた雑音には、比較器リセットパルスPSETをインアクティブ（オフ；本例ではＨレベル）にしたときに発生する、PSET用のスイッチトランジスタ３３２，３３４のフィードスルーやチャージインジェクション、あるいはｋＴＣノイズで決まる固定点バラツキが存在する。   Noise caused by the comparator reset pulse PSET includes feedthrough and charge injection of the switch transistors 332 and 334 for PSET, which are generated when the comparator reset pulse PSET is inactive (OFF; in this example, H level), Alternatively, there is a fixed point variation determined by kTC noise.

このため、PSET制御線３３１を通じた雑音により、参照信号RAMPの電位がＶref でなく、時間方向に雑音成分ΔＶref （ｔ）を持ち、Ｖref ＋ΔＶref （ｔ）となる。   For this reason, due to noise through the PSET control line 331, the potential of the reference signal RAMP is not Vref but has a noise component ΔVref (t) in the time direction and becomes Vref + ΔVref (t).

ここで、比較器リセットパルスPSETは場所依存性やスイッチの性能により遅延を持つので、各垂直列のPSET用のスイッチトランジスタ３３２，３３４がオフになる時間が異なる。そのため、電圧比較部２５２の比較器リセットパルスPSETのオフで発生した雑音成分ΔＶref （ｔ）が、参照信号線２５１を経由して、未だ比較器リセットパルスPSETがオフされていない電圧比較部２５２の参照信号入力段（トランジスタ３０３のゲート）に達し、このトランジスタ３０３のリセット電位Ｖrefを変えてしまう可能性がある。この現象は、リセット時の列ごとの差動入力ゲート端電位バラツキΔＶref という形で表れてくる。この比較器リセットパルスPSETがオフになるときのｋＴＣ雑音は、２次元状に不規則（ランダム）に発生する。   Here, since the comparator reset pulse PSET has a delay depending on the location dependency and the switch performance, the time when the switch transistors 332 and 334 for PSET in each vertical column are turned off is different. Therefore, the noise component ΔVref (t) generated when the comparator reset pulse PSET of the voltage comparison unit 252 is turned off passes through the reference signal line 251 and is not yet turned off by the voltage comparison unit 252 where the comparator reset pulse PSET is not turned off. There is a possibility that the reference potential input stage (the gate of the transistor 303) is reached and the reset potential Vref of the transistor 303 is changed. This phenomenon appears in the form of a differential input gate terminal potential variation ΔVref for each column at reset. The kTC noise when the comparator reset pulse PSET is turned off is generated irregularly (randomly) two-dimensionally.

図５（Ｂ）に示すように、ｋＴＣ雑音による影響が、ＡＤ変換の１ＬＳＢの幅よりも十分小さい場合、換言すれば、残ってしまうｋＴＣ雑音成分がＡＤ変換結果に表れないようにＡＤ変換の１ＬＳＢの幅内に収まるほどにＡＤ変換のゲインが低いときには、１回目のリセットレベルについてのＡＤ変換時には、比較器リセットパルスPSETによる電圧比較部２５２のリセット動作では取りきれなかった反転スピードの列間バラツキ成分のみが観測される。   As shown in FIG. 5B, when the influence of kTC noise is sufficiently smaller than the width of 1 LSB of AD conversion, in other words, the AD conversion is performed so that the remaining kTC noise component does not appear in the AD conversion result. When the AD conversion gain is low enough to be within the width of 1LSB, during AD conversion for the first reset level, between the columns of the inversion speed that could not be completely removed by the reset operation of the voltage comparison unit 252 by the comparator reset pulse PSET Only the dispersion component is observed.

このときのＡＤ変換結果を画像にして出力すると、図６に示すように縦すじ状の画像となる。つまり、列ごと、すなわち同じ電圧比較部２５２を通過してくる出力結果を見ると、ＡＤ変換結果には殆どバラツキは存在しないが、列ごとのバラツキ量はかなりの大きさで存在することが分かる。   If the AD conversion result at this time is output as an image, a vertical streak-shaped image is obtained as shown in FIG. That is, when the output result passing through the same voltage comparison unit 252 is seen for each column, it can be seen that there is almost no variation in the AD conversion result, but there is a considerable amount of variation for each column. .

これは、各列に配されている電圧比較部２５２の反転スピードのバラツキは、各行の読出時に同じように現われるため、差分処理の基準となるリセットレベルのＡＤ変換結果が、同一列内ではほぼ一定の値しか取らないことに起因する。   This is because the variation in the inversion speed of the voltage comparison unit 252 arranged in each column appears in the same way when each row is read, so that the AD conversion result of the reset level that is the reference for the difference processing is almost the same in the same column. This is due to taking only a certain value.

一方、図５（Ｃ）に示すように、ｋＴＣ雑音による影響が、ＡＤ変換の１ＬＳＢの幅よりも大きい場合、換言すれば、残ってしまうｋＴＣ雑音成分がＡＤ変換結果に表れるようにＡＤ変換の１ＬＳＢの幅よりもはみ出るほどにＡＤ変換のゲインが高いとき（参照信号RAMPの傾きが緩やかなとき）には、１回目のリセットレベルについてのＡＤ変換時には、２次元空間的にランダムに発生するｋＴＣ雑音成分が存在することで、反転スピードの列間バラツキ成分による縦縞ノイズが目立たなくなる。つまり、ｋＴＣ雑音の量が１ＬＳＢの幅よりも十分大きくなってしまえば、画素信号Ｓｏにおけるリセットレベルには自然と２次元空間的に不規則なノイズ成分が混入することになり、反転スピードの列間バラツキ成分による縦縞ノイズを目立たなくさせる効果が得られる。   On the other hand, as shown in FIG. 5C, when the influence of kTC noise is larger than the width of 1 LSB of AD conversion, in other words, the AD conversion result is such that the remaining kTC noise component appears in the AD conversion result. When the AD conversion gain is high enough to protrude beyond the width of 1LSB (when the slope of the reference signal RAMP is gentle), kTC is generated randomly in two dimensions during AD conversion for the first reset level. Due to the presence of the noise component, the vertical stripe noise due to the variation component between the columns at the inversion speed becomes inconspicuous. In other words, if the amount of kTC noise is sufficiently larger than the width of 1LSB, the reset level in the pixel signal So will naturally contain a noise component that is irregular in a two-dimensional space, and the sequence of inversion speeds. The effect of making the vertical stripe noise due to the variation component inconspicuous is obtained.

次に、リセットレベルのＡＤ変換後には、信号レベルのＡＤ変換が実行される。この際には、単位画素３から出力された画素信号Ｓｏにおける信号レベルについて、リセットレベルのＡＤ変換値を初期値として、アップカウントおよびダウンカウントの内のリセットレベルのＡＤ変換時とは異なるカウントモードでシングルスロープ積分型のＡＤ変換を実行することで、自動的に、先に取得しておいたリセットレベルのＡＤ変換結果との間で差分処理がなされた結果のデジタルデータを取得する。その差分処理がなされた結果のデジタルデータは、真の信号成分についてＡＤ変換したものを表わす。   Next, after the AD conversion at the reset level, the AD conversion at the signal level is executed. At this time, the signal level in the pixel signal So output from the unit pixel 3 is different from that at the time of AD conversion of the reset level of the up-count and down-count with the AD conversion value of the reset level as an initial value. By executing the single slope integration type AD conversion, the digital data as a result of the difference processing with the AD conversion result of the reset level acquired in advance is automatically acquired. The digital data obtained as a result of the differential processing represents the AD signal of the true signal component.

信号レベルはリセットレベルに付加しているものであり、リセットレベルに存在する電圧比較部２５２の反転スピードのバラツキ成分は信号レベルにも同様に含まれる。このため、反転スピードの列間バラツキ成分は、リセットレベルのＡＤ変換結果と信号レベルのＡＤ変換結果との間での事実上の差分処理によって原理的には除去される。しかしながら、カウンタ部２５４内部でのデジタル領域で差分処理が実行されるため、量子化誤差というものが必ず存在する。   The signal level is added to the reset level, and the variation component of the inversion speed of the voltage comparison unit 252 existing at the reset level is similarly included in the signal level. For this reason, the inter-column variation component of the inversion speed is removed in principle by a practical difference process between the AD conversion result at the reset level and the AD conversion result at the signal level. However, since difference processing is performed in the digital domain within the counter unit 254, there is always a quantization error.

図７を参照して、量子化誤差について考察してみる。ここで、図７（Ａ）では、横軸に列番号、縦軸に任意の行における信号レベルをとっている。入力はアナログ量であるが、出力はデジタル量なので、値は１ＬＳＢ単位で丸められる。たとえば、リセットレベルに対して、４．５ＬＳＢ分の信号が一様に入力されたとする。小数点以下はデジタルでは表現できないので、やはり１ＬＳＢ単位で丸められた結果が得られる。   Consider the quantization error with reference to FIG. Here, in FIG. 7A, the horizontal axis represents the column number, and the vertical axis represents the signal level in an arbitrary row. Since the input is an analog quantity, but the output is a digital quantity, the value is rounded to the nearest 1 LSB. For example, it is assumed that a signal for 4.5 LSB is uniformly input with respect to the reset level. Since the decimal part cannot be expressed digitally, the result rounded by 1 LSB unit is obtained.

一方、図７（Ｂ）では、信号レベルの変換結果から、リセットレベルの変換結果をデジタル領域で差分処理した結果をプロットしている。全列一様に４．５ＬＳＢ分の信号が入力されているが、デジタル領域で差分処理した結果は、量子化誤差を持つため、４または５ＬＳＢと±０．５ＬＳＢの量子化誤差を加えた範囲に分布する。   On the other hand, FIG. 7B plots the result of differential processing of the conversion result of the reset level in the digital domain from the conversion result of the signal level. A signal for 4.5 LSB is input uniformly in all columns, but the result of differential processing in the digital domain has a quantization error, so a range in which a quantization error of 4 or 5 LSB and ± 0.5 LSB is added Distributed.

もし、アナログ領域で差分処理を実行していれば、全列一様に４．５ＬＳＢ分の出力が得られるはずであるが、デジタル領域で差分処理を実行する場合の問題として、量子化誤差の問題が必ず表れることが分かる。   If differential processing is performed in the analog domain, an output of 4.5 LSB should be obtained uniformly for all columns. However, as a problem when performing differential processing in the digital domain, the quantization error You can see that the problem always appears.

これを踏まえて、図６に示したように、同じ電圧比較部２５２を通過してくる列内のデータはほぼ一定で、列間のバラツキのみが存在するリセットレベルのＡＤ変換結果と、一様な信号が重複した信号レベルのＡＤ変換結果との間で差分処理を実行した場合、ＡＤ変換結果はどのようになるだろうか。   Based on this, as shown in FIG. 6, the data in the columns passing through the same voltage comparison unit 252 is almost constant, and the AD conversion result at the reset level where only the variation between the columns exists is uniform. What happens to the AD conversion result when differential processing is executed with the AD conversion result of the signal level at which the same signal overlaps?

取り扱う信号レベルが同じであれば、同じ電圧比較部２５２を通過してくる列内のデータについては、常に一定の値を取るため、量子化誤差も常に同じように重複してくるが、その量子化誤差の乗り方は、列ごとに見れば、ばらばらである。   If the signal level to be handled is the same, the data in the columns passing through the same voltage comparison unit 252 always takes a constant value, so that the quantization error always overlaps in the same way. How to ride the conversion error is disjoint when viewed from each column.

したがって、セットレベルのＡＤ変換結果と信号レベルのＡＤ変換結果との間で差分処理を実行した結果には±０．５ＬＳＢの量子化誤差が列ごとに蓄積し、その結果得られる画像には、図８に示すように、量子化誤差に起因する縦すじ状のノイズが見えることになる。   Therefore, a quantization error of ± 0.5 LSB is accumulated for each column in the result of performing the difference processing between the set level AD conversion result and the signal level AD conversion result. As shown in FIG. 8, vertical streak-like noise due to the quantization error can be seen.

つまり、差分処理時の量子化誤差を起因とするノイズのバラツキも、電圧比較部２５２の反転スピードのバラツキと同じように、各行のＡＤ変換時に同じように現われ、縦すじ状のノイズとして画像に現われる。   That is, the noise variation caused by the quantization error at the time of the difference processing appears in the same way at the time of AD conversion of each row, similarly to the inversion speed variation of the voltage comparison unit 252, and appears as vertical streak noise in the image. Appear.

このように、デジタル領域で差分処理を実行する本実施形態のカラムＡＤ回路２５では、この差分処理時の量子化誤差を起因とする縦すじ状のノイズは、避けることのできない問題である。特にＡＤ変換時の１ＬＳＢの幅が広くなる、換言すればＡＤ変換の分解能が荒く（低く）なる低ゲイン時においては、１ＬＳＢの幅が広い分だけ画像としても強く表れる。   As described above, in the column AD circuit 25 of the present embodiment that executes the difference processing in the digital domain, the vertical streak noise caused by the quantization error during the difference processing is an unavoidable problem. In particular, at the time of low gain where the width of 1LSB at the time of AD conversion becomes wide, in other words, the resolution of AD conversion becomes rough (lower), the image becomes stronger as the width of 1LSB is wide.

このように、本実施形態で採用しているカラムＡＤ回路２５においては、縦すじ状のノイズは、デジタル領域での差分処理時に発生する量子化誤差と、デジタル領域での差分処理の基準となるリセットレベルについてのＡＤ変換結果が図６に示したように同一列内では一定の値しか取らないため、信号レベルのＡＤ変換結果との間で事実上の差分処理を実行したときには図８に示したように差分処理の量子化誤差が列ごとに蓄積する、という２つの要因が重なって起こっている。   As described above, in the column AD circuit 25 employed in the present embodiment, the vertical streak noise becomes a reference for the quantization error generated during the differential processing in the digital domain and the differential processing in the digital domain. Since the AD conversion result for the reset level takes only a constant value in the same column as shown in FIG. 6, when the actual difference processing is executed with the AD conversion result of the signal level, it is shown in FIG. As described above, there are two overlapping factors, that is, the quantization error of the difference processing accumulates for each column.

この内、デジタル領域での差分処理時に発生する量子化誤差に関しては、デジタル領域で差分処理を実行する限り本質的につきまとう問題であり回避する方法はない。これに対して、リセットレベルのＡＤ変換結果と信号レベルのＡＤ変換結果との間での差分処理結果に表れる量子化誤差の列ごとのバラツキに関しては、そのバラツキが列ごとに蓄積しないようにする対処を施すことで回避し得ると考えられる。以下、この回避手法について具体的に説明する。   Of these, the quantization error that occurs during the differential processing in the digital domain is an inherent problem as long as the differential processing is executed in the digital domain, and there is no way to avoid it. On the other hand, with respect to the variation of the quantization error that appears in the difference processing result between the AD conversion result at the reset level and the AD conversion result at the signal level, the variation is not accumulated for each column. It can be avoided by taking measures. Hereinafter, this avoidance technique will be described in detail.

＜＜縦すじノイズ低減手法；基本＞＞
図９および図１０は、前述した縦すじノイズを抑制するために設けられた縦すじノイズ抑制処理部６０の基本動作を説明する図である。ここで、図９は、本実施形態の縦すじノイズ抑制処理の基本概念を表わした機能図である。図１０は、本実施形態の縦すじノイズ抑制処理における、リセットレベルＳrst のＡＤ変換結果と差分処理後のデータを画像化して示した図である。 << Vertical streak noise reduction method: Basic >>
FIG. 9 and FIG. 10 are diagrams illustrating the basic operation of the vertical streak noise suppression processing unit 60 provided to suppress the above-described vertical streak noise. Here, FIG. 9 is a functional diagram showing the basic concept of the vertical streak noise suppression processing of the present embodiment. FIG. 10 is a diagram illustrating an image of the AD conversion result of the reset level Srst and the data after the difference processing in the vertical streak noise suppression processing of the present embodiment.

本実施形態の縦すじノイズ抑制処理部６０は、ノイズ付加部６２と、カラムＡＤ回路２５とで構成されている。ここで、カラムＡＤ回路２５に関しては、縦すじノイズ抑制処理部６０の機能に役立つのは、機能的には、画素信号ＳｏのリセットレベルＳrst についてのＡＤ変換を実行するＡＤ変換部２５rst と、信号レベルＳsig についてのＡＤ変換を実行するＡＤ変換部２５sig と、リセットレベルＳrst についてのＡＤ変換結果Ｄrst と信号レベルＳsig についてのＡＤ変換結果Ｄsig との間での差分処理を実行する差分処理部２５diffの部分である。   The vertical streak noise suppression processing unit 60 according to the present embodiment includes a noise adding unit 62 and a column AD circuit 25. Here, with regard to the column AD circuit 25, it is functionally useful for the function of the vertical streak noise suppression processing unit 60. The AD conversion unit 25rst that executes AD conversion for the reset level Srst of the pixel signal So, A part of an AD conversion unit 25sig that executes AD conversion for the level Ssig, and a difference processing unit 25diff that executes difference processing between the AD conversion result Drst for the reset level Srst and the AD conversion result Dsig for the signal level Ssig It is.

図９では、リセットレベルＳrst と信号レベルＳsig について２回に分けて実行されるＡＤ変換に合わせて、機能的に、リセットレベルＳrst と信号レベルＳsig のそれぞれについて加算部６３rst ，６１sig を有する構成で縦すじノイズ抑制処理部６０を示しているが、実際には、単位画素３から出力される１つの画素信号Ｓｏに対して１つの機能部で実現される。この点は、カラムＡＤ回路２５について、ＡＤ変換部２５rst ，２５sig を有する構成で示しているのも同様である。   In FIG. 9, according to the AD conversion executed in two steps for the reset level Srst and the signal level Ssig, functionally, the reset level Srst and the signal level Ssig are respectively provided with adders 63rst and 61sig. Although the streak noise suppression processing unit 60 is shown, it is actually realized by one functional unit for one pixel signal So output from the unit pixel 3. In this respect, the column AD circuit 25 is also shown as having a configuration having AD conversion units 25rst and 25sig.

図９（Ａ）に示すように、本実施形態の縦すじノイズ抑制処理部６０においては、先ずノイズ付加部６２により、カラム処理部２６のカラムＡＤ回路２５を構成する電圧比較部２５２に供給される画素アレイ部１０からの画素信号Ｓｏに、時間的には変動しないが２次元空間的には画素位置によって異なるノイズレベルを持つ２次元空間ノイズを表わすノイズ信号Ｎ2dimを付加する。   As shown in FIG. 9A, in the vertical streak noise suppression processing unit 60 of this embodiment, the noise adding unit 62 first supplies the voltage to the voltage comparison unit 252 constituting the column AD circuit 25 of the column processing unit 26. A noise signal N2dim representing a two-dimensional spatial noise having a noise level that does not vary with time but varies depending on the pixel position in two-dimensional space is added to the pixel signal So from the pixel array unit 10.

本来、画素信号Ｓｏそのものには縦すじノイズは存在せず、電圧比較部２５２での比較処理時に反転スピードのバラツキによって縦すじノイズＮcompが生じるのであるが、図９（Ａ）では、考え方として、リセットレベルＳrst のＡＤ変換時に注入するノイズは、画素信号のリセットレベルＳrst と信号レベルＳsig の双方に同じように縦すじノイズＮcompが存在する状態でノイズ付加部６２の各加算部６３rst ，６３sig に入力されるものとして示す。   Originally, the vertical streak noise does not exist in the pixel signal So itself, and the vertical streak noise Ncomp is generated due to the variation in the inversion speed during the comparison processing in the voltage comparison unit 252, but in FIG. The noise injected at the time of AD conversion of the reset level Srst is input to the addition units 63rst and 63sig of the noise addition unit 62 in the state where the vertical streak noise Ncomp exists in both the reset level Srst and the signal level Ssig of the pixel signal. As shown.

ノイズ付加部６２の加算部６３rst ，６３sig にて２次元空間ノイズを表わすノイズ信号Ｎ2dimが付加されたリセットレベルＳrst と信号レベルＳsig のそれぞれは、対応するＡＤ変換部２５rst ，２５sig に入力されてデジタルデータＤrst ，Ｄsig に変換され、差分処理部２５diffにてＤrst ，Ｄsig の差分が取られることで、信号成分Ｖsig のＡＤ変換結果Ｄｏが得られる。   The reset level Srst and the signal level Ssig to which the noise signal N2dim representing the two-dimensional spatial noise is added by the addition units 63rst and 63sig of the noise addition unit 62 are respectively input to the corresponding AD conversion units 25rst and 25sig to be digital data. An AD conversion result Do of the signal component Vsig is obtained by converting into Drst and Dsig and taking the difference between Drst and Dsig in the difference processing unit 25diff.

電圧比較部２５２で発生する縦すじノイズＮcompは、リセットレベルＳrst と信号レベルＳsig の双方に同じように含まれるので、差分処理部２５diffでの差分処理によって原理的に除去される一方で、差分処理部２５diffではデジタル領域で差分処理がなされるので量子化誤差が残り、画像上に量子化ノイズＮquantum となって現われる。   The vertical streak noise Ncomp generated in the voltage comparison unit 252 is included in both the reset level Srst and the signal level Ssig in the same way, and thus is removed in principle by the difference processing in the difference processing unit 25diff, while the difference processing Since the difference processing is performed in the digital domain in the unit 25diff, a quantization error remains and appears as quantization noise Nquantum on the image.

このとき、加算部６３rst ，６３sig にてノイズ信号Ｎ2dimを付加していないときには、図９（Ｂ）に示すように、差分処理を実行した結果には±０．５ＬＳＢの量子化誤差が列ごとに蓄積し、つまり、列ごとに常に同じ量子化誤差が規則的に発生し、列相関性を持つので、縦すじ状の量子化ノイズＮquantum となって現われる。   At this time, when the noise signal N2dim is not added by the adders 63rst and 63sig, as shown in FIG. 9B, a quantization error of ± 0.5 LSB is included in each column as a result of executing the difference processing. Accumulation, that is, the same quantization error always occurs regularly for each column and has column correlation, and thus appears as vertical streak-like quantization noise Nquantum.

これに対して、２次元空間的には画素位置によって異なるノイズレベルを持つ２次元空間ノイズ（ノイズ信号Ｎ2dim）をリセットレベルＳrst のＡＤ変換時に注入しておけば、そのノイズは、そのまま信号レベルＳsig のＡＤ変換時にも保持されるので、差分処理部２５diffでの差分処理によって除去される。また、この差分処理時には、量子化誤差が発生することはなんら変わらないが、±０．５ＬＳＢの量子化誤差が２次元空間的に不規則になるので、つまり、画素ごとに不規則に±０．５ＬＳＢ以内の量子化誤差が発生し、それが列ごとに蓄積することがない。   On the other hand, if two-dimensional spatial noise (noise signal N2dim) having a noise level that differs depending on the pixel position in the two-dimensional space is injected at the time of AD conversion of the reset level Srst, the noise is directly applied to the signal level Ssig. Since it is retained even during AD conversion, it is removed by difference processing in the difference processing unit 25diff. In addition, during this difference processing, the quantization error does not change at all, but the quantization error of ± 0.5LSB becomes irregular two-dimensionally, that is, irregularly ± 0 for each pixel. Quantization errors within 5 LSB occur and do not accumulate per column.

よって、デジタル領域で差分処理を実行した後の画像は、図８と同様に±０．５ＬＳＢ以内の量子化誤差が存在しているものの、不規則に分散しているため、画像上にはランダムな量子化ノイズＮquantum となって現われる。   Therefore, the image after performing the difference processing in the digital domain has random errors within ± 0.5 LSB as in FIG. Appears as a random quantization noise Nquantum.

たとえば、図１０（Ａ）は、図６と同じくリセットレベルＳrst のＡＤ変換結果を画像にしたものであるが、図６の画像に対して２次元的に不規則なノイズを加えたものである。   For example, FIG. 10A is an image of the AD conversion result of the reset level Srst as in FIG. 6, but two-dimensionally irregular noise is added to the image of FIG. .

縦射影で示すように、列ごとにバラツキがあることは図６となんら変わらないが、横射影で示すように、同一列内に着目してもある程度の範囲に亘ってデータが分布していることが分かる。   As shown by the vertical projection, there is no difference between the columns as in FIG. 6, but as shown by the horizontal projection, the data is distributed over a certain range even if focusing on the same column. I understand that.

次に、リセットレベルＳrst のＡＤ変換結果と信号レベルのＡＤ変換結果との間で差分処理を実行した場合の画像について考察してみる。図７を用いて説明したような量子化誤差が発生することはなんら変わらないが、図６のようなリセットレベルのＡＤ変換結果と信号レベルのＡＤ変換結果との間での差分処理を実行した場合には、列ごとに常に同じ量子化誤差が発生していたのに対し、図１０のような２次元的に不規則なノイズが付加されている場合は、画素ごとに不規則に±０．５ＬＳＢ以内の量子化誤差が発生し、それが列ごとに蓄積することがない。   Next, consider an image when difference processing is executed between the AD conversion result at the reset level Srst and the AD conversion result at the signal level. Although the quantization error described with reference to FIG. 7 does not change at all, the difference processing between the reset level AD conversion result and the signal level AD conversion result as shown in FIG. 6 is executed. In this case, the same quantization error always occurs for each column. On the other hand, when two-dimensionally irregular noise is added as shown in FIG. 10, it is irregularly ± 0 for each pixel. Quantization errors within 5 LSB occur and do not accumulate per column.

このため、差分処理を実行した後の画像は、図８と同様に±０．５ＬＳＢ以内の量子化誤差が存在しているものの、不規則に分散しているため、図１０（Ｂ）に示すように、縦すじ模様は全く認識できなくなる。   For this reason, the image after the difference processing is performed is irregularly distributed although there is a quantization error within ± 0.5 LSB as in FIG. Thus, the vertical stripe pattern cannot be recognized at all.

このように、差分処理の基準となるリセットレベルＳrst に２次元的に不規則なノイズを混入するだけで、差分処理後の量子化ノイズによる縦すじノイズを軽減することができる。差分処理後にも残留しているノイズ量は、どちらも０．５ＬＳＢ以内で変わらないが、それが列ごとに蓄積し縦すじ模様として認識される場合と、不規則に分布している場合では、人間の感じ方は大きく異なり、不規則に分布している場合の方がずっと自然に受け入れることができる。これは、幾何学的なパターン認識ができる場合は、どうしてもそこに意識が集中してしまうという人間の認知心理学的な特性によるものである。   In this way, vertical streak noise due to quantization noise after differential processing can be reduced only by mixing two-dimensionally irregular noise into the reset level Srst that is the reference for differential processing. The amount of noise remaining after the difference processing does not change within 0.5 LSB, but when it is accumulated for each column and recognized as a vertical stripe pattern, or when it is irregularly distributed, Human feelings are very different and can be more naturally accepted when distributed irregularly. This is due to the human cognitive psychological characteristic that consciousness is inevitably concentrated when geometric pattern recognition is possible.

また、ＡＤ変換前に画素信号Ｓｏに付加した２次元空間ノイズ（ノイズ信号Ｎ2dim）は、リセットレベルＳrst と信号レベルＳsig のそれぞれで同じであるから、電圧比較部２５２で発生する縦すじノイズＮcompがリセットレベルＳrst と信号レベルＳsig の双方に同じように含まれる場合に、差分処理部２５diffでの差分処理によって原理的に除去されるのと同じように、ノイズ信号Ｎ2dimも原理的に除去される。   Further, since the two-dimensional spatial noise (noise signal N2dim) added to the pixel signal So before AD conversion is the same for each of the reset level Srst and the signal level Ssig, the vertical streak noise Ncomp generated in the voltage comparison unit 252 is When both the reset level Srst and the signal level Ssig are included in the same manner, the noise signal N2dim is also removed in principle, in the same way as it is removed in principle by the difference processing in the difference processing unit 25diff.

付加したノイズはデジタル領域での差分処理（ＣＤＳ機能と等価）により除去されるため、画質の劣化には繋がらない。結果的には、付加した２次元状のノイズは、デジタル領域での差分処理に伴う量子化ノイズ発生の空間的規則性を無くすだけの働きをなすのである。時間的に安定していれば、量子化誤差成分を除けば、基本的には差分処理によって除去できるため、画質劣化にはならないのである。この点は、時間的にランダムなノイズを付加した場合には、その除去が困難であるのと大きく異なる。   Since the added noise is removed by differential processing (equivalent to the CDS function) in the digital domain, the image quality does not deteriorate. As a result, the added two-dimensional noise serves only to eliminate the spatial regularity of the quantization noise generation accompanying the differential processing in the digital domain. If it is stable in time, the quantization error component can be removed basically by difference processing, so that the image quality does not deteriorate. This is very different from the case where random noise is added in terms of time, which is difficult to remove.

前記説明から分かるように、本実施形態の縦すじノイズ抑制処理は、画素信号Ｓｏに２次元空間ノイズ（ノイズ信号Ｎ2dim）を付加することが重要な要素となっている。ここで、画素信号Ｓｏに如何様にして２次元空間ノイズを付加するかが問題となってくる。   As can be seen from the above description, in the vertical streak noise suppression processing of this embodiment, it is an important factor to add two-dimensional spatial noise (noise signal N2dim) to the pixel signal So. Here, the problem is how to add two-dimensional spatial noise to the pixel signal So.

既に説明したように、比較器リセットパルスPSETによる電圧比較部２５２のリセット動作後にも残るノイズ成分として、比較器リセットパルスPSETのオフ時のｋＴＣ雑音や電圧比較部２５２の反転スピードの列間バラツキなどがあるが、比較器リセットパルスPSETのオフ時のｋＴＣ雑音は２次元状に不規則に発生する。   As already described, as a noise component remaining after the reset operation of the voltage comparison unit 252 by the comparator reset pulse PSET, kTC noise when the comparator reset pulse PSET is turned off, variation between columns of the inversion speed of the voltage comparison unit 252 and the like. However, the kTC noise when the comparator reset pulse PSET is off is irregularly generated two-dimensionally.

このため、図５（Ｃ）に示したように、特に変換ゲインが高いとき、換言すれば、参照信号RAMPの傾斜が緩やかで１ＬＳＢの幅が狭いとき、ｋＴＣ雑音の量が１ＬＳＢの幅よりも十分大きくなってしまえば、自然とリセットレベルには２次元状に不規則なノイズ成分が混入することになる。よって、特にゲインが低いとき、換言すれば、参照信号RAMPの傾斜が急で１ＬＳＢの幅が広いときのみ積極的にノイズ混入を行なうことを考えればよい。   Therefore, as shown in FIG. 5C, when the conversion gain is particularly high, in other words, when the slope of the reference signal RAMP is gentle and the width of 1LSB is narrow, the amount of kTC noise is less than the width of 1LSB. If it becomes sufficiently large, the noise level will naturally be mixed into the reset level in two dimensions. Therefore, when the gain is particularly low, in other words, it may be considered that noise is positively mixed only when the slope of the reference signal RAMP is steep and the width of 1LSB is wide.

ところが、単純に熱雑音やショットノイズのような時間的に不規則なノイズ、すなわち、リセットレベルのＡＤ変換時と信号レベルのＡＤ変換時の間に値が変わってしまうようなランダムノイズを画素信号に加えてしまうと、差分処理では取り除くことができず、最終的に得られる画像の劣化に繋がるため、特に高画質が期待される低ゲイン時には好ましくない。よって、ここで加えるノイズは、時間的に安定したノイズであって、２次元空間的にはランダムなノイズであることが求められる。   However, noise that is simply irregular in time, such as thermal noise or shot noise, that is, random noise whose value changes between the AD conversion at the reset level and the AD conversion at the signal level is added to the pixel signal. If this occurs, it cannot be removed by the difference processing, leading to degradation of the finally obtained image. Therefore, the noise added here is required to be a temporally stable noise and a random noise in a two-dimensional space.

このように、付加するノイズは、２次元的には不規則なノイズであることが必要であるから、たとえば一般的に２次元固定パターンノイズと呼ばれるような、画素の位置ごとにレベルの異なるノイズをリセットレベルに加えてやることが最も望ましいと考えられる。   As described above, since the noise to be added needs to be irregular noise in two dimensions, for example, noise generally having a different level for each pixel position as generally called two-dimensional fixed pattern noise. It is considered most desirable to add to the reset level.

つまり、カラムＡＤ回路２５を構成する電圧比較部２５２に入力される画素信号のリセットレベルを、２次元的に配置された画素の位置ごとにランダムにする仕組みを採ればよいことが分かる。以下、画素信号Ｓｏのリセットレベルを２次元空間的にランダムにすることで、画素信号Ｓｏに２次元空間的なノイズ（ノイズ信号Ｎ2dim）を付加する具体的な仕組みについて説明する。   That is, it can be seen that it is sufficient to adopt a mechanism in which the reset level of the pixel signal input to the voltage comparison unit 252 constituting the column AD circuit 25 is random for each position of the two-dimensionally arranged pixels. Hereinafter, a specific mechanism for adding two-dimensional spatial noise (noise signal N2dim) to the pixel signal So by making the reset level of the pixel signal So random two-dimensionally spatially will be described.

＜＜画素信号のリセットレベルとノイズ付加について＞＞
図１１は、画素信号のリセットレベルとリセットレベルに加える２次元空間的なノイズの質について説明する図である。図１１では、ＡＤ変換機能を有するカラムＡＤ回路２５周辺の回路構成例と動作を説明するようにして示している。この図は、下記の参照文献１からの引用である。 << Reset level of pixel signal and noise addition >>
FIG. 11 is a diagram for explaining the reset level of the pixel signal and the quality of the two-dimensional spatial noise added to the reset level. FIG. 11 shows an example of the circuit configuration and operation around the column AD circuit 25 having an AD conversion function. This figure is a quotation from Reference 1 below.

＊参照文献１：米本和也、“ＣＣＤ／ＣＭＯＳイメージ・センサの基礎と応用―原理、構造、動作方式、諸特性からシステム概要まで”、Ｃ＆Ｅ基礎解説シリーズ、ＣＱ出版社、ｐ202   * Reference 1: Kazuya Yonemoto, “Basics and Applications of CCD / CMOS Image Sensors—Principle, Structure, Operation Method, Various Characteristics to System Overview”, C & E Basic Explanation Series, CQ Publisher, p202

図１では、理解し易いように、電圧比較部２６２を差動入力形式で記述していたが、実際には、シングルスロープ積分型ＡＤ変換の手法を実現する回路構成には種々のものがあり、現実的には、電圧比較部２６２が差動入力形式となる場合もあれば、電圧比較部２６２が差動入力形式とならない場合もある。   In FIG. 1, for easy understanding, the voltage comparison unit 262 is described in a differential input format. However, in actuality, there are various circuit configurations for realizing the technique of the single slope integration type AD conversion. Actually, the voltage comparison unit 262 may have a differential input format, or the voltage comparison unit 262 may not have a differential input format.

図１１（参照文献１）では、図１と異なるＡＤ変換方式が例として挙げられているが、図１に示した方式でも、図１１の方式でも、画素の動作は基本的に同じである。   In FIG. 11 (reference document 1), an AD conversion method different from that in FIG. 1 is cited as an example, but the pixel operation is basically the same in both the method shown in FIG. 1 and the method in FIG.

たとえば、図１１（Ａ）に示す構成例では、入出力間にスイッチが設けられたインバータと、インバータの入力に一端が接続された容量の他端に切替えスイッチで信号電圧と参照信号RAMPが交互に与えられるチョッパ型の比較器にしている。また、全垂直列に対して１つのカウンタ部（ＣＮＴ）２４を共用し、そのカウンタ部２４のＭビット出力を各垂直列まで引き回す構成を採っている。以下具体的に説明する。   For example, in the configuration example shown in FIG. 11A, the signal voltage and the reference signal RAMP are alternately switched by the changeover switch at the other end of the capacitor having one end connected to the input of the inverter and the inverter provided with a switch between input and output. It is a chopper type comparator given to. Further, one counter unit (CNT) 24 is shared for all vertical columns, and the M-bit output of the counter unit 24 is routed to each vertical column. This will be specifically described below.

カラムＡＤＣ２６は、垂直信号線１９（垂直列）ごとに並列処理するＡＤコンバータにより、画素の固定パターンノイズを抑圧しながらデジタル信号に変換する。このため、カラムＡＤＣ２６は、固定パターンノイズを抑圧するための基準信号をクランプする方式に特徴を有している。   The column ADC 26 is converted into a digital signal while suppressing fixed pattern noise of the pixels by an AD converter that performs parallel processing for each vertical signal line 19 (vertical column). For this reason, the column ADC 26 is characterized by a method of clamping a reference signal for suppressing fixed pattern noise.

図１１（Ａ）に示すように、カラムＡＤＣ２６は、画素信号Ｖsig におけるリセットレベルをカラムＡＤＣ２６の中でクランプするために、コンデンサ２６１、アンプ２６２、およびスイッチ２６３からなる第１のクランプ回路と、コンデンサ２６４、アンプ２６５、およびスイッチ２６６からなる第２のクランプ回路とを有する、２段のクランプ回路（ダブルクランプ回路）構成としている。   As shown in FIG. 11A, the column ADC 26 includes a first clamp circuit including a capacitor 261, an amplifier 262, and a switch 263, and a capacitor for clamping the reset level in the pixel signal Vsig in the column ADC 26. H.264, an amplifier 265, and a second clamp circuit including a switch 266, a two-stage clamp circuit (double clamp circuit) configuration is employed.

このダブルクランプ回路の入力側には、垂直信号線１９に現れる画素信号Ｖsig の取り込みを制御するための構成として、スイッチ２６７，２６８とコンデンサ２６９を有している。第２のクランプ回路の出力は、データ保持機能を持つラッチ回路２７０に入力される。   On the input side of the double clamp circuit, switches 267 and 268 and a capacitor 269 are provided as a configuration for controlling the capture of the pixel signal Vsig appearing on the vertical signal line 19. The output of the second clamp circuit is input to a latch circuit 270 having a data holding function.

各スイッチ２６３，２６６，２６７，２６８には、水平走査部１２から制御線を介して制御パルスＳ１，Ｓ２，Ｓ３，Ｓ４が入力される。また、スイッチ２６８の一方の入力端子には、図示しない参照信号生成部２７から、ランプ波形をした参照信号RAMPがＡＤ変換用の基準信号（ＡＤＣ基準信号）として入力される。またラッチ回路２７０には、カウンタ部２４からのＭビットのカウンタ出力値が、他の垂直列と共通に入力される。   Control pulses S1, S2, S3, and S4 are input to the switches 263, 266, 267, and 268 from the horizontal scanning unit 12 through the control line. Further, a reference signal RAMP having a ramp waveform is input to one input terminal of the switch 268 as a reference signal (ADC reference signal) for AD conversion from a reference signal generator 27 (not shown). The latch circuit 270 receives the M-bit counter output value from the counter unit 24 in common with other vertical columns.

このような構成において、画素信号をデジタルデータに変換するに当たっては、画素リセットパルスRST により単位画素３のフローティングディフュージョン３８を電源電位にリセットし、そのリセットレベルを増幅用トランジスタ４２で増幅するとともに電圧信号に変換して垂直信号線１９に読み出した後、読出パルス（転送パルス）TRG により読出選択用トランジスタ３４をオンさせてフォトダイオードなどの電荷生成部３２から信号電荷をフローティングディフュージョン３８に転送し、増幅用トランジスタ４２で増幅するとともに電圧信号に変換して信号レベルを垂直信号線１９へと読み出している。   In such a configuration, when the pixel signal is converted into digital data, the floating diffusion 38 of the unit pixel 3 is reset to the power supply potential by the pixel reset pulse RST, and the reset level is amplified by the amplifying transistor 42 and the voltage signal. Then, the readout selection transistor 34 is turned on by a readout pulse (transfer pulse) TRG to transfer the signal charge from the charge generation unit 32 such as a photodiode to the floating diffusion 38 and amplify it. The signal level is read out to the vertical signal line 19 by being amplified by the transistor 42 and converted into a voltage signal.

たとえば、カラムＡＤＣ２６は、垂直選択パルスVSELによる行切替え期間などの前段階期間ｔ９０〜ｔ９９で、まず画素リセットパルスRST によって（ｔ９１〜ｔ９２）、単位画素３のリセット信号Ｖrst が垂直信号線１９に出力されるので、カラムＡＤＣ２６の２つのクランプ回路を、図１１（Ｂ）に示す動作タイミングに従って、制御パルスＳ１，Ｓ２により、粗精度クランプおよび高精度クランプを行なう。   For example, the column ADC 26 outputs a reset signal Vrst of the unit pixel 3 to the vertical signal line 19 by a pixel reset pulse RST (t91 to t92) in a previous stage t90 to t99 such as a row switching period by the vertical selection pulse VSEL. Therefore, the two clamp circuits of the column ADC 26 perform coarse precision clamp and high precision clamp by the control pulses S1 and S2 according to the operation timing shown in FIG.

すなわち、先ず、スイッチ２６７をオンして（ｔ９３）、アンプ２６２，２６６のスイッチ２６３，２６６を同時に閉じてから（ｔ９４）、スイッチ２６３を先に開くと（ｔ９５）、画素信号Ｖsig がアンプ２６２の閾値電圧にスイッチ２６３のスイッチングのばら付きが加算された電圧に粗精度クランプされる。このとき、スイッチ２６６は閉じたままなので、その電圧がアンプ２６５の入力の閾値電圧になる。   That is, first, the switch 267 is turned on (t93), the switches 263 and 266 of the amplifiers 262 and 266 are simultaneously closed (t94), and the switch 263 is opened first (t95). The threshold voltage is roughly clamped to a voltage obtained by adding the switching variation of the switch 263 to the threshold voltage. At this time, since the switch 266 remains closed, the voltage becomes the input threshold voltage of the amplifier 265.

この後、スイッチ２６６を開くと（ｔ９６）、アンプ２６５にも、スイッチングのばら付きを含んでクランプされる。このとき、スイッチ２６６のスイッチングのばら付き成分はアンプ２６５の利得で割った分が入力信号Ｖin側のばら付きに還元され、入力信号Ｖinから見るとクランプ精度が向上することとなる。   Thereafter, when the switch 266 is opened (t96), the amplifier 265 is clamped including the switching variation. At this time, the switching variation component of the switch 266 is divided by the gain of the amplifier 265 to the variation on the input signal Vin side, and the clamp accuracy is improved when viewed from the input signal Vin.

この結果、クランプ回路で発生し得る縦筋状の固定パターンノイズの発生を十分に抑制できる。すなわち、クランプ回路のばら付きがよく抑えられた状態でリセット信号Ｖrst のクランプが完了する。   As a result, it is possible to sufficiently suppress the generation of vertical streak-like fixed pattern noise that can occur in the clamp circuit. That is, the clamping of the reset signal Vrst is completed in a state where the variation of the clamping circuit is well suppressed.

次に、転送パルスTRG が立つことによって画素信号Ｖsig0が垂直信号線１９に現れるので（ｔ９７ａ〜ｔ９７ｂ）、スイッチ２６８を閉じてサンプリングする（ｔ９８〜ｔ９９）。サンプリングが完了したら、スイッチ２６７を開いてＡＤＣ基準信号である参照信号RAMPをスイッチ２６８を介して与える（ｔ９９）。   Next, when the transfer pulse TRG is raised, the pixel signal Vsig0 appears on the vertical signal line 19 (t97a to t97b), so the switch 268 is closed and sampling is performed (t98 to t99). When the sampling is completed, the switch 267 is opened and the reference signal RAMP, which is an ADC reference signal, is given through the switch 268 (t99).

これにより、ランプ波形状を呈した参照信号RAMPに応じてやがて入力信号Ｖinがクランプ回路の閾値電圧を越えてアンプ２６５の出力が反転する。そのときのＭビットカウンタのカウンタ値が画素信号になり、ラッチ回路２７０に記憶されて、ＡＤ変換が完了する。この後、ラッチ回路２７０に記憶・保持された画素データＶout3は、所定のタイミングで、水平走査部１２から制御線を介して入力される水平選択信号ＣＨ（ｉ）によるシフト動作によって順次カラム領域部外や固体撮像装置１のチップ外へ出力する。すなわちラッチ回路２７０で保持された画素データＶout3は、水平走査部１２内の水平シフトレジスタを走査することにより、水平信号線２８２を介して直列に読み出すことができる。   Thereby, the input signal Vin eventually exceeds the threshold voltage of the clamp circuit in accordance with the reference signal RAMP having a ramp waveform, and the output of the amplifier 265 is inverted. The counter value of the M-bit counter at that time becomes a pixel signal, which is stored in the latch circuit 270, and AD conversion is completed. Thereafter, the pixel data Vout3 stored and held in the latch circuit 270 is sequentially shifted to the column region portion by a shift operation by the horizontal selection signal CH (i) input from the horizontal scanning portion 12 through the control line at a predetermined timing. To the outside or outside the chip of the solid-state imaging device 1. That is, the pixel data Vout3 held by the latch circuit 270 can be read out in series via the horizontal signal line 282 by scanning the horizontal shift register in the horizontal scanning unit 12.

このような構成のカラムＡＤＣ２６によれば、固定パターンノイズの発生を十分に抑制でき、加えて、撮像信号の直流成分の変動を抑制することもできる。つまり、カラムＡＤＣ２６は、直流レベル抑制処理部の機能をも備える構成となる。   According to the column ADC 26 having such a configuration, generation of fixed pattern noise can be sufficiently suppressed, and in addition, fluctuations in the DC component of the imaging signal can be suppressed. That is, the column ADC 26 is configured to have the function of the direct current level suppression processing unit.

ここで、図１１（Ｂ）の画素信号Ｓｏに示すように、単位画素３は画素リセットパルスRST によりフローティングディフュージョン３８にリセットをかけている期間に最も高い電圧を出力するが、画素リセットパルスRST を立ち下げた（オフにした）瞬間、リセットノイズと呼ばれるノイズが放出され、垂直信号線１９の電位である画素信号Ｓｏが若干下方向に変動するのが見て取れる。この電圧レベルがリセットレベルＳrst と称されるものである。このリセットレベルＳrst に信号成分Ｖsig0が付加されて信号レベルＶsig が現われることになる。   Here, as shown in the pixel signal So in FIG. 11B, the unit pixel 3 outputs the highest voltage during the period when the floating diffusion 38 is reset by the pixel reset pulse RST. It can be seen that noise called reset noise is emitted at the moment of falling (turned off), and the pixel signal So which is the potential of the vertical signal line 19 slightly fluctuates downward. This voltage level is called a reset level Srst. The signal level Vsig appears by adding the signal component Vsig0 to the reset level Srst.

ここで、一般的な画素信号の読出しとＡＤ変換においては、垂直信号線１９上に現われるリセットレベルが十分に安定になってからリセットレベルについてのＡＤ変換を実行する。これに対して、垂直信号線１９上に現われるリセットレベルが安定になる前にリセットレベルについてのＡＤ変換を実行するようにすれば、不安定な状態のリセットレベルについてＡＤ変換を実行することになる。   In general pixel signal reading and AD conversion, the AD conversion for the reset level is executed after the reset level appearing on the vertical signal line 19 is sufficiently stabilized. On the other hand, if the AD conversion for the reset level is executed before the reset level appearing on the vertical signal line 19 becomes stable, the AD conversion is executed for the reset level in an unstable state. .

このことは、ＡＤ変換結果にリセットノイズが混入することを意味するのであるが、このリセットノイズの量は画素ごとに大きさがまちまちになるので、その混入具合も画素ごとにまちまちとなり、結果的にリセットレベルの変換結果に、２次元的に不規則なノイズを混入することができると考えられる。   This means that reset noise is mixed into the AD conversion result, but the amount of reset noise varies from pixel to pixel, and the amount of mixing varies from pixel to pixel. In addition, it is considered that two-dimensionally irregular noise can be mixed into the reset level conversion result.

ここで、不安定な状態のリセットレベルについてＡＤ変換を実行する仕組みとしても様々な手法が考えられる。たとえば、単位画素３を駆動する駆動パルスのオン／オフタイミングと電圧比較部２５２のリセットを解除するタイミングとを一般的なタイミングとは異なるものとする第１の手法を採ることが考えられる。   Here, various methods are conceivable as a mechanism for executing AD conversion for the reset level in an unstable state. For example, it is conceivable to adopt a first method in which the on / off timing of the driving pulse for driving the unit pixel 3 and the timing for releasing the reset of the voltage comparison unit 252 are different from the general timing.

具体的には、画素リセットパルスRST をオフするタイミングと、電圧比較部２５２をリセットさせる比較器リセットパルスPSETをオフするタイミングの間隔（以下リセット解除間隔ＴRelease とも称する）を、一般的に取られる間隔よりも狭くする。   Specifically, the interval between the timing at which the pixel reset pulse RST is turned off and the timing at which the comparator reset pulse PSET that resets the voltage comparison unit 252 is turned off (hereinafter also referred to as a reset release interval TRelease) is generally taken. Narrower than.

ここで、「リセット解除間隔ＴRelease を一般的に取られる間隔よりも狭くする」とは、単位画素３側の画素リセット部としてのリセットトランジスタ３６によるリセット動作時に生じるリセットノイズの一部が、電圧比較部２５２側の動作点リセット部（オフセット除去部）３３０によるオフセット除去動作で除去されないノイズとして注入されるようにすることを意味する。   Here, “reducing the reset release interval TRelease to be smaller than the interval generally taken” means that a part of reset noise generated during the reset operation by the reset transistor 36 as the pixel reset unit on the unit pixel 3 side is voltage comparison. This means that noise that is not removed by the offset removal operation by the operating point reset unit (offset removal unit) 330 on the unit 252 side is injected.

リセット解除間隔ＴRelease をこのようにするためには、動作点リセット部３３０が電圧比較部２５２のオフセット除去を開始した後、このオフセット除去が解除される前に、リセットトランジスタ３６により単位画素３をリセットさせ、リセットトランジスタ３６による画素リセット動作によって生じるリセットノイズが完全に安定する前に、動作点リセット部３３０によるオフセット除去動作が解除されるように制御すればよい。   In order to set the reset release interval TRelease in this way, after the operating point reset unit 330 starts the offset removal of the voltage comparison unit 252, the reset transistor 36 resets the unit pixel 3 before the offset removal is released. The offset removal operation by the operating point reset unit 330 may be canceled before the reset noise generated by the pixel reset operation by the reset transistor 36 is completely stabilized.

なお、リセット解除間隔ＴRelease を一般的に取られる間隔よりも狭くする調整に当たっては、画素リセットパルスRST 側を調整する方法と、比較器リセットパルスPSET側を調整する方法と、その両者を組み合わせた方法の何れかを採用することができる。   In addition, in adjusting the reset release interval TRelease to be narrower than the interval generally taken, a method of adjusting the pixel reset pulse RST side, a method of adjusting the comparator reset pulse PSET side, and a method in which both are combined Either of these can be adopted.

また、垂直信号線１９のバイアス電流（単位画素３に対しての読出電流）を一般的に取られる電流値よりも少なくする第２の手法を採ることも考えられる。垂直信号線１９のバイアス電流を絞れば、画素信号ＳｏをカラムＡＤ回路２５側に読み出す際の周波数特性を落とすことができ、その結果、わざとリセットノイズの安定に掛かる時間が長くなるようにすることができる。画素リセットパルスRST や比較器リセットパルスPSETのタイミングを従来のままとしておいても、垂直信号線１９上に現われるリセットレベルが不安定な状態でＡＤ変換を実行することができる。   It is also conceivable to adopt a second method in which the bias current of the vertical signal line 19 (reading current for the unit pixel 3) is made smaller than the current value generally taken. If the bias current of the vertical signal line 19 is reduced, the frequency characteristics when the pixel signal So is read out to the column AD circuit 25 side can be lowered, and as a result, the time required for the reset noise to be stabilized is intentionally increased. Can do. Even if the timing of the pixel reset pulse RST and the comparator reset pulse PSET is kept as before, AD conversion can be executed in a state where the reset level appearing on the vertical signal line 19 is unstable.

以下、それぞれの手法について、その手法を具現化する回路と動作について、具体的に説明する。   Hereinafter, a circuit and an operation embodying the method will be specifically described for each method.

＜＜縦すじノイズ低減手法；第１実施形態＞＞
図１２および図１３は、縦すじノイズ低減手法の第１実施形態を説明する図である。ここで、図１２は、縦すじノイズ抑制処理部６０に設けられるノイズ付加部６２の第１実施形態を示す回路図であり、図１３は、その動作を説明する図である。 << Vertical Line Noise Reduction Technique; First Embodiment >>
12 and 13 are diagrams for explaining the first embodiment of the vertical streak noise reduction method. Here, FIG. 12 is a circuit diagram showing a first embodiment of the noise adding unit 62 provided in the vertical streak noise suppression processing unit 60, and FIG. 13 is a diagram for explaining the operation thereof.

第１実施形態は、リセット解除間隔ＴRelease を狭くする手法であって、画素リセットパルスRST 側を調整する方法を採用した点に特徴を有する。   The first embodiment is characterized in that the reset release interval TRelease is narrowed and a method of adjusting the pixel reset pulse RST side is adopted.

図１２に示すように、第１実施形態の縦すじノイズ抑制処理部６０は、ノイズ付加部６２が通信・タイミング制御部２０内に包含された構成となっている。具体的には、先ず通信・タイミング制御部２０は、マスタークロックCLK0のパルス数を水平同期信号に同期して計数（カウント）するカウンタ４１０と、外部の中央制御部との間で通信処理を実行する通信制御部４２０と、単位画素３を駆動する各種の駆動パルスのオン／オフタイミングを決定するデコーダ４３０とを備える。これらは、従来構成と同様のものである。   As shown in FIG. 12, the vertical streak noise suppression processing unit 60 of the first embodiment has a configuration in which a noise adding unit 62 is included in the communication / timing control unit 20. Specifically, first, the communication / timing control unit 20 executes communication processing between the counter 410 that counts (counts) the number of pulses of the master clock CLK0 in synchronization with the horizontal synchronization signal and the external central control unit. And a decoder 430 that determines on / off timings of various drive pulses for driving the unit pixel 3. These are the same as the conventional configuration.

デコーダ４３０は、カウンタ４１０から供給されるパルスカウント値Ｐcount を参照しながら、内部的に設定されている各種駆動パルスのオン／オフタイミングを規定するアドレス値Ｐaddress に従って、駆動パルスをＬレベルやＨレベルにしていく。つまり、カウンタ４１０のカウント結果をデコードして、アドレス値Ｐaddress で決められたタイミングで駆動パルスを生成していく。   The decoder 430 refers to the pulse count value Pcount supplied from the counter 410 and converts the drive pulse to the L level or the H level according to the address value Paddress that defines the on / off timing of various drive pulses set internally. I will make it. That is, the count result of the counter 410 is decoded, and drive pulses are generated at a timing determined by the address value Paddress.

また、通信・タイミング制御部２０は、第１実施形態の特有の機能部として、画素リセットパルスRST のオフタイミングを調整することでリセット解除間隔ＴRelease を狭くするべく、画素リセットパルスRST に対してのオフタイミング調整用の計数値調整部４４０を備える点に特徴を有する。計数値調整部４４０としては、減算器もしくは加算器を使用することができる。   In addition, the communication / timing control unit 20 is a functional unit unique to the first embodiment, which adjusts the off timing of the pixel reset pulse RST to reduce the reset release interval TRelease. It is characterized in that it includes a count value adjustment unit 440 for off timing adjustment. As the count value adjustment unit 440, a subtractor or an adder can be used.

計数値調整部４４０は、カウンタ４１０から供給されるパルスカウント値Ｐcount から、通信制御部４２０を介して指示された調整値Ｐadj （パルス位置オフセット量）を減算器で減算しもしくは加算器で加算して、その調整結果（Ｐcount1）をデコーダ４３０に供給する。なお、パルスカウント値Ｐcount から調整値Ｐadj を減算するのか、パルスカウント値Ｐcount に調整値Ｐadj を加算するのかは、予め取り決めておき、それに合わせて調整値Ｐadj を設定するようにすればよい。   The count value adjustment unit 440 subtracts the adjustment value Padj (pulse position offset amount) instructed via the communication control unit 420 from the pulse count value Pcount supplied from the counter 410 with a subtractor or adds it with an adder. Then, the adjustment result (Pcount1) is supplied to the decoder 430. Whether the adjustment value Padj should be subtracted from the pulse count value Pcount or the adjustment value Padj should be added to the pulse count value Pcount is determined in advance, and the adjustment value Padj may be set in accordance with that.

デコーダ４３０は、画素リセットパルスRST のオフタイミングに関しては、カウンタ４１０から供給されるパルスカウント値Ｐcount ではなく、計数値調整部４４０から供給された調整後のパルスカウント値Ｐcount1を参照する。そして、内部的に設定されている画素リセットパルスRST のオフタイミングを規定するアドレス値Ｐaddress に従って、画素リセットパルスRST をオフレベル（本例ではＨレベル）にする。   The decoder 430 refers to the adjusted pulse count value Pcount1 supplied from the count value adjustment unit 440 instead of the pulse count value Pcount supplied from the counter 410 regarding the off timing of the pixel reset pulse RST. Then, the pixel reset pulse RST is set to the off level (H level in this example) in accordance with the address value Paddress that defines the internally set off timing of the pixel reset pulse RST.

つまり、画素リセットパルスRST をつくる部分（本例の場合は画素リセットパルスRST の立上りエッジを作る部分）だけは、パルスカウント値Ｐcount に対してオフセットを与える計数値調整部４４０を間に挿入し、パルスカウント値Ｐcount でカウント結果をオフセットさせることで、デコーダ４３０が画素リセットパルスRST を立ち上げる位置をずらせるような構成にするのである。   That is, only the part that generates the pixel reset pulse RST (in this example, the part that creates the rising edge of the pixel reset pulse RST) inserts the count value adjustment unit 440 that provides an offset with respect to the pulse count value Pcount. By offsetting the count result with the pulse count value Pcount, the decoder 430 shifts the position where the pixel reset pulse RST rises.

第１実施形態の場合、計数値調整部４４０と、デコーダ４３０における画素リセットパルスRST を生成する（特にオフする）機能部分とで、ノイズ付加部６２が構成されることになる。   In the case of the first embodiment, the noise addition unit 62 is configured by the count value adjustment unit 440 and the functional part that generates (particularly turns off) the pixel reset pulse RST in the decoder 430.

計数値調整部４４０に対する調整値Ｐadj の設定は、通信制御部４２０を介しての設定情報で行なうようにする。こうすることで、内部的に画素リセットパルスRST のオフタイミング（本例ではＨレベルへの遷移タイミング）がアドレス値Ｐaddress によって規定されていても、調整値Ｐadj の外部設定によって、画素リセットパルスRST のオフタイミングを固体撮像装置１の状況に合わせて自由に設定できる。   Setting of the adjustment value Padj for the count value adjustment unit 440 is performed by setting information via the communication control unit 420. In this way, even if the off timing of the pixel reset pulse RST (in this example, the transition timing to the H level) is internally defined by the address value Paddress, the pixel reset pulse RST of the pixel reset pulse RST is set by the external setting of the adjustment value Padj. The off timing can be freely set according to the situation of the solid-state imaging device 1.

これにより、通常（従来）の駆動タイミングでは、図１３において点線で示すように、画素リセットパルスRST を入れ終わった後、垂直信号線１９に現れるリセットノイズ成分が十分安定した後、電圧比較部２５２に対しての比較器リセットパルスPSETをオフすることで画素信号Ｓｏのオフセット成分を完全に除去してしまうが、ノイズ混入を実行する際には、わざと画素リセットパルスRST をオフするタイミングを時間的に後方にずらしてやることで、リセット解除間隔ＴRelease を狭くする。   Thus, at the normal (conventional) drive timing, as shown by the dotted line in FIG. 13, after the pixel reset pulse RST is completely applied, the reset noise component appearing on the vertical signal line 19 is sufficiently stabilized, and then the voltage comparison unit 252. Although the offset component of the pixel signal So is completely removed by turning off the comparator reset pulse PSET, the timing for turning off the pixel reset pulse RST intentionally when performing noise mixing. The reset release interval TRelease is narrowed by shifting it backward.

こうすることで、わざとリセットノイズが安定しきらないタイミングで電圧比較部２５２のリセット状態を解除することができる。このことは、画素リセット用の画素リセットパルスRST のパルス幅を制御し、画素のリセットノイズのセトリング量を制御することで、２次元的に不規則なノイズを注入することを意味する。   By doing so, the reset state of the voltage comparison unit 252 can be canceled at a timing when the reset noise is not completely stabilized. This means that irregular noise is injected two-dimensionally by controlling the pulse width of the pixel reset pulse RST for pixel reset and controlling the amount of reset noise of the pixel.

その結果、安定しきらなかったリセットノイズ成分がリセットレベルについてのＡＤ変換結果へと混入するが、このリセットノイズの量は画素ごとに大きさがまちまちなので、その混入具合も画素ごとにまちまちとなり、結果的にリセットレベルのＡＤ変換結果に、２次元的に不規則なノイズを混入することができる。   As a result, reset noise components that have not been stabilized are mixed into the AD conversion result for the reset level, but the amount of this reset noise varies from pixel to pixel, so the amount of mixing varies from pixel to pixel. As a result, two-dimensional irregular noise can be mixed in the AD conversion result at the reset level.

また、電圧比較部２５２のリセット解除から、実際に参照信号RAMPのスロープ開始（すなわちＡＤ変換開始）までには時間があるので、その間に垂直信号線１９のリセットノイズ成分が完全に安定するような動作タイミングに設定することで、その後のリセットレベルについてのＡＤ変換時と信号レベルについてのＡＤ変換時の間にリセットレベルが変わってしまうようなこともなく、従って時間的なランダムノイズ成分を持たず、画質を劣化させることもない。   Further, since there is a time from the reset release of the voltage comparison unit 252 to the actual start of the slope of the reference signal RAMP (that is, the start of AD conversion), the reset noise component of the vertical signal line 19 is completely stabilized during that time. By setting the operation timing, the reset level does not change between the AD conversion for the subsequent reset level and the AD conversion for the signal level. Therefore, there is no temporal random noise component, and the image quality It will not deteriorate.

事実上、画素信号のリセットレベルや信号レベルに、２次元的に不規則な固定パターンノイズを同量で混入してＡＤ変換を実行し、各ＡＤ変換結果を差分処理することで、信号成分のデジタルデータを、差分処理に伴って生じる量子化ノイズが２次元空間的にランダムとなった状態で取得することになる。   In effect, AD conversion is performed by mixing the same amount of two-dimensional irregular fixed pattern noise into the reset level or signal level of the pixel signal, and each AD conversion result is subjected to differential processing, whereby the signal component Digital data is acquired in a state in which the quantization noise caused by the difference processing is random in two dimensions.

このような仕組みを採ることで、ＡＤ変換の分解能が粗い場合においても、差分処理に伴って生じる量子化誤差が列ごとに蓄積する現象を防止でき、縦すじ状の不自然なノイズの発生を抑えることができる。   By adopting such a mechanism, even when the resolution of AD conversion is rough, it is possible to prevent the phenomenon that quantization errors caused by the difference processing accumulate for each column, and to generate unnatural noise in the form of vertical stripes. Can be suppressed.

また、画素信号を駆動する駆動パルスのオン／オフタイミング（本例では画素リセットパルスRST のオフタイミング）を調整することで、リセットレベルの不安定な状態で電圧比較部２５２のリセットを解除するようにリセット解除間隔ＴRelease を狭くすることで、換言すれば、画素自身が持つリセットノイズを利用することで、２次元空間ノイズを画素信号に混入させるようにしているので、乱数発生器のような複雑な回路を別途設ける必要がなく、状来方式から回路規模の増大がない。   In addition, by adjusting the on / off timing of the drive pulse for driving the pixel signal (in this example, the off timing of the pixel reset pulse RST), the reset of the voltage comparison unit 252 is canceled in an unstable state of the reset level. In addition, by reducing the reset release interval TRelease, in other words, by using the reset noise of the pixel itself, two-dimensional spatial noise is mixed into the pixel signal, so that it is as complex as a random number generator. There is no need to provide a separate circuit, and the circuit scale does not increase from the conventional system.

加えて、ほぼ完全に列周期性を排除した分布のノイズを注入することができるため、人間の目には最も自然に見える。「列周期性を排除した分布のノイズを注入」すれば、ＡＤ変換結果にもこのノイズが含まれるようにすることができ、画像中のノイズも列相関性を持たなくなり不規則に分布した状態となる。その結果、人間の認知心理学的な特性に起因して、事実上、注入した不規則に分布しているノイズを取り除かなくても、視覚上は問題がなくなるのである。もちろん、カラム処理部２６が備えるＣＤＳ処理機能を使って注入した不規則に分布しているノイズを取り除けば、視覚レベルだけでなく実体面（データ上）でも問題がなくなる。   In addition, the distribution of noise with almost no column periodicity can be injected, so it looks most natural to the human eye. If "injection of distribution noise excluding column periodicity" is performed, this noise can be included in the AD conversion result, and the noise in the image has no column correlation and is irregularly distributed. It becomes. As a result, due to human cognitive psychological characteristics, there is virtually no visual problem without removing the randomly distributed injected noise. Of course, if the irregularly distributed noise injected using the CDS processing function provided in the column processing unit 26 is removed, there is no problem not only on the visual level but also on the real surface (on the data).

また、リセットレベルに付加したノイズは、そのまま信号レベルのＡＤ変換時にまで保存される、すなわち、２回目のＡＤ変換中、より詳しくは２回目のＡＤ変換結果として事実上実施されるＣＤＳ処理に相当する差分処理が完了するまで変動しない、時間的に安定したノイズを注入することができ、付加したノイズ自体は差分処理によって取り除くことができ、一般的なディザ技術のように、ランダムノイズ量を増加させることがない。   The noise added to the reset level is stored as it is until the AD conversion of the signal level, that is, during the second AD conversion, more specifically, it corresponds to the CDS process that is actually performed as the second AD conversion result. It is possible to inject time-stable noise that does not fluctuate until the difference processing is completed, and the added noise itself can be removed by difference processing, increasing the amount of random noise as in general dither technology I will not let you.

また、画素リセット用の画素リセットパルスRST のパルス幅を制御し、画素のリセットノイズのセトリング量を制御することでノイズ注入をする方法を用いることで、ノイズ量の制御性がよくなる。画素リセットパルスRST のパルス幅の制御、換言すれば、リセット解除間隔ＴRelease の制御は、計数値調整部４４０に対する調整値Ｐadj で指定できるからである。   Further, by using the method of injecting noise by controlling the pulse width of the pixel reset pulse RST for pixel reset and controlling the settling amount of the reset noise of the pixel, the controllability of the noise amount is improved. This is because the control of the pulse width of the pixel reset pulse RST, in other words, the control of the reset release interval TRelease can be specified by the adjustment value Padj for the count value adjustment unit 440.

よって、電圧比較部２５２のオフセット除去動作時にはノイズを発生させるが、ＡＤ変換時には完全にセトリングさせて、時間的に安定させる、といった微妙な制御ができるなど、リセット解除間隔ＴRelease を、固体撮像装置１の状況に合わせて自由に設定できる利点がある。   Accordingly, the reset release interval TRelease can be controlled such that the noise is generated during the offset removal operation of the voltage comparison unit 252 but can be finely controlled so as to be completely settled and stabilized in time during AD conversion. There is an advantage that can be set freely according to the situation.

＜＜縦すじノイズ低減手法；第２実施形態＞＞
図１４および図１５は、縦すじノイズ低減手法の第２実施形態を説明する図である。ここで、図１４は、縦すじノイズ抑制処理部６０に設けられるノイズ付加部６２の第２実施形態を示す回路図であり、図１５、その動作を説明する図である。 << Vertical Line Noise Reduction Method; Second Embodiment >>
14 and 15 are diagrams illustrating a second embodiment of the vertical streak noise reduction method. Here, FIG. 14 is a circuit diagram showing a second embodiment of the noise adding unit 62 provided in the vertical streak noise suppression processing unit 60, and FIG. 15 is a diagram for explaining the operation thereof.

第２実施形態は、リセット解除間隔ＴRelease を狭くする手法であって、画素リセットパルスRST 側を調整する方法を採用した点で第１実施形態と同様であるが、その調整量を、ＡＤ変換ゲインに連動させるようにした点に特徴を有する。   The second embodiment is a method of narrowing the reset release interval TRelease and is the same as the first embodiment in that a method of adjusting the pixel reset pulse RST side is adopted. It is characterized in that it is linked to the.

第１実施形態の仕組みでは、リセット解除間隔ＴRelease を従来よりも狭く設定するようにしていたが、この方法をそのまま単純に用いてしまうと、混入したノイズ成分により、当然リセットレベルのバラツキが増えてしまい、安定してリセットレベルについてのＡＤ変換が行なえなくなる可能性が出てくる。特に、リセットレベルのＡＤ変換時の参照信号RAMPの振幅は、信号レベルのＡＤ変換時に比べてかなり狭く設定するようにしているので、極端な場合、画素信号が、リセットレベルのＡＤ変換時の参照信号RAMPの範囲からはみ出してしまい、ＡＤ変換が適切に行なわれない場合が出てくる。   In the mechanism of the first embodiment, the reset release interval TRelease is set to be narrower than in the prior art. However, if this method is simply used as it is, the variation of the reset level naturally increases due to the mixed noise component. Therefore, there is a possibility that AD conversion for the reset level cannot be stably performed. In particular, since the amplitude of the reference signal RAMP at the time of reset level AD conversion is set to be considerably narrower than that at the time of signal level AD conversion, in the extreme case, the pixel signal is a reference at the time of reset level AD conversion. There are cases where AD conversion is not performed properly because the signal RAMP is out of the range.

すなわち、図５を用いて説明したように、１回目（画素信号におけるリセット成分）の読出動作とＡＤ変換の説明では、リセット成分ΔＶのバラ付きは一般に小さく、またリセットレベルＳrst は概ね全画素共通であるので、任意の垂直信号線１９の画素信号電圧Ｖｘにおけるリセット成分ΔＶの出力値はおおよそ既知であるとし、１回目のリセット成分ΔＶの読出し時には、参照信号RAMPを調整することにより、ダウンカウント期間（ｔ１０〜ｔ１４；比較期間）を短くすることが可能であると説明していた。   That is, as described with reference to FIG. 5, in the first reading operation (reset component in the pixel signal) and the AD conversion, the variation of the reset component ΔV is generally small, and the reset level Srst is generally common to all pixels. Therefore, it is assumed that the output value of the reset component ΔV in the pixel signal voltage Vx of the arbitrary vertical signal line 19 is approximately known, and at the time of reading the reset component ΔV for the first time, the reference signal RAMP is adjusted, thereby down-counting. It has been described that the period (t10 to t14; comparison period) can be shortened.

しかしながら、リセットレベルのバラツキが増えると、そのバラツキに対して不都合なく比較処理が完了できるだけの十分な余裕を持つ必要が生じ、その分だけ、１回目の比較処理時間が掛かってしまう。   However, when the variation in the reset level increases, it is necessary to have a sufficient margin for completing the comparison processing without any inconvenience with respect to the variation, and the first comparison processing time is increased accordingly.

たとえば、図５で説明したように、ＡＤ変換ゲインを高くした場合、換言すれば、参照信号RAMPの傾きを緩やかにして１ＬＳＢの幅を狭くした場合、参照信号RAMPの振幅が狭くなってしまうので、この問題が起こる可能性が高くなる。   For example, as described in FIG. 5, when the AD conversion gain is increased, in other words, when the slope of the reference signal RAMP is made gentle and the width of 1LSB is narrowed, the amplitude of the reference signal RAMP becomes narrow. This is more likely to happen.

ただし、図５（Ｃ）に示したように、ＡＤ変換ゲインを高くした場合というのは、先に説明したｋＴＣ雑音成分や、そもそも電圧比較部２５２が持つノイズ成分が、１ＬＳＢの幅よりも十分大きくなってくる方向であるので、特に何もしなくてもリセットレベルのＡＤ変換結果には不規則なノイズが分布し、ここで問題にしている量子化誤差の列ごとの蓄積もそもそも起こり難いと考えてよい。   However, as shown in FIG. 5C, when the AD conversion gain is increased, the kTC noise component described above and the noise component of the voltage comparison unit 252 are sufficiently larger than the width of 1LSB. Since there is a tendency to increase, irregular noise is distributed in the AD conversion result at the reset level even if nothing is done, and the accumulation of quantization errors for each column in question here is unlikely to occur in the first place. You can think about it.

よって、リセットノイズを利用したノイズ混入を、ＡＤ変換ゲインの設定に応じて実行するようにする、より具体的には、リセット解除間隔ＴRelease を、ＡＤ変換ゲインに連動させて調整する（低ゲイン時ほど狭くする）ようにすればよいと考えられる。これを実現するのが、第２実施形態の縦すじノイズ抑制処理部６０である。   Therefore, noise mixing using reset noise is executed according to the setting of the AD conversion gain. More specifically, the reset release interval TRelease is adjusted in conjunction with the AD conversion gain (at low gain). It is considered that it should be made narrower. This is realized by the vertical streak noise suppression processing unit 60 of the second embodiment.

具体的には、図１４に示すように、第２実施形態の縦すじノイズ抑制処理部６０は、回路構成上の概要としては、第１実施形態と概ね同様の構成となっている。違いは、画素リセットパルスRST に対してのオフタイミング調整用の計数値調整部４４０に対する調整値Ｐadj の設定がＡＤ変換ゲインに連動するように、ＡＤ変換ゲインの制御情報を通信制御部４２０を介して計数値調整部４４０に通知するようにしている点である。   Specifically, as shown in FIG. 14, the vertical streak noise suppression processing unit 60 of the second embodiment has a configuration that is substantially the same as that of the first embodiment as an overview on the circuit configuration. The difference is that the AD conversion gain control information is transmitted via the communication control unit 420 so that the setting of the adjustment value Padj for the count value adjustment unit 440 for adjusting the off timing with respect to the pixel reset pulse RST is linked to the AD conversion gain. The count value adjustment unit 440 is notified.

また、計数値調整部４４０は、その内部に、通信制御部４２０を介しての外部からの通信で設定されるゲイン設定値に対応する調整値Ｐadj を求めるゲイン／調整値変換部４４２を有している。   Further, the count value adjustment unit 440 includes a gain / adjustment value conversion unit 442 for obtaining an adjustment value Padj corresponding to a gain setting value set by communication from the outside via the communication control unit 420. ing.

ゲイン／調整値変換部４４２としては、たとえば、予め決められた変換式に従って入力されたＡＤ変換ゲインの設定値を調整値Ｐadj に変換する、あるいは、ＡＤ変換ゲインと調整値Ｐadj との関係を定義付けたルックアップテーブルＬＵＴ（Look Up Table ）を持つなどして、変換条件をプログラムしておけばよい。変換式をプログラムしておいたりルックアップテーブルＬＵＴを利用するようにプログラムしておくことで、ゲイン設定値とノイズ注入量を複雑に制御する場合にも、少ない回路規模で容易に制御が可能である。   For example, the gain / adjustment value conversion unit 442 converts an AD conversion gain setting value input according to a predetermined conversion formula into an adjustment value Padj, or defines a relationship between the AD conversion gain and the adjustment value Padj. The conversion conditions may be programmed by having a look-up table LUT (Look Up Table) attached. By programming the conversion formula or using the lookup table LUT, even when the gain setting value and noise injection amount are controlled in a complicated manner, it is possible to easily control with a small circuit scale. is there.

なお、ゲイン設定値と調整値Ｐadj との関係は、ゲイン設定値に応じて滑らかに変化させることで連続的なパルス位置制御を実現するようにしてもよいし、階段（ステップ）状に変化させることで、段階的なパルス位置制御を実現するようにしてもよい。   It should be noted that the relationship between the gain setting value and the adjustment value Padj may be changed smoothly in accordance with the gain setting value to realize continuous pulse position control, or may be changed in a staircase (step) shape. Thus, stepwise pulse position control may be realized.

変換式を利用する場合は滑らかに変化させることが容易である。これに対して、ルックアップテーブルＬＵＴを利用する方式は階段状に変化させる仕組みとの親和性が高い。なお、ルックアップテーブルＬＵＴを利用する方式であっても、テーブルに存在しない値に関して補間処理を行なうことで滑らかに変化させることもできる。もちろん、変換式を利用する場合であっても、階段状に変化させることができる。   When the conversion formula is used, it is easy to change smoothly. On the other hand, the method using the look-up table LUT has a high affinity with a mechanism for changing in a stepped manner. Note that even a method using a lookup table LUT can be changed smoothly by performing interpolation processing on values that do not exist in the table. Of course, even if a conversion formula is used, it can be changed stepwise.

計数値調整部４４０は、ゲイン／調整値変換部４４２で求められたゲイン設定値に適合する調整値Ｐadj （パルス位置オフセット量）を、カウンタ４１０から供給されるパルスカウント値Ｐcount から減算器で減算しもしくは加算器で加算して、その調整結果をデコーダ４３０に供給する。つまりゲイン設定値に応じてカウンタ値をオフセットさせる量を調整する。   The count value adjustment unit 440 subtracts an adjustment value Padj (pulse position offset amount) that matches the gain setting value obtained by the gain / adjustment value conversion unit 442 from the pulse count value Pcount supplied from the counter 410 by a subtractor. Alternatively, addition is performed by an adder, and the adjustment result is supplied to the decoder 430. That is, the amount by which the counter value is offset is adjusted according to the gain setting value.

これにより、ノイズ混入を実行する際には、わざと画素リセットパルスRST をオフするタイミングを時間的に後方にＡＤ変換ゲインに適合する分だけずらしてやることで、ＡＤ変換ゲインに連動してリセット解除間隔ＴRelease を調整できる。   As a result, when noise mixing is performed, the reset release interval is interlocked with the AD conversion gain by intentionally shifting the timing at which the pixel reset pulse RST is turned off backward by an amount suitable for the AD conversion gain. TRelease can be adjusted.

具体的には、図１５において実線で示すように、参照信号RAMPの傾きが緩やかでＡＤ変換ゲインの低いときには量子化誤差の蓄積を防ぐため、画素リセットパルスRST の幅を広くして立上りエッジが比較器リセットパルスPSETの立上りエッジに近づくようにし、換言すれば、リセット解除間隔ＴRelease を狭くし、垂直信号線１９に現れるリセットノイズが安定する前に電圧比較部２５２を比較器リセットパルスPSETでオフさせることで、リセットノイズを積極的に混入させる。   Specifically, as shown by the solid line in FIG. 15, when the slope of the reference signal RAMP is gentle and the AD conversion gain is low, the rise of the pixel reset pulse RST is widened to prevent the accumulation of quantization errors. It approaches the rising edge of the comparator reset pulse PSET, in other words, the reset release interval TRelease is narrowed, and the voltage comparator 252 is turned off by the comparator reset pulse PSET before the reset noise appearing on the vertical signal line 19 is stabilized. By doing so, reset noise is actively mixed.

これに対して、図１５において点線で示すように、参照信号RAMPの傾きが急でＡＤ変換ゲインが高いときには、ＡＤ変換の安定を優先し、画素リセットパルスRST の幅を狭くして、換言すれば、リセット解除間隔ＴRelease を通常のタイミングと同程度に広くし、リセットノイズが十分安定してから電圧比較部２５２を比較器リセットパルスPSETでオフさせるようにする。   On the other hand, as shown by the dotted line in FIG. 15, when the slope of the reference signal RAMP is steep and the AD conversion gain is high, the stability of AD conversion is prioritized and the width of the pixel reset pulse RST is narrowed. For example, the reset release interval TRelease is set to be as wide as the normal timing, and the voltage comparator 252 is turned off by the comparator reset pulse PSET after the reset noise is sufficiently stabilized.

この２つの状態は、画素リセットパルスRST の幅（換言すればリセット解除間隔ＴRelease ）をＡＤ変換ゲインに応じて連続的に制御することで滑らかに変化していくようにする、もしくは、ＡＤ変換ゲインに応じて段階的に制御することで段階的に変化していくようにする。   These two states can be changed smoothly by continuously controlling the width of the pixel reset pulse RST (in other words, the reset release interval TRelease) according to the AD conversion gain, or the AD conversion gain. It is made to change step by step by controlling step by step.

電圧比較部２５２のオフセット除去動作時にはノイズを発生させるが、ＡＤ変換時には完全にセトリングさせて、時間的に安定させる、といった微妙な制御ができるし、ＡＤ変換ゲインに応じてノイズ注入量を制御するといったことも容易になるのである。   Noise can be generated during the offset removal operation of the voltage comparison unit 252 but can be finely controlled such that it is completely settled and stabilized in time during AD conversion, and the noise injection amount is controlled according to the AD conversion gain. It becomes easy.

＜＜縦すじノイズ低減手法；第３実施形態＞＞
図１６および図１７は、縦すじノイズ低減手法の第３実施形態を説明する図である。ここで、図１６は、縦すじノイズ抑制処理部６０に設けられるノイズ付加部６２の第３実施形態を示す回路図であり、図１７は、その動作を説明する図である。 << Vertical Streak Noise Reduction Technique; Third Embodiment >>
16 and 17 are diagrams illustrating a third embodiment of the vertical streak noise reduction method. Here, FIG. 16 is a circuit diagram showing a third embodiment of the noise adding unit 62 provided in the vertical streak noise suppression processing unit 60, and FIG. 17 is a diagram for explaining the operation thereof.

第３実施形態は、リセット解除間隔ＴRelease を狭くする手法であって、比較器リセットパルスPSET側を調整する方法を採用した点に特徴を有する。なお、ここでは、第２実施形態に対する変形例として、その調整量を、ＡＤ変換ゲインに連動させるようにした例で示すが、ＡＤ変換ゲインとの連動のない第１実施形態に対する変形例として適用することもできる。   The third embodiment is a method of narrowing the reset release interval TRelease and is characterized in that a method of adjusting the comparator reset pulse PSET side is adopted. Here, as an example of modification to the second embodiment, the adjustment amount is shown as an example in which the adjustment amount is linked to the AD conversion gain, but applied as a modification to the first embodiment that is not linked to the AD conversion gain. You can also

具体的には、図１６に示すように、第３実施形態の縦すじノイズ抑制処理部６０は、回路構成上の概要としては、第２実施形態と概ね同様の構成となっている。違いは、比較器リセットパルスPSETに対してのオフタイミング調整用の計数値調整部４４０に対する調整値Ｐadj の設定がＡＤ変換ゲインに連動するように、ＡＤ変換ゲインの制御情報を通信制御部４２０を介して計数値調整部４４０に通知するようにしている点である。   Specifically, as illustrated in FIG. 16, the vertical streak noise suppression processing unit 60 of the third embodiment has a configuration that is substantially the same as that of the second embodiment in terms of circuit configuration. The difference is that the communication control unit 420 sends the AD conversion gain control information so that the setting of the adjustment value Padj for the count value adjustment unit 440 for adjusting the off timing with respect to the comparator reset pulse PSET is linked to the AD conversion gain. The count value adjustment unit 440 is notified via the network.

計数値調整部４４０は、ゲイン／調整値変換部４４２で求められたゲイン設定値に適合する調整値Ｐadj （パルス位置オフセット量）を、カウンタ４１０から供給されるパルスカウント値Ｐcount から減算器で減算しもしくは加算器で加算して、その調整結果（Ｐcount2）をデコーダ４３０に供給する。つまりゲイン設定値に応じてカウンタ値をオフセットさせる量を調整する。   The count value adjustment unit 440 subtracts an adjustment value Padj (pulse position offset amount) that matches the gain setting value obtained by the gain / adjustment value conversion unit 442 from the pulse count value Pcount supplied from the counter 410 by a subtractor. Alternatively, addition is performed by an adder, and the adjustment result (Pcount2) is supplied to the decoder 430. That is, the amount by which the counter value is offset is adjusted according to the gain setting value.

デコーダ４３０は、比較器リセットパルスPSETのオフタイミングに関しては、カウンタ４１０から供給されるパルスカウント値Ｐcount ではなく、計数値調整部４４０から供給された調整後のパルスカウント値Ｐcount2を参照する。そして、内部的に設定されている比較器リセットパルスPSETのオフタイミングを規定するアドレス値Ｐaddress に従って、比較器リセットパルスPSETをオフレベル（本例ではＨレベル）にする。   The decoder 430 refers to the adjusted pulse count value Pcount2 supplied from the count value adjustment unit 440 instead of the pulse count value Pcount supplied from the counter 410 regarding the off timing of the comparator reset pulse PSET. Then, the comparator reset pulse PSET is set to the off level (H level in this example) according to the address value Paddress that defines the off timing of the comparator reset pulse PSET set internally.

つまり、比較器リセットパルスPSETをつくる部分（本例の場合は比較器リセットパルスPSETの立上りエッジを作る部分）だけは、パルスカウント値Ｐcount に対してオフセットを与える計数値調整部４４０を間に挿入し、パルスカウント値Ｐcount でカウント結果をオフセットさせることで、デコーダ４３０が比較器リセットパルスPSETを立ち上げる位置をずらせるような構成にするのである。   That is, only the part that generates the comparator reset pulse PSET (in this example, the part that forms the rising edge of the comparator reset pulse PSET) inserts the count value adjustment unit 440 that gives an offset to the pulse count value Pcount. Then, by offsetting the count result with the pulse count value Pcount, the decoder 430 shifts the position where the comparator reset pulse PSET is raised.

第３実施形態の場合、計数値調整部４４０と、デコーダ４３０における比較器リセットパルスPSETを生成する（特にオフする）機能部分とで、ノイズ付加部６２が構成されることになる。   In the case of the third embodiment, the noise addition unit 62 is configured by the count value adjustment unit 440 and the functional part that generates (particularly turns off) the comparator reset pulse PSET in the decoder 430.

これにより、ノイズ混入を実行する際には、わざと比較器リセットパルスPSETをオフするタイミングを時間的に前方にＡＤ変換ゲインに適合する分だけずらしてやることで、ＡＤ変換ゲインに連動してリセット解除間隔ＴRelease を調整できる。   As a result, when performing noise mixing, the reset release is interlocked with the AD conversion gain by intentionally shifting the timing at which the comparator reset pulse PSET is turned off by an amount that matches the AD conversion gain. The interval TRelease can be adjusted.

具体的には、図１７において実線で示すように、参照信号RAMPの傾きが緩やかでＡＤ変換ゲインの低いときには量子化誤差の蓄積を防ぐため、比較器リセットパルスPSETの幅を狭くして立上りエッジが画素リセットパルスRST の立上りエッジに近づくようにし、換言すれば、リセット解除間隔ＴRelease を狭くし、垂直信号線１９に現れるリセットノイズが安定する前に電圧比較部２５２を比較器リセットパルスPSETでオフさせることで、リセットノイズを積極的に混入させる。   Specifically, as shown by the solid line in FIG. 17, when the slope of the reference signal RAMP is gentle and the AD conversion gain is low, the rising edge of the comparator reset pulse PSET is narrowed to prevent the accumulation of quantization errors. Approaches the rising edge of the pixel reset pulse RST, in other words, the reset release interval TRelease is narrowed, and the voltage comparator 252 is turned off by the comparator reset pulse PSET before the reset noise appearing on the vertical signal line 19 is stabilized. By doing so, reset noise is actively mixed.

これに対して、図１７において点線で示すように、参照信号RAMPの傾きが急でＡＤ変換ゲインが高いときには、ＡＤ変換の安定を優先し、比較器リセットパルスPSETの幅を広くして、換言すれば、リセット解除間隔ＴRelease を通常のタイミングと同程度に広くし、リセットノイズが十分安定してから電圧比較部２５２を比較器リセットパルスPSETでオフさせるようにする。   On the other hand, as shown by the dotted line in FIG. 17, when the slope of the reference signal RAMP is steep and the AD conversion gain is high, priority is given to the stability of AD conversion, and the width of the comparator reset pulse PSET is widened. In this case, the reset release interval TRelease is made as wide as the normal timing, and the voltage comparison unit 252 is turned off by the comparator reset pulse PSET after the reset noise is sufficiently stabilized.

この２つの状態は、比較器リセットパルスPSETの幅（換言すればリセット解除間隔ＴRelease ）をＡＤ変換ゲインに応じて連続的に制御することで滑らかに変化していくようにする、もしくは、ＡＤ変換ゲインに応じて段階的に制御することで段階的に変化していくようにする。   These two states can be changed smoothly by continuously controlling the width of the comparator reset pulse PSET (in other words, the reset release interval TRelease) according to the AD conversion gain, or AD conversion. It is made to change in steps by controlling in steps according to the gain.

制御対象が画素リセットパルスRST であるのか比較器リセットパルスPSETであるのかと、ＡＤ変換ゲインに対するパルス幅の制御方向に違いがあるが、第２実施形態と同様に、電圧比較部２５２のオフセット除去動作時にはノイズを発生させるが、ＡＤ変換時には完全にセトリングさせて、時間的に安定させる、といった微妙な制御ができるし、ＡＤ変換ゲインに応じてノイズ注入量を制御するといったことも容易になるのである。   Whether the object to be controlled is the pixel reset pulse RST or the comparator reset pulse PSET, there is a difference in the control direction of the pulse width with respect to the AD conversion gain. However, as in the second embodiment, the offset removal of the voltage comparison unit 252 is performed. Noise can be generated at the time of operation, but it can be finely controlled to be completely settled and time-stable at the time of AD conversion, and it becomes easy to control the amount of noise injection according to the AD conversion gain. is there.

なお、画素リセットパルスRST でリセット解除間隔ＴRelease を調整する場合と、比較器リセットパルスPSETでリセット解除間隔ＴRelease を調整する場合とを比べた場合、画素リセット部（リセットトランジスタ３６）によるリセット動作時に生じるリセットノイズの一部を、オフセット除去部（動作点リセット部３３０）によるオフセット除去動作で除去されないノイズとして注入する仕組みや、画素リセット部（リセットトランジスタ３６）による単位画素３のリセット動作の解除から、オフセット除去部（動作点リセット部３３０）によるオフセット除去動作が解除されるまでのリセット解除間隔をＡＤ変換ゲインに応じて調整する仕組みを、これら駆動パルスのタイミングを調整することで実現でき、その仕組みが簡単になる効果を共通に有する。   When the reset release interval TRelease is adjusted with the pixel reset pulse RST and the case where the reset release interval TRelease is adjusted with the comparator reset pulse PSET, it occurs during the reset operation by the pixel reset unit (reset transistor 36). From the mechanism of injecting part of the reset noise as noise that is not removed by the offset removal operation by the offset removal unit (operation point reset unit 330), or from the release of the reset operation of the unit pixel 3 by the pixel reset unit (reset transistor 36), A mechanism for adjusting the reset release interval until the offset removal operation by the offset removal unit (operating point reset unit 330) is released according to the AD conversion gain can be realized by adjusting the timing of these drive pulses. Common effects To.

一方、比較器リセットパルスPSETによるリセット動作には、列ごとに設けられた電圧比較部２５２（コンパレータ）の列間バラツキ（入力オフセットなどの反転スピードに依存しない成分を意味する）を吸収する役割があり、比較器リセットパルスPSETのアクティブ期間（本例ではＬレベル）を短くしてしまうと、その機能が不十分となり、電圧比較部２５２の列周期性を増大してしまう可能性がある。   On the other hand, the reset operation by the comparator reset pulse PSET has a role of absorbing variations between columns (meaning components that do not depend on the inversion speed such as input offset) of the voltage comparison unit 252 (comparator) provided for each column. If the active period (L level in this example) of the comparator reset pulse PSET is shortened, the function becomes insufficient, and the column periodicity of the voltage comparator 252 may be increased.

他方で、画素リセットパルスRST は、２次元状に配された各単位画素３に対して働きかける駆動パルスであるので、列周期性への影響がない。   On the other hand, the pixel reset pulse RST is a drive pulse that works on the unit pixels 3 arranged in a two-dimensional manner, and thus has no influence on the column periodicity.

よって、この点に鑑みれば、画素リセットパルスRST でリセット解除間隔ＴRelease を調整する場合の方が、列周期性を増大させることなく、２次元的にランダムな列周期性を排除したノイズを付加できる、という優位性がある。   Therefore, in view of this point, in the case of adjusting the reset release interval TRelease with the pixel reset pulse RST, it is possible to add noise that eliminates two-dimensional random column periodicity without increasing the column periodicity. , There is an advantage that.

＜＜縦すじノイズ低減手法；第４実施形態＞＞
図１８および図１９は、縦すじノイズ低減手法の第４実施形態を説明する図である。ここで、図１８は、縦すじノイズ抑制処理部６０に設けられるノイズ付加部６２の第４実施形態を示す回路図であり、図１９は、その動作を説明する図である。 << Vertical Line Noise Reduction Technique; Fourth Embodiment >>
18 and 19 are diagrams for explaining a fourth embodiment of the vertical streak noise reduction method. Here, FIG. 18 is a circuit diagram showing a fourth embodiment of the noise adding unit 62 provided in the vertical streak noise suppression processing unit 60, and FIG. 19 is a diagram for explaining the operation thereof.

第４実施形態は、垂直信号線１９のバイアス電流（単位画素３に対しての読出電流）を一般的に取られる電流値よりも少なくする手法を採用した点に特徴を有する。なお、ここでは、第２実施形態や第３実施形態に対する変形例として、その調整量を、ＡＤ変換ゲインに連動させるようにした例で示すが、ＡＤ変換ゲインとの連動のない第１実施形態に対する変形例として適用することもできる。   The fourth embodiment is characterized in that a technique is adopted in which the bias current (reading current for the unit pixel 3) of the vertical signal line 19 is made smaller than a generally taken current value. Here, as an example of modification to the second embodiment and the third embodiment, the adjustment amount is shown as being linked to the AD conversion gain, but the first embodiment is not linked to the AD conversion gain. It can also be applied as a modification to the above.

図１８に示すように、第４実施形態の縦すじノイズ抑制処理部６０は、読出電流源部２４が読出電流をＡＤ変換ゲインに連動して制御する機能によってノイズ付加部６２が構成されるようになっている。   As shown in FIG. 18, in the vertical streak noise suppression processing unit 60 of the fourth embodiment, the noise adding unit 62 is configured by the function of the read current source unit 24 controlling the read current in conjunction with the AD conversion gain. It has become.

具体的には、先ず画素アレイ部１０に付随して設けられる画素ソースフォロワ用のトランジスタ２４２は、基準電流発生器としての基準電流源部２４４から供給される基準電圧（もしくは基準電流）を基準として一定の読出電流を流すようになっている。   Specifically, first, a pixel source follower transistor 242 provided in association with the pixel array unit 10 is based on a reference voltage (or reference current) supplied from a reference current source unit 244 as a reference current generator. A constant read current is allowed to flow.

そして、その読出電流値を決める基準電圧Ｖload0 （もしくは基準電流Ｉload0 ）がＡＤ変換ゲインに連動するように、ＡＤ変換ゲインの制御情報を通信制御部４２０を介して基準電流源部２４４に通知するようにしている。   Then, control information of the AD conversion gain is notified to the reference current source unit 244 via the communication control unit 420 so that the reference voltage Vload0 (or reference current Iload0) for determining the read current value is linked to the AD conversion gain. I have to.

基準電流源部２４４は、その内部に、通信制御部４２０を介しての外部からの通信で設定されるゲイン設定値に対応する基準電圧Ｖload0 （もしくは基準電流Ｉload0 ）を求めるゲイン／基準値変換部２４７を有している。   The reference current source unit 244 has a gain / reference value conversion unit for obtaining a reference voltage Vload0 (or reference current Iload0) corresponding to a gain setting value set by communication from outside via the communication control unit 420 therein. 247.

ゲイン／基準値変換部２４７としては、たとえば、予め決められた変換式に従って入力されたＡＤ変換ゲインの設定値を基準電圧Ｖload0 （もしくは基準電流Ｉload0 ）に変換する、あるいは、ＡＤ変換ゲインと基準電圧Ｖload0 （もしくは基準電流Ｉload0 ）との関係を定義付けたルックアップテーブルＬＵＴを持つなどして、変換条件をプログラムしておけばよい。変換式をプログラムし、あるいはルックアップテーブルＬＵＴを利用するようにプログラムしておくことで、ゲイン設定値とノイズ注入量を複雑に制御する場合にも、少ない回路規模で容易に制御が可能である。   As the gain / reference value conversion unit 247, for example, the set value of the AD conversion gain input according to a predetermined conversion formula is converted into the reference voltage Vload0 (or reference current Iload0), or the AD conversion gain and the reference voltage are converted. A conversion condition may be programmed by having a lookup table LUT defining a relationship with Vload0 (or reference current Iload0). By programming the conversion formula or using the lookup table LUT, even when the gain setting value and the noise injection amount are controlled in a complicated manner, the control can be easily performed with a small circuit scale. .

なお、ゲイン設定値と基準電圧Ｖload0 （もしくは基準電流Ｉload0 ）との関係は、ゲイン設定値に応じて滑らかに変化させることで連続的なパルス位置制御を実現するようにしてもよいし、階段（ステップ）状に変化させることで、段階的なパルス位置制御を実現するようにしてもよい。この点は、ゲイン／調整値変換部４４２と同様である。   The relationship between the gain setting value and the reference voltage Vload0 (or reference current Iload0) may be changed smoothly according to the gain setting value to realize continuous pulse position control, or a staircase ( Stepwise pulse position control may be realized by changing to step). This is the same as the gain / adjustment value conversion unit 442.

基準電流源部２４４は、ゲイン／基準値変換部２４７で求められたゲイン設定値に適合する基準電圧Ｖload0 （もしくは基準電流Ｉload0 ）を電流生成部２４５（図示せず、図２を参照）に設定することで、垂直信号線１９に対しての電流源として機能する負荷ＭＯＳトランジスタ２４２による読出電流を、ゲイン設定値に連動するように調整する。   The reference current source unit 244 sets a reference voltage Vload0 (or reference current Iload0) that matches the gain setting value obtained by the gain / reference value conversion unit 247 in the current generation unit 245 (not shown, see FIG. 2). Thus, the read current by the load MOS transistor 242 that functions as a current source for the vertical signal line 19 is adjusted so as to be linked to the gain setting value.

これにより、単位画素３に対する画素リセットパルスRST や、電圧比較部２５２に対する比較器リセットパルスPSETのパルス形状は全くそのままで、画素信号を垂直信号線１９に読み出す際の読出電流源部２４による読出電流値をゲイン設定値に連動させて絞ることで、画素信号の読出しの周波数特性を落とし、わざとリセットノイズの安定に掛かる時間が長くなるようにする。つまり、基準電圧Ｖload0 （もしくは基準電流Ｉload0 ）を、外部通信によって設定されるＡＤ変換ゲインの値に応じて制御することで、ＡＤ変換ゲインに応じたノイズ混入を行なうことができる。   As a result, the pixel reset pulse RST for the unit pixel 3 and the pulse shape of the comparator reset pulse PSET for the voltage comparison unit 252 remain unchanged, and the read current generated by the read current source unit 24 when reading the pixel signal to the vertical signal line 19 is maintained. By narrowing the value in conjunction with the gain setting value, the frequency characteristic of reading out the pixel signal is lowered, and the time required for the stabilization of the reset noise is intentionally increased. That is, by controlling the reference voltage Vload0 (or the reference current Iload0) according to the value of the AD conversion gain set by external communication, noise mixing according to the AD conversion gain can be performed.

このような仕組みによっても、動作点リセット部３３０が電圧比較部２５２のオフセット除去を開始した後、このオフセット除去が解除される前に、リセットトランジスタ３６により単位画素３をリセットさせ、リセットトランジスタ３６による画素リセット動作によって生じるリセットノイズが完全に安定する前に、動作点リセット部３３０によるオフセット除去動作が解除されるように制御することができる。   Even with such a mechanism, after the operating point reset unit 330 starts removing the offset of the voltage comparison unit 252, before the offset removal is canceled, the reset transistor 36 resets the unit pixel 3, and the reset transistor 36 Control can be performed so that the offset removal operation by the operating point reset unit 330 is canceled before reset noise generated by the pixel reset operation is completely stabilized.

その結果、単位画素３側の画素リセット部としてのリセットトランジスタ３６によるリセット動作時に生じるリセットノイズの一部が電圧比較部２５２側の動作点リセット部（オフセット除去部）３３０によるオフセット除去動作で除去されないノイズとして注入されるようにすることができる。   As a result, part of the reset noise generated during the reset operation by the reset transistor 36 as the pixel reset unit on the unit pixel 3 side is not removed by the offset removal operation by the operating point reset unit (offset removal unit) 330 on the voltage comparison unit 252 side. It can be injected as noise.

これにより、第２や第３実施形態で説明した手法と全く同じ効果を得ることができる。ＡＤ変換ゲインに応じてノイズ注入量を制御する点も同じである。   Thereby, exactly the same effect as the method described in the second and third embodiments can be obtained. The same is true in that the noise injection amount is controlled according to the AD conversion gain.

具体的には、図１９において実線で示すように、参照信号RAMPの傾きが緩やかでＡＤ変換ゲインの低いときには量子化誤差の蓄積を防ぐため、読出電流を絞ることで、リセットレベルの安定化時間Ｔstb を長くして、比較器リセットパルスPSETの立上りエッジに近づくようにすることで、事実上、リセットノイズを積極的に混入させる。   Specifically, as indicated by a solid line in FIG. 19, when the slope of the reference signal RAMP is gentle and the AD conversion gain is low, the reset current stabilization time is reduced by reducing the read current in order to prevent accumulation of quantization errors. By making Tstb longer and approaching the rising edge of the comparator reset pulse PSET, reset noise is effectively mixed.

これに対して、図１９において点線で示すように、参照信号RAMPの傾きが急でＡＤ変換ゲインが高いときには、ＡＤ変換の安定を優先し、読出電流を通常レベルと同程度にする（多く流す）ことで、リセットレベルの安定化時間Ｔstb を短くして、安定してＡＤ変換ができるようにする、すなわち、リセットノイズが十分安定してから電圧比較部２５２を比較器リセットパルスPSETでオフさせるようにする。   On the other hand, as indicated by the dotted line in FIG. 19, when the slope of the reference signal RAMP is steep and the AD conversion gain is high, priority is given to the stability of the AD conversion, and the read current is set to the same level as the normal level (a large amount of current flows Thus, the reset level stabilization time Tstb is shortened to enable stable AD conversion. That is, after the reset noise is sufficiently stabilized, the voltage comparator 252 is turned off by the comparator reset pulse PSET. Like that.

この２つの状態は、読出電流値（換言すればリセットレベルの安定化時間Ｔstb をＡＤ変換ゲインに応じて連続的に制御することで滑らかに変化していくようにする、もしくは、ＡＤ変換ゲインに応じて段階的に制御することで段階的に変化していくようにする。   These two states are such that the read current value (in other words, the reset level stabilization time Tstb is changed smoothly by continuously controlling the AD conversion gain according to the AD conversion gain, or In order to change in stages by controlling in stages accordingly.

このような第４実施形態の手法は、得られる効果は画素リセットパルスRST や比較器リセットパルスPSETの幅（換言すればリセット解除間隔ＴRelease ）を制御する手法と変わらないが、画素ソースフォロワの動作電流（読出電流）を絞るため、消費電力を低減する効果も同時に得ることができる。ただし、読出電流値が少ないと、高速応答に問題があるので、この第４実施形態を適用できるのは、低速読出しでも構わないシステムに限られると考えてよい。   The method of the fourth embodiment has the same effect as the method of controlling the width of the pixel reset pulse RST and the comparator reset pulse PSET (in other words, the reset release interval TRelease), but the operation of the pixel source follower Since the current (readout current) is reduced, the effect of reducing power consumption can be obtained at the same time. However, if the read current value is small, there is a problem with the high-speed response. Therefore, it can be considered that the fourth embodiment can be applied only to a system that can perform low-speed reading.

以上説明したように、第１〜第４実施形態の何れにおいても、時間的には不変でかつ２次元空間的にはランダムなノイズを画素信号に注入しておいてからリセットレベルと信号レベルとについてＡＤ変換を実行して両者の差分を取ることで、デジタル領域での差分処理に伴って生じる量子化誤差に起因する縦すじ状のノイズを低減できるようになった。   As described above, in any of the first to fourth embodiments, the reset level and the signal level are set after injecting noise that is invariant in time and random in two-dimensional space into the pixel signal. By performing AD conversion for the difference between the two and taking the difference between them, it is possible to reduce vertical streak-like noise caused by a quantization error caused by difference processing in the digital domain.

なお、縦すじ状の不自然なノイズを軽減させるアプローチとして、参照文献２に、列並列読出回路と画素アレイの間にスイッチングマトリクス（Switching Matrix）を設け、ランダムに切り替えることで縦すじノイズを軽減するといった方法が紹介されている。   In addition, as an approach to reduce vertical streak-like unnatural noise, Reference 2 provides a switching matrix between the column parallel readout circuit and the pixel array, and reduces the vertical streak noise by switching at random. The method of doing is introduced.

＊参照文献２：ISSCC 2006,Session27.ImageSensors,27.4、 [A CMOS Imager with Column-Level ADC Using Dynamic Column FPN Reduction]   * Reference 2: ISSCC 2006, Session 27. Image Sensors, 27.4, [A CMOS Imager with Column-Level ADC Using Dynamic Column FPN Reduction]

しかしながら、参照文献２に記載の仕組みでは、実際に発生した縦すじノイズをランダムに散らすだけであり、縦すじノイズ量がそもそも大きいときは画質の劣化に繋がってしまう、また隣接３列程度しかスイッチングできないため、３列以上の周期で発生する縦すじに関しては効果がない、といった欠点がある。   However, the mechanism described in Reference 2 only randomly distributes the vertical streak noise that is actually generated. If the amount of vertical streak noise is large in the first place, it will lead to degradation of the image quality, and only about three adjacent rows are switched. Since this is not possible, there is a disadvantage that there is no effect with respect to vertical streaks generated in a cycle of three or more rows.

また、特開２００５−１６７９１８号公報には、やはり量子化誤差起因の縦すじノイズを目立たなくする技術が紹介されているが、ここで紹介されている方法は、最後に擬似一様乱数にを加えることで固定の縦すじノイズを軽減するものであり、やはり付加したノイズによる画質の悪化が避けられない、また、その回路構成上、加算平均を行なうためのメモリ回路や、擬似一様乱数発生回路のような付加回路がどうしても必要になる、といった欠点がある。   Japanese Patent Application Laid-Open No. 2005-167918 also introduces a technique for making the vertical streak noise caused by quantization error inconspicuous, but the method introduced here finally adds a pseudo-uniform random number to In addition to reducing fixed vertical streak noise, image quality deterioration due to added noise is unavoidable. Also, the circuit configuration makes it possible to perform memory averaging and pseudo-uniform random number generation. There is a disadvantage that an additional circuit such as a circuit is absolutely necessary.

これに対して、前述の各本実施形態の仕組みにおいては、リセットレベルのＡＤ変換結果と信号レベルのＡＤ変換結果との間での差分処理（ＣＤＳ処理に相当する）の前に時間的に安定しかつ２次元空間的にランダムなノイズ（特に列周期性を排除したノイズ）を付加することで、差分結果に残る量子化誤差を２次元空間的にランダムにするとともに、付加したノイズ自身は差分処理で除去するようにしたので、ノイズ付加が画質の劣化に繋がらないこと、ＡＤ変換前の画素信号上で列周期性を排除したノイズを付加するため、従来技術においては問題となっている「周期の比較的長い列周期性のノイズ」すなわち縦すじ状のノイズに対しても効果がある、乱数発生器のような付加回路が必要とならない、といった利点を持っている。   On the other hand, in the structure of each of the above-described embodiments, the time stable before the difference process (corresponding to the CDS process) between the AD conversion result at the reset level and the AD conversion result at the signal level. In addition, by adding two-dimensional spatially random noise (particularly noise that excludes column periodicity), the quantization error remaining in the difference result is made random two-dimensionally, and the added noise itself is a difference. Since it is removed by the processing, the addition of noise does not lead to deterioration of image quality, and the addition of noise from which column periodicity has been eliminated on the pixel signal before AD conversion is problematic in the prior art. It has the advantage that it is effective against “periodic noise having a relatively long period”, that is, vertical streak noise, and does not require an additional circuit such as a random number generator.

また、図１に示した固体撮像装置１においては、カラム処理部２６内においてデジタル的にリセットレベルと信号レベルの差分処理を実行することで、画素のリセットレベルのバラツキを除去するととともに、縦すじノイズも同時に除去されることになるため、後段での縦すじ補正処理を全く必要としない。   Further, in the solid-state imaging device 1 shown in FIG. 1, the difference between the reset level and the signal level is digitally executed in the column processing unit 26 to remove the variation in the reset level of the pixels, and the vertical stripes. Since noise is also removed at the same time, there is no need for vertical streak correction processing at a later stage.

よって、そもそも縦すじノイズ除去回路を別個に搭載する必要もなければ、当然に、加算平均処理に必要なメモリ回路も必要ない。非常にシンプルなシステムを提供することができる。   Therefore, it is not necessary to install a vertical streak noise removing circuit separately, and of course, a memory circuit necessary for the averaging process is not necessary. A very simple system can be provided.

＜撮像装置＞
図２０は、前述の固体撮像装置１と同様の仕組みを利用した物理情報取得装置の一例である撮像装置の概略構成を示す図である。この撮像装置８００は、可視光カラー画像を得る撮像装置になっている。 <Imaging device>
FIG. 20 is a diagram illustrating a schematic configuration of an imaging apparatus which is an example of a physical information acquisition apparatus using a mechanism similar to that of the solid-state imaging apparatus 1 described above. The imaging device 800 is an imaging device that obtains a visible light color image.

前述した固体撮像装置１の仕組みは固体撮像装置のみではなく、撮像装置にも適用可能である。この場合、撮像装置としても、時間的には不変でかつ２次元空間的には不規則なノイズを付加した状態で、基準レベルと信号レベルとを独立にデジタルデータに変換するようにすることで、各ＡＤ変換結果にもこのノイズが含まれるようにすることができ、ノイズが列相関性を持たなくなる。その結果、列相関性を持ったノイズが画像に現われ難くすることができる。   The mechanism of the solid-state imaging device 1 described above can be applied not only to the solid-state imaging device but also to the imaging device. In this case, the imaging device can also convert the reference level and the signal level into digital data independently with the addition of noise that is invariant in time and irregular in two-dimensional space. Each AD conversion result can also include this noise, and the noise has no column correlation. As a result, noise with column correlation can be made difficult to appear in the image.

具体的には、撮像装置８００は、被写体Ｚの像を担持する光Ｌを撮像部側に導光して結像させる撮影レンズ８０２と、光学ローパスフィルタ８０４と、色フィルタ群８１２および画素アレイ部１０と、画素アレイ部１０を駆動する駆動制御部７と、画素アレイ部１０から出力された撮像信号を処理する撮像信号処理部８３０とを備えている。   Specifically, the imaging apparatus 800 guides the light L carrying the image of the subject Z to the imaging unit side to form an image, a photographing lens 802, an optical low-pass filter 804, a color filter group 812, and a pixel array unit. 10, a drive control unit 7 that drives the pixel array unit 10, and an imaging signal processing unit 830 that processes the imaging signal output from the pixel array unit 10.

光学ローパスフィルタ８０４は、折返し歪みを防ぐために、ナイキスト周波数以上の高周波成分を遮断するためのものである。また、図中に点線で示しように、光学ローパスフィルタ８０４と合わせて、赤外光成分を低減させる赤外光カットフィルタ８０５を設けることもできる。この点は、一般的な撮像装置と同様である。   The optical low-pass filter 804 is for blocking high frequency components higher than the Nyquist frequency in order to prevent aliasing distortion. Further, as indicated by a dotted line in the drawing, an infrared light cut filter 805 that reduces the infrared light component can be provided in combination with the optical low-pass filter 804. This is the same as a general imaging device.

画素アレイ部１０の撮像面では、被写体Ｚの像を担持する可視光に応じた電荷が発生する。電荷の蓄積動作や電荷の読出動作などの動作は、図示しないシステムコントロール回路から駆動制御部７へ出力されるセンサ駆動用のパルス信号によって制御される。   On the imaging surface of the pixel array unit 10, charges corresponding to visible light that carries the image of the subject Z are generated. Operations such as a charge accumulation operation and a charge read operation are controlled by a sensor driving pulse signal output from a system control circuit (not shown) to the drive control unit 7.

画素アレイ部１０から読み出された電荷信号、すなわち可視光像を担持する可視光撮像信号は撮像信号処理部８３０に送られ、所定の信号処理が加えられる。   The charge signal read from the pixel array unit 10, that is, a visible light imaging signal carrying a visible light image, is sent to the imaging signal processing unit 830 and subjected to predetermined signal processing.

たとえば、撮像信号処理部８３０は、画素アレイ部１０から出力されたセンサ出力信号（可視光撮像信号）に対して黒レベル調整やゲイン調整やガンマ補正などの前処理を行なう前処理部８３２と、前処理部８３２から出力されたアナログ信号をデジタイル信号に変換するＡＤ変換機能やＣＤＳ機能を持ったカラム処理部２６と、撮影レンズ８０２で生じるシェーディングや画素アレイ部１０の画素欠陥などを補正する画素信号補正処理部８３６と、カラム処理部２６で取得され画素信号補正部で補正された信号成分Ｖsig のデジタルデータに基づいて画像信号を生成する画像信号処理部８４０とを備えている。   For example, the imaging signal processing unit 830 includes a preprocessing unit 832 that performs preprocessing such as black level adjustment, gain adjustment, and gamma correction on the sensor output signal (visible light imaging signal) output from the pixel array unit 10; A column processing unit 26 having an AD conversion function or a CDS function that converts an analog signal output from the preprocessing unit 832 into a digital signal, and a pixel that corrects shading or pixel defects in the pixel array unit 10 that occur in the photographing lens 802 A signal correction processing unit 836 and an image signal processing unit 840 that generates an image signal based on the digital data of the signal component Vsig acquired by the column processing unit 26 and corrected by the pixel signal correction unit are provided.

駆動制御部７には、画素アレイ部１０の垂直信号線１９を介して伝送される画素信号に、時間的には不変でかつ２次元空間的には不規則なノイズを付加するノイズ付加部６２が内蔵されている。   The drive control unit 7 includes a noise adding unit 62 for adding noise that is invariant in time and irregular in two dimensions to the pixel signal transmitted through the vertical signal line 19 of the pixel array unit 10. Is built-in.

なお、このような撮像装置８００は、撮像信号処理部８３０のうちの前段処理部８３２およびカラム処理部２６を、画素アレイ部１０と別体にしてモジュール状のもので示しているが、前記実施形態で示したように、これら（およびノイズ付加部６２を含む通信・タイミング制御部２０）が画素アレイ部１０と同一の半導体基板上に一体的に形成されたワンチップものの固体撮像装置１０を利用してもよいのは言うまでもない。   In this imaging apparatus 800, the upstream processing unit 832 and the column processing unit 26 of the imaging signal processing unit 830 are shown separately from the pixel array unit 10 in a modular form. As shown in the embodiment, these (and the communication / timing control unit 20 including the noise adding unit 62) use the one-chip solid-state imaging device 10 integrally formed on the same semiconductor substrate as the pixel array unit 10. Needless to say.

また、図では、固体撮像装置１０や画素信号補正処理部８３６や画像信号処理部８４０の他に、撮影レンズ８０２、光学ローパスフィルタ８０４、あるいは赤外光カットフィルタ８０５などの光学系をも含む状態で、撮像装置８００を示しており、この態様は、これらを纏めてパッケージングされた撮像機能を有するモジュール状の形態とする場合に好適である。   In addition, in the drawing, in addition to the solid-state imaging device 10, the pixel signal correction processing unit 836, and the image signal processing unit 840, an optical system such as a photographing lens 802, an optical low-pass filter 804, or an infrared light cut filter 805 is included. The image pickup apparatus 800 is shown, and this aspect is suitable for the case where a module-like form having an image pickup function in which these are packaged together.

ここで、前述の固体撮像装置１におけるモジュールとの関係においては、図示のように、画素アレイ部１０（撮像部）と、ＡＤ変換機能や差分（ＣＤＳ）処理機能を具備したカラム処理部２６や図示を割愛した参照信号生成部２７などの画素アレイ部１０側と密接に関連した信号処理部（その後段の画素信号補正処理部８３６や画像信号処理部８４０は除く）並びに通信・タイミング制御部２０を利用したノイズ付加部６２とが纏めてパッケージングされた状態で撮像機能を有するモジュール状の形態で固体撮像装置１０を提供するようにし、そのモジュール状の形態で提供された固体撮像装置１０の後段に、残りの信号処理部、たとえば画素信号補正処理部８３６や画像信号処理部８４０を設けて撮像装置８００の全体を構成するようにしてもよい。   Here, in relation to the modules in the solid-state imaging device 1 described above, as shown in the figure, the pixel array unit 10 (imaging unit), the column processing unit 26 having an AD conversion function and a difference (CDS) processing function, A signal processing unit (excluding the subsequent pixel signal correction processing unit 836 and the image signal processing unit 840) and the communication / timing control unit 20 that are closely related to the pixel array unit 10 side such as the reference signal generation unit 27 that is not illustrated. The solid-state imaging device 10 is provided in a module-like form having an imaging function in a state where the noise adding unit 62 using the device is packaged together, and the solid-state imaging device 10 provided in the module-like form is provided. The rest of the signal processing unit, for example, the pixel signal correction processing unit 836 and the image signal processing unit 840 are provided in the subsequent stage so that the entire imaging apparatus 800 is configured. It may be.

または、図示を割愛するが、画素アレイ部１０（撮像部）と撮影レンズ８０２などの光学系とが纏めてパッケージングされた状態で撮像機能を有するモジュール状の形態で固体撮像装置１０を提供するようにし、そのモジュール状の形態で提供された固体撮像装置１０に加えて、信号処理部、すなわち、カラム処理部２６や図示を割愛した参照信号生成部２７さらには画素信号補正処理部８３６や画像信号処理部８４０を設けるととともに、通信・タイミング制御部２０を利用したノイズ付加部６２を設けて、撮像装置８００の全体を構成するようにしてもよい。   Alternatively, although not shown, the solid-state imaging device 10 is provided in a modular form having an imaging function in a state where the pixel array unit 10 (imaging unit) and an optical system such as the photographing lens 802 are packaged together. In addition to the solid-state imaging device 10 provided in the module form, the signal processing unit, that is, the column processing unit 26, the reference signal generation unit 27 omitted from the illustration, and the pixel signal correction processing unit 836 and the image The entire image pickup apparatus 800 may be configured by providing the signal processing unit 840 and the noise adding unit 62 using the communication / timing control unit 20.

さらに、これらを組み合わせて、画素アレイ部１０（撮像部）と、カラム処理部２６などの画素アレイ部１０側と密接に関連した信号処理部および通信・タイミング制御部２０を利用したノイズ付加部６２と、撮影レンズ８０２などの光学系とが纏めてパッケージングされた状態で撮像機能を有するモジュール状の形態で固体撮像装置１０を提供するようにしてもよい。   Furthermore, by combining these, the noise adding unit 62 using the pixel array unit 10 (imaging unit), the signal processing unit closely related to the pixel array unit 10 side such as the column processing unit 26, and the communication / timing control unit 20 is used. The solid-state imaging device 10 may be provided in the form of a module having an imaging function in a state where the optical system such as the photographing lens 802 is packaged together.

また、固体撮像装置１におけるモジュールの形態として、画素信号補正処理部８３６や画像信号処理部８４０を含めてもよく、この場合には、事実上、固体撮像装置１と撮像装置８００とが同一のものと見なすこともできる。   Further, as a module form in the solid-state imaging device 1, a pixel signal correction processing unit 836 and an image signal processing unit 840 may be included. In this case, the solid-state imaging device 1 and the imaging device 800 are substantially the same. It can also be regarded as a thing.

このような撮像装置８００は、「撮像」を行なうための、たとえば、カメラや撮像機能を有する携帯機器として提供される。なお、「撮像」は、通常のカメラ撮影時の像の撮り込みだけではなく、広義の意味として、指紋検出なども含むものである。   Such an imaging apparatus 800 is provided as, for example, a camera or a portable device having an imaging function for performing “imaging”. Note that “imaging” includes not only capturing an image during normal camera shooting but also includes fingerprint detection in a broad sense.

このような構成の撮像装置８００においては、前述の固体撮像装置１の全ての機能を包含して構成されており、前述の固体撮像装置１について説明したのと同様に、列相関性を持ったノイズが画像に現われ難くいものとすることができる。また、列相関性のノイズを抑制するためにＡＤ変換時に付加した２次元空間的にランダムなノイズは、カラム処理部２６におけるデジタル領域での差分処理によるＣＤＳ機能によって除去することができるので、付加したノイズが画像に現われることがない。   The imaging device 800 having such a configuration is configured to include all the functions of the solid-state imaging device 1 described above, and has column correlation as described for the solid-state imaging device 1 described above. Noise can be difficult to appear in the image. In addition, two-dimensional spatially random noise added at the time of AD conversion to suppress column correlation noise can be removed by the CDS function by the differential processing in the digital domain in the column processing unit 26. Noise does not appear in the image.

本発明に係る固体撮像装置の一実施形態であるＣＭＯＳ固体撮像装置の概略構成図である。It is a schematic block diagram of the CMOS solid-state imaging device which is one Embodiment of the solid-state imaging device concerning this invention. 単位画素の構成例と、駆動部と駆動制御線と画素トランジスタの接続態様を示す図である。It is a figure which shows the structural example of a unit pixel, and the connection aspect of a drive part, a drive control line, and a pixel transistor. 電圧比較部の概略回路図である。It is a schematic circuit diagram of a voltage comparison part. 図１に示した固体撮像装置のカラムＡＤ回路における基本動作である信号取得差分処理を説明するためのタイミングチャートである。3 is a timing chart for explaining signal acquisition difference processing, which is a basic operation in the column AD circuit of the solid-state imaging device shown in FIG. 1. 参照信号の傾きとＡＤ変換ゲインとＡＤ変換の分解能の関係を説明する図である。It is a figure explaining the relationship between the inclination of a reference signal, AD conversion gain, and the resolution of AD conversion. 本実施形態の縦すじノイズ抑制処理を実施しない場合の、リセットレベルのＡＤ変換結果を画像化して示した図である。It is the figure which image-ized and showed the AD conversion result of the reset level when not implementing the vertical stripe noise suppression process of this embodiment. 量子化誤差の問題を説明する図である。It is a figure explaining the problem of a quantization error. 差分処理後のデータに含まれる量子化誤差が現われた画像の一例を示す図である。It is a figure which shows an example of the image in which the quantization error contained in the data after a difference process appeared. 本実施形態の縦すじノイズ抑制処理の基本概念を表わした機能図である。It is a functional diagram showing the basic concept of the vertical stripe noise suppression process of this embodiment. 本実施形態の縦すじノイズ抑制処理における、リセットレベルのＡＤ変換結果と差分処理後のデータを画像化して示した図である。It is the figure which image-ized and showed the AD conversion result of a reset level, and the data after a difference process in the vertical stripe noise suppression process of this embodiment. 画素信号のリセットレベルとリセットレベルに加える２次元空間的なノイズの質について説明する図である。It is a figure explaining the quality of the two-dimensional spatial noise added to the reset level and reset level of a pixel signal. 縦すじノイズ抑制処理部に設けられるノイズ付加部の第１実施形態を示す回路図である。It is a circuit diagram which shows 1st Embodiment of the noise addition part provided in a vertical stripe noise suppression process part. 第１実施形態のノイズ付加部の動作を説明する図である。It is a figure explaining operation | movement of the noise addition part of 1st Embodiment. 縦すじノイズ抑制処理部に設けられるノイズ付加部の第２実施形態を示す回路図である。It is a circuit diagram which shows 2nd Embodiment of the noise addition part provided in a vertical stripe noise suppression process part. 第２実施形態のノイズ付加部の動作を説明する図である。It is a figure explaining operation | movement of the noise addition part of 2nd Embodiment. 縦すじノイズ抑制処理部に設けられるノイズ付加部の第３実施形態を示す回路図である。It is a circuit diagram which shows 3rd Embodiment of the noise addition part provided in a vertical stripe noise suppression process part. 第３実施形態のノイズ付加部の動作を説明する図である。It is a figure explaining operation | movement of the noise addition part of 3rd Embodiment. 縦すじノイズ抑制処理部に設けられるノイズ付加部の第４実施形態を示す回路図である。It is a circuit diagram which shows 4th Embodiment of the noise addition part provided in a vertical stripe noise suppression process part. 第４実施形態のノイズ付加部の動作を説明する図である。It is a figure explaining operation | movement of the noise addition part of 4th Embodiment. 固体撮像装置を利用した撮像装置の概略構成を示す図である。It is a figure which shows schematic structure of the imaging device using a solid-state imaging device.

符号の説明Explanation of symbols

１…固体撮像装置、１０…画素アレイ部、１９…垂直信号線（列信号線）、２０…通信・タイミング制御部、２３…クロック変換部、２４…読出電流源部、２５…カラムＡＤ回路、２５２…電圧比較部、２５４…カウンタ部、２５６…データ記憶部、２５８…スイッチ、２６…カラム処理部、２７…参照信号生成部、２７ａ…ＤＡ変換回路、２８…出力回路、３…単位画素、６０…縦すじノイズ抑制処理部、６２…ノイズ付加部、７…駆動制御部   DESCRIPTION OF SYMBOLS 1 ... Solid-state imaging device, 10 ... Pixel array part, 19 ... Vertical signal line (column signal line), 20 ... Communication / timing control part, 23 ... Clock conversion part, 24 ... Read-out current source part, 25 ... Column AD circuit, 252 ... Voltage comparison unit, 254 ... counter unit, 256 ... data storage unit, 258 ... switch, 26 ... column processing unit, 27 ... reference signal generation unit, 27a ... DA conversion circuit, 28 ... output circuit, 3 ... unit pixel, 60 ... Vertical streak noise suppression processing unit, 62 ... Noise adding unit, 7 ... Drive control unit

Claims (5)

複数の画素が行列状に配された画素アレイ部と、
前記画素から出力される画素信号を列ごとに伝送する列信号線と、
前記列信号線を介して伝送される前記画素信号に、時間的には不変でかつ２次元空間的には不規則なノイズを付加するノイズ付加部と、
前記ノイズ付加部によって前記ノイズが付加された前記画素信号の基準レベルと信号レベルとを独立にデジタルデータに変換するＡＤ変換部と
を備えた固体撮像装置。 A pixel array section in which a plurality of pixels are arranged in a matrix;
A column signal line for transmitting a pixel signal output from the pixel for each column;
A noise adding unit that adds noise that is invariant in time and irregular in two dimensions to the pixel signal transmitted through the column signal line;
A solid-state imaging device comprising: an AD conversion unit that independently converts a reference level and a signal level of the pixel signal to which the noise is added by the noise addition unit into digital data. 前記ＡＤ変換部で取得される前記基準レベルのＡＤ変換結果と前記信号レベルのＡＤ変換結果との間で差分処理を実行することで、前記基準レベルと前記信号レベルの差で示される信号成分のデジタルデータを取得する差分処理部
をさらに備えた請求項１に記載の固体撮像装置。 By executing a difference process between the AD conversion result of the reference level and the AD conversion result of the signal level acquired by the AD conversion unit, the signal component indicated by the difference between the reference level and the signal level The solid-state imaging device according to claim 1, further comprising a difference processing unit that acquires digital data. 前記ノイズ付加部は、前記基準レベルのデジタルデータへの変換時に、前記ノイズを付加する
請求項１に記載の固体撮像装置。 The solid-state imaging device according to claim 1, wherein the noise adding unit adds the noise when converting the digital data to the reference level. 複数の画素が行列状に配された画素アレイ部と、
前記画素から出力される画素信号を列ごとに伝送する列信号線と、
前記列信号線を介して伝送される前記画素信号に、時間的には不変でかつ２次元空間的には不規則なノイズを付加するノイズ付加部と、
前記ノイズ付加部によって前記ノイズが付加された前記画素信号の基準レベルと信号レベルとを独立にデジタルデータに変換するＡＤ変換部と、
前記ＡＤ変換部で取得される前記基準レベルのＡＤ変換結果と前記信号レベルのＡＤ変換結果の各デジタルデータに基づいて画像信号を生成する画像信号処理部と
を備えた撮像装置。 A pixel array section in which a plurality of pixels are arranged in a matrix;
A column signal line for transmitting a pixel signal output from the pixel for each column;
A noise adding unit that adds noise that is invariant in time and irregular in two dimensions to the pixel signal transmitted through the column signal line;
An AD conversion unit that independently converts a reference level and a signal level of the pixel signal to which the noise is added by the noise addition unit into digital data;
An image pickup apparatus comprising: an image signal processing unit that generates an image signal based on each digital data of the AD conversion result of the reference level and the AD conversion result of the signal level acquired by the AD conversion unit. 前記ＡＤ変換部で取得される前記基準レベルのＡＤ変換結果と前記信号レベルのＡＤ変換結果との間で差分処理を実行することで、前記基準レベルと前記信号レベルの差で示される信号成分のデジタルデータを取得する差分処理部をさらに備え、
前記画像信号処理部は、前記差分処理部で取得される信号成分のデジタルデータに基づいて前記画像信号を生成する
請求項４に記載の撮像装置。 By executing a difference process between the AD conversion result of the reference level and the AD conversion result of the signal level acquired by the AD conversion unit, the signal component indicated by the difference between the reference level and the signal level It further includes a difference processing unit for acquiring digital data,
The imaging apparatus according to claim 4, wherein the image signal processing unit generates the image signal based on digital data of a signal component acquired by the difference processing unit.
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