JP2009033646A

JP2009033646A - Semiconductor device and mobile terminal using the same

Info

Publication number: JP2009033646A
Application number: JP2007197667A
Authority: JP
Inventors: Shigeaki Mizutani; 重朗水谷
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2007-07-30
Filing date: 2007-07-30
Publication date: 2009-02-12

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device which can set up a PLL circuit arbitrarily and a mobile terminal using the same. <P>SOLUTION: The provision of a semiconductor device which can set up a PLL circuit arbitrarily and the mobile terminal using the same can be realized with the PLL circuit, a judging circuit which judges the resolution of input image data, and a setting circuit which sets up the PLL circuit according to the resolution. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、半導体装置及びそれを用いた携帯端末に関し、特にPLL回路を用いた半導体装置及びそれを用いた携帯端末に関する。 The present invention relates to a semiconductor device and a portable terminal using the semiconductor device, and more particularly to a semiconductor device using a PLL circuit and a portable terminal using the semiconductor device.

PLL回路を用いた半導体装置としては、高速モードと通常モードとを備えたPLL回路において安定したロック波形を得ることができるようにモード切替信号を生成するPLL回路のモード制御回路及び半導体装置が提案されている。
この半導体装置は、モード制御回路は、モード切替SWを、予め設定した位相差内にアップパルス信号PR及びダウンパルス信号PPの位相が入ってきた場合に高速モードから通常モードに切り替え、かつ通常モードに固定するように生成するようになっている（例えば、特許文献１参照）。
特開２００２−２６７２８号公報 As a semiconductor device using a PLL circuit, a PLL circuit mode control circuit and a semiconductor device for generating a mode switching signal so that a stable lock waveform can be obtained in a PLL circuit having a high-speed mode and a normal mode are proposed. Has been.
In this semiconductor device, the mode control circuit switches the mode switching SW from the high speed mode to the normal mode when the phase of the up pulse signal PR and the down pulse signal PP enters within a preset phase difference, and the normal mode. (See, for example, Patent Document 1).
JP 2002-26728 A

ところで、画像転送を例に挙げると、今後解像度がより高く、より高速なデータ転送が必要となる。
しかし、解像度が低くてもよいアプリケーションなどもある為、データ転送速度に対応したPLL制御回路設定が必要となってくる。
従来技術では、PLL回路に入力される周波数が一定であり、周波数を切替える時は一度PLL回路をPLL状態（一定の周波数で発振する状態）からSLP状態（スリープ状態：待機状態）にしてから再設定しなおすことがなされていた。このため、PLL回路の発振周波数を任意に設定することができなかった。
そこで、本発明の目的は、PLL回路の設定を任意に行うことができる半導体装置及びそれを用いた携帯端末を提供することにある。 By the way, taking image transfer as an example, higher resolution and higher speed data transfer will be required in the future.
However, because there are applications where the resolution may be low, it is necessary to set the PLL control circuit corresponding to the data transfer rate.
In the prior art, the frequency input to the PLL circuit is constant, and when switching the frequency, the PLL circuit is once switched from the PLL state (state that oscillates at a constant frequency) to the SLP state (sleep state: standby state) and then restarted. It was set again. For this reason, the oscillation frequency of the PLL circuit could not be set arbitrarily.
Accordingly, an object of the present invention is to provide a semiconductor device capable of arbitrarily setting a PLL circuit and a portable terminal using the semiconductor device.

上記課題を解決するため、本発明の請求項１記載の発明は、PLL回路と、入力画像データの解像度を判定する判定回路と、解像度に応じてPLL回路の設定を行う設定回路とを備えたことを特徴とする。 In order to solve the above-described problem, the invention according to claim 1 of the present invention includes a PLL circuit, a determination circuit that determines the resolution of the input image data, and a setting circuit that sets the PLL circuit according to the resolution. It is characterized by that.

請求項２記載の発明は、請求項１記載の発明において、前記判定回路は、前記入力画像データに同期して入力される基準信号を用いて前記解像度を判定することを特徴とする。 According to a second aspect of the present invention, in the first aspect of the present invention, the determination circuit determines the resolution using a reference signal input in synchronization with the input image data.

請求項３記載の発明は、請求項１記載の発明において、前記判定回路は、周波数データをコードとして画像データパスより前記画像データを入力することで前記解像度を判定することを特徴とする。 According to a third aspect of the invention, in the first aspect of the invention, the determination circuit determines the resolution by inputting the image data from an image data path using frequency data as a code.

請求項４記載の発明は、請求項１記載の発明において、前記判定回路は、周波数の切替を認識し、前記PLL回路の設定を変更することを特徴とする。 According to a fourth aspect of the present invention, in the first aspect of the invention, the determination circuit recognizes frequency switching and changes the setting of the PLL circuit.

請求項５記載の発明は、請求項１記載の発明において、周波数の切替時に前記PLL回路のPLL発振周波数を維持する回路構成を持つことを特徴とする。 The invention according to claim 5 is the invention according to claim 1, characterized in that it has a circuit configuration for maintaining the PLL oscillation frequency of the PLL circuit when the frequency is switched.

請求項６記載の発明は、請求項１記載の発明において、周波数の切替時に任意の設定時間においてPLL回路をPLL状態からSLP状態へ遷移させる回路構成を持つことを特徴とする。 The invention described in claim 6 is characterized in that, in the invention described in claim 1, it has a circuit configuration for causing the PLL circuit to transition from the PLL state to the SLP state at an arbitrary set time when the frequency is switched.

請求項７記載の発明は、請求項１記載の発明において、PLL回路をSLP状態からPLL状態に復帰する際にも周波数の判定を行う回路構成を持つことを特徴とする。 A seventh aspect of the invention is characterized in that, in the first aspect of the invention, a circuit configuration for determining the frequency even when the PLL circuit is returned from the SLP state to the PLL state is provided.

請求項８記載の発明は、請求項１から７のいずれか１項記載の半導体装置を無線高周波部に用いた携帯端末であることを特徴とする。 The invention according to claim 8 is a portable terminal using the semiconductor device according to any one of claims 1 to 7 in a radio frequency unit.

本発明によれば、PLL回路と、入力画像データの解像度を判定する判定回路と、解像度に応じてPLL回路の設定を行う設定回路とを備えたことにより、PLL回路の設定を任意に行うことができる半導体装置及びそれを用いた携帯端末の提供を実現できる。 According to the present invention, the PLL circuit, the determination circuit for determining the resolution of the input image data, and the setting circuit for setting the PLL circuit according to the resolution are provided, so that the PLL circuit can be arbitrarily set. It is possible to provide a semiconductor device that can be used and a portable terminal using the semiconductor device.

本発明に係る半導体装置の一実施の形態は、PLL回路と、入力画像データの解像度を判定する判定回路と、解像度に応じてPLL回路の設定を行う設定回路とを備えたことを特徴とする。 One embodiment of a semiconductor device according to the present invention includes a PLL circuit, a determination circuit that determines the resolution of input image data, and a setting circuit that sets the PLL circuit according to the resolution. .

上記構成によれば、入力画像データの解像度を判定し、その解像度に応じてPLL回路の設定を行うことにより、リファレンスクロックを入力することでPLL回路の設定を任意に行うことができる。 According to the above configuration, by determining the resolution of the input image data and setting the PLL circuit according to the resolution, the PLL circuit can be arbitrarily set by inputting the reference clock.

本発明に係る半導体装置の他の実施の形態は、上記構成に加え、判定回路は、入力画像データに同期して入力される基準信号を用いて解像度を判定することを特徴とする。 Another embodiment of the semiconductor device according to the present invention is characterized in that, in addition to the above configuration, the determination circuit determines the resolution using a reference signal input in synchronization with input image data.

上記構成によれば、入力画像データに同期して入力される基準信号を用いて解像度を判定することにより、リファレンスクロックを入力することでPLL回路の設定を任意に行うことができる。 According to the above configuration, the PLL circuit can be arbitrarily set by inputting the reference clock by determining the resolution using the reference signal input in synchronization with the input image data.

本発明に係る半導体装置の他の実施の形態は、上記構成に加え、判定回路は、周波数データをコードとして画像データパスより画像データを入力することで解像度を判定することを特徴とする。 Another embodiment of the semiconductor device according to the present invention is characterized in that, in addition to the above configuration, the determination circuit determines resolution by inputting image data from an image data path using frequency data as a code.

上記構成によれば、判定回路が周波数データをコードとして画像データパスより画像データを入力することで解像度を判定するので、PLL回路の設定を任意に行うことができることに加え、信号線を減らすことができる。 According to the above configuration, since the determination circuit determines the resolution by inputting the image data from the image data path using the frequency data as a code, the PLL circuit can be arbitrarily set, and the signal lines can be reduced. Can do.

本発明に係る半導体装置の他の実施の形態は、上記構成に加え、判定回路は、周波数の切替を認識し、PLL回路の設定を変更することを特徴とする。 Another embodiment of the semiconductor device according to the present invention is characterized in that, in addition to the above configuration, the determination circuit recognizes the switching of the frequency and changes the setting of the PLL circuit.

上記構成によれば、判定回路は、周波数の切替を認識し、PLL回路の設定を変更することにより、リファレンスクロックが一定の周波数入力、周波数の変化、完全停止、リファレンスクロックが停止する時間に関わらず、必要とする発振周波数を得ることが可能となる。 According to the above configuration, the determination circuit recognizes the switching of the frequency and changes the setting of the PLL circuit so that the reference clock is input at a constant frequency, the frequency is changed, completely stopped, and the reference clock is stopped. Therefore, the required oscillation frequency can be obtained.

本発明に係る半導体装置の他の実施の形態は、上記構成に加え、周波数の切替時にPLL回路のPLL発振周波数を維持する回路構成を持つことを特徴とする。 Another embodiment of the semiconductor device according to the present invention is characterized in that in addition to the above-described configuration, it has a circuit configuration that maintains the PLL oscillation frequency of the PLL circuit when the frequency is switched.

上記構成によれば、周波数の切替時にPLL回路のPLL発振周波数を維持する回路構成を持つことにより、リファレンスクロックが一定の周波数入力、周波数の変化、完全停止、リファレンスクロックが停止する時間に関わらず、必要とする発振周波数を得ることが可能となる。 According to the above configuration, by having a circuit configuration that maintains the PLL oscillation frequency of the PLL circuit at the time of frequency switching, the reference clock is input at a constant frequency, frequency change, complete stop, regardless of the time when the reference clock stops The required oscillation frequency can be obtained.

本発明に係る半導体装置の他の実施の形態は、上記構成に加え、周波数の切替時に任意の設定時間においてPLL回路をPLL状態からSLP状態へ遷移させる回路構成を持つことを特徴とする。 Another embodiment of the semiconductor device according to the present invention is characterized in that, in addition to the above-described configuration, a circuit configuration that causes the PLL circuit to transition from the PLL state to the SLP state at an arbitrary set time when the frequency is switched is characterized.

上記構成によれば、周波数の切替時に任意の設定時間においてPLL回路をPLL状態からSLP状態へ遷移させる回路構成を持つことにより、リファレンスクロックが一定の周波数入力、周波数の変化、完全停止、リファレンスクロックが停止する時間に関わらず、必要とする発振周波数を得ることが可能となる。 According to the above configuration, by having a circuit configuration that causes the PLL circuit to transition from the PLL state to the SLP state at any set time when switching the frequency, the reference clock is input at a constant frequency, frequency change, complete stop, reference clock It becomes possible to obtain the required oscillation frequency regardless of the time during which is stopped.

本発明に係る半導体装置の他の実施の形態は、上記構成に加え、PLL回路をSLP状態からPLL状態に復帰する際にも周波数の判定を行う回路構成を持つことを特徴とする。 Another embodiment of the semiconductor device according to the present invention is characterized in that, in addition to the above-described configuration, a circuit configuration for determining the frequency when the PLL circuit is returned from the SLP state to the PLL state is provided.

上記構成によれば、PLL回路をSLP状態からPLL状態に復帰する際にも周波数の判定を行う回路構成を持つことにより、リファレンスクロックが一定の周波数入力、周波数の変化、完全停止、リファレンスクロックが停止する時間に関わらず、必要とする発振周波数を得ることが可能となる。 According to the above configuration, the reference clock has a constant frequency input, frequency change, complete stop, reference clock is not affected by having a circuit configuration that determines the frequency even when the PLL circuit returns from the SLP state to the PLL state. Regardless of the stop time, the required oscillation frequency can be obtained.

本発明に係る携帯端末の一実施例は、上記いずれかの半導体装置を無線高周波部に用いたことを特徴とする。 An embodiment of the portable terminal according to the present invention is characterized in that any one of the above semiconductor devices is used for a radio frequency unit.

上記構成によれば、上記いずれかの半導体装置を無線高周波部に用いたことにより、画像情報の送受信を効率よく行うことができる。 According to the above configuration, image information can be transmitted and received efficiently by using any one of the semiconductor devices described above for a wireless high-frequency unit.

なお、上述した実施の形態は、本発明の好適な実施の形態の一例を示すものであり、本発明はそれに限定されることなく、その要旨を逸脱しない範囲内において、種々変形実施が可能である。 The above-described embodiment shows an example of a preferred embodiment of the present invention, and the present invention is not limited thereto, and various modifications can be made without departing from the scope of the invention. is there.

本発明に係る半導体装置に用いられるPLL制御回路の一実施例の構成を図１に示す。
図１に示すPLL制御回路１−１は、PLL回路３と、M分周器２と、N分周器４とで構成されている。PLL制御回路１−１は、M分周器２とN分周器４とで構成される設定回路で解像度に応じてPLL発振周波数を設定する。PLL回路３は、図示しない位相比較器、ループフィルタ、電圧制御発振器を有し、N分周器４とでPLL発振を行う。
すなわち、本発明に係る半導体装置のPLL回路のN分周器４は設定回路のN分周器４を兼ねている。N分周器４がPLL回路３の外部にて構成されているのは解像度により切替が必要な為である。 A configuration of an embodiment of a PLL control circuit used in a semiconductor device according to the present invention is shown in FIG.
A PLL control circuit 1-1 shown in FIG. 1 includes a PLL circuit 3, an M frequency divider 2, and an N frequency divider 4. The PLL control circuit 1-1 sets a PLL oscillation frequency in accordance with the resolution by a setting circuit including an M frequency divider 2 and an N frequency divider 4. The PLL circuit 3 includes a phase comparator, a loop filter, and a voltage control oscillator (not shown), and performs PLL oscillation with the N frequency divider 4.
That is, the N frequency divider 4 of the PLL circuit of the semiconductor device according to the present invention also serves as the N frequency divider 4 of the setting circuit. The N frequency divider 4 is configured outside the PLL circuit 3 because switching is necessary depending on the resolution.

PLL制御回路１−１は、通常、入力されるリファレンスクロックの周波数を示すモード設定信号があると考えられる。図示しない前段のLSI（Large Scale Integrated circuit：大規模集積回路）よりモード設定信号が入力されているのであれば問題ない。 The PLL control circuit 1-1 is generally considered to have a mode setting signal indicating the frequency of the input reference clock. There is no problem as long as a mode setting signal is input from an LSI (Large Scale Integrated circuit) (not shown).

しかしモード設定信号が入力されていない場合を考慮する必要がある。
そこで、モード設定信号が入力されていないPLL制御回路を図２に示す。以下、図１に示したPLL制御回路と同様の要素には共通の符号を用いた。
図２は本発明に係る半導体装置に用いられるPLL制御回路の他の実施例の構成図である。
図２に示すPLL制御回路１−２は、PLL回路３と、M分周器２と、N分周器４と、入力画像データの解像度を判定するREFCLK判定回路５と、帰還CLK制御回路６とで構成されている。
REFCLK判定回路５は、図示しないロジック回路で構成されており、例を挙げると、QVGA及びVGAにおいて、水平方向の画素数に差がありREFCLKが画素周期を表すためそれをカウントすることで解像度が異なるデータ入力であることを判別する構成となっている。
設定回路は、M分周器２と、N分周器４と、入力画像データの解像度を判定するREFCLK判定回路５と、帰還CLK制御回路６とで構成されており、REFCLK判定回路５で入力されたデータ解像度を判断し、それにあわせたPLL設定を行う回路構成である。 However, it is necessary to consider the case where the mode setting signal is not input.
FIG. 2 shows a PLL control circuit to which no mode setting signal is input. Hereinafter, common symbols are used for the same elements as those in the PLL control circuit shown in FIG.
FIG. 2 is a configuration diagram of another embodiment of a PLL control circuit used in the semiconductor device according to the present invention.
A PLL control circuit 1-2 shown in FIG. 2 includes a PLL circuit 3, an M divider 2, an N divider 4, a REFCLK determination circuit 5 that determines the resolution of input image data, and a feedback CLK control circuit 6. It consists of and.
The REFCLK determination circuit 5 is composed of a logic circuit (not shown). For example, in the QVGA and VGA, there is a difference in the number of pixels in the horizontal direction, and the REFCLK represents the pixel period. It is the structure which discriminate | determines that it is a different data input.
The setting circuit includes an M frequency divider 2, an N frequency divider 4, a REFCLK determination circuit 5 that determines the resolution of input image data, and a feedback CLK control circuit 6. This is a circuit configuration for judging the data resolution and setting the PLL accordingly.

図２に示す基準信号とは、画像情報の画像サイズを表す信号であり、垂直方向幅(以降はVsync)及び水平方向幅(以降はHsync)のことを意味している。
データとは、図示しない前段LSIより入力される画像データそのものを意味する。それぞれを利用してREFCLK判定回路を実現する。
まず、REFCLK , Hsync , Vsyncと入力画像データとの関係を示すタイミングチャートを図３に示す。
Hsync,Vsyncのアクティブ論理は"H""L"どちらであっても問題はない。転送される１ライン分の画像データ解像度の違いにより、Hsyncのアサート幅が変わってくることから、REFCLKによるカウンタ値にて入力周波数を判定しPLL制御回路の設定を行う。 The reference signal shown in FIG. 2 is a signal representing the image size of image information, and means a vertical width (hereinafter Vsync) and a horizontal width (hereinafter Hsync).
Data means the image data itself input from a preceding LSI (not shown). A REFCLK determination circuit is realized using each of them.
First, FIG. 3 shows a timing chart showing the relationship between REFCLK, Hsync, Vsync and input image data.
There is no problem whether the active logic of Hsync or Vsync is either “H” or “L”. Since the Hsync assertion width changes depending on the difference in the resolution of the image data for one line to be transferred, the input frequency is determined by the counter value by REFCLK and the PLL control circuit is set.

入力周波数の判定からPLL制御回路の設定までのタイミングチャートを図４に記す。
図４中、Taが示しているのは、非画像領域である。非画像領域Taは画像に影響がないため、この期間内で周波数判定を行うのが好ましい。TaはPLL制御回路の設定からPLL回路のロックまでの期間を示している。
ここで、PLL回路のロックとは、位相比較の対象である２つのクロックの周波数が一致し、かつ、位相が一致していることを意味する。
Tbは水平方向１ラインを意味し、Cregは画像解像度の差異を判定する設定値が任意に設定できる。Cregは解像度の差異を判定するのに必要な値であり、例えば、QVGAなら１ラインに２４０画素、VGAなら１ラインに480画素とした場合、解像度を判定する値を300、350、400と任意に設定することで、解像度の判定が行える事を示す。 A timing chart from the determination of the input frequency to the setting of the PLL control circuit is shown in FIG.
In FIG. 4, Ta indicates a non-image area. Since the non-image area Ta does not affect the image, it is preferable to perform frequency determination within this period. Ta represents a period from setting of the PLL control circuit to locking of the PLL circuit.
Here, the lock of the PLL circuit means that the frequencies of the two clocks that are the objects of phase comparison match and the phases match.
Tb means one line in the horizontal direction, and Creg can arbitrarily set a setting value for determining a difference in image resolution. Creg is a value necessary to judge the difference in resolution. For example, if QVGA is 240 pixels per line and VGA is 480 pixels per line, the resolution judgment value is arbitrary, 300, 350, 400 This indicates that the resolution can be determined.

ここで、１ラインをリファレンスクロックでカウントした結果Cqv（REFCLK１周期＝１画素という意味であり、REFCLKをカウントすることが解像度の差異を判定することが可能となる。非画像領域の１ラインで実施している。）をCregと比較することで、
Creg ＜ Cqv …(１)
なら、本転送は解像度が高い転送であると判定できる。
これとは逆に、
Creg ＞ Cqv …(２)
であれば、本転送は解像度が低い転送であると判定ができる。 Here, the result of counting one line with the reference clock is Cqv (meaning REFCLK1 period = 1 pixel, and counting the REFCLK makes it possible to determine the difference in resolution. Implementation on one line in the non-image area Is compared with Creg,
Creg <Cqv (1)
If so, it can be determined that this transfer is a transfer with high resolution.
On the contrary,
Creg> Cqv (2)
If so, it can be determined that this transfer is a transfer with a low resolution.

解像度を判断した後、A期間において、図２における帰還CLK制御回路６、N分周器４、及びM分周器２の設定を行い、その後PLL回路３のSLP状態を解除する。Vsyncがアサートされるまでの時間は非画像領域のライン数分となる。図２の帰還CLK制御回路５と、N分周器４と、M分周器２との設定方法に関しては、それぞれのモジュールにあらかじめ用意してある設定テーブル（図示せず。）から選択することができる。尚、SLP状態は待機状態であり、REFCLKのアクセスが止まった場合、またはPLL回路３が発振する必要が無い状態を示す。尚、テーブル自体は図に示していないが、図１０のREFCLK判定回路内部に構成されていると言う意味である。PLL回路３が一旦SLP状態になってから再度PLL回路３の発振が必要になった際（PLL状態に移行する必要が生じたとき）、同じ解像度であるのか？異なる解像度であるのか？を判定する回路構成の違いを記している。 After determining the resolution, in the period A, the feedback CLK control circuit 6, the N frequency divider 4, and the M frequency divider 2 in FIG. 2 are set, and then the SLP state of the PLL circuit 3 is released. The time until Vsync is asserted is the number of lines in the non-image area. The setting method of the feedback CLK control circuit 5, the N frequency divider 4, and the M frequency divider 2 in FIG. 2 is selected from a setting table (not shown) prepared in advance for each module. Can do. The SLP state is a standby state, and indicates a state where access to REFCLK is stopped or the PLL circuit 3 does not need to oscillate. Although the table itself is not shown in the figure, it means that it is configured inside the REFCLK determination circuit of FIG. When the PLL circuit 3 is once in the SLP state and the PLL circuit 3 needs to oscillate again (when it is necessary to shift to the PLL state), are the resolutions the same? Is it a different resolution? The difference in the circuit configuration for determining is described.

また、画像データにどちらの解像度転送なのかを示す指定コードを入力することでPLL制御回路を任意に設定することが可能となる。
図５にREFCLK , Hsync , Vsyncと入力画像データとの関係を示すタイミングチャートの他の一例を記す。
Vsyncがディアサートされている領域すなわち非画像領域において、前段のLSIより指定コードを画像データパス（図５のC領域：これは、内部でカウントし判定するのではなく、非画像領域期間CにてPLL設定回路をセットする為に画像のデータバスを使用しているという意味、供給元は図示しないCPUでもよい）を利用して入力する。
リファレンスクロックにてデータをサンプリングし、指定コードを認識することにより入力されている転送データの解像度を判定する回路（図９）である。指定コードと呼ぶものは、非画像領域にて次に転送される周波数情報を保持している。
例） 00000000 …前転送と同様
00001111 …設定テーブル１を選択
11110000 …設定テーブル２を選択
コードのBit幅は1ラインの画素数を超えなければ何Bitであっても構わない。
図５のD領域は、PLL制御回路設定後、PLL回路３がロックするまでの期間を示している。 In addition, the PLL control circuit can be arbitrarily set by inputting a designation code indicating which resolution transfer is performed in the image data.
FIG. 5 shows another example of a timing chart showing the relationship between REFCLK, Hsync, Vsync and input image data.
In the area where Vsync is deasserted, that is, in the non-image area, the designated code is sent from the preceding LSI to the image data path (C area in FIG. 5: this is not counted and determined internally, but in the non-image area period C. This means that the image data bus is used to set the PLL setting circuit, and the supply source may be a CPU (not shown).
This is a circuit (FIG. 9) for determining the resolution of input transfer data by sampling data with a reference clock and recognizing a specified code. What is called a designation code holds frequency information to be transferred next in the non-image area.
Example) 00000000 ... Same as previous transfer
00001111… Select setting table 1
11110000 ... select setting table 2 The bit width of the code can be any number of bits as long as it does not exceed the number of pixels in one line.
A region D in FIG. 5 indicates a period until the PLL circuit 3 is locked after the PLL control circuit is set.

ここで、本発明に係る半導体装置に用いられるPLL制御回路の他の実施例の構成を図９に示す。
図９に示すPLL制御回路１−３と図２に示したPLL制御回路１−２との相違点はREFCLK判定回路５の代わりにコード判定回路７を用いた点である。
コード判定回路７は、周波数データをコードとして画像データパスより画像データを入力することで解像度を判定する機能を有する。 FIG. 9 shows the configuration of another embodiment of the PLL control circuit used in the semiconductor device according to the present invention.
The difference between the PLL control circuit 1-3 shown in FIG. 9 and the PLL control circuit 1-2 shown in FIG. 2 is that a code determination circuit 7 is used instead of the REFCLK determination circuit 5.
The code determination circuit 7 has a function of determining resolution by inputting image data from an image data path using frequency data as a code.

図６は解像度が異なる画像データの転送が続けて行われる際のタイミングチャートの一例を示している。
図中にStateAと示すのは、解像度の低い画像データの転送状態を示し、StateBは解像度が異なる画像データの転送を行う際にリファレンスクロックが停止している状態を示し、StateCは解像度が高い画像データの転送が行われている状態を意味している。StateCに移行し解像度の判定からPLL回路３のロックまでは前記した図４の説明と同様である。 FIG. 6 shows an example of a timing chart when image data having different resolutions are continuously transferred.
In the figure, State A indicates the transfer state of low-resolution image data, State B indicates that the reference clock is stopped when transferring image data with a different resolution, and State C indicates an image with a high resolution. This means that data is being transferred. The transition from State C to determination of the resolution to locking of the PLL circuit 3 is the same as that described above with reference to FIG.

ここで、StateBの状態においてリファレンスクロックが停止した際、PLL回路３の状態を図７のタイミングチャートに記すと、
Set １：PLL回路３の発振周波数を維持した状態（ロックした状態）
Set ２：PLL回路３の完全なSLP状態
が考えられる。StateBの時間が決まっていない場合、PLL回路３の発振周波数を設計者が任意に設定する事が可能な構成となっている。リファレンスクロックのエッジと帰還回路からのエッジにより位相比較されているが、リファレンスクロックの入力が停止した時にも帰還回路からのエッジは戻ってくる為、図２の帰還CLK制御回路６にて、リファレンスクロックの状態を示す信号を認識すると帰還信号のエッジがマスクされる回路構成を取る。 Here, when the reference clock is stopped in the state B, the state of the PLL circuit 3 is described in the timing chart of FIG.
Set 1: State in which the oscillation frequency of PLL circuit 3 is maintained (locked state)
Set 2: A complete SLP state of the PLL circuit 3 can be considered. When the time of State B is not determined, the designer can arbitrarily set the oscillation frequency of the PLL circuit 3. The phase is compared by the edge of the reference clock and the edge from the feedback circuit. Since the edge from the feedback circuit returns even when the input of the reference clock is stopped, the feedback CLK control circuit 6 in FIG. When a signal indicating the clock state is recognized, a circuit configuration is adopted in which the edge of the feedback signal is masked.

図７はPLL R，PLLV、PLLFo、とCounterとの関係を示すタイミングチャートの一例である。
ここで、REFCLKが入ってこなくなった場合、帰還信号はREFCLKに関係なくPLL回路の図示しない位相比較器に戻ってくる。位相比較はエッジにてロック状態へ移行しようするので、REFCLKが入らないで、帰還信号だけ入ってくると、PLL回路自体がロックしていないと判定してロック状態を解除してしまう。
帰還信号が１パルスでも入ると、PLL回路の位相比較器が反応してしまう為、REFCLKが入らなくなったと同時に帰還信号もPLL回路３に戻らないようにマスク処理をしていると言う意味である。
REFCLKも帰還信号も入力されない状態の場合、PLL回路はエッジが来ないため位相比較することなくしばらくは、ロック状態を維持するような動作を行う。以上がマスク処理を施す回路の説明である。 FIG. 7 is an example of a timing chart showing the relationship between PLL R, PLLV, PLLFO, and Counter.
Here, when REFCLK stops entering, the feedback signal returns to the phase comparator (not shown) of the PLL circuit regardless of REFCLK. Since the phase comparison tries to shift to the locked state at the edge, if only the feedback signal is input without entering REFCLK, it is determined that the PLL circuit itself is not locked and the locked state is released.
This means that if the feedback signal enters even one pulse, the phase comparator of the PLL circuit reacts, so that mask processing is performed so that the feedback signal also does not return to the PLL circuit 3 at the same time that REFCLK does not enter. .
In a state where neither REFCLK nor a feedback signal is input, the PLL circuit does not come in an edge, and thus performs an operation to maintain the locked state for a while without performing phase comparison. The above is the description of the circuit that performs the mask process.

また、図７のSet１期間は、PLLの発振状態を維持しながらFo(逓倍後のCLK)にてカウンタされる。
ここで、本発明に係る半導体装置に用いられるPLL制御回路の他の実施例の構成を図１０に示す。
図１０に示すPLL制御回路１−４と図２に示したPLL制御回路１−２との相違点は、REFCLK判定回路５の出力がPLL回路３にも入力される点である。
図１０に示すPLL制御回路１−４は、設計者が図１０のREFCLK判定回路５で任意に設定した値と一致した際にSet２のPLL回路３をPLL状態からSLP状態へと移行する回路構成である。
Set１の期間内にリファレンスクロックが動き始めると、図１０のREFCLK判定回路５で解像度の判定を行い、リファレンスクロックの周波数にあわせたPLL制御回路１０４の設定を行った後にPLL_R,PLL_Vにエッジが入力される回路構成である。この回路構成を持つことで、PLL回路３のロックアップタイムが短縮する事を可能とする。 Further, the Set 1 period of FIG. 7 is counted by Fo (multiplied CLK) while maintaining the oscillation state of the PLL.
Here, FIG. 10 shows a configuration of another embodiment of the PLL control circuit used in the semiconductor device according to the present invention.
The difference between the PLL control circuit 1-4 shown in FIG. 10 and the PLL control circuit 1-2 shown in FIG. 2 is that the output of the REFCLK determination circuit 5 is also input to the PLL circuit 3.
The PLL control circuit 1-4 shown in FIG. 10 has a circuit configuration that shifts the PLL circuit 3 of Set 2 from the PLL state to the SLP state when the designer matches the value arbitrarily set by the REFCLK determination circuit 5 of FIG. It is.
When the reference clock starts to move within the period of Set1, the resolution is determined by the REFCLK determination circuit 5 in FIG. 10, and the PLL control circuit 104 is set according to the frequency of the reference clock, and then an edge is input to PLL_R and PLL_V. Circuit configuration. With this circuit configuration, the lock-up time of the PLL circuit 3 can be shortened.

PLL回路３がSLP状態からPLL状態に復帰する場合のタイミングチャートを図８に示す。
StateDの状態は、PLL回路３自体はSLP状態でPLL制御回路の値もSLP状態前の状態を保持している。StateEはリファレンスクロックが入ってきたことを認識し、PLL制御回路を初期化するか、あるいは前の状態のままでよいかを判定する期間である。
図１０のREFCLK判定回路内にて設定テーブルを持っており、設定を変わるか比較する回路がある。StateFは、判定の結果を受けPLL制御回路を設定する。StateGは、リファレンスクロックに対し必要な逓倍数のクロックが出力され、使用できる状態を意味する。 FIG. 8 shows a timing chart when the PLL circuit 3 returns from the SLP state to the PLL state.
The state of StateD is that the PLL circuit 3 itself is in the SLP state, and the value of the PLL control circuit also holds the state before the SLP state. State E is a period for recognizing that the reference clock has been input and determining whether to initialize the PLL control circuit or keep the previous state.
The REFCLK determination circuit in FIG. 10 has a setting table, and there is a circuit for comparing the settings to be changed. StateF sets the PLL control circuit in response to the determination result. StateG means a state in which a clock having a necessary multiplication number is output and usable with respect to the reference clock.

図１１は本発明に係る半導体装置を用いた携帯端末の一実施例を示す概念図である。
同図に示す携帯端末としての携帯電話10は、主にアンテナ11と、電波を受発信する無線高周波部12と、音声信号を処理し、通信手順の制御を行うベースバンド部19とで構成されている。無線高周波部12は信号処理の基準となる図１、２、９、１０のいずれかに示したPLL制御回路と、受信アナログ部13を構成するLNA（Low Noise Amplifier：低雑音増幅器）、ミキサ、IF（中間周波数）アンプ、送信アナログ部15を構成するIF変調、ミキサ、パワーアンプ、送受信切り替えスイッチ14等からなる。 FIG. 11 is a conceptual diagram showing an embodiment of a portable terminal using the semiconductor device according to the present invention.
A mobile phone 10 as a mobile terminal shown in FIG. 1 mainly includes an antenna 11, a radio high-frequency unit 12 that receives and transmits radio waves, and a baseband unit 19 that processes audio signals and controls communication procedures. ing. The radio high-frequency unit 12 includes a PLL control circuit shown in any of FIGS. 1, 2, 9 and 10 serving as a signal processing reference, an LNA (Low Noise Amplifier), a mixer, An IF (intermediate frequency) amplifier, IF modulation constituting the transmission analog unit 15, a mixer, a power amplifier, a transmission / reception changeover switch 14, and the like.

ベースバンド部19は、CPU（Central Processing Unit：中央演算処理装置）20、DSP（Digital Signal Processor）21、モデム22、AD／DAコンバータ23で構成されている。ベースバンド部19には画像処理部18、メモリ24、スピーカ27、マイクロフォン28、キー29が接続されている。
メモリ24はフラッシュメモリ25及びSRAM26からなる。画像処理部18にはカメラ16及びLCD17が接続されている。
本携帯端末は、PLL制御回路を有する半導体装置を高周波部に用いたことにより、画像情報の送受信を効率よく行うことができる。 The baseband unit 19 includes a CPU (Central Processing Unit) 20, a DSP (Digital Signal Processor) 21, a modem 22, and an AD / DA converter 23. An image processing unit 18, a memory 24, a speaker 27, a microphone 28, and a key 29 are connected to the baseband unit 19.
The memory 24 includes a flash memory 25 and an SRAM 26. A camera 16 and an LCD 17 are connected to the image processing unit 18.
This portable terminal can efficiently transmit and receive image information by using a semiconductor device having a PLL control circuit for a high-frequency unit.

以上において、請求項１と請求項２の半導体装置においては、入力されるリファレンスクロックを入力することでPLLの設定を任意に行うことが可能となる。請求項３の半導体装置においては、PLLの設定を任意に行うことができることに加え、信号線を減らすことが可能となる。請求項４、請求項５、請求項６、請求項７の半導体装置においては、リファレンスクロックが一定の周波数入力、周波数の変化、完全停止、リファレンスクロックが停止する時間に関わらず、必要とする発振周波数を得ることが可能となる。また、請求項１〜７のいずれかに記載の半導体装置を高周波部に用いたことにより、画像情報の送受信を効率よく行うことができる。 As described above, in the semiconductor device according to claims 1 and 2, the PLL can be arbitrarily set by inputting the input reference clock. In the semiconductor device according to the third aspect, in addition to being able to arbitrarily set the PLL, it is possible to reduce the number of signal lines. In the semiconductor device according to any one of claims 4, 5, 6, and 7, the oscillation that is required regardless of whether the reference clock has a constant frequency input, a frequency change, a complete stop, or a time when the reference clock stops. The frequency can be obtained. In addition, by using the semiconductor device according to any one of claims 1 to 7 for a high-frequency unit, image information can be transmitted and received efficiently.

以上において、前段コントローラより転送される画像データCLK周波数を、画像領域を示す制御信号とPLL回路に入力されるリファレンスクロックとを元に入力周波数の周波数判定を行った後に、PLL制御回路の設定を行うことが可能となり、画像データにコードを付加しPLL制御回路の設定を行うことが可能となり、電源立ち上げ時及び、PLL回路がSLP状態から復帰する場合もPLL回路がロックする為に必要なPLL制御回路の設定を行うことが可能となる。 In the above, the image data CLK frequency transferred from the previous controller is determined based on the control signal indicating the image area and the reference clock input to the PLL circuit, and then the PLL control circuit is set. It is possible to set the PLL control circuit by adding a code to the image data, and it is necessary to lock the PLL circuit when the power is turned on and when the PLL circuit returns from the SLP state. The PLL control circuit can be set.

本発明は、携帯端末などのデータ通信装置に利用できる。 The present invention can be used for a data communication device such as a portable terminal.

本発明に係る半導体装置に用いられるPLL制御回路の一実施例の構成図である。It is a block diagram of one Example of the PLL control circuit used for the semiconductor device which concerns on this invention. 本発明に係る半導体装置に用いられるPLL制御回路の他の実施例の構成図である。It is a block diagram of the other Example of the PLL control circuit used for the semiconductor device which concerns on this invention. REFCLK , Hsync , Vsyncと入力画像データとの関係を示すタイミングチャートの一例である。It is an example of the timing chart which shows the relationship between REFCLK, Hsync, Vsync and input image data. 入力周波数の判定からPLL制御回路の設定までのタイミングチャートである。4 is a timing chart from input frequency determination to setting of a PLL control circuit. REFCLK , Hsync , Vsyncと入力画像データとの関係を示すタイミングチャートの他の一例である。It is another example of the timing chart which shows the relationship between REFCLK, Hsync, Vsync and input image data. 解像度が異なる画像データの転送が続けて行われる際のタイミングチャートの一例を示す図である。It is a figure which shows an example of the timing chart when the transfer of the image data from which the resolution differs is performed continuously. PLL R，PLLV、PLLFo、とCounterとの関係を示すタイミングチャートの一例である。It is an example of the timing chart which shows the relationship between PLL R, PLLV, PLLFO, and Counter. PLL回路がSLP状態から復帰する場合のタイミングチャートの一例である。It is an example of a timing chart when the PLL circuit returns from the SLP state. 本発明に係る半導体装置に用いられるPLL制御回路の他の実施例の構成図である。It is a block diagram of the other Example of the PLL control circuit used for the semiconductor device which concerns on this invention. 本発明に係る半導体装置に用いられるPLL制御回路の他の実施例の構成図である。It is a block diagram of the other Example of the PLL control circuit used for the semiconductor device which concerns on this invention. 本発明に係る半導体装置を用いた携帯端末の一実施例を示す概念図である。It is a conceptual diagram which shows one Example of the portable terminal using the semiconductor device which concerns on this invention.

符号の説明Explanation of symbols

１−１〜１−４ PLL制御回路
２ M分周器
３ PLL回路
４ N分周器
５ REFCLK判定回路
６帰還CLK制御回路
７コード判定回路 1-1 to 1-4 PLL control circuit 2 M frequency divider 3 PLL circuit 4 N frequency divider 5 REFCLK determination circuit 6 feedback CLK control circuit 7 code determination circuit

Claims

PLL回路と、入力画像データの解像度を判定する判定回路と、前記解像度に応じて前記PLL回路の設定を行う設定回路とを備えたことを特徴とする半導体装置。 A semiconductor device comprising: a PLL circuit; a determination circuit that determines resolution of input image data; and a setting circuit that sets the PLL circuit in accordance with the resolution.

請求項１記載の半導体装置において、前記判定回路は、前記入力画像データに同期して入力される基準信号を用いて前記解像度を判定することを特徴とする半導体装置。 2. The semiconductor device according to claim 1, wherein the determination circuit determines the resolution using a reference signal input in synchronization with the input image data.

請求項１記載の半導体装置において、前記判定回路は、周波数データをコードとして画像データパスより前記画像データを入力することで前記解像度を判定することを特徴とする半導体装置。 2. The semiconductor device according to claim 1, wherein the determination circuit determines the resolution by inputting the image data from an image data path using frequency data as a code.

請求項１記載の半導体装置において、前記判定回路は、周波数の切替を認識し、前記PLL回路の設定を変更することを特徴とする半導体装置。 2. The semiconductor device according to claim 1, wherein the determination circuit recognizes frequency switching and changes the setting of the PLL circuit.

請求項１記載の半導体装置において、周波数の切替時に前記PLL回路のPLL発振周波数を維持する回路構成を持つことを特徴とする半導体装置。 2. The semiconductor device according to claim 1, wherein the semiconductor device has a circuit configuration for maintaining a PLL oscillation frequency of the PLL circuit when the frequency is switched.

請求項１記載の半導体装置において、周波数の切替時に任意の設定時間において前記PLL回路をPLL状態からSLP状態へ遷移させる回路構成を持つことを特徴とする半導体装置。 The semiconductor device according to claim 1, wherein the semiconductor device has a circuit configuration that causes the PLL circuit to transition from the PLL state to the SLP state at an arbitrary set time when the frequency is switched.

請求項１記載の半導体装置において、前記PLL回路をSLP状態からPLL状態に復帰する際にも周波数の判定を行う回路構成を持つことを特徴とする半導体装置。 2. The semiconductor device according to claim 1, wherein the semiconductor device has a circuit configuration for determining a frequency even when the PLL circuit is returned from the SLP state to the PLL state.

請求項１から７のいずれか１項記載の半導体装置を無線高周波部に用いたことを特徴とする携帯端末。 A portable terminal using the semiconductor device according to claim 1 for a radio frequency unit.