JP2009027295A - Signal discriminating circuit and optical signal reception discriminating circuit - Google Patents
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Abstract
Description
本発明は、複数のビットレートの信号が時分割多重されている信号を取り扱う際に、複数のビットレートの全てもしくは一部が互いに整数倍もしくは整数分の1の関係にない場合に、整数倍もしくは整数分の1の関係にあるビットレート群毎もしくはビットレート毎に、信号を瞬時に弁別する信号弁別回路、およびこれを利用して光信号を弁別して受信する光信号受信弁別回路に関するものである。 When dealing with a signal in which signals of a plurality of bit rates are time-division multiplexed, the present invention provides an integer multiple when all or some of the plurality of bit rates are not in an integer multiple or a fraction of an integer. Alternatively, the present invention relates to a signal discriminating circuit that instantaneously discriminates a signal for each bit rate group or bit rate that has a 1 / integer relationship, and an optical signal reception discriminating circuit that discriminates and receives an optical signal using the signal discriminating circuit. is there.
データ伝送サービスを利用するユーザの要望は時代とともに多様化の一途をたどっており、複数のビットレートのサービスが提供されている。一般に信号を受信する受信回路は、特定のビットレートの信号のみを受信するように設計されているが、設備投資の削減効果を狙って、複数のビットレートの信号を受信可能なマルチレート受信器に対するニーズが顕在化している。 The demands of users who use data transmission services are diversifying with the times, and services with a plurality of bit rates are provided. In general, a receiving circuit that receives a signal is designed to receive only a signal of a specific bit rate, but a multi-rate receiver that can receive a signal of a plurality of bit rates with the aim of reducing capital investment. The need for
これまで、信号のビットレートが時間とともに切り替わる(時分割多重されている)システムを実現するには、主に複数のビットレートの信号を瞬時に切り換え受信可能なバースト受信器を用いて構成する手法が提案されてきた。これは、通常の連続信号用受信器のように、ビットレートの切り換えに対する応答性能が比較的遅い受信装置を用いると、ビットレートが切り換わるたびに受信器の状態が比較的長い時間をかけて変化するため、その間は信号の受信ができなくなり、伝送効率が著しく劣化してしまうからである。 Until now, in order to realize a system in which the bit rate of a signal is switched over time (time-division multiplexed), a method of mainly using a burst receiver capable of instantaneously switching and receiving signals of a plurality of bit rates. Has been proposed. This is because when a receiver that has a relatively slow response performance to bit rate switching is used like a normal continuous signal receiver, the receiver state takes a relatively long time each time the bit rate is switched. This is because the signal cannot be received during that time, and the transmission efficiency is significantly deteriorated.
例えば、特許文献1や特許文献2などでは、データの速度を瞬時に判定し、受信器のクロックを切り替えて受信するシステムが提案されている。これらのシステムに共通して言えることは、取り扱うことのできる複数のビットレートは、各々整数倍もしくは整数分の1の関係にあるものに限られるということである。
For example, Patent Document 1 and
ビットレートの切り換えに対して、受光感度を切り換える必要がない場合には、クロック信号をビットレートに対して瞬時に切り換える機能をクロック再生回路が有していれば良いが、一般に、PLLを基本とする周波数同期回路は応答性能が遅く、かつ周波数可変範囲が狭いため、逓倍回路や分周回路(特許文献1の1/2分周回路308、特許文献2の分周回路423)などのクロック周波数を整数倍か整数分の1(厳密には2のべき乗倍もしくは2のべき乗分の1)に変換させる回路を用いる。このため、受信可能なビットレートは発振器の発振周波数の整数倍か整数分の1に限定される。
上記に述べたように、従来技術では、複数のビットレートを扱う場合に、ビットレート間に整数倍もしくは整数分の1の関係が成立しなければ救うことができない。整数倍もしくは整数分の1の関係に無い複数のビットレートを扱う場合、クロック・データ再生回路内部のクロック再生回路をビットレート毎に設けて、入力される信号のビットレートに対応して瞬時に切り換える機能が必要になるが、一般に発振回路を有するクロック再生回路を複数設けた場合、電磁界的な結合による発振回路間の干渉などが生じるため、発振回路間の遮蔽が必要になるなどの課題があった。 As described above, according to the conventional technique, when a plurality of bit rates are handled, it cannot be saved unless an integer multiple or a fraction of an integer is established between the bit rates. When handling multiple bit rates that are not an integer multiple or a fraction of an integer, a clock recovery circuit inside the clock / data recovery circuit is provided for each bit rate, and instantaneously corresponding to the bit rate of the input signal A switching function is required, but in general, when multiple clock recovery circuits having an oscillation circuit are provided, interference between the oscillation circuits may occur due to electromagnetic coupling, which may require shielding between the oscillation circuits. was there.
さらに、特許文献1や特許文歓2の受信装置は、異なるビットレートの受信信号を同一の出力端子から出力する構成となっている。このため、仮に受信器が整数倍もしくは整数分の1の関係にないビットレートを受信できたとしても、受信器の後段に接続される回路および装置も同様に、整数倍もしくは整数分の1の関係にない複数のビットレートに対応可能でなければならないという課題がある。
Further, the receiving devices of Patent Document 1 and
本発明の目的は、1つのクロック・データ再生回路が複数の発振回路を有する場合に問題となる発振回路間の干渉を抑えることができ、また、後段の回路及び装置には整数倍もしくは整数分の1の関係にない複数のビットレートを取り扱う機能を必要としない、信号弁別回路および光信号受信弁別回路を提供することである。 It is an object of the present invention to suppress interference between oscillation circuits, which is a problem when one clock / data recovery circuit has a plurality of oscillation circuits. It is an object of the present invention to provide a signal discriminating circuit and an optical signal receiving discriminating circuit that do not require a function for handling a plurality of bit rates that are not related to one of the above.
上記目的を達成するために、請求項1にかかる発明の信号弁別回路は、全てもしくは一部が互いに整数倍もしくは整数分の1の関係にない複数のビットレートの信号を時分割多重した信号を弁別して識別再生する信号弁別回路であって、整数倍もしくは整数分の1の関係にあるビットレート群毎もしくはビットレート毎に、対応したクロック・データ再生回路を有し、前記時分割多重された信号を全てのクロック・データ再生回路に分配し、該クロック・データ再生回路の入力端子部もしくは内部にゲート回路を設け、該ゲート回路の開閉をビットレート制御信号で制御することで、前記時分割多重された信号を、整数倍もしくは整数分の1の関係にあるビットレート群毎もしくはビットレート毎に、弁別して出力することを特徴とする。
請求項2にかかる発明の信号弁別回路は、全てもしくは一部が互いに整数倍もしくは整数分の1の関係にない複数のビットレートの信号を時分割多重した信号を弁別して識別再生する信号弁別回路であって、整数倍もしくは整数分の1の関係にあるビットレート群毎もしくはビットレート毎に、対応したクロック・データ再生回路を有し、1つの信号入力端子と全ての前記クロック・データ再生回路の入力端子の間に方路切換回路を接続し、該方路切換回路をビットレート制御信号により制御することで、前記時分割多重された信号を、整数倍もしくは整数分の1の関係にあるビットレート群毎もしくはビットレート毎に、弁別して出力することを特徴とする。
請求項3にかかる発明の光信号受信弁別回路は、複数のビットレートの信号を時分割多重した光信号を、光電気変換素子を用いて電流信号に変換し、該電流信号をインピータンス変換増幅回路で電圧信号に変換増幅し、後置増幅回路を用いて一定振幅の電圧信号に増幅した後に、クロック・データ再生回路で識別再生する光信号受信弁別回路であって、
該クロック・データ再生回路の代わりに、請求項1もしくは請求項2に記載の信号弁別回路を具備し、前記時分割多重された光信号を電圧信号に変換し、整数倍もしくは整数分の1の関係にあるビットレート群毎もしくはビットレート毎に、弁別して出力することを特徴とする。
請求項4にかかる発明は、請求項3に記載の光信号受信弁別回路において、前記インピーダンス変換増幅回路として並列帰還並列注入型増幅回路を用い、該並列帰還並列注入型増幅回路の並列帰還抵抗の抵抗値を前記ビットレート制御信号により制御可能な可変抵抗とすることを特徴とする。
請求項5にかかる発明は、請求項3に記載の光信号受信弁別回路において、前記インピーダンス変換増幅回路の出力端子と前記後置増幅回路の入力端子の間に、ビットレート制御信号により帯域を制御可能な帯域可変低域通過フィルタ回路を挿入したことを特徴とする。
請求項6にかかる発明の光信号受信弁別回路は、全てもしくは一部が互いに整数倍もしくは整数分の1の関係にない複数のビットレートの信号を時分割多重した光信号を、光電気変換素子を用いて電流信号に変換し、該電流信号をインピーダンス変換増幅回路で電圧信号に変換増幅し、後置増幅回路を用いて一定振幅の電圧信号に増幅した後に、クロック・データ再生回路で識別再生する光信号受信弁別回路であって、前記後置増幅回路として、前記整数倍もしくは整数分の1の関係にあるビットレート群毎もしくはビットレート毎に、対応した複数の後置増幅回路を有し、前記インピーダンス変換増幅回路の出力信号を全ての前記後置増幅回路に分配し、前記複数の後置増幅回路の出力信号を各々対応したクロック・データ再生回路で識別再生するとともに、前記整数倍もしくは整数分の1の関係にあるビットレート群毎もしくはビットレート毎に、前記後置増幅回路の入力端子部もしくは内部、もしくは前記クロック・データ再生回路の入力端子部もしくは内部にゲート回路を設け、該ゲート回路の開閉をビットレート制御信号で制御することで、前記時分割多重された光信号を電圧信号に変換し、整数倍もしくは整数分の1の関係にあるビットレート群毎もしくはビットレート毎に、弁別して出力することを特徴とする。
請求項7にかかる発明の光信号受信弁別回路は、全てもしくは一部が互いに整数倍もしくは整数分の1の関係にない複数のビットレートの信号を時分割多重した光信号を、光電気変換素子を用いて電流信号に変換し、該電流信号をインピーダンス変換増幅回路で電圧信号に変換増幅し、後置増幅回路を用いて一定振幅の電圧信号に増幅した後に、クロック・データ再生回路で識別再生する光信号受信弁別回路であって、前記整数倍もしくは整数分の1の関係にあるビットレート群毎もしくはビットレート毎に、対応した複数の後置増幅回路を有し、前記インピーダンス変換増幅回路の出力端子と全ての前記後置増幅回路の入力端子の間に方路切換回路を接続し、前記複数の後置増幅回路の出力信号を各々対応したクロック・データ再生回路で識別再生するともに、ビットレート制御信号により前記方路切換回路を制御することで、前記時分割多重された光信号を電圧信号に変換し、整数倍もしくは整数分の1の関係にあるヒットレート群毎もしくはビットレート毎に、弁別して出力することを特徴とする。
請求項8にかかる発明は、請求項6に記載の光信号受信弁別回路において、前記インピーダンス変換増幅回路の出力端子と前記複数の後置増幅回路の内の少なくとも1つの後置増幅回路の入力端子との間に、低域通過フィルタ回路もしくはビットレート制御信号により帯域を制御可能な帯域可変低域通過フィルタ回路を挿入したことを特徴とする。
請求項9にかかる発明は、請求項7に記載の光信号受信弁別回路において、前記方路切換回路の出力端子と前記複数の後置増幅回路の内の少なくとも1つの後置増幅回路の入力端子との間に、低域通過フィルタ回路もしくはビットレート制御信号により帯域を制御可能な帯域可変低域通過フィルタ回路を挿入したことを特徴とする。
In order to achieve the above object, the signal discrimination circuit according to the first aspect of the present invention provides a signal obtained by time-division-multiplexing a plurality of bit rate signals, all or part of which are not in an integer multiple or a fraction of an integer. A signal discriminating circuit for discriminating and recognizing and having a clock / data recovery circuit corresponding to each bit rate group or each bit rate having an integer multiple or a fraction of an integer, and said time division multiplexed The signal is distributed to all the clock and data recovery circuits, and a gate circuit is provided in or inside the clock and data recovery circuit, and the opening and closing of the gate circuit is controlled by a bit rate control signal. The multiplexed signals are distinguished and output for each bit rate group or each bit rate having an integer multiple or a fraction of an integer.
The signal discriminating circuit of the invention according to
An optical signal reception discriminating circuit according to a third aspect of the present invention converts an optical signal obtained by time-division multiplexing a plurality of bit rate signals into a current signal using a photoelectric conversion element, and the current signal is amplified by impedance conversion amplification. An optical signal reception discriminating circuit that performs conversion amplification into a voltage signal by a circuit, amplifies it to a voltage signal having a constant amplitude using a post-amplifier circuit, and discriminates and reproduces it by a clock data reproduction circuit,
A signal discriminating circuit according to
According to a fourth aspect of the present invention, in the optical signal receiving discrimination circuit according to the third aspect, a parallel feedback parallel injection type amplifier circuit is used as the impedance conversion amplifier circuit, and the parallel feedback resistance of the parallel feedback parallel injection type amplifier circuit is reduced. The resistance value is a variable resistance that can be controlled by the bit rate control signal.
According to a fifth aspect of the present invention, in the optical signal receiving discrimination circuit according to the third aspect, a band is controlled by a bit rate control signal between the output terminal of the impedance conversion amplifier circuit and the input terminal of the post-amplifier circuit. A possible band variable low-pass filter circuit is inserted.
An optical signal receiving and discriminating circuit according to a sixth aspect of the present invention provides an optical / electrical conversion element for optical signals obtained by time-division-multiplexing a plurality of bit rate signals, all or a part of which are not integral multiples or a fraction of an integer. The current signal is converted into a voltage signal by an impedance conversion amplifier circuit, amplified to a voltage signal having a constant amplitude by a post-amplifier circuit, and then identified and reproduced by a clock / data recovery circuit. An optical signal reception discriminating circuit having a plurality of post-amplifier circuits corresponding to each bit rate group or each bit rate having a relation of an integral multiple or a fraction of an integer as the post-amplifier circuit The output signal of the impedance conversion amplifier circuit is distributed to all the post-amplifier circuits, and the output signals of the plurality of post-amplifier circuits are identified by the corresponding clock / data recovery circuits. For each bit rate group or bit rate that is in an integral multiple or a fraction of an integer, or an input terminal portion or an internal portion of the post-amplifier circuit, or an input terminal portion of the clock / data recovery circuit, or A gate circuit is provided inside, and the opening and closing of the gate circuit is controlled by a bit rate control signal, thereby converting the time-division multiplexed optical signal into a voltage signal, and a bit having an integer multiple or a fraction of an integer relationship. Discriminating and outputting for each rate group or bit rate.
An optical signal receiving and discriminating circuit according to a seventh aspect of the present invention provides an optical / electrical conversion element comprising an optical signal obtained by time-division-multiplexing a plurality of bit rate signals, all or part of which are not integral multiples or a fraction of an integer. The current signal is converted into a voltage signal by an impedance conversion amplifier circuit, amplified to a voltage signal having a constant amplitude by a post-amplifier circuit, and then identified and reproduced by a clock / data recovery circuit. An optical signal reception discriminating circuit having a plurality of post-amplifier circuits corresponding to each bit rate group or each bit rate having a relation of an integral multiple or a fraction of an integer. A path switching circuit is connected between the output terminal and the input terminals of all the post-amplifier circuits, and the output signals of the plurality of post-amplifier circuits are respectively associated with clock / data recovery circuits. In addition to reproducing separately, the route switching circuit is controlled by a bit rate control signal to convert the time-division multiplexed optical signal into a voltage signal, and a hit rate group having an integer multiple or a fraction of an integer relationship It is characterized in that the output is discriminated at every bit rate or every bit rate.
The invention according to
The invention according to
本発明によれば、整数倍もしくは整数分の1の関係にあるビットレート群毎もしくはビットレート毎に、クロック・データ再生回路を有することで、1つのクロック・データ再生回路が複数の発振回路を有する場合に問題となる発振回路間の干渉を抑えることができる。また、入力端子部に設けられたゲート回路の開閉選択もしくは方路切換回路の切り換えによって、各クロック・データ再生回路が有しているクロック再生回路の発振周波数と同一もしくは整数分の1のビットレートの信号のみを識別再生することで、整数倍もしくは整数分の1の関係にあるビットレート群毎もしくはビットレート毎に、個々の出力端子から出力させることができるので、後段の回路及び装置には整数倍もしくは整数分の1の関係にない複数のビットレートを取り扱う機能を必要としない。 According to the present invention, a clock / data recovery circuit is provided for each bit rate group or for each bit rate having an integer multiple or a fraction of an integer, so that one clock / data recovery circuit includes a plurality of oscillation circuits. It is possible to suppress interference between the oscillation circuits, which becomes a problem when it is provided. Also, the bit rate equal to or a fraction of an integer of the oscillation frequency of the clock recovery circuit included in each clock / data recovery circuit can be selected by opening / closing the gate circuit provided in the input terminal section or switching the route switching circuit. Can be output from each output terminal for each bit rate group or bit rate having a relation of an integer multiple or a fraction of an integer. A function for handling a plurality of bit rates not having an integer multiple or a fraction of an integer is not required.
<実施例1>
図1に本発明の実施例1の信号弁別回路を示す。図中、1は信号入力端子、2は第1の信号出力端子、3は第2の信号出力端子、4は第3の信号出力端子、5は第1のクロック・データ再生回路(CDR回路)、6は第2のクロック・データ再生回路、7は第3のクロック・データ再生回路、8は第1のビットレート制御信号入力端子、9は第2のビットレート制御信号入力端子、10は第3のビットレート制御信号入力端子、11は第1のゲート回路、12は第2のゲート回路、13は第3のゲート回路、を示す。クロック・データ再生回路5,6,7は、それぞれ整数倍もしくは整数分の1の関係にあるビットレート群毎もしくはビットレート毎に、設けられる。
<Example 1>
FIG. 1 shows a signal discrimination circuit according to the first embodiment of the present invention. In the figure, 1 is a signal input terminal, 2 is a first signal output terminal, 3 is a second signal output terminal, 4 is a third signal output terminal, and 5 is a first clock / data recovery circuit (CDR circuit). , 6 is a second clock and data recovery circuit, 7 is a third clock and data recovery circuit, 8 is a first bit rate control signal input terminal, 9 is a second bit rate control signal input terminal, and 10 is a first bit rate control signal input terminal. 3 is a bit rate control signal input terminal, 11 is a first gate circuit, 12 is a second gate circuit, and 13 is a third gate circuit. The clock /
本発明の全ての信号弁別回路(もしくはその信号弁別回路を利用した後記する光信号受信弁別回路)に入力される信号のビットレートの切り換えタイミングは、信号を送信する回路の送信タイミングを制御する制御回路や、別途設けられるビットレート判定手段などからビットレート制御信号として与えられるものとする。 The bit rate switching timing of the signal input to all the signal discriminating circuits of the present invention (or an optical signal receiving discriminating circuit which will be described later using the signal discriminating circuit) is a control for controlling the transmission timing of the circuit that transmits the signal. It is assumed that it is given as a bit rate control signal from a circuit or a bit rate determination means provided separately.
本実施例から明らかなように、本発明の信号弁別回路では、整数倍もしくは整数分の1の関係にあるビットレート群毎もしくはビットレート毎に、クロック・データ再生回路5,6,7を有しているので、1つのクロック・データ再生回路が複数の発振回路を有する場合に問題となる発振回路間の干渉を抑制し易い。
As is clear from the present embodiment, the signal discrimination circuit of the present invention has clock /
また、入力端子1の側に設けられたゲート回路11,12,13の開閉を選択することで、各クロック・データ再生回路5,6,7が有しているクロック再生回路の発振周波数と同一もしくは整数分の1のビットレートの信号のみを識別再生することができるとともに、整数倍もしくは整数分の1の関係にあるビットレート群毎もしくはビットレート毎に、個々の出力端子2,3,4から出力することができるので、後段の回路及び装置には、整数倍もしくは整数分の1の関係にない複数のビットレートを取り扱う機能を必要としない。
Further, by selecting the opening and closing of the
<実施例2>
図2に本発明の実施例2の信号弁別回路を示す。実施例1と同じものには同じ符号を付けた。5Aは第1のゲート回路内蔵クロック・データ再生回路、5Bは第2のゲート回路内蔵クロック・データ再生回路、5Cは第3のゲート回路内蔵クロック・データ再生回路、を示す。
<Example 2>
FIG. 2 shows a signal discrimination circuit according to the second embodiment of the present invention. The same components as those in Example 1 are denoted by the same reference numerals.
本実施例は、実施例1のゲート回路11,12,13をクロック・データ再生回路5,6,7の内部に設けた例であり、ビットレート制御信号入力端子8,9,10がクロック・データ再生回路5A,6A,7Aに直接設けられている。機能に関しては実施例1と変わらないので、同様の効果が得られる。
The present embodiment is an example in which the
<実施例3>
図3に本発明の実施例3の信号弁別回路を示す。実施例1と同じものには同じ符号を付けた。17は方路切換回路を示す。実施例1においては、ゲート回路11,12,13の開閉を選択することで、また実施例2においてはゲート回路内蔵クロック・データ再生回路5A,6A,7A内のゲート回路の開閉を選択することで、各クロック・データ再生回路が有しているクロック再生回路の発振周波数と同一もしくは整数分の1のビットレートの信号のみを識別再生する機能を実現しているが、本実施例では方路切換回路17のスイッチを用いて、入力信号のビットレートに対応したクロック・データ再生回路にのみ信号を伝達することで、同一の機能を提供している。
<Example 3>
FIG. 3 shows a signal discrimination circuit according to the third embodiment of the present invention. The same components as those in Example 1 are denoted by the same reference numerals.
本実施例は、実施例1,2のように信号を分配するのに比べ、挿入損失の小さな方路切換回路17を用いることで、分配による信号電力の損失を抑えることができるので、クロック・データ再生回路の識別感度を上げることができる。
In the present embodiment, the loss of signal power due to the distribution can be suppressed by using the
<実施例4>
図4に本発明の実施例4の光信号受信弁別回路を示す。実施例1と同じものには同じ符号を付けた。18は光電気変換素子、19はインピーダンス変換増幅回路、20は後置増幅回路、21は図1で説明した信号弁別回路、22は電源もしくは接地、を示す。
<Example 4>
FIG. 4 shows an optical signal receiving discrimination circuit according to the fourth embodiment of the present invention. The same components as those in Example 1 are denoted by the same reference numerals.
本実施例は実施例1で示した信号弁別回路を光信号受信弁別回路に応用した例であり、複数のビットレートの信号を時分割多重した光信号を受信し弁別することができる。 The present embodiment is an example in which the signal discrimination circuit shown in the first embodiment is applied to an optical signal reception discrimination circuit, and can receive and discriminate an optical signal obtained by time-division multiplexing a plurality of bit rate signals.
なお、本実施例では、信号弁別回路21に実施例1の構成を用いているが、実施例1,2,3のいずれの信号弁別回路を用いても同様の効果が得られる。また、インピーダンス変換増幅回路19に並列帰還並列注入型増幅回路を用いたが、光電気変換素子18の出力電流信号を電圧信号に変換増幅する機能を有していれば、回路構成に拘わらず同様の効果が得られる。
In the present embodiment, the configuration of the first embodiment is used for the
<実施例5>
図5に本発明の実施例5の光信号受信弁別回路を示す。実施例4と同じものには同じ符号を付けた。図中、23は可変抵抗器、24は抵抗値制御端子、を示す。文献(T.Yoshida et al.,"New 156M/2.5Gbit/s multi-rate SPF transceiver with automatic sensitivity switching",The 10th Optolectronics and Communications Conference(OECC2005),Jul.2005,paper 6B4-3.)にあるように、インピーダンス変換増幅回路に並列帰還並列注入型増幅回路の構成を用いた場合、帰還抵抗の値を変化させると光受信器の受光感度が変化する。帰還抵抗が大きければ大きいほど受光感度は改善するが、同時に回路の帯域は減少してしまう。
<Example 5>
FIG. 5 shows an optical signal receiving discrimination circuit according to the fifth embodiment of the present invention. The same components as those in Example 4 are denoted by the same reference numerals. In the figure,
信号を等化増幅するには、ビットレート×0.7Hz以上の帯域が必要であるため、ビットレートに併せて帰還抵抗の値を最適化できれば、受光感度をビットレート毎に最適化することができる。本実施例は並列帰還抵抗に可変抵抗23を用い、抵抗値制御端子24への制御信号入力によってその値を変化させることができるので、受信する光信号のビットレートに応じて受光感度を最適化させることができる。
In order to equalize and amplify the signal, a band of bit rate x 0.7 Hz or more is required. Therefore, if the value of the feedback resistor can be optimized in accordance with the bit rate, the light receiving sensitivity can be optimized for each bit rate. it can. In this embodiment, the
なお、図5中では図4同様に、信号弁別回路21に実施例1の構成を用いているが、実施例1,2,3のいずれの信号弁別回路を用いても同様の効果が得られる。
In FIG. 5, the configuration of the first embodiment is used for the
<実施例6>
図6に本発明の第6の実施例の光信号受信弁別回路を示す。実施例4と同じものには同じ符号を付けた。25は帯域可変低域通過フィルタ回路、26は帯域制御端子、を示す。本実施例はインピーダンス変換増幅回路19の帰還抵抗を変化させるかわりに、インピーダンス変換増幅回路19と後置増幅回路20の間に帯域可変低域通過フィルタ回路25を挿入し、帯域制御端子26にビットレート制御信号を入力することで、雑音帯域をビットレート毎に最適化するので、一定の受光感度改善効果が得られる。
<Example 6>
FIG. 6 shows an optical signal receiving discrimination circuit according to a sixth embodiment of the present invention. The same components as those in Example 4 are denoted by the same reference numerals.
<実施例7>
図7に本発明の実施例7の光信号受信弁別回路を示す。実施例4と同じものには同じ符号を付けた。27は第1の後置増幅回路、28は第2の後置増幅回路、29は第3の後置増幅回路、を示す。本実施例では信号の分配をインピーダンス変換増幅回路19の後段で行っており、機能的には実施例4と同様の効果が得られる。さらに後置増幅回路27,28,29が、それらの後置増幅回路の後段に接続されるクロック・データ再生回路5,6,7の扱うビットレートのうち、最も高いビットレートの信号に対して最適化された帯域を有している場合には、ビットレート群毎に最適化された受光感度を得ることができる。
<Example 7>
FIG. 7 shows an optical signal receiving discrimination circuit according to the seventh embodiment of the present invention. The same components as those in Example 4 are denoted by the same reference numerals.
<実施例8>
図8に本発明の実施例8の光信号受信弁別回路を示す。実施例7と同じものには同じ符号を付けた。図から明らかなように、弁別機能を実現するゲート回路11,12,13の位置を、後置増幅回路27,28,29とクロック・データ再生回路5,6,7の間に設けた例であり、実施例7と同様の効果が得られる。
<Example 8>
FIG. 8 shows an optical signal receiving discrimination circuit according to the eighth embodiment of the present invention. The same components as those in Example 7 are denoted by the same reference numerals. As is apparent from the figure, in the example in which the positions of the
<実施例9>
図9に本発明の実施例9の光信号受信弁別回路を示す。実施例7と同じものには同じ符号を付けた。本実施例は、弁別機能を実現するゲート回路を後置増幅回路の内部に設けた例であり、ビットレート制御信号入力端子8,9,10がゲート回路内蔵後置増幅回路27A,28A,29Aに直接設けられている。本実施例でも、実施例7、8と同様の効果が得られる。
<Example 9>
FIG. 9 shows an optical signal receiving discrimination circuit according to the ninth embodiment of the present invention. The same components as those in Example 7 are denoted by the same reference numerals. This embodiment is an example in which a gate circuit that realizes a discrimination function is provided in the post-amplifier circuit, and the bit rate control
<実施例10>
図10に本発明の実施例10の光信号受信弁別回路を示す。実施例7と同じものには同じ符号を付けた。本実施例は、弁別機能を実現するゲート回路をクロック・データ再生回路の内部に設けた例であり、ビットレート制御信号入力端子8,9,10がゲート回路内蔵クロック・データ再生回路5A,6A,7Aに直接設けられている。本実施例でも、実施例7、8、9と同様の効果が得られる。
<Example 10>
FIG. 10 shows an optical signal receiving discrimination circuit according to the tenth embodiment of the present invention. The same components as those in Example 7 are denoted by the same reference numerals. The present embodiment is an example in which a gate circuit for realizing a discrimination function is provided in the clock / data recovery circuit, and the bit rate control
<実施例11>
図11に本発明の実施例11の光信号受信弁別回路を示す。実施例3および実施例7と同じものには同じ符号を付けた。本実施例は、実施例7〜10の信号弁別機能を実施例3と同様に方路切換回路17を用いて実現した例である。本実施例では、実施例1,2に対する実施例3の効果と同様の効果が、実施例7〜10に対して得られる。
<Example 11>
FIG. 11 shows an optical signal receiving discrimination circuit according to the eleventh embodiment of the present invention. The same reference numerals are assigned to the same components as those in the third and seventh embodiments. The present embodiment is an example in which the signal discrimination function of the seventh to tenth embodiments is realized by using the
<実施例12>
図12に本発明の実施例12の光信号受信弁別回路を示す。実施例6および実施例7と同じものには同じ符号を付けた。本実施例では帯域可変低域通過フィルタ回路25が第1の後置増幅回路27を含む分岐回路の先頭に挿入されている。
<Example 12>
FIG. 12 shows an optical signal receiving discrimination circuit according to the twelfth embodiment of the present invention. The same components as those in Example 6 and Example 7 are denoted by the same reference numerals. In this embodiment, a variable band low-
この分岐回路が、第1のクロック・データ再生回路5の有するクロック再生回路の発振周波数と同一のビットレートだけでなく、整数分の1のビットレートをも取り扱う場合、ビットレートに応じて帯域制御端子26にビットレート制御信号を入力することで、雑音帯域をビットレート毎に最適化することかできるので、受光感度改善効果が得られる。
When this branch circuit handles not only the same bit rate as the oscillation frequency of the clock recovery circuit included in the first clock /
なお、本実施例では便宜上、帯域可変低域通過フィルタ回路25を用いた例を示したが、帯域の広い後置増幅回路を用いざるを得ない場合には、固定の低域通過フィルタ回路を用いて帯域を最適化することで、実施例7〜10と同程度の効果が得られる。また、本実施例ではゲート回路の前段に当該低域通過フィルタ回路を挿入した例を示したが、後置増幅回路の前段であれば、ゲート回路の後段であっても同様の効果が得られる。また、本実施例では便宜上、第1の後置増幅回路27を含む分岐回路にフィルタ回路を挿入した例を示したが、複数の分岐回路に設けても良いし、全ての分岐回路に設けても良い。また、本実施例では実施例7をベースにフィルタ回路を挿入した例を示したが、実施例7〜10のどの実施例に対して適用しても同様の効果が得られる。
In this embodiment, for convenience, the example using the band variable low-
<実施例13>
図13に本発明の実施例13の光信号受信弁別回路を示す。実施例11および実施例12と同じものには同じ符号を付けた。本実施例は、実施例12の信号弁別機能を実施例3と同様に方路切換回路17を用いて実現した例で、実施例1、2に対する実施例3の効果と同様の効果が実施例12に対して得られる。
<Example 13>
FIG. 13 shows an optical signal receiving discrimination circuit according to the thirteenth embodiment of the present invention. The same reference numerals are assigned to the same components as those in Example 11 and Example 12. The present embodiment is an example in which the signal discrimination function of the twelfth embodiment is realized by using the
本実施例では便宜上、帯域可変低域通過フィルタ回路25を用いた例を示したが、帯域の広い後置増幅回路を用いざるを得ない場合には、固定の低域通過フィルタ回路を用いて帯域を最適化することで、実施例11と同程度の効果が得られる。また、本実施例では便宜上、第1の後置増幅回路を含む分岐回路にフィルタ回路を挿入した例を示したが、複数の分岐回路に設けても良いし、全ての分岐回路に設けても良い。
In the present embodiment, an example using the band variable low-
<他の実施例>
以上の実施例では、便宜上3つのクロック・データ再生回路5,6,7(あるいは5A,6A,7A)を有している例を示したが、整数倍もしくは整数分の1の関係にあるビットレート群の数、もしくはビットレートの種類と同数のクロック・データ再生回路を有していれば良い。また、信号結線をシングルエンド型の表記で示したが、信号結線の全てもしくは一部を差動型接続にしても同様の効果が得られる。図1,2,4,5,6,7,8,9,10,12の実施例では、便宜上分岐部を結線の分岐で示したが、分配回路やその他の分配手段をもって分配しても同様の効果が得られる。さらに本発明の実施例に用いられている全てのゲート回路は、制御信号によって信号を通過もしくは遮断する機能を有していれば、内部の材料や回路構成によらない。
<Other embodiments>
In the above embodiment, an example in which three clock /
以上、説明したとおり、本実施例のように、整数倍もしくは整数分の1の関係にあるビットレート群毎もしくはビットレート毎に、クロック・データ再生回路を有することで、1つのクロック・データ再生回路が複数の発振回路を有する場合に問題となる発振回路間の干渉を抑えることができ、入力端子部に設けられたゲート回路の開閉選択もしくは方路切換回路の切り換えによって、各クロック・データ再生回路が有しているクロック再生回路の発振周波数と同一もしくは整数分の1のビットレートの信号のみを識別再生することができるとともに、整数倍もしくは整数分の1の関係にあるビットレート群毎もしくはビットレート毎に、個々の出力端子から出力させることができるので、後段の回路及び装置には整数倍もしくは整数分の1の関係にない複数のビットレートを取り扱う機能を必要としない。 As described above, as in the present embodiment, one clock / data recovery circuit is provided by having a clock / data recovery circuit for each bit rate group or each bit rate having an integer multiple or a fraction of an integer relationship. Interference between oscillation circuits, which is a problem when the circuit has a plurality of oscillation circuits, can be suppressed, and each clock and data can be regenerated by selecting the open / close of the gate circuit provided at the input terminal or switching the route switching circuit. Only a signal having a bit rate equal to or a fraction of an integer of the oscillation frequency of the clock regeneration circuit included in the circuit can be identified and reproduced, and each bit rate group having an integer multiple or a fraction of an integer relationship or Since each bit rate can be output from an individual output terminal, the subsequent circuits and devices have an integral multiple or a fraction of an integer. It does not require the ability to handle multiple bit rates no relationship.
1:信号入力端子
2,3,4:信号出力端子
5,6,7:クロック・データ再生回路
5A,6A,7A:ゲート回路内蔵クロック・データ再生回路
8〜10:ビットレート制御信号入力端子
11,12,13:ゲート回路
17:方路切換回
18:光電気変換素子
19:インピーダンス変換増幅回路
20:後置増幅回路
21:信号弁別回路
22:電源もしくは接地
23:可変抵抗器
24:抵抗制御御端子
25:帯域可変低域通過フィルタ回路
26:帯域制御端子
27,28,29:後置増幅回路
27A,28A,29A:ゲート回路内蔵後置増幅回路
1:
Claims (9)
整数倍もしくは整数分の1の関係にあるビットレート群毎もしくはビットレート毎に、対応したクロック・データ再生回路を有し、
前記時分割多重された信号を全てのクロック・データ再生回路に分配し、
該クロック・データ再生回路の入力端子部もしくは内部にゲート回路を設け、該ゲート回路の開閉をビットレート制御信号で制御することで、前記時分割多重された信号を、整数倍もしくは整数分の1の関係にあるビットレート群毎もしくはビットレート毎に、弁別して出力することを特徴とする信号弁別回路。 A signal discriminating circuit for discriminating and regenerating a signal obtained by time-division-multiplexing a plurality of bit rate signals, all or part of which are not integral multiples or a fraction of an integer,
A clock / data recovery circuit corresponding to each bit rate group or each bit rate having a relation of an integer multiple or a fraction of an integer,
Distributing the time-division multiplexed signal to all clock and data recovery circuits;
A gate circuit is provided inside or inside the clock / data recovery circuit, and the gate circuit is controlled by a bit rate control signal so that the time-division multiplexed signal is an integer multiple or a fraction of an integer. A signal discriminating circuit that discriminates and outputs each bit rate group or each bit rate in the relationship of
整数倍もしくは整数分の1の関係にあるビットレート群毎もしくはビットレート毎に、対応したクロック・データ再生回路を有し、
1つの信号入力端子と全ての前記クロック・データ再生回路の入力端子の間に方路切換回路を接続し、
該方路切換回路をビットレート制御信号により制御することで、前記時分割多重された信号を、整数倍もしくは整数分の1の関係にあるビットレート群毎もしくはビットレート毎に、弁別して出力することを特徴とする信号弁別回路。 A signal discriminating circuit for discriminating and regenerating a signal obtained by time-division-multiplexing a plurality of bit rate signals, all or part of which are not integral multiples or a fraction of an integer,
A clock / data recovery circuit corresponding to each bit rate group or each bit rate having a relation of an integer multiple or a fraction of an integer,
A route switching circuit is connected between one signal input terminal and input terminals of all the clock / data recovery circuits,
By controlling the route switching circuit with a bit rate control signal, the time-division multiplexed signal is discriminated and output for each bit rate group or bit rate having an integer multiple or a fraction of an integer relationship. A signal discrimination circuit characterized by that.
該クロック・データ再生回路の代わりに、請求項1もしくは請求項2に記載の信号弁別回路を具備し、前記時分割多重された光信号を電圧信号に変換し、整数倍もしくは整数分の1の関係にあるビットレート群毎もしくはビットレート毎に、弁別して出力することを特徴とする光信号受信弁別回路。 An optical signal obtained by time-division-multiplexing a plurality of bit rate signals is converted into a current signal using a photoelectric conversion element, and the current signal is converted and amplified into a voltage signal by an impedance conversion amplifier circuit. An optical signal reception discriminating circuit for performing identification and reproduction by a clock and data reproduction circuit after being amplified to a voltage signal having a constant amplitude using,
A signal discriminating circuit according to claim 1 or 2 is provided instead of the clock and data recovery circuit, and the time-division multiplexed optical signal is converted into a voltage signal. An optical signal reception discriminating circuit which discriminates and outputs each bit rate group or bit rate concerned.
前記インピーダンス変換増幅回路として並列帰還並列注入型増幅回路を用い、該並列帰還並列注入型増幅回路の並列帰還抵抗の抵抗値を前記ビットレート制御信号により制御可能な可変抵抗とすることを特徴とする光信号受信弁別回路。 In the optical signal reception discrimination circuit according to claim 3,
A parallel feedback parallel injection amplifier circuit is used as the impedance conversion amplifier circuit, and the resistance value of the parallel feedback resistor of the parallel feedback parallel injection amplifier circuit is a variable resistor that can be controlled by the bit rate control signal. Optical signal reception discrimination circuit.
前記インピーダンス変換増幅回路の出力端子と前記後置増幅回路の入力端子の間に、ビットレート制御信号により帯域を制御可能な帯域可変低域通過フィルタ回路を挿入したことを特徴とする光信号受信弁別回路。 In the optical signal reception discrimination circuit according to claim 3,
An optical signal receiving discrimination characterized in that a band-variable low-pass filter circuit capable of controlling a band by a bit rate control signal is inserted between an output terminal of the impedance conversion amplifier circuit and an input terminal of the post-amplifier circuit. circuit.
前記後置増幅回路として、前記整数倍もしくは整数分の1の関係にあるビットレート群毎もしくはビットレート毎に、対応した複数の後置増幅回路を有し、
前記インピーダンス変換増幅回路の出力信号を全ての前記後置増幅回路に分配し、
前記複数の後置増幅回路の出力信号を各々対応したクロック・データ再生回路で識別再生するとともに、前記整数倍もしくは整数分の1の関係にあるビットレート群毎もしくはビットレート毎に、前記後置増幅回路の入力端子部もしくは内部、もしくは前記クロック・データ再生回路の入力端子部もしくは内部にゲート回路を設け、
該ゲート回路の開閉をビットレート制御信号で制御することで、前記時分割多重された光信号を電圧信号に変換し、整数倍もしくは整数分の1の関係にあるビットレート群毎もしくはビットレート毎に、弁別して出力することを特徴とする光信号受信弁別回路。 An optical signal obtained by time-division-multiplexing a plurality of bit rate signals, all or part of which is not an integer multiple or a fraction of an integer, is converted into a current signal using a photoelectric conversion element, and the current signal is converted into an impedance. An optical signal reception discriminating circuit that converts and amplifies to a voltage signal by a conversion amplifier circuit, amplifies it to a voltage signal having a constant amplitude using a post-amplifier circuit, and performs identification and reproduction by a clock and data recovery circuit,
The post-amplifier circuit has a plurality of post-amplifier circuits corresponding to each bit rate group or each bit rate in the integer multiple or a fraction of an integer,
Distributing the output signal of the impedance conversion amplifier circuit to all the post-amplifier circuits;
The output signals of the plurality of post-amplifier circuits are discriminated and reproduced by corresponding clock / data reproduction circuits, and the post-position is provided for each bit rate group or bit rate having a relation of the integral multiple or the integral fraction. A gate circuit is provided in the input terminal part or inside of the amplifier circuit, or in the input terminal part or inside of the clock / data recovery circuit,
By controlling the opening and closing of the gate circuit with a bit rate control signal, the time-division multiplexed optical signal is converted into a voltage signal, and each bit rate group or bit rate having an integer multiple or a fraction of an integer relationship. And an optical signal receiving discrimination circuit characterized in that the discrimination signal is outputted after discrimination.
前記整数倍もしくは整数分の1の関係にあるビットレート群毎もしくはビットレート毎に、対応した複数の後置増幅回路を有し、
前記インピーダンス変換増幅回路の出力端子と全ての前記後置増幅回路の入力端子の間に方路切換回路を接続し、
前記複数の後置増幅回路の出力信号を各々対応したクロック・データ再生回路で識別再生するともに、ビットレート制御信号により前記方路切換回路を制御することで、前記時分割多重された光信号を電圧信号に変換し、整数倍もしくは整数分の1の関係にあるヒットレート群毎もしくはビットレート毎に、弁別して出力することを特徴とする光信号受信弁別回路。 An optical signal obtained by time-division-multiplexing a plurality of bit rate signals, all or part of which is not an integer multiple or a fraction of an integer, is converted into a current signal using a photoelectric conversion element, and the current signal is converted into an impedance. An optical signal reception discriminating circuit that converts and amplifies to a voltage signal by a conversion amplifier circuit, amplifies it to a voltage signal having a constant amplitude using a post-amplifier circuit, and performs identification and reproduction by a clock and data recovery circuit,
A plurality of post-amplifier circuits corresponding to each bit rate group or each bit rate in a relation of the integer multiple or a fraction of an integer,
A path switching circuit is connected between the output terminal of the impedance conversion amplifier circuit and the input terminals of all the post-amplifier circuits,
The output signals of the plurality of post-amplifier circuits are discriminated and reproduced by corresponding clock / data reproduction circuits, and the route switching circuit is controlled by a bit rate control signal, whereby the time-division multiplexed optical signal is converted. An optical signal reception discriminating circuit which converts to a voltage signal and discriminates and outputs it for each hit rate group or bit rate which have an integer multiple or a fraction of an integer relationship.
前記インピーダンス変換増幅回路の出力端子と前記複数の後置増幅回路の内の少なくとも1つの後置増幅回路の入力端子との間に、低域通過フィルタ回路もしくはビットレート制御信号により帯域を制御可能な帯域可変低域通過フィルタ回路を挿入したことを特徴とする光信号受信弁別回路。 In the optical signal reception discrimination circuit according to claim 6,
A band can be controlled by a low-pass filter circuit or a bit rate control signal between an output terminal of the impedance conversion amplifier circuit and an input terminal of at least one of the plurality of post-amplifier circuits. An optical signal reception discriminating circuit, wherein a band-variable low-pass filter circuit is inserted.
前記方路切換回路の出力端子と前記複数の後置増幅回路の内の少なくとも1つの後置増幅回路の入力端子との間に、低域通過フィルタ回路もしくはビットレート制御信号により帯域を制御可能な帯域可変低域通過フィルタ回路を挿入したことを特徴とする光信号受信弁別回路。 The optical signal reception discrimination circuit according to claim 7,
A band can be controlled by a low-pass filter circuit or a bit rate control signal between the output terminal of the route switching circuit and the input terminal of at least one post-amplifier circuit among the plurality of post-amplifier circuits. An optical signal reception discriminating circuit, wherein a band-variable low-pass filter circuit is inserted.
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