JP2009026878A - Semiconductor device and method of manufacturing the same - Google Patents
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Abstract
Description
本発明は、半導体装置及び半導体装置の製造方法に関する。 The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device.
ＳＯＩ構造のＭＯＳ電界効果トランジスタは、通常のＭＯＳ電界効果トランジスタに比べ、低消費電力で、かつ高速で駆動させることができることから、各種の構造が提案されている。特に近年では、ＳＯＩ基板を備えた半導体装置がよく知られている（例えば特許文献１参照）。
ＳＯＩ基板を用いた半導体装置の場合、トランジスタが形成されている表面Ｓｉ層（ＳＯＩ層）とチップ裏面側Ｓｉ層（支持基板）とは、絶縁層［ＢＯＸ（Buried Oxide）層］によって分離される。このため、ＳＯＩ層に形成されたトランジスタのソース、ドレイン、ゲート、ボディの電位を固定した場合、支持基板等に対して電位を与えるなどの手段を講じないと、支持基板は浮遊状態になる。
Since an SOI-structure MOS field effect transistor can be driven at a higher speed and with lower power consumption than a normal MOS field-effect transistor, various structures have been proposed. In particular, in recent years, a semiconductor device including an SOI substrate is well known (for example, see Patent Document 1).
In the case of a semiconductor device using an SOI substrate, a surface Si layer (SOI layer) on which a transistor is formed and a chip back side Si layer (support substrate) are separated by an insulating layer [BOX (Buried Oxide) layer]. . For this reason, when the potential of the source, drain, gate, and body of the transistor formed in the SOI layer is fixed, the support substrate is in a floating state unless a measure is applied to the support substrate or the like.
支持基板が浮遊状態となり、その電位が固定されていないと、ＳＯＩ層上のトランジスタの電気特性が不安定になる。すなわち、ＳＯＩ層上のトランジスタの電気特性を測定しようとしても、その裏面側となる支持基板の電位が変動すると、この電位の変動がＳＯＩ層上のトランジスタの電気特性に影響を及ぼしてしまい、ＳＯＩ層上のトランジスタの電気特性が正確に測定できなくなってしまう。またこれは、実際の使用時においても何らかの手段を講じなければ、支持基板の電位の変動がトランジスタの駆動に影響を及ぼすことを意味する。
そこで、従来では、支持基板の電位を固定するため、チップ裏面全体を電極にして電位を固定したり、チップの表側から基板電位をとるための専用コンタクトを設けたりしていた。
If the supporting substrate is in a floating state and the potential is not fixed, the electrical characteristics of the transistor on the SOI layer become unstable. That is, even if an attempt is made to measure the electrical characteristics of the transistor on the SOI layer, if the potential of the supporting substrate on the back side of the transistor fluctuates, the fluctuation of the potential affects the electrical characteristics of the transistor on the SOI layer. The electrical characteristics of the transistor on the layer cannot be measured accurately. Also, this means that if any means is not taken even during actual use, fluctuations in the potential of the support substrate affect the driving of the transistor.
Therefore, conventionally, in order to fix the potential of the support substrate, the potential is fixed using the entire back surface of the chip as an electrode, or a dedicated contact is provided for taking the substrate potential from the front side of the chip.
また、一般にトランジスタの特性を向上させるためには、微細化を進めることが有効であるが、その他にもいろいろな手法が知られている。例えば、材料や構造を変更することによっても特性を改善することができる。その中で、Ｓｉに物理的もしくは機械的に歪を与えた歪シリコンが注目されている。すなわち、主に引張り歪によってＳｉはそのキャリア移動性（キャリア輸送性）が大きくなり、それに伴ってトランジスタ特性（主に高速、高パフォーマンス動作性能）が向上することが知られている。
このような歪シリコンとしては、例えばＳｉＧｅ等のＳｉの格子定数より大きな膜をバッファー層として、その上にＳｉをエピタキシャル成長させることで形成する歪みＳｉや、活性領域を絶縁膜で囲い、それに熱処理することによって活性領域に圧縮及び引張り歪を与える方法などがある。
As such strained silicon, for example, strained Si formed by epitaxially growing Si on a film larger than the lattice constant of Si, such as SiGe, and the active region is surrounded by an insulating film and subjected to heat treatment. There is a method of applying compression and tensile strain to the active region.
しかしながら、前記の支持基板の電位を固定するべく、チップ裏面で電位を固定しようとした場合には、以下の改善すべき課題がある。
近年、半導体装置の実装にあたっては、１チップ化による高密度実装技術が進むに連れて、表面に形成したバンプによるフェイスダウン実装が多く用いられるようになってきている。このようなフェイスダウン実装では、裏面側は実装基板に接続されず、したがって電気的に接続されないため、ＳＯＩ基板を用いた半導体装置の場合、ＳＯＩ基板裏面での電位固定が困難になっている。また、チップをワイヤボンディング等によって接続する場合では、ボンディングコストを易くするために絶縁ペーストを使用すると、裏面電極での接続ができなくなってしまう。
また、基板電位をとるための専用コンタクトは、通常、ＳＯＩ層およびＢＯＸ層を貫通して支持基板に形成される。そのため、プラグが利用できないような場合には、配線の断線等を考慮して、比較的大きくかつ開口部に傾斜をつけたコンタクトを形成しなければならず、これが半導体装置の小型化を損なう一因となってしまう。
However, when fixing the potential on the back surface of the chip in order to fix the potential of the support substrate, there are the following problems to be improved.
In recent years, in mounting semiconductor devices, face down mounting using bumps formed on the surface has come to be used more and more as high-density mounting technology with one chip progresses. In such face-down mounting, the back surface side is not connected to the mounting substrate, and thus is not electrically connected. Therefore, in the case of a semiconductor device using an SOI substrate, it is difficult to fix the potential on the back surface of the SOI substrate. Further, in the case where the chips are connected by wire bonding or the like, if the insulating paste is used to facilitate the bonding cost, the connection with the back electrode cannot be performed.
In addition, the dedicated contact for taking the substrate potential is usually formed on the support substrate through the SOI layer and the BOX layer. For this reason, in the case where the plug cannot be used, it is necessary to form a contact that is relatively large and has an inclined opening in consideration of disconnection of the wiring, which impairs downsizing of the semiconductor device. It becomes a cause.
また、トランジスタの性能向上を目的とした前記の歪シリコンでは、エピタキシャル成長や選択的な熱処理などの工程を必要とし、生産性を損なう一因となってしまう。
本発明は前記事情に鑑みてなされたもので、その目的とするところは、ＳＯＩ基板を用いてなる半導体装置において、支持基板の電位を固定することができ、しかも微細化に頼ることなくトランジスタの特性向上を図った半導体装置と、その製造方法を提供することにある。
Further, the strained silicon intended to improve the performance of the transistor requires a process such as epitaxial growth or selective heat treatment, which is a factor that impairs productivity.
The present invention has been made in view of the above circumstances, and an object of the present invention is to fix a potential of a support substrate in a semiconductor device using an SOI substrate, and further, without relying on miniaturization, of a transistor. An object of the present invention is to provide a semiconductor device with improved characteristics and a method for manufacturing the same.
本発明の半導体装置は、支持基板と、前記支持基板上に設けられた絶縁層と、前記絶縁層上に設けられた半導体層と、前記半導体層に設けられたトランジスタと、を有し、
前記トランジスタは、前記半導体層上に設けられたゲート絶縁層と、前記ゲート絶縁層上に設けられたゲート電極と、前記半導体層に設けられたドレイン領域と、前記半導体層に設けられたソース領域と、を含み、
前記絶縁層には、前記ソース領域の一部の直下に空洞部が形成され、
前記ソース領域は、前記空洞部近傍において前記支持基板に接し、かつ、前記絶縁層と前記空洞部との間の段差部近傍において湾曲部を有していることを特徴としている。
The semiconductor device of the present invention has a support substrate, an insulating layer provided on the support substrate, a semiconductor layer provided on the insulating layer, and a transistor provided on the semiconductor layer,
The transistor includes a gate insulating layer provided on the semiconductor layer, a gate electrode provided on the gate insulating layer, a drain region provided on the semiconductor layer, and a source region provided on the semiconductor layer. And including
In the insulating layer, a cavity is formed immediately below a part of the source region,
The source region is in contact with the support substrate in the vicinity of the cavity, and has a curved portion in the vicinity of a step between the insulating layer and the cavity.
この半導体装置によれば、ソース領域が絶縁層に形成された空洞部近傍において支持基板に接しているので、ソース領域に接続するソース電極によって与えられた電位が支持基板にも与えられ、固定される。したがって、半導体層（ＳＯＩ層）に設けられたトランジスタの電気特性が安定化する。
また、ソース領域が、絶縁層と空洞部との間の段差部近傍において湾曲部を有しているので、この湾曲部の上面側に引張歪みが生じる。したがって、この引張歪みが生じた部位のキャリア移動性が大きくなり、トランジスタ特性が向上する。
According to this semiconductor device, since the source region is in contact with the support substrate in the vicinity of the cavity formed in the insulating layer, the potential applied by the source electrode connected to the source region is also applied to the support substrate and fixed. The Accordingly, the electrical characteristics of the transistor provided in the semiconductor layer (SOI layer) are stabilized.
In addition, since the source region has a curved portion in the vicinity of the step portion between the insulating layer and the cavity, tensile strain is generated on the upper surface side of the curved portion. Therefore, the carrier mobility at the site where the tensile strain occurs is increased, and the transistor characteristics are improved.
また、前記の半導体装置においては、前記トランジスタが、前記半導体層に設けられ、前記絶縁層に到達する深さを有する素子分離絶縁層により画定された領域内に設けられているのが好ましい。
トランジスタが絶縁層に到達する深さを有する素子分離絶縁層により画定されているので、隣合うトランジスタ間で互いに影響を及ぼし合うことが確実に防止される。また、素子間をウェルなどで分離する場合に比べ、小さいスペースで素子分離が可能になる。
In the semiconductor device, the transistor is preferably provided in a region defined by an element isolation insulating layer provided in the semiconductor layer and having a depth reaching the insulating layer.
Since the transistor is defined by the element isolation insulating layer having a depth that reaches the insulating layer, the adjacent transistors are reliably prevented from affecting each other. In addition, the elements can be separated in a small space as compared with the case where the elements are separated by wells or the like.
また、前記の半導体装置においては、前記絶縁層に、前記ドレイン領域の一部の直下にも空洞部が形成され、前記ドレイン領域は、前記空洞部近傍において前記支持基板に接し、かつ、前記絶縁層と前記空洞部との間の段差部上において湾曲部を有していてもよい。
このようにすれば、ドレイン領域も、絶縁層と空洞部との間の段差部近傍において湾曲部を有しているので、この湾曲部の上面側に引張歪みが生じる。したがって、この引張歪みが生じた部位のキャリア移動性が大きくなり、トランジスタ特性が向上する。
Further, in the semiconductor device, a cavity is formed in the insulating layer also immediately below a part of the drain region, the drain region is in contact with the support substrate in the vicinity of the cavity, and the insulation You may have a curved part on the level | step-difference part between a layer and the said cavity part.
In this way, the drain region also has a curved portion in the vicinity of the stepped portion between the insulating layer and the cavity, so that tensile strain occurs on the upper surface side of the curved portion. Therefore, the carrier mobility at the site where the tensile strain occurs is increased, and the transistor characteristics are improved.
本発明の半導体装置の製造方法は、支持基板と該支持基板上に設けられた絶縁層と該絶縁層上に設けられた半導体層とを準備する工程と、前記半導体層内に、素子分離領域を形成する工程と、前記半導体層にトランジスタを形成する工程と、を含み、
前記トランジスタを形成する工程は、前記半導体層にウェルを形成する工程と、前記半導体層上にゲート絶縁層を形成する工程と、前記ゲート絶縁層上にゲート電極を形成する工程と、前記半導体層の所定の領域にドレイン領域、ソース領域、ボディ領域を形成する工程と、前記ソース領域の一部の直下の絶縁層を除去して該絶縁層に空洞部を形成するとともに、前記ソース領域を前記空洞部内に露出する前記支持基板に当接させて、該ソース領域に、前記絶縁層と前記空洞部との間の段差部近傍において湾曲部を形成する工程と、を含むことを特徴としている。
The method for manufacturing a semiconductor device of the present invention includes a step of preparing a support substrate, an insulating layer provided on the support substrate, and a semiconductor layer provided on the insulating layer, and an element isolation region in the semiconductor layer. Forming a transistor in the semiconductor layer, and
The step of forming the transistor includes a step of forming a well in the semiconductor layer, a step of forming a gate insulating layer on the semiconductor layer, a step of forming a gate electrode on the gate insulating layer, and the semiconductor layer Forming a drain region, a source region, and a body region in a predetermined region, removing a portion of the insulating layer immediately below the source region to form a cavity in the insulating layer, and And a step of forming a curved portion in the vicinity of a step portion between the insulating layer and the cavity portion in contact with the support substrate exposed in the cavity portion.
この半導体装置の製造方法によれば、ソース領域の一部の直下の絶縁層を除去して該絶縁層に空洞部を形成するとともに、ソース領域を前記空洞部内に露出する支持基板に当接させるので、得られる半導体装置は、ソース領域が支持基板に接することにより、支持基板がソース領域の電位と同じ電位に固定されるようになる。したがって、半導体層（ＳＯＩ層）に設けられたトランジスタの電気特性が安定化する。
また、ソース領域に、絶縁層と空洞部との間の段差部近傍において湾曲部を形成するので、得られる半導体装置は、この湾曲部の上面側に引張歪みを生じる。したがって、この引張歪みを生じた部位のキャリア移動性が大きくなり、トランジスタ特性が向上する。
According to this method for manufacturing a semiconductor device, a part of the insulating layer directly under the source region is removed to form a cavity in the insulating layer, and the source region is brought into contact with the support substrate exposed in the cavity. Therefore, in the obtained semiconductor device, when the source region is in contact with the support substrate, the support substrate is fixed to the same potential as the potential of the source region. Accordingly, the electrical characteristics of the transistor provided in the semiconductor layer (SOI layer) are stabilized.
In addition, since the curved portion is formed in the source region in the vicinity of the step portion between the insulating layer and the cavity, the obtained semiconductor device generates tensile strain on the upper surface side of the curved portion. Accordingly, the carrier mobility at the site where the tensile strain is generated is increased, and the transistor characteristics are improved.
また、前記の半導体装置の製造方法においては、前記素子分離領域を形成する工程で、前記素子分離絶縁層を、前記絶縁層に到達する深さに形成するのが好ましい。
このようにすれば、トランジスタが絶縁層に到達する深さを有する素子分離絶縁層に画定されるので、隣合うトランジスタ間で互いに影響を及ぼし合うことを確実に防止することができる。また、素子間をウェルなどで分離する場合に比べ、小さいスペースで素子分離することができる。
In the method for manufacturing a semiconductor device, it is preferable that the element isolation insulating layer is formed to a depth reaching the insulating layer in the step of forming the element isolation region.
In this way, since the transistor is defined by the element isolation insulating layer having a depth that reaches the insulating layer, it is possible to reliably prevent the neighboring transistors from affecting each other. In addition, the elements can be separated in a small space as compared with the case where the elements are separated by a well or the like.
以下、本発明の半導体装置の一実施形態を図面を参照して説明する。
図１は本実施形態にかかる半導体装置を模式的に示す要部側断面図であり、図２は図１に示した半導体装置の、ゲート電極とソース領域及びドレイン領域との配置を説明するための要部平面図である。なお、図１は、図２のＩ−Ｉ線に沿った断面図である。
Hereinafter, an embodiment of a semiconductor device of the present invention will be described with reference to the drawings.
FIG. 1 is a principal side sectional view schematically showing the semiconductor device according to the present embodiment. FIG. 2 is a diagram for explaining the arrangement of the gate electrode, the source region, and the drain region of the semiconductor device shown in FIG. FIG. 1 is a cross-sectional view taken along the line II of FIG.
図１に示すように本実施形態の半導体装置は、Ｓｉ（例えば単結晶シリコン）からなる支持基板６の上に、絶縁層（ＢＯＸ層）８、半導体層１０が順次積層されてなるＳＯＩ基板を有して形成されたものである。半導体層１０は、例えば単結晶シリコンによって形成されたものである。
このようなＳＯＩ基板内には、前記半導体層１０に、絶縁層８に到達する深さを有する素子分離絶縁層（素子分離領域）２０が形成され、素子形成領域１が画定されている。素子形成領域１には、絶縁ゲート型電界効果トランジスタ（以下「トランジスタ」ともいう。）１００が形成されている。
As shown in FIG. 1, the semiconductor device of this embodiment includes an SOI substrate in which an insulating layer (BOX layer) 8 and a
In such an SOI substrate, an element isolation insulating layer (element isolation region) 20 having a depth reaching the
図１に示すようにトランジスタ１００は、ゲート絶縁層１０２と、ゲート電極１０６と、サイドウォール絶縁層１０８と、ソース部１１０と、ドレイン部１１２とを有して構成されている。ソース部１１０の下方には、ソース部１１０を囲んでこれを抱合するように第１不純物領域１２０が配設されており、これらソース部１１０と第１不純物領域１２０とにより、本発明のソース領域が形成されている。また、ドレイン部１１２の下方には、ドレイン部１１２を囲んでこれを抱合するように第２不純物領域１２２が配設されており、これらドレイン部１１２と第２不純物領域１２２とにより、本発明のドレイン領域が形成されている。
As shown in FIG. 1, the
ここで、前記絶縁層８には、前記ソース部１１０の一部の直下に空洞部９が形成されている。この空洞部９は、前記ＳＯＩ基板の半導体層１０と支持基板６との間を貫通したもので、本実施形態では図２に示すように、ソース部１１０の一部の直下を含み、さらに素子分離絶縁層２０によって画定された素子形成領域１の、前記ゲート電極１０６を挟んだソース部１１０側のほぼ全面に形成されている。そして、前記ソース領域の第１不純物領域１２０は、図１に示すようにこの空洞部９近傍において前記支持基板６に接して形成されている。これによってソース部１１０には、絶縁層８と空洞部９との間の段差部９ａ近傍において、湾曲部１１０ａが形成されている。
Here, a
ゲート絶縁層１０２は、チャネル領域となる第１の導電型（例えばＰ型）のウェル（ボディ）３０上に形成されており、ゲート電極１０６は、ゲート絶縁層１０２上に形成されている。ゲート電極１０６の側面には、サイドウォール絶縁層１０８が設けられている。第１不純物領域１２０は、ソース部１１０のオフセット領域として形成されたものであり、第２不純物領域１２２は、ドレイン部１１２のオフセット領域として形成されたものである。これら第１不純物領域１２０と第２不純物領域１２２とは、ソース部１１０及びドレイン部１１２と同じ導電型（例えばＮ型）になっており、これらソース部１１０やドレイン部１１２に比べてその不純物濃度が低く形成されている。
なお、図２に示すように半導体層１０には、前記ソース領域の外側において貫通孔１０ａが複数形成されている。これら貫通孔１０ａは、後述するように絶縁層８を部分的にエッチングするために形成された孔である。
The
As shown in FIG. 2, the
次に、このような構成の半導体装置の製造方法について、図３ないし図１２を参照しつつ説明する。なお、図３ないし図１２は図１に対応した側断面（ただし、図８から図１０では後述する開口５２を横切る側断面）、あるいは図２に対応した平面を示すもので、本実施形態にかかる半導体装置の製造工程を模式的に示す側断面図である。
Next, a method for manufacturing a semiconductor device having such a configuration will be described with reference to FIGS. 3 to 12 show a side cross section corresponding to FIG. 1 (however, a side cross section crossing an
まず、図３に示すように、支持基板６の上に絶縁層（ＢＯＸ層）８と、半導体層１０とが積層されたＳＯＩ基板を準備する。半導体層１０は、例えば単結晶シリコンからなるもので、その膜厚が例えば５００ｎｍ以上２０００ｎｍ以下に形成されたものである。なお、本実施形態では、半導体層１０の膜厚を約１０００ｎｍとする。また、絶縁層８の厚さも約１０００ｎｍとする。
First, as shown in FIG. 3, an SOI substrate in which an insulating layer (BOX layer) 8 and a
次に、図４（ａ）、（ｂ）に示すように、前記半導体層１０に素子分離絶縁層２０を形成する。その際、素子分離絶縁層２０を、図４（ａ）に示したように前記絶縁層８に到達する深さに形成する。この素子分離絶縁層２０の形成方法としては、素子分離領域の半導体層１０にトレンチ（図示せず）を形成し、このトレンチ内に熱酸化法や埋め込み法で絶縁層を形成してもよく、また、公知のＬＯＣＯＳ法を用いてもよい。
Next, as shown in FIGS. 4A and 4B, an element
次に、図５に示すように、トランジスタ１００を形成する領域にウェル３０を形成する。ウェル３０の形成にあたっては、まず、半導体層１０の上に、例えば酸化膜からなる犠牲膜１２を形成し、次いで、所定のパターンを有するマスク層Ｍ１を形成する。マスク層Ｍ１としては、例えば公知のリソグラフィ及びエッチング技術によって形成される、レジストパターンを用いることができる。その後、所定の導電型の不純物を半導体層１０に注入することで、ウェル３０を形成する。不純物の注入では、注入後、必要に応じて熱拡散処理を行ってもよい。その後、犠牲層１２は残したままで、マスク層Ｍ１のみを除去する。また、ここでは素子分離絶縁層２０を形成後ウェル３０を形成しているが、ウェル３０を形成後に素子分離絶縁層２０を形成してもよい。
Next, as shown in FIG. 5, a well 30 is formed in a region where the
次に、図６に示すように、トランジスタ１００の第１不純物領域１２０及び第２不純物領域１２２を形成する（図１参照）。この工程では、まず、前記犠牲層１２上に、第１不純物領域１２０と第２不純物領域１２２とを形成する領域に開口を有するマスク層Ｍ２をレジストパターンによって形成する。続いて、このマスク層Ｍ２をマスクにして、所定の導電型の不純物をイオン注入法で半導体層１０に注入し、さらに、必要に応じて熱拡散処理を施す。
Next, as shown in FIG. 6, the
次に、犠牲層１２をエッチングによって除去し、その後、図７に示すようにゲート絶縁層となる絶縁層１０２ａの形成を行う。絶縁層１０２ａの形成は、例えば熱酸化法によって行うことができる。絶縁層としては、その膜厚が１００ｎｍないし５００ｎｍであるのが好ましい。
続いて、ゲート電極１０６の形成を行う。このゲート電極１０６の形成については、全面に導電層（図示せず）を形成した後、この導電層をパターニングすることで行うことができる。その後、全面に絶縁層（図示せず）を形成し、この絶縁層を異方性エッチングすることにより、ゲート電極１０６の側面にサイドウォール絶縁層１０８（図１参照）を形成する。
Next, the
Subsequently, the
次に、図８（ａ）、（ｂ）に示すように、前記ゲート電極１０６とドレイン領域を形成する側の半導体層１０を覆い、かつ、ソース領域を形成する側の半導体層１０の大半を覆って、レジストパターンからなるマスク層Ｍ３を形成する。すなわち、図８（ｂ）に示すようにソース領域を形成する側の半導体層１０上において、ゲート電極１０６から離れた側に、前記素子形成領域１の境界部に沿って平面視コ字状の開口部５０を有し、かつこの開口部５０の内側に、正方形状（矩形状）の開口部５２を複数有したレジストパターンを形成し、これをマスク層Ｍ３とする。
Next, as shown in FIGS. 8A and 8B, most of the
次いで、図９に示すように、前記マスク層Ｍ３の開口部５０、開口部５２内に露出する絶縁層１０２ａをエッチングによって除去し、続いて、その下方の半導体層１０もエッチングによって除去し、貫通孔１０ａを形成する。これにより、その下地である絶縁層８を貫通孔１０ａ内に露出させる。これらのエッチングについては、反応性イオンエッチング（ＲＩＥ）等のドライエッチングが好適に用いられる。
Next, as shown in FIG. 9, the insulating
前記開口部５０、開口部５２内に絶縁層８を露出させたら、これら開口部５０、５２内にフッ酸系のエッチング液を入れ、図１０に示すように絶縁層８の一部をエッチングする。このようにしてエッチングを行うと、開口部５０、５２内から浸入したエッチング液が、絶縁層８を溶解しつつ該絶縁層８の面方向に拡がっていき、これによって絶縁層８に空洞部９を形成する。その際、図２に示したように、ソース部１１０となる部位の一部の直下までエッチングが進んだところでエッチングが終了するように、エッチング条件を設定しておく。すなわち、予め実験等によってエッチャント濃度等のエッチング条件とエッチング速度との関係を調べておき、これによって空洞部９が所望の大きさとなるように、エッチング時間を決定しておく。
When the insulating
なお、開口部５０、開口部５２の大きさや形状、数、形成位置についても、エッチング条件の一つとして予め決定しておく。
また、このようにして絶縁層８をエッチングすると、ゲート絶縁層となる絶縁層１０２ａも同時にエッチングされる。したがって、この絶縁層１０２ａが、図１に示したゲート絶縁層１０２となる位置までエッチングされないように、前記のエッチング条件を決定しておく。
Note that the size, shape, number, and position of the
Further, when the insulating
次いで、前記のマスク層Ｍ３を除去する。続いて、洗浄液等で洗浄することによってエッチング液を洗い流し、さらに水洗した後、ＳＯＩ基板を引き上げる。すると、水の表面張力などにより、前記空洞部９ではその上方の半導体層１０が支持基板６に引き寄せられ、図１１に示すようにここに密着する。すなわち、空洞部９の上方に位置する半導体層１０は、その大半が空洞部９内に露出した半導体層１０に当接し、これにより、前記絶縁層８と前記空洞部９との間の段差部９ａ近傍において湾曲部１１０ａを形成する。すると、この湾曲部１１０ａでは、その上面側において引張歪みが生じ、下面側において圧縮歪みが生じる。
Next, the mask layer M3 is removed. Subsequently, the etching solution is washed away by washing with a washing solution or the like, and after further washing with water, the SOI substrate is pulled up. Then, due to the surface tension of water or the like, the
次いで、前記絶縁層１０２ａをパターニングすることにより、図１２に示すようにゲート絶縁層１０２を形成する。絶縁層１０２ａのパターニングについては、公知のリソグラフィ及びエッチング技術によって行うことができる。なお、前述したように絶縁層１０２ａについては、特にソース部１１０を形成する側においてその一部を絶縁層８とともにエッチング除去していることなどから、このパターニング工程を省略することもできる。その場合には、前記の空洞部９形成のエッチング工程後に残った絶縁層１０２ａが、ゲート絶縁層１０２となる。
Next, the insulating
次いで、ソース部１１０及びドレイン部１１２形成のためのイオン注入用の保護膜として、絶縁層（図示せず）をＣＶＤ法等で形成する。
続いて、イオン注入法によって所定の導電型の不純物を半導体層１０に注入することにより、ソース部１１０及びドレイン部１１２を形成する。その際、ソース部１１０ａには、特に前記湾曲部１１０ａが含まれるように形成する。
以下、ソース電極やドレイン電極などを含む通常の配線形成工程等を経ることにより、本実施形態にかかる半導体装置を製造することができる。
Next, an insulating layer (not shown) is formed by a CVD method or the like as a protective film for ion implantation for forming the
Subsequently, an impurity of a predetermined conductivity type is implanted into the
Hereinafter, the semiconductor device according to the present embodiment can be manufactured through a normal wiring forming process including a source electrode and a drain electrode.
このようにして得られた半導体装置にあっては、ソース領域の第１不純物領域１２０が絶縁層８に形成された空洞部９において支持基板６に接しているので、ソース部１１０に接続するソース電極（図示せず）によって与えられた電位が支持基板６にも与えられる。したがって、支持基板６は浮遊状態になることなくその電位が固定されることから、半導体層１０に形成されたトランジスタ１００の電気特性が安定化する。
すなわち、ソース部１１０の電位を基板電位と同じにするアプリケーションにおいて、半導体層１０と支持基板６とを容易にかつ確実に接続することができるため、支持基板６を設置しないことによる電位の不安定さが解消され、トランジスタ１００の電気特性が安定化する。したがって、この半導体装置を、片側のチャネルだけを使用するようなディスクリート品に応用した場合、ソース部１１０の電位を支持基板６に固定することができ、この支持基板６の裏面をソース領域として扱うことができる。
In the semiconductor device thus obtained, since the
That is, in an application in which the potential of the
また、ソース部１１０が、絶縁層８と空洞部９との間の段差部９ａ近傍において湾曲部１１０ａを形成しているので、特にこの湾曲部１１０ａの上面側に引張歪みが生じている。したがって、この引張歪みが生じた部位のキャリア移動性が大きくなることから、トランジスタ１００はその特性が向上したものとなる。
Moreover, since the
また、この半導体装置の製造方法にあっては、支持基板６をソース部１１０の電位と同じ電位に容易に固定することができ、したがって、トランジスタ１００の電気特性を安定化させることができる。
また、ソース部１１０に湾曲部１１０ａを形成するので、この湾曲部１１０ａの上面側に引張歪みを生じさせることにより、この引張歪みを生じた部位のキャリア移動性を大きくし、トランジスタ特性の向上を図ることができる。
Further, in this method for manufacturing a semiconductor device, the
In addition, since the
なお、本発明は前記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々の変更が可能である。例えば、前記実施形態では空洞部９を形成した後、不純物の注入によるソース部１１０、ドレイン部１１２の形成を行ったが、逆に、ソース部１１０、ドレイン部１１２を形成した後に、空洞部９を形成するようにしてもよい。
In addition, this invention is not limited to the said embodiment, A various change is possible in the range which does not deviate from the summary of this invention. For example, in the above-described embodiment, the
また、空洞部９の形成に際しては、ソース領域の一部の直下となる位置に加え、ドレイン領域の一部の直下となる位置にも、空洞部９を形成配置してもよい。このようにドレイン領域側にも空洞部９を形成すれば、ドレイン領域にも、絶縁層８と空洞部９との間の段差部上において湾曲部が形成され、したがって、この湾曲部の上面側に生じる引張歪みにより、のキャリア移動性が大きくなる。よって、より一層のトランジスタ特性向上を図ることができる。
さらに、形成するトランジスタ１００の構造についても、前記実施形態に示したようにＨ型のゲート電極を有するものに限定されることなく、種々の構造のものが適用可能である。
Further, when forming the
Further, the structure of the
６…支持基板、８…絶縁層、９…空洞部、９ａ…段差部、１０…半導体層、１２…犠牲膜、１４…絶縁層、２０…素子分離絶縁層、３０…ウェル、１００…トランジスタ、１０２…ゲート絶縁層、１０６…ゲート電極、 １０８…サイドウォール絶縁層、 １１０…ソース部、１１０ａ…湾曲部、１１２…ドレイン部、１２０…第１不純物領域、１２２…第２不純物領域
DESCRIPTION OF
Claims (5)
前記支持基板上に設けられた絶縁層と、
前記絶縁層上に設けられた半導体層と、
前記半導体層に設けられたトランジスタと、を有し、
前記トランジスタは、
前記半導体層上に設けられたゲート絶縁層と、
前記ゲート絶縁層上に設けられたゲート電極と、
前記半導体層に設けられたドレイン領域と、
前記半導体層に設けられたソース領域と、を含み、
前記絶縁層には、前記ソース領域の一部の直下に空洞部が形成され、
前記ソース領域は、前記空洞部近傍において前記支持基板に接し、かつ、前記絶縁層と前記空洞部との間の段差部近傍において湾曲部を有していることを特徴とする半導体装置。 A support substrate;
An insulating layer provided on the support substrate;
A semiconductor layer provided on the insulating layer;
A transistor provided in the semiconductor layer,
The transistor is
A gate insulating layer provided on the semiconductor layer;
A gate electrode provided on the gate insulating layer;
A drain region provided in the semiconductor layer;
A source region provided in the semiconductor layer,
In the insulating layer, a cavity is formed immediately below a part of the source region,
The semiconductor device is characterized in that the source region is in contact with the support substrate in the vicinity of the cavity and has a curved portion in the vicinity of a step between the insulating layer and the cavity.
前記ドレイン領域は、前記空洞部近傍において前記支持基板に接し、かつ、前記絶縁層と前記空洞部との間の段差部上において湾曲部を有していることを特徴とする請求項１又は２に記載の半導体装置。 In the insulating layer, a cavity is also formed immediately below a part of the drain region,
The drain region is in contact with the support substrate in the vicinity of the cavity and has a curved portion on a step portion between the insulating layer and the cavity. A semiconductor device according to 1.
前記半導体層内に、素子分離領域を形成する工程と、
前記半導体層にトランジスタを形成する工程と、を含み、
前記トランジスタを形成する工程は、
前記半導体層にウェルを形成する工程と、
前記半導体層上にゲート絶縁層を形成する工程と、
前記ゲート絶縁層上にゲート電極を形成する工程と、
前記半導体層の所定の領域にドレイン領域、ソース領域、ボディ領域を形成する工程と、
前記ソース領域の一部の直下の絶縁層を除去して該絶縁層に空洞部を形成するとともに、前記ソース領域を前記空洞部内に露出する前記支持基板に当接させて、該ソース領域に、前記絶縁層と前記空洞部との間の段差部近傍において湾曲部を形成する工程と、を含むことを特徴とする半導体装置の製造方法。 Preparing a support substrate, an insulating layer provided on the support substrate, and a semiconductor layer provided on the insulating layer;
Forming an element isolation region in the semiconductor layer;
Forming a transistor in the semiconductor layer,
The step of forming the transistor comprises:
Forming a well in the semiconductor layer;
Forming a gate insulating layer on the semiconductor layer;
Forming a gate electrode on the gate insulating layer;
Forming a drain region, a source region, and a body region in a predetermined region of the semiconductor layer;
A portion of the source region is removed immediately below the insulating layer to form a cavity in the insulating layer, and the source region is brought into contact with the support substrate exposed in the cavity, Forming a curved portion in the vicinity of a step portion between the insulating layer and the cavity portion.
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| JP2000022158A (en) * | 1998-07-01 | 2000-01-21 | Nec Corp | Field effect transistor and manufacture thereof |
| JP2005101234A (en) * | 2003-09-24 | 2005-04-14 | Fujitsu Ltd | Semiconductor device and its manufacturing method |
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000022158A (en) * | 1998-07-01 | 2000-01-21 | Nec Corp | Field effect transistor and manufacture thereof |
| JP2005101234A (en) * | 2003-09-24 | 2005-04-14 | Fujitsu Ltd | Semiconductor device and its manufacturing method |
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