JP2009021514A - 積層型薄膜キャパシタおよびその製造方法 - Google Patents
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- 239000010409 thin film Substances 0.000 title claims abstract description 81
- 239000003990 capacitor Substances 0.000 title claims abstract description 79
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 35
- 239000000758 substrate Substances 0.000 claims abstract description 73
- 239000004020 conductor Substances 0.000 claims abstract description 35
- 238000000034 method Methods 0.000 claims description 27
- 238000000605 extraction Methods 0.000 claims description 11
- 230000000149 penetrating effect Effects 0.000 claims description 6
- 238000009413 insulation Methods 0.000 claims description 2
- 230000002040 relaxant effect Effects 0.000 claims description 2
- 238000003475 lamination Methods 0.000 abstract description 2
- 239000010408 film Substances 0.000 description 58
- 238000010586 diagram Methods 0.000 description 18
- 229910004298 SiO 2 Inorganic materials 0.000 description 15
- 230000004888 barrier function Effects 0.000 description 14
- 230000015572 biosynthetic process Effects 0.000 description 14
- 238000000151 deposition Methods 0.000 description 14
- 230000008021 deposition Effects 0.000 description 14
- 230000008569 process Effects 0.000 description 14
- 239000000463 material Substances 0.000 description 13
- 238000007747 plating Methods 0.000 description 9
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 230000000052 comparative effect Effects 0.000 description 7
- 238000001020 plasma etching Methods 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 239000007789 gas Substances 0.000 description 6
- 238000004544 sputter deposition Methods 0.000 description 5
- 238000004140 cleaning Methods 0.000 description 4
- 230000002950 deficient Effects 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- 229910000510 noble metal Inorganic materials 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 229910001882 dioxygen Inorganic materials 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 238000009713 electroplating Methods 0.000 description 2
- 229910052741 iridium Inorganic materials 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 229910052707 ruthenium Inorganic materials 0.000 description 2
- 229910015801 BaSrTiO Inorganic materials 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 229910002367 SrTiO Inorganic materials 0.000 description 1
- 229910004166 TaN Inorganic materials 0.000 description 1
- 229910004200 TaSiN Inorganic materials 0.000 description 1
- 229910008482 TiSiN Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- QRXWMOHMRWLFEY-UHFFFAOYSA-N isoniazide Chemical compound NNC(=O)C1=CC=NC=C1 QRXWMOHMRWLFEY-UHFFFAOYSA-N 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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- Ceramic Capacitors (AREA)
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
Abstract
【課題】層数が増加したときにも接続の信頼性が低下することのない積層型薄膜キャパシタおよびその製造方法を提供。
【解決手段】基板11上に一方のグループに属する電極12Aと誘電体層13と他方のグループに属する電極12Bとが交互に複数積層された積層型薄膜キャパシタ10であって、対向領域OAの一端側には、一方のグループに属する複数の電極が互いに重ねられた第1の接続部を有するとともに、対向領域の他端側には、他方のグループに属する複数の電極が互いに重ねられた第2の接続部を有し、第1の接続部及び第2の接続部にのみさらに、前記対向領域との段差を緩和する厚み調整用の導体層がそれぞれ重ねられている。これにより、前記接続部と前記対向領域との段差が緩和され、接続の信頼性を低下させることなく積層数を増加させることができる。【選択図】図1
【解決手段】基板11上に一方のグループに属する電極12Aと誘電体層13と他方のグループに属する電極12Bとが交互に複数積層された積層型薄膜キャパシタ10であって、対向領域OAの一端側には、一方のグループに属する複数の電極が互いに重ねられた第1の接続部を有するとともに、対向領域の他端側には、他方のグループに属する複数の電極が互いに重ねられた第2の接続部を有し、第1の接続部及び第2の接続部にのみさらに、前記対向領域との段差を緩和する厚み調整用の導体層がそれぞれ重ねられている。これにより、前記接続部と前記対向領域との段差が緩和され、接続の信頼性を低下させることなく積層数を増加させることができる。【選択図】図1
Description
本発明は、積層数を増大させても安定生産が可能な積層型薄膜キャパシタおよびその製造方法に関する。
従来から、誘電体薄膜を誘電体層として用いた積層型薄膜キャパシタが提案されている。例えば、特許文献1には、基板上に電極及び誘電体薄膜をマスクを用いた成膜法で作成する多層誘電体薄膜コンデンサの製造方法が開示されている。具体的には、該基板の対向する側縁をカバーし開孔を有するマスクを該基板に対向して一定の間隔を置いて配置し、該マスクを挟んで前記基板に対向するように誘電体材料蒸着源を配置し、前記基板の対向側縁方向に前記誘電体材料蒸着源を挟んで一対の導電体材料蒸着源を配置し、前記導電体材料蒸着源の材料を交互に蒸着させる関係にするとともに、前記導電体材料蒸着源と前記誘電体材料蒸着源とを交互に蒸発させて、図14に示すように、基板211上に電極212A,212Bと誘電体層213とを交互に積層し、且電極212A、212Bを一つおきに互いに連結するようにした多層誘電体薄膜コンデンサの製造方法が提案されている。
また、特許文献2には、マスクの基板に接する側よりも蒸発源側のパターン寸法を小さくし、基板とマスクエッジとの間の間隙を上記前者の背景技術に比べてさらに大きく設けることにより、図15に示すように、付着した膜のエッジ部分をなだらかにすると同時に切れ込みをなくす薄膜積層コンデンサの製造方法が提案されている。
特公昭38−21426号公報
特開平5−251259号公報
また、特許文献2には、マスクの基板に接する側よりも蒸発源側のパターン寸法を小さくし、基板とマスクエッジとの間の間隙を上記前者の背景技術に比べてさらに大きく設けることにより、図15に示すように、付着した膜のエッジ部分をなだらかにすると同時に切れ込みをなくす薄膜積層コンデンサの製造方法が提案されている。
しかしながら、上記前者の背景技術の多層誘電体薄膜コンデンサにおいては、該多層誘電体薄膜コンデンサ内部の積層数が増すほど、前記誘電体薄膜を挟んで電極が対向する対向領域と、前記対向領域の周辺部とで厚みの差が大きくなり、前記対向領域から前記電極を一つおきに互いに連結する接続部に至る部分の電極形成面の傾斜がきつくなり、当該傾斜面に蒸着により形成される電極の厚みが減少して接続信頼性が低下するという課題があった。
また、素子の耐湿性等を向上させる目的で、前記多層誘電体薄膜コンデンサ上をSiO2絶縁層等により被覆し、該絶縁層を貫通する引出電極を設ける場合には、厚みの厚い前記対向領域に極めて近接した前記絶縁層部分に前記接続部に至る開口を設けるために、素子の信頼性を低下させる虞があった。
また、上記多層誘電体薄膜コンデンサの製造方法においては、上述のように積層数が増加したときに、前記電極を一つおきに互いに連結する接続部と前記電極材料成膜源とを結ぶ直線上に前記積層数が増加した対向領域が張り出すことにより成膜時に影が生じる。このため、前記電極の厚み寸法にばらつきが生じ、安定生産が難しいという課題があった。
また、上記後者の背景技術の薄膜積層コンデンサの製造方法においては、積層数を重ねると、各層のエッジ部の位置精度が低下するため、より一層の多層化が困難であるという課題があった。
また、素子の耐湿性等を向上させる目的で、前記多層誘電体薄膜コンデンサ上をSiO2絶縁層等により被覆し、該絶縁層を貫通する引出電極を設ける場合には、厚みの厚い前記対向領域に極めて近接した前記絶縁層部分に前記接続部に至る開口を設けるために、素子の信頼性を低下させる虞があった。
また、上記多層誘電体薄膜コンデンサの製造方法においては、上述のように積層数が増加したときに、前記電極を一つおきに互いに連結する接続部と前記電極材料成膜源とを結ぶ直線上に前記積層数が増加した対向領域が張り出すことにより成膜時に影が生じる。このため、前記電極の厚み寸法にばらつきが生じ、安定生産が難しいという課題があった。
また、上記後者の背景技術の薄膜積層コンデンサの製造方法においては、積層数を重ねると、各層のエッジ部の位置精度が低下するため、より一層の多層化が困難であるという課題があった。
本発明は、以上の点に着目したもので、その目的は、積層数が増加したときにも接続の信頼性が低下することのない積層型薄膜キャパシタを提供することにある。また、本発明は、積層数が増加したときにも電極の厚み寸法のばらつきがなく安定生産が可能な積層型薄膜キャパシタの製造方法を提供することにある。
上記目的を達成するため、本発明は、(1)一方のグループに属する電極と他方のグループに属する電極とが誘電体層を挟んで対向するように、前記一方のグループに属する電極と誘電体層と他方のグループに属する電極とが基板の一方の主面側に交互に複数積層された積層型薄膜キャパシタであって、前記誘電体層を挟んで一方のグループに属する電極と他方のグループに属する電極とが対向する対向領域の一端側には、前記一方のグループに属する複数の電極が互いに重ねられた第1の接続部を有するとともに、前記対向領域の他端側には、前記他方のグループに属する複数の電極が互いに重ねられた第2の接続部を有し、前記第1の接続部及び第2の接続部にはさらに、前記対向領域との段差を緩和する厚み調整用の導体層がそれぞれ重ねられていることを特徴とする。(・・・以下第1の課題解決手段と称する。)
また、本発明の主要な実施形態の一つは、上記第1の課題解決手段に加えて、さらに、(2)前記第1の接続部から前記第2の接続部に亘って被覆する絶縁層を有するとともに、前記第1の接続部上及び第2の接続部上にはそれぞれ、前記絶縁層を貫通する引出電極が設けられていることを特徴とする。(・・・以下第2の課題解決手段と称する。)
また、本発明は、(3)基板上に一方のグループに属する電極を形成するステップと、一端側を除いて、前記一方のグループに属する電極上を被覆するように誘電体層を形成するステップと、前記誘電体層上から該誘電体層の他端側の前記基板上に亘って他方のグループに属する電極を形成するステップと、他端側を除いて、前記他方のグループに属する電極上を被覆するように誘電体層を形成するステップと、前記誘電体層上から前記誘電体層を挟んで前記一方のグループに属する電極と前記第2のグループに属する電極とが対向する対向領域の一端側の前記一方のグループに属する電極上に亘って前記一方のグループに属する電極を再び形成して第1の接続部を形成するステップと、前記誘電体層を挟んで前記一方のグループに属する電極と前記第2のグループに属する電極とが対向する対向領域上を該対向領域の一端側を除いて被覆するように誘電体層を形成するステップと、前記誘電体層上から前記対向領域の他端側の前記他方のグループに属する電極上に亘って前記他方のグループに属する電極を再び形成して第2の接続部を形成するステップと、を有する積層型薄膜キャパシタの製造方法において、
前記第1の接続部上にさらに前記対向領域との段差を緩和する厚み調整用の導体層を形成するステップと、前記第2の接続部上にさらに前記対向領域との段差を緩和する厚み調整用の導体層を形成するステップと、をそれぞれ有することを特徴とする。(・・・以下第3の課題解決手段と称する。)
前記第1の接続部上にさらに前記対向領域との段差を緩和する厚み調整用の導体層を形成するステップと、前記第2の接続部上にさらに前記対向領域との段差を緩和する厚み調整用の導体層を形成するステップと、をそれぞれ有することを特徴とする。(・・・以下第3の課題解決手段と称する。)
上記第1の課題解決手段による作用は次の通りである。すなわち、前記誘電体層を挟んで一方のグループに属する電極と他方のグループに属する電極とが対向する対向領域の一端側には、前記一方のグループに属する複数の電極が互いに重ねられた第1の接続部を有する。また、前記対向領域の他端側には、前記他方のグループに属する複数の電極が互いに重ねられた第2の接続部を有する。そして、前記第1の接続部及び第2の接続部にはさらに、前記対向領域との段差を緩和する厚み調整用の導体層がそれぞれ重ねられている。このため、前記接続部と前記対向領域との段差が緩和され、接続の信頼性を低下させることなく積層数を増加させることができる。
上記第2の課題解決手段による作用は次の通りである。すなわち、前記第1の接続部から前記第2の接続部に亘って被覆する絶縁層を有するとともに、前記第1の接続部上及び第2の接続部上にはそれぞれ、前記絶縁層を貫通する引出電極が設けられている。このため、前記対向領域の一端側および他端側の接続部が前記対向領域の厚さに近づけられているので、前記対向領域に近接して前記絶縁層に開孔が設けられても、信頼性が低下する虞が低減される。
また、上記第3の課題解決手段による作用は次の通りである。すなわち、前記第1の接続部上にさらに前記対向領域との段差を緩和する厚み調整用の導体層を形成するステップと、前記第2の接続部上にさらに前記対向領域との段差を緩和する厚み調整用の導体層を形成するステップと、をそれぞれ有する。このため、前記接続部と前記電極材料成膜源とを結ぶ直線上に前記対向領域がはみ出すことが回避され、均一な厚みの電極を安定して形成することができる。
その他の本発明の前記及び他の目的,特徴,利点は、以下の詳細な説明及び添付図面から明瞭になろう。
その他の本発明の前記及び他の目的,特徴,利点は、以下の詳細な説明及び添付図面から明瞭になろう。
本発明の上記第1の課題解決手段によれば、積層数を増大させることができ、大容量の積層型薄膜キャパシタを提供することができる。 また、本発明の上記第2の課題解決手段によれば、引出電極を設けるための開孔に起因する信頼性の低下の虞のない積層型薄膜キャパシタを実現できる。 また、本発明の上記第3の課題解決手段によれば、前記積層型薄膜キャパシタを安定して生産することができる。
次に、本発明の積層型薄膜キャパシタの第1の実施形態について、図1を参照して説明する。図1は第1の実施形態の積層型薄膜キャパシタ10の内部構造を説明するための断面の模式である。
図1に示すように、第1の実施形態の積層型薄膜キャパシタ10は、基板11と、該基板11上に形成された積層型薄膜キャパシタの素子本体14と、該素子本体14を被覆する絶縁層16と、該絶縁層16を厚み方向に貫通する引出電極17とを有する。
具体的には、本実施形態の積層型薄膜キャパシタ10は、一方のグループに属する電極12A1,12A2と他方のグループに属する電極12B1,12B2とが誘電体層13a,13b,13cを挟んで対向するように、前記一方のグループに属する電極12A1,12A2と誘電体層13a,13b,13cと他方のグループに属する電極12B1,12B2とが基板11の一方の主面側に交互に複数積層されている。そして、前記誘電体層13a,13b,13cを挟んで一方のグループに属する電極12A1,12A2と他方のグループに属する電極12B1,12B2とが対向する対向領域OAの一端側には、前記一方のグループに属する複数の電極12A1,12A2が互いに重ねられた第1の接続部12ACを有する。また、前記対向領域OAの他端側には、前記他方のグループに属する複数の電極12B1.12B2が互いに重ねられた第2の接続部12BCを有する。そして、前記第1の接続部12AC及び第2の接続部12BCにのみさらに、前記対向領域OAとの段差を緩和する厚み調整用の導体層15a,15bがそれぞれ重ねられている。
具体的には、本実施形態の積層型薄膜キャパシタ10は、一方のグループに属する電極12A1,12A2と他方のグループに属する電極12B1,12B2とが誘電体層13a,13b,13cを挟んで対向するように、前記一方のグループに属する電極12A1,12A2と誘電体層13a,13b,13cと他方のグループに属する電極12B1,12B2とが基板11の一方の主面側に交互に複数積層されている。そして、前記誘電体層13a,13b,13cを挟んで一方のグループに属する電極12A1,12A2と他方のグループに属する電極12B1,12B2とが対向する対向領域OAの一端側には、前記一方のグループに属する複数の電極12A1,12A2が互いに重ねられた第1の接続部12ACを有する。また、前記対向領域OAの他端側には、前記他方のグループに属する複数の電極12B1.12B2が互いに重ねられた第2の接続部12BCを有する。そして、前記第1の接続部12AC及び第2の接続部12BCにのみさらに、前記対向領域OAとの段差を緩和する厚み調整用の導体層15a,15bがそれぞれ重ねられている。
より具体的には、前記基板11は、シリコン基板11aと、該シリコン基板11a上に形成されたSiO2絶縁層11bとからなる。前記シリコン基板11aの厚さは任意に選択可能であり、前記SiO2絶縁層11bの厚さは例えば3μmである。
また、上記素子本体14は、一方のグループに属する複数の電極12A1、12A2と、他方のグループに属する複数の電極12B1,12B2とを有する。また、前記一方のグループに属する前記電極12A1と前記他方のグループに属する前記電極12B1との間に、誘電体層13aを有する。また、前記他方の電極12B1と前記一方の電極12A2との間に、誘電体層13bを有する。また、前記一方のグループに属する電極12A2と前記他方のグループに属する電極12B2との間に誘電体層13cを有する。例えば上記それぞれの厚さは、前記第1のグループに属する電極12Aが150nm、前記第2のグループに属する電極12Bが150nm、前記誘電体層13が250nmである。
また、前記第1の接続部12ACに重ねられている前記厚み調整用の導体層15aは、前記一方のグループに属する電極12A1,12A2と同じ材料からなり、その上面の高さは、該調整用導体層15aが形成される下地層となる前記一方のグループに属する電極12A2の前記対向領域OAにおける上面の高さとほぼ等しくされている。同様に、前記第2の接続部12BCに重ねられている前記厚み調整用の導体層15bは、前記他方のグループに属する電極12B1,12B2と同じ材料からなり、その上面の高さは、該調整用導体層15bが形成される下地層となる前記他方のグループに属する電極12B2の前記対向領域OAにおける上面の高さとほぼ等しくされている。
また、本実施形態の積層型薄膜キャパシタ10においては、さらに、前記第1の接続部12ACから前記対向領域OA上を介して第2の接続部12BCに亘って前記素子本体14を被覆する絶縁層16を有する。前記絶縁層16は、基板11上の前記素子本体14上を覆う、Al2O3からなる第1の絶縁層16aと、該第1の絶縁層16a上を覆う、SiO2からなる第2の絶縁層16bと、該第2の絶縁層16b上を覆う、SiNからなる第3の絶縁層16cと、からなる。前記第1の絶縁層の厚さは150nm,前記第2の絶縁層の厚さは3μm、前記第3の絶縁層の厚さは200nmである。
そして、前記第1の接続部12AC上及び第2の接続部12BC上にはそれぞれ、前記絶縁層16を厚み方向に貫通する引出電極17、17が設けられ、前記接続部12AC,12BCにそれぞれ接続されている。
そして、前記第1の接続部12AC上及び第2の接続部12BC上にはそれぞれ、前記絶縁層16を厚み方向に貫通する引出電極17、17が設けられ、前記接続部12AC,12BCにそれぞれ接続されている。
次に、本発明の積層型薄膜キャパシタ10の製造方法の実施形態の一例について、図2〜図11を参照して説明する。図2は本実施形態の積層型薄膜キャパシタ10の製造方法に用いる成膜装置のチェンバーの内部配置を説明するための模式図である。図3は本実施形態の積層型薄膜キャパシタ10の製造方法の前記素子本体14の成膜に用いるマスクの一例を示す平面図である。図4〜図11は本実施形態の積層型薄膜キャパシタ10の製造方法の製造プロセスの一例についてステップを追って説明するための模式図である。
本実施形態の積層型薄膜キャパシタの製造方法に用いる成膜装置のチェンバー20について、電極の成膜に用いる場合を例にとって説明する。チェンバー20は、箱型の成膜室であり、チェンバー20の底部に基板11が載置されている。該基板11の上方には、例えば図示省略したスペーサ等を介することにより、所定の間隔を隔てて、電極成膜用マスク32が保持される。次に、本実施形態の積層型薄膜キャパシタ10の一方のグループに属する電極12Aおよび他方のグループに属する電極12Bの成膜用マスク32は、図3(a)に示すように、略矩形板状の枠部32aに、複数のコンデンサユニットを基板上に同時に形成するために、同一形状の矩形の複数の開口32bが、それぞれの開口32bの対角線が互いに平行になるように配設されている。また、本実施形態の積層型薄膜キャパシタ10の例えばBSTからなる誘電体層13の成膜用マスク33は、図3(b)に示すように、前記電極成膜用マスク32と同様に、略矩形板状の枠部33aに、同一形状の矩形の複数の開口33bが、それぞれの開口33bの対角線が互いに平行になるように配設されている。前記誘電体層13の成膜用マスク33の開口33bは前記電極成膜用マスク32の開口32bと略同一寸法形状に構成されている。また、厚み調整用の導体層15の成膜用マスク35は、図3(c)に示すように、略矩形板状の枠部35aに、前記電極成膜用マスク32および誘電体層成膜用マスク33に設けられた複数の矩形の開口32b、33bのそれぞれ隣接する2辺に沿うカギ形の開口35bを複数有する。そして、前記チェンバー20内の前記基板11を挟んで右斜め上方には、一方のグループに属する電極12A成膜用の例えばPtからなるターゲット22Aが配置されている。同様に、前記チェンバー内20の左斜め上方には、他方のグループに属する電極12B成膜用の例えばPtからなるターゲット22Bが配設されている。前記ターゲット22Aと前記ターゲット22Bは、それぞれ基板11上を通り、前記成膜用マスク32、33の各開口の対角線に並行な直線上に、前記基板11を挟むようにそれぞれ配置されている。また、誘電体層13の成膜用の例えばBSTからなるターゲット23および前記厚み調整用導体層15成膜用の例えばPtからなるターゲット25は、それぞれ前記チェンバー20内の上方の前記基板11と対向する位置に配設される。尚、図2においては、便宜上、同一のチェンバー20内に、前記ターゲット22A,22B,23,25を配置して説明したが、これに限定するものではなく、例えば、前記各ターゲット22A,22B,23,25毎に個別のチェンバーを設けて、各チェンバー内において前記と同様の位置に前記各ターゲット22A,22B,23,25を配設するものであってもよい。また、この場合には、前記複数のチェンバー間に亘って前記基板11を搬送するための搬送手段を設けることが好ましい。
次に、本実施形態の積層型薄膜キャパシタ10の製造方法の製造プロセスの一例についてステップを追って説明する。(ステップ1)まず、図4(a)に示すように、例えばシリコン基板11aの一方の主面上に、次に形成される電極12Aとの密着性を向上させる目的で、予め例えばSiO2等の絶縁膜11bが形成された基板11を準備する。(ステップ2)次に、図4(b)に示すように、前記基板11上に、前記電極成膜用マスク32を配置して、一方のグループに属する電極12A1を形成する。尚、図4(b)において電極成膜用マスク32の枠部32aは、前記基板11に接する側に比べて成膜材料源側が幅広に形成されている。これは、上述したように基板11と電極成膜用マスク32とを所定の間隔を隔てるためのスペーサを前記電極成膜用マスクに一体化させ、両機能を持たせたものである。本発明は、これに限定するものではなく、例えば、基板に接する側と成膜材料源側との幅が等しい枠部を有するマスクを、別体のスペーサを介して前記基板と所定の間隔を隔てるように載置してもよいことは勿論である。このように、実質的に前記基板11に対して前記マスク32を離間した位置に保持するので、前記基板11上に成膜される一方のグループに属する電極12A1は、前記電極成膜用マスク32の開口32bの位置に比べて前記マスク32の開口32bの対角線に沿ってやや左側に変位した位置に形成される。(ステップ3)次に、上記電極12A1が形成された基板11を、前記と同様にチェンバー20内に配置し、実質的に該基板11に対して前記誘電体層成膜用マスク33を離間した位置に保持し、前記基板11と対向する垂直上方に図示省略した誘電体層成膜用の例えばBSTからなるターゲットを配設する。そして、図4(c)に示すように、一端側を除いて、前記一方のグループに属する電極12A1上を被覆するように誘電体層13aを形成する。このとき、基板11に対して、前記マスク33を挟んで垂直上方に図示省略した前記誘電体層成膜用ターゲットが配設されているので、誘電体層13aは前記マスク32の対角線に沿って左右に変位することなく形成される。(ステップ4)次に、上記誘電体層13aが形成された基板11を、前記と同様にチェンバー20内に配置し、実質的に該基板11に対して前記電極成膜用マスク32を離間した位置に保持し、前記基板11の左斜め上方に図示省略したPtターゲットを配設する。そして、図5(d)に示すように、前記誘電体層13a上から該誘電体層13aの他端側の前記基板11上に亘って他方のグループに属する電極12B1を形成する。このとき、実質的に前記基板11に対して前記マスク32を離間した位置に保持するので、他方のグループに属する電極12B1は、前記マスク32の開口32b位置に比べて前記マスク32の開口32bの対角線に沿ってやや右側に変位した位置に形成される。上記のように、前記一方のグループに属する電極12A1と前記他方のグループに属する電極12B1とが前記誘電体層13a形成位置を挟んで前記電極成膜用マスク32の開口32bの対角線に沿って左側と右側とにそれぞれ変位して形成される。このため、前記電極成膜用マスク32の各開口32bの寸法形状と前記誘電体層成膜用マスク33の各開口33bの寸法形状とがほぼ等しいものであっても、前記一方のグループに属する電極12A1と前記他方のグループに属する電極12B1とが互いに接触することが防止される。(ステップ5)次に、上記ステップ3と同様にして、図5(e)に示すように、他端側を除いて、前記他方のグループに属する電極12B1上を被覆するように誘電体層13bを形成する。(ステップ6)次に、上記ステップ2と同様にして、図5(f)に示すように、前記誘電体層13b上から前記誘電体層13bを挟んで前記一方のグループに属する電極12Aと前記第2のグループに属する電極12Bとが対向する対向領域OAの一端側の前記一方のグループに属する電極12A1上に亘って前記一方のグループに属する電極12A2を再び形成して第1の接続部12ACを形成する。(ステップ7)次に、上記電極12A2が形成された基板11を、前記と同様にチェンバー20内に配置し、実質的に該基板11に対して前記厚み調整用の導体層成膜用マスク35を離間した位置に保持し、前記基板11と対向する垂直上方に図示省略した厚み調整用の導体層成膜用の例えばPtからなるターゲットを配設する。そして、図6(g)に示すように、前記第1の接続部12AC上にのみさらに前記対向領域OAとの段差を緩和する厚み調整用の導体層15aを形成する。前記厚み調整用の導体層15aの厚さは例えば400nmである。(ステップ8)次に、上記ステップ3と同様にして、図6(h)に示すように、前記誘電体層を挟んで前記一方のグループに属する電極と前記第2のグループに属する電極とが対向する対向領域OAの前記一方のグループに属する電極12A2上を前記厚み調整用の導体層15aが形成された第1の接続部12ACを有する一端側を除いて被覆するように、誘電体層13cを形成する。(ステップ9)次に、上記ステップ4と同様にして、図6(i)に示すように、前記誘電体層13c上から前記対向領域OAの他端側の前記他方のグループに属する電極12B1上に亘って前記他方のグループに属する電極12B2を形成して第2の接続部12BCを形成する。(ステップ10)次に、上記他方のグループに属する電極12B2が形成された基板11を、上記ステップ7と同様にチェンバー20内に配置し、前記ステップ7で用いた厚み調整用の導体層形成用マスク35を同一平面上で180度回転させて前記カギ形の開口35bの位置を移動した後に、上記ステップ7と同様に、実質的に該基板11に対して前記厚み調整用の導体層成膜用マスク35を離間した位置に保持し、前記基板11と対向する垂直上方に図示省略した厚み調整用の導体層成膜用の例えばPtからなるターゲットを配設する。そして、図7(j)に示すように、前記第2の接続部12BC上にのみさらに前記対向領域OAとの段差を緩和する厚み調整用の導体層15bを形成する。前記厚み調整用の導体層15bの厚さは例えば400nmである。これにより前記基板11上に積層型薄膜キャパシタ10の素子本体14が形成される。
尚、本実施形態においては、前記積層型薄膜キャパシタ10の素子本体14を覆う絶縁層16と、前記絶縁層16を厚み方向に貫通する引出電極17と、を形成するために、必要により、さらに下記のステップを有する。(ステップ11)図7(k)に示すように、前記基板11上の前記積層型薄膜キャパシタの素子本体14を覆うようにAl2O3からなる第1の絶縁層16aを例えばスパッタ法により形成する。前記第1の絶縁層16aの厚さは例えば150nmである。(ステップ12)次に、図7(l)に示すように、前記第1の絶縁層16a上にSiO2からなる第2の絶縁層16bを例えばCVD法により形成する。前記第2の絶縁層16bの厚さは例えば3μmである。(ステップ13)次に、図8(m)に示すように、前記第2の絶縁層16b上に、所定の開口パターンが形成されたレジスト層18aを形成する。前記レジスト層18aの厚さは例えば1.5μmである。(ステップ14)次に、図8(n)に示すように、前記レジスト層18aをマスクとして用いて、C4F8/O2/Arガスを用いたRIEにより前記SiO2からなる第2の絶縁層16bをエッチングする。さらに、BCl3ガスを用いた反応性イオンエッチング(以下RIEと称する)により前記Al2O3からなる第1の絶縁層16aをエッチングして、前記第2の絶縁層16bと前記第1の絶縁層16aとを厚み方向に貫通する開孔OP1を形成する。(ステップ15)次に、図8(o)に示すように、例えば酸素ガス主体のアッシング工程およびウェット洗浄工程により、前記レジスト層18aを剥離除去する。(ステップ16)次に、図9(p)に示すように、前記第2の絶縁層16bの上面および前記開孔OP1の内周面にTaバリア膜/Cuシード層17aを例えばスパッタ法により形成する。前記Taバリア膜の厚みは例えば50nmであり、前記Cuシード層の厚みは例えば100nmである。(ステップ17)次に、図9(q)に示すように、前記第2の絶縁層16b上のTaバリア膜/Cuシード層17aの表面および前記開孔OP1内の前記Taバリア膜/Cuシード層17aの表面に電解メッキによりCuメ
ッキ膜17bを形成する。前記Cuメッキ膜17bの厚みは前記Taバリア膜/Cuシード層17aが形成された前記開口OP1の内部を十分に埋める厚みであることが好ましい。(ステップ18)次に、図9(r)に示すように、前記第2の絶縁層16b上の前記Cuメッキ層17bおよび前記Taバリア膜/Cuシード層17aをCMP法により除去して前記第2の絶縁層16bの上面を露出させる。(ステップ19)次に、図10(s)に示すように、前記第2の絶縁層16bの露出された上面を被覆するように例えばSiNからなる第3の絶縁層16cを例えばCVD法により形成する。前記第3の絶縁層16cの厚さは例えば200nmである。(ステップ20)次に、図10(t)に示すように、前記第3の絶縁層16c上に、所定の開口パターンが形成されたレジスト層18bを形成する。前記レジスト層18bの厚さは例えば1.5μmである。(ステップ21)次に、図10(u)に示すように、前記レジスト層18bをマスクとして用いてC4F8/O2/Arガスを用いたRIEにより前記第3の絶縁層16cをエッチングして開孔OP2を形成する。(ステップ22)次に、図11(v)に示すように、例えばウェット洗浄工程により、前記レジスト層18bを剥離除去する。(ステップ23)次に、図11(w)に示すように、Ni/Auの順でメッキを行い、前記開口OP1内に予め充填された引出電極用の導体17a,17bに接続するとともに、前記開口OP2の内部および前記第3の絶縁層16c上に亘る給電部としての引出電極17を形成して、本実施形態の積層型薄膜キャパシタ10を完成させる。
ッキ膜17bを形成する。前記Cuメッキ膜17bの厚みは前記Taバリア膜/Cuシード層17aが形成された前記開口OP1の内部を十分に埋める厚みであることが好ましい。(ステップ18)次に、図9(r)に示すように、前記第2の絶縁層16b上の前記Cuメッキ層17bおよび前記Taバリア膜/Cuシード層17aをCMP法により除去して前記第2の絶縁層16bの上面を露出させる。(ステップ19)次に、図10(s)に示すように、前記第2の絶縁層16bの露出された上面を被覆するように例えばSiNからなる第3の絶縁層16cを例えばCVD法により形成する。前記第3の絶縁層16cの厚さは例えば200nmである。(ステップ20)次に、図10(t)に示すように、前記第3の絶縁層16c上に、所定の開口パターンが形成されたレジスト層18bを形成する。前記レジスト層18bの厚さは例えば1.5μmである。(ステップ21)次に、図10(u)に示すように、前記レジスト層18bをマスクとして用いてC4F8/O2/Arガスを用いたRIEにより前記第3の絶縁層16cをエッチングして開孔OP2を形成する。(ステップ22)次に、図11(v)に示すように、例えばウェット洗浄工程により、前記レジスト層18bを剥離除去する。(ステップ23)次に、図11(w)に示すように、Ni/Auの順でメッキを行い、前記開口OP1内に予め充填された引出電極用の導体17a,17bに接続するとともに、前記開口OP2の内部および前記第3の絶縁層16c上に亘る給電部としての引出電極17を形成して、本実施形態の積層型薄膜キャパシタ10を完成させる。
次に、上記基板11の好ましい実施形態は次の通りである。すなわち、上記基板11としては、シリコン、石英、アルミナ、サファイア、ガラス等から選択され、母材からの切り出しにより得られ、表面が平坦なものが好ましい。上記基板11の厚さは20μm〜500μmが好ましい。尚、上記基板11の一方の主面上には、次に形成される一方の電極12との密着性を向上させる目的で、例えばSiO2等からなる絶縁層を設けることが好ましいが、本発明はこれに限定するものではない。
次に、上記一方のグループに属する電極12A1,12A2および上記他方のグループに属する電極12B1,12B2の好ましい実施形態は次の通りである。すなわち、上記一方のグループに属する電極12A1,12A2および上記他方のグループに属する電極12B1,12B2としては、Pt,Ir,Ruなどの貴金属等が好ましいが、これに限定するものではない。前記貴金属を用いた場合には上記基板11上に真空蒸着、スパッタリング等のマスクを用いた成膜方法により形成することが好ましい。尚、上記一方のグループに属する電極12A1を前記基板11のSiO2絶縁膜11b上に直接形成したが、これに限定するものではなく、例えば、前記SiO2絶縁膜11bと前記一方のグループに属する電極12A1との間に密着性を向上させる目的でTiOx層を挿入してもよい。
次に、上記誘電体層13a,13b,13cの好ましい実施形態は次の通りである。すなわち、上記誘電体層13a,13b,13cとしては、BST(BaSrTiO3)、STO(SrTiO3)等の高誘電率を有する各種誘電体材料から適宜選択して用いることが好ましい。
次に、上記素子本体14上に形成する第1の絶縁層16aの好ましい実施形態は次の通りである。すなわち、上記絶縁層16aとしては、Al2O3等のように高い水素バリア性を有するものであることが好ましい。また、これに限定するものではなく、例えば、TiN,TaN,TixOy,TaxOy等の材料を用いてもよい。
次に、上記引出電極17の下地にTaバリア膜を用いたが、これに限定するものではなく、例えば、TaN,TaSiN,TiSiN等を用いてもよい。
次に、上記積層型薄膜キャパシタ10の好ましい実施形態は次の通りである。すなわち、上記積層型薄膜キャパシタ10は、前記電極および前記誘電体層が略正方形状であったが、これに限定するものではなく、各種矩形に変更してもよい。また、矩形に限定するものではなく、例えば、円形や多角形等、種々変更可能である。
次に、上記積層型薄膜キャパシタ10の素子本体14の好ましい実施形態は次の通りである。すなわち、上記素子本体14としては、誘電体層を3層備えた積層構造であったが、これに限定するものではなく、いかなる積層数であってもよい。また、積層数を増加させる場合には、前記ステップ2〜ステップ6、ステップ8およびステップ9を繰り返す毎に前記ステップ7およびステップ10を適宜挿入することが好ましいが、これに限定するものではなく、例えば、前記ステップ2〜ステップ6、ステップ8およびステップ9を複数回繰り返す毎に前記ステップ7およびステップ10をそれぞれ1回挿入してもよい。
次に、上記厚み調整用導体層15a,15bの好ましい実施形態は次の通りである。すなわち、上記厚み調整用導体層15a,15bとしては、Pt,Ir,Ruなどの貴金属等が好ましく、前記一方のグループに属する電極12a1,12A2、前記他方のグループに属する電極12B1,12B2と同じものがより好ましいが、これに限定するものではない。 また、前記厚み調整用導体層15a,15bおよび前記誘電体層13a,13b,13cの成膜方法の好ましい実施形態は次の通りである。すなわち、上記実施形態においては、基板11の垂直上方に成膜材料源となるターゲット23,25をそれぞれ配置したが、これに限定するものではなく、例えば、必要により、前記一対の電極形成用ターゲット22A,22B間の任意の位置に変更可能である。
尚、上記実施形態において各部の材料および厚み寸法を例示したが、これに限定するものではなく、適宜変更可能である。また、上記実施形態において、各部の成膜方法および加工方法を例示したが、これに限定するものではなく、適宜変更可能である。
また、本発明の積層型薄膜キャパシタおよびその製造方法は、上記実施の形態に限定されず、本発明の趣旨の範囲内で種々変形可能である。
(実施例)以下、本実施形態の積層型薄膜キャパシタの実施例について、図1、図4〜図13を参照して説明する。図1は、本実施形態の積層型薄膜キャパシタの実施例の内部構造を示す模式図であり、図4〜図11は、上記実施例の積層型薄膜キャパシタの製造プロセスを各ステップを追って説明するための図である。図12は、比較例の従来構造の積層型薄膜キャパシタの内部構造を示す図である。また、図13は本実施形態の積層型薄膜キャパシタ10、および従来構造の比較例の積層型薄膜キャパシタ110について、それぞれ静電容量測定結果に基づく前記接続部の良品歩留まりを示す図である。
まず、図4(a)に示すように、シリコン基板11aの一方の主面上に、厚さ3μmのSiO2絶縁膜11bをCVD法により形成して基板11を準備した。次に、図4(b)に示すように、前記基板11上に、前記電極成膜用マスク32を配置して、一方のグループに属するPtからなる厚さ150nmの電極12A1を形成した。次に、図4(c)に示すように、一端側を除いて、前記一方のグループに属する電極12A1上を被覆するように厚さ250nmのBSTからなる誘電体層13aを形成した。次に、図5(d)に示すように、前記誘電体層13a上から該誘電体層13aの他端側の前記基板11上に亘って他方のグループに属する厚さ150nmのPtからなる電極12B1を形成した。次に、上記ステップ3と同様にして、図5(e)に示すように、他端側を除いて、前記他方のグループに属する電極12B1を被覆するように厚さ250nmのBSTからなる誘電体層13bを形成した。次に、上記ステップ2と同様にして、図5(f)に示すように、前記誘電体層13b上から前記対向領域OAの一端側の前記一方のグループに属する電極12A1上に亘って前記一方のグループに属する電極12A2を再び形成して第1の接続部12ACを形成した。次に、図6(g)に示すように、前記第1の接続部12AC上にのみさらに前記対向領域OAとの段差を緩和する厚み調整用の厚さ400nmの導体層15aを形成した。次に、上記ステップ3と同様にして、図6(h)に示すように、前記一方のグループに属する電極12A2上を前記厚み調整用の導体層15aが形成された第1の接続部12ACを有する一端側を除いて被覆するように、誘電体層13cを形成した。次に、上記ステップ4と同様にして、図6(i)に示すように、前記誘電体層13c上から前記対向領域OAの他端側の前記他方のグループに属する電極12B1上に亘って前記他方のグループに属する電極12B2を再び形成して第2の接続部12BCを形成した。次に、図7(j)に示すように、前記第2の接続部12BC上にのみさらに前記対向領域OAとの段差を緩和する厚み調整用の厚さ400nmの導体層15bを形成し、これにより前記基板11上に積層型薄膜キャパシタ10の素子本体14を形成した。さらに、図7(k)に示すように、前記基板11上の前記積層型薄膜キャパシタの素子本体14を覆うようにAl2O3からなる厚さ150nmの第1の絶縁層16aをスパッタ法により形成した。次に、図7(l)に示すように、前記第1の絶縁層16a上にSiO2からなる厚さ3μmの第2の絶縁層16bをCVD法により形成した。次に、図8(m)に示すように、前記第2の絶縁層16b上に、所定の開口パターンが形成された厚さ1.5μmのレジスト層18aを形成した。次に、図8(n)に示すように、前記レジスト層18aをマスクとして用いて、C4F8/O2/Arガスを用いたRIEにより前記SiO2からなる第2の絶縁層16bをエッチングし、さらに、BCl3ガスを用いたRIEにより前記Al2O3からなる第1の絶縁層16aをエッチングして、前記第2の絶縁層16bと前記第1の絶縁層16aとを厚み方向に貫通する開孔OP1を形成した。次に、図8(o)に示すように、酸素ガス主体のアッシング工程およびウェット洗浄工程により、前記レジスト層18aを剥離除去した。次に、図9(p)に示すように、前記第2の絶縁層16bの上面および前記開孔OP1の内周面に50nm厚みのTaバリア膜/100nm厚みのCuシード層17aをスパッタ法により形成した。次に、図9(q)に示すように、前記第2の絶縁層16b上のTaバリア膜/Cuシード層17aの表面および前記開孔OP1内の前記Taバリア膜/Cuシード層17aの表面に電解メッキによりCuメッキ膜17bを形成した。このとき、前記Cuメッキ膜17bの厚みは前記Taバリア膜/Cuシード層17aが形成された前記開口OP1の内部を十分に埋める厚みとした。次に、図9(r)に示すように、前記第2の絶縁層16b上の前記Cuメッキ層17bおよび前記Taバリア膜/Cuシード層17aをCMP法により除去して前記第2の絶縁層16bの上面を露出させた。次に、図10(s)に示すように、前記第2の絶縁層16bの露出された上面を被覆するようにSiNからなる厚さ200nmの第3の絶縁層16cをCVD法により形成した。次に、図10(t)に示すように、前記第3の絶縁層16c上に、所定の開口パターンが形成された厚さ1.5μmのレジスト層18bを形成した。次に、図10(u)に示すように、前記レジスト層18bをマスクとして用いてC4F8/O2/Arガスを用いたRIEにより前記第3の絶縁層16cをエッチングして開孔OP2を形成した。次に、図11(v)に示すように、ウェット洗浄工程により、前記レジスト層18bを剥離除去した。次に、図1
1(w)に示すように、Ni/Auの順でメッキを行い、前記開口OP1内に予め充填された引出電極用の導体17a,17bに接続するとともに、前記開口OP2の内部および前記第3の絶縁層16c上に亘る給電部としての引出電極17を形成して、本実施形態の積層型薄膜キャパシタ10を完成させた。(比較例)前記ステップ7およびステップ10に記載した厚み調整用導体層15a,15bを形成しないこと以外は前記実施例と同様にして図12に示す比較例の積層型薄膜キャパシタ110を完成させた。上記で得られた実施例の積層型薄膜キャパシタ10および比較例の積層型薄膜キャパシタ110各n=1000個について、Agilent Technologies社製のLCRメーターを用いて、静電容量、tanδを測定し、ショートであるものを上記接続部に起因する不良と判断して良品歩留まりを算出した結果を図13に示した。この結果より、比較例の従来構造の積層型薄膜キャパシタ110に比べて、本発明の実施例の積層型薄膜キャパシタ10のほうが約20%良品歩留まりが向上することが明らかとなった。
1(w)に示すように、Ni/Auの順でメッキを行い、前記開口OP1内に予め充填された引出電極用の導体17a,17bに接続するとともに、前記開口OP2の内部および前記第3の絶縁層16c上に亘る給電部としての引出電極17を形成して、本実施形態の積層型薄膜キャパシタ10を完成させた。(比較例)前記ステップ7およびステップ10に記載した厚み調整用導体層15a,15bを形成しないこと以外は前記実施例と同様にして図12に示す比較例の積層型薄膜キャパシタ110を完成させた。上記で得られた実施例の積層型薄膜キャパシタ10および比較例の積層型薄膜キャパシタ110各n=1000個について、Agilent Technologies社製のLCRメーターを用いて、静電容量、tanδを測定し、ショートであるものを上記接続部に起因する不良と判断して良品歩留まりを算出した結果を図13に示した。この結果より、比較例の従来構造の積層型薄膜キャパシタ110に比べて、本発明の実施例の積層型薄膜キャパシタ10のほうが約20%良品歩留まりが向上することが明らかとなった。
本発明によれば、Bluetooth(登録商標)やW(ワイドバンド)−LAN等の高周波モジュールの周辺回路やRF−MEMS(Micro Electro Mechanical Systems)等のキャパシタ用途に好適である。
10:積層型積層型薄膜キャパシタ11:基板11a:シリコン基板11b:SiO2絶縁膜12:電極12A1,12A2:一方のグループに属する電極12AC:第1の接続部12B1,12B2:他方のグループに属する電極12BC:第2の接続部13a,13b,13c:誘電体層14:素子本体15a,15b:厚み調整用の導体層16:絶縁体層16a:Al2O3膜16b:SiO2膜16c:SiN膜17:引出電極17a:Taバリア膜/Cuシード層17b:Cuメッキ膜18a,18b:レジスト層20:成膜装置(チェンバー)22A:一方のグループに属する電極成膜用ターゲット(Pt、斜め入射用)22B:他方のグループに属する電極成膜用ターゲット(Pt,斜め入射用)23:誘電体層成膜用ターゲット(BST,垂直入射用)25:厚み調整用導体層成膜用ターゲット(Pt,垂直入射用)32:電極成膜用マスク32a:枠部32b:開口33:誘電体層成膜用マスク33a:枠部33b:開口35:厚み調整用導体層成膜用マスク35a:枠部35b:開口OA:対向領域OP1、OP2:開孔
Claims (3)
- 一方のグループに属する電極と他方のグループに属する電極とが誘電体層を挟んで対向するように、前記一方のグループに属する電極と誘電体層と他方のグループに属する電極とが基板の一方の主面側に交互に複数積層された積層型薄膜キャパシタにおいて、前記誘電体層を挟んで一方のグループに属する電極と他方のグループに属する電極とが対向する対向領域の一端側には、前記一方のグループに属する複数の電極が互いに重ねられた第1の接続部を有するとともに、前記対向領域の他端側には、前記他方のグループに属する複数の電極が互いに重ねられた第2の接続部を有し、前記第1の接続部及び第2の接続部にはさらに、前記対向領域との段差を緩和する厚み調整用の導体層がそれぞれ重ねられていることを特徴とする積層型薄膜キャパシタ。
- 前記第1の接続部から前記第2の接続部に亘って被覆する絶縁層を有するとともに、前記第1の接続部上及び第2の接続部上にはそれぞれ、前記絶縁層を貫通する引出電極が設けられていることを特徴とする請求項1記載の積層型薄膜キャパシタ。
- 基板上に一方のグループに属する電極を形成するステップと、一端側を除いて、前記一方のグループに属する電極上を被覆するように誘電体層を形成するステップと、前記誘電体層上から該誘電体層の他端側の前記基板上に亘って他方のグループに属する電極を形成するステップと、他端側を除いて、前記他方のグループに属する電極上を被覆するように誘電体層を形成するステップと、前記誘電体層上から前記誘電体層を挟んで前記一方のグループに属する電極と前記第2のグループに属する電極とが対向する対向領域の一端側の前記一方のグループに属する電極上に亘って前記一方のグループに属する電極を再び形成して第1の接続部を形成するステップと、前記誘電体層を挟んで前記一方のグループに属する電極と前記第2のグループに属する電極とが対向する対向領域上を該対向領域の一端側を除いて被覆するように誘電体層を形成するステップと、前記誘電体層上から前記対向領域の他端側の前記他方のグループに属する電極上に亘って前記他方のグループに属する電極を再び形成して第2の接続部を形成するステップと、を有する積層型薄膜キャパシタの製造方法において、前記第1の接続部上にさらに前記対向領域との段差を緩和する厚み調整用の導体層を形成するステップと、前記第2の接続部上にさらに前記対向領域との段差を緩和する厚み調整用の導体層を形成するステップと、をそれぞれ有することを特徴とする積層型薄膜キャパシタの製造方法。
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JP2007184671A JP2009021514A (ja) | 2007-07-13 | 2007-07-13 | 積層型薄膜キャパシタおよびその製造方法 |
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Cited By (1)
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US20170309404A1 (en) * | 2016-04-22 | 2017-10-26 | Rohm Co., Ltd. | Chip capacitor |
-
2007
- 2007-07-13 JP JP2007184671A patent/JP2009021514A/ja not_active Withdrawn
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US10607779B2 (en) * | 2016-04-22 | 2020-03-31 | Rohm Co., Ltd. | Chip capacitor having capacitor region directly below external electrode |
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