JP2009021013A - Method for repairing and analyzing defective memory and memory-testing device with device for repairing and analyzing defective memory to which the analysis method is applied - Google Patents
Method for repairing and analyzing defective memory and memory-testing device with device for repairing and analyzing defective memory to which the analysis method is applied Download PDFInfo
- Publication number
- JP2009021013A JP2009021013A JP2008279800A JP2008279800A JP2009021013A JP 2009021013 A JP2009021013 A JP 2009021013A JP 2008279800 A JP2008279800 A JP 2008279800A JP 2008279800 A JP2008279800 A JP 2008279800A JP 2009021013 A JP2009021013 A JP 2009021013A
- Authority
- JP
- Japan
- Prior art keywords
- address
- defective
- memory
- defective cell
- row address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
Description
この発明は半導体集積回路等で構成されるメモリを試験し、メモリの不良が救済用のスペアラインによって救済する方法を解析することができるメモリの不良救済解析器の改良に関し、特に不良セルのアドレスを特定する時間を短時間に済ませることができる不良救済解析方法と、この不良救済解析方法を用いて動作する不良救済解析器を搭載したメモリ試験装置を提案するものである。 The present invention relates to an improvement of a memory failure relief analyzer that can test a memory composed of a semiconductor integrated circuit or the like and analyze a method for relieving a memory failure by a spare line for relief, and particularly relates to an address of a defective cell. The present invention proposes a failure remedy analysis method capable of shortening the time for specifying the memory and a memory test apparatus equipped with a failure remedy analyzer that operates using this failure remedy analysis method.
図5にメモリ試験装置の概略の構成を示す。図中TESはメモリ試験装置の全体を示す。メモリ試験装置TESは主制御器111と、パターン発生器112、タイミング発生器113、波形フォーマッタ114、論理比較器115、ドライバ116、アナログ比較器117、不良解析メモリ118、不良救済解析器120、論理振幅基準電圧源121、比較基準電圧源122、デバイス電源123等により構成される。図5では被試験メモリ119の1端子分の構成を示すが、現実には被試験メモリ119の端子数分設けられる。
FIG. 5 shows a schematic configuration of the memory test apparatus. In the figure, TES indicates the entire memory test apparatus. The memory test apparatus TES includes a
主制御器111は一般にコンピュータシステムによって構成され、利用者が作製した試験プログラムに従って主にパターン発生器112とタイミング発生器113を制御し、パターン発生器112から試験パターンデータを発生させ、この試験パターンデータを波形フォーマッタ114で実波形を持つ試験パターン信号に変換し、この試験パターン信号を論理振幅基準電圧源121で設定した振幅値を持った波形に電圧増幅するドライバ116を通じて被試験ICに印加し記憶させる。
The
被試験メモリ119から読み出した応答信号はアナログ比較器117で比較基準電圧源122から与えられる基準電圧と比較し、所定の論理レベル(H論理の電圧、L論理の電圧)を持っているか否かを判定し、所定の論理レベルをもっていると判定した信号は論理比較器115でパターン発生器112から出力される期待値と比較し、期待値と不一致が発生した場合は、その読み出したアドレスのメモリセルに不良があるものと判定し、不良発生毎に不良解析メモリ118に不良アドレスを記憶し、試験終了時点で不良救済解析器120により不良セルの救済方法を解析する。
The response signal read from the memory under
図6に被試験メモリ119の内部構造を示す。半導体集積回路で構成するメモリは同一半導体チップ1内に複数の記憶領域(メモリセルアレイ)2が形成され、これらの各記憶領域2を選択的にアクセスできるように構成して所望の記憶容量のメモリ素子が構成される。
各記憶領域には図7に拡大して示すように行アドレスROW方向及び列アドレスCOL方向に所望の本数のスペアラインSC及びSRが設けられる。スペアラインSR及びSCは不良救済用として設けられ、記憶領域2内の不良セルを、このスペアラインに置き替えることによって不良が発生した被試験メモリを良品化するものである。行アドレス方向ROWと列アドレス方向COLに形成されたスペアラインSR、SCの本数によって、ラインに直交するスペアラインで救済できる不良セル数には制限が付される。このために、試験終了後に記憶領域2毎に不良セル数及びその不良セルが存在する行アドレス及び列アドレスを探索してラインに直交するスペアラインでの救済が可能か否かを判定する。
FIG. 6 shows the internal structure of the memory under
Each storage area is provided with a desired number of spare lines SC and SR in the row address ROW direction and the column address COL direction as shown in an enlarged manner in FIG. Spare lines SR and SC are provided for defect relief, and replace defective cells in the
上記判定を行うために不良救済解析器120には図8に示すようなカウンタ兼メモリTFC、RFC,CFCが設けられる。TFCは各記憶領域2内の不良セルの総数を計数して記憶する不良セル総数メモリ、RFCは行アドレス上に存在する不良セルの数を記憶した行アドレス不良セル数記憶メモリ、CFCは列アドレス上に存在する不良セルの数を記憶した列アドレス不良セル数記憶メモリを示す。
In order to make the above determination, the
不良セルの発生状況として図9に示すように一本のアドレスラインRLN又はCLN上に多数、つまり、不良セルの配列方向と直交する方向に存在するスペアラインの本数より多い数の不良セルが存在する状態をマストリペアと呼んでいる。不良救済解析の手順としては、先ず、このマストリペアを検出し、次にこの救済に使用したスペアラインと救済した不良セルを除去して、残った不良セルが残りのスペアラインによって救済できるか否かを判定する。 As shown in FIG. 9, there are many defective cells on one address line RLN or CLN, that is, there are more defective cells than the number of spare lines existing in the direction orthogonal to the defective cell arrangement direction. This state is called mast repair. As a procedure for defect repair analysis, first, this mast repair is detected, then the spare line used for the repair and the repaired defective cells are removed, and whether or not the remaining defective cells can be repaired by the remaining spare lines. Determine whether.
マストリペアの探索は行アドレスROW方向と列アドレスCOL方向の双方に関して行われる。つまり、行アドレス不良セル数記憶メモリRFCをアドレス順に読み出すと、記憶領域2の各行アドレス上に存在する不良セルの数を読み出すことができる。各行アドレスに記憶してある不良セルの数X1 とスペアラインSCの本数Y1 とを比較し、X1 >Y1 であればマストリペアと判定し、そのアドレスをマストリペアアドレスとして主制御器111が読み込んで記憶する。
The search for the mast repair is performed in both the row address ROW direction and the column address COL direction. That is, when the row address defective cell number storage memory RFC is read in the order of addresses, the number of defective cells existing on each row address in the
次に列アドレス不良セル数記憶メモリCFCを列アドレスCOL方向読み出し、各列アドレスCOLに記憶している不良セル数X2 とスペアラインSRの本数Y2 とを比較し、X2 >Y2 の場合にマストリペアと判定し、そのアドレスをマストリペアアドレスとして主制御器111に取り込まれる。
マストリペアアドレスの探索が終了すると、主制御器111はマストリペアアドレスを不良救済解析器120に設定し、解析データの更新動作を行う。つまり、行アドレスラインRLN上にマストリペアが存在した場合は、スペアラインSRを使用してマストリペアを救済したものとしてスペアラインSRの本数を−1とし、更にそのアドレスライン上の不良セル数を行アドレス不良セル数記憶メモリRFCと、不良セル総数メモリTFCのそれぞれから減算する動作を実行する。
Next, the column address defective cell number storage memory CFC is read in the column address COL direction, the number X 2 of defective cells stored in each column address COL is compared with the number Y 2 of spare lines SR, and X 2 > Y 2 In this case, it is determined as a mast repair, and the address is taken into the
When the search for the mast repair address is completed, the
図10にその様子を示す。図10に示す例では行アドレスRNにマストリペアMSが存在し、このマストリペアMSを構成する不良セル数が行アドレスラインRLN上に「9」個であった場合を示す。スペアラインSRを使ってマストリペアを救済したものとすると、不良セル総数メモリTFCの記憶値は「12」から「3」に変化し、行アドレス不良セル総数メモリRFCは行アドレスRN 上の不良セル数「9」が「0」に変化し、行アドレス不良セル数記憶メモリCFCの不良セル数は−1づつ減算されて不良セル数「1」の列アドレス上の不良セル数は「0」に、不良セル数「3」は「2」に、不良セル数「2」は「1」に変化する。 This is shown in FIG. In the example shown in FIG. 10, there is shown a case where there is a mast repair MS at the row address RN and the number of defective cells constituting this mast repair MS is “9” on the row address line RLN. When using the spare line SR shall rescued must-repair, the stored value of the defective cell total memory TFC is changed to "3" from the "12", on the row address fail cell total memory RFC row address R N defective The number of cells “9” changes to “0”, the number of defective cells in the row address defective cell number storage memory CFC is subtracted by −1, and the number of defective cells on the column address of the number of defective cells “1” is “0”. In addition, the number of defective cells “3” changes to “2”, and the number of defective cells “2” changes to “1”.
この発明の目的は上述したマストリペアの救済処理を実行した後に残存する不良セルのアドレスを短時間に探索することができるメモリの不良救済解析方法と、この解析方法を適用した不良救済解析を搭載したメモリ試験装置を提案するものである。 An object of the present invention is to provide a memory defect repair analysis method capable of quickly searching for an address of a defective cell remaining after executing the above-described repair process of the mass repair, and a defect repair analysis to which this analysis method is applied. A memory test apparatus is proposed.
従来は図10に示したマストリペア救済処理後に、残存する不良セルのアドレスを探索するには、主制御器111の制御下において、行アドレスROW方向に行アドレス不良セル記憶メモリRFCを順次読み出し、不良セル数の残存が検出される毎にその行アドレスを主制御器111に記憶させ、行アドレスの最終アドレスまで不良セルの残存を探索する。
Conventionally, in order to search for the address of the remaining defective cell after the repair process shown in FIG. 10, under the control of the
同様に列アドレスCOL方向に列アドレス不良セル記憶メモリCFCを順次読み出し、不良セルの残存が検出される毎にその列アドレスを主制御器111に記憶させ、列アドレスの最終アドレスまで不良セルの残存を探索する。
行アドレス不良ライン探索と列アドレス不良ライン探索が終了すると、一旦記憶した不良セルが存在する行アドレスと列アドレスを読み出し、図11に示すように行アドレスと列アドレスの全ての組み合わせアドレスに不良セルが存在する可能性があるため、組み合わせたアドレス全てについて不良解析メモリ118を読み出し、不良セルを特定し記憶する。
Similarly, the column address defective cell storage memory CFC is sequentially read in the column address COL direction, and each time a defective cell remaining is detected, the column address is stored in the
When the row address defective line search and the column address defective line search are completed, the row address and the column address where the stored defective cells exist are read out, and the defective cells are read in all the combined addresses of the row address and the column address as shown in FIG. Therefore, the
このように従来は主制御器111の制御下において、不良セルが存在する行アドレスと列アドレスを予め検出して記憶し、この記憶した行アドレスと列アドレスを組み合わせたアドレスで不良解析メモリ118を読み出し、このアドレスが不良セルであった場合に不良セルのアドレスとして記憶するため、不良ライン探索と、アドレス演算、不良解析メモリ118の読み出しとを繰り返し実行しなければならないので、時間がかかる欠点がある。
Thus, conventionally, under the control of the
この発明の請求項1では複数の記憶領域を具備し、これら複数の記憶領域を選択的にアクセスして書き込み、読み出しを実行する被試験メモリを試験し、その試験の結果に得られる不良セルの数及びアドレスを検出して不良救済解を解析する不良救済解析方法において、
複数の記憶領域毎に不良セル数を記憶する不良セル数メモリを探索して不良セルが存在するか否かを検出し、不良セルの存在が検出される毎にその不良セルが存在した記憶領域に限って行アドレスに又は列アドレスに存在する不良セル数を記憶する行アドレス不良セル数メモリ又は列アドレス不良セル数メモリを探索して不良セルが存在する行アドレス又は列アドレスを検出し、不良セルが存在する行アドレス又は列アドレスが検出される毎にその検出されたアドレスライン上の不良セルのアドレスを列アドレス又は行アドレスに存在する不良セル数を記憶する列アドレス不良セル数メモリ又は行アドレス不良セル数メモリを探索して特定し記憶することを特徴とするメモリの不良救済解析方法を提案するものである。
According to the first aspect of the present invention, a memory under test that includes a plurality of storage areas, selectively accesses, writes, and reads the plurality of storage areas is tested, and defective cells obtained as a result of the test are tested. In the failure relief analysis method for analyzing the failure relief solution by detecting the number and address,
Detecting whether a plurality of storage areas searched by defective cell number defective cell memory for storing the number of defective cells in each is present, the presence of the defective cell is present its defective cell each time it is detected storage area The row address defective cell number memory or the column address defective cell number memory for storing the number of defective cells existing at the row address or the column address only is searched to detect the row address or column address where the defective cell exists, and the defective Each time a row address or column address in which a cell exists is detected, the address of the defective cell on the detected address line is stored in the column address or defective cell number memory or row for storing the number of defective cells existing in the column address or row address. The present invention proposes a memory failure remedy analysis method characterized by searching and specifying and storing a memory having an address defective cell count .
この発明の請求項2では、複数の記憶領域を具備して構成される被試験メモリの各記憶領域毎に不良セル数を記憶する不良セル数メモリを探索して不良セルが存在するか否かにより不良救済解析を行うか否かを決める被解析領域探索手段と、
この被解析領域探索手段が不良救済解析を行うべき領域として決めた記憶領域において行アドレスに又は列アドレスに存在する不良セル数を記憶する行アドレス不良セル数メモリ又は列アドレス不良セル数メモリを探索して不良セルの存在を検出する不良ラインサーチ手段と、
この不良ラインサーチ手段が不良セルが存在する行アドレスライン又は列アドレスラインを検出すると起動されて列アドレス又は行アドレスに存在する不良セル数を記憶する列アドレス不良セル数メモリ又は行アドレス不良セル数メモリを探索して行アドレスライン又は列アドレスライン上の不良セルの検出されたアドレスと直交方向のアドレスを検出するアドレススキャン手段と、
これら不良ラインサーチ手段及びアドレススキャン手段によって検出した不良セルのアドレスを記憶する不良セルアドレス記憶器と、
によって構成した不良救済解析器を搭載したことを特徴とするメモリ試験装置を提案する。
According to the second aspect of the present invention, whether or not there is a defective cell by searching the memory for the number of defective cells for storing the number of defective cells for each storage area of the memory under test having a plurality of storage areas. Analyzed region search means for determining whether to perform defect repair analysis by
In this storage area determined as an area to be subjected to defect repair analysis by this analyzed area search means, a row address defective cell number memory or a column address defective cell number memory for storing the number of defective cells existing at a row address or a column address is searched. And defective line search means for detecting the presence of defective cells,
When this defective line search means detects a row address line or column address line in which a defective cell exists, it is activated and stores the number of defective cells existing in the column address or row address. Address scanning means for searching the memory to detect an address in a direction orthogonal to the detected address of the defective cell on the row address line or the column address line;
A defective cell address memory for storing addresses of defective cells detected by these defective line search means and address scanning means;
We propose a memory testing device that is equipped with a failure relief analyzer configured by
この発明によるメモリの不良救済解析方法及びこの不良救済解析方法を適用した不良救済解析器を搭載したメモリ試験装置によれば不良ラインサーチ手段により不良セルが存在する行アドレス又は列アドレスを検出する。不良セルが存在する行アドレス又は列アドレスが検出されると、そのアドレス位置で直ちに直交する方向のアドレスをアドレススキャン手段によって走査し、それと同時に不良解析メモリを読み出すことにより不良セルのアドレスを特定する。 According to the memory defect repair analysis method and the memory test apparatus equipped with the defect repair analyzer to which the defect repair analysis method is applied according to the present invention, the row address or column address where the defective cell exists is detected by the defective line search means. When a row address or column address in which a defective cell exists is detected, an address in the orthogonal direction is immediately scanned at the address position by the address scanning means, and at the same time, the address of the defective cell is specified by reading out the failure analysis memory. .
不良セルのアドレスが行アドレス及び列アドレスに関して特定されることにより、そのアドレスを記憶器に記憶し、不良ラインサーチ手段を再起動させて不良ラインサーチ動作を継続させる。不良ラインサーチ動作が最終アドレスに達すると、その記憶領域の不良救済解析が終了し、次の記憶領域の不良救済解析に解析対象が移る。 When the address of the defective cell is specified with respect to the row address and the column address, the address is stored in the memory, and the defective line search means is restarted to continue the defective line search operation. When the defective line search operation reaches the final address, the defect repair analysis of the storage area is completed, and the analysis target is shifted to the defect repair analysis of the next storage area.
このように、不良ラインサーチ手段が不良セルの存在を検出すると、そのアドレス位置で直ちに直交する向のアドレススキャンを実行して不良セルのアドレスを特定するから、不良セルを検出したアドレスを設定するような作業が全く存在しないから短時間に不良セルのアドレスを特定することができ、不良救済解析に要する時間を短くすることができる。 As described above, when the defective line search means detects the presence of a defective cell, an address scan in the orthogonal direction is immediately performed at the address position to identify the address of the defective cell. Therefore, the address where the defective cell is detected is set. Since there is no such work, the address of the defective cell can be specified in a short time, and the time required for the defect repair analysis can be shortened.
以上説明したように、この発明によれば不良ラインサーチ手段SEAにより例えば行アドレスRN1で不良セルの存在を検出すれば、不良ラインサーチ手段SEAの動作をその行アドレスRN1に一時停止させて、これと直交する方向のアドレススキャンを実行し、不良セルFC1の列アドレスCN1を検出するから、従来のように不良セルが存在する行アドレスRN1とRN2を検出して、この行アドレスRN1とRN2を一旦主制御器111に読み取って、行アドレスを全て読み出した後に行アドレスRN1を不良救済解析器に設定して、列アドレス方向に読み出し列アドレスCN1を検出する不良救済解析方法と比較して、短時間に不良セルFC1とFC2のアドレスを特定することができる。この結果として、不良救済解析に要する全体の時間を短縮できる利点が得られる。
As described above, according to the present invention, when the defective line search means SEA detects the presence of a defective cell at the row address RN1 , for example, the operation of the defective line search means SEA is temporarily stopped at the row address RN1. , running direction of the address scanning orthogonal thereto, because detecting a column address C N1 of the defective cell FC1, detects the row address R N1 and R N2 for the defective cells in a conventional manner, the row address RN1 and RN2 are once read by the
図1及び図2にこの発明の要部となる不良救済解析方法を適用した不良救済解析器の実施例を示す。この発明の要部となる不良救済解析器は被解析領域探索手段BLSと、不良セルサーチ手段SEAと、アドレススキャン手段SCAと、これらをコントロールするコントローラCONとによって構成される。図1はコントローラCONと被解析領域探索手段BLSの部分の構成を示し、図2は不良セルサーチ手段SEAと、アドレススキャン手段SCA、不良セルアドレス記憶器125の部分の構成を示す。
1 and 2 show an embodiment of a failure relief analyzer to which a failure relief analysis method as a main part of the present invention is applied. The failure remedy analyzer, which is the main part of the present invention, comprises an analyzed region search means BLS, a defective cell search means SEA, an address scan means SCA, and a controller CON that controls them. FIG. 1 shows the configuration of the controller CON and the analyzed region search means BLS, and FIG. 2 shows the configuration of the defective cell search means SEA, the address scan means SCA, and the defective
被解析領域探索手段BLSは被試験メモリ119を構成する複数の記憶領域2に割り当てたアドレスを発生する領域アドレス発生器TAPと、この領域アドレス発生器TAPが出力する領域アドレスによってアクセスされて、各記憶領域2の不良セルの総数を記憶した不良セル総数メモリTFCと、この不良セル総数記憶メモリTFCから読み出される不良セル数が「0」であることを検出するゼロ検出器ZO1と、領域アドレス発生器TAPが出力する領域アドレスが最終アドレスの状態になったことを検出して桁上げ信号TAP MAXを出力するキャリセレクタCY1とによって構成される。
The analyzed area search means BLS is accessed by an area address generator TAP that generates addresses assigned to a plurality of
不良セル総数記憶メモリTFCには不良解析メモリ118に取り込まれた不良セルデータの中の各記憶領域2の不良セルの総数が集計されて各記憶領域2毎に記憶される。領域アドレス発生器TAPは初期アドレスから順次+1ずつアドレスを増加方向に歩進させ、不良セル総数記憶メモリTFCの各記憶領域に対応したアドレスから不良セル総数を読み出す。
The total number of defective cells in each
不良セル総数記憶メモリTFCから読み出された不良セル数はゼロ検出器ZO1で「0」であるか「0」以外の数値かを判定する。読み出された不良セル数が「0」であればゼロ検出器ZO1は領域アドレス発生器TAPにイネーブル信号を与え、発生している領域アドレスを+1させる。不良セル総数記憶メモリTFCから読み出される不良セル数が「0」である間は領域アドレス発生器TAPは領域アドレスを+1する動作を繰り返し、不良セル総数記憶メモリTFCの読み出しを続ける。「0」以外の数値が検出されないまま領域アドレスが最終アドレスに達し、この最終アドレスから+1されようとすると、キャリセレクタCY1が桁上げ信号TAP MAXを出力し、この桁上げ信号TAP MAXがコントローラCONに入力されることにより、1個のメモリの不良救済解析が終了したことになる。 The number of defective cells read from the defective cell total number storage memory TFC is determined by the zero detector ZO1 to be “0” or a numerical value other than “0”. If the number of read defective cells is “0”, the zero detector ZO1 gives an enable signal to the area address generator TAP to increment the generated area address by +1. While the number of defective cells read from the defective cell total number storage memory TFC is “0”, the area address generator TAP repeats the operation of incrementing the area address by 1 and continues reading the defective cell total number storage memory TFC. If the area address reaches the final address without detecting a numerical value other than “0” and is to be incremented by 1 from this final address, the carry selector CY1 outputs the carry signal TAP MAX, and this carry signal TAP MAX is output from the controller CON. This completes the defect repair analysis of one memory.
領域アドレスが最終アドレスに達する以前の状態で不良セル総数記憶メモリTFCから読み出される不良セル数が「0」以外の場合にはコントローラCONは領域アドレス発生器TAPの歩進動作を停止させ、その記憶領域2に対して不良救済解析動作を実行する。
不良救済解析動作はコントーラCONから出力信号R−SEARCHか又はC−SEARCHを出力して開始される。何れの出力信号を発生するかはコントローラCONに予め設定しておくことができる。ここでは出力信号R−SEARCHを出力するものとして説明する。
If the number of defective cells read from the defective cell total number storage memory TFC is other than “0” before the area address reaches the final address, the controller CON stops the stepping operation of the area address generator TAP and stores it. A defect repair analysis operation is performed on
The defect relief analysis operation is started by outputting an output signal R-SEARCH or C-SEARCH from the controller CON. Which output signal is generated can be preset in the controller CON. Here, it is assumed that the output signal R-SEARCH is output.
コントローラCONから出力信号R−SEARCHが出力されると、不良ラインサーチ手段SEAが起動される。不良ラインサーチ手段SEAはこの実施例では行アドレス不良セル数記憶メモリRFCを読み出して行アドレス上に不良セルの存在が有るか否かを探索する構成とした場合を示す。
このため、図2に示す実施例では不良ラインサーチ手段SEAは行アドレス発生器RAPと、この行アドレス発生器RAPが出力する行アドレスと領域アドレス発生器TAPが出力する領域アドレスとを合成するアドレスフォーマッタANF1と、このアドレスフォーマッタANF1で合成したアドレス信号によってアクセスされて各記憶領域2の行アドレス上の不良セル数を読み出す行アドレス不良セル数記憶メモリRFCと、この行アドレス不良セル数記憶メモリRFCから読み出される不良セル数が「0」であることを検出するゼロ検出器ZO2と、このゼロ検出器ZO2が出力するゼロ検出信号を、状態に応じて出力するか否かを制御するゲートG1とG3及びオアゲートOR1と、行アドレス発生器RAPが発生する行アドレスが最終アドレスから+1された状態を検出して桁上げ信号RAP MAXを出力するキャリセレクタCY2とによって構成される。
When the output signal R-SEARCH is output from the controller CON, the defective line search means SEA is activated. In this embodiment, the defective line search means SEA reads the row address defective cell number storage memory RFC and searches for whether or not there is a defective cell on the row address.
Therefore, in the embodiment shown in FIG. 2, the defective line search means SEA combines the row address generator RAP and the row address output from the row address generator RAP and the region address output from the region address generator TAP. A formatter ANF1, a row address defective cell number storage memory RFC that is accessed by an address signal synthesized by the address formatter ANF1 and reads the number of defective cells on the row address of each
コントローラCONが出力信号R−SEARCHをH論理に立ち上げると、行アドレス発生器RAPが動作を開始する。これと共にゲートG1の一方の入力端子に出力信号R−SEARCHが入力され、これによりゲートG1が開の状態に制御される。
行アドレス発生器RAPが動作を開始することにより行アドレス不良セル記憶メモリRFCは領域アドレスTAPが指し示す記憶領域2の行アドレスを読み出す。各行アドレス毎に不良セル数が「0」か「0」以の数値かをゼロ検出器ZO2が監視する。「0」以外の数値が検出されると、ゼロ検出器ZO2はH論理を出力し、ゲートG1とオアゲートOR1を通じてコントローラCONに行アドレスに不良セルが存在したことを表すR−Fail Addressを入力する。
When the controller CON raises the output signal R-SEARCH to H logic, the row address generator RAP starts operation. At the same time, an output signal R-SEARCH is input to one input terminal of the gate G1, thereby controlling the gate G1 to be in an open state.
When the row address generator RAP starts operation, the row address defective cell storage memory RFC reads the row address of the
コントローラCONはこの入力信号R−Fail Addressが入力されると、出力信号R−SEARCHを一旦L論理に立ち下げ。行アドレス発生器RAPの動作を停止させる。これと共に、出力信号C−SCANをH論理に立ち上げる。この出力信号C−SCANがH論理に立ち上がることにより、アドレススキャン手段SCAを構成するこの例では列アドレス発生器CAPが動作を開始する。 When this input signal R-Fail Address is input, the controller CON once lowers the output signal R-SEARCH to L logic. The operation of the row address generator RAP is stopped. At the same time, the output signal C-SCAN is raised to H logic. When this output signal C-SCAN rises to H logic, the column address generator CAP starts operating in this example constituting the address scanning means SCA.
アドレススキャン手段SCAはこの実施例では列アドレスをスキャンする構成とした場合を示す。このためにアドレススキャン手段SCAは列アドレス発生CAPと、この列アドレス発生器CAPが出力する列アドレス信号と領域アドレス発生器TAPが出力する領域アドレスとを合成するアドレスフォーマッタANF2と、このアドレスフォーマッタANF2で合成したアドレス信号によりアクセスされて各列アドレス上の不良セル数を読み出す列アドレス不良セル数記憶メモリCFCと、この列アドレス不良セル数記憶メモリCFCから読み出される不良セル数が「0」が否かを監視するゼロ検出器ZO3と、このゼロ検出器ZO3が出力する検出信号を状態に応じて出力するか否かを制御するゲートG2,G4及びオアゲートOR2と、列アドレス発生器CAPが出力する列アドレスが最終アドレスに変化したことを検出して桁上げ信号CAP MAXを出力するキャリセレクタCY3とによって構成される。
In this embodiment, the address scanning means SCA is configured to scan column addresses. Thus the column address generator CAP address scan hand stage SCA to an address formatter ANF2 for combining the area address output by the column address signal and the area address generator TAP output from the column address generator CAP, this address formatter The column address defective cell number storage memory CFC which is accessed by the address signal synthesized by the
コントローラCONが出力信号C−SCANを出力すると、列アドレス発生器CAPが動作を開始し、列アドレス不良セル数記憶メモリCFCの読み出しが開始されると同時に不良解析メモリ118の読み出しが開始される。列アドレス不良セル数記憶メモリCFCから読み出される不良セル数が「0」であればそのまま、列アドレス発生器CAPは出力するアドレス信号の値を+1する動作を繰り返す。
When the controller CON outputs the output signal C-SCAN, the column address generator CAP starts operation, and reading of the column address defective cell number storage memory CFC is started simultaneously with reading of the
ゼロ検出器ZO3が「0」以外の値を検出し、かつ不良解析メモリ118の読み出しデータが不良セルを示す「1」の場合、このときゲートG4には出力信号C−SCANが入力されているため、このゲートG4を通じてH論理信号が出力され、このH論理信号がコントローラCONに入力信号C−Fail Addressとして入力される。
When the zero detector ZO3 detects a value other than “0” and the read data of the
コントローラCONは入力信号C−Fail Addressが入力されると、書き込み信号WTを出力し、不良セルアドレス記憶器125に不良セルの位置を表す領域アドレスと行アドレス及び列アドレスを書き込む。
書き込みが終了すると、再び列アドレス発生器CAPがアドレスを+1する動作を繰り返し、列アドレスの最終アドレスに達すると、出力信号C−SCANをL論理に立ち下げ、代わって出力信号R−SEARCHをH論理に復帰させ、行アドレスの不良セルの存在の有無を探索する不良ラインサーチ動作を再開させる。
When the input signal C-Fail Address is input, the controller CON outputs the write signal WT and writes the area address, the row address, and the column address indicating the position of the defective cell in the defective
When the writing is completed, the column address generator CAP repeats the operation of incrementing the address by +1. When the final address of the column address is reached, the output signal C-SCAN is lowered to the L logic, and the output signal R-SEARCH is set to H instead. The logic is restored, and the defective line search operation for searching for the presence or absence of a defective cell at the row address is resumed.
図3に不良ラインサーチ手段SEAとアドレススキャン手段SCAの動作の様子を示す。行アドレスROW方向に行アドレスを+1ずつ増加させ不良セルの有無を探索する。図3に示す行アドレス不良セル数記憶メモリRFC及び列アドレス不良セル数記憶メモリCFC、不良セル総数記憶メモリTFCに記憶されている不良セルの数は図10で説明したマストリペア救済処理により取り除かれている状態を示す。 FIG. 3 shows how the defective line search means SEA and the address scan means SCA operate. The row address is incremented by +1 in the row address ROW direction to search for the presence of a defective cell. The number of defective cells stored in the row address defective cell number storage memory RFC, the column address defective cell number storage memory CFC, and the defective cell total number storage memory TFC shown in FIG. 3 is removed by the mast repair repair process described in FIG. It shows the state.
不良ラインサーチ手段SEAのサーチ動作により行アドレスがRN1に達すると、この行アドレスRN1には不良セルFC1が存在するから、このアドレスRN1で列アドレスCOL方向にアドレススキャン動作を実行する。アドレススキャン動作により列方向にアドレスを歩進させCN1に達すると、ゼロ検出器ZO3はメモリCFCの出力が「0」でないことを表すH論理信号を出力する。このとき不良解析メモリの読み出しデータが「0」でなければG4の出力がHとなり、このH論理信号をコントローラCONに入力信号C−Fail Addressとして入力する。コントローラCONに入力信号C−Fail Addressが入力されることにより書き込み信号WTを出力するから、この不良セルの探索が記憶領域Aで行われているとすると、不良アドレスメモリ125には図4に示すように不良セルが存在する領域アドレスAと、行アドレスRN1と列アドレスCN1とが記憶される。
When the row address by the search operation of the defective line search means SEA reaches R N1, since in this row address R N1 the defective cell FC1, perform address scan operation to the column address COL direction at this address R N1. When the address is advanced in the column direction by the address scan operation and reaches C N1 , the zero detector ZO3 outputs an H logic signal indicating that the output of the memory CFC is not “0”. At this time, if the read data of the failure analysis memory is not “0”, the output of G4 becomes H, and this H logic signal is input to the controller CON as the input signal C-Fail Address. Since the write signal WT is output when the input signal C-Fail Address is input to the controller CON, if the defective cell search is performed in the storage area A, the
列アドレス発生器CAPが最終アドレスまで発生すると、その状態がキャリセレクタCY3が検出し、桁上げ信号CAP MAXを出力する。桁上げ信号が入力されることによりコントローラCONは不良ラインサーチ手段SEAを再起動させ、不良ラインサーチ手段SEAにより不良セルの探索を繰り返し実行する。 不良ラインサーチが行アドレスRN2に達すると、1個の不良セルFC2の存在が検出される。これにより不良ラインサーチ手段SEAは動作を一時中断し、アドレススキャン手段SCAを起動させ、列アドレスCN2を検出する。この検出した行アドレスRN2と列アドレスCN2を不良アドレスメモリ125に記憶させる。
When the column address generator CAP generates up to the final address, the state is detected by the carry selector CY3, and a carry signal CAP MAX is output. When the carry signal is input, the controller CON restarts the defective line search means SEA, and the defective line search means SEA repeatedly executes a defective cell search. When defective line search reaches to the row address R N2, the presence of one defective cell FC2 is detected. As a result, the defective line search means SEA temporarily stops the operation, activates the address scan means SCA, and detects the column address C N2 . The detected row address R N2 and column address C N2 are stored in the
記憶動作が終了するとアドレススキャン手段SCAは列アドレスの最終アドレスまでアドレススキャンを繰り返し、最終アドレスの読み出し後に不良ラインサーチ手段SEAに動作権を移し、不良ラインサーチ動作を実行させる。不良ラインサーチ動作が行アドレスの最終アドレスに達すると、この記憶領域2の不良救済解析が終了し、次の記憶領域2の不良救済解析が実行される。
When the storage operation is completed, the address scanning means SCA repeats the address scanning up to the final address of the column address, and after reading the final address, the operation right is transferred to the defective line search means SEA to execute the defective line search operation. When the defective line search operation reaches the final address of the row address, the defect repair analysis of the
上述の説明では不良ラインサーチ手段SEAを行アドレス上の不良セルを検出する構成とした場合を説明したが、列アドレス上の不良セルを検出して不良ラインサーチを実行するように設定することができる。その設定はコントローラCONに設ける設定手段に設定すればよい。列アドレス上の不良セルを検出して不良ラインサーチ手段SEAを構成した場合には、行アドレス上の不良セルの存在を検出する側の構成はアドレススキャン手段SCAを構成すこととなる。 In the above description, the case where the defective line search means SEA is configured to detect a defective cell on the row address has been described. However, the defective line search means SEA may be set to detect a defective cell on the column address and execute a defective line search. it can. The setting may be made by setting means provided in the controller CON. When the defective line search means SEA is configured by detecting defective cells on the column address, the configuration on the side for detecting the presence of the defective cell on the row address constitutes the address scanning means SCA.
1 半導体チップ
2 記憶領域
BLS 被解析領域探索手段
TAP 領域アドレス発生器
ZO1,ZO2,ZO3 ゼロ検出器
CY1,CY2,CY3 キャリセレクタ
SEA 不良ラインサーチ手段
RAP 行アドレス発生器
RFC 行アドレス不良セル数記憶メモリ
SCA アドレススキャン手段
CAP 列アドレス発生器
CFC 列アドレス不良セル数記憶メモリ
CON コントローラ
119 被試験メモリ
125 不良セルアドレス記憶器
1 Semiconductor chip
2 storage area
BLS analysis area search means
TAP area address generator ZO1, ZO2, ZO3 Zero detector CY1, CY2, CY3 Carry selector
SEA Defective line search means
RAP row address generator
RFC row address defective cell number storage memory
SCA address scanning means
CAP column address generator
CFC column address defective cell number storage memory
CON controller
119 Memory under test
125 Bad cell address memory
Claims (2)
上記複数の記憶領域毎に不良セル数を記憶する不良セル数メモリを探索して不良セルが存在するか否かを検出し、不良セルの存在が検出される毎にその不良セルが存在した記憶領域に限って行アドレスに又は列アドレスに存在する不良セル数を記憶する行アドレス不良セル数メモリ又は列アドレス不良セル数メモリを探索して不良セルが存在する行アドレス又は列アドレスを検出し、不良セルが存在する行アドレス又は列アドレスが検出される毎にその検出されたアドレスライン上の不良セルのアドレスを列アドレス又は行アドレスに存在する不良セル数を記憶する列アドレス不良セル数メモリ又は行アドレス不良セル数メモリを探索して特定し記憶することを特徴とするメモリの不良救済解析方法。 A plurality of storage areas are provided, a memory under test that selectively accesses, writes, and reads the plurality of storage areas is tested, and the number and address of defective cells obtained as a result of the test are detected. In the defect relief analysis method for analyzing the defect relief solution,
A search is made for a defective cell number memory for storing the number of defective cells for each of the plurality of storage areas to detect whether or not a defective cell exists, and each time a defective cell is detected, the memory in which the defective cell exists is detected. Search the row address defective cell number memory or the column address defective cell number memory for storing the number of defective cells existing in the row address or the column address only in the region, and detect the row address or column address where the defective cell exists, Each time a row address or column address in which a defective cell exists is detected, the address of the defective cell on the detected address line is stored in the column address defective cell number memory for storing the number of defective cells existing in the column address or row address, or A memory defect remedy analysis method characterized by searching and specifying and storing a row address defective cell count memory .
B、この被解析領域探索手段が不良救済解析を行うべき領域として決めた記憶領域において行アドレスに又は列アドレスに存在する不良セル数を記憶する行アドレス不良セル数メモリ又は列アドレス不良セル数メモリを探索して不良セルの存在を検出する不良ラインサーチ手段と、
C、この不良ラインサーチ手段が不良セルが存在する行アドレスライン又は列アドレスラインを検出すると起動されて列アドレス又は行アドレスに存在する不良セル数を記憶する列アドレス不良セル数メモリ又は行アドレス不良セル数メモリを探索して行アドレスライン又は列アドレスライン上の不良セルの検出されたアドレスと直交方向のアドレスを検出するアドレススキャン手段と、
D、これら不良ラインサーチ手段及びアドレススキャン手段によって検出した不良セルのアドレスを記憶する不良セルアドレス記憶器と、
によって構成した不良救済解析器を搭載したことを特徴とするメモリ試験装置。 A. Search for a defective cell number memory that stores the number of defective cells for each storage area of a memory under test configured with a plurality of storage areas, and perform defect repair analysis based on whether or not there are defective cells. An analysis area search means for determining whether or not,
B, a row address defective cell number memory or a column address defective cell number memory for storing the number of defective cells existing at a row address or a column address in a storage area determined as an area to be subjected to defect repair analysis by the analyzed area search means A defective line search means for detecting the presence of a defective cell by searching for
C, column address defective cell number memory or row address defect which is activated when this defective line search means detects a row address line or column address line in which a defective cell exists and stores the number of defective cells present in the column address or row address Address scanning means for searching the cell number memory and detecting an address in a direction orthogonal to the detected address of the defective cell on the row address line or the column address line;
D, a defective cell address storage device for storing addresses of defective cells detected by these defective line search means and address scanning means;
A memory test apparatus equipped with a failure relief analyzer constituted by
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008279800A JP4789993B2 (en) | 2008-10-30 | 2008-10-30 | Memory failure relief analysis method and memory test apparatus equipped with failure relief analyzer to which this analysis method is applied |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008279800A JP4789993B2 (en) | 2008-10-30 | 2008-10-30 | Memory failure relief analysis method and memory test apparatus equipped with failure relief analyzer to which this analysis method is applied |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20566399A Division JP4230061B2 (en) | 1999-07-21 | 1999-07-21 | Memory test equipment with defect repair analyzer |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009021013A true JP2009021013A (en) | 2009-01-29 |
JP4789993B2 JP4789993B2 (en) | 2011-10-12 |
Family
ID=40360510
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008279800A Expired - Fee Related JP4789993B2 (en) | 2008-10-30 | 2008-10-30 | Memory failure relief analysis method and memory test apparatus equipped with failure relief analyzer to which this analysis method is applied |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4789993B2 (en) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60209999A (en) * | 1984-04-02 | 1985-10-22 | Hitachi Ltd | Relieving system of ic memory |
JPH05101692A (en) * | 1991-10-08 | 1993-04-23 | Hitachi Ltd | System and device for defect address compression |
JPH1092195A (en) * | 1996-09-18 | 1998-04-10 | Advantest Corp | Memory tester |
JPH10148658A (en) * | 1996-11-19 | 1998-06-02 | Advantest Corp | Memory-testing device |
-
2008
- 2008-10-30 JP JP2008279800A patent/JP4789993B2/en not_active Expired - Fee Related
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60209999A (en) * | 1984-04-02 | 1985-10-22 | Hitachi Ltd | Relieving system of ic memory |
JPH05101692A (en) * | 1991-10-08 | 1993-04-23 | Hitachi Ltd | System and device for defect address compression |
JPH1092195A (en) * | 1996-09-18 | 1998-04-10 | Advantest Corp | Memory tester |
JPH10148658A (en) * | 1996-11-19 | 1998-06-02 | Advantest Corp | Memory-testing device |
Also Published As
Publication number | Publication date |
---|---|
JP4789993B2 (en) | 2011-10-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8037376B2 (en) | On-chip failure analysis circuit and on-chip failure analysis method | |
US8760949B2 (en) | Mechanisms for built-in self repair of memory devices using failed bit maps and obvious repairs | |
US7200786B2 (en) | Built-in self-analyzer for embedded memory | |
US7137055B2 (en) | Semiconductor testing equipment, testing method for semiconductor, fabrication method of semiconductor, and semiconductor memory | |
JP3878062B2 (en) | Method and apparatus for storing memory test information | |
US8201037B2 (en) | Semiconductor integrated circuit and method for controlling semiconductor integrated circuit | |
US7155643B2 (en) | Semiconductor integrated circuit and test method thereof | |
US20030120985A1 (en) | Method and apparatus for memory self testing | |
JP4230061B2 (en) | Memory test equipment with defect repair analyzer | |
KR20120114156A (en) | Memory repair analyzing apparatus, memory repair analyzing method and testing apparatus | |
JPH09318707A (en) | Method and apparatus for test of semiconductor memory | |
KR20030085466A (en) | Repair analyzer of dram in semiconductor integrated circuit using built-in cpu | |
JP4514028B2 (en) | Fault diagnosis circuit and fault diagnosis method | |
JP4789993B2 (en) | Memory failure relief analysis method and memory test apparatus equipped with failure relief analyzer to which this analysis method is applied | |
US9557379B2 (en) | Semiconductor integrated circuit | |
JP2006286030A (en) | Semiconductor apparatus | |
JP2011034642A (en) | Memory test circuit, semiconductor integrated circuit, and memory test method | |
JP2865035B2 (en) | Test method for semiconductor memory device | |
JP4678994B2 (en) | Memory failure relief analysis method and memory test equipment | |
US7464308B2 (en) | CAM expected address search testmode | |
JP4722123B2 (en) | Redundancy setting method for storage device and storage device | |
JPS6141080B2 (en) | ||
KR20070001113A (en) | Semiconductor device test apparatus and method | |
CN116540059B (en) | Semiconductor chip testing method, device, equipment and storage medium | |
JP2008077737A (en) | Semiconductor inspecting device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20081030 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20100324 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20100402 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110630 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110712 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110719 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140729 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140729 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |