JP2009019215A - External lead of electronic component and plating method of the external lead - Google Patents
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Abstract
Description
本発明は、電子部品の外部リードに関し、特に外部リードに形成されるメッキ構造に関するものである。 The present invention relates to an external lead of an electronic component, and more particularly to a plating structure formed on the external lead.
従来、集積回路（以下「ＩＣ」という。）、トランジスタ等の電子部品は、その素子部分が例えばリードフレーム上に固着された後、ワイヤボンディングなどによりリードフレームと電気的に接続され、さらにモールド樹脂等により樹脂封止される。そして、電子部品とプリント基板等の外部回路とを接続するために、モールド樹脂の外側に露出したリード（以下「外部リード」という。）に、例えば錫―鉛合金、いわゆる鉛半田メッキ層が形成される。 Conventionally, an electronic component such as an integrated circuit (hereinafter referred to as “IC”) or a transistor is electrically connected to a lead frame by wire bonding or the like after its element portion is fixed on, for example, a lead frame. Etc. are sealed with resin. Then, for example, a tin-lead alloy, so-called lead solder plating layer is formed on the lead exposed outside the mold resin (hereinafter referred to as “external lead”) in order to connect the electronic component and an external circuit such as a printed circuit board. Is done.
ところが、近年の鉛フリー化の要請に伴い、鉛半田メッキ層に含まれる鉛の使用が規制されつつある。そのため、鉛半田メッキ層に替わる外部リードのメッキ構造に関する様々な提案がなされており、例えば錫に微量のビスマス等の金属を添加した錫−ビスマス合金によるメッキ層や、純錫によるメッキ層等が上げられる。 However, with the recent demand for lead-free, the use of lead contained in the lead solder plating layer is being regulated. For this reason, various proposals have been made regarding the plating structure of the external lead that replaces the lead solder plating layer. Raised.
しかし、上述した錫―ビスマス合金によるメッキの場合はビスマスがいわゆるレアメタルであるためコストアップする問題がある。また、メッキ浴のアノードにビスマスが析出し、その除去作業が必要になる等、メッキ浴の管理が煩雑になる等の問題がある。
一方、純錫によるメッキ層の場合は、コストアップの問題やメッキ浴の管理上の問題はないものの、電子部品の実使用環境下において外部リードの表面に、ウィスカと呼ばれる金属ヒゲが、発生しやすいことが知られている。このウィスカは、例えばその幅が略数μｍで長さが最大で数ｍｍ程度の細長いヒゲ状の生成物である。そのため、純錫によるメッキ層は、このウィスカが隣接する外部リード間の短絡の原因となるおそれがあるという問題があった。
However, in the case of plating with the above-described tin-bismuth alloy, there is a problem that the cost increases because bismuth is so-called rare metal. In addition, there is a problem that the management of the plating bath becomes complicated, for example, bismuth is deposited on the anode of the plating bath and it is necessary to remove it.
On the other hand, in the case of a plated layer made of pure tin, there is no problem of cost increase or management of the plating bath, but a metal whisker called whisker is generated on the surface of the external lead in the actual use environment of electronic parts. It is known to be easy. This whisker is, for example, an elongated beard-like product having a width of about several μm and a maximum length of about several mm. Therefore, the plating layer of pure tin has a problem that this whisker may cause a short circuit between adjacent external leads.
そこで、純錫メッキ層に起因するウィスカの抑制方法についていくつかの提案がなされている。例えば、銅又は銅合金に０．１５μｍ以上の錫メッキを施した後に、加熱処理を行って錫メッキ層を銅―錫拡散層とし、その上に錫メッキを施すウィスカの抑制方法が知られている（たとえば特許文献１）。
特許文献１は、あくまでも銅又は銅合金のリード基材上の銀メッキ層を銅―錫拡散層とすることでウィスカを抑制するものであって、その他の金属からなるリード基材に適用した場合でもウィスカの抑制効果が得られるか否かは定かではない。
他方、リード基材の主流の素材としては、銅又は銅合金以外にも、鉄―ニッケル合金が多用されている。そのため、少なくともリード基材が鉄―ニッケル合金であっても純錫によるメッキ層においてウィスカを抑制する技術が望まれるところである。
Patent Document 1 is to suppress whiskers by using a copper-tin diffusion layer as a silver plating layer on a copper or copper alloy lead base material, and when applied to a lead base material made of other metals. However, it is not certain whether whisker suppression effects can be obtained.
On the other hand, iron-nickel alloys are frequently used in addition to copper or copper alloys as mainstream materials for lead base materials. Therefore, there is a demand for a technique for suppressing whiskers in a plated layer made of pure tin even if the lead base material is an iron-nickel alloy.
また、特許文献１によれば、リード基材上に一旦錫メッキ層を形成した後に、例えば錫メッキ浴から電子部品を引き上げて加熱処理炉に入れる等の工程追加や、加熱処理に必要な恒温槽等の導入のための新たな投資等が必要となるおそれがある。したがって、特許文献１によると、メッキ工程の複雑化や、メッキ工程のコストアップにつながるおそれがあった。 In addition, according to Patent Document 1, after a tin plating layer is once formed on a lead base material, for example, an additional process such as lifting an electronic component from a tin plating bath and placing it in a heat treatment furnace, or a constant temperature required for heat treatment There is a risk that new investment will be required to introduce tanks. Therefore, according to Patent Document 1, there is a possibility that the plating process is complicated and the cost of the plating process is increased.
そこで、本発明は、上記従来の問題に鑑みてなされたものであり、その目的は、銅又は銅合金からなるリード基材のみならず、鉄―ニッケル合金やその他の金属からなるリード基材に形成された純錫メッキ層であってもウィスカの発生を抑制可能であるとともに、メッキ工程のコストが安価な電子部品の外部リード及びその製造方法を提供することにある。 Therefore, the present invention has been made in view of the above-described conventional problems, and its purpose is not only for lead base materials made of copper or copper alloys, but also for lead base materials made of iron-nickel alloys or other metals. An object of the present invention is to provide an external lead for an electronic component and a method for manufacturing the same, which can suppress the generation of whiskers even in the formed pure tin plating layer and has a low plating process cost.
本発明者らは、上記の課題を解決すべく鋭意検討した結果、光沢錫メッキ層と無光沢錫メッキ層との２重構造からなる錫メッキ構造が優れたウィスカ抑制効果を奏することを見出した。
すなわち、請求項１の発明では、所定のリード基材上に２重のメッキ層を有する、電子部品の外部リードにおいて、前記２重のメッキ層の一方の層が光沢錫メッキ層からなり、他方の層が無光沢錫メッキ層からなることを特徴とする電子部品の外部リードとした。
As a result of intensive studies to solve the above problems, the present inventors have found that a tin-plated structure composed of a double structure of a bright tin-plated layer and a matte tin-plated layer has an excellent whisker suppressing effect. .
That is, according to the first aspect of the present invention, in the external lead of an electronic component having a double plating layer on a predetermined lead base material, one of the double plating layers is a bright tin plating layer, and the other The external lead of the electronic component is characterized by comprising a matte tin plating layer.
請求項２の発明では、請求項１に記載の電子部品の外部リードにおいて、前記光沢錫メッキ層は前記リード基材を被覆し、前記無光沢錫メッキ層は前記光沢錫メッキ層を被覆してなる構成とした。 According to a second aspect of the present invention, in the external lead of the electronic component according to the first aspect, the bright tin plating layer covers the lead base material, and the matte tin plating layer covers the bright tin plating layer. It became the composition which becomes.
請求項３の発明では、請求項１に記載の電子部品の外部リードにおいて、前記無光沢錫メッキ層は前記リード基材を被覆し、前記光沢錫メッキ層は前記無光沢錫メッキ層を被覆してなる構成とした。 According to a third aspect of the present invention, in the external lead of the electronic component according to the first aspect, the matte tin plating layer covers the lead base material, and the bright tin plating layer covers the matte tin plating layer. It was set as the composition which becomes.
請求項４の発明では、電子部品の外部リードのメッキ方法において、光沢錫メッキ工程と、無光沢錫メッキ工程と、を有することを特徴とする電子部品の外部リードメッキ方法とした。 According to a fourth aspect of the present invention, there is provided an external lead plating method for an electronic component, characterized in that the external lead plating method for an electronic component includes a gloss tin plating step and a matte tin plating step.
本発明によれば、所定のリード基材上に２重のメッキ層を有する、電子部品の外部リードにおいて、前記２重のメッキ層の一方の層が光沢錫メッキ層からなり、他方の層が無光沢錫メッキ層からなる構成とすることによって、銅合金のリード基材のみならず、鉄―ニッケル合金のリード基材であってもウィスカの発生を抑制可能であるとともに、メッキ工程のコストが安価な電子部品の外部リード及びそのメッキ方法を提供できる。 According to the present invention, in an external lead of an electronic component having a double plating layer on a predetermined lead base material, one layer of the double plating layer is a bright tin plating layer, and the other layer is By using a structure consisting of a matte tin plating layer, whisker generation can be suppressed not only for copper alloy lead base materials but also for iron-nickel alloy lead base materials, and the cost of the plating process can be reduced. An external lead for an inexpensive electronic component and a plating method for the external lead can be provided.
以下、本発明の実施形態について説明する。
発明者は、これまでリード基材に、単層の純錫メッキ層である光沢錫メッキ層を形成した外部リード及び単層の純錫メッキ層である無光沢錫メッキ層を形成した外部リードとウィスカの発生との関係について様々な研究を行った。その結果、単層の光沢錫メッキ層の場合は、温度サイクル試験（後述）に対するウィスカの抑制効果は高いが、外部リードに荷重を加えた状態で所定の時間放置する加重試験（後述）に対するウィスカの抑制効果は低く、一方、単層の無光沢錫メッキ層の場合は、温度サイクル試験に対するウィスカの抑制効果は低いが、加重試験に対するウィスカの抑制効果は高い、という知見を得た。
Hereinafter, embodiments of the present invention will be described.
The inventor has so far provided an external lead in which a bright tin plating layer, which is a single pure tin plating layer, and an external lead, in which a matte tin plating layer, which is a single pure tin plating layer, has been formed on a lead substrate, Various studies were conducted on the relationship with whisker development. As a result, in the case of a single-layer bright tin plating layer, whisker suppression effect on the temperature cycle test (described later) is high, but whisker for a weight test (described later) in which a load is applied to the external lead for a predetermined time. On the other hand, in the case of a single-layer matte tin plating layer, whisker suppression effect on the temperature cycle test is low, but whisker suppression effect on the load test is high.
当該知見を基に、発明者は、光沢錫メッキ層と無光沢錫メッキ層の２重のメッキ構造からなる外部リードを発案するに至ったのである。このように、リード基材を被服するメッキ層を、光沢錫メッキ層と無光沢錫メッキ層との２重構造にすることで、ウィスカの抑制効果が発揮されることは意外な事実である。
すなわち、本発明の電子部品の外部リードは、所定のリード基材上に２重のメッキ層を有する、電子部品の外部リードにおいて、前記２重のメッキ層の一方の層が光沢錫メッキ層からなり、他方の層が無光沢錫メッキ層からなることを特徴とする電子部品の外部リードである。
Based on this knowledge, the inventor has come up with an external lead having a double plating structure of a bright tin plating layer and a dull tin plating layer. Thus, it is a surprising fact that the effect of suppressing whiskers is exhibited by making the plating layer covering the lead base material a double structure of the bright tin plating layer and the matte tin plating layer.
That is, the external lead of the electronic component of the present invention has a double plating layer on a predetermined lead base material. In the external lead of the electronic component, one of the double plating layers is made of a bright tin plating layer. And the other layer is a matte tin plating layer.
その際、光沢錫メッキ層はリード基材を被覆し、無光沢錫メッキ層は前記光沢錫メッキ層を被覆してなる構成であってもよいし、また、無光沢錫メッキ層はリード基材を被覆し、光沢錫メッキ層は前記無光沢錫メッキ層を被覆してなる構成であってもよい。すなわち、２重のメッキ層の内側を光沢錫メッキ層とし、外側を無光沢錫メッキ層とする構成であってもよいし、２重のメッキ層の内側を無光沢錫メッキ層とし、外側を光沢錫メッキ層とする構成であってもよい。
このようにすることで、外部リードの外側のメッキ層を光沢錫メッキ層又は無光沢錫メッキ層のいずれであっても形成可能となり、外部リードの表面状態の選択の幅が広まる。
In this case, the gloss tin plating layer may cover the lead base material, and the matte tin plating layer may cover the gloss tin plating layer. The matte tin plating layer may be a lead base material. The glossy tin plating layer may be formed by coating the matte tin plating layer. That is, the inner side of the double plating layer may be a glossy tin plating layer and the outer side may be a matte tin plating layer. The inner side of the double plating layer may be a matte tin plating layer, and the outer side may be a matte tin plating layer. The structure used as a bright tin plating layer may be sufficient.
By doing so, it is possible to form the plating layer outside the external lead, whether it is a bright tin plating layer or a matte tin plating layer, and the range of selection of the surface state of the external lead is widened.
上記外部リードは、光沢錫メッキ層を形成する光沢錫メッキ工程と、無光沢錫メッキ層を形成する無光沢錫メッキ工程と、を有する電子部品の外部リードメッキ方法により得ることができる。
そうすることで、所定のリード基材上に２重のメッキ層を有し、前記２重のメッキ層の一方の層が光沢錫メッキ層からなり、他方の層が無光沢錫メッキ層からなる電子部品の外部リード電子部品の外部リードを製造可能となる。
The external lead can be obtained by an external lead plating method for electronic components having a gloss tin plating process for forming a gloss tin plating layer and a mat tin plating process for forming a mat tin plating layer.
By doing so, it has a double plating layer on a predetermined lead substrate, one layer of the double plating layer is made of a bright tin plating layer, and the other layer is made of a matte tin plating layer. External lead of electronic component External lead of electronic component can be manufactured.
本発明において「電子部品」は、ＩＣ等やトランジスタ等の半導体装置、抵抗及びコンデンサ等の回路素子を含むが、本実施形態においては半導体装置を電子部品の例として説明する。 In the present invention, the “electronic component” includes a semiconductor device such as an IC and a transistor, and circuit elements such as a resistor and a capacitor. In the present embodiment, the semiconductor device will be described as an example of an electronic component.
また、「リード基材」は、その上に半田メッキ層が形成される外部リードの基材部分を意味する。したがって、半導体装置のリードフレームの場合は、リード基材の材質とリードフレームの材質とは同一となる。 “Lead substrate” means a substrate portion of an external lead on which a solder plating layer is formed. Therefore, in the case of the lead frame of the semiconductor device, the material of the lead base material and the material of the lead frame are the same.
以下、添付図面を用いて、本発明に係る最良の実施形態について具体的に説明する。
図１は本発明の第１実施形態に係る半導体装置１０の例の説明図であり、図１（ａ）は同半導体装置１０の斜視説明図、図１（ｂ）は同半導体装置１０の平面図である。
Hereinafter, the best embodiment according to the present invention will be specifically described with reference to the accompanying drawings.
1A and 1B are explanatory views of an example of a semiconductor device 10 according to the first embodiment of the present invention. FIG. 1A is a perspective explanatory view of the semiconductor device 10 and FIG. 1B is a plan view of the semiconductor device 10. FIG.
図１において、１２は本実施形態に係る半導体装置１０の樹脂封止部、１４は外部リードである。樹脂封止部１２の内側には、ワイヤボンディング等により外部リード１４と電気的に接続された半導体素子（図示しない）が樹脂封止されている。なお外部リード１４は、図１に示すように、曲げ加工を施されている。 In FIG. 1, 12 is a resin sealing portion of the semiconductor device 10 according to the present embodiment, and 14 is an external lead. Inside the resin sealing portion 12, a semiconductor element (not shown) electrically connected to the external lead 14 is sealed with resin by wire bonding or the like. The external lead 14 is bent as shown in FIG.
本実施形態における半導体装置１０のパッケージの形態は、図１に示すＳＯＰ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）としているが、例えばＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）等の表面実装型のパッケージや、ＤＩＰ（Ｄｕａｌ ｉｎ Ｌｉｎｅ Ｐａｃｋａｇｅ）等の挿入型のパッケージであってもよく、パッケージについては何ら限定されるものではない。 The package form of the semiconductor device 10 in this embodiment is the SOP (Small Outline Package) shown in FIG. 1, but for example, a surface mount type package such as QFP (Quad Flat Package) or a DIP (Dual in Line Package). Such an insertion type package may be used, and the package is not limited at all.
次に、外部リード１４のメッキ構造について、図２を用いて説明する。図２は、図１（ｂ）のＡ−Ａ線断面を説明する模式図である。
外部リード１４は、図２に示すように、所定のリード基材１６上に、光沢錫メッキ層１８と無光沢錫メッキ層２０とからなる２重のメッキ層を有するものである。
本実施形態のリード基材１６は、例えば略０．２ｍｍ〜０．５ｍｍの幅と０．１ｍｍ〜０．２５ｍｍの厚さで所要の長さを有する短冊状薄板部材で形成される。また、リード基材１６は、半導体装置１０のリードフレームとして多用される、例えば４２アロイと称される鉄―４２Ｗｔ％ニッケル合金（以下「４２アロイ」という。）製や、例えば２Ｗｔ％鉄含有の銅合金（以下「銅合金」という。）製で形成される。
なお、リード基材の断面形状は、本実施形態の長方形状に限らず、円形状であってもよい。
Next, the plating structure of the external lead 14 will be described with reference to FIG. FIG. 2 is a schematic diagram for explaining a cross section taken along line AA of FIG.
As shown in FIG. 2, the external lead 14 has a double plating layer comprising a bright tin plating layer 18 and a matte tin plating layer 20 on a predetermined lead base 16.
The lead substrate 16 of the present embodiment is formed of a strip-shaped thin plate member having a required length with a width of approximately 0.2 mm to 0.5 mm and a thickness of 0.1 mm to 0.25 mm, for example. The lead base 16 is made of, for example, an iron-42 Wt% nickel alloy (hereinafter referred to as “42 alloy”) called 42 alloy, which is frequently used as a lead frame of the semiconductor device 10, or contains 2 Wt% iron, for example. It is made of a copper alloy (hereinafter referred to as “copper alloy”).
The cross-sectional shape of the lead base material is not limited to the rectangular shape of the present embodiment, but may be a circular shape.
そして、本実施形態の外部リード１４は、図２に示すように、光沢錫メッキ層１８はリード基材１６を被服し、無光沢錫メッキ層２０は光沢錫メッキ層１８を被服する構成となっている。 As shown in FIG. 2, the external lead 14 of the present embodiment is configured such that the gloss tin plating layer 18 covers the lead base material 16 and the matte tin plating layer 20 covers the gloss tin plating layer 18. ing.
光沢錫メッキ層１８は、後述するメッキ方法（例えばステップＳ１４）により形成される光沢のある純錫メッキ層であり、例えば略１μｍ〜３μｍの厚さでリード基材１６を被覆するように形成される。次に、無光沢錫メッキ層２０は、後述するメッキ方法（例えばステップＳ１８）により形成される光沢のない純錫メッキ層であり、例えば略７〜９μｍの厚さで、光沢錫メッキ層１８を被覆するように形成される。
このように構成することで、例えば半導体装置１０の外部リード１４の最表面を無光沢錫メッキ層２０で形成するとともに、ウィスカの発生を抑制可能な半導体装置１０の外部リード１４を提供できる。
The gloss tin plating layer 18 is a glossy pure tin plating layer formed by a plating method (for example, step S14) to be described later, and is formed to cover the lead base material 16 with a thickness of about 1 μm to 3 μm, for example. The Next, the matte tin plating layer 20 is a non-glossy pure tin plating layer formed by a plating method to be described later (for example, step S18). For example, the matte tin plating layer 18 has a thickness of about 7 to 9 μm. It is formed to cover.
By configuring in this way, for example, the outermost surface of the external lead 14 of the semiconductor device 10 can be formed of the matte tin plating layer 20 and the external lead 14 of the semiconductor device 10 capable of suppressing the generation of whiskers can be provided.
ここで、光沢錫メッキ層１８の表面及び無光沢錫メッキ層２０の表面について図３を用いて説明する。図３（ａ）は、リード基材上に光沢錫メッキ層１８（略１μｍ〜３μｍ厚）を形成し、その表面を略５０００倍に拡大したＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）写真である。図３（ｂ）は、リード基材上に無光沢錫メッキ層２０（略７μｍ〜９μｍ厚）を形成し、その表面を略５０００倍に拡大したＳＥＭ写真である。
先ず、図３（ｂ）示すように、無光沢錫メッキ層２０の表面を形成する個々の結晶粒径は略２μｍ〜８μｍとなっている。一方、図３（ｂ）と図３（ａ）を比較すると解かるように、光沢錫メッキ層１８を形成する個々の結晶粒サイズは無光沢錫メッキ層より小さく、略１μｍ以下となっている。
Here, the surface of the glossy tin plating layer 18 and the surface of the matte tin plating layer 20 will be described with reference to FIG. FIG. 3A is a SEM (Scanning Electron Microscope) photograph in which the bright tin plating layer 18 (approximately 1 μm to 3 μm thick) is formed on the lead base material and the surface is magnified approximately 5000 times. FIG. 3B is an SEM photograph in which the matte tin plating layer 20 (approximately 7 μm to 9 μm thick) is formed on the lead substrate, and the surface is enlarged approximately 5000 times.
First, as shown in FIG. 3B, the individual crystal grain sizes forming the surface of the matte tin plating layer 20 are approximately 2 μm to 8 μm. On the other hand, as can be seen from a comparison between FIG. 3B and FIG. 3A, the size of each crystal grain forming the bright tin plating layer 18 is smaller than that of the non-gloss tin plating layer, and is approximately 1 μm or less. .
上述のように形成される、光沢錫メッキ層１８と無光沢錫メッキ層２０の表面の光沢度を測定した。光沢度計（ＧＲＡＰＨＩＣ ＡＲＴＳ ＭＡＮＵＦＡＣＴＵＲＩＮＧ社製のＧＡＭ ｄｉｇｉｔａｌ ｄｅｎｓｉｔｏｍｅｔｅｒ ＭＯＤＥＬ１４４）による測定では、上記光沢錫メッキ層１８の光沢度は１．８６〜１．９３で、上記無光沢錫メッキ層２０の光沢度は０．１５〜０．１７であった。すなわち、光沢錫メッキ層１８の光沢度の方が無光沢錫メッキ層２０の光沢度より高いことが認められた。
これは、上述したように、無光沢錫メッキ層２０表面の結晶粒径が、光沢錫メッキ層１８表面の結晶粒径より大きいことから、無光沢錫メッキ層２０の表面に照射される光が、光沢錫メッキ層１８の表面に照射される光に比べて乱反射されやすくなるためと考えられる。
The glossiness of the surfaces of the glossy tin plating layer 18 and the matte tin plating layer 20 formed as described above was measured. As measured by a gloss meter (GAM digital densitometer MODEL 144 manufactured by GRAPHIC ARTS MANUFACTURING), the gloss tin plating layer 18 has a gloss level of 1.86 to 1.93, and the matte tin plating layer 20 has a gloss level of 0. .15-0.17. That is, it was recognized that the glossiness of the bright tin plating layer 18 is higher than that of the matte tin plating layer 20.
This is because, as described above, the crystal grain size of the matte tin plating layer 20 surface is larger than the crystal grain size of the glossy tin plating layer 18 surface. This is considered to be because irregular reflection is likely to occur compared to the light irradiated on the surface of the bright tin plating layer 18.
次に、本発明の第２の実施形態について説明する。上述した第１実施形態と第２の実施形態との相違点は、第１の実施形態の内側の錫メッキ層と外側の錫メッキ層とが逆になっている点である。すなわち、第２の実施形態は無光沢錫メッキ層２０がリード基材１６を被覆し、光沢錫メッキ層１８が無光沢錫メッキ層２０を被覆する構成としている。 Next, a second embodiment of the present invention will be described. The difference between the first embodiment and the second embodiment described above is that the inner tin plating layer and the outer tin plating layer of the first embodiment are reversed. That is, in the second embodiment, the matte tin plating layer 20 covers the lead base material 16, and the glossy tin plating layer 18 covers the matte tin plating layer 20.
上記無光沢錫メッキ層２０は、後述するメッキ方法（例えばステップＳ１８）により形成される光沢のない純錫メッキ層であり、例えば略７〜９μｍの厚さで、リード基材１６を被覆するように形成される。一方、光沢錫メッキ層１８は、後述するメッキ方法（例えばステップＳ１４）により形成される光沢のある純錫メッキ層であり、例えば略１μｍ〜３μｍの厚さで無光沢錫メッキ層２０を被覆するように形成される。
このように構成することで、例えば半導体装置１０の外部リード１４の最表面を光沢錫メッキ層１８で形成するとともに、ウィスカの発生を抑制可能な半導体装置１０の外部リード１４を提供できる。
The matte tin plating layer 20 is a non-glossy pure tin plating layer formed by a plating method to be described later (for example, step S18), and has a thickness of, for example, about 7 to 9 μm so as to cover the lead base material 16. Formed. On the other hand, the glossy tin plating layer 18 is a glossy pure tin plating layer formed by a plating method (for example, step S14) to be described later, and covers the matte tin plating layer 20 with a thickness of about 1 μm to 3 μm, for example. Formed as follows.
By configuring in this way, for example, the outermost surface of the external lead 14 of the semiconductor device 10 can be formed of the bright tin plating layer 18 and the external lead 14 of the semiconductor device 10 capable of suppressing the occurrence of whiskers can be provided.
次に、本実施形態の半導体装置の外部リードメッキ方法について図を用いて説明する。図４は、前述した第１実施形態に係る半導体装置１０の外部リードメッキ方法を説明するフローチャートである。図５は、第２の実施形態に係る半導体装置１０の外部リードメッキ方法を説明するフローチャートである。
先ず、第１実施形態に係る半導体装置１０の外部リードメッキ方法では、図４に示すように、樹脂封止部１２近傍（図１参照）のリード基材１６に付着した不要なモールド樹脂等を除去する樹脂漏れ除去工程（ステップＳ１０）を行う。
Next, the external lead plating method for the semiconductor device of this embodiment will be described with reference to the drawings. FIG. 4 is a flowchart for explaining the external lead plating method for the semiconductor device 10 according to the first embodiment described above. FIG. 5 is a flowchart for explaining an external lead plating method for the semiconductor device 10 according to the second embodiment.
First, in the external lead plating method for the semiconductor device 10 according to the first embodiment, as shown in FIG. 4, unnecessary mold resin or the like attached to the lead base 16 near the resin sealing portion 12 (see FIG. 1) is removed. A resin leakage removing step (step S10) to be removed is performed.
次に、リード基材１６を酸等に浸漬し、その表面を活性化する前処理工程（ステップＳ１２）を行う。 Next, a pretreatment step (step S12) is performed in which the lead base material 16 is immersed in an acid or the like and the surface thereof is activated.
次に、光沢錫メッキ工程（ステップＳ１４）を行う。
当該光沢錫メッキ工程は、上述した光沢錫メッキ層１８を形成するための工程である。光沢錫メッキ工程では、所定の光沢錫メッキ液にリード基材１６を浸漬しつつ、例えば略０．５〜１０Ａ／ｄｍ２の電流を略３０〜１８０秒間印加し、略１μｍ〜３μｍの厚さの光沢錫メッキ層１８を形成する。上述した光沢錫メッキ液は、例えば純水（１０６Ω―ｃｍ程度）に市販の錫メッキ液とスルホン酸とを混入し、さらに例えばアルデヒドを含む添加剤を略２０〜７０ｃｃ／Ｌ添加して建浴される。また、光沢錫メッキ液にリード基材１６を浸漬する方法のみならず、リード基材１６に対して、前記光沢錫メッキ液を噴流させる方法であってもよい。
Next, a bright tin plating process (step S14) is performed.
The bright tin plating step is a step for forming the above-described bright tin plating layer 18. In the bright tin plating step, for example, a current of about 0.5 to 10 A / dm 2 is applied for about 30 to 180 seconds while the lead base material 16 is immersed in a predetermined bright tin plating solution, and the thickness is about 1 μm to 3 μm. The bright tin plating layer 18 is formed. The above-described bright tin plating solution is obtained by mixing a commercially available tin plating solution and sulfonic acid in pure water (about 10 6 Ω-cm), for example, and adding an additive containing, for example, aldehyde to about 20 to 70 cc / L. Built. Moreover, not only the method of immersing the lead base material 16 in the bright tin plating solution, but also a method of jetting the bright tin plating solution to the lead base material 16 may be used.
次に、外部リード１４の表面の光沢錫メッキ液を洗い流すための水洗工程（ステップＳ１６）を行う。 Next, a water washing process (step S16) for washing away the bright tin plating solution on the surface of the external lead 14 is performed.
次に、無光沢錫メッキ工程（ステップＳ１８）を行う。
当該無光沢錫メッキ工程は、上述した無光沢錫メッキ層２０を形成するための工程である。無光沢錫メッキ工程では、所定の無光沢錫メッキ液に前記光沢錫メッキ層を形成したリード基材１６を浸漬しつつ、例えば１〜２０Ａ／ｄｍ２の電流を１〜８分間印加し、略７μｍ〜９μｍの厚さの無光沢錫メッキ層２０を形成する。上述した無光沢錫メッキ液は、例えば純水（１０６Ω―ｃｍ程度）に市販の錫メッキ液とスルホン酸とを混入し、さらに市販の添加剤をメーカ規定の体積比で添加して建浴される。また、無光沢錫メッキ液にリード基材１６を浸漬する方法のみならず、リード基材１６に前記無光沢錫メッキ液を噴流させる方法であってもよい。
Next, a matte tin plating process (step S18) is performed.
The matte tin plating process is a process for forming the matte tin plating layer 20 described above. In the matte tin plating step, for example, a current of 1 to 20 A / dm 2 is applied for 1 to 8 minutes while dipping the lead base material 16 on which the glossy tin plating layer is formed in a predetermined matte tin plating solution. A matte tin plating layer 20 having a thickness of 7 μm to 9 μm is formed. The matte tin plating solution described above is constructed by mixing a commercially available tin plating solution and sulfonic acid in pure water (about 10 6 Ω-cm) and adding a commercially available additive at a volume ratio specified by the manufacturer. Bathed. Further, not only a method of immersing the lead base material 16 in the matte tin plating solution, but also a method of jetting the matte tin plating solution to the lead base material 16 may be used.
次に、外部リードの表面の無光沢錫メッキ液を洗い流すための水洗工程（ステップＳ２０）と、乾燥工程（ステップＳ２２）を経て終了する。 Next, the process is completed through a water washing step (step S20) for washing away the matte tin plating solution on the surface of the external lead and a drying step (step S22).
このように、本実施形態の半導体装置の外部リードメッキ方法は、光沢錫メッキ層１８を形成する光沢錫メッキ工程（ステップＳ１４）と、無光沢錫メッキ層２０を形成する無光沢錫メッキ工程（ステップＳ１８）と、を有する構成となっているのである。 As described above, the external lead plating method for the semiconductor device according to the present embodiment includes the bright tin plating process for forming the bright tin plating layer 18 (step S14) and the non-gloss tin plating process for forming the matte tin plating layer 20 (step S14). Step S18).
また、上述した外部リードメッキ方法においては、光沢錫メッキ工程（ステップＳ１４）の後に無光沢錫メッキ工程（ステップＳ１８）を行ったが、この順番を入れ替え、図５に示すように、無光沢錫メッキ工程（ステップＳ１８）の後に光沢錫メッキ工程（ステップＳ１４）を行うフローとすれば、上述した第２の実施形態に係る外部リード１４を形成することができる。なお、本実施形態の外部リードメッキ方法は、外部リードの曲げ加工前に実施される。 In the external lead plating method described above, the matte tin plating process (step S18) is performed after the glossy tin plating process (step S14). If the flow of performing the bright tin plating process (step S14) after the plating process (step S18) is performed, the external lead 14 according to the second embodiment described above can be formed. Note that the external lead plating method of the present embodiment is performed before bending the external leads.
［ウィスカ抑制評価］
次に、本発明の実施例に係る電子部品の外部リードに関するウィスカ抑制評価について具体的に説明する。
[Whisker suppression evaluation]
Next, the whisker suppression evaluation regarding the external lead of the electronic component according to the embodiment of the present invention will be specifically described.
ウィスカ抑制評価の対象となる実施例及び、公知の錫メッキ処理を施した比較例は以下の通りである。
〈実施例１〉
４２アロイからなるリード基材１６に図４に示すフローを介して光沢錫メッキ及び無光沢錫メッキを行った。
〈実施例２〉
４２アロイからなるリード基材１６に図５に示すフローを介して無光沢錫メッキ及び光沢錫メッキを行った。
〈実施例３〉
銅合金からなるリード基材１６に図４に示すフローを介して光沢錫メッキ及び無光沢錫メッキを行った。
〈実施例４〉
銅合金からなるリード基材１６に図５に示すフローを介して無光沢錫メッキ及び光沢錫メッキを行った。
〈比較例１〉
４２アロイからなるリード基材１６に、上述した光沢錫メッキ液を用い、略１０μｍの厚さの光沢錫メッキ層を形成した。
〈比較例２〉
銅合金からなるリード基材１６に、上述した光沢錫メッキ液を用い、略１０μｍの厚さの無光沢錫メッキ層を形成した。
〈比較例３〉
４２アロイからなるリード基材１６に、上述した無光沢錫メッキ液を用い、略１０μｍの厚さの光沢錫メッキ層を形成した。
〈比較例４〉
銅合金からなるリード基材１６に、上述した無光沢錫メッキ液を用い、略１０μｍの厚さの無光沢錫メッキ層を形成した。
Examples of whisker suppression evaluation and comparative examples subjected to known tin plating are as follows.
<Example 1>
The lead base material 16 made of 42 alloy was subjected to bright tin plating and matte tin plating through the flow shown in FIG.
<Example 2>
The lead base material 16 made of 42 alloy was subjected to matte tin plating and glossy tin plating through the flow shown in FIG.
<Example 3>
The lead base material 16 made of a copper alloy was subjected to bright tin plating and matte tin plating through the flow shown in FIG.
<Example 4>
The lead base material 16 made of a copper alloy was subjected to matte tin plating and glossy tin plating through the flow shown in FIG.
<Comparative example 1>
A bright tin plating layer having a thickness of about 10 μm was formed on the lead base material 16 made of 42 alloy by using the above-described bright tin plating solution.
<Comparative example 2>
A matte tin plating layer having a thickness of about 10 μm was formed on the lead base material 16 made of a copper alloy by using the above-described bright tin plating solution.
<Comparative Example 3>
A glossy tin plating layer having a thickness of about 10 μm was formed on the lead base material 16 made of 42 alloy using the matte tin plating solution described above.
<Comparative example 4>
A matte tin plating layer having a thickness of about 10 μm was formed on the lead base material 16 made of a copper alloy using the matte tin plating solution described above.
これらの実施例及び比較例に係る外部リードに対して、後述する加重試験或いは温度サイクル試験を実施し、下記のサンプル１〜１２を得た。
ここで、ウィスカはメッキ層の内部応力が高いほど発生しやすい傾向にあることが知られている。後述する加重試験及び温度サイクル試験は、メッキ層内部の応力を高め、ウィスカの発生を促進するための試験である。
本実施形態の加重試験について図６を用いて説明する。図６は、加重試験を説明する断面模式図である。加重試験は、図６に示すように、例えばアクリル樹脂製の加重板５０，５１で外部リード１４を上下から挟持し、下側加重板５１を固定した状態で上側加重板５０に略５００ｇ／ｍｍ２の加重を加え、常温で所定の時間放置する試験である。当該加重試験によれば、図６に示すように、外部リード１４の側面にウィスカ２２が発生し易い。
次に、温度サイクル試験は、高温側が１２５℃，３０分で、低温側がー４０℃，３０分を１サイクルとし、これを所要のサイクル数繰り返す試験である。
なお、これらの試験は、上述したメッキ処理後であって、曲げ加工前に実施した。
A weight test or a temperature cycle test described later was performed on the external leads according to these examples and comparative examples to obtain the following samples 1 to 12.
Here, it is known that whiskers tend to be generated more easily as the internal stress of the plating layer is higher. A weight test and a temperature cycle test, which will be described later, are tests for increasing the stress inside the plating layer and promoting the generation of whiskers.
The weight test of this embodiment will be described with reference to FIG. FIG. 6 is a schematic cross-sectional view illustrating a weight test. As shown in FIG. 6, in the weight test, for example, the outer lead 14 is sandwiched from above and below by weight plates 50 and 51 made of acrylic resin, and the lower weight plate 51 is fixed, and the upper weight plate 50 is fixed at about 500 g / mm. This is a test in which a weight of 2 is applied and left at room temperature for a predetermined time. According to the weight test, as shown in FIG. 6, whiskers 22 are likely to occur on the side surface of the external lead 14.
Next, the temperature cycle test is a test in which the high temperature side is 125 ° C. and 30 minutes, the low temperature side is −40 ° C. and 30 minutes is one cycle, and this is repeated for the required number of cycles.
These tests were performed after the above-described plating treatment and before bending.
次に、表１に、サンプル番号と実施例、比較例、加重試験、温度サイクル試験との関係をまとめた。
次に、表１のサンプル１〜４及びサンプル９及び１０のウィスカの発生状況について図７を用いて説明する。図７（ａ）は、サンプル１、図７（ｂ）はサンプル２、図７（ｃ）はサンプル９の、図７（ｄ）はサンプル３、図７（ｅ）はサンプル４、図７（ｆ）はサンプル１０、それぞれのＳＥＭ写真、特に外部リード１４の側面近傍の略４００倍のＳＥＭ写真である。
図７から明らかなように、サンプル９及び１０は、加重試験を１２０時間実施した時点で既に略数１０μｍ〜数１００μｍのウィスカの成長が認められる（図７（ｃ）及び図７（ｆ）参照）。これに対し、サンプル１〜４は加重試験を６００時間実施した時点でもウィスカの発生は認められない（図７（ａ）、図７（ｂ）、図７（ｄ）、図７（ｅ）参照）。
Next, the occurrence of whiskers in samples 1 to 4 and samples 9 and 10 in Table 1 will be described with reference to FIG. 7 (a) shows sample 1, FIG. 7 (b) shows sample 2, FIG. 7 (c) shows sample 9, FIG. 7 (d) shows sample 3, FIG. 7 (e) shows sample 4, FIG. f) is an SEM photograph of each of the samples 10, particularly a SEM photograph of approximately 400 times near the side surface of the external lead 14.
As can be seen from FIG. 7, in the samples 9 and 10, whisker growth of about several tens of μm to several hundreds of μm is already observed when the weight test is performed for 120 hours (see FIGS. 7C and 7F). ). On the other hand, in the samples 1 to 4, no whisker is observed even when the weight test is performed for 600 hours (see FIGS. 7A, 7B, 7D, and 7E). ).
次に、表１のサンプル５〜８及びサンプル１１及び１２のウィスカの発生状況について図８及び図９を用いて説明する。図８（ａ）は、サンプル５、図８（ｂ）はサンプル６、図８（ｃ）はサンプル１１、図８（ｄ）はサンプル７、図８（ｅ）はサンプル８、図８（ｆ）はサンプル１２、それぞれのＳＥＭ写真、特にタイバと外部リード１４とが交差する近傍の略２００倍のＳＥＭ写真であるである。図９は、ウィスカ発生の概略を説明する外部リードの表面近傍の断面模式図である。 Next, the occurrence of whiskers in samples 5 to 8 and samples 11 and 12 in Table 1 will be described with reference to FIGS. 8A is Sample 5, FIG. 8B is Sample 6, FIG. 8C is Sample 11, FIG. 8D is Sample 7, FIG. 8E is Sample 8, and FIG. ) Is an SEM photograph of each of the samples 12, particularly an SEM photograph of approximately 200 times near the intersection of the tie bar and the external lead 14. FIG. 9 is a schematic cross-sectional view of the vicinity of the surface of the external lead for explaining the outline of whisker generation.
ウィスカ２２は、図９に示すように、例えば複数の結晶粒のうち一部の結晶粒が外部リードの表面から外方に向かって成長することで形成されることが知られている。したがって、ウィスカ２２が発生した外部リードの表面は、ウィスカ２２による凹凸のため、ＳＥＭ写真では荒れているように観察される。
図８から明らかなように、サンプル１１は、略１０μｍのウィスカが発生しているとともにその表面が荒れているのが認められる（図８（ｃ）参照）。これに対し、サンプル１１と同じリード基材（４２アロイ）からなるサンプル５及びサンプル６は、サンプル１１に比較してウィスカの発生が抑制されていること認められる（図８（ａ）及び図８（ｂ））。
また、図８から明らかなように、リード基材が銅合金の場合は、４２アロイに比較してその表面が荒れておらず、ウィスカが発生し難い傾向にあるものの、サンプル１２よりサンプル７及びサンプル８の方がウィスカの発生が抑制されていることが認められる（図８（ｄ）、図８（ｅ）、図８（ｆ）参照）。
As shown in FIG. 9, it is known that the whisker 22 is formed, for example, by growing some of the crystal grains outward from the surface of the external lead. Therefore, the surface of the external lead on which the whisker 22 is generated is observed to be rough in the SEM photograph due to the unevenness caused by the whisker 22.
As is apparent from FIG. 8, it is recognized that the sample 11 has whisker of about 10 μm and the surface thereof is rough (see FIG. 8C). On the other hand, it is recognized that the generation of whiskers is suppressed in Sample 5 and Sample 6 made of the same lead base material (42 alloy) as Sample 11 (FIGS. 8A and 8). (B)).
As is clear from FIG. 8, when the lead base material is a copper alloy, the surface is not rough compared to 42 alloy, and whisker tends not to occur. It can be seen that the occurrence of whiskers is suppressed in the sample 8 (see FIG. 8D, FIG. 8E, and FIG. 8F).
以上のウィスカ抑制評価結果によると、本実施例に係る外部リードは、リード基材が銅合金のみならず４２アロイであっても、また温度サイクル試験及び加重試験のいずれの試験であってもウィスカの抑制効果があることが確認された。このような効果を奏するのは、温度サイクル試験や加重試験等によるストレスがメッキ層にかかっても、無光沢錫メッキ層と光沢錫メッキ層との界面の存在によりメッキ層の内部応力が緩和されることによるものと思われる。 According to the above whisker suppression evaluation results, the external lead according to this example is a whisker regardless of whether the lead base material is not only a copper alloy but also 42 alloy, and any of the temperature cycle test and the load test. It was confirmed that there is an inhibitory effect. This effect is achieved because the internal stress of the plating layer is relieved by the presence of the interface between the matte tin plating layer and the bright tin plating layer, even if the stress is applied to the plating layer due to a temperature cycle test or a weight test. It seems to be due to that.
以上説明してきたように、本実施形態の電子部品の外部リード１４及びその外部リードメッキ方法によれば、銅合金のリード基材のみならず、鉄―ニッケル合金のリード基材であってもウィスカの発生を抑制可能であるとともに、メッキ工程のコストが安価な電子部品の外部リード及びそのメッキ方法を提供できる。 As described above, according to the external lead 14 of the electronic component and the external lead plating method of this embodiment, not only the copper alloy lead base material but also the iron-nickel alloy lead base material is a whisker. In addition, it is possible to provide an external lead for an electronic component and a plating method for the electronic component that can suppress the occurrence of the plating and the cost of the plating process is low.
以上、本発明の実施形態のうちのいくつかを図面に基づいて詳細に説明したが、これらはあくまでも例示であり、当業者の知識に基づいて種々の変形、改良を施した他の形態で本発明を実施することが可能である。 As described above, some of the embodiments of the present invention have been described in detail with reference to the drawings. However, these are merely examples, and the present invention is variously modified and improved based on the knowledge of those skilled in the art. It is possible to carry out the invention.
１０ 半導体製造装置
１２ 樹脂封止部
１４ 外部リード
１６ リード基材
１８ 光沢錫メッキ層
２０ 無光沢錫メッキ層
DESCRIPTION OF SYMBOLS 10 Semiconductor manufacturing apparatus 12 Resin sealing part 14 External lead 16 Lead base material 18 Glossy tin plating layer 20 Matte tin plating layer
Claims (4)
前記２重のメッキ層の一方の層が光沢錫メッキ層からなり、他方の層が無光沢錫メッキ層からなることを特徴とする電子部品の外部リード。 In an external lead of an electronic component having a double plating layer on a predetermined lead substrate,
An external lead of an electronic component, wherein one of the double plating layers is made of a bright tin plating layer, and the other layer is made of a matte tin plating layer.
光沢錫メッキ層を形成する光沢錫メッキ工程と、
無光沢錫メッキ層を形成する無光沢錫メッキ工程と、を有することを特徴とする電子部品の外部リードメッキ方法。 In the external lead plating method for electronic components,
A bright tin plating process for forming a bright tin plating layer;
An external lead plating method for electronic parts, comprising: a matte tin plating step of forming a matte tin plating layer.
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| JP2012253292A (en) * | 2011-06-07 | 2012-12-20 | Murata Mfg Co Ltd | Electronic component |
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