JP2009017738A - Transformer protection relay - Google Patents
Transformer protection relay Download PDFInfo
- Publication number
- JP2009017738A JP2009017738A JP2007178993A JP2007178993A JP2009017738A JP 2009017738 A JP2009017738 A JP 2009017738A JP 2007178993 A JP2007178993 A JP 2007178993A JP 2007178993 A JP2007178993 A JP 2007178993A JP 2009017738 A JP2009017738 A JP 2009017738A
- Authority
- JP
- Japan
- Prior art keywords
- current
- determination
- circuit
- phase
- inrush
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Landscapes
- Protection Of Transformers (AREA)
Abstract
Description
本発明は、変圧器の電力系統の系統電流を入力として系統事故を検出して回路の遮断器をトリップする信号を出力する変圧器保護リレーに関するものであり、特に、変圧器のインラッシュ電流による電流差動リレーの誤動作を防止する変圧器保護リレーに関するものである。 The present invention relates to a transformer protection relay that outputs a signal for detecting a system fault and tripping a circuit breaker by using a system current of a power system of a transformer as an input, and in particular, by an inrush current of the transformer. The present invention relates to a transformer protection relay that prevents malfunction of a current differential relay.
従来の主要変圧器保護継電方式では、電流差動リレーを主体とした方式が多く採用されている。この電流差動リレーを主体とした主要変圧器保護継電方式では、保護対象となる変圧器の各端子電流をベクトル演算することによって事故点が変圧器の内部にあるのか、変圧器の外部にあるのかを高感度に判定できるという利点がある。この方式では、内部事故の場合に生じる差動電流によって電流差動リレーの動作コイルに通電し、遮断器をトリップさせる。 In the conventional main transformer protection relay system, a system mainly using a current differential relay is adopted. In the main transformer protection relay system based on this current differential relay, whether or not the fault point is inside the transformer by vector calculation of each terminal current of the transformer to be protected, or outside the transformer There is an advantage that it can be determined with high sensitivity whether there is any. In this system, the operating coil of the current differential relay is energized by the differential current generated in the case of an internal accident, and the circuit breaker is tripped.
しかしながら、変圧器の充電時や変圧器に連携している送電線の再閉路時にはインラッシュ電流が発生し、このインラッシュ電流によって電流差動リレーが誤動作することがあるという問題があった。 However, an inrush current is generated when the transformer is charged or when the power transmission line linked to the transformer is closed, and the current differential relay may malfunction due to the inrush current.
このような問題を改善するための従来技術として、たとえば、第２調波抑制方式がある。第２調波抑制方式は、インラッシュ電流に第２高調波成分（第２調波成分）が比較的多く含まれることに着目し、この第２調波成分の基本波成分に対する含有率が予め定められた閾値以上になった場合をインラッシュ電流と判定し、第２調波成分を抑制力として電流比率差動リレーを短時間ロックする。 As a prior art for improving such a problem, for example, there is a second harmonic suppression method. The second harmonic suppression method pays attention to the fact that the inrush current contains a relatively large amount of the second harmonic component (second harmonic component), and the content ratio of the second harmonic component with respect to the fundamental wave component is determined in advance. The case where it becomes more than a predetermined threshold value is determined as an inrush current, and the current ratio differential relay is locked for a short time using the second harmonic component as a suppression force.
一方、近年における送電設備の高電圧化や大容量化、長距離化、ケーブル系統の増加などに起因して対地静電容量が増加したことにより故障時における系統インダクタンス分との共振周波数が低下する傾向がある。特に、超高圧系統では変圧器の内部事故の際に第２調波近傍の低次高調波成分が多量に発生することが考えられ、従来の第２調波抑制方式ではインラッシュ電流と変圧器の内部事故電流との正確な判別が困難になるという問題が生じる。 On the other hand, the resonance frequency with the system inductance component at the time of failure decreases due to the increase in ground capacitance due to the recent increase in voltage, capacity, distance, and cable system of power transmission facilities. Tend. In particular, in ultra-high voltage systems, it is considered that a large amount of low-order harmonic components near the second harmonic are generated in the event of an internal fault in the transformer. In conventional second harmonic suppression methods, the inrush current and the transformer There arises a problem that it is difficult to accurately discriminate from the internal fault current.
このような問題を改善するための従来技術として、たとえば、非特許文献１がある。非特許文献１には、変圧器の３次端子電圧が大きく（０．５ＰＵ以上）、かつ差動電流中の第２調波成分も大きい（１５％以上）場合にインラッシュ電流が発生したと判断して電流差動リレーをロックする電圧検出付き第２調波抑制方式に関する技術が開示されている。 As a conventional technique for improving such a problem, for example, there is Non-Patent Document 1. Non-Patent Document 1 states that inrush current occurs when the transformer's tertiary terminal voltage is large (0.5 PU or more) and the second harmonic component in the differential current is also large (15% or more). A technique relating to a second harmonic suppression method with voltage detection for determining and locking a current differential relay is disclosed.
具体的には、第２調波成分が大きくなるような変圧器の内部事故時においては変圧器の３次端子電圧が大きく低下すること、インラッシュ電流が発生する変圧器の充電時においては第２調波成分が大きいのに加えて変圧器の３次端子電圧も大きいことに着目し、変圧器の３次端子電圧検出手段を従来の第２調波抑制方式に備え、インラッシュ電流と変圧器の内部事故電流との判別を行うことを可能としている。 Specifically, the voltage at the third terminal of the transformer is greatly reduced at the time of an internal fault of the transformer where the second harmonic component is large, and at the time of charging of the transformer where inrush current is generated. Focusing on the fact that the third terminal voltage of the transformer is large in addition to the large second harmonic component, the third terminal voltage detection means of the transformer is provided in the conventional second harmonic suppression method, and the inrush current and the transformer It is possible to discriminate from the internal fault current of the vessel.
しかしながら、上記非特許文献１に記載の従来の電圧検出付き第２調波抑制方式は、変圧器の３次端子電圧の大きさを検出する際に、変圧器の３次端子電圧の歪波対策として、たとえば、１サイクル分の電圧波形の平均値をとるようにしているため、系統電流・電圧の入力の大きさや位相、電流差動リレーのサンプリングタイミング、演算タイミングなどによる動作時間のばらつきによってはインラッシュ電流の判定処理が電流比率差動の判定処理よりも時間がかかることがある。この場合、電流比率差動の判定処理結果をインラッシュ電流の判定処理結果でロック（無効に）することができず、電流差動リレーが誤動作するという問題があった。この問題は、電流差動リレーの動作時間を高速化するために電流比率差動判定の処理を高速化した場合には顕著となる。 However, the conventional second harmonic suppression method with voltage detection described in Non-Patent Document 1 described above is a countermeasure against distortion waves of the transformer's tertiary terminal voltage when detecting the magnitude of the transformer's tertiary terminal voltage. For example, since the average value of the voltage waveform for one cycle is taken, depending on variations in operation time due to the magnitude and phase of system current / voltage input, sampling timing of current differential relay, calculation timing, etc. The inrush current determination process may take longer than the current ratio differential determination process. In this case, there is a problem that the current ratio differential determination processing result cannot be locked (invalidated) with the inrush current determination processing result, and the current differential relay malfunctions. This problem becomes significant when the current ratio differential determination process is speeded up in order to speed up the operation time of the current differential relay.
本発明は、上記に鑑みてなされたものであって、インラッシュ電流の判定処理が電流比率差動の判定処理よりも時間がかかる場合でも、電流差動リレーの誤動作を防止することができる変圧器保護リレーを得ることを目的とする。 The present invention has been made in view of the above, and is capable of preventing malfunction of the current differential relay even when the inrush current determination process takes more time than the current ratio differential determination process. The purpose is to obtain a device protection relay.
上述した課題を解決し、目的を達成するために、本発明は、変圧器のインラッシュ電流による電流差動リレーの誤動作を防止する変圧器保護リレーであって、前記変圧器の第１相の差動電流が予め定められた閾値レベル以上であるか否かを判定する第１の電流比率差動判定回路と、前記変圧器の第２相の差動電流が予め定められた閾値レベル以上であるか否かを判定する第２の電流比率差動判定回路と、前記変圧器の第３相の差動電流が予め定められた閾値レベル以上であるか否かを判定する第３の電流比率差動判定回路と、前記変圧器の第１相にインラッシュ電流が発生したか否かを判定する第１のインラッシュ判定回路と、前記変圧器の第２相にインラッシュ電流が発生したか否かを判定する第２のインラッシュ判定回路と、前記変圧器の第３相にインラッシュ電流が発生したか否かを判定する第３のインラッシュ判定回路と、前記第１、第２、または第３のインラッシュ判定回路がインラッシュ電流が発生したと判定した場合には前記第１、第２、および第３の電流比率差動判定回路の判定結果を無効として３相判定トリップ信号をネゲートにし、前記第１、第２、および第３のインラッシュ判定回路のすべてがインラッシュ電流が発生していないと判定した場合には前記第１、第２、および第３の電流比率差動判定回路の判定結果を有効とし、前記第１、第２、または第３の電流比率差動判定回路の判定結果が差動電流が前記閾値レベル以上であることを示している際に前記３相判定トリップ信号をアサートにする３相ロック方式回路と、前記第１、第２、または第３のインラッシュ判定回路がインラッシュ電流が発生したと判定した場合には、インラッシュ電流が発生したと判定した第１、第２、または第３のインラッシュ判定回路と同一相の差動電流の判定を行う前記第１、第２、または第３の電流比率差動判定回路の判定結果を無効として各相判定トリップ信号をネゲートにし、前記第１、第２、または第３のインラッシュ判定回路がインラッシュ電流が発生していないと判定した場合には、インラッシュ電流が発生していないと判定した第１、第２、または第３のインラッシュ判定回路と同一相の差動電流の判定を行う前記第１、第２、または第３の電流比率差動判定回路の判定結果を有効とし、前記第１、第２、または第３の電流比率差動判定回路の判定結果が差動電流が前記閾値レベル以上であることを示している際に前記各相判定トリップ信号をアサートにする各相ロック方式回路と、を備え、前記３相判定トリップ信号および前記各相判定トリップ信号に基づいてトリップ信号をアサートにする電流差動リレー、を備えることを特徴とする。 In order to solve the above-described problems and achieve the object, the present invention is a transformer protection relay for preventing malfunction of a current differential relay due to an inrush current of a transformer, the first phase of the transformer being A first current ratio differential determination circuit for determining whether or not the differential current is equal to or higher than a predetermined threshold level; and the second phase differential current of the transformer is equal to or higher than a predetermined threshold level. A second current ratio differential determination circuit for determining whether or not there is, and a third current ratio for determining whether or not the third-phase differential current of the transformer is greater than or equal to a predetermined threshold level A differential determination circuit, a first inrush determination circuit for determining whether an inrush current is generated in the first phase of the transformer, and whether an inrush current is generated in the second phase of the transformer A second inrush determination circuit for determining whether or not the transformer A third inrush determination circuit that determines whether or not an inrush current has occurred in the third phase, and the first, second, or third inrush determination circuit has determined that an inrush current has occurred. In this case, the determination results of the first, second, and third current ratio differential determination circuits are invalidated, a three-phase determination trip signal is negated, and the first, second, and third inrush determination circuits When all of the above determine that no inrush current has occurred, the determination results of the first, second, and third current ratio differential determination circuits are validated, and the first, second, or second A three-phase lock circuit that asserts the three-phase determination trip signal when the determination result of the current ratio differential determination circuit of 3 indicates that the differential current is greater than or equal to the threshold level; Second or third a When the rush determination circuit determines that the inrush current has occurred, the differential current having the same phase as the first, second, or third inrush determination circuit that has determined that the inrush current has occurred is determined. The determination result of the first, second, or third current ratio differential determination circuit to be performed is invalidated and each phase determination trip signal is negated, and the first, second, or third inrush determination circuit is When it is determined that no rush current is generated, a differential current having the same phase as that of the first, second, or third inrush determination circuit determined that no inrush current is generated is determined. The determination result of the first, second, or third current ratio differential determination circuit is validated, and the determination result of the first, second, or third current ratio differential determination circuit is the differential current Be above threshold level Each phase lock system circuit that asserts each phase determination trip signal when indicating a current difference that asserts a trip signal based on the three-phase determination trip signal and each phase determination trip signal A dynamic relay.
この発明によれば、保護対象となる変圧器の第１相〜第３相の各相毎にインラッシュ電流が発生したか否かを判定する第１〜第３のインラッシュ判定回路の判定結果に基づいて当該相に対応する第１〜第３の電流比率差動判定回路の判定結果のみをロックする各相ロック方式回路が出力する各相判定トリップ信号と、第１〜第３のインラッシュ判定回路のいずれかの判定結果に基づいて第１〜第３の電流比率差動判定回路すべての判定結果をロックする３相ロック方式回路が出力する３相判定トリップ信号とに基づいてトリップ信号をアサートにするようにしているため、インラッシュ電流の判定処理が電流比率差動の判定処理よりも時間がかかる場合でも、電流差動リレーの誤動作を防止することができる変圧器保護リレーを得ることができるという効果を奏する。 According to this invention, the determination results of the first to third inrush determination circuits that determine whether or not an inrush current has occurred for each of the first to third phases of the transformer to be protected. Each phase determination trip signal output by each phase lock system circuit that locks only the determination result of the first to third current ratio differential determination circuits corresponding to the phase, and the first to third inrushes A trip signal is generated based on a three-phase determination trip signal output from a three-phase lock circuit that locks the determination results of all the first to third current ratio differential determination circuits based on the determination result of any of the determination circuits. Since the inrush current determination process takes more time than the current ratio differential determination process, the transformer protection relay that can prevent malfunction of the current differential relay is obtained. In There is an effect that that.
以下に、本発明にかかる変圧器保護リレーの実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。 Hereinafter, embodiments of a transformer protection relay according to the present invention will be described in detail with reference to the drawings. Note that the present invention is not limited to the embodiments.
実施の形態１．
図１〜図９を用いてこの発明の実施の形態１を説明する。図１は、この発明における変圧器保護リレーが適用される電力系統構成を示す図である。この電力系統構成においては、被保護変圧器Ｔｒと、被保護変圧器Ｔｒの１次端子系統電流を検出する電流変成器ＣＴ１と、被保護変圧器Ｔｒの２次端子系統電流を検出する電流変成器ＣＴ２と、被保護変圧器Ｔｒの３次端子系統電流を検出する電流変成器ＣＴ３と、被保護変圧器Ｔｒの３次端子系統電圧を検出する電圧変成器ＰＴ３と、電流変成器ＣＴ１〜ＣＴ３によって検出された被保護変圧器Ｔｒの各系統電流および電圧変成器ＰＴ３によって検出された３次端子系統電圧に基づいて被保護変圧器Ｔｒの系統事故を検出してトリップ信号を出力する変圧器保護リレーＲｙと、変圧器保護リレーＲｙが出力するトリップ信号ＴＰによって被保護変圧器Ｔｒの各系統を遮断する系統遮断器ＣＢ１〜ＣＢ３を備えている。図１においては、系統遮断器ＣＢ１が被保護変圧器Ｔｒの１次端子系統を遮断し、系統遮断器ＣＢ２が被保護変圧器Ｔｒの２時端子系統を遮断し、系統遮断器ＣＢ３が被保護変圧器Ｔｒの３次端子系統を遮断する。なお、以下、１次端子系統を第１相、２次端子系統を第２相、３次端子系統を第３相ということがある。
Embodiment 1 FIG.
A first embodiment of the present invention will be described with reference to FIGS. FIG. 1 is a diagram showing a power system configuration to which a transformer protection relay according to the present invention is applied. In this power system configuration, the protected transformer Tr, the current transformer CT1 that detects the primary terminal system current of the protected transformer Tr, and the current transformer that detects the secondary terminal system current of the protected transformer Tr. CT2, current transformer CT3 for detecting the tertiary terminal system current of the protected transformer Tr, voltage transformer PT3 for detecting the tertiary terminal system voltage of the protected transformer Tr, and current transformers CT1 to CT3 Transformer protection for detecting a system fault of the protected transformer Tr and outputting a trip signal based on each system current of the protected transformer Tr detected by the voltage transformer and the tertiary terminal system voltage detected by the voltage transformer PT3 The circuit breakers CB1 to CB3 are provided that cut off each system of the protected transformer Tr by the relay signal Ry and the trip signal TP output from the transformer protection relay Ry. In FIG. 1, the system breaker CB1 shuts off the primary terminal system of the protected transformer Tr, the system breaker CB2 shuts off the 2:00 terminal system of the protected transformer Tr, and the system breaker CB3 is protected. The tertiary terminal system of the transformer Tr is shut off. Hereinafter, the primary terminal system may be referred to as a first phase, the secondary terminal system may be referred to as a second phase, and the tertiary terminal system may be referred to as a third phase.
一般に、変圧器保護リレーＲｙ内の電流差動リレーは、被保護変圧器Ｔｒのインラッシュ電流によって誤動作することがある。そのため、インラッシュ電流発生時には系統遮断器ＣＢ１〜ＣＢ３を制御するトリップ信号ＴＰをネゲートにする必要がある。すなわち、インラッシュ電流発生時には、電流差動リレーの動作をロック（無効）にする必要がある。 In general, the current differential relay in the transformer protection relay Ry may malfunction due to the inrush current of the protected transformer Tr. Therefore, it is necessary to negate the trip signal TP for controlling the system breakers CB1 to CB3 when an inrush current is generated. That is, when an inrush current is generated, it is necessary to lock (invalidate) the operation of the current differential relay.
したがって、図１に示したこの実施の形態１の変圧器保護リレーＲｙに用いられる電流差動リレーは、電圧検出付き第２調波抑制方式を用い、被保護変圧器Ｔｒの１〜３次端子系統電流（第１相〜第３相の差動電流）に含まれる第２調波成分のレベル、および３次端子系統（第３相）の電圧レベルに基づいてインラッシュ電流の発生の有無を検出し、インラッシュ電流が発生している場合にはトリップ信号ＴＰをネゲートにすることで（ロックすることで）系統遮断器ＣＢ１〜ＣＢ３の誤トリップを防止するようにするものである。 Therefore, the current differential relay used in the transformer protection relay Ry of the first embodiment shown in FIG. 1 uses the second harmonic suppression method with voltage detection, and the first to third terminals of the protected transformer Tr Whether or not inrush current is generated based on the level of the second harmonic component included in the system current (the differential current of the first phase to the third phase) and the voltage level of the tertiary terminal system (third phase). When the inrush current is detected, the trip signal TP1 to CB3 is prevented from erroneous tripping by negating (locking) the trip signal TP.
図２は、図１に示した変圧器保護リレーＲｙの本発明に関わる電流差動リレーの機能を示す図である。図２において、電流差動リレーは、電流比率差動判定回路１Ａ〜１Ｃと、インラッシュ判定回路２Ａ〜２Ｃと、２入力の論理和回路（以下、ＯＲ回路という）Ｏ２１と、３入力のＯＲ回路Ｏ３１〜Ｏ３３と、反転回路（以下、ＮＯＴ回路という）Ｎ１〜Ｎ４と、２入力の論理積回路（以下、ＡＮＤ回路という）Ａ２１〜Ａ２５と、遅延回路４とを備え、電流比率差動判定回路１Ａ〜１Ｃ、インラッシュ判定回路２Ａ〜２Ｃ、ＯＲ回路Ｏ３１，Ｏ３２、ＮＯＴ回路Ｎ１、およびＡＮＤ回路Ａ２１によって３相ロック方式回路３Ａを構成し、電流比率差動判定回路１Ａ〜１Ｃ、インラッシュ判定回路２Ａ〜２Ｃ、ＮＯＴ回路Ｎ２〜Ｎ４、ＡＮＤ回路Ａ２２〜Ａ２４、およびＯＲ回路Ｏ３３によって各相ロック方式回路３Ｂを構成している。なお、ＡＮＤ回路Ａ２５が特許請求の範囲でいうところの各相判定トリップ信号ロック回路の機能を実現している。
FIG. 2 is a diagram showing the function of the current differential relay according to the present invention of the transformer protection relay Ry shown in FIG. In FIG. 2, the current differential relay includes current ratio
電流比率差動判定回路１Ａ〜１Ｃは、電流変成器ＣＴ１〜ＣＴ３によって検出された第１相〜第３相の差動電流を入力とし、入力された差動電流が予め定められた閾値レベル以上であるか否かを判定する。電流比率差動判定回路１Ａ〜１Ｃは、入力された差動電流が閾値レベル以上であると判定した場合には出力ＯＵＴ１Ａ〜ＯＵＴ１Ｃをアサート（ここでは、“Ｈ”）にし、入力された差動電流が閾値レベルより小さいと判定した場合には出力ＯＵＴ１Ａ〜ＯＵＴ１Ｃをネゲート（ここでは、“Ｌ”）にする。電流比率差動判定回路１Ａ〜１Ｃは、出力ＯＵＴ１Ａ〜ＯＵＴ１ＣをＯＲ回路Ｏ３１およびＡＮＤ回路Ａ２２〜Ａ２４に出力する。
The current ratio
インラッシュ判定回路２Ａ〜２Ｃは、電流変成器ＣＴ１〜ＣＴ３から入力される差動信号と、電圧変成器ＰＴ３から入力される被保護変圧器Ｔｒの３次端子系統電圧（第３相の電圧）とに基づいて、被保護変圧器Ｔｒの第１相〜第３相にインラッシュ電流が発生したか否かを判定する。インラッシュ判定回路２Ａ〜２Ｃは、インラッシュ電流が発生したと判定した場合には出力ＯＵＴ２Ａ〜ＯＵＴ２Ｃをアサート（ここでは、“Ｈ”）にし、インラッシュ電流が発生していないと判定した場合には出力ＯＵＴ２Ａ〜ＯＵＴ２Ｃをネゲート（ここでは、“Ｌ”）にする。インラッシュ判定回路２Ａ〜２Ｃは、出力ＯＵＴ２Ａ〜ＯＵＴ２ＣをＯＲ回路Ｏ３２とＮＯＴ回路Ｎ２〜Ｎ４に出力する。
The
インラッシュ判定回路２Ａ〜２Ｃは、それぞれ同じ内部構成を有している。図３に示した電圧検出付き第２調波抑制方式を用いたインラッシュ判定回路２Ａの内部構成を参照して、インラッシュ判定回路の内部構成を説明する。図３において、インラッシュ判定回路２Ａは、第２調波検出回路２１と、３次電圧検出回路２２と、２入力のＡＮＤ回路Ａ２６とを備えている。
The
第２調波検出回路２１は、電流変成器ＣＴ１から入力される差動電流（この場合は、被保護変圧器Ｔｒの第１相の差動電流）に含まれる第２調波成分の有無を検出する。第２調波検出回路２１は、入力された差動電流に含まれる第２調波成分のレベルが予め定められた第２調波成分閾値レベル以上の場合に第２調波成分を検出したと判断して出力をアサート（この場合は、“Ｈ”）にし、入力された差動電流に含まれる第２調波成分のレベルが第２調波成分閾値レベルより小さい場合に第２調波成分を検出しなかったと判断して出力をネゲート（この場合は、“Ｌ”）にする。
The second
３次電圧検出回路２２は、電圧変成器ＰＴ３から入力される被保護変圧器Ｔｒの３次端子系統電圧（第３相の電圧）が予め定められた閾値電圧以上であるか否かを判定する。３次電圧検出回路２２は、入力された第３相の電圧が閾値電圧以上である場合には出力をアサート（この場合は、“Ｈ”）にし、入力された第３相の電圧が閾値電圧より小さい場合には出力をネゲート（この場合は、“Ｌ”）にする。
The tertiary
ＡＮＤ回路Ａ２６は、第２調波検出回路２１および３次電圧検出回路２２の出力を入力とし、これらの入力の論理和をインラッシュ判定回路２Ａの出力ＯＵＴ２Ａとして出力する。すなわち、インラッシュ判定回路２Ａは、被保護変圧器Ｔｒの第３相電流である差動電流に第２調波成分が第２調波成分閾値レベル以上含まれており、かつ被保護変圧器Ｔｒの第３相電圧が閾値電圧以上である場合に第１相にインラッシュ電流が発生していると判定して出力ＯＵＴ２Ａをアサート（この場合は、“Ｈ”）にする。また、インラッシュ判定回路２Ａは、被保護変圧器Ｔｒの第１相の差動電流に第２調波成分が第２調波成分閾値レベル以上含まれていない場合、または被保護変圧器Ｔｒの第３相電圧が閾値電圧より小さい場合に第１相にインラッシュ電流は発生していないと判定して出力ＯＵＴ２Ａをネゲート（この場合は、“Ｌ”）にする。
The AND circuit A26 receives the outputs of the second
図２に戻って、３相ロック方式回路３Ａは、被保護変圧器Ｔｒの第１相〜第３相のうち少なくとも１つの相の差動電流が閾値レベル以上であるか否かを判定する回路であって、被保護変圧器Ｔｒの３相のどの相にもインラッシュ電流が発生していない場合には差動電流の有無の判定結果を有効とし、被保護変圧器Ｔｒの３相のうち少なくとも１つの相にインラッシュ電流が発生した場合には差動電流の有無の判定結果を無効に（ロック）する。
Returning to FIG. 2, the three-
具体的には、電流変成器ＣＴ１〜ＣＴ３によって検出された被保護変圧器Ｔｒの各相の差動電流が閾値レベル以上であるか否かを判定する電流比率差動判定回路１Ａ〜１Ｃの出力ＯＵＴ１Ａ〜ＯＵＴ１ＣをＯＲ回路Ｏ３１に入力する。ＯＲ回路Ｏ３１は、電流比率差動判定回路１Ａ〜１Ｃの出力ＯＵＴ１Ａ〜ＯＵＴ１Ｃの論理和を出力ＯＵＴＯ３１としてＡＮＤ回路Ａ２１に入力する。すなわち、ＯＲ回路Ｏ３１は、被保護変圧器Ｔｒの第１相〜第３相のいずれかの相の差動電流が閾値レベル以上である場合に出力ＯＵＴＯ３１をアサート（この場合は、“Ｈ”）にし、被保護変圧器Ｔｒの第１相〜第３相の差動電流がすべて閾値レベルより小さい場合に出力ＯＵＴＯ３１をネゲート（この場合は、“Ｌ”）にする。
Specifically, the outputs of the current ratio
電流変成器ＣＴ１〜ＣＴ３によって検出された被保護変圧器Ｔｒの各相の差動電流および電圧変成器ＰＴ３によって検出された被保護変圧器Ｔｒの第３相電圧に基づいて、各相においてインラッシュ電流が発生したか否かを判定するインラッシュ判定回路２Ａ〜２Ｃの出力ＯＵＴ２Ａ〜ＯＵＴ２ＣをＯＲ回路Ｏ３２に入力する。
Based on the differential current of each phase of the protected transformer Tr detected by the current transformers CT1 to CT3 and the third phase voltage of the protected transformer Tr detected by the voltage transformer PT3, the inrush in each phase. The outputs OUT2A to OUT2C of the
ＯＲ回路Ｏ３２は、インラッシュ判定回路２Ａ〜２Ｃの出力ＯＵＴ２Ａ〜ＯＵＴ２Ｃの論理和をとり、この論理和を出力ＯＵＴＯ３１としてＮＯＴ回路Ｎ１および遅延回路４に入力する。すなわち、ＯＲ回路Ｏ３２は、被保護変圧器Ｔｒのいずれかの相でインラッシュ電流が発生した場合に出力ＯＵＴＯ３２をアサート（この場合は、“Ｈ”）し、被保護変圧器Ｔｒの３相すべてにインラッシュ電流が発生していない場合に出力ＯＵＴＯ３２をネゲート（この場合は、“Ｌ”）にする。
The OR circuit O32 takes the logical sum of the outputs OUT2A to OUT2C of the
ＮＯＴ回路Ｎ１は、ＯＲ回路Ｏ３２の出力を反転させてＡＮＤ回路Ａ２１に入力する。ＡＮＤ回路Ａ２１は、ＮＯＴ回路Ｎ１の出力とＯＲ回路Ｏ３１の出力ＯＵＴＯ３１との論理和を出力ＯＵＴＡ２１としてＯＲ回路Ｏ２１に入力する。すなわち、ＡＮＤ回路Ａ２１は、被保護変圧器Ｔｒの第１相〜第３相のいずれの相にもインラッシュ電流が発生していない場合には被保護変圧器Ｔｒの各相の電流比率差動判定の結果を有効とし、被保護変圧器Ｔｒの第１相〜第３相のうち少なくとも１つの相にインラッシュ電流が発生した場合には被保護変圧器Ｔｒの各相の電流比率差動判定の結果を無効にする。換言すれば、ＡＮＤ回路Ａ２１は、被保護変圧器Ｔｒのいずれかの相の差動電流が閾値レベル以上であってかついずれの相にもインラッシュ電流が発生していない場合に出力ＯＵＴＡ２１をアサートにし、被保護変圧器Ｔｒの各相の差動電流が閾値レベルより小さい場合、または被保護変圧器Ｔｒのいずれかの相にインラッシュ電流が発生している場合に出力ＯＵＴＡ２１をネゲート（この場合は、“Ｌ”）にする。 The NOT circuit N1 inverts the output of the OR circuit O32 and inputs it to the AND circuit A21. The AND circuit A21 inputs the logical sum of the output of the NOT circuit N1 and the output OUTO31 of the OR circuit O31 to the OR circuit O21 as an output OUTA21. That is, the AND circuit A21 determines the current ratio differential of each phase of the protected transformer Tr when no inrush current is generated in any of the first to third phases of the protected transformer Tr. If the result of the determination is valid and an inrush current is generated in at least one of the first to third phases of the protected transformer Tr, the current ratio differential determination of each phase of the protected transformer Tr Invalidate the result of. In other words, the AND circuit A21 asserts the output OUTA21 when the differential current of any phase of the protected transformer Tr is equal to or higher than the threshold level and no inrush current is generated in any phase. When the differential current of each phase of the protected transformer Tr is smaller than the threshold level, or when the inrush current is generated in any phase of the protected transformer Tr, the output OUTA21 is negated (in this case Is “L”).
各相ロック方式回路３Ｂは、被保護変圧器Ｔｒの各相毎に電流比率差動判定結果を当該相にインラッシュ電流が発生しているか否かによって有効／無効とする。具体的には、ＮＯＴ回路Ｎ２〜Ｎ３は、電流変成器ＣＴ１〜ＣＴ３によって検出された被保護変圧器Ｔｒの各相の差動電流および電圧変成器ＰＴ３によって検出された被保護変圧器Ｔｒの３次端子系統電圧に基づいて、各相においてインラッシュ電流が発生したか否かを判定するインラッシュ判定回路２Ａ〜２Ｃの出力ＯＵＴ２Ａ〜ＯＵＴ２Ｃを反転させてＡＮＤ回路Ａ２２〜Ａ２４に出力する。
Each
ＡＮＤ回路Ａ２２〜Ａ２４は、電流比率差動判定回路１Ａ〜１Ｃの出力ＯＵＴ１Ａ〜ＯＵＴ１ＣとＮＯＴ回路Ｎ２〜Ｎ４の出力との論理積をとり、この論理積を出力ＯＵＴＡ２２〜ＯＵＴＡ２４としてＯＲ回路Ｏ３３に出力する。すなわち、ＡＮＤ回路Ａ２２〜Ａ２４は、被保護変圧器Ｔｒの第１相〜第３相にインラッシュ電流が発生していない場合には電流比率差動判定回路１Ａ〜１Ｃの出力を有効とし、被保護変圧器Ｔｒの第１相〜第３相にインラッシュ電流が発生している場合には電流比率差動判定回路１Ａ〜１Ｃの出力を無効にする。
The AND circuits A22 to A24 take the logical product of the outputs OUT1A to OUT1C of the current ratio
換言すれば、ＡＮＤ回路Ａ２２〜Ａ２４は、インラッシュ判定回路２Ａ〜２Ｃの出力ＯＵＴ２Ａ〜ＯＵＴ２Ｃがアサートの場合または電流比率差動判定回路１Ａ〜１Ｃの出力ＯＵＴ１Ａ〜１Ｃがネゲートの場合に出力ＯＵＴＡ２２〜ＯＵＴＡ２４をネゲート（この場合は、“Ｌ”）にし、インラッシュ判定回路２Ａ〜２Ｃの出力ＯＵＴ２Ａ〜ＯＵＴ２Ｃがネゲートであってかつ電流比率差動判定回路１Ａ〜１Ｃの出力ＯＵＴ１Ａ〜ＯＵＴ１Ｃがアサートの場合に出力ＯＵＴＡ２２〜ＯＵＴＡ２４をアサート（この場合は、“Ｈ”）にする。
In other words, the AND circuits A22 to A24 output when the outputs OUT2A to OUT2C of the
ＯＲ回路Ｏ３３は、ＡＮＤ回路Ａ２２〜Ａ２４の出力ＯＵＴＡ２２〜ＯＵＴＡ２４の論理和をとり、この論理和を出力ＯＵＴＯ３３としてＡＮＤ回路Ａ２５に出力する。すなわち、ＯＲ回路Ｏ３３は、被保護変圧器Ｔｒの各相毎に電流比率差動判定結果を当該相にインラッシュ電流が発生しているか否かによって有効／無効とした結果の論理和をとる。換言すれば、ＯＲ回路Ｏ３３は、当該相にインラッシュ電流が発生しておらずかつ当該相の差動電流が閾値以上となる相が存在する場合に出力ＯＵＴＯ３３をアサート（この場合は、“Ｈ”）にし、当該相にインラッシュ電流が発生している場合、または当該相にインラッシュ電流が発生しておらずかつ当該相の差動電流が閾値より小さい場合に出力ＯＵＴＯ３３をネゲート（この場合は、“Ｌ”）にする。 The OR circuit O33 takes a logical sum of the outputs OUTA22 to OUTA24 of the AND circuits A22 to A24 and outputs the logical sum as an output OUTO33 to the AND circuit A25. That is, the OR circuit O33 takes the logical sum of the results of valid / invalidate the current ratio differential determination result for each phase of the protected transformer Tr depending on whether or not an inrush current is generated in the phase. In other words, the OR circuit O33 asserts the output OUTO33 when there is a phase in which no inrush current is generated in the phase and the differential current of the phase is equal to or greater than the threshold (in this case, “H ”), And the output OUTO33 is negated (in this case, if an inrush current is generated in the phase, or if no inrush current is generated in the phase and the differential current of the phase is smaller than the threshold value) Is “L”).
遅延回路４は、ＯＲ回路Ｏ３２の出力ＯＵＴＯ３２、すなわち被保護変圧器Ｔｒのいずれかの相にインラッシュ電流が発生しているか否かを示す信号が入力され、この入力がアサートになってから所定時間以上アサートが継続入力されると出力をアサート（この場合は“Ｈ”）にし、入力がアサートになってから所定時間より短い時間に入力がネゲートになった場合には入力のアサートを無効として出力をネゲート（この場合は“Ｌ”）にする。なお、所定時間は、インラッシュ電流の検出、すなわちインラッシュ判定回路２Ａ〜２Ｃの処理に要する時間バラツキを吸収するのに必要な時間とする。
The delay circuit 4 receives an output OUTO32 of the OR circuit O32, that is, a signal indicating whether or not an inrush current is generated in any phase of the protected transformer Tr, and is predetermined after the input is asserted. If the assertion continues for more than the time, the output is asserted (in this case “H”). If the input is negated in a time shorter than the predetermined time after the input is asserted, the input assertion is invalidated. The output is negated (in this case, “L”). Note that the predetermined time is a time necessary to absorb the time variation required for the detection of the inrush current, that is, the processing of the
ＡＮＤ回路Ａ２５は、遅延回路４の出力とＯＲ回路Ｏ３３の論理積をとり、この論理積を出力ＯＵＴＡ２５としてＯＲ回路Ｏ２１に出力する。すなわちＡＮＤ回路Ａ２５は、被保護変圧器Ｔｒのいずれかの相にインラッシュ電流が発生しておりかつインラッシュ電流が発生していない相の差動電流が閾値レベル以上の場合に出力ＯＵＴＡ２５をアサート（この場合は、“Ｈ”）にし、被保護変圧器Ｔｒのいずれの相にもインラッシュ電流が発生していない場合に出力ＯＵＴＡ２５をネゲート（この場合は、“Ｌ”）にする。 The AND circuit A25 takes the logical product of the output of the delay circuit 4 and the OR circuit O33, and outputs this logical product to the OR circuit O21 as an output OUTA25. That is, the AND circuit A25 asserts the output OUTA25 when the inrush current is generated in any phase of the protected transformer Tr and the differential current of the phase in which no inrush current is generated is equal to or higher than the threshold level. (In this case, “H”), and when no inrush current is generated in any phase of the protected transformer Tr, the output OUTA25 is negated (in this case, “L”).
ＯＲ回路Ｏ２１は、ＡＮＤ回路Ａ２１の出力ＯＵＴＡ２１とＡＮＤ回路Ａ２５の出力ＯＵＴＡ２５との論理積をとり、この論理積をトリップ信号ＴＰとして系統遮断器ＣＢ１〜ＣＢ３に出力して系統遮断器ＣＢ１〜ＣＢ３を制御し系統事故を除去する。すなわち、ＯＲ回路Ｏ２１は、被保護変圧器Ｔｒのいずれかの相の差動電流が閾値レベル以上であってかついずれの相にもインラッシュ電流が発生していない場合、または被保護変圧器Ｔｒのいずれかの相にインラッシュ電流が発生しておりかつインラッシュ電流が発生していない相の差動電流が閾値レベル以上の場合にトリップ信号ＴＰをアサート（この場合は、“Ｈ”）にし、各相すべての差動電流が閾値レベルより小さい場合、またはいずれかの相にインラッシュ電流が発生しておりかつインラッシュ電流が発生していない相の差動電流が閾値レベルより小さい場合にトリップ信号ＴＰをネゲート（この場合は、“Ｌ”）にする。 The OR circuit O21 takes a logical product of the output OUTA21 of the AND circuit A21 and the output OUTA25 of the AND circuit A25, and outputs the logical product as a trip signal TP to the system breakers CB1 to CB3 to output the system breakers CB1 to CB3. Control and eliminate grid faults. That is, the OR circuit O21 is used when the differential current of any phase of the protected transformer Tr is equal to or higher than the threshold level and no inrush current is generated in any phase, or the protected transformer Tr The trip signal TP is asserted (in this case, “H”) when the inrush current is generated in any of the phases and the differential current of the phase where the inrush current is not generated is equal to or higher than the threshold level. When the differential current of all phases is less than the threshold level, or when the inrush current is occurring in any phase and the differential current of the phase where no inrush current is occurring is less than the threshold level The trip signal TP is negated (in this case, “L”).
つぎに、図４〜図９のタイミングチャートを参照して、この発明における変圧器保護リレーの電流差動リレーの動作について説明する。まず、図４〜図６のタイミングチャートを参照して、各相ロック方式回路３Ｂにおいて電流差動リレーの動作時間を高速化し、インラッシュ判定回路２Ａの３次電圧検出回路２２において３次電圧検出判定に時間を要した場合の動作を例に挙げて、３次電圧検出判定に時間を要した場合の動作について説明する。
Next, the operation of the current differential relay of the transformer protection relay according to the present invention will be described with reference to the timing charts of FIGS. First, referring to the timing charts of FIGS. 4 to 6, the operation time of the current differential relay is increased in each
図４は、各相ロック方式回路３Ｂの動作を説明するためのタイミングチャートである。図４においては、時刻ｔ０に被保護変圧器Ｔｒが投入され、電流比率差動判定回路１Ａ〜１Ｃは電流変成器ＣＴ１〜ＣＴ３から入力される差動電流が閾値レベル以上であるか否かの判定を開始する。一方、電流変成器ＣＴ１〜ＣＴ３から入力される差動信号と、電圧変成器ＰＴ３から入力される被保護変圧器Ｔｒの３次端子系統電圧とに基づいて、被保護変圧器Ｔｒの各系統のインラッシュ電流が発生したか否かの判定を開始する。
FIG. 4 is a timing chart for explaining the operation of each
時刻ｔ１において、インラッシュ判定回路２Ｂが第２相にインラッシュ電流が発生したと判定して出力ＯＵＴ２Ｂを“Ｈ”にする。よって、第２相では、インラッシュ電流が発生したことにより電流比率差動判定回路１Ｂの出力ＯＵＴ１Ｂが出力ＯＵＴ２Ｂによってロックされ、ＡＮＤ回路Ａ２３の出力ＯＵＴＡ２３は“Ｌ”固定（不要応動なし）となる。
At time t1, the
また、インラッシュ判定回路２Ａ，２Ｃは、第１相，第３相にインラッシュ電流が発生したと判定していないため、出力ＯＵＴ２Ａ，ＯＵＴ２Ｃは“Ｌ”のままである。しかし、電流比率差動判定回路１Ａ，１Ｃが第１相，第３相の差動電流が閾値レベルより小さいと判定しているため、出力ＯＵＴ１Ａ，ＯＵＴ１Ｃが“Ｌ”となり、ＡＮＤ回路Ａ２２，Ａ２４の出力ＯＵＴＡ２２，ＯＵＴＡ２４も“Ｌ”となる。したがって、各相ロック方式回路３Ｂの出力（ＯＲ回路Ｏ３３の出力）ＯＵＴＯ３３は“Ｌ”となる。
Further, since the
時刻ｔ２において、インラッシュ判定回路２Ｃが第３相にインラッシュ電流が発生したと判定して出力ＯＵＴ２Ｃを“Ｈ”にする。よって、第３相では、インラッシュ電流が発生したことにより電流比率差動判定回路１Ｃの出力ＯＵＴ１Ｃが出力ＯＵＴ２Ｃによってロックされ、ＡＮＤ回路Ａ２４の出力ＯＵＴＡ２４は“Ｌ”固定（不要応動なし）となる。
At time t2, the
一方、電流比率差動判定回路１Ａが第１相の差動電流が閾値レベル以上となったと判定し出力ＯＵＴ１Ａを“Ｈ”にする。インラッシュ判定回路２Ａは第１相においてインラッシュ電流が発生していないと判定しており出力ＯＵＴ２Ａは“Ｌ”のままである。したがって、電流比率差動判定回路１Ａの出力ＯＵＴ１Ａはインラッシュ判定回路２Ａの出力ＯＵＴ２Ａによってロックされることはない。よって、ＡＮＤ回路Ａ２２の出力ＯＵＴＡ２２は“Ｈ”となり、各相ロック方式回路３Ｂの出力ＯＵＴＯ３３は“Ｈ”となる。
On the other hand, the current ratio
時刻ｔ３において、インラッシュ判定回路２Ａが第１相にインラッシュ電流が発生したことを判定して出力ＯＵＴ２Ａを“Ｈ”にする。よって、第１相では、インラッシュ電流が発生したことにより電流比率差動判定回路１Ａの出力ＯＵＴ１Ａが出力ＯＵＴ２Ａによってロックされ、ＡＮＤ回路Ａ２２の出力ＯＵＴＡ２２が“Ｌ”になる。よって、各相ロック方式回路３Ｂの出力ＯＵＴＯ３３は“Ｌ”となる。
At time t3, the
このように、電流比率差動判定回路１Ａ〜１Ｃ、およびインラッシュ判定回路２Ａ〜２Ｃの各判定要素は、系統電流・電圧の入力の大きさや位相、電流差動リレーのサンプリングタイミング、演算タイミングなどによって動作時間にばらつきがあり、３次電圧検出回路２２の判定に時間を要する。そのため、各相ロック方式回路３Ｂは、たとえば、図４に示したタイミングチャートに示したように、インラッシュ判定回路２Ａの出力ＯＵＴ２Ａ（ロック信号）の出力が遅れ、電流比率差動判定回路１Ａの出力ＯＵＴ１Ａをロックできずに誤トリップすることがある。すなわち、図４において、各相ロック方式回路３Ｂは、第１相のみロック信号（出力ＯＵＴ２Ａ）の出力が遅れ不要応動を出力し（出力ＯＵＴＡ２２の“Ｈ”）、第２，３相は不要応動なし（出力ＯＵＴＡ２３，ＯＵＴＡ２４の“Ｌ”）となり、各相ロック方式回路３Ｂの各相判定トリップ信号（出力ＯＵＴＯ３３）として不要応動（“Ｈ”）を出力することがある。
As described above, the determination elements of the current ratio
図５は、３相ロック方式回路３Ａの動作を説明するためのタイミングチャートである。図５に示すように、３相ロック方式回路３Ａでは、時刻ｔ０において被保護変圧器Ｔｒが投入され、時刻ｔ１において、インラッシュ判定回路２Ｂが第２相のインラッシュ電流の発生を検出して出力ＯＵＴ２Ｂを“Ｈ”にすると、ＯＲ回路Ｏ３２は出力ＯＵＴＯ３２を“Ｈ”にする。これにより、電流比率差動判定回路１Ａ〜１Ｃの出力ＯＵＴ１Ａ〜ＯＵＴ１Ｃの論理和を取るＯＲ回路Ｏ３１の出力ＯＵＴＯ３１がロックされ、３相ロック方式回路３Ａの出力（ＡＮＤ回路Ａ２１の出力ＯＵＴＡ２１）が“Ｌ”となり、時刻ｔ２において電流比率差動判定回路１Ａ，１Ｂの出力ＯＵＴ１Ａ，ＯＵＴ１Ｂが“Ｈ”になり、時刻ｔ３において電流比率差動判定回路１Ｃの出力ＯＵＴ１Ｃが“Ｈ”になっても、３相ロック方式回路３Ａの出力ＯＵＴＡ２１は“Ｌ”固定のままとなる。
FIG. 5 is a timing chart for explaining the operation of the three-
このように、電流比率差動判定回路１Ａ〜１Ｃ、およびインラッシュ判定回路２Ａ〜２Ｃの各判定要素は、系統電流・電圧の入力の大きさや位相、電流差動リレーのサンプリングタイミング、演算タイミング等により動作時間にばらつきがあり、３次電圧検出回路２２の判定に時間を要する場合でも、図５のタイミングチャートに示したように、３相ロック方式回路３Ａは、インラッシュ判定回路２Ａ〜２Ｃのうち最初にロック信号を出力する（ＯＵＴ２Ａ〜ＯＵＴ２Ｃの“Ｈ”にする）判定要素によって電流比率差動判定回路１Ａ〜１Ｃの出力ＯＵＴ１Ａ〜１Ｃを阻止することができる。すなわち、図５において、３相ロック方式回路３Ａは、第２相のインラッシュ判定回路２Ｂが最も速くロック信号を出力し（出力ＯＵＴ２Ｂを“Ｈ”にし）、３相ロック方式回路３Ａの出力ＯＵＴＡ２１（３相判定トリップ信号）として不要応動なし（“Ｌ”）を出力する。
As described above, the determination elements of the current ratio
図６は、図４および図５に示した各相ロック方式回路３Ｂの出力ＯＵＴＯ３３および３相ロック方式回路３Ａの出力ＯＵＴＡ２１と、３相ロック方式回路３Ａのロック信号であるＯＲ回路Ｏ３２の出力ＯＵＴＯ３２と、遅延回路４の出力ＯＵＴＤと、ＡＮＤ回路Ａ２５の出力ＯＵＴＡ２５と、ＯＲ回路Ｏ２１の出力であるトリップ信号ＴＰとの関係を示すタイミングチャートである。
6 shows the output OUTO33 of each
図６においては、先の図５のタイミングチャートを参照して説明したように、３相ロック方式回路３Ａの出力ＯＵＴＡ２１は“Ｌ”固定となり、時刻ｔ１において、３相ロック方式回路３Ａのロック信号である出力ＯＵＴＯ３２は“Ｈ”となる。一方、先の図４のタイミングチャートを参照して説明したように、各相ロック方式回路３Ｂの出力ＯＵＴＯ３３は、時刻ｔ２において“Ｈ”になり時刻ｔ３において“Ｌ”になる。
In FIG. 6, as described with reference to the timing chart of FIG. 5, the output OUTA21 of the three-
遅延回路４は、時刻ｔ１において“Ｈ”となった出力ＯＵＴＯ３２を入力とし、この入力を遅延時間ｄｌｙだけ遅延させ時刻ｔ４に出力ＯＵＴＤを“Ｈ”にする。ＡＮＤ回路Ａ２５は、各相ロック方式回路３Ｂの出力ＯＵＴＯ３３と遅延回路４の出力ＯＵＴＤの論理積を出力ＯＵＴＡ２５としてＯＲ回路Ｏ２１に出力する。したがって、ＡＮＤ回路Ａ２５は、遅延回路４の出力ＯＵＴＤすなわち３相ロック方式回路３Ａのロック信号を遅延させた信号によって、各相ロック方式回路３Ｂの出力ＯＵＴＯ３３が時刻ｔ２から時刻ｔ３まで“Ｈ”となる不要応動の出力を防止する。これにより、３相ロック方式回路Ａの出力ＯＵＴＡ２１と遅延回路４の出力ＯＵＴＤの論理和をとるＯＲ回路Ｏ２１は、出力であるトリップ信号ＴＰを“Ｌ”固定とし、比率差動リレーの不要応動を防止している。
The delay circuit 4 receives the output OUTO32 that has become “H” at time t1, and delays this input by the delay time dly, and sets the output OUTD to “H” at time t4. The AND circuit A25 outputs the logical product of the output OUTO33 of each
つぎに、図７〜図９のタイミングチャートを参照して、被保護変圧器Ｔｒに事故が発生した場合、すなわち事故変圧器を投入した場合の動作について、第１，２相が事故相である場合を例に挙げて説明する。図７は、各相ロック方式回路３Ｂの動作を説明するためのタイミングチャートである。
Next, referring to the timing charts of FIGS. 7 to 9, when an accident occurs in the protected transformer Tr, that is, when the accident transformer is turned on, the first and second phases are the accident phases. A case will be described as an example. FIG. 7 is a timing chart for explaining the operation of each
図７においては、時刻ｔ１０において被保護変圧器Ｔｒに事故が発生し、電流比率差動判定回路１Ａ〜１Ｃは電流変成器ＣＴ１〜ＣＴ３から入力される差動電流が閾値レベル以上であるか否かの判定を開始する。一方、電流変成器ＣＴ１〜ＣＴ３から入力される差動信号と、電圧変成器ＰＴ３から入力される被保護変圧器Ｔｒの３次端子系統電圧とに基づいて、被保護変圧器Ｔｒの各系統のインラッシュ電流が発生したか否かの判定を開始する。
In FIG. 7, an accident occurs in the protected transformer Tr at time t10, and the current ratio
時刻ｔ１１において、電流比率差動判定回路１Ａ，１Ｂが第１，２相の差動電流が閾値レベル以上になったと判定し出力ＯＵＴ１Ａ，ＯＵＴ１Ｂを“Ｈ”にする。また、インラッシュ判定回路２Ａ，２Ｂは、第１，２相にインラッシュ電流が発生していないと判定して出力ＯＵＴ２Ａ，ＯＵＴ２Ｂは“Ｌ”のままにする。よって、ＡＮＤ回路Ａ２２，Ａ２３は、出力ＯＵＴＡ２２，ＯＵＴＡ２３を“Ｈ”にする。すなわち、第１，２相においては、インラッシュ電流が発生していないためロック信号が発生していない（出力ＯＵＴ２Ａ，ＯＵＴ２Ｂが“Ｌ”の）ため、電流比率差動判定回路１Ａ，１Ｂの出力ＯＵＴ１Ａ，ＯＵＴ１Ｂはロックされることなく出力される。よって、各相ロック方式回路３Ｂの出力（ＯＲ回路Ｏ３３の出力）ＯＵＴＯ３３は“Ｈ”となる。
At time t11, the current ratio
一方、インラッシュ判定回路２Ａは第３相にインラッシュ電流が発生したと判定して出力ＯＵＴ２Ｃを“Ｈ”にする。これにより、第３相では、インラッシュ電流が発生したことにより電流比率差動判定回路１Ｃの出力ＯＵＴ１Ｃが出力ＯＵＴ２Ｂによってロックされ、時刻ｔ１１以降に電流比率差動判定回路１Ｃの出力ＯＵＴ１Ｃが“Ｈ”になってもＡＮＤ回路Ａ２４の出力ＯＵＴＡ２４は出力を“Ｌ”固定とする。
On the other hand, the
図８は、３相ロック方式回路３Ａの動作を説明するためのタイミングチャートである。図８に示すように、３相ロック方式回路３Ａでは、時刻ｔ１０において被保護変圧器Ｔｒに事故が発生すると、時刻ｔ１１において、電流比率差動判定回路１Ａ，１Ｂが第１，２相の差動電流が閾値レベル以上になり出力ＯＵＴ１Ａ，ＯＵＴ１Ｂが“Ｈ”になると、ＯＲ回路Ｏ３１は出力ＯＵＴＯ３１を“Ｈ”にする。
FIG. 8 is a timing chart for explaining the operation of the three-
一方、インラッシュ判定回路２Ｃが第３相にインラッシュ電流が発生したことを検出して出力ＯＵＴ２Ｃを“Ｈ”にするとＯＲ回路Ｏ２３は出力ＯＵＴＯ３２を“Ｈ”にする。これにより、ＯＲ回路Ｏ３１の出力ＯＵＴＯ３１はロックされ、ＡＮＤ回路Ａ２１は出力を“Ｌ”固定にする。すなわち、電流比率差動判定回路１Ａ，１Ｂが第１，２相の事故を検出しているにもかかわらずその結果が出力されない。
On the other hand, when the
図９は、図７および図８に示した各相ロック方式回路３Ｂの出力ＯＵＴＯ３３および３相ロック方式回路３Ａの出力ＯＵＴＡ２１と、３相ロック方式回路３Ａのロック信号であるＯＲ回路Ｏ３２の出力ＯＵＴＯ３２と、遅延回路４の出力ＯＵＴＤと、ＡＮＤ回路Ａ２５の出力ＯＵＴＡ２５と、ＯＲ回路Ｏ２１の出力であるトリップ信号ＴＰとの関係を示すタイミングチャートである。
9 shows the output OUTO33 of each
図９においては、先の図８のタイミングチャートを参照して説明したように、３相ロック方式回路３Ａの出力ＯＵＴＡ２１は“Ｌ”固定となり、時刻ｔ１１において、３相ロック方式回路３Ａのロック信号である出力ＯＵＴ３２Ａは“Ｈ”となる。一方、先の図７のタイミングチャートを参照して説明したように、各相ロック方式回路３Ｂの出力ＯＵＴＯ３３は、時刻ｔ１１において“Ｈ”になる。
In FIG. 9, as described with reference to the timing chart of FIG. 8, the output OUTA21 of the three-
遅延回路４は、時刻ｔ１１において“Ｈ”となった出力ＯＵＴ３２Ａを入力とし、この入力を遅延時間ｄｌｙだけ遅延させ時刻ｔ１２に出力ＯＵＴＤを“Ｈ”にする。ＡＮＤ回路Ａ２５は、各相ロック方式回路３Ｂの出力ＯＵＴＯ３３と遅延回路４の出力ＯＵＴＤの論理積を出力ＯＵＴＡ２５としてＯＲ回路Ｏ２１に出力する。したがって、各相ロック方式回路３Ｂの出力ＯＵＴＯ３３は、時刻ｔ１２までは遅延回路４の出力ＯＵＴＤによってロックされ、時刻ｔ１２において出力ＯＵＴＤが“Ｈ”になると各相ロック方式回路３Ｂの出力ＯＵＴＯ３３が有効となってＡＮＤ回路Ａ２５は出力ＯＵＴＡ２５を“Ｈ”にする。これにより、出力ＯＵＴＡ２５と出力ＯＵＴＡ２１の論理和をとるＯＲ回路Ｏ２１は出力であるトリップ信号ＴＰを“Ｈ”にして、系統遮断器ＣＢ１〜ＣＢ３を制御することが可能となる。
The delay circuit 4 receives the output OUT32A that has become “H” at time t11, delays this input by the delay time dly, and sets the output OUTD to “H” at time t12. The AND circuit A25 outputs the logical product of the output OUTO33 of each
このように、この実施の形態１においては、被保護変圧器Ｔｒの第１相〜第３相の各相毎にインラッシュ電流が発生したか否かを判定するインラッシュ判定回路２Ａ〜２Ｃの判定結果に基づいて当該相に対応する電流比率差動判定回路１Ａ〜１Ｃの判定結果のみをロックする各相ロック方式回路３Ｂが出力する各相判定トリップ信号である出力ＯＵＴＯ３３と、インラッシュ判定回路２Ａ〜２Ｃのいずれかの判定結果に基づいて電流比率差動判定回路１Ａ〜１Ｃすべての判定結果をロックする３相ロック方式回路３Ａが出力する３相判定トリップ信号である出力ＯＵＴＡ２１とに基づいてトリップ信号ＴＰをアサートにするようにしているため、インラッシュ電流の判定処理が電流比率差動の判定処理よりも時間がかかる場合でも、電流差動リレーの誤動作を防止することができる。
As described above, in the first embodiment, the
また、この実施の形態１においては、インラッシュ判定回路２Ａ〜２Ｃのいずれかの判定結果である出力ＯＵＴＯ３２を遅延時間ｄｌｙ遅延させた信号で各相トリップ信号である出力ＯＵＴＯ３３をロックする各相トリップ信号ロック回路であるＡＮＤ回路Ａ２５を設け、ＡＮＤ回路Ａ２５の出力ＯＵＴＡ２５と３相判定トリップ信号である出力ＯＵＴＡ２１に基づいてトリップ信号ＴＰをアサートにするようにしているため、インラッシュ電流発生時にまず３相ロック方式回路３Ａの判定結果によって電流比率差動リレーの誤動作を防止した後に、事故器投入対策として、一定時限後に各相ロック方式回路３Ｂの判定結果に切り替えることが可能としている。これにより、３相ロック方式回路３Ａによって、インラッシュ電流が発生したか否かの判定処理が速い相を用いて、電流差動リレーの誤トリップ信号の出力を阻止することができ、電流差動リレーを高速化した場合にも、電流比率差動判定回路１Ａ〜１Ｃとインラッシュ判定回路２Ａ〜２Ｃとの処理の時限協調に裕度を確保しやすくなり、流差動リレーの動作時間を高速化するために電流比率差動判定の処理を高速化した場合でも電流差動リレーの誤動作を防止することができる。また、各相ロック方式回路３Ａによって、事故変圧器投入時に事故相とインラッシュ相が異なる場合は事故相の検出を容易にすることができる。
Further, in the first embodiment, each phase trip that locks the output OUTO33 that is each phase trip signal with a signal obtained by delaying the output OUTO32 that is the determination result of any of the
実施の形態２．
図１０〜図１２を用いてこの発明の実施の形態２を説明する。先の実施の形態１では、各相ロック方式回路３Ｂの出力ＯＵＴＯ３３を３相ロック方式回路３Ａのロック信号であるＯＵＴＯ３２を遅延時間ｄｌｙ分遅延させることで、各相ロック方式回路３Ｂの出力ＯＵＴＯ３３の誤トリップを防止する回路構成としたが、この実施の形態２では、各相ロック方式回路３Ｂの出力ＯＵＴＯ３３がアサートになってから遅延時間ｄｌｙ以上アサートが継続したか否かを判定することで各相ロック方式回路３Ｂの出力ＯＵＴＯ３３の誤トリップを防止するものである。
Embodiment 2. FIG.
A second embodiment of the present invention will be described with reference to FIGS. In the first embodiment, the output OUTO33 of each
この実施の形態２の変圧器保護リレーが適用される電力系統構成は、先の図１に示した実施の形態１の電力系統構成と同じであるので、ここではその説明を省略する。 Since the power system configuration to which the transformer protection relay of the second embodiment is applied is the same as the power system configuration of the first embodiment shown in FIG. 1, the description thereof is omitted here.
図１０は、この実施の形態２の変圧器保護リレーＲｙの本発明に関わる電流差動リレーの機能を示す構成図である。図１０に示したこの実施の形態２の電流差動リレーは、先の図２に示した実施の形態１の電流差動リレーとほぼ同じであり、相違点は、実施の形態１の電流差動リレーからＡＮＤ回路Ａ２５が削除され、遅延回路４の入力に３相ロック方式回路３ＡのＯＲ回路Ｏ３２の出力ＯＵＴＯ３２の代わりに、各相ロック方式回路３ＢのＯＲ回路Ｏ３３の出力ＯＵＴＯ３３が入力され、ＯＲ回路Ｏ２１の一方の入力に遅延回路４の出力ＯＵＴＤが入力されていることである。なお、先の図２に示した実施の形態１の電流差動リレーと同じ機能を持つ構成部分には同一符号を付し、重複する説明は省略する。
FIG. 10 is a configuration diagram showing the function of the current differential relay according to the present invention of the transformer protection relay Ry of the second embodiment. The current differential relay according to the second embodiment shown in FIG. 10 is substantially the same as the current differential relay according to the first embodiment shown in FIG. 2, and the difference is the current difference between the first and second embodiments. The AND circuit A25 is deleted from the dynamic relay, and the output OUTO33 of the OR circuit O33 of each
遅延回路４は、各相ロック方式回路３ＢのＯＲ回路Ｏ３３の出力ＯＵＴＯ３３、すなわち各相ロック方式回路３Ｂによるトリップ信号がアサートになってから所定時間以上アサートが継続入力されると出力ＯＵＴＤをアサートにし、各相ロック方式回路３Ｂによるトリップ信号がアサートになってから所定時間より短い時間に各相ロック方式回路３Ｂによるトリップ信号がネゲートになった場合には入力されたトリップ信号のアサートを無効として出力をネゲートにする。なお、所定時間は、インラッシュ電流の検出、すなわちインラッシュ判定回路２Ａ〜２Ｃの処理に要する時間バラツキを吸収するのに必要な時間とする。
The delay circuit 4 asserts the output OUTD when the assertion is continuously input for a predetermined time or more after the output signal OUTO33 of the OR circuit O33 of each phase
つぎに、図１１および図１２を参照して、この実施の形態２の電流差動リレーの動作について説明する。なお、この実施の形態２の電流差動リレーの３相ロック方式回路３Ａおよび各相ロック方式回路３Ｂは先の実施の形態１と同じである。よって、電流差動リレーの３相ロック方式回路３Ａおよび各相ロック方式回路３Ｂの動作は、先の図４、図５、図７、図９のタイミングチャートを参照して説明した動作と同じであるので、ここではその説明を省略する。
Next, the operation of the current differential relay according to the second embodiment will be described with reference to FIG. 11 and FIG. The three-
まず、図１１のタイミングチャートを参照して、各相ロック方式回路３Ｂにおいて電流差動リレーの動作時間を高速化し、インラッシュ判定回路２Ａの３次電圧検出回路２２において３次電圧検出判定に時間を要した場合の動作を例に挙げて、３次電圧検出判定に時間を要した場合の動作について説明する。
First, referring to the timing chart of FIG. 11, the operation time of the current differential relay is increased in each
各相ロック方式回路３Ｂにおいて電流差動リレーの動作時間を高速化し、インラッシュ判定回路２Ａの３次電圧検出回路２２において３次電圧検出判定に時間を要した場合、各相ロック方式回路３Ｂは、先の図４のタイミングチャートを参照して説明したように動作し、図１１のタイミングチャートに示すように、出力ＯＵＴＯ３３は、時刻ｔ２から時刻ｔ３までの間“Ｈ”になる。
When each
遅延回路４は、時刻ｔ２において出力ＯＵＴＯ３３（自身の入力）が“Ｈ”になると、入力の変化を監視して遅延時間ｄｌｙ以上入力の“Ｈ”が継続するかを判定する。ここで、時刻ｔ２から時刻ｔ３までの間の時間は遅延回路４の遅延時間ｄｌｙ（時刻ｔ２から時刻ｔ５までの間の時間）よりも短い。したがって、遅延回路４は、時刻ｔ２から時刻ｔ３までの間の出力ＯＵＴＯ３３のアサートを無効として出力ＯＵＴＤを“Ｌ”固定とする。 When the output OUTO33 (its own input) becomes “H” at time t2, the delay circuit 4 monitors the change of the input and determines whether the input “H” continues for the delay time dly or longer. Here, the time from time t2 to time t3 is shorter than the delay time dly of the delay circuit 4 (time from time t2 to time t5). Therefore, the delay circuit 4 invalidates the assertion of the output OUTO33 from time t2 to time t3 and fixes the output OUTD to “L”.
一方、３相ロック方式回路３Ａは、先の図５のタイミングチャートを参照して説明したように動作し、図１１のタイミングチャートに示すように出力ＯＵＴＡ２１は“Ｌ”固定となる。出力ＯＵＴＡ２１と出力ＯＵＴＤとの論理和をとるＯＲ回路Ｏ２１は、出力であるトリップ信号ＴＰを“Ｌ”固定にし、比率差動リレーの不要応動を防止している。
On the other hand, the three-
つぎに、図１２のタイミングチャートを参照して、被保護変圧器Ｔｒに事故が発生した場合、すなわち事故変圧器を投入した場合の動作について、第１，２相が事故相である場合を例に挙げて説明する。この場合、各相ロック方式回路３Ｂは、先の図７のタイミングチャートを参照して説明したように動作し、図１２のタイミングチャートに示すように、出力ＯＵＴＯ３３は、時刻ｔ１１において“Ｈ”になる。
Next, referring to the timing chart of FIG. 12, when an accident occurs in the protected transformer Tr, that is, the operation when the accident transformer is turned on, the case where the first and second phases are the accident phase is an example. Will be described. In this case, each
遅延回路４は、時刻ｔ１１において出力ＯＵＴＯ３３（自身の入力）が“Ｈ”になると、入力の変化を監視して遅延時間ｄｌｙ以上入力の“Ｈ”が継続するかを判定する。ここでは、出力ＯＵＴＯ３３は時刻ｔ１１において“Ｈ”になった後変化しない。よって、遅延回路４は、時刻ｔ１１から遅延時間ｄｌｙが経過した時刻ｔ１２において出力ＯＵＴＤを“Ｈ”にする。 When the output OUTO33 (own input) becomes “H” at time t11, the delay circuit 4 monitors the change of the input and determines whether the input “H” continues for the delay time dly or longer. Here, the output OUTO33 does not change after it becomes “H” at time t11. Therefore, the delay circuit 4 sets the output OUTD to “H” at time t12 when the delay time dly has elapsed from time t11.
一方、３相ロック方式回路３Ａは、先の図８のタイミングチャートを参照して説明したように動作し、図１２のタイミングチャートに示すように出力ＯＵＴＡ２１は、“Ｌ”固定となる。時刻ｔ１２において、出力ＯＵＴＡ２１と出力ＯＵＴＤとの論理和をとるＯＲ回路Ｏ２１は、出力であるトリップ信号ＴＰを“Ｈ”にして”系統遮断器ＣＢ１〜ＣＢ３を制御することが可能となる。
On the other hand, the three-
このように、この実施の形態２においては、被保護変圧器Ｔｒの第１相〜第３相の各相毎にインラッシュ電流が発生したか否かを判定するインラッシュ判定回路２Ａ〜２Ｃの判定結果に基づいて当該相に対応する電流比率差動判定回路１Ａ〜１Ｃの判定結果のみをロックする各相ロック方式回路３Ｂが出力する各相判定トリップ信号である出力ＯＵＴＯ３３と、インラッシュ判定回路２Ａ〜２Ｃのいずれかの判定結果に基づいて電流比率差動判定回路１Ａ〜１Ｃすべての判定結果をロックする３相ロック方式回路３Ａが出力する３相判定トリップ信号である出力ＯＵＴＡ２１とに基づいてトリップ信号ＴＰをアサートにするようにしているため、インラッシュ電流の判定処理が電流比率差動の判定処理よりも時間がかかる場合でも、電流差動リレーの誤動作を防止することができる。
As described above, in the second embodiment, the
また、この実施の形態２においては、各相ロック方式回路３Ｂが出力する各相判定トリップ信号である出力ＯＵＴＯ３３のアサートが遅延時間ｄｌｙの間継続した場合に出力ＯＵＴＯ３３を遅延時間ｄｌｙだけ遅延させて出力ＯＵＴＤとして出力し、この出力ＯＵＴＤと３相ロック方式回路３Ａが出力する３相判定トリップ信号である出力ＯＵＴＡ２１とに基づいてトリップ信号ＴＰをアサートにするようにしているため、３相ロック方式回路３Ａのインラッシュ判定条件を用いることなく、インラッシュ電流発生時にまず３相ロック方式回路３Ａの判定結果によって電流比率差動リレーの誤動作を防止した後に、事故器投入対策として、一定時限後に各相ロック方式回路３Ｂの判定結果に切り替えることが可能としている。これにより、３相ロック方式回路３Ａによって、インラッシュ電流が発生したか否かの判定処理が速い相を用いて、電流差動リレーの誤トリップ信号の出力を阻止することができ、電流差動リレーを高速化した場合にも、電流比率差動判定回路１Ａ〜１Ｃとインラッシュ判定回路２Ａ〜２Ｃとの処理の時限協調に裕度を確保しやすくなり、流差動リレーの動作時間を高速化するために電流比率差動判定の処理を高速化した場合でも電流差動リレーの誤動作を防止することができる。また、各相ロック方式回路１Ａ〜１Ｃによって、事故変圧器投入時に事故相とインラッシュ相が異なる場合は事故相の検出を容易にすることができる。
In the second embodiment, when the output OUTO33, which is each phase determination trip signal output from each
実施の形態３．
図１３を用いてこの発明の実施の形態３を説明する。先の実施の形態１および２では、各相ロック方式回路３Ｂにおいて電流比率差動判定回路１Ａ〜１Ｃ動作時間を高速化した場合について説明した。この実施の形態３では、電流比率差動判定回路１Ａ〜１Ｃの高速化を行わない場合について説明する。
Embodiment 3 FIG.
A third embodiment of the present invention will be described with reference to FIG. In the first and second embodiments, the case where the operation time of the current ratio
この実施の形態３の変圧器保護リレーが適用される電力系統構成は、先の図１に示した実施の形態１の電力系統構成と同じであるので、ここではその説明を省略する。 Since the power system configuration to which the transformer protection relay of the third embodiment is applied is the same as the power system configuration of the first embodiment shown in FIG. 1, the description thereof is omitted here.
図１３は、この実施の形態３の変圧器保護リレーＲｙの本発明に関わる電流差動リレーの機能を示す構成図である。図１３に示したこの実施の形態３の電流差動リレーは、先の図１０に示した実施の形態２の電流差動リレーから遅延回路４を削除し、各相ロック方式回路３ＢのＯＲ回路Ｏ３３の出力ＯＵＴＯ３３がＯＲ回路Ｏ２１の一方に入力する。なお、先の図２に示した実施の形態１の電流差動リレーと同じ機能を持つ構成部分には同一符号を付し、重複する説明は省略する。
FIG. 13 is a configuration diagram showing the function of the current differential relay according to the present invention of the transformer protection relay Ry of the third embodiment. In the current differential relay of the third embodiment shown in FIG. 13, the delay circuit 4 is deleted from the current differential relay of the second embodiment shown in FIG. 10, and the OR circuit of each
電流比率差動判定回路１Ａ〜１Ｃは、先の実施の形態２の電流比率差動判定回路１Ａ〜１Ｃとその機能は同じであるが、回路構成として高速化が行われておらず、インラッシュ判定回路２Ａ〜２Ｃの３次電圧検出回路２２の処理時間とのずれが生じない、またはそのずれが誤トリップとならないように回路素子の遅延によって吸収されるようになっている。したがって、先の図４のタイミングチャートを参照して説明したように、電流比率差動判定回路１Ａの出力ＯＵＴ１Ａとインラッシュ判定回路２Ａの出力ＯＵＴ２Ａとがそれぞれ“Ｈ”になるタイミングに大きなずれが生じることがない。そのため、インラッシュ判定回路２Ａの出力ＯＵＴ２Ａによって電流比率差動判定回路１Ａの出力ＯＵＴ１Ａをロックすることが可能となり、ＡＮＤ回路Ａ２２の出力ＯＵＴＡ２２は、図４における時刻ｔ２から時刻ｔ３までの間“Ｈ”となるような状態が発生しない。
The current ratio
このように、この実施の形態３においては、被保護変圧器Ｔｒの第１相〜第３相の各相毎にインラッシュ電流が発生したか否かを判定するインラッシュ判定回路２Ａ〜２Ｃの判定結果に基づいて当該相に対応する電流比率差動判定回路１Ａ〜１Ｃの判定結果のみをロックする各相ロック方式回路３Ｂが出力する各相判定トリップ信号である出力ＯＵＴＯ３３と、インラッシュ判定回路２Ａ〜２Ｃのいずれかの判定結果に基づいて電流比率差動判定回路１Ａ〜１Ｃすべての判定結果をロックする３相ロック方式回路３Ａが出力する３相判定トリップ信号である出力ＯＵＴＡ２１とに基づいてトリップ信号ＴＰをアサートにするようにしているため、インラッシュ電流の判定処理が電流比率差動の判定処理よりも時間がかかる場合でも、電流差動リレーの誤動作を防止することができる。
As described above, in the third embodiment, the
なお、先の実施の形態１〜３においては、インラッシュ判定回路２Ａ〜２Ｃは先の図３に示した第２調波検出回路２１と、３次電圧検出回路２２と、ＡＮＤ回路２６とで構成する電圧検出付き第２調波抑制方式としたが、インラッシュ判定回路２Ａ〜２Ｃの構成はこれに限るものではなく、インラッシュ電流が発生したか否かの判定が行えればどのような回路構成であってもかまわない。
In the first to third embodiments, the
たとえば、入力された差動電流に含まれる第２調波成分の含有率によってインラッシュ電流が発生したか否かを判定する第２調波検出処理のみ（図３に示した第２調波検出回路２１のみ）で構成するようにしてもよい。この場合、歪み波対策によって第３相電圧の判定に時間がかかる３次電圧検出処理（図３に示した３次電圧検出回路２２）を行う必要がないため、インラッシュ電流の発生の判定時間を短縮することが可能となり、電流差動リレーの動作をより高速化することができる。
For example, only the second harmonic detection process for determining whether or not the inrush current is generated based on the content ratio of the second harmonic component included in the input differential current (the second harmonic detection shown in FIG. 3). The
また、先の実施の形態１〜３では、被保護変圧器Ｔｒを保護する変圧器保護リレー内の電流差動リレーを例に挙げて説明したが、これに限るものではなく、インラッシュ電流の発生の有無の判定による処理が必要なリレー、たとえば、変圧器保護の距離リレーや過電流リレーにとして用いてもよいし、変圧器保護に限らず、保護区間内にインラッシュ電流が流入し、このインラッシュ電流に対する対策が必要な装置に用いてもよい。 In the first to third embodiments, the current differential relay in the transformer protection relay that protects the protected transformer Tr has been described as an example. However, the present invention is not limited to this. It may be used as a relay that requires processing by determining whether or not it occurs, for example, a distance relay or an overcurrent relay for transformer protection, and is not limited to transformer protection, inrush current flows into the protection section, You may use for the apparatus which needs the countermeasure with respect to this inrush current.
以上のように、本発明にかかる変圧器保護リレーは、インラッシュ電流による誤動作を防止する必要のあるシステムに有用であり、特に、インラッシュ電流の判定処理が電流比率差動の判定処理よりも時間がかかるシステムに適している。 As described above, the transformer protection relay according to the present invention is useful for a system that needs to prevent malfunction due to inrush current, and in particular, the determination process of inrush current is more than the determination process of current ratio differential. Suitable for time-consuming systems.
１Ａ，１Ｂ，１Ｃ 電流比率差動判定回路
２Ａ，２Ｂ，２Ｃ インラッシュ判定回路
３Ａ ３相ロック方式回路
３Ｂ 各相ロック方式回路
４ 遅延回路
２１ 第２調波検出回路
２２ ３次電圧検出回路
Ａ２１，Ａ２２，Ａ２３，Ａ２４，Ａ２５，Ａ２６ ＡＮＤ回路
ＣＢ１，ＣＢ２，ＣＢ３ 系統遮断器
ＣＴ１，ＣＴ２，ＣＴ３ 電流変成器
Ｎ１，Ｎ２，Ｎ３，Ｎ４ ＮＯＴ回路
Ｏ３１，Ｏ３２，Ｏ３３，Ｏ２１ ＯＲ回路
ＰＴ３ 電圧変成器
Ｒｙ 変圧器保護リレー
Ｔｒ 被保護変圧器
1A, 1B, 1C Current ratio
Claims (5)
前記変圧器の第１相の差動電流が予め定められた閾値レベル以上であるか否かを判定する第１の電流比率差動判定回路と、
前記変圧器の第２相の差動電流が予め定められた閾値レベル以上であるか否かを判定する第２の電流比率差動判定回路と、
前記変圧器の第３相の差動電流が予め定められた閾値レベル以上であるか否かを判定する第３の電流比率差動判定回路と、
前記変圧器の第１相にインラッシュ電流が発生したか否かを判定する第１のインラッシュ判定回路と、
前記変圧器の第２相にインラッシュ電流が発生したか否かを判定する第２のインラッシュ判定回路と、
前記変圧器の第３相にインラッシュ電流が発生したか否かを判定する第３のインラッシュ判定回路と、
前記第１、第２、または第３のインラッシュ判定回路がインラッシュ電流が発生したと判定した場合には前記第１、第２、および第３の電流比率差動判定回路の判定結果を無効として３相判定トリップ信号をネゲートにし、前記第１、第２、および第３のインラッシュ判定回路のすべてがインラッシュ電流が発生していないと判定した場合には前記第１、第２、および第３の電流比率差動判定回路の判定結果を有効とし、前記第１、第２、または第３の電流比率差動判定回路の判定結果が差動電流が前記閾値レベル以上であることを示している際に前記３相判定トリップ信号をアサートにする３相ロック方式回路と、
前記第１、第２、または第３のインラッシュ判定回路がインラッシュ電流が発生したと判定した場合には、インラッシュ電流が発生したと判定した第１、第２、または第３のインラッシュ判定回路と同一相の差動電流の判定を行う前記第１、第２、または第３の電流比率差動判定回路の判定結果を無効として各相判定トリップ信号をネゲートにし、前記第１、第２、または第３のインラッシュ判定回路がインラッシュ電流が発生していないと判定した場合には、インラッシュ電流が発生していないと判定した第１、第２、または第３のインラッシュ判定回路と同一相の差動電流の判定を行う前記第１、第２、または第３の電流比率差動判定回路の判定結果を有効とし、前記第１、第２、または第３の電流比率差動判定回路の判定結果が差動電流が前記閾値レベル以上であることを示している際に前記各相判定トリップ信号をアサートにする各相ロック方式回路と、
を備え、
前記３相判定トリップ信号および前記各相判定トリップ信号に基づいてトリップ信号をアサートにする電流差動リレー、
を備えることを特徴とする変圧器保護リレー。 A transformer protection relay that prevents malfunction of the current differential relay due to the inrush current of the transformer,
A first current ratio differential determination circuit for determining whether or not the first-phase differential current of the transformer is equal to or higher than a predetermined threshold level;
A second current ratio differential determination circuit for determining whether or not the second-phase differential current of the transformer is equal to or higher than a predetermined threshold level;
A third current ratio differential determination circuit for determining whether or not the third-phase differential current of the transformer is equal to or higher than a predetermined threshold level;
A first inrush determination circuit for determining whether an inrush current is generated in the first phase of the transformer;
A second inrush determination circuit for determining whether an inrush current has occurred in the second phase of the transformer;
A third inrush determination circuit for determining whether an inrush current has occurred in the third phase of the transformer;
If the first, second, or third inrush determination circuit determines that an inrush current has occurred, the determination results of the first, second, and third current ratio differential determination circuits are invalidated. If the three-phase determination trip signal is negated and all of the first, second, and third inrush determination circuits determine that no inrush current is generated, the first, second, and The determination result of the third current ratio differential determination circuit is validated, and the determination result of the first, second, or third current ratio differential determination circuit indicates that the differential current is greater than or equal to the threshold level. A three-phase lock circuit that asserts the three-phase determination trip signal when
When the first, second, or third inrush determination circuit determines that an inrush current has occurred, the first, second, or third inrush that has determined that an inrush current has occurred The determination result of the first, second, or third current ratio differential determination circuit that determines the differential current in the same phase as the determination circuit is invalidated, and each phase determination trip signal is negated, and the first, second, When the second or third inrush determination circuit determines that no inrush current has occurred, the first, second, or third inrush determination has determined that no inrush current has occurred. The determination result of the first, second, or third current ratio differential determination circuit that determines the differential current in the same phase as the circuit is valid, and the first, second, or third current ratio difference The judgment result of the motion judgment circuit A phase lock method circuitry for asserting the phase determination trip signal when indicating that but is the threshold level or above,
With
A current differential relay for asserting a trip signal based on the three-phase determination trip signal and each phase determination trip signal;
A transformer protection relay comprising:
前記３相判定トリップ信号または前記各相判定トリップ信号がアサートの場合にトリップ信号をアサートにすること、
を特徴とする請求項１に記載の変圧器保護リレー。 The current differential relay is
Asserting a trip signal when the three-phase decision trip signal or each phase decision trip signal is asserted;
The transformer protection relay according to claim 1.
前記各相判定トリップ信号のアサートが継続しているか否かを監視し、前記各相判定トリップ信号のアサートが予め定められた遅延時間の間継続した場合には前記各相判定トリップ信号を前記遅延時間だけ遅延させて出力し、前記各相判定トリップ信号のアサートが前記遅延時間の間継続しなかった場合には前記各相判定トリップ信号のアサートを無効にする遅延回路、
をさらに備え、
前記遅延回路が出力または前記３相判定トリップ信号がアサートの場合にトリップ信号をアサートにすること、
を特徴とする請求項１に記載の変圧器保護リレー。 The current differential relay is
It is monitored whether or not the assertion of each phase determination trip signal is continued, and when the assertion of each phase determination trip signal is continued for a predetermined delay time, the respective phase determination trip signals are delayed. A delay circuit that delays the output of each phase determination trip signal when the assertion of each phase determination trip signal is not continued during the delay time,
Further comprising
Asserting a trip signal when the delay circuit is output or the three-phase decision trip signal is asserted;
The transformer protection relay according to claim 1.
前記第１、第２、または第３のインラッシュ判定回路がインラッシュ電流が発生したと判定した場合に当該インラッシュ判定結果を監視し、前記インラッシュ判定結果が予め定められた遅延時間の間継続した場合には前記インラッシュ判定結果を前記遅延時間だけ遅延させて出力し、前記インラッシュ判定結果が前記遅延時間の間継続しなかった場合には前記インラッシュ判定結果を無効としてインラッシュ電流が発生しなかったことを示す信号を出力する遅延回路と、
前記遅延回路が出力する信号がインラッシュ電流が発生しなかったことを示す場合には前記各相ロック方式回路が出力する各相判定トリップ信号を無効にして出力をネゲートにし、前記遅延回路が出力する信号がインラッシュ電流が発生したことを示す場合には前記各相ロック方式回路が出力する各相判定トリップ信号を有効にして出力をアサートにする各相判定トリップ信号ロック回路と、
をさらに備え、
前記各相判定トリップ信号ロック回路の出力または前記３相判定トリップ信号がアサートの場合にトリップ信号をアサートにすること、
を特徴とする請求項１に記載の変圧器保護リレー。 The current differential relay is
When the first, second, or third inrush determination circuit determines that an inrush current has occurred, the inrush determination result is monitored, and the inrush determination result is determined for a predetermined delay time. If it continues, the inrush determination result is output after being delayed by the delay time, and if the inrush determination result does not continue for the delay time, the inrush determination result is invalidated and the inrush current is output. A delay circuit that outputs a signal indicating that no occurrence occurred;
When the signal output from the delay circuit indicates that no inrush current has occurred, each phase determination trip signal output from each phase lock circuit is invalidated and the output is negated, and the delay circuit outputs Each phase determination trip signal lock circuit that validates each phase determination trip signal output by each phase lock method circuit and asserts the output when an inrush current signal is generated, and
Further comprising
Asserting a trip signal when the output of each phase determination trip signal lock circuit or the three-phase determination trip signal is asserted;
The transformer protection relay according to claim 1.
を特徴とする請求項１〜４の何れか一つに記載の変圧器保護リレー。 The first, second, and third inrush determination circuits use a second harmonic suppression circuit with voltage detection;
The transformer protection relay according to any one of claims 1 to 4.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007178993A JP2009017738A (en) | 2007-07-06 | 2007-07-06 | Transformer protection relay |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007178993A JP2009017738A (en) | 2007-07-06 | 2007-07-06 | Transformer protection relay |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2009017738A true JP2009017738A (en) | 2009-01-22 |
Family
ID=40357945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007178993A Withdrawn JP2009017738A (en) | 2007-07-06 | 2007-07-06 | Transformer protection relay |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2009017738A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104332953A (en) * | 2014-11-20 | 2015-02-04 | 江苏省电力公司扬州供电公司 | Magnetizing inrush current combined blocking method based on waveform symmetry |
| CN113985195A (en) * | 2021-10-13 | 2022-01-28 | 深圳供电局有限公司 | Method and system for judging circuit breaker stealing tripping based on power grid fault time sequence |
| CN114844000A (en) * | 2022-06-24 | 2022-08-02 | 中国电力科学研究院有限公司 | Inter-turn protection method and system for converter transformer |
-
2007
- 2007-07-06 JP JP2007178993A patent/JP2009017738A/en not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104332953A (en) * | 2014-11-20 | 2015-02-04 | 江苏省电力公司扬州供电公司 | Magnetizing inrush current combined blocking method based on waveform symmetry |
| CN104332953B (en) * | 2014-11-20 | 2018-08-07 | 国网江苏省电力有限公司扬州供电分公司 | A kind of excitation surge current combination blocking method based on waveform symmetry |
| CN113985195A (en) * | 2021-10-13 | 2022-01-28 | 深圳供电局有限公司 | Method and system for judging circuit breaker stealing tripping based on power grid fault time sequence |
| CN113985195B (en) * | 2021-10-13 | 2024-04-05 | 深圳供电局有限公司 | Method and system for judging stealing and tripping of circuit breaker based on power grid fault time sequence |
| CN114844000A (en) * | 2022-06-24 | 2022-08-02 | 中国电力科学研究院有限公司 | Inter-turn protection method and system for converter transformer |
| CN114844000B (en) * | 2022-06-24 | 2024-03-12 | 中国电力科学研究院有限公司 | Inter-turn protection method and system for converter transformer |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP1929602B1 (en) | Method and system for fault detection in electrical power devices | |
| US11474130B2 (en) | Voltage glitch detection in integrated circuit | |
| JP5546471B2 (en) | Overcurrent relay | |
| JP2005033982A (en) | Method for detecting failure of transmission line using harmonic wave and state transition diagram | |
| JP2012200052A (en) | Leak determination device | |
| JP2009017738A (en) | Transformer protection relay | |
| JPH07262903A (en) | Earth leakage breaker | |
| JP3788353B2 (en) | Ground fault detection device for earth leakage breaker and phase control device | |
| JP4262155B2 (en) | Protective relay device for generator main circuit | |
| Kasztenny et al. | Generator protection and CT saturation problems and solutions | |
| KR101193153B1 (en) | Apparatus for detecting and controlling ferro-resonance of potential transformer | |
| JP6548841B1 (en) | Overcurrent relay | |
| de Alencar et al. | Power transformer differential protection through gradient of the differential current | |
| JP4888322B2 (en) | Digital protective relay device | |
| JP2003153433A (en) | Instantaneous voltage drop detection device for power system | |
| JP5664166B2 (en) | Current differential protection relay device | |
| JP3421244B2 (en) | Ratio differential relay | |
| JP2010252563A (en) | Method and device for protecting inverter | |
| JPH0654439A (en) | Digital type transformer protection relay device | |
| JPH1090376A (en) | Method for controlling switch testing circuit | |
| JP5300319B2 (en) | Distance relay device | |
| JP3975647B2 (en) | Analog input circuit monitoring method | |
| JP2533186B2 (en) | Excitation current judgment method | |
| JP2011015528A (en) | Current differential relay system for protecting transmission line | |
| JPH114533A (en) | Digital protection relay |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20091214 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20100621 |