JP2009015276A

JP2009015276A - El display panel driving method, el display panel, el display panel driving device, and electronic device

Info

Publication number: JP2009015276A
Application number: JP2007208847A
Authority: JP
Inventors: Shin Asano; 慎浅野
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2007-06-05
Filing date: 2007-08-10
Publication date: 2009-01-22

Abstract

PROBLEM TO BE SOLVED: To secure a sufficient period for supplying signal voltage corresponding to pixel data even when one horizontal scanning period is short. SOLUTION: A method is proposed for applying signal voltage of corresponding pixel data to each of a plurality of data lines over a plurality of horizontal scanning periods when one of the plurality of data lines arranged every column is connected to pixel circuits in units of lines and when vertically adjacent pixel circuits are connected to the data lines of different drive phases in the case where the pixel circuits of pixel structure corresponding to an active matrix drive system are arranged in M-lines and N-columns in a pixel array part of an EL display panel. COPYRIGHT: (C)2009,JPO&INPIT

Description

この明細書で説明する発明は、アクティブマトリクス駆動方式に対応するＥＬ（Electro
Luminescence）表示パネルの駆動技術に関する。
なお、発明は、ＥＬ表示パネル駆動方法、ＥＬ表示パネル、ＥＬ表示パネル駆動装置及び電子機器としての側面を有する。 The invention described in this specification is an EL (Electro) corresponding to an active matrix driving system.
Luminescence) relates to display panel drive technology.
Note that the invention has side surfaces as an EL display panel driving method, an EL display panel, an EL display panel driving device, and an electronic apparatus.

近年、有機ＥＬ素子を行列配置した自発光型の表示装置の開発が進められている。有機ＥＬ素子を用いた表示パネル（以下「有機ＥＬパネル」ともいう。）は、軽量化や薄膜化が容易なのに加え、応答速度が速く動画表示特性にも優れている。 In recent years, self-luminous display devices in which organic EL elements are arranged in a matrix have been developed. A display panel using an organic EL element (hereinafter also referred to as an “organic EL panel”) is easy to be reduced in weight and thinned, and has a high response speed and excellent moving image display characteristics.

有機ＥＬパネルの駆動方式には、パッシブマトリクス方式とアクティブマトリクス駆動方式がある。昨今では、画素毎にアクティブ素子（薄膜トランジスタ）とキャパシタを配置するアクティブマトリクス駆動型の表示パネルの開発が盛んに進められている。 There are a passive matrix method and an active matrix drive method for driving the organic EL panel. In recent years, active matrix drive type display panels in which active elements (thin film transistors) and capacitors are arranged for each pixel have been actively developed.

図１に、有機ＥＬパネルの主要な構成を示す。有機ＥＬパネル１は、画素アレイ部３、走査線駆動部５及びデータ線駆動部７で構成される。画素アレイ部３には、画素回路９がＭ行×Ｎ列に配置される。ＭとＮは、それぞれ表示解像度に応じて定まる。なお、画素アレイ部３には、Ｍ本の走査線１１とＮ本のデータ線１３が配置されており、画素回路９は、走査線１１とデータ線１３の各交点位置に配置される。 FIG. 1 shows a main configuration of the organic EL panel. The organic EL panel 1 includes a pixel array unit 3, a scanning line driving unit 5, and a data line driving unit 7. In the pixel array unit 3, pixel circuits 9 are arranged in M rows × N columns. M and N are determined according to the display resolution. The pixel array unit 3 includes M scanning lines 11 and N data lines 13, and the pixel circuit 9 is disposed at each intersection of the scanning lines 11 and the data lines 13.

図２に、画素回路９の構成例を示す。なお、画素回路９には、実に様々な回路構成が提案されている。図２は、これらのうち最も単純な回路構成の一つである。
図２の画素回路９は、書き込み制御素子として機能するｎチャネルＴＦＴ１５と、電流駆動素子として機能するｐチャネルＴＦＴ１７と、データ記憶キャパシタＣｓと、有機ＥＬ素子１９とで構成される。 FIG. 2 shows a configuration example of the pixel circuit 9. Various circuit configurations have been proposed for the pixel circuit 9. FIG. 2 shows one of the simplest circuit configurations among these.
The pixel circuit 9 in FIG. 2 includes an n-channel TFT 15 that functions as a write control element, a p-channel TFT 17 that functions as a current drive element, a data storage capacitor Cs, and an organic EL element 19.

なお、ｐチャネルＴＦＴ１７は、そのソース電極が電源電位ＶＤＤに接続され、ドレイン電極が有機ＥＬ素子１９の陽極に接続される。また、有機ＥＬ素子１９の陰極は、基準電位（例えば接地電位）ＧＮＤに接続される。また、データ記憶キャパシタＣｓの一方の電極は電源電位ＶＤＤに接続され、他方の電極はｐチャネルＴＦＴ１７のゲート電極に接続される。 The p-channel TFT 17 has a source electrode connected to the power supply potential VDD and a drain electrode connected to the anode of the organic EL element 19. The cathode of the organic EL element 19 is connected to a reference potential (for example, ground potential) GND. One electrode of the data storage capacitor Cs is connected to the power supply potential VDD, and the other electrode is connected to the gate electrode of the p-channel TFT 17.

この画素回路９では、ｎチャネルＴＦＴ１５のオン制御時に（すなわち、走査線１１へのＨレベルの印加時に）、画像データに対応する信号電圧Ｖdataがデータ記憶キャパシタＣｓに書き込まれる。なお、この信号電圧Ｖdataは、ｐチャネルトランジスタ１７のゲート・ソース間電圧Ｖgsを与える。 In the pixel circuit 9, when the n-channel TFT 15 is turned on (that is, when an H level is applied to the scanning line 11), the signal voltage Vdata corresponding to the image data is written to the data storage capacitor Cs. The signal voltage Vdata gives the gate-source voltage Vgs of the p-channel transistor 17.

信号電圧Ｖdataの書き込み後は、ｎチャネルＴＦＴ１５がオフ制御され（すなわち、走査線１１にＬレベルが印加され）、データ記憶キャパシタＣｓがデータ線１３から切り離される。この切り離し状態は、次回の書き込み期間まで、１フィールド期間に亘って継続する。このとき、ｐチャネルＴＦＴ１７は、データ記憶キャパシタＣｓに保持された信号電圧Ｖdata（ゲート・ソース間電圧Ｖgs）に応じた駆動電流Ｉdsを有機ＥＬ素子１９に供給する。有機ＥＬ素子１９の発光輝度は、駆動電流Ｉdsの大きさに比例する。 After the signal voltage Vdata is written, the n-channel TFT 15 is turned off (that is, the L level is applied to the scanning line 11), and the data storage capacitor Cs is disconnected from the data line 13. This disconnected state continues for one field period until the next writing period. At this time, the p-channel TFT 17 supplies the drive current Ids corresponding to the signal voltage Vdata (gate-source voltage Vgs) held in the data storage capacitor Cs to the organic EL element 19. The light emission luminance of the organic EL element 19 is proportional to the magnitude of the drive current Ids.

この駆動電流Ｉdsは、次式で与えられる。
Ｉds＝１／２・μ・Ｃox・Ｗ・Ｌ・（Ｖgs−Ｖth）²
ここで、μはｐチャネルＴＦＴ１７のキャリア移動度、ＣoxはｐチャネルＴＦＴ１７の単位面積当たりゲート容量、ＷはｐチャネルＴＦＴ１７のゲート幅、ＬはｐチャネルＴＦＴ１７のゲート長である。 This drive current Ids is given by the following equation.
Ids = 1/2 · μ · Cox · W · L · (Vgs−Vth) ²
Here, μ is the carrier mobility of the p-channel TFT 17, Cox is the gate capacitance per unit area of the p-channel TFT 17, W is the gate width of the p-channel TFT 17, and L is the gate length of the p-channel TFT 17.

前式より明らかなように、電流駆動素子であるｐチャネルＴＦＴ１７の移動度μ及び閾値電圧Ｖthの特性バラツキは、駆動電流Ｉdsの大きさに直接影響する。
すなわち、画素データが同じでも（信号電圧Ｖgsが同じでも）、画素回路間で駆動電流Ｉdsにバラツキが生じ、輝度バラツキを発生させてしまう。 As is clear from the previous equation, the variation in characteristics of the mobility μ and the threshold voltage Vth of the p-channel TFT 17 which is a current driving element directly affects the magnitude of the driving current Ids.
That is, even if the pixel data is the same (even if the signal voltage Vgs is the same), the drive current Ids varies among the pixel circuits, resulting in a luminance variation.

そこで、この特性バラツキの影響を補正する仕組みが以下の特許文献等で提案されている。
特表２００２−５１４３２０号公報特開２００５−０２７０２８号公報特開２００６−２１５２１３号公報 Therefore, a mechanism for correcting the influence of this characteristic variation is proposed in the following patent documents and the like.
Special table 2002-514320 gazette Japanese Patent Laid-Open No. 2005-027028 JP 2006-215213 A

ところが、特許文献１や特許文献２に開示の駆動技術では、閾値電圧Ｖthの影響を補正できるものの、移動度μの影響を補正することはできない。
一方、特許文献３に開示の駆動技術の場合、電流駆動素子として機能するｐチャネルＴＦＴ自身による信号電圧Ｖdataの放電動作により移動度μが補正される。 However, the driving techniques disclosed in Patent Document 1 and Patent Document 2 can correct the influence of the threshold voltage Vth, but cannot correct the influence of the mobility μ.
On the other hand, in the case of the driving technique disclosed in Patent Document 3, the mobility μ is corrected by the discharging operation of the signal voltage Vdata by the p-channel TFT itself that functions as a current driving element.

図３に、特許文献３で採用する補正動作の実行タイミングを示す。図３（Ａ）は、水平セレクタ７へのデータＤＡＴＡの供給タイミングを示し、図３（Ｂ）は、データ線１３（ｊ）に印加される信号電圧Ｖsig の遷移動作を示す。図３（Ｃ）〜（Ｅ）はそれぞれ、画面上方からｉ−１行目の画素列〜ｉ＋１行目に位置する画素列で実行される補正動作の実行タイミングを示す。 FIG. 3 shows the execution timing of the correction operation adopted in Patent Document 3. 3A shows the supply timing of data DATA to the horizontal selector 7, and FIG. 3B shows the transition operation of the signal voltage Vsig applied to the data line 13 (j). FIGS. 3C to 3E show the execution timings of the correction operations executed in the pixel column located in the i−1th row to the i + 1th row from the top of the screen, respectively.

なお、Ｖofs は、電流駆動素子として機能するｐチャネルＴＦＴ１７の閾値（Ｖth）補正時に使用するオフセット電圧である。このオフセット電圧Ｖofs をデータ線１３に供給している期間に、ｐチャネルＴＦＴ１７の閾値Ｖthに相当する電圧が不図示のデータ記憶キャパシタに格納される。図３（Ｃ）〜（Ｅ）に示すように、閾値Ｖthの補正動作は、各水平走査期間の最初に実行される。 Vofs is an offset voltage used when correcting the threshold value (Vth) of the p-channel TFT 17 functioning as a current drive element. During the period when the offset voltage Vofs is supplied to the data line 13, a voltage corresponding to the threshold value Vth of the p-channel TFT 17 is stored in a data storage capacitor (not shown). As shown in FIGS. 3C to 3E, the threshold value Vth correction operation is executed at the beginning of each horizontal scanning period.

一方、画像データに対応する信号電圧Ｖdataのデータ線１３への供給は、データＤＡＴＡの入力期間と同じ水平期間内に実行される。信号電圧Ｖdataの供給は、閾値Ｖthの補正動作の後に実行される。この信号電圧Ｖdataの供給期間では、最初に信号電圧Ｖdataのデータ記憶キャパシタＣｓへの格納動作（ PIX書込）が実行され、次に移動度μの補正動作が実行される。 On the other hand, the supply of the signal voltage Vdata corresponding to the image data to the data line 13 is performed within the same horizontal period as the input period of the data DATA. The supply of the signal voltage Vdata is executed after the threshold value Vth correction operation. In the supply period of the signal voltage Vdata, the storage operation (PIX writing) of the signal voltage Vdata to the data storage capacitor Cs is first executed, and then the mobility μ correction operation is executed.

図４に、オフセット電圧Ｖofs と信号電圧Ｖdataの選択的な供給機能に対応した水平セレクタ７の回路構成を示す。なお図４は、画素回路９がサブ画素回路９Ｒ、９Ｇ、９Ｂで構成される場合の接続形態である。Ｒ、Ｇ、Ｂはそれぞれ赤色、緑色、青色に対応する。図４では、データ線１３についても色別に１３Ｒ、１３Ｇ、１３Ｂとして表している。 FIG. 4 shows a circuit configuration of the horizontal selector 7 corresponding to the function of selectively supplying the offset voltage Vofs and the signal voltage Vdata. FIG. 4 shows a connection form in the case where the pixel circuit 9 is composed of sub-pixel circuits 9R, 9G, and 9B. R, G, and B correspond to red, green, and blue, respectively. In FIG. 4, the data lines 13 are also shown as 13R, 13G, and 13B for each color.

図４に示すように、個々のデータ線に対しては、オフセット電圧Ｖofs 用のスイッチと信号電圧Ｖdata用のスイッチが配置され、それぞれ対応する選択信号ＳＥＬofs 、ＳＥＬdataにより切り替え制御される。
以上のように、引用文献３の駆動技術を用いれば、電流駆動素子の特性バラツキの影響を補正することができる。すなわち、輝度ムラの少ない画像表示が可能になる。 As shown in FIG. 4, a switch for the offset voltage Vofs and a switch for the signal voltage Vdata are arranged for each data line, and are switched and controlled by corresponding selection signals SELofs and SELdata, respectively.
As described above, if the driving technique of the cited document 3 is used, the influence of the characteristic variation of the current driving element can be corrected. That is, it is possible to display an image with little luminance unevenness.

しかしながら、昨今の画面解像度の向上や縦長画面への対応の必要性など、１水平走査期間の短縮化が進んでいる。
これに伴い、画像データの書込み期間や移動度補正期間に割り当て可能な時間の不足が新たな技術課題として指摘されている。 However, one horizontal scanning period is being shortened, such as the recent improvement in screen resolution and the necessity of supporting a vertically long screen.
Along with this, a shortage of time that can be allocated to the image data writing period and mobility correction period has been pointed out as a new technical problem.

そこで、発明者は、１水平走査期間が短くなっても、画像データの書込みや移動度補正に十分な時間の確保が可能なＥＬ表示パネルの駆動技術を提案する。 Therefore, the inventor proposes a driving technique for an EL display panel that can secure a sufficient time for writing image data and correcting mobility even when one horizontal scanning period is shortened.

すなわち、ＥＬ表示パネルの画素アレイ部に、アクティブマトリクス駆動方式に対応する画素構造を有する画素回路がＭ行Ｎ列に配置されている場合にあって、１列毎に複数本ずつ配置されたデータ線の一本が行単位で画素回路に接続されると共に、縦方向に隣り合う画素回路同士が駆動位相の異なるデータ線に接続されるとき、複数本のデータ線のそれぞれに、対応する画素データの信号電圧を複数の水平走査期間に跨って印加する方法を提案する。 That is, in the case where pixel circuits having a pixel structure corresponding to the active matrix driving method are arranged in M rows and N columns in the pixel array portion of the EL display panel, a plurality of pieces of data arranged for each column are arranged. When one line is connected to the pixel circuit in units of rows and pixel circuits adjacent in the vertical direction are connected to data lines having different driving phases, the corresponding pixel data A method of applying the signal voltage across a plurality of horizontal scanning periods is proposed.

発明者の提案する駆動技術で使用するＥＬ表示パネルの画素アレイ部では、同じ駆動位相で動作するデータ線に接続される画素回路が縦方向に連続して現れない。このため、１つのデータ線についてのみ着目すると、ある画素列に対する信号電圧の印加開始から次の画素列に対する信号電圧の印加開始までに２水平走査期間以上の時間を確保することが可能になる。 In the pixel array portion of the EL display panel used in the driving technique proposed by the inventor, the pixel circuits connected to the data lines operating at the same driving phase do not appear continuously in the vertical direction. Therefore, if attention is paid to only one data line, it is possible to secure a time of two horizontal scanning periods or more from the start of application of the signal voltage to a certain pixel column to the start of application of the signal voltage to the next pixel column.

そこで、この期間を有効活用し、データ線のそれぞれについて、対応する画素データの信号電圧を複数の水平走査期間に跨って印加する。これにより、１水平走査期間が短くなった場合でも、画像データに対応する信号電圧の書込み時間を確保することができる。 Therefore, the period is effectively used, and the signal voltage of the corresponding pixel data is applied across each of the data lines over a plurality of horizontal scanning periods. Thereby, even when one horizontal scanning period is shortened, it is possible to secure a writing time of the signal voltage corresponding to the image data.

勿論、縦方向に隣り合う別の画素列に対しては、別のデータ線を通じて各画素回路に応じた信号電圧が複数の水平走査期間に跨って印加される。この際、複数本のデータ線の全体から見ると、１つの水平走査期間内に複数の信号電圧が並行して印加されることになる。 Of course, a signal voltage corresponding to each pixel circuit is applied to another pixel column adjacent in the vertical direction over a plurality of horizontal scanning periods through another data line. At this time, when viewed from the entirety of the plurality of data lines, a plurality of signal voltages are applied in parallel within one horizontal scanning period.

しかし、各データ線は別であるので、複数の画素列についての動作を並行して実行できる。結果的に、信号電圧の書き込み精度や移動度の補正精度を向上することができる。これにより、輝度特性の面内均一化を実現でき、表示品質を高めることができる。 However, since each data line is different, operations for a plurality of pixel columns can be executed in parallel. As a result, signal voltage writing accuracy and mobility correction accuracy can be improved. Thereby, in-plane uniformity of luminance characteristics can be realized, and display quality can be improved.

以下、アクティブマトリクス駆動型の有機ＥＬパネルについて説明する。
なお、本明細書で特に図示又は記載されない部分には、当該技術分野の周知又は公知技術を適用する。
また以下に説明する形態例は、発明の一つの形態例であって、これらに限定されるものではない。 Hereinafter, an active matrix driving type organic EL panel will be described.
In addition, the well-known or well-known technique of the said technical field is applied to the part which is not illustrated or described in particular in this specification.
Moreover, the form example demonstrated below is one form example of invention, Comprising: It is not limited to these.

（Ａ）基本形態
（Ａ−１）各形態例に共通する有機ＥＬパネルの構造
図５に、有機ＥＬパネルの主要な構成を示す。なお、図５に対しては、図１との対応部分に同一符号を付して示す。 (A) Basic Form (A-1) Structure of Organic EL Panel Common to Each Form Example FIG. 5 shows a main configuration of the organic EL panel. 5 corresponding to those in FIG. 1 are denoted by the same reference numerals.

有機ＥＬパネル２１は、走査線駆動部２３、画素アレイ部２５及びデータ線駆動部２７で構成される。走査線駆動部２３が、特許請求の範囲における「第１の駆動部」に対応する。また、データ線駆動部２７が、特許請求の範囲における「第２の駆動部」に対応する。 The organic EL panel 21 includes a scanning line driving unit 23, a pixel array unit 25, and a data line driving unit 27. The scanning line driving unit 23 corresponds to a “first driving unit” in the claims. The data line driving unit 27 corresponds to a “second driving unit” in the claims.

画素アレイ部２５には、画素回路９がＭ行×Ｎ列に配置される。ＭとＮは、それぞれ表示解像度に応じて定まる。なお、画素アレイ部２５には、横方向に並ぶＮ個の画素回路９に沿って１本ずつＭ本の走査線１１が配置される。また、画素アレイ部２５には、縦方向に並ぶＭ個の画素回路９に沿って２本ずつ２×Ｎ本のデータ線１３が配置される。 In the pixel array unit 25, pixel circuits 9 are arranged in M rows × N columns. M and N are determined according to the display resolution. In the pixel array unit 25, M scanning lines 11 are arranged one by one along the N pixel circuits 9 arranged in the horizontal direction. In the pixel array section 25, 2 × N data lines 13 are arranged two by two along the M pixel circuits 9 arranged in the vertical direction.

図５においては、上からｉ行目に位置する走査線を１１（ｉ）で示す。また、左からｊ列目に位置するデータ線を１３（ｊ）Ａ、１３（ｊ）Ｂで示す。ここで、符号Ａを付したデータ線は、上から奇数行目に位置するＮ個の画素回路９と接続されることを示し、符号Ｂを付したデータ線は、上から偶数行目に位置するＮ個の画素回路９と接続されることを示す。 In FIG. 5, the scanning line located in the i-th row from the top is indicated by 11 (i). The data lines located in the jth column from the left are indicated by 13 (j) A and 13 (j) B. Here, the data line with the symbol A indicates that it is connected to the N pixel circuits 9 located in the odd-numbered rows from the top, and the data line with the symbol B is located in the even-numbered rows from the top. It is shown that the N pixel circuits 9 are connected.

すなわち、縦方向の各画素列に対応する２本のデータ線１３Ａ、１３Ｂのうち一本だけが横方向に並ぶＮ個の画素回路９と接続されるが、縦方向に隣り合う画素回路同士は別のデータ線に接続されている。 That is, only one of the two data lines 13A and 13B corresponding to each pixel column in the vertical direction is connected to the N pixel circuits 9 arranged in the horizontal direction, but the pixel circuits adjacent in the vertical direction are Connected to another data line.

データ線駆動部２７は、これら２本のデータ線１３Ａ、１３Ｂに印加する信号電位の切り替え動作を制御する。図６及び図７に、データ線駆動部２７の構成例を示す。 The data line driving unit 27 controls the switching operation of the signal potential applied to the two data lines 13A and 13B. 6 and 7 show a configuration example of the data line driving unit 27. FIG.

図６は、画素回路単位でデータ線１３Ａ、１３Ｂの信号電圧Ｖsig を切り換え制御できるデータ線駆動部２７の回路構成例である。図７は、３原色に対応するサブ画素回路９Ｒ、９Ｇ、９Ｂ単位でデータ線１３Ａ、１３Ｂの信号電圧Ｖsig を切り換え制御できるデータ線駆動部２７の回路構成例である。 FIG. 6 is a circuit configuration example of the data line driving unit 27 capable of switching and controlling the signal voltages Vsig of the data lines 13A and 13B in units of pixel circuits. FIG. 7 is a circuit configuration example of the data line driving unit 27 that can switch and control the signal voltages Vsig of the data lines 13A and 13B in units of sub-pixel circuits 9R, 9G, and 9B corresponding to the three primary colors.

このうちデータ線１３Ａの他端には、上から奇数番目に位置する各画素回路９Ｒ、９Ｇ、９Ｂに対応して発生された画素データの信号電圧Ｖdata(R)A、Ｖdata(G)A、Ｖdata(B)Aが供給されており、その供給期間はデータ線上に配置されたスイッチの開閉により制御される。なお、信号電圧ＶdataA の印加期間は、選択信号ＳＥＬdataA により制御する。 Of these, the other end of the data line 13A has pixel data signal voltages Vdata (R) A, Vdata (G) A, which are generated in correspondence with the pixel circuits 9R, 9G, 9B positioned oddly from the top. Vdata (B) A is supplied, and the supply period is controlled by opening / closing a switch arranged on the data line. The application period of the signal voltage VdataA is controlled by the selection signal SELdataA.

一方、データ線１３Ｂの他端には、上から偶数番目に位置する各画素回路９Ｒ、９Ｇ、９Ｂに対応して発生された画素データの信号電圧Ｖdata(R)B、Ｖdata(G)B、Ｖdata(B)Bが供給されており、その供給期間はデータ線上に配置されたスイッチの開閉により制御される。なお、信号電圧ＶdataB の印加期間は、選択信号ＳＥＬdataB により制御する。 On the other hand, at the other end of the data line 13B, signal voltages Vdata (R) B, Vdata (G) B of pixel data generated corresponding to the pixel circuits 9R, 9G, 9B located evenly from the top, Vdata (B) B is supplied, and the supply period is controlled by opening / closing a switch arranged on the data line. Note that the application period of the signal voltage VdataB is controlled by the selection signal SELdataB.

（Ａ−２）駆動方法
以下の説明では、２種類の駆動方法を説明する。 (A-2) Driving Method In the following description, two types of driving methods are described.

（ａ）駆動方法１
ここでは、１行分の画素列に２水平走査期間に跨って信号電圧ＶdataA
又はＶdataB を印加できることを利用して、データ書込期間や移動度補正期間を２水平走査期間に跨るように配置する場合について説明する。 (A) Driving method 1
Here, the signal voltage VdataA is applied to the pixel column for one row over two horizontal scanning periods.
Alternatively, a case where the data writing period and the mobility correction period are arranged so as to straddle two horizontal scanning periods using the fact that VdataB can be applied will be described.

図８及び図９に、対応する駆動例を示す。なお、図８及び図９は、いずれも２水平走査期間内に閾値補正動作、データ書込動作及び移動度補正動作を順番に実行する場合の駆動例を示している。 8 and 9 show corresponding driving examples. 8 and 9 each show a driving example in the case where the threshold value correcting operation, the data writing operation, and the mobility correcting operation are sequentially executed within two horizontal scanning periods.

図８（Ｂ）、（Ｃ）及び図９（Ｂ）及び（Ｃ）に示すように、データ線１３Ａ及び１３Ｂには、画素データに対応する信号電圧ＶdataA 及びＶdataB がそれぞれ２水平走査期間に跨って印加される。 As shown in FIGS. 8B, 8C, 9B, and 9C, the signal voltages VdataA and VdataB corresponding to the pixel data are respectively applied to the data lines 13A and 13B over two horizontal scanning periods. Applied.

なお、信号電圧Ｖdataの印加が開始するタイミングは、図８（Ａ）及び図９（Ａ）に示すように、対応する画素データの供給タイミングに同期する。従って、データ線１３Ａに印加される信号電圧ＶdataA とデータ線１３Ｂに印加される信号電圧ＶdataB の供給位相には１水平走査期間の時間差がある。 Note that the timing at which the application of the signal voltage Vdata starts is synchronized with the supply timing of the corresponding pixel data, as shown in FIGS. 8A and 9A. Therefore, there is a time difference of one horizontal scanning period between the supply phases of the signal voltage VdataA applied to the data line 13A and the signal voltage VdataB applied to the data line 13B.

因みに、図８及び図９では、データ線１３Ａ及び１３Ｂを用いて閾値補正用のオフセット電圧Ｖofs も印加する場合について表している。このため、信号電圧dataの印加期間の前に、オフセット電圧Ｖofs の印加期間が配置されている。 8 and 9 show a case where the offset voltage Vofs for threshold correction is also applied using the data lines 13A and 13B. For this reason, the application period of the offset voltage Vofs is arranged before the application period of the signal voltage data.

図８（Ｄ）〜（Ｆ）及び図９（Ｄ）〜（Ｆ）に、２水平走査期間に跨って信号電圧ＶdataA 及びＶdataB が印加される状態での駆動動作例を示す。
例えば図８（Ｄ）〜（Ｆ）に示す駆動例の場合、信号電圧Ｖdataのデータ記憶キャパシタＣｓへの格納動作（ PIX書込）を２水平走査期間に跨って実行することが可能となる。 FIGS. 8D to 8F and FIGS. 9D to 9F show driving operation examples in a state where the signal voltages VdataA and VdataB are applied over two horizontal scanning periods.
For example, in the driving example shown in FIGS. 8D to 8F, the operation of storing the signal voltage Vdata in the data storage capacitor Cs (PIX writing) can be executed over two horizontal scanning periods.

また例えば図９（Ｄ）〜（Ｆ）に示す駆動例の場合、移動度μの補正動作を２水平走査期間に跨って実行することが可能となる。
結果的に、高解像度化等の影響により１水平走査期間が短縮しても、
PIX書込期間や移動度補正期間への割り当て期間を大幅に増やすことが可能となる。 For example, in the case of the driving example shown in FIGS. 9D to 9F, the mobility μ correction operation can be executed over two horizontal scanning periods.
As a result, even if one horizontal scanning period is shortened due to the effect of higher resolution, etc.
It is possible to greatly increase the allocation period to the PIX writing period and mobility correction period.

勿論、 PIX書込期間や移動度補正期間のいずれか一方だけを増加しても、高画質化を実現することはできない。従って、最低限必要な時間や許容可能な画質の範囲を考慮して、 PIX書込期間や移動度補正期間に割り当てる期間長を最適化することが望ましい。 Of course, even if only one of the PIX writing period and the mobility correction period is increased, high image quality cannot be realized. Therefore, it is desirable to optimize the period length allocated to the PIX writing period and the mobility correction period in consideration of the minimum required time and the allowable image quality range.

または、閾値補正動作の開始から移動度補正動作の終了までの期間が３水平走査期間に跨るようにパネル構造を最適化することが望ましい。なお、この場合には、縦方向の画素列に沿って配置するデータ線を各３本とし、各データ線と横方向に並ぶ画素列との接続は、それぞれ縦方向に対して３行毎に設定すれば良い。 Alternatively, it is desirable to optimize the panel structure so that the period from the start of the threshold correction operation to the end of the mobility correction operation extends over three horizontal scanning periods. In this case, three data lines are arranged along the pixel column in the vertical direction, and the connection between each data line and the pixel column arranged in the horizontal direction is made every three rows in the vertical direction. Set it.

（ｂ）駆動方法２
ここでは、１行分の画素列に２水平走査期間に跨って信号電圧ＶdataA
又はＶdataB を印加できることを利用して、閾値補正期間や閾値補正兼データ書込期間を２水平走査期間に跨るように配置する場合について説明する。 (B) Driving method 2
Here, the signal voltage VdataA is applied to the pixel column for one row over two horizontal scanning periods.
Alternatively, a case where the threshold correction period and the threshold correction / data writing period are arranged so as to extend over two horizontal scanning periods using the fact that VdataB can be applied will be described.

図１０〜図１２に、対応する駆動例を示す。なお、図１０〜図１２は、いずれも２水平走査期間内にデータ書込動作と閾値補正動作を順番に又は並行して実行する場合の駆動例を示しており、移動度補正動作が配置されない点で駆動方法１と異なっている。 10 to 12 show corresponding driving examples. 10 to 12 show driving examples in the case where the data writing operation and the threshold value correcting operation are executed in order or in parallel within two horizontal scanning periods, and the mobility correcting operation is not arranged. This is different from the driving method 1 in that respect.

この駆動例の場合も、図１０（Ｂ）、（Ｃ）、図１１（Ｂ）、（Ｃ）及び図１２（Ｂ）、（Ｃ）に示すように、データ線１３Ａ及び１３Ｂには、画素データに対応する信号電圧ＶdataA 及びＶdataB がそれぞれ２水平走査期間に跨って印加される。 Also in this driving example, as shown in FIGS. 10B, 10C, 11B, 11C, 12B, and 12C, the data lines 13A and 13B include pixels. Signal voltages VdataA and VdataB corresponding to data are applied across two horizontal scanning periods, respectively.

なお、信号電圧Ｖdataの印加が開始するタイミングは、図１０（Ａ）、図１１（Ａ）及び図１２（Ａ）に示すように、対応する画素データの供給タイミングに同期する。従って、データ線１３Ａに印加される信号電圧ＶdataA とデータ線１３Ｂに印加される信号電圧ＶdataB の供給位相には１水平走査期間の時間差がある。 Note that the timing at which the application of the signal voltage Vdata starts is synchronized with the supply timing of the corresponding pixel data, as shown in FIGS. 10 (A), 11 (A), and 12 (A). Therefore, there is a time difference of one horizontal scanning period between the supply phases of the signal voltage VdataA applied to the data line 13A and the signal voltage VdataB applied to the data line 13B.

図１０（Ｄ）〜（Ｆ）、図１１（Ｄ）〜（Ｆ）及び図１２（Ｄ）〜（Ｆ）に、２水平走査期間に跨って信号電圧ＶdataA 及びＶdataB が印加される状態での駆動動作例を示す。
例えば図１０（Ｄ）〜（Ｆ）に示す駆動例の場合、信号電圧Ｖdataのデータ記憶キャパシタＣｓへの格納動作（ PIX書込）と閾値補正動作が２水平走査期間に跨って同時並行的に実行される。 10 (D) to (F), FIGS. 11 (D) to (F) and FIGS. 12 (D) to (F), signal voltages VdataA and VdataB are applied over two horizontal scanning periods. An example of driving operation will be shown.
For example, in the driving example shown in FIGS. 10D to 10F, the storing operation (PIX writing) of the signal voltage Vdata to the data storage capacitor Cs and the threshold value correcting operation are performed simultaneously in parallel over two horizontal scanning periods. Executed.

また例えば図１１（Ｄ）〜（Ｆ）に示す駆動例の場合、信号電圧Ｖdataの書込動作（ PIX書込）が２水平走査期間に跨って実行され、その後、閾値補正動作が実行される。
また例えば図１２（Ｄ）〜（Ｆ）に示す駆動例の場合、信号電圧Ｖdataの書込動作（ PIX書込）が実行された後、駆動トランジスタの閾値補正動作が２水平走査期間に跨って実行される。 For example, in the driving examples shown in FIGS. 11D to 11F, the signal voltage Vdata writing operation (PIX writing) is performed over two horizontal scanning periods, and then the threshold value correcting operation is performed. .
For example, in the driving example shown in FIGS. 12D to 12F, after the writing operation (PIX writing) of the signal voltage Vdata is executed, the threshold correction operation of the driving transistor extends over two horizontal scanning periods. Executed.

結果的に、高解像度化等の影響により１水平走査期間が短縮しても、
PIX書込期間や閾値補正期間への割り当て期間を大幅に増やすことが可能となる。
勿論、 PIX書込期間や閾値補正期間のいずれか一方だけを増加しても、高画質化を実現することはできない。従って、最低限必要な時間や許容可能な画質の範囲を考慮して、 PIX書込期間や閾値補正期間に割り当てる期間長を最適化することが望ましい。 As a result, even if one horizontal scanning period is shortened due to the effect of higher resolution, etc.
It is possible to greatly increase the allocation period to the PIX writing period and the threshold correction period.
Of course, even if only one of the PIX writing period and the threshold correction period is increased, high image quality cannot be realized. Therefore, it is desirable to optimize the period length allocated to the PIX writing period and the threshold correction period in consideration of the minimum required time and the allowable image quality range.

または、 PIX書込期間や閾値補正動作の開始から終了までの期間が３水平走査期間に跨るようにパネル構造を最適化することが望ましい。なお、この場合には、縦方向の画素列に沿って配置するデータ線を各３本とし、各データ線と横方向に並ぶ画素列との接続は、それぞれ縦方向に対して３行毎に設定すれば良い。 Alternatively, it is desirable to optimize the panel structure so that the PIX writing period and the period from the start to the end of the threshold correction operation extend over three horizontal scanning periods. In this case, three data lines are arranged along the pixel column in the vertical direction, and the connection between each data line and the pixel column arranged in the horizontal direction is made every three rows in the vertical direction. Set it.

（Ｂ）画素回路の構造と駆動動作例
駆動トランジスタの特性バラツキの補正機能に適応した画素回路９には様々な回路構成が存在する。以下では、画素回路９と駆動動作例との様々な組み合わせ例を説明する。なお、後述する回路例と各駆動動作との関係は固定されるものではなく、いずれの回路例も適切な修正を加えれば他の駆動動作例との組み合わせ動作が可能である。 (B) Structure of pixel circuit and example of driving operation The pixel circuit 9 adapted to the function of correcting the characteristic variation of the driving transistor has various circuit configurations. Hereinafter, various combinations of the pixel circuit 9 and the driving operation examples will be described. Note that the relationship between a circuit example described later and each drive operation is not fixed, and any circuit example can be combined with other drive operation examples if appropriate modifications are made.

（Ｂ−１）回路例Ａ
（ａ）画素回路の構成
図１３に、画素回路９の構成例を示す。図１３に示す画素回路９は、４個のトランジスタ３１、３３、３５、３７と、データ記憶キャパシタＣｓと、補正値キャパシタＣｃと、有機ＥＬ素子３９とで構成される。 (B-1) Circuit example A
(A) Configuration of Pixel Circuit FIG. 13 shows a configuration example of the pixel circuit 9. The pixel circuit 9 shown in FIG. 13 includes four transistors 31, 33, 35, and 37, a data storage capacitor Cs, a correction value capacitor Cc, and an organic EL element 39.

トランジスタ３１は、データ線１３Ａ又は１３Ｂの信号電圧Ｖsig の画素回路内への書き込みを制御する素子である。図１３のトランジスタ３１はｎチャネルＴＦＴである。トランジスタ３３は、電流駆動素子として機能するｐチャネルＴＦＴである。トランジスタ３５及び３７は、スイッチング素子として機能するｎチャネルＴＦＴである。 The transistor 31 is an element that controls writing of the signal voltage Vsig of the data line 13A or 13B into the pixel circuit. The transistor 31 in FIG. 13 is an n-channel TFT. The transistor 33 is a p-channel TFT that functions as a current driving element. The transistors 35 and 37 are n-channel TFTs that function as switching elements.

ここで、トランジスタ３１は、一方の主電極がデータ線１３Ａ又は１３Ｂと接続され、他方の主電極がデータ記憶キャパシタＣｓの一方の電極と接続される。トランジスタ３１のゲート電極は、走査線１１に接続される。 Here, in the transistor 31, one main electrode is connected to the data line 13A or 13B, and the other main electrode is connected to one electrode of the data storage capacitor Cs. A gate electrode of the transistor 31 is connected to the scanning line 11.

データ記憶キャパシタＣｓの他方の電極は、電源電位ＶＤＤ１に接続される。
補正値キャパシタＣｃは、トランジスタ３１の一方の主電極とトランジスタ３３のゲート電極とを接続する配線に直列に接続される。
トランジスタ３３のソース電極は電源電位ＶＤＤ１に接続され、ドレイン電極はトランジスタ３５の主電極とトランジスタ３７の主電極を接続する配線の中間点に接続される。 The other electrode of the data storage capacitor Cs is connected to the power supply potential VDD1.
The correction value capacitor Cc is connected in series to a wiring that connects one main electrode of the transistor 31 and the gate electrode of the transistor 33.
The source electrode of the transistor 33 is connected to the power supply potential VDD1, and the drain electrode is connected to the middle point of the wiring connecting the main electrode of the transistor 35 and the main electrode of the transistor 37.

因みに、トランジスタ３５の一方の主電極は、トランジスタ３３のゲート電極と補正値キャパシタＣｃを接続する配線の中間点に接続される。
トランジスタ３７の他方の主電極は、有機ＥＬ素子３９の陽極電極に接続される。有機ＥＬ素子３９の陰極電極は接地電位ＶＳＳ１に接続される。 Incidentally, one main electrode of the transistor 35 is connected to an intermediate point of the wiring connecting the gate electrode of the transistor 33 and the correction value capacitor Cc.
The other main electrode of the transistor 37 is connected to the anode electrode of the organic EL element 39. The cathode electrode of the organic EL element 39 is connected to the ground potential VSS1.

（ｂ）データ線駆動部の回路構成
図１４及び図１５に、図１３に示す画素回路用のデータ線駆動部２７の構成例を示す。図１３の場合、データ線１３Ａ又は１３Ｂには、画素データに対応した信号電圧Ｖdataの他に、オフセット電圧Ｖofs も時分割で供給される。 (B) Circuit Configuration of Data Line Driving Unit FIGS. 14 and 15 show configuration examples of the data line driving unit 27 for the pixel circuit shown in FIG. In the case of FIG. 13, in addition to the signal voltage Vdata corresponding to the pixel data, the offset voltage Vofs is also supplied to the data line 13A or 13B in a time division manner.

このため、データ線１３Ａの端部は分岐され、その一方が信号電圧供給用のスイッチに接続され、他方がオフセット電圧供給用のスイッチに接続される。勿論、各スイッチの他端には、信号電圧ＶdataA とオフセット電圧Ｖofs が供給される。図１４では、データ線１３Ａ用のスイッチ制御信号をＳＥＬA で示す。 Therefore, the end of the data line 13A is branched, one of which is connected to a signal voltage supply switch and the other is connected to an offset voltage supply switch. Of course, the signal voltage VdataA and the offset voltage Vofs are supplied to the other end of each switch. In FIG. 14, the switch control signal for the data line 13A is indicated by SELA.

なお、色別に電圧の印加タイミングを制御できる図１５の場合には、データ線１３Ａ用のスイッチ制御信号をＳＥＬ(R)A、ＳＥＬ(G)A、ＳＥＬ(B)Aで示す。ここでの「１」は、データ線１３Ａが左端から１列目の画素回路に対応することを意味する。 In the case of FIG. 15 in which the voltage application timing can be controlled for each color, the switch control signals for the data line 13A are denoted by SEL (R) A, SEL (G) A, and SEL (B) A. Here, “1” means that the data line 13A corresponds to the pixel circuit in the first column from the left end.

また、データ線１３Ｂの端部は分岐され、その一方が信号電圧供給用のスイッチに接続され、他方がオフセット電圧供給用のスイッチに接続される。勿論、各スイッチの他端には、信号電圧ＶdataB とオフセット電圧Ｖofs が供給される。図１４では、データ線１３Ｂ用のスイッチ制御信号をＳＥＬB で示す。 The end of the data line 13B is branched, one of which is connected to a signal voltage supply switch and the other is connected to an offset voltage supply switch. Of course, the signal voltage VdataB and the offset voltage Vofs are supplied to the other end of each switch. In FIG. 14, the switch control signal for the data line 13B is indicated by SELB.

なお、色別に電圧の印加タイミングを制御できる図１５の場合には、データ線１３Ｂ用のスイッチ制御信号をＳＥＬ(R)B 、ＳＥＬ(G)B 、ＳＥＬ(B)B
で示す。 In the case of FIG. 15 where the voltage application timing can be controlled for each color, the switch control signals for the data line 13B are SEL (R) B, SEL (G) B, SEL (B) B.
It shows with.

（ｃ）駆動動作
図１６に、画素回路９（図１３）の駆動方法１に対応する駆動タイミングを示す。図１６は、２本のデータ線１３Ａ及び１３Ｂのうち一方に接続された画素回路９に着目した駆動タイミングであり、他方に接続された画素回路９では１水平走査期間の位相差で同様の駆動動作が実行されることになる。 (C) Driving Operation FIG. 16 shows driving timings corresponding to the driving method 1 of the pixel circuit 9 (FIG. 13). FIG. 16 shows the drive timing when paying attention to the pixel circuit 9 connected to one of the two data lines 13A and 13B. In the pixel circuit 9 connected to the other, the same drive is performed with the phase difference of one horizontal scanning period. The operation will be executed.

（i）補正準備期間
この期間では、トランジスタ３１、３５及び３７がそれぞれオン状態に制御される。また、データ線１３には、高電位のオフセット電圧Ｖofs が印加される。これに伴い、データ記憶キャパシタＣｓと補正値キャパシタＣｃとの中点電位Ｖinがオフセット電圧Ｖofs に収束するように急上昇する。 (I) Correction Preparation Period In this period, the transistors 31, 35, and 37 are controlled to be in an on state, respectively. A high potential offset voltage Vofs is applied to the data line 13. Along with this, the midpoint potential Vin of the data storage capacitor Cs and the correction value capacitor Cc rapidly rises so as to converge to the offset voltage Vofs.

一方、補正値キャパシタＣｃの電荷はトランジスタ３５及び３７を通じて引き出され、有機ＥＬ素子の陽極電圧まで急低下する。すなわち、補正値キャパシタＣｃの両極間電圧は拡大する。この動作が補正値キャパシタＣｃの保持電圧をリセットする動作に当たる。 On the other hand, the charge of the correction value capacitor Cc is extracted through the transistors 35 and 37, and rapidly decreases to the anode voltage of the organic EL element. That is, the voltage between both electrodes of the correction value capacitor Cc increases. This operation corresponds to an operation of resetting the holding voltage of the correction value capacitor Cc.

（ii）閾値補正期間
この期間では、トランジスタ３１及び３５だけがオン状態を維持し、トランジスタ３７はオフ制御される。結果的に、オン状態にあるトランジスタ３３のドレイン電流Ｉdsがトランジスタ３５、補正値キャパシタＣｃを通じてデータ線１３へと流れる。これに伴い、補正値キャパシタＣｃの保持電圧が小さくなる。 (Ii) Threshold Correction Period During this period, only the transistors 31 and 35 are kept on, and the transistor 37 is controlled to be off. As a result, the drain current Ids of the transistor 33 in the on state flows to the data line 13 through the transistor 35 and the correction value capacitor Cc. Accordingly, the holding voltage of the correction value capacitor Cc is reduced.

なお、この期間中もデータ線１３に対する高電位のオフセット電圧Ｖofs
の印加が継続される。従って、データ記憶キャパシタＣｓと補正値キャパシタＣｃとの中点電位Ｖinはオフセット電圧Ｖofs のままである。一方、ゲート電圧Ｖｇは、補正値キャパシタＣｃの保持電圧の低下に伴って上昇する。 Even during this period, the high potential offset voltage Vofs for the data line 13 is used.
Is continuously applied. Therefore, the midpoint potential Vin between the data storage capacitor Cs and the correction value capacitor Cc remains at the offset voltage Vofs. On the other hand, the gate voltage Vg increases as the holding voltage of the correction value capacitor Cc decreases.

やがて、ゲート電圧Ｖｇと電源電位ＶＤＤ１との電位差がトランジスタ３３の閾値電圧Ｖthまで上昇すると、トランジスタ３３は自動的にオフ動作する。これに伴い、ゲート電圧Ｖｇの上昇も自動停止する。 Eventually, when the potential difference between the gate voltage Vg and the power supply potential VDD1 rises to the threshold voltage Vth of the transistor 33, the transistor 33 automatically turns off. Along with this, the rise of the gate voltage Vg also automatically stops.

結果的に、補正値キャパシタＣｃには、電流駆動素子として機能するトランジスタ３３に固有の閾値電圧Ｖthの補正に必要な電圧が格納される。 As a result, the correction value capacitor Cc stores a voltage necessary for correcting the threshold voltage Vth specific to the transistor 33 functioning as a current drive element.

（iii）信号電圧Ｖdataの書き込み期間
この期間では、トランジスタ３１のみがオン動作し、トランジスタ３５及び３７はオフ動作する。勿論、トランジスタ３３もカットオフ状態にあるのでオフ動作のままである。 (Iii) Signal voltage Vdata writing period In this period, only the transistor 31 is turned on, and the transistors 35 and 37 are turned off. Of course, since the transistor 33 is also in the cut-off state, it remains off.

このとき、データ線１３には、オフセット電圧Ｖofs よりも画素データに対応する信号電圧Ｖdataだけ低い電圧が印加される。これにより、データ記憶キャパシタＣｓと補正値キャパシタＣｃとの中点電位Ｖinは、オフセット電圧Ｖofs より信号電圧Ｖdataだけ低い電圧へと遷移される。勿論、補正値キャパシタＣｃの保持電圧に変化はないので、中点電位Ｖinの低下に伴ってゲート電圧Ｖｇも低下する。 At this time, a voltage lower than the offset voltage Vofs by the signal voltage Vdata corresponding to the pixel data is applied to the data line 13. As a result, the midpoint potential Vin of the data storage capacitor Cs and the correction value capacitor Cc is shifted to a voltage lower than the offset voltage Vofs by the signal voltage Vdata. Of course, since the holding voltage of the correction value capacitor Cc does not change, the gate voltage Vg also decreases as the midpoint potential Vin decreases.

（iv）移動度補正期間
この期間では、トランジスタ３１及び３５がオン動作し、トランジスタ３７はオフ動作する。なお、この期間中も、データ線１３には、オフセット電圧Ｖofs よりも画素データに対応する信号電圧Ｖdataだけ低い電圧の印加が継続される。 (Iv) Mobility correction period In this period, the transistors 31 and 35 are turned on, and the transistor 37 is turned off. Even during this period, the data line 13 is continuously applied with a voltage lower than the offset voltage Vofs by the signal voltage Vdata corresponding to the pixel data.

このとき、トランジスタ３３はオン状態にある。信号電圧Ｖdataの書き込みによりトランジスタ３３のゲート電圧Ｖｇが低下した影響でゲート・ソース間電圧Ｖgsが閾値電圧Ｖthより広がったためである。ただし、トランジスタ３７はオフ動作しているので、ドレイン電流Ｉdsは、トランジスタ３５を通じて補正値キャパシタＣｃに流れ込む。 At this time, the transistor 33 is in an on state. This is because the gate-source voltage Vgs is wider than the threshold voltage Vth due to the influence of the decrease in the gate voltage Vg of the transistor 33 due to the writing of the signal voltage Vdata. However, since the transistor 37 is off, the drain current Ids flows into the correction value capacitor Cc through the transistor 35.

この際、ドレイン電流Ｉdsの大きさは、トランジスタ３３の移動度μの大きさに比例する。結果的に、補正値キャパシタＣｃの保持電圧は、移動度μの大きさに応じて小さくなる。すなわち、トランジスタ３３のゲート電圧Ｖｇは、その移動度μの大きさに応じて定まる大きさだけ上昇する。 At this time, the magnitude of the drain current Ids is proportional to the magnitude of the mobility μ of the transistor 33. As a result, the holding voltage of the correction value capacitor Cc decreases according to the magnitude of the mobility μ. That is, the gate voltage Vg of the transistor 33 rises by a magnitude determined according to the magnitude of the mobility μ.

ここで、ゲート電圧Ｖｇが大きくなることは、トランジスタ３３のゲート・ソース間電圧Ｖgsが小さくなることを意味する。従って、移動度μが大きいほど、この補正動作後のゲート・ソース間電圧Ｖgsが小さくなる。 Here, the increase in the gate voltage Vg means that the gate-source voltage Vgs of the transistor 33 is decreased. Therefore, the larger the mobility μ, the smaller the gate-source voltage Vgs after this correction operation.

ところで、ドレイン電流Ｉdsの大きさは、１／２・μ・Ｃox・Ｗ・Ｌ・（Ｖgs−Ｖth）² で与えられる。このため、移動度μに応じた保持電圧の電圧変化が移動度のバラツキによる影響を小さくするように作用する。 By the way, the magnitude of the drain current Ids is given by 1/2 · μ · Cox · W · L · (Vgs−Vth) ² . For this reason, the voltage change of the holding voltage according to the mobility μ acts to reduce the influence due to the mobility variation.

（ｖ）発光期間
この期間では、トランジスタ３７のみがオン状態に制御され、トランジスタ３１及び３５はオフ状態に制御される。このとき、トランジスタ３３はオン状態にあり、データ記憶キャパシタＣｓと補正値キャパシタＣｃの保持電圧により定まるゲート・ソース間電圧Ｖgsに応じたドレイン電流Ｉdsを有機ＥＬ素子３９に供給する。これにより、トランジスタ３３の特性バラツキの影響を受けない発光輝度が得られる。 (V) Light emission period In this period, only the transistor 37 is controlled to be in an on state, and the transistors 31 and 35 are controlled to be in an off state. At this time, the transistor 33 is in the ON state, and supplies the drain current Ids corresponding to the gate-source voltage Vgs determined by the holding voltage of the data storage capacitor Cs and the correction value capacitor Cc to the organic EL element 39. As a result, light emission luminance that is not affected by the characteristic variation of the transistor 33 can be obtained.

（Ｂ−２）回路例Ｂ
（ａ）画素回路の構成
図１７に、画素回路９の他の構成例を示す。図１７に示す画素回路９は、６個のトランジスタ４１、４３、４５、４７、４９、５１と、データ記憶キャパシタＣｓと、補正値キャパシタＣｃと、有機ＥＬ素子５３とで構成される。また、この画素回路９は、オフセット電圧Ｖofs の供給に専用線を使用する。従って、データ線１３には、画素データに対応する信号電圧Ｖdata だけが供給される。 (B-2) Circuit example B
(A) Configuration of Pixel Circuit FIG. 17 shows another configuration example of the pixel circuit 9. The pixel circuit 9 shown in FIG. 17 includes six transistors 41, 43, 45, 47, 49, 51, a data storage capacitor Cs, a correction value capacitor Cc, and an organic EL element 53. The pixel circuit 9 uses a dedicated line for supplying the offset voltage Vofs. Therefore, only the signal voltage Vdata corresponding to the pixel data is supplied to the data line 13.

トランジスタ４１は、データ線１３Ａ又は１３Ｂの信号電圧Ｖsig の画素回路内への書き込みを制御する素子である。図１７のトランジスタ４１はｎチャネルＴＦＴである。トランジスタ４３は、電流駆動素子として機能するｐチャネルＴＦＴである。トランジスタ４５は、オフセット電圧Ｖofs の供給に使用されるｎチャネルＴＦＴである。 The transistor 41 is an element that controls writing of the signal voltage Vsig of the data line 13A or 13B into the pixel circuit. The transistor 41 in FIG. 17 is an n-channel TFT. The transistor 43 is a p-channel TFT that functions as a current driving element. The transistor 45 is an n-channel TFT used for supplying the offset voltage Vofs.

トランジスタ４７、４９は、スイッチング素子として機能するｎチャネルＴＦＴである。トランジスタ５１は、スイッチング素子として機能するｐチャネルＴＦＴである。
ここで、トランジスタ４１は、一方の主電極がデータ線１３Ａ又は１３Ｂと接続され、他方の主電極がデータ記憶キャパシタＣｓの一方の電極と接続される。トランジスタ４１のゲート電極は、走査線１１に接続される。 The transistors 47 and 49 are n-channel TFTs that function as switching elements. The transistor 51 is a p-channel TFT that functions as a switching element.
Here, in the transistor 41, one main electrode is connected to the data line 13A or 13B, and the other main electrode is connected to one electrode of the data storage capacitor Cs. A gate electrode of the transistor 41 is connected to the scanning line 11.

データ記憶キャパシタＣｓの他方の電極は、電源電位ＶＤＤ１に接続される。
補正値キャパシタＣｃは、トランジスタ４１の一方の主電極とトランジスタ４３のゲート電極との間に直列に接続される。
トランジスタ４３のソース電極は電源電位ＶＤＤ１に接続され、ドレイン電極はトランジスタ４７の主電極とトランジスタ４９の主電極を接続する配線の中間点に接続される。 The other electrode of the data storage capacitor Cs is connected to the power supply potential VDD1.
The correction value capacitor Cc is connected in series between one main electrode of the transistor 41 and the gate electrode of the transistor 43.
The source electrode of the transistor 43 is connected to the power supply potential VDD1, and the drain electrode is connected to the midpoint of the wiring connecting the main electrode of the transistor 47 and the main electrode of the transistor 49.

トランジスタ４５の一方の主電極はオフセット電圧供給線に接続され、他方の主電極はトランジスタ４１の主電極と補正値キャパシタＣｃを接続する配線の中間点に接続される。
トランジスタ４７の一方の主電極は、トランジスタ４３のゲート電極と補正値キャパシタＣｃを接続する配線の中間点に接続される。トランジスタ４７の他方の主電極は、トランジスタ４３のドレイン電極に接続される。 One main electrode of the transistor 45 is connected to the offset voltage supply line, and the other main electrode is connected to an intermediate point of the wiring connecting the main electrode of the transistor 41 and the correction value capacitor Cc.
One main electrode of the transistor 47 is connected to an intermediate point of a wiring connecting the gate electrode of the transistor 43 and the correction value capacitor Cc. The other main electrode of the transistor 47 is connected to the drain electrode of the transistor 43.

トランジスタ４９の他方の主電極は、有機ＥＬ素子５３の陽極電極に接続される。有機ＥＬ素子５３の陰極電極は接地電位ＶＳＳ１に接続される。
トランジスタ５１は、移動度補正時にトランジスタ４３のドレイン電極とデータ線１３とを接続するのに用いられる。このため、トランジスタ５１の一方の主電極はデータ線１３に接続され、他方の主電極はトランジスタ４３のドレイン電極と接続される。 The other main electrode of the transistor 49 is connected to the anode electrode of the organic EL element 53. The cathode electrode of the organic EL element 53 is connected to the ground potential VSS1.
The transistor 51 is used to connect the drain electrode of the transistor 43 and the data line 13 during mobility correction. Therefore, one main electrode of the transistor 51 is connected to the data line 13, and the other main electrode is connected to the drain electrode of the transistor 43.

（ｂ）データ線駆動部の回路構成
この回路例の場合、データ線駆動部２７には、図６や図７で説明した回路構成を使用する。 (B) Circuit Configuration of Data Line Driver In the case of this circuit example, the data line driver 27 uses the circuit configuration described with reference to FIGS.

（ｃ）駆動動作
図１８に、画素回路９（図１７）の駆動方法１に対応する駆動タイミングを示す。図１７は、２本のデータ線１３Ａ及び１３Ｂのうち一方に接続された画素回路９に着目した駆動タイミングであり、他方に接続された画素回路９では１水平走査期間の位相差で同様の駆動動作が実行されることになる。 (C) Drive Operation FIG. 18 shows drive timings corresponding to the drive method 1 of the pixel circuit 9 (FIG. 17). FIG. 17 shows the drive timing when focusing on the pixel circuit 9 connected to one of the two data lines 13A and 13B. In the pixel circuit 9 connected to the other, the same drive is performed with the phase difference of one horizontal scanning period. The operation will be executed.

（i）補正準備期間
この期間では、トランジスタ４５、４７及び４９がそれぞれオン状態に制御され、トランジスタ４１及び５１がオフ状態に制御される。これに伴い、データ記憶キャパシタＣｓと補正値キャパシタＣｃとの中点電位Ｖinは、トランジスタ４５を通じて印加されるオフセット電圧Ｖofs に収束するように急上昇する。 (I) Correction Preparation Period In this period, the transistors 45, 47 and 49 are controlled to be in the on state, and the transistors 41 and 51 are controlled to be in the off state. Along with this, the midpoint potential Vin of the data storage capacitor Cs and the correction value capacitor Cc rises rapidly so as to converge to the offset voltage Vofs applied through the transistor 45.

一方、補正値キャパシタＣｃの電荷はトランジスタ４７及び４９を通じて引き出され、有機ＥＬ素子の陽極電圧まで急低下する。すなわち、補正値キャパシタＣｃの両極間電圧は拡大する。この動作が補正値キャパシタＣｃの保持電圧をリセットする動作に当たる。 On the other hand, the charge of the correction value capacitor Cc is extracted through the transistors 47 and 49, and rapidly decreases to the anode voltage of the organic EL element. That is, the voltage between both electrodes of the correction value capacitor Cc increases. This operation corresponds to an operation of resetting the holding voltage of the correction value capacitor Cc.

（ii）閾値補正期間
この期間では、トランジスタ４５及び４７だけがオン状態を維持し、トランジスタ４９がオフ状態に切り替え制御される。結果的に、オン状態にあるトランジスタ４３のドレイン電流Ｉdsがトランジスタ４７、補正値キャパシタＣｃ、トランジスタ４５を通じてオフセット電圧供給線へと流れる。これに伴い、補正値キャパシタＣｃの保持電圧が小さくなる。 (Ii) Threshold Correction Period During this period, only the transistors 45 and 47 are kept on, and the transistor 49 is controlled to be switched off. As a result, the drain current Ids of the transistor 43 in the ON state flows to the offset voltage supply line through the transistor 47, the correction value capacitor Cc, and the transistor 45. Accordingly, the holding voltage of the correction value capacitor Cc is reduced.

なお、この期間中もトランジスタ４５を通じて補正値キャパシタＣｃの入力側端子は、高電位のオフセット電圧Ｖofs に保持される。従って、データ記憶キャパシタＣｓと補正値キャパシタＣｃとの中点電位Ｖinはオフセット電圧Ｖofs のままである。一方、ゲート電圧Ｖｇは、補正値キャパシタＣｃの保持電圧の低下に伴って上昇する。 Even during this period, the input side terminal of the correction value capacitor Cc is held at the high potential offset voltage Vofs through the transistor 45. Therefore, the midpoint potential Vin between the data storage capacitor Cs and the correction value capacitor Cc remains at the offset voltage Vofs. On the other hand, the gate voltage Vg increases as the holding voltage of the correction value capacitor Cc decreases.

やがて、ゲート電圧Ｖｇと電源電位ＶＤＤ１との電位差がトランジスタ４３の閾値電圧Ｖthまで上昇すると、トランジスタ４３は自動的にオフ動作する。これに伴い、ゲート電圧Ｖｇの上昇も自動停止する。 Eventually, when the potential difference between the gate voltage Vg and the power supply potential VDD1 rises to the threshold voltage Vth of the transistor 43, the transistor 43 automatically turns off. Along with this, the rise of the gate voltage Vg also automatically stops.

結果的に、補正値キャパシタＣｃには、電流駆動素子として機能するトランジスタ４３に固有の閾値電圧Ｖthの補正に必要な電圧が格納される。 As a result, the correction value capacitor Cc stores a voltage necessary for correcting the threshold voltage Vth inherent to the transistor 43 functioning as a current driving element.

（iii）信号電圧Ｖdataの書き込み期間
この期間では、トランジスタ４１がオン状態に切り替え制御される一方で、他のトランジスタはオフ状態に制御される。勿論、トランジスタ４３もカットオフ状態にあるのでオフ動作のままである。 (Iii) Signal Voltage Vdata Writing Period During this period, the transistor 41 is controlled to be turned on, while the other transistors are controlled to be off. Of course, since the transistor 43 is also in the cut-off state, it remains off.

（iv）移動度補正期間
この期間では、トランジスタ４１及び５１がオン状態に制御される。なお、この期間中も、データ線１３には、オフセット電圧Ｖofs よりも画素データに対応する信号電圧Ｖdataだけ低い電圧の印加が継続される。 (Iv) Mobility correction period In this period, the transistors 41 and 51 are controlled to be in an ON state. Even during this period, the data line 13 is continuously applied with a voltage lower than the offset voltage Vofs by the signal voltage Vdata corresponding to the pixel data.

ここで、トランジスタ４３はオン状態にある。信号電圧Ｖdataの書き込みによりトランジスタ４３のゲート電圧Ｖｇが低下した影響でゲート・ソース間電圧Ｖgsが閾値電圧Ｖthより広がったためである。ただし、トランジスタ４７及び４９はオフ動作しているので、ドレイン電流Ｉdsは、トランジスタ５１を通じてデータ線１３の浮遊容量へと流れ込む。 Here, the transistor 43 is in an on state. This is because the gate-source voltage Vgs is wider than the threshold voltage Vth due to the influence of the decrease in the gate voltage Vg of the transistor 43 due to the writing of the signal voltage Vdata. However, since the transistors 47 and 49 are off, the drain current Ids flows into the stray capacitance of the data line 13 through the transistor 51.

すなわち、ドレイン電流Ｉdsは、データ線１３の電位を上昇させるように作用する。この際、浮遊容量は大きいので、データ線１３の電位は比較的ゆっくりと上昇する。なお、ドレイン電流Ｉdsの大きさは、トランジスタ４３の移動度μの大きさに比例する。
このデータ線１３の電位の上昇は、補正値キャパシタＣｃの入力側端子の電位Ｖinを上げるように作用する。 That is, the drain current Ids acts to increase the potential of the data line 13. At this time, since the stray capacitance is large, the potential of the data line 13 rises relatively slowly. Note that the magnitude of the drain current Ids is proportional to the magnitude of the mobility μ of the transistor 43.
This increase in the potential of the data line 13 acts to increase the potential Vin of the input side terminal of the correction value capacitor Cc.

この際、補正値キャパシタＣｃの保持電圧には変化がないので、データ線１３の電位が上昇分だけ、トランジスタ４３のゲート・ソース間電圧Ｖgsを小さくするように作用する。従って、移動度μが大きいほど、この補正動作後のゲート・ソース間電圧Ｖgsが小さくなる。 At this time, since the holding voltage of the correction value capacitor Cc does not change, the voltage Vgs between the gate and the source of the transistor 43 is reduced by the increase in the potential of the data line 13. Therefore, the larger the mobility μ, the smaller the gate-source voltage Vgs after this correction operation.

なお、この移動度補正に伴う電位上昇は、データ記憶キャパシタＣｓの保持電圧の補正値として保持される。
この場合も、ドレイン電流Ｉdsの大きさは、１／２・μ・Ｃox・Ｗ・Ｌ・（Ｖgs−Ｖth）² で与えられる。このため、移動度μに応じた保持電圧の電圧変化が移動度のバラツキによる影響を小さくするように作用する。 Note that the potential increase accompanying the mobility correction is held as a correction value of the holding voltage of the data storage capacitor Cs.
In this case as well, the magnitude of the drain current Ids is given by 1/2 · μ · Cox · W · L · (Vgs−Vth) ² . For this reason, the voltage change of the holding voltage according to the mobility μ acts to reduce the influence due to the mobility variation.

（ｖ）発光期間
この期間では、トランジスタ４９のみがオン状態に制御され、トランジスタ４１、４５、４７及び５１はオフ状態に制御される。このとき、トランジスタ４３はオン状態にあり、データ記憶キャパシタＣｓと補正値キャパシタＣｃの保持電圧により定まるゲート・ソース間電圧Ｖgsに応じたドレイン電流Ｉdsを有機ＥＬ素子５３に供給する。これにより、トランジスタ４３の特性バラツキの影響を受けない発光輝度が得られる。 (V) Light emission period In this period, only the transistor 49 is controlled to be in an on state, and the transistors 41, 45, 47, and 51 are controlled to be in an off state. At this time, the transistor 43 is in an on state, and supplies the drain current Ids corresponding to the gate-source voltage Vgs determined by the holding voltage of the data storage capacitor Cs and the correction value capacitor Cc to the organic EL element 53. As a result, light emission luminance that is not affected by the characteristic variation of the transistor 43 can be obtained.

（Ｂ−３）回路例Ｃ
（ａ）画素回路の構成
図１９に、画素回路９の他の構成例を示す。図１９に示す画素回路９は、電流駆動素子をｎチャネルトランジスタで構成する場合の一例である。 (B-3) Circuit example C
(A) Configuration of Pixel Circuit FIG. 19 shows another configuration example of the pixel circuit 9. A pixel circuit 9 shown in FIG. 19 is an example in the case where a current driving element is formed of an n-channel transistor.

この画素回路９は、５個のトランジスタ６１、６３、６５、６７、６９と、データ記憶キャパシタＣｓと、有機ＥＬ素子７１とで構成される。この画素回路９の場合も、オフセット電圧Ｖofs の供給に専用線を使用する。従って、データ線１３には、画素データに対応する信号電圧Ｖdata だけが供給される。 The pixel circuit 9 includes five transistors 61, 63, 65, 67, and 69, a data storage capacitor Cs, and an organic EL element 71. In the case of the pixel circuit 9 as well, a dedicated line is used to supply the offset voltage Vofs. Therefore, only the signal voltage Vdata corresponding to the pixel data is supplied to the data line 13.

トランジスタ６１は、データ線１３Ａ又は１３Ｂの信号電圧Ｖsig の画素回路内への書き込みを制御する素子である。図１９のトランジスタ６１はｎチャネルＴＦＴである。トランジスタ６３は、電流駆動素子として機能するｎチャネルＴＦＴである。トランジスタ６５は、スイッチング制御素子として機能するｐチャネルＴＦＴである。トランジスタ６７、６９は、スイッチング素子として機能するｎチャネルＴＦＴである。 The transistor 61 is an element that controls writing of the signal voltage Vsig of the data line 13A or 13B into the pixel circuit. The transistor 61 in FIG. 19 is an n-channel TFT. The transistor 63 is an n-channel TFT that functions as a current driving element. The transistor 65 is a p-channel TFT that functions as a switching control element. The transistors 67 and 69 are n-channel TFTs that function as switching elements.

ここで、トランジスタ６１は、一方の主電極がデータ線１３Ａ又は１３Ｂと接続され、他方の主電極がトランジスタ６３のゲート電極と接続される。また、トランジスタ６１のゲート電極は、走査線１１に接続される。 Here, in the transistor 61, one main electrode is connected to the data line 13A or 13B, and the other main electrode is connected to the gate electrode of the transistor 63. The gate electrode of the transistor 61 is connected to the scanning line 11.

データ記憶キャパシタＣｓの一方の電極はトランジスタ６３のゲート電極に接続され、他方の電極はトランジスタ６３のソース電極に接続される。
トランジスタ６３のドレイン電極は、トランジスタ６５を通じて電源電位ＶＤＤ１に接続される。従って、トランジスタ６５の一方の主電極は電源電位ＶＤＤ１に接続され、他方の主電極はトランジスタ６３のドレイン電極と接続される。 One electrode of the data storage capacitor Cs is connected to the gate electrode of the transistor 63, and the other electrode is connected to the source electrode of the transistor 63.
The drain electrode of the transistor 63 is connected to the power supply potential VDD 1 through the transistor 65. Therefore, one main electrode of the transistor 65 is connected to the power supply potential VDD1, and the other main electrode is connected to the drain electrode of the transistor 63.

トランジスタ６７の一方の主電極はオフセット電圧供給線に接続され、他方の主電極はトランジスタ６１の主電極とトランジスタ６３のゲート電極とを接続する配線の中間点に接続される。 One main electrode of the transistor 67 is connected to the offset voltage supply line, and the other main electrode is connected to the midpoint of the wiring connecting the main electrode of the transistor 61 and the gate electrode of the transistor 63.

トランジスタ６９の一方の主電極はトランジスタ６３のソース電極と接続され、他方の主電極は初期化電位Ｖini に接続される。
有機ＥＬ素子５３の陽極電極はトランジスタ６３のソース電極に接続され、陰極電極は接地電位ＶＳＳ１に接続される。 One main electrode of the transistor 69 is connected to the source electrode of the transistor 63, and the other main electrode is connected to the initialization potential Vini.
The anode electrode of the organic EL element 53 is connected to the source electrode of the transistor 63, and the cathode electrode is connected to the ground potential VSS1.

（ｃ）駆動動作
図２０に、画素回路９（図１９）の駆動方法１に対応する駆動タイミングを示す。図２０も、２本のデータ線１３Ａ及び１３Ｂのうち一方に接続された画素回路９に着目した駆動タイミングであり、他方に接続された画素回路９では１水平走査期間の位相差で同様の駆動動作が実行されることになる。 (C) Drive Operation FIG. 20 shows drive timings corresponding to the drive method 1 of the pixel circuit 9 (FIG. 19). FIG. 20 also shows the driving timing when focusing on the pixel circuit 9 connected to one of the two data lines 13A and 13B. In the pixel circuit 9 connected to the other, the same driving is performed with a phase difference in one horizontal scanning period. The operation will be executed.

（i）補正準備期間
この期間では、トランジスタ６７及び６９がそれぞれオン状態に制御され、トランジスタ６１及び６５がオフ状態に制御される。これに伴い、トランジスタ６３のゲート電圧Ｖｇがオフセット電圧Ｖofs に収束するように急低下する。 (I) Correction Preparation Period In this period, the transistors 67 and 69 are controlled to be in the on state, and the transistors 61 and 65 are controlled to be in the off state. Along with this, the gate voltage Vg of the transistor 63 rapidly decreases so as to converge to the offset voltage Vofs.

また、データ記憶キャパシタＣｓの電荷がトランジスタ６９を通じて引き出される。これにより、トランジスタ６３のソース電圧Ｖｓは初期化電位Ｖini まで急低下する。すなわち、トランジスタ６３のゲート・ソース間電圧Ｖgsが拡大する。この動作がデータ記憶キャパシタＣｓの保持電圧をリセットする動作に当たる。 In addition, the charge of the data storage capacitor Cs is drawn through the transistor 69. As a result, the source voltage Vs of the transistor 63 rapidly decreases to the initialization potential Vini. That is, the gate-source voltage Vgs of the transistor 63 increases. This operation corresponds to the operation of resetting the holding voltage of the data storage capacitor Cs.

（ii）閾値補正期間
この期間では、トランジスタ６５及び６７だけがオン状態を維持し、トランジスタ６９がオフ状態に切り替え制御される。結果的に、電源電位ＶＤＤ１からトランジスタ６５を通過して流れるトランジスタ６３のドレイン電流Ｉdsが、データ記憶キャパシタＣｓ及びトランジスタ６７を通じてオフセット電圧Ｖofs へと流れる。 (Ii) Threshold Correction Period During this period, only the transistors 65 and 67 are kept on, and the transistor 69 is controlled to be switched off. As a result, the drain current Ids of the transistor 63 flowing from the power supply potential VDD1 through the transistor 65 flows to the offset voltage Vofs through the data storage capacitor Cs and the transistor 67.

このようにドレイン電流が流れることで、データ記憶キャパシタＣｓに保持されていた電荷は流出し、その両端子間電圧が徐々に小さくなる。なお、トランジスタ６３のゲート電圧Ｖｇはオフセット電圧Ｖofs に保持されるので、ソース電圧Ｖｓが徐々に上昇する。 As the drain current flows in this manner, the charge held in the data storage capacitor Cs flows out, and the voltage between both terminals gradually decreases. Note that since the gate voltage Vg of the transistor 63 is held at the offset voltage Vofs, the source voltage Vs gradually increases.

やがて、データ記憶キャパシタＣｓの両端子間電圧がトランジスタ６３の閾値電圧Ｖthまで小さくなると、トランジスタ６３は自動的にオフ動作する。これに伴い、ソース電圧Ｖｓの上昇も自動停止する。 Eventually, when the voltage between both terminals of the data storage capacitor Cs decreases to the threshold voltage Vth of the transistor 63, the transistor 63 automatically turns off. Along with this, the rise of the source voltage Vs also automatically stops.

結果的に、データ記憶キャパシタＣｓには、電流駆動素子として機能するトランジスタ６３に固有の閾値電圧Ｖthの補正に必要な電圧が格納される。 As a result, the data storage capacitor Cs stores a voltage necessary for correcting the threshold voltage Vth specific to the transistor 63 functioning as a current driving element.

（iii）信号電圧Ｖdataの書き込み期間
この期間では、トランジスタ６１だけがオン状態に切り替え制御され、他のトランジスタ６５、６７及び６８はオフ状態に制御される。勿論、トランジスタ６３もカットオフ状態にあるのでオフ状態のままである。 (Iii) Writing period of signal voltage Vdata In this period, only the transistor 61 is controlled to be turned on, and the other transistors 65, 67, and 68 are controlled to be turned off. Of course, since the transistor 63 is also in the cut-off state, it remains in the off state.

このとき、データ線１３には、オフセット電圧Ｖofs よりも画素データに対応する信号電圧Ｖdataだけ高い電圧が印加される。これにより、トランジスタ６３のゲート電圧Ｖｇは、オフセット電圧Ｖofs より信号電圧Ｖdataだけ高い電圧へと遷移される。この結果、データ記憶キャパシタＣｓには、信号電圧Ｖdataと閾値電圧Ｖthの補正電圧が保持される。 At this time, a voltage higher than the offset voltage Vofs by the signal voltage Vdata corresponding to the pixel data is applied to the data line 13. As a result, the gate voltage Vg of the transistor 63 is shifted to a voltage that is higher than the offset voltage Vofs by the signal voltage Vdata. As a result, the data storage capacitor Cs holds the correction voltage of the signal voltage Vdata and the threshold voltage Vth.

（iv）移動度補正期間
この期間では、トランジスタ６１及び６５がオン状態に制御される。なお、この期間中も、データ線１３には、オフセット電圧Ｖofs よりも画素データに対応する信号電圧Ｖdataだけ高い電圧の印加が継続される。 (Iv) Mobility correction period In this period, the transistors 61 and 65 are controlled to be in an ON state. During this period, the data line 13 is continuously applied with a voltage higher than the offset voltage Vofs by the signal voltage Vdata corresponding to the pixel data.

ここで、トランジスタ６３はオン状態にある。信号電圧Ｖdataの書き込みによりトランジスタ６３のゲート電圧Ｖｇが上昇した影響でゲート・ソース間電圧Ｖgsが閾値電圧Ｖthより広がったためである。 Here, the transistor 63 is in an on state. This is because the gate-source voltage Vgs is wider than the threshold voltage Vth due to the increase in the gate voltage Vg of the transistor 63 due to the writing of the signal voltage Vdata.

この際、トランジスタ６３のドレイン電流Ｉdsは、トランジスタ６３のソース電極よりデータ記憶キャパシタＣｓへと流れ、更にトランジスタ６１を通過してデータ線１３へと流れる。データ線１３には比較的大きな浮遊容量が存在するので、ドレイン電流はこの浮遊容量へと流れ込み、データ線１３の電位をゆっくりと上昇させるように作用する。 At this time, the drain current Ids of the transistor 63 flows from the source electrode of the transistor 63 to the data storage capacitor Cs, and further flows through the transistor 61 to the data line 13. Since the data line 13 has a relatively large stray capacitance, the drain current flows into the stray capacitance and acts to raise the potential of the data line 13 slowly.

また、ドレイン電流Ｉdsは、データ記憶キャパシタＣｓに保持されていた電荷を流出させ、その保持電圧を徐々に小さくさせる。 Further, the drain current Ids causes the electric charge held in the data storage capacitor Cs to flow out, and gradually reduces the holding voltage.

なお、トランジスタ６３のゲート電圧Ｖｇは信号電圧Ｖdata（ここでは、浮遊容量の充電による電圧の上昇を無視する）に保持されるので、トランジスタ６３のソース電圧Ｖｓだけが徐々に上昇する。すなわち、トランジスタ６３のゲート・ソース間電圧Ｖgsを小さくするように作用する。 Note that since the gate voltage Vg of the transistor 63 is held at the signal voltage Vdata (in this case, an increase in voltage due to charging of the stray capacitance is ignored), only the source voltage Vs of the transistor 63 gradually increases. That is, the transistor 63 acts to reduce the gate-source voltage Vgs.

勿論、ドレイン電流Ｉdsの大きさは、トランジスタ６３の移動度μの大きさに比例する。従って、移動度μが大きいほど、この補正動作後のゲート・ソース間電圧Ｖgsが小さくなる。 Of course, the magnitude of the drain current Ids is proportional to the magnitude of the mobility μ of the transistor 63. Therefore, the larger the mobility μ, the smaller the gate-source voltage Vgs after this correction operation.

かくして、データ記憶キャパシタＣｓには、画素データに対応する信号電圧Ｖdata、閾値補正用の電圧、閾値補正用の電圧が保持される。
この場合も、ドレイン電流Ｉdsの大きさは、１／２・μ・Ｃox・Ｗ・Ｌ・（Ｖgs−Ｖth）² で与えられる。このため、移動度μに応じた保持電圧の電圧変化が移動度のバラツキによる影響を小さくするように作用する。 Thus, the data storage capacitor Cs holds the signal voltage Vdata corresponding to the pixel data, the threshold correction voltage, and the threshold correction voltage.
In this case as well, the magnitude of the drain current Ids is given by 1/2 · μ · Cox · W · L · (Vgs−Vth) ² . For this reason, the voltage change of the holding voltage according to the mobility μ acts to reduce the influence due to the mobility variation.

（ｖ）発光期間
この期間では、トランジスタ６５のみがオン状態に制御され、トランジスタ６１、６５、６７及び６９はオフ状態に制御される。このとき、トランジスタ６３はオン状態にあり、データ記憶キャパシタＣｓの保持電圧により定まるゲート・ソース間電圧Ｖgsに応じたドレイン電流Ｉdsが有機ＥＬ素子５３に供給される。これにより、トランジスタ６３の特性バラツキの影響を受けない発光輝度が得られる。 (V) Light emission period In this period, only the transistor 65 is controlled to be in an on state, and the transistors 61, 65, 67, and 69 are controlled to be in an off state. At this time, the transistor 63 is in an on state, and the drain current Ids corresponding to the gate-source voltage Vgs determined by the holding voltage of the data storage capacitor Cs is supplied to the organic EL element 53. As a result, light emission luminance that is not affected by the characteristic variation of the transistor 63 can be obtained.

（Ｂ−４）回路例Ｄ
（ａ）画素回路の構成
図２１に、画素回路９の他の構成例を示す。図２１に示す画素回路９も、電流駆動素子がｎチャネルトランジスタの場合の回路例である。 (B-4) Circuit example D
(A) Configuration of Pixel Circuit FIG. 21 shows another configuration example of the pixel circuit 9. The pixel circuit 9 shown in FIG. 21 is also a circuit example when the current driving element is an n-channel transistor.

この画素回路９は、３個のトランジスタ８１、８３、８５と、データ記憶キャパシタＣｓと、有機ＥＬ素子８７とで構成される。この画素回路９の場合も、オフセット電圧Ｖofs の供給に専用線を使用する。従って、データ線１３には、画素データに対応する信号電圧Ｖdata だけが供給される。 The pixel circuit 9 includes three transistors 81, 83, 85, a data storage capacitor Cs, and an organic EL element 87. In the case of the pixel circuit 9 as well, a dedicated line is used to supply the offset voltage Vofs. Therefore, only the signal voltage Vdata corresponding to the pixel data is supplied to the data line 13.

トランジスタ８１は、データ線１３Ａ又は１３Ｂの信号電位Ｖsig の画素回路内への書き込みを制御する素子である。図２１のトランジスタ８１はｎチャネルＴＦＴである。トランジスタ８３は、電流駆動素子として機能するｎチャネルＴＦＴである。トランジスタ８５は、スイッチング制御素子として機能するｎチャネルＴＦＴである。 The transistor 81 is an element that controls writing of the signal potential Vsig of the data line 13A or 13B into the pixel circuit. The transistor 81 in FIG. 21 is an n-channel TFT. The transistor 83 is an n-channel TFT that functions as a current driving element. The transistor 85 is an n-channel TFT that functions as a switching control element.

ここで、トランジスタ８１は、一方の主電極がデータ線１３Ａ又は１３Ｂと接続され、他方の主電極がトランジスタ８３のゲート電極と接続される。また、トランジスタ８１のゲート電極は、走査線１１に接続される。 Here, in the transistor 81, one main electrode is connected to the data line 13 A or 13 B, and the other main electrode is connected to the gate electrode of the transistor 83. The gate electrode of the transistor 81 is connected to the scanning line 11.

データ記憶キャパシタＣｓは、トランジスタ８３のゲート電極と有機ＥＬ素子８７の陽極端子との間に接続される。
トランジスタ８３の一方の主電極は電源線と接続される。この場合、電源線には、高電位の電源電位ＶＤＤ１と低電位の電源電位ＶＳＳ２のいずれかが、走査線駆動部２３より供給される。 The data storage capacitor Cs is connected between the gate electrode of the transistor 83 and the anode terminal of the organic EL element 87.
One main electrode of the transistor 83 is connected to a power supply line. In this case, either the high power supply potential VDD1 or the low power supply potential VSS2 is supplied from the scanning line driving unit 23 to the power supply line.

トランジスタ８５の一方の主電極はオフセット電圧供給線に接続され、他方の主電極はトランジスタ８１の主電極とトランジスタ８３のゲート電極とを接続する配線の中間点に接続される。
有機ＥＬ素子８７の陽極電極はトランジスタ８３の一方の主電極に接続され、陰極電極は接地電位ＶＳＳ１に接続される。 One main electrode of the transistor 85 is connected to the offset voltage supply line, and the other main electrode is connected to an intermediate point of a wiring connecting the main electrode of the transistor 81 and the gate electrode of the transistor 83.
The anode electrode of the organic EL element 87 is connected to one main electrode of the transistor 83, and the cathode electrode is connected to the ground potential VSS1.

（ｃ）駆動動作
図２２に、画素回路９（図２１）の駆動方法１に対応する駆動タイミングを示す。図２２も、２本のデータ線１３Ａ及び１３Ｂのうち一方に接続された画素回路９に着目した駆動タイミングであり、他方に接続された画素回路９では１水平走査期間の位相差で同様の駆動動作が実行されることになる。 (C) Drive Operation FIG. 22 shows drive timings corresponding to the drive method 1 of the pixel circuit 9 (FIG. 21). FIG. 22 also shows the drive timing when paying attention to the pixel circuit 9 connected to one of the two data lines 13A and 13B. In the pixel circuit 9 connected to the other, the same drive is performed with a phase difference in one horizontal scanning period. The operation will be executed.

（i）補正準備期間
この期間では、トランジスタ８５がオン状態に制御され、トランジスタ８１はオフ状態に制御される。また、この期間では、電源線に低電位の電源電圧ＶＳＳ２が印加される。この際、トランジスタ８３のドレイン電流Ｉdsは、オフセット電圧Ｖofs からトランジスタ８５、データ記憶キャパシタＣｓ、トランジスタ８３を経て電源線（電源電圧ＶＳＳ２）へと流れる。 (I) Correction Preparation Period In this period, the transistor 85 is controlled to be on and the transistor 81 is controlled to be off. In this period, the low-potential power supply voltage VSS2 is applied to the power supply line. At this time, the drain current Ids of the transistor 83 flows from the offset voltage Vofs to the power supply line (power supply voltage VSS2) through the transistor 85, the data storage capacitor Cs, and the transistor 83.

この結果、トランジスタ６３のゲート電圧Ｖｇがオフセット電圧Ｖofs に収束するように急低下する。また、有機ＥＬ素子８７の陽極電圧Ｖ_A は、低電位の電源電圧ＶＳＳ２に収束するように急低下する。 As a result, the gate voltage Vg of the transistor 63 rapidly decreases so as to converge to the offset voltage Vofs. Further, the anode voltage V _A of the organic EL element 87 rapidly decreases so as to converge to the low potential power supply voltage VSS2.

かくして、データ記憶キャパシタＣｓには、オフセット電圧Ｖofs と電源電圧ＶＳＳ２の電位差に相当する電圧が保持される。この電圧はトランジスタ８３の閾値電圧Ｖthよりも大きい電圧である。この動作がデータ記憶キャパシタＣｓの保持電圧をリセットする動作に当たる。 Thus, the data storage capacitor Cs holds a voltage corresponding to the potential difference between the offset voltage Vofs and the power supply voltage VSS2. This voltage is larger than the threshold voltage Vth of the transistor 83. This operation corresponds to the operation of resetting the holding voltage of the data storage capacitor Cs.

（ii）閾値補正期間
この期間では、電源線に印加される電位が高電位の電源電位ＶＤＤ１に切り替わる。今度は、電源線の電位がオフセット電圧Ｖofs より高くなる。この結果、トランジスタ８３のドレイン電流Ｉdsは逆向きに流れる。すなわち、電源線（ＶＤＤ１）からトランジスタ８３、データ記憶キャパシタＣｓ、トランジスタ８５を経てオフセット電圧Ｖofs へ流れる。 (Ii) Threshold Correction Period In this period, the potential applied to the power supply line is switched to the high power supply potential VDD1. This time, the potential of the power supply line becomes higher than the offset voltage Vofs. As a result, the drain current Ids of the transistor 83 flows in the opposite direction. That is, the current flows from the power supply line (VDD1) to the offset voltage Vofs through the transistor 83, the data storage capacitor Cs, and the transistor 85.

これに伴い、データ記憶キャパシタＣｓに記憶されていた電荷が流出し、保持電圧が小さくなる。この際、トランジスタ８３のゲート電圧Ｖｇはオフセット電圧Ｖofs に固定であるので、有機ＥＬ素子８７の陽極電圧Ｖ_A が上昇する。 Along with this, the charge stored in the data storage capacitor Cs flows out, and the holding voltage decreases. At this time, since the gate voltage Vg of the transistor 83 is fixed to the offset voltage Vofs, the anode voltage V _A of the organic EL element 87 increases.

やがて、データ記憶キャパシタＣｓの両端子間電圧がトランジスタ８３の閾値電圧Ｖthまで小さくなると、トランジスタ８３は自動的にオフ動作する。これに伴い、有機ＥＬ素子８７の陽極電圧Ｖ_A の上昇も自動停止する。 Eventually, when the voltage between both terminals of the data storage capacitor Cs decreases to the threshold voltage Vth of the transistor 83, the transistor 83 automatically turns off. Accordingly, the increase in the anode voltage V _A of the organic EL element 87 is also automatically stopped.

結果的に、データ記憶キャパシタＣｓには、電流駆動素子として機能するトランジスタ８３に固有の閾値電圧Ｖthの補正に必要な電圧が格納される。 As a result, the data storage capacitor Cs stores a voltage necessary for correcting the threshold voltage Vth specific to the transistor 83 functioning as a current driving element.

（iii）信号電圧Ｖdataの書き込みと移動度補正の兼用期間
この期間では、トランジスタ８１がオン状態に切り替え制御され、トランジスタ８５はオフ状態に制御される。勿論、トランジスタ８３もカットオフ状態にあるのでオフ状態のままである。 (Iii) Combined period for writing signal voltage Vdata and mobility correction In this period, the transistor 81 is controlled to be turned on and the transistor 85 is controlled to be turned off. Of course, since the transistor 83 is also in the cut-off state, it remains in the off state.

このとき、データ線１３には、オフセット電圧Ｖofs よりも画素データに対応する信号電圧Ｖdataだけ高い電圧が印加される。これにより、トランジスタ８３のゲート電圧Ｖｇは、オフセット電圧Ｖofs より信号電圧Ｖdataだけ高い電圧へと遷移される。この結果、データ記憶キャパシタＣｓには、信号電圧Ｖdataと閾値電圧Ｖthの補正電圧が保持される。 At this time, a voltage higher than the offset voltage Vofs by the signal voltage Vdata corresponding to the pixel data is applied to the data line 13. As a result, the gate voltage Vg of the transistor 83 is transitioned to a voltage that is higher than the offset voltage Vofs by the signal voltage Vdata. As a result, the data storage capacitor Cs holds the correction voltage of the signal voltage Vdata and the threshold voltage Vth.

この信号電圧Ｖdataの書き込み開始によりデータ記憶キャパシタＣｓの保持電圧が上昇を開始すると、トランジスタ８３がオン動作してドレイン電流Ｉdsを流し始める。このドレイン電流Ｉdsは、有機ＥＬ素子８７の寄生容量に流れ込む。そして、寄生容量の充電に伴って有機ＥＬ素子８７の陽極電圧Ｖ_A の上昇が開始される。 When the holding voltage of the data storage capacitor Cs starts to rise due to the start of writing of the signal voltage Vdata, the transistor 83 is turned on to start the drain current Ids. This drain current Ids flows into the parasitic capacitance of the organic EL element 87. As the parasitic capacitance is charged, the anode voltage V _A of the organic EL element 87 starts to increase.

この陽極電圧Ｖ_A の上昇は、データ記憶キャパシタＣｓの保持電圧を小さくするように作用する。すなわち、トランジスタ８３のゲート・ソース間電圧Ｖgsを小さくするように作用する。
勿論、ドレイン電流Ｉdsの大きさは、トランジスタ８３の移動度μの大きさに比例する。従って、移動度μが大きいほど、この補正動作後のゲート・ソース間電圧Ｖgsが小さくなる。 This increase in anode voltage V _A acts to reduce the holding voltage of data storage capacitor Cs. That is, the transistor 83 acts to reduce the gate-source voltage Vgs.
Of course, the magnitude of the drain current Ids is proportional to the magnitude of the mobility μ of the transistor 83. Therefore, the larger the mobility μ, the smaller the gate-source voltage Vgs after this correction operation.

（iv）発光期間
この期間では、トランジスタ８１、８５がオフ状態に制御され、データ記憶キャパシタＣｓの保持電圧によりトランジスタ８３だけがオン動作する。このとき、トランジスタ８３はオン状態にあり、データ記憶キャパシタＣｓの保持電圧により定まるゲート・ソース間電圧Ｖgsに応じたドレイン電流Ｉdsを有機ＥＬ素子８７に供給する。これにより、トランジスタ８３の特性バラツキの影響を受けない発光輝度が得られる。 (Iv) Light emission period In this period, the transistors 81 and 85 are controlled to be in an off state, and only the transistor 83 is turned on by the holding voltage of the data storage capacitor Cs. At this time, the transistor 83 is in an on state, and supplies the drain current Ids corresponding to the gate-source voltage Vgs determined by the holding voltage of the data storage capacitor Cs to the organic EL element 87. Thus, light emission luminance that is not affected by the characteristic variation of the transistor 83 can be obtained.

（Ｂ−５）回路例Ｅ
（ａ）画素回路の構成
図２３に、画素回路９の他の構成例を示す。図２３に示す画素回路９は、電流駆動素子をｐチャネルトランジスタで構成する場合の一例である。 (B-5) Circuit example E
(A) Configuration of Pixel Circuit FIG. 23 shows another configuration example of the pixel circuit 9. The pixel circuit 9 shown in FIG. 23 is an example in the case where the current driving element is configured by a p-channel transistor.

この画素回路９は、６個のトランジスタ９１、９３、９５、９７、９９、１０１と、データ記憶キャパシタＣｓと、有機ＥＬ素子１０３とで構成される。この画素回路９の場合、閾値補正用の初期化電位ＶINIの供給に専用線を使用する。従って、データ線１３には、画素データに対応する信号電圧Ｖdata
だけが供給される。 The pixel circuit 9 includes six transistors 91, 93, 95, 97, 99, and 101, a data storage capacitor Cs, and an organic EL element 103. In the case of the pixel circuit 9, a dedicated line is used to supply the initialization potential VINI for threshold correction. Therefore, the data line 13 has a signal voltage Vdata corresponding to the pixel data.
Only supplied.

トランジスタ９１は、信号電圧Ｖsig の書き込み準備動作期間にオン動作して、トランジスタ９７のゲート電位を初期化するのに用いられるｐチャネルＴＦＴである。
トランジスタ９３は、信号電圧Ｖsig のデータ記憶キャパシタＣｓへの書き込み経路を生成するｐチャネルＴＦＴである。トランジスタ９３の２つの主電極は、トランジスタ９７のソース電極とゲート電極にそれぞれ接続される。 The transistor 91 is a p-channel TFT which is turned on during the write preparation operation period of the signal voltage Vsig and used to initialize the gate potential of the transistor 97.
The transistor 93 is a p-channel TFT that generates a write path for the signal voltage Vsig to the data storage capacitor Cs. The two main electrodes of the transistor 93 are connected to the source electrode and the gate electrode of the transistor 97, respectively.

トランジスタ９５は、２本のデータ線１３Ａ又は１３Ｂの信号電位Ｖsig
の画素回路内への書き込みを制御するｐチャネルＴＦＴである。このトランジスタ９５の一方の主電極はデータ線に接続され、他方の主電極はトランジスタ９７のソース電極に接続される。ここで、信号電位Ｖsigは、トランジスタ９５→トランジスタ９７→トランジスタ９３を通じてトランジスタ９７のゲート電極とデータ記憶キャパシタＣｓの一方の電極に与えられる。 The transistor 95 has a signal potential Vsig of the two data lines 13A or 13B.
This is a p-channel TFT that controls writing into the pixel circuit. One main electrode of the transistor 95 is connected to the data line, and the other main electrode is connected to the source electrode of the transistor 97. Here, the signal potential Vsig is applied to the gate electrode of the transistor 97 and one electrode of the data storage capacitor Cs through the transistor 95 → the transistor 97 → the transistor 93.

トランジスタ９７は、有機ＥＬ素子１０３を電流駆動するｐチャネルＴＦＴである。
トランジスタ９９は、発光期間に限ってオン動作し、駆動電流の有機ＥＬ素子１０３への供給を可能とするｐチャネルＴＦＴである。
トランジスタ１０１は、発光期間中、トランジスタ９７のソース電極に固定電位である電源電位ＶＤＤ１を印加するｐチャネルＴＦＴである。 The transistor 97 is a p-channel TFT that drives the organic EL element 103 with current.
The transistor 99 is a p-channel TFT that is turned on only during the light emission period and enables the drive current to be supplied to the organic EL element 103.
The transistor 101 is a p-channel TFT that applies a power supply potential VDD1 that is a fixed potential to the source electrode of the transistor 97 during the light emission period.

データ記憶キャパシタＣｓは、発光期間中、閾値補正済みの信号電位Ｖsig
をトランジスタ９７のゲート電極とソース電極の間に印加する容量素子である。
有機ＥＬ素子１０３の陽極電極はトランジスタ９９を挟んでトランジスタ９７のドレイン電極に接続され、陰極電極は接地電位ＶＳＳ１に接続される。 The data storage capacitor Cs has a threshold-corrected signal potential Vsig during the light emission period.
Is a capacitive element that is applied between the gate electrode and the source electrode of the transistor 97.
The anode electrode of the organic EL element 103 is connected to the drain electrode of the transistor 97 across the transistor 99, and the cathode electrode is connected to the ground potential VSS1.

（ｃ）駆動動作
図２４に、画素回路９（図２３）の駆動方法２に対応する駆動タイミングを示す。図２４も、２本のデータ線１３Ａ及び１３Ｂのうち一方に接続された画素回路９に着目した駆動タイミングであり、他方に接続された画素回路９では１水平走査期間の位相差で同様の駆動動作が実行されることになる。 (C) Drive Operation FIG. 24 shows the drive timing corresponding to the drive method 2 of the pixel circuit 9 (FIG. 23). FIG. 24 also shows the driving timing when focusing on the pixel circuit 9 connected to one of the two data lines 13A and 13B. In the pixel circuit 9 connected to the other, the same driving is performed with the phase difference of one horizontal scanning period. The operation will be executed.

（i）補正準備期間
この期間では、制御線ＶＳＣＡＮ３（ｉ）によりトランジスタ９１のみがオン状態に制御され、他のトランジスタ９３、９５、９９、１０１は制御線ＶＳＣＡＮ１（ｉ）及びＶＳＣＡＮ２（ｉ）によりオフ状態に制御される。これに伴い、電流駆動素子であるトランジスタ９７のゲート電位Ｖｇが初期化電位ＶＩＮＩに収束するように急低下する。 (I) Correction preparation period In this period, only the transistor 91 is controlled to be turned on by the control line VSCAN3 (i), and the other transistors 93, 95, 99, and 101 are controlled by the control lines VSCAN1 (i) and VSCAN2 (i). Controlled to off state. Along with this, the gate potential Vg of the transistor 97 which is a current driving element rapidly decreases so as to converge to the initialization potential VINI.

このとき、初期化電位ＶＩＮＩは、閾値補正動作が正常に動作するように下記の条件を満たすように設定される。
ＶＩＮＩ＜ＶＤＤ１−Ｖdata（max）−Ｖth
ここで、Ｖdata（max）は、データ線１３Ａ又は１３Ｂから供給される信号電圧Ｖdataの最大値である。 At this time, the initialization potential VINI is set so as to satisfy the following conditions so that the threshold correction operation operates normally.
VINI <VDD1-Vdata (max) -Vth
Here, Vdata (max) is the maximum value of the signal voltage Vdata supplied from the data line 13A or 13B.

また、閾値Ｖthは、有機ＥＬ素子１０３を駆動するトランジスタ９７の閾値電圧である。
図２４に示すように、ゲート電位Ｖｇの低下に伴い、オープン状態にあるソース電圧Ｖｓも追従して低下する。 The threshold Vth is a threshold voltage of the transistor 97 that drives the organic EL element 103.
As shown in FIG. 24, as the gate potential Vg decreases, the source voltage Vs in the open state also follows and decreases.

（ii）信号電圧の書き込み兼閾値補正期間
この期間では、制御線ＶＳＣＡＮ１（ｉ）によりトランジスタ９３及び９５のみがオン状態に制御され、他のトランジスタ９１、９９、１０１は制御線ＶＳＣＡＮ２（ｉ）及びＶＳＣＡＮ３（ｉ）によりオフ状態に制御される。 (Ii) Signal voltage writing / threshold correction period In this period, only the transistors 93 and 95 are controlled to be turned on by the control line VSCAN1 (i), and the other transistors 91, 99, and 101 are controlled by the control line VSCAN2 (i) and It is controlled to the off state by VSCAN3 (i).

この制御により、電流駆動素子として動作するトランジスタ９７のソース電位Ｖｓは、速やかに信号線１３Ａ又は１３Ｂから供給される信号電圧Ｖsig に遷移される。
なお、信号電圧Ｖsig は、電源電圧ＶＤＤ１−Ｖdataで与えられる。 By this control, the source potential Vs of the transistor 97 operating as a current driving element is quickly changed to the signal voltage Vsig supplied from the signal line 13A or 13B.
The signal voltage Vsig is given by the power supply voltage VDD1-Vdata.

このとき、トランジスタ９７には駆動電流が流れないため、トランジスタ９７のゲート電位Ｖｇはソース電圧Ｖｓから閾値電圧Ｖthだけ小さい値に収束するように変化する。すなわち、閾値補正動作が実行される。
同時に、データ記憶キャパシタＣｓには、閾値電圧を補正した信号電圧Ｖdataが書き込まれる。 At this time, since the drive current does not flow through the transistor 97, the gate potential Vg of the transistor 97 changes from the source voltage Vs so as to converge to a value smaller by the threshold voltage Vth. That is, a threshold correction operation is executed.
At the same time, the signal voltage Vdata with the corrected threshold voltage is written to the data storage capacitor Cs.

なぜなら、データ記憶キャパシタＣｓの両極間には、電源電位ＶＤＤ１とソース電位Ｖｓ−Ｖth（＝ＶＤＤ１−Ｖdata−Ｖth）の差電圧が印加されるためである。つまり、Ｖdata＋Ｖthが印加されるためである。 This is because a difference voltage between the power supply potential VDD1 and the source potential Vs−Vth (= VDD1−Vdata−Vth) is applied between both electrodes of the data storage capacitor Cs. That is, Vdata + Vth is applied.

（iii）発光期間
この期間では、制御線ＶＳＣＡＮ２（ｉ）によりトランジスタ９９及び１０１のみがオン状態に制御され、他のトランジスタ９１、９３及び９５は制御線ＶＳＣＡＮ１（ｉ）及びＶＳＣＡＮ３（ｉ）によりオフ状態に制御される。 (Iii) Light emission period In this period, only the transistors 99 and 101 are controlled to be turned on by the control line VSCAN2 (i), and the other transistors 91, 93 and 95 are turned off by the control lines VSCAN1 (i) and VSCAN3 (i). Controlled by the state.

この制御により、電流駆動素子としてのトランジスタ９７のゲート電位Ｖｇは、データ記憶キャパシタＣｓにより維持される一方で、トランジスタ９７のソース電位Ｖｓは電源電位ＶＤＤ１になる。 By this control, the gate potential Vg of the transistor 97 as a current driving element is maintained by the data storage capacitor Cs, while the source potential Vs of the transistor 97 becomes the power supply potential VDD1.

結果的に、トランジスタ９７のゲート・ソース間電圧Ｖgsは、データ記憶キャパシタＣｓの保持電圧により定まり、当該保持電圧に応じたドレイン電流Ｉdsが有機ＥＬ素子１０３に供給される。ここでのドレイン電流Ｉdsは、（β／２）・Ｖdata^2で与えられる。なお、βは、μ・Ｃox・Ｗ・Ｌである。 As a result, the gate-source voltage Vgs of the transistor 97 is determined by the holding voltage of the data storage capacitor Cs, and the drain current Ids corresponding to the holding voltage is supplied to the organic EL element 103. The drain current Ids here is given by (β / 2) · Vdata ^ 2. Β is μ · Cox · W · L.

前式より、閾値成分が補正されていることが分かる。結果的に、トランジスタ９７の特性バラツキの影響を受けない発光輝度が得られる。 From the previous equation, it can be seen that the threshold component is corrected. As a result, light emission luminance that is not affected by the characteristic variation of the transistor 97 can be obtained.

（Ｃ）他の形態例
（Ｃ−１）データ線の他の配列例
前述した配置例の場合には、２本のデータ線１３に印加される信号電圧Ｖsig の位相関係が全ての画素回路について同じ場合を説明した。 (C) Other embodiments (C-1) Other arrangement examples of data lines In the case of the arrangement example described above, the phase relationship of the signal voltage Vsig applied to the two data lines 13 is the same for all the pixel circuits. Explained the same case.

例えば画面上方から偶数行目に位置する画素列に対応するデータ線を１３Ａ、画面上方から奇数行目に位置する画素列に対応するデータ線を１３Ｂとする場合、画面左側から〔１３Ａ、１３Ｂ〕、〔１３Ａ、１３Ｂ〕、〔１３Ａ、１３Ｂ〕…と配列が繰り返す場合について説明した。ただし、この配列方法の場合には、２本のデータ線１３Ａと１３Ｂ間に特性差があると、その特性差が表示画面内でライン状に出現する可能性がある。 For example, when the data line corresponding to the pixel column located in the even-numbered row from the top of the screen is 13A and the data line corresponding to the pixel column located in the odd-numbered row from the top of the screen is 13B, [13A, 13B] from the left side of the screen , [13A, 13B], [13A, 13B]... However, in the case of this arrangement method, if there is a characteristic difference between the two data lines 13A and 13B, the characteristic difference may appear in a line shape in the display screen.

このような特性差を避けるには、２本のデータ線１３Ａと１３Ｂの配列関係を入れ替えることが望ましい。例えば〔１３Ａ、１３Ｂ〕、〔１３Ｂ、１３Ａ〕、〔１３Ａ、１３Ｂ〕…というように、１画素毎に位相関係を入れ替えれば良い。 In order to avoid such a characteristic difference, it is desirable to exchange the arrangement relationship between the two data lines 13A and 13B. For example, the phase relationship may be changed for each pixel such as [13A, 13B], [13B, 13A], [13A, 13B].

このように配列関係を入れ替えると、左側のデータ線と右側のデータ線との間に特性差があったとしても、その特性差は表示画面上にドット市松状に発生することになる。従って、表示画質に与える特性差の影響を軽減することができる。 When the arrangement relation is exchanged in this way, even if there is a characteristic difference between the left data line and the right data line, the characteristic difference occurs in a checkered pattern on the display screen. Accordingly, it is possible to reduce the influence of the characteristic difference on the display image quality.

図２５に、データ線１３の並び替え例を示す。ただし、データ線１３の並びは入れ替わっても、画素回路９の駆動信号は行単位で切り替わることに違いはない。従って、各データ線１３Ａ及び１３Ｂと画素回路９との接続関係は同じである。勿論、データ線駆動部２７もデータ線１３Ａ及び１３Ｂの配列順に対応してスイッチその他の配線が入れ替わる。 FIG. 25 shows a rearrangement example of the data lines 13. However, even if the arrangement of the data lines 13 is switched, there is no difference in that the drive signal of the pixel circuit 9 is switched in units of rows. Therefore, the connection relationship between the data lines 13A and 13B and the pixel circuit 9 is the same. Of course, in the data line driving unit 27, switches and other wirings are switched corresponding to the arrangement order of the data lines 13A and 13B.

（Ｃ−２）移動度補正時間
前述の画素回路例の場合には、基本的に移動度補正時間が固定である場合について説明した。
しかし、画素データに対応する信号電圧Ｖdataが大きい場合には補正時間を短くする一方、画素データに対応する信号電圧Ｖdataが小さい場合には補正時間を長くする方法を採用しても良い。 (C-2) Mobility Correction Time In the case of the pixel circuit example described above, the case where the mobility correction time is basically fixed has been described.
However, a method may be employed in which the correction time is shortened when the signal voltage Vdata corresponding to the pixel data is large, while the correction time is lengthened when the signal voltage Vdata corresponding to the pixel data is small.

（Ｃ−３）製品例
（ａ）ドライブＩＣ
前述の説明では、画素アレイ部と駆動回路とが１つのパネル上に形成されている場合について説明した。
しかし、画素アレイ部２５と駆動回路部５、２３等とは別々に製造し、流通することもできる。例えば、駆動回路部５、２３等はそれぞれ独立したドライブＩＣ（integrated circuit）として製造し、画素アレイ部２５を形成したパネルとは独立に流通することもできる。 (C-3) Product example (a) Drive IC
In the above description, the case where the pixel array unit and the drive circuit are formed on one panel has been described.
However, the pixel array unit 25 and the drive circuit units 5 and 23 can be manufactured and distributed separately. For example, the drive circuit units 5 and 23 can be manufactured as independent drive ICs (integrated circuits), and can be distributed independently from the panel on which the pixel array unit 25 is formed.

（ｂ）表示モジュール
前述した形態例における有機ＥＬパネルは、図２６に示す外観構成を有する表示モジュール１１１の形態で流通することもできる。 (B) Display module The organic EL panel in the above-described embodiment can also be distributed in the form of a display module 111 having the appearance configuration shown in FIG.

表示モジュール１１１は、支持基板１１５の表面に対向部１１３を貼り合わせた構造を有している。対向部１１３は、ガラスその他の透明部材を基材とし、その表面にはカラーフィルタ、保護膜、遮光膜等が配置される。 The display module 111 has a structure in which a facing portion 113 is bonded to the surface of the support substrate 115. The facing portion 113 uses a glass or other transparent member as a base material, and a color filter, a protective film, a light shielding film, and the like are disposed on the surface thereof.

なお、表示モジュール１１１には、外部から支持基板１１５に信号等を入出力するためのＦＰＣ（フレキシブルプリントサーキット）１１７等が設けられていても良い。 Note that the display module 111 may be provided with an FPC (flexible printed circuit) 117 and the like for inputting and outputting signals and the like to the support substrate 115 from the outside.

（ｃ）電子機器
前述した形態例における有機ＥＬパネルは、電子機器に実装された商品形態でも流通される。
図２７に、電子機器１２１の概念構成例を示す。電子機器１２１は、前述した有機ＥＬディスプレイ装置１２３及びシステム制御部１２５で構成される。システム制御部１２５で実行される処理内容は、電子機器１２１の商品形態により異なる。 (C) Electronic device The organic EL panel in the embodiment described above is also distributed in a product form mounted on an electronic device.
FIG. 27 illustrates a conceptual configuration example of the electronic device 121. The electronic device 121 includes the organic EL display device 123 and the system control unit 125 described above. The processing content executed by the system control unit 125 differs depending on the product form of the electronic device 121.

なお、電子機器１２１は、機器内で生成される又は外部から入力される画像や映像を表示する機能を搭載していれば、特定の分野の機器には限定されない。
この種の電子機器１２１には、例えばテレビジョン受像機が想定される。図２８に、テレビジョン受像機１３１の外観例を示す。 Note that the electronic device 121 is not limited to a device in a specific field as long as it has a function of displaying an image or video generated in the device or input from the outside.
As this type of electronic apparatus 121, for example, a television receiver is assumed. FIG. 28 shows an example of the appearance of the television receiver 131.

テレビジョン受像機１３１の筐体正面には、フロントパネル１３３及びフィルターガラス１３５等で構成される表示画面１３７が配置される。表示画面１３７の部分が、形態例で説明した有機ＥＬパネルに対応する。 A display screen 137 including a front panel 133, a filter glass 135, and the like is disposed on the front surface of the television receiver 131. The portion of the display screen 137 corresponds to the organic EL panel described in the embodiment.

また、この種の電子機器１２１には、例えばデジタルカメラが想定される。図２９に、デジタルカメラ１４１の外観例を示す。図２９（Ａ）が正面側（被写体側）の外観例であり、図２９（Ｂ）が背面側（撮影者側）の外観例である。 Further, for example, a digital camera is assumed as this type of electronic device 121. FIG. 29 shows an example of the external appearance of the digital camera 141. FIG. 29A shows an example of the appearance on the front side (subject side), and FIG. 29B shows an example of the appearance on the back side (photographer side).

デジタルカメラ１４１は、保護カバー１４３、撮像レンズ１４５、表示画面１４７、コントロールスイッチ１４９及びシャッターボタン１５１で構成される。このうち、表示画面１４７の部分が、形態例で説明した有機ＥＬパネルに対応する。 The digital camera 141 includes a protective cover 143, an imaging lens 145, a display screen 147, a control switch 149, and a shutter button 151. Among these, the display screen 147 corresponds to the organic EL panel described in the embodiment.

また、この種の電子機器１２１には、例えばビデオカメラが想定される。図３０に、ビデオカメラ１６１の外観例を示す。
ビデオカメラ１６１は、本体１６３の前方に被写体を撮像する撮像レンズ１６５、撮影のスタート／ストップスイッチ１６７及び表示画面１６９で構成される。このうち、表示画面１６９の部分が、形態例で説明した有機ＥＬパネルに対応する。 For example, a video camera is assumed as this type of electronic device 121. FIG. 30 shows an appearance example of the video camera 161.
The video camera 161 includes an imaging lens 165 that images a subject in front of the main body 163, a shooting start / stop switch 167, and a display screen 169. Of these, the display screen 169 corresponds to the organic EL panel described in the embodiment.

また、この種の電子機器１２１には、例えば携帯端末装置が想定される。図３１に、携帯端末装置としての携帯電話機１７１の外観例を示す。図３１に示す携帯電話機１７１は折りたたみ式であり、図３１（Ａ）が筐体を開いた状態の外観例であり、図３１（Ｂ）が筐体を折りたたんだ状態の外観例である。 In addition, for example, a portable terminal device is assumed as this type of electronic device 121. FIG. 31 shows an example of the appearance of a mobile phone 171 as a mobile terminal device. A cellular phone 171 illustrated in FIG. 31 is a foldable type, and FIG. 31A illustrates an appearance example in a state where the housing is opened, and FIG. 31B illustrates an appearance example in a state where the housing is folded.

携帯電話機１７１は、上側筐体１７３、下側筐体１７５、連結部（この例ではヒンジ部）１７７、表示画面１７９、補助表示画面１８１、ピクチャーライト１８３及び撮像レンズ１８５で構成される。このうち、表示画面１７９及び補助表示画面１８１の部分が、形態例で説明した有機ＥＬパネルに対応する。 The cellular phone 171 includes an upper housing 173, a lower housing 175, a connecting portion (in this example, a hinge portion) 177, a display screen 179, an auxiliary display screen 181, a picture light 183, and an imaging lens 185. Among these, the display screen 179 and the auxiliary display screen 181 correspond to the organic EL panel described in the embodiment.

また、この種の電子機器１２１には、例えばコンピュータが想定される。図３２に、ノート型コンピュータ１９１の外観例を示す。
ノート型コンピュータ１９１は、下型筐体１９３、上側筐体１９５、キーボード１９７及び表示画面１９９で構成される。このうち、表示画面１９９の部分が、形態例で説明した有機ＥＬパネルに対応する。 In addition, for example, a computer is assumed as this type of electronic device 121. FIG. 32 shows an example of the appearance of a notebook computer 191.
The notebook computer 191 includes a lower casing 193, an upper casing 195, a keyboard 197, and a display screen 199. Of these, the display screen 199 corresponds to the organic EL panel described in the embodiment.

これらの他、電子機器１２１には、オーディオ再生装置、ゲーム機、電子ブック、電子辞書等が想定される。 In addition to these, the electronic device 121 may be an audio playback device, a game machine, an electronic book, an electronic dictionary, or the like.

（Ｃ−４）他の表示デバイス例
前述した駆動方法は、有機ＥＬパネル以外にも適用できる。例えば無機ＥＬパネル、ＬＥＤを配列する表示パネルその他のダイオード構造を有する発光素子を画面上に配列する表示パネルに適用できる。 (C-4) Other Display Device Examples The driving method described above can be applied to other than the organic EL panel. For example, the present invention can be applied to inorganic EL panels, display panels in which LEDs are arranged, and other display panels in which light emitting elements having a diode structure are arranged on a screen.

（Ｃ−５）その他
前述した形態例には、発明の趣旨の範囲内で様々な変形例が考えられる。また、本明細書の記載に基づいて創作される又は組み合わせられる各種の変形例及び応用例も考えられる。 (C-5) Others Various modifications can be considered for the above-described embodiments within the scope of the gist of the invention. Various modifications and applications created or combined based on the description of the present specification are also conceivable.

有機ＥＬパネルの主要構成例を示す図である（従来例）。It is a figure which shows the main structural examples of an organic electroluminescent panel (conventional example). アクティブマトリクス駆動型の画素回路例を示す図である。FIG. 3 is a diagram illustrating an example of an active matrix driving pixel circuit. 駆動動作例を説明する図である。It is a figure explaining the example of drive operation. 画素回路とデータ線駆動部との接続関係を説明する図である。It is a figure explaining the connection relation of a pixel circuit and a data line drive part. 有機ＥＬパネルの主要構成例を示す図である（形態例）。It is a figure which shows the main structural examples of an organic electroluminescent panel (form example). 画素回路とデータ線駆動部との接続関係を説明する図である（形態例）。It is a figure explaining the connection relation of a pixel circuit and a data line drive part (form example). 画素回路とデータ線駆動部との接続関係を説明する図である（形態例）。It is a figure explaining the connection relation of a pixel circuit and a data line drive part (form example). 駆動動作例を説明する図である（駆動方法１）。It is a figure explaining the example of drive operation (drive method 1). 駆動動作例を説明する図である（駆動方法１）。It is a figure explaining the example of drive operation (drive method 1). 駆動動作例を説明する図である（駆動方法２）。It is a figure explaining the example of drive operation (drive method 2). 駆動動作例を説明する図である（駆動方法２）。It is a figure explaining the example of drive operation (drive method 2). 駆動動作例を説明する図である（駆動方法２）。It is a figure explaining the example of drive operation (drive method 2). アクティブマトリクス駆動型の画素回路例を示す図である。FIG. 3 is a diagram illustrating an example of an active matrix driving pixel circuit. 図１３に示す画素回路とデータ線駆動部との接続関係を説明する図である。FIG. 14 is a diagram illustrating a connection relationship between the pixel circuit illustrated in FIG. 13 and a data line driving unit. 図１３に示す画素回路とデータ線駆動部との接続関係を説明する図である。FIG. 14 is a diagram illustrating a connection relationship between the pixel circuit illustrated in FIG. 13 and a data line driving unit. 図１３に示す画素回路の駆動動作例を示す図である。FIG. 14 is a diagram illustrating an example of a driving operation of the pixel circuit illustrated in FIG. 13. アクティブマトリクス駆動型の画素回路例を示す図である。FIG. 3 is a diagram illustrating an example of an active matrix driving pixel circuit. 図１７に示す画素回路の駆動動作例を示す図である。FIG. 18 is a diagram illustrating an example of a driving operation of the pixel circuit illustrated in FIG. 17. アクティブマトリクス駆動型の画素回路例を示す図である。FIG. 3 is a diagram illustrating an example of an active matrix driving pixel circuit. 図１９に示す画素回路の駆動動作例を示す図である。FIG. 20 is a diagram illustrating an example of a driving operation of the pixel circuit illustrated in FIG. 19. アクティブマトリクス駆動型の画素回路例を示す図である。FIG. 3 is a diagram illustrating an example of an active matrix driving pixel circuit. 図２１に示す画素回路の駆動動作例を示す図である。FIG. 22 is a diagram illustrating an example of a driving operation of the pixel circuit illustrated in FIG. 21. アクティブマトリクス駆動型の画素回路例を示す図である。FIG. 3 is a diagram illustrating an example of an active matrix driving pixel circuit. 図２３に示す画素回路の駆動動作例を示す図である。FIG. 24 is a diagram showing a driving operation example of the pixel circuit shown in FIG. 23. データ線の他の配置例を説明する図である（形態例）。It is a figure explaining the other example of arrangement | positioning of a data line (form example). 表示モジュールの構成例を示す図である。It is a figure which shows the structural example of a display module. 電子機器の機能構成例を示す図である。It is a figure which shows the function structural example of an electronic device. 電子機器の商品例を示す図である。It is a figure which shows the example of goods of an electronic device. 電子機器の商品例を示す図である。It is a figure which shows the example of goods of an electronic device. 電子機器の商品例を示す図である。It is a figure which shows the example of goods of an electronic device. 電子機器の商品例を示す図である。It is a figure which shows the example of goods of an electronic device. 電子機器の商品例を示す図である。It is a figure which shows the example of goods of an electronic device.

符号の説明Explanation of symbols

１有機ＥＬパネル
３画素アレイ部
５走査線駆動部
７データ線駆動部
９画素回路
１１走査線
１３データ線
２１有機ＥＬパネル
２３走査線駆動部
２５画素アレイ部
２７データ線駆動部 DESCRIPTION OF SYMBOLS 1 Organic EL panel 3 Pixel array part 5 Scan line drive part 7 Data line drive part 9 Pixel circuit 11 Scan line 13 Data line 21 Organic EL panel 23 Scan line drive part 25 Pixel array part 27 Data line drive part

Claims

アクティブマトリクス駆動方式に対応する画素構造を有する画素回路がＭ行Ｎ列に配置される画素アレイ部を有するＥＬ表示パネルの駆動方法であって、
１列毎に複数本ずつ配置されたデータ線の一本が行単位で画素回路に接続されると共に、縦方向に隣り合う画素回路同士が駆動位相の異なるデータ線に接続されるとき、
前記複数本のデータ線のそれぞれに、対応する画素データの信号電圧を複数の水平走査期間に跨って印加する
ことを特徴とするＥＬ表示パネル駆動方法。 A method of driving an EL display panel having a pixel array unit in which pixel circuits having a pixel structure corresponding to an active matrix driving method are arranged in M rows and N columns,
When one of the data lines arranged in a row for each column is connected to the pixel circuit in units of rows and the pixel circuits adjacent in the vertical direction are connected to data lines having different driving phases,
An EL display panel driving method, wherein a signal voltage of corresponding pixel data is applied to each of the plurality of data lines over a plurality of horizontal scanning periods.

請求項１に記載のＥＬ表示パネル駆動方法において、
前記画素回路を構成する保持容量に対する信号電圧の書き込み期間が、複数の水平走査期間に跨るように配置される
ことを特徴とするＥＬ表示パネル駆動方法。 The EL display panel driving method according to claim 1,
An EL display panel driving method, wherein a signal voltage writing period for a storage capacitor constituting the pixel circuit is arranged to extend over a plurality of horizontal scanning periods.

請求項１に記載のＥＬ表示パネル駆動方法において、
ＥＬ素子に駆動電流を供給する駆動トランジスタのバラツキ補正期間が、複数の水平走査期間に跨るように配置される
ことを特徴とするＥＬ表示パネル駆動方法。 The EL display panel driving method according to claim 1,
An EL display panel driving method, wherein a variation correction period of a driving transistor for supplying a driving current to an EL element is arranged to extend over a plurality of horizontal scanning periods.

請求項３に記載のＥＬ表示パネル駆動方法において、
前記バラツキ補正期間が、移動度補正期間である
ことを特徴とするＥＬ表示パネル駆動方法。 The EL display panel driving method according to claim 3,
The EL display panel driving method, wherein the variation correction period is a mobility correction period.

請求項３に記載のＥＬ表示パネル駆動方法において、
前記バラツキ補正期間が、閾値補正期間又は閾値補正兼データ書込期間である
ことを特徴とするＥＬ表示パネル駆動方法。 The EL display panel driving method according to claim 3,
The EL display panel driving method, wherein the variation correction period is a threshold correction period or a threshold correction / data writing period.

アクティブマトリクス駆動方式に対応する画素構造を有する画素回路がＭ行Ｎ列に配置される画素アレイ部であって、１列毎に複数本ずつ配置されたデータ線の一本が行単位で画素回路に接続されると共に、縦方向に隣り合う画素回路同士が駆動位相の異なるデータ線に接続される画素アレイ部と、
走査線を行単位で駆動する第１の駆動部と、
前記複数本のデータ線のそれぞれに、対応する画素データの信号電圧を複数の水平走査期間に跨って印加する第２の駆動部と
を有することを特徴とするＥＬ表示パネル。 A pixel array unit in which pixel circuits having a pixel structure corresponding to an active matrix driving system are arranged in M rows and N columns, and one data line arranged in a plurality of columns for each column is a pixel circuit in units of rows. And a pixel array unit in which pixel circuits adjacent in the vertical direction are connected to data lines having different driving phases;
A first driving unit that drives the scanning lines in units of rows;
An EL display panel, comprising: a second driving unit that applies a signal voltage of corresponding pixel data to each of the plurality of data lines over a plurality of horizontal scanning periods.

請求項６に記載のＥＬ表示パネルにおいて、
前記複数本のデータ線に印加する各信号電圧の位相関係の並びが、横方向に並ぶ画素回路間で周期的に入れ替わる
ことを特徴とするＥＬ表示パネル。 The EL display panel according to claim 6.
The EL display panel, wherein the phase relationship of the signal voltages applied to the plurality of data lines is periodically switched between pixel circuits arranged in the horizontal direction.

アクティブマトリクス駆動方式に対応する画素構造を有する画素回路がＭ行Ｎ列に配置される画素アレイ部であって、１列毎に複数本ずつ配置されたデータ線の一本が行単位で画素回路に接続されると共に、縦方向に隣り合う画素回路同士が駆動位相の異なるデータ線に接続される画素アレイ部を有するＥＬ表示パネルを駆動するＥＬ表示パネル駆動装置において、
走査線を行単位で駆動する第１の駆動部と、
前記複数本のデータ線のそれぞれに、対応する画素データの信号電圧を複数の水平走査期間に跨って印加する第２の駆動部と
を有するＥＬ表示パネル駆動装置。 A pixel array unit in which pixel circuits having a pixel structure corresponding to an active matrix driving system are arranged in M rows and N columns, and one data line arranged in a plurality of columns for each column is a pixel circuit in units of rows. And an EL display panel driving apparatus for driving an EL display panel having a pixel array unit in which pixel circuits adjacent in the vertical direction are connected to data lines having different driving phases.
A first driving unit that drives the scanning lines in units of rows;
An EL display panel driving device comprising: a second driving unit that applies a signal voltage of corresponding pixel data to each of the plurality of data lines over a plurality of horizontal scanning periods.

アクティブマトリクス駆動方式に対応する画素構造を有する画素回路がＭ行Ｎ列に配置される画素アレイ部であって、１列毎に複数本ずつ配置されたデータ線の一本が行単位で画素回路に接続されると共に、縦方向に隣り合う画素回路同士が駆動位相の異なるデータ線に接続される画素アレイ部と、走査線を行単位で駆動する第１の駆動部と、前記複数本のデータ線のそれぞれに、対応する画素データの信号電圧を複数の水平走査期間に跨って印加する第２の駆動部とを有するＥＬ表示パネルと、
システム制御部と、
前記システム制御部に対する操作入力部と
を有することを特徴とする電子機器。 A pixel array unit in which pixel circuits having a pixel structure corresponding to an active matrix driving system are arranged in M rows and N columns, and one data line arranged in a plurality of columns for each column is a pixel circuit in units of rows. A pixel array section in which pixel circuits adjacent to each other in the vertical direction are connected to data lines having different driving phases, a first driving section for driving scanning lines in units of rows, and the plurality of data An EL display panel having a second driving unit that applies a signal voltage of corresponding pixel data to each of the lines over a plurality of horizontal scanning periods;
A system controller;
An electronic device comprising: an operation input unit for the system control unit.