JP2009010008A

JP2009010008A - Semiconductor device and its manufacturing method

Info

Publication number: JP2009010008A
Application number: JP2007167507A
Authority: JP
Inventors: Kazuya Takahashi; 和也高橋
Original assignee: Sanyo Electric Co Ltd; Sanyo Semiconductor Co Ltd
Current assignee: Sanyo Electric Co Ltd; System Solutions Co Ltd
Priority date: 2007-06-26
Filing date: 2007-06-26
Publication date: 2009-01-15

Abstract

<P>PROBLEM TO BE SOLVED: To provide an isolation technology of a semiconductor element which can reduce a chip area as compared with a prior art. <P>SOLUTION: An N+ semiconductor layer 4, a P semiconductor layer 5, and an N+ semiconductor layer 6 are formed on the surface of the N- semiconductor layer 3. A resist layer 7 having an opening is then formed inside the N+ semiconductor layer 4 and a trench 8 for dividing the N+ semiconductor layer 4 is formed by etching a semiconductor substrate 1 selectively using the resist layer 7 as a mask. The N+ semiconductor layer 4 is divided into N+ semiconductor layers 4a and 4b. The trench 8 is then filled with an insulating film 9 such as a silicon oxide film. Thereafter, a silicon oxide film 10 having a contact hole reaching the surface of the P semiconductor layer 5 (base region), the N+ semiconductor layer 6 (emitter region), and the N+ semiconductor layers 4a, 4b (collector region) is formed. Finally, a base electrode 11, an emitter electrode 12 and a collector electrode 13 are formed in each contact hole. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、半導体素子の分離技術に関するものである。 The present invention relates to a semiconductor element isolation technique.

半導体基板上に形成された素子（以下、半導体素子とする。）を分離する技術として、ＬＯＣＯＳ(Local Oxidation of Isolation)法やＳＴＩ(Shallow Trench Isolation)法が知られているが、近年の半導体装置の高集積化に伴ってＳＴＩ法が広く利用されている。このＳＴＩ法とは、半導体基板中に形成したトレンチ型の溝に、二酸化シリコン等の絶縁材料を高密度プラズマ化学気層成長法(HDPCVD)等により充填し、この絶縁膜によって半導体素子を分離する技術である。 LOCOS (Local Oxidation of Isolation) and STI (Shallow Trench Isolation) methods are known as techniques for isolating elements formed on a semiconductor substrate (hereinafter referred to as semiconductor elements). The STI method has been widely used in accordance with the high integration. In this STI method, a trench type groove formed in a semiconductor substrate is filled with an insulating material such as silicon dioxide by a high density plasma chemical vapor deposition (HDPCVD) method or the like, and the semiconductor element is separated by this insulating film. Technology.

ＳＴＩ法を利用して形成された２つの半導体素子（バイポーラトランジスタ）を備えた従来の半導体装置について図６を参照しながら説明する。 A conventional semiconductor device including two semiconductor elements (bipolar transistors) formed by using the STI method will be described with reference to FIG.

Ｐ型の半導体基板１００上には、Ｎ＋エピタキシャル層１０１，Ｎ−エピタキシャル層１０２が形成されている。Ｎ−エピタキシャル層１０２の表面には、ベース領域としてＰ不純物層１０３が形成され、Ｐ不純物層１０３の表面にはエミッタ領域としてＮ＋不純物層１０４が形成されている。また、Ｎ−エピタキシャル層１０２の表面には、コレクタ領域としてＮ＋不純物層１０５が、その底部でＮ＋エピタキシャル層１０１と接するようにして形成されている。 An N + epitaxial layer 101 and an N− epitaxial layer 102 are formed on a P-type semiconductor substrate 100. A P impurity layer 103 is formed as a base region on the surface of the N− epitaxial layer 102, and an N + impurity layer 104 is formed as an emitter region on the surface of the P impurity layer 103. Further, an N + impurity layer 105 as a collector region is formed on the surface of the N− epitaxial layer 102 so as to be in contact with the N + epitaxial layer 101 at the bottom thereof.

また、隣り合うＮ＋不純物層１０５，１０５の間にはＮ−エピタキシャル層１０２を介して、半導体基板１の厚さの途中に至るトレンチ型の溝１０６が形成されている。そして、当該溝１０６内にはシリコン酸化膜等の絶縁膜１０７が埋め込まれており、絶縁膜１０７によって隣り合うバイポーラトランジスタ１１０，１１１が電気的に分離されている。 A trench-type groove 106 is formed between the adjacent N + impurity layers 105 and 105 via the N− epitaxial layer 102 and reaches the middle of the thickness of the semiconductor substrate 1. An insulating film 107 such as a silicon oxide film is buried in the trench 106, and the adjacent bipolar transistors 110 and 111 are electrically separated by the insulating film 107.

本発明に関連した技術は、例えば以下の特許文献に記載されている。
特開２００１−７１９４号公報 Techniques related to the present invention are described in, for example, the following patent documents.
JP 2001-7194 A

しかしながら、半導体装置の高集積化・微細化の観点から、半導体素子を更に微細に分離する技術が要求されていた。 However, from the viewpoint of high integration and miniaturization of semiconductor devices, a technique for further finely separating semiconductor elements has been required.

そこで本発明は、チップ面積を従来に比して小さくすることが可能な、半導体素子の分離技術を提供することを主たる目的とする。 SUMMARY OF THE INVENTION Accordingly, it is a primary object of the present invention to provide a semiconductor element isolation technique capable of reducing the chip area as compared with the conventional technique.

本発明は上記課題に鑑みてなされたものであり、その主な特徴は以下のとおりである。すなわち、本発明の半導体装置の製造方法は、隣り合う２つの半導体素子を分離するためのトレンチ型の絶縁膜を形成する工程を有する半導体装置の製造方法であって、不純物イオンを拡散させることで、前記半導体基板の表面に、前記隣り合う２つの半導体素子の境界に沿って不純物層を形成する工程と、前記半導体基板を選択的に除去し、前記不純物層を分断して前記半導体基板の厚み方向の途中に至る溝を形成する工程と、前記溝内に絶縁膜を埋め込むことで、前記分断された隣り合う前記不純物層を電気的に分離させる工程と、前記不純物層と接続された電極を形成する工程とを有することを特徴とする。 The present invention has been made in view of the above problems, and its main features are as follows. In other words, the method for manufacturing a semiconductor device of the present invention is a method for manufacturing a semiconductor device having a step of forming a trench type insulating film for separating two adjacent semiconductor elements, by diffusing impurity ions. A step of forming an impurity layer on a surface of the semiconductor substrate along a boundary between the two adjacent semiconductor elements; and selectively removing the semiconductor substrate; and dividing the impurity layer to obtain a thickness of the semiconductor substrate A step of forming a groove extending in the middle of the direction, a step of electrically separating the adjacent impurity layers separated by embedding an insulating film in the groove, and an electrode connected to the impurity layer. And a step of forming.

また、本発明の半導体装置は、隣り合う２つの半導体素子がその表面上に形成された半導体基板と、前記半導体基板の表面上に、前記隣り合う２つの半導体素子の境界に沿って形成された溝と、前記溝内に埋め込まれ、隣り合う２つの半導体素子を電気的に分離するための絶縁膜とを備え、前記半導体素子はそれぞれ、前記絶縁膜の側面と接するとともに、前記絶縁膜よりも浅く拡散した不純物層と、前記不純物層と電気的に接続された電極とを備えることを特徴とする。 The semiconductor device of the present invention is formed on the surface of the semiconductor substrate on which two adjacent semiconductor elements are formed, and on the surface of the semiconductor substrate along the boundary between the two adjacent semiconductor elements. A trench, and an insulating film embedded in the trench and electrically separating two adjacent semiconductor elements, wherein each of the semiconductor elements is in contact with a side surface of the insulating film and more than the insulating film. A shallow diffusion impurity layer and an electrode electrically connected to the impurity layer are provided.

本発明によれば、トレンチ型の絶縁膜に隣接する不純物層の面積を小さくすることで、半導体素子を微細に分離することができ、半導体チップの面積を従来に比して小さくすることができる。 According to the present invention, by reducing the area of the impurity layer adjacent to the trench type insulating film, the semiconductor element can be finely separated, and the area of the semiconductor chip can be reduced as compared with the conventional case. .

次に、本発明の実施形態について図面を参照しながら説明する。図１乃至図５は、それぞれ製造工程順に示した断面図または平面図である。なお、以下に説明する製造工程は、ウェハ状の半導体基板を用いて行われるものであり、所定のダイシングラインを境界としてマトリクス状に多数の半導体装置が形成されることになるが、便宜上２つのバイポーラトランジスタが隣接して形成される領域のみを説明する。また、以下の製造工程は最適な製造工程としての一例である。 Next, embodiments of the present invention will be described with reference to the drawings. 1 to 5 are cross-sectional views or plan views respectively shown in the order of manufacturing steps. The manufacturing process described below is performed using a wafer-like semiconductor substrate, and a large number of semiconductor devices are formed in a matrix with a predetermined dicing line as a boundary. Only the region where the bipolar transistors are formed adjacent to each other will be described. Moreover, the following manufacturing process is an example as an optimal manufacturing process.

まず図１に示すように、１５０μｍ程度の厚さのＰ型の半導体基板１上に、公知のエピタキシャル結晶成長法にてＮ＋半導体層２を形成し、更にその上にＮ＋半導体層２よりも低濃度のＮ−半導体層３を形成する。Ｎ＋半導体層２及びＮ−半導体層３の形成に際しては、Ｎ型不純物として例えばリン（Ｐ）を用いる。なお、本実施形態では、後述するＮ＋半導体層４ａ，４ｂをコレクタ領域として説明しているが、広義にはＮ＋半導体層２及びＮ−半導体層３もコレクタ領域として機能する。 First, as shown in FIG. 1, an N + semiconductor layer 2 is formed on a P-type semiconductor substrate 1 having a thickness of about 150 μm by a known epitaxial crystal growth method, and further lower than the N + semiconductor layer 2 thereon. A N-semiconductor layer 3 having a concentration is formed. In forming the N + semiconductor layer 2 and the N− semiconductor layer 3, for example, phosphorus (P) is used as an N-type impurity. In the present embodiment, N + semiconductor layers 4a and 4b, which will be described later, are described as collector regions, but in a broad sense, N + semiconductor layer 2 and N− semiconductor layer 3 also function as collector regions.

次に、図２に示すようにＮ−半導体層３の表面にＮ＋半導体層４を、最終的に隣り合う半導体素子（本実施形態では、バイポーラトランジスタ１５，１６）の境界に沿って形成する。Ｎ＋半導体層４はＮ−半導体層３よりも不純物濃度が高い。 Next, as shown in FIG. 2, an N + semiconductor layer 4 is formed on the surface of the N− semiconductor layer 3 along the boundary between semiconductor elements that are finally adjacent (in this embodiment, bipolar transistors 15 and 16). The N + semiconductor layer 4 has a higher impurity concentration than the N− semiconductor layer 3.

Ｎ＋半導体層４は、Ｎ−半導体層３のコレクタ形成予定領域上に開口部を有するレジスト層（不図示）を形成し、次に当該レジスト層をマスクとしてリン（Ｐ）等のＮ型不純物イオンをＮ−半導体層３に選択的に注入し、その後拡散させることで形成される。Ｎ＋半導体層４は、その底部でＮ＋半導体層２と接することが、バイポーラトランジスタの電流駆動能力を向上させる上で好ましい。従って、Ｎ＋半導体層４を縦方向（半導体基板１の厚み方向）に拡散させる必要があり、同時に横方向（半導体基板１の表面と水平な方向）にも拡散することになる。ただし本実施形態によれば、Ｎ＋半導体層４の横方向の拡散によって、チップ面積が増大することはない。この点については後述する。 The N + semiconductor layer 4 forms a resist layer (not shown) having an opening on the collector formation scheduled region of the N− semiconductor layer 3, and then N-type impurity ions such as phosphorus (P) using the resist layer as a mask. Is selectively implanted into the N− semiconductor layer 3 and then diffused. The N + semiconductor layer 4 is preferably in contact with the N + semiconductor layer 2 at the bottom in order to improve the current driving capability of the bipolar transistor. Therefore, it is necessary to diffuse the N + semiconductor layer 4 in the vertical direction (thickness direction of the semiconductor substrate 1), and at the same time, it also diffuses in the horizontal direction (direction parallel to the surface of the semiconductor substrate 1). However, according to the present embodiment, the chip area is not increased by the lateral diffusion of the N + semiconductor layer 4. This point will be described later.

なお、バイポーラトランジスタの所望の電流駆動能力を確保するためにも、Ｎ＋半導体層４の不純物濃度を通常（図６のＮ＋半導体層１０５）よりも高くすることが好ましい。 In order to secure a desired current driving capability of the bipolar transistor, it is preferable that the impurity concentration of the N + semiconductor layer 4 is higher than that of the normal transistor (N + semiconductor layer 105 in FIG. 6).

次に、Ｎ−半導体層３の表面にベース領域としてのＰ半導体層５，及びＰ半導体層５の表面にエミッタ領域としてのＮ＋半導体層６を形成する。Ｐ半導体層５は、Ｎ−半導体層３のベース形成予定領域上に開口部を有するレジスト層（不図示）を形成し、次に当該レジスト層をマスクとしてボロン（Ｂ）等のＰ型不純物イオンをＮ−半導体層３に選択的に注入し、その後拡散させることで形成される。また、Ｎ＋半導体層６は、Ｐ半導体層５のエミッタ形成予定領域上に開口部を有するレジスト層（不図示）を形成し、次に当該レジスト層をマスクとしてリン（Ｐ）等のＮ型不純物イオンをＰ半導体層５に選択的に注入し、その後拡散させることで形成される。 Next, a P semiconductor layer 5 as a base region is formed on the surface of the N− semiconductor layer 3, and an N + semiconductor layer 6 as an emitter region is formed on the surface of the P semiconductor layer 5. The P semiconductor layer 5 is formed by forming a resist layer (not shown) having an opening on the base formation planned region of the N − semiconductor layer 3, and then using the resist layer as a mask, P-type impurity ions such as boron (B) Is selectively implanted into the N− semiconductor layer 3 and then diffused. The N + semiconductor layer 6 is formed by forming a resist layer (not shown) having an opening on the emitter formation planned region of the P semiconductor layer 5, and then using the resist layer as a mask, N-type impurities such as phosphorus (P) It is formed by selectively implanting ions into the P semiconductor layer 5 and then diffusing.

次に、Ｎ＋半導体層４の内側に開口部を有するレジスト層７を半導体基板１上に形成する。つまり、Ｎ＋半導体層４の一の方向の幅よりも狭い幅の開口部をレジスト層７は有する。次に、当該レジスト層７をマスクとしてＮ＋半導体層４及びＮ＋半導体層２を含む半導体基板１を選択的にエッチングし、図３に示すような半導体基板１の厚み方向の途中に底部を有する溝８を形成する。当該エッチングはドライエッチングが好ましい。 Next, a resist layer 7 having an opening inside the N + semiconductor layer 4 is formed on the semiconductor substrate 1. That is, the resist layer 7 has an opening having a width narrower than the width in one direction of the N + semiconductor layer 4. Next, the semiconductor substrate 1 including the N + semiconductor layer 4 and the N + semiconductor layer 2 is selectively etched using the resist layer 7 as a mask, and a groove having a bottom portion in the middle of the thickness direction of the semiconductor substrate 1 as shown in FIG. 8 is formed. The etching is preferably dry etching.

本実施形態の溝８は、隣り合うバイポーラトランジスタ１５，１６が適切に分離するように、Ｎ＋半導体層２の部分を貫通してＰ型領域に達しており、その深さは例えば１０μｍ程度であり、幅は例えば５μｍ程度である。溝８の形成によってＮ＋半導体層４は分断され、分断されたＮ＋半導体層４をそれぞれＮ＋半導体層４ａ，４ｂとする。なお、図３及び図４では、溝８の内壁が半導体基板１の表面に対して垂直であるが、半導体基板１の深さ方向に行くにつれてその幅が狭くなるテーパー形状であってもよい。 The trench 8 of this embodiment reaches the P-type region through the portion of the N + semiconductor layer 2 so that the adjacent bipolar transistors 15 and 16 are appropriately separated, and the depth is, for example, about 10 μm. The width is, for example, about 5 μm. By forming the trench 8, the N + semiconductor layer 4 is divided, and the divided N + semiconductor layer 4 is referred to as N + semiconductor layers 4a and 4b, respectively. 3 and 4, the inner wall of the groove 8 is perpendicular to the surface of the semiconductor substrate 1. However, the inner wall of the groove 8 may have a tapered shape whose width becomes narrower in the depth direction of the semiconductor substrate 1.

次にレジスト層７を除去し、図４に示すように、ＣＶＤ法等を用いて、溝８の内部をシリコン酸化膜等の絶縁膜９で埋設する。なお、半導体基板１表面に形成された不要な絶縁膜はエッチバックして除去し、半導体基板１の表面の平坦化を図ってもよい。また、溝８及び絶縁膜９を平面的に見た形状は、図５に示すように一つの半導体チップの一端から他端にかけて伸びたストライプ状でもよいし、半導体素子（本実施形態ではバイポーラトランジスタ１５、１６）を囲むような環状でもよく、その形状に限定はない。 Next, the resist layer 7 is removed, and as shown in FIG. 4, the inside of the trench 8 is buried with an insulating film 9 such as a silicon oxide film by using a CVD method or the like. Note that an unnecessary insulating film formed on the surface of the semiconductor substrate 1 may be removed by etching back to planarize the surface of the semiconductor substrate 1. Further, the shape of the groove 8 and the insulating film 9 when viewed in plan may be a stripe shape extending from one end of one semiconductor chip to the other end as shown in FIG. 5, or a semiconductor element (in this embodiment, a bipolar transistor). 15 and 16) may be annular, and the shape is not limited.

次に、例えば熱酸化法を用いて、半導体基板１の表面上にシリコン酸化膜１０を形成する。次に、レジスト層（不図示）をマスクとしてシリコン酸化膜１０を選択的にエッチングし、Ｐ半導体層５，Ｎ＋半導体層６，Ｎ＋半導体層４ａ，４ｂ、の各表面に至るコンタクトホールを形成する。次に、各コンタクトホール内にスパッタリング法や蒸着法等でアルミニウム等から成るベース電極１１，エミッタ電極１２，コレクタ電極１３を形成する。ベース電極１１，エミッタ電極１２，コレクタ電極１３は、直接ワイヤボンド出来る程度の面積を有してもよい。 Next, a silicon oxide film 10 is formed on the surface of the semiconductor substrate 1 by using, for example, a thermal oxidation method. Next, the silicon oxide film 10 is selectively etched using a resist layer (not shown) as a mask to form contact holes reaching the surfaces of the P semiconductor layer 5, N + semiconductor layer 6, and N + semiconductor layers 4a and 4b. . Next, a base electrode 11, an emitter electrode 12, and a collector electrode 13 made of aluminum or the like are formed in each contact hole by sputtering or vapor deposition. The base electrode 11, the emitter electrode 12, and the collector electrode 13 may have an area that allows direct wire bonding.

なお、図４に示すようにＮ＋半導体層４ａ，４ｂの幅が小さく、適切にコレクタ電極１３を形成することが困難な場合には、図５に示すようにＮ＋半導体層４を形成する段階で、一部が平面的に拡張した領域（コレクタ拡張領域１４）を形成し、当該コレクタ拡張領域１４上に、Ｎ＋半導体層４ａ，４ｂと接続するコレクタ電極１３を形成することが好ましい。これにより、コレクタ領域（Ｎ＋半導体層４ａ，４ｂ）の面積の増大を抑える一方で、ある程度広い面積を有するコレクタ電極１３を容易に形成することが可能となり、当該コレクタ電極１３にワイヤボンドを良好に行うことが可能となる。なお、ベース電極１１，エミッタ電極１２，及びコレクタ電極１３上のそれぞれにハンダ等から成るバンプ電極（不図示）を形成し、当該バンプ電極を、プリント基板等の回路基板に実装する際の外部電極として用いることもできる。 If the width of the N + semiconductor layers 4a and 4b is small as shown in FIG. 4 and it is difficult to form the collector electrode 13 appropriately, the N + semiconductor layer 4 is formed as shown in FIG. It is preferable to form a region (collector extension region 14) partially extended in a plane, and to form the collector electrode 13 connected to the N + semiconductor layers 4a and 4b on the collector extension region 14. This makes it possible to easily form the collector electrode 13 having a somewhat large area while suppressing an increase in the area of the collector region (N + semiconductor layers 4a and 4b), and to improve the wire bond to the collector electrode 13. Can be done. A bump electrode (not shown) made of solder or the like is formed on each of the base electrode 11, the emitter electrode 12, and the collector electrode 13, and the bump electrode is mounted on a circuit board such as a printed board. Can also be used.

次に、半導体基板１の表面上にソルダーレジストやシリコン窒化膜等から成る保護膜（不図示）を必要に応じて形成し、次に半導体基板１を所定のダイシングラインに沿って切断し、個々の半導体チップに分割する。以上の工程により、半導体基板１上に少なくとも２つのバイポーラトランジスタ１５，１６が隣接して形成された半導体装置が完成する。なお、図５は当該半導体装置の平面図の概略であり、図４は図５のＸ‐Ｘ線に沿った断面図である。 Next, a protective film (not shown) made of a solder resist, a silicon nitride film or the like is formed on the surface of the semiconductor substrate 1 as necessary, and then the semiconductor substrate 1 is cut along a predetermined dicing line. Divided into semiconductor chips. Through the above process, a semiconductor device in which at least two bipolar transistors 15 and 16 are formed adjacent to each other on the semiconductor substrate 1 is completed. 5 is a schematic plan view of the semiconductor device, and FIG. 4 is a cross-sectional view taken along line XX in FIG.

上述したように、本実施形態に係る半導体装置の製造方法においては、隣り合う半導体素子の境界に沿ってＮ＋不純物層４を形成した後、当該Ｎ＋不純物層４を分断して半導体基板１の厚み方向の途中に至る溝８を形成し、その後に溝８内に絶縁膜９を埋め込むことで２つのコレクタ領域（Ｎ＋不純物層４ａ，４ｂ）が形成されてバイポーラトランジスタ１５，１６が分離される。これにより、図６で示した従来のコレクタ領域（Ｎ＋不純物層１０５，１０５）の総面積に比べて、コレクタ領域の面積を小さくすることができる。つまり、仮に溝８及び絶縁膜９を形成した後にイオン注入してＮ＋不純物層４ａ，４ｂを形成させようとした場合には、Ｎ型不純物イオンを所望の深さまで拡散させる必要があるために、同時に横方向（半導体基板１の表面と水平な方向）にも不純物イオンが拡散して各コレクタ領域の面積を小さくすることが難しく、この点を考慮して半導体チップのレイアウト設計を行うことが必要である。しかし本実施形態では、先にＮ＋不純物層４を形成し、その横方向の拡散距離の一部が素子分離のための幅に用いられるために、最終的に形成されるコレクタ領域の総面積を、絶縁膜９の形成後にＮ＋半導体層４ａ，４ｂを形成する場合に比べて小さくすることができる。従って、半導体チップの面積を従来に比して小さくすることが可能である。 As described above, in the method of manufacturing a semiconductor device according to the present embodiment, after forming the N + impurity layer 4 along the boundary between adjacent semiconductor elements, the N + impurity layer 4 is divided to obtain the thickness of the semiconductor substrate 1. A trench 8 extending in the middle of the direction is formed, and then an insulating film 9 is buried in the trench 8 to form two collector regions (N + impurity layers 4a and 4b), and the bipolar transistors 15 and 16 are separated. Thereby, the area of the collector region can be made smaller than the total area of the conventional collector region (N + impurity layers 105, 105) shown in FIG. That is, if the N + impurity layers 4a and 4b are to be formed by ion implantation after forming the trench 8 and the insulating film 9, N-type impurity ions must be diffused to a desired depth. At the same time, it is difficult to reduce the area of each collector region due to the diffusion of impurity ions in the lateral direction (the direction parallel to the surface of the semiconductor substrate 1). It is. However, in this embodiment, since the N + impurity layer 4 is formed first, and a part of the lateral diffusion distance is used for the width for element isolation, the total area of the collector region to be finally formed is This can be made smaller than when the N + semiconductor layers 4a and 4b are formed after the insulating film 9 is formed. Therefore, the area of the semiconductor chip can be reduced as compared with the conventional case.

また、半導体チップの面積を変えることなくコレクタ領域（Ｎ＋半導体層４ａ，４ｂ）とベース領域（Ｐ半導体層５）との離間距離を従来に比べて長くすることが出来るため、空乏層が拡がり易くなり、バイポーラトランジスタの耐圧を向上させることが出来る。また、Ｎ＋半導体層４ａ，４ｂの不純物濃度を、個別にコレクタ領域を形成する場合よりも高くすることによって、従来と変わらない電流駆動能力を確保することが可能である。 Further, since the distance between the collector region (N + semiconductor layers 4a and 4b) and the base region (P semiconductor layer 5) can be increased as compared with the conventional one without changing the area of the semiconductor chip, the depletion layer is likely to expand. Thus, the breakdown voltage of the bipolar transistor can be improved. Further, by making the impurity concentration of the N + semiconductor layers 4a and 4b higher than when the collector regions are individually formed, it is possible to ensure current drive capability that is not different from the conventional case.

なお、本発明は上記実施形態に限定されることはなく、その要旨を逸脱しない範囲で変更が可能である。例えば、上記実施形態ではバイポーラトランジスタに本発明を適用していたが、これに限らずダイオードやＭＯＳトランジスタを構成する不純物層（例えば、ソース領域やドレイン領域）を本実施形態に係る製造プロセスで形成することによって、その不純物層の総面積を小さくすることができ、半導体チップの面積を小さくすることも可能である。 In addition, this invention is not limited to the said embodiment, A change is possible in the range which does not deviate from the summary. For example, in the above embodiment, the present invention is applied to the bipolar transistor. However, the present invention is not limited to this, and an impurity layer (for example, a source region or a drain region) constituting a diode or a MOS transistor is formed by the manufacturing process according to this embodiment. By doing so, the total area of the impurity layer can be reduced, and the area of the semiconductor chip can also be reduced.

本発明の実施形態に係る半導体装置及びその製造方法を示す断面図である。It is sectional drawing which shows the semiconductor device which concerns on embodiment of this invention, and its manufacturing method. 本発明の実施形態に係る半導体装置及びその製造方法を示す断面図である。It is sectional drawing which shows the semiconductor device which concerns on embodiment of this invention, and its manufacturing method. 本発明の実施形態に係る半導体装置及びその製造方法を示す断面図である。It is sectional drawing which shows the semiconductor device which concerns on embodiment of this invention, and its manufacturing method. 本発明の実施形態に係る半導体装置及びその製造方法を示す断面図である。It is sectional drawing which shows the semiconductor device which concerns on embodiment of this invention, and its manufacturing method. 本発明の実施形態に係る半導体装置及びその製造方法を示す平面図である。It is a top view which shows the semiconductor device which concerns on embodiment of this invention, and its manufacturing method. 従来の半導体装置を示す断面図である。It is sectional drawing which shows the conventional semiconductor device.

符号の説明Explanation of symbols

１半導体基板２Ｎ＋半導体層３Ｎ−半導体層
４，４ａ，４ｂＮ＋半導体層５Ｐ半導体層６Ｎ＋半導体層
７レジスト層８溝９絶縁膜１０シリコン酸化膜
１１ベース電極１２エミッタ電極１３コレクタ電極
１４コレクタ拡張領域１５バイポーラトランジスタ
１６バイポーラトランジスタ１００半導体基板
１０１Ｎ＋エピタキシャル層１０２Ｎ−エピタキシャル層
１０３Ｐ不純物層１０４Ｎ＋不純物層１０５Ｎ＋不純物層
１０６溝１０７絶縁膜１１０バイポーラトランジスタ
１１１バイポーラトランジスタ DESCRIPTION OF SYMBOLS 1 Semiconductor substrate 2 N + semiconductor layer 3 N- semiconductor layer
4, 4a, 4b N + semiconductor layer 5 P semiconductor layer 6 N + semiconductor layer 7 resist layer 8 groove 9 insulating film 10 silicon oxide film
DESCRIPTION OF SYMBOLS 11 Base electrode 12 Emitter electrode 13 Collector electrode 14 Collector expansion area | region 15 Bipolar transistor 16 Bipolar transistor 100 Semiconductor substrate 101 N + epitaxial layer 102 N- epitaxial layer 103 P impurity layer 104 N + impurity layer 105 N + impurity layer 106 Groove 107 Insulating film 110 Bipolar Transistor 111 Bipolar transistor

Claims

隣り合う２つの半導体素子を分離するためのトレンチ型の絶縁膜を形成する工程を有する半導体装置の製造方法であって、
不純物イオンを拡散させることで、前記半導体基板の表面に、前記隣り合う２つの半導体素子の境界に沿って不純物層を形成する工程と、
前記半導体基板を選択的に除去し、前記不純物層を分断して前記半導体基板の厚み方向の途中に至る溝を形成する工程と、
前記溝内に絶縁膜を埋め込むことで、前記分断された隣り合う前記不純物層を電気的に分離させる工程と、
前記不純物層と接続された電極を形成する工程とを有することを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device including a step of forming a trench type insulating film for separating two adjacent semiconductor elements,
Forming an impurity layer on the surface of the semiconductor substrate along a boundary between the two adjacent semiconductor elements by diffusing impurity ions;
Selectively removing the semiconductor substrate, dividing the impurity layer and forming a groove in the middle of the thickness direction of the semiconductor substrate;
Electrically separating the separated adjacent impurity layers by embedding an insulating film in the trench;
And a step of forming an electrode connected to the impurity layer.

前記隣り合う２つの半導体素子はそれぞれバイポーラトランジスタであって、
前記不純物層は、前記バイポーラトランジスタのコレクタ領域と成ることを特徴とする請求項１に記載の半導体装置の製造方法。 Each of the two adjacent semiconductor elements is a bipolar transistor,
2. The method of manufacturing a semiconductor device according to claim 1, wherein the impurity layer serves as a collector region of the bipolar transistor.

前記隣り合う２つの半導体素子はそれぞれＭＯＳトランジスタであって、
前記不純物層は、前記ＭＯＳトランジスタのソース領域またはドレイン領域と成ることを特徴とする請求項１に記載の半導体装置の製造方法。 Each of the two adjacent semiconductor elements is a MOS transistor,
2. The method of manufacturing a semiconductor device according to claim 1, wherein the impurity layer is a source region or a drain region of the MOS transistor.

隣り合う２つの半導体素子がその表面上に形成された半導体基板と、
前記半導体基板の表面上に、前記隣り合う２つの半導体素子の境界に沿って形成された溝と、
前記溝内に埋め込まれ、前記隣り合う２つの半導体素子を電気的に分離するための絶縁膜とを備え、
前記半導体素子はそれぞれ、前記絶縁膜の側面と接するとともに、前記絶縁膜よりも浅く拡散した第１の不純物層と、前記第１の不純物層と接続された電極とを備えることを特徴とする半導体装置。 A semiconductor substrate on which two adjacent semiconductor elements are formed; and
A groove formed on a surface of the semiconductor substrate along a boundary between the two adjacent semiconductor elements;
An insulating film embedded in the trench and electrically separating the two adjacent semiconductor elements;
Each of the semiconductor elements includes a first impurity layer that is in contact with a side surface of the insulating film and diffused shallower than the insulating film, and an electrode connected to the first impurity layer. apparatus.

前記第１の不純物層は、その表面上の一部が平面的に拡張した領域を有し、当該拡張領域上に前記電極が形成されていることを特徴とする請求項４に記載の半導体装置。 5. The semiconductor device according to claim 4, wherein the first impurity layer has a region in which a part of the surface of the first impurity layer extends in a plane, and the electrode is formed on the extended region. .

前記第１の不純物層と同一導電型であって、前記第１の不純物層よりも低濃度の第２の不純物層が、前記半導体基板の表面に前記第１の不純物層と隣接して形成され、
前記半導体素子はバイポーラトランジスタであり、前記第１の不純物層は前記バイポーラトランジスタのコレクタ領域であることを特徴とする請求項４または請求項５に記載の半導体装置。 A second impurity layer having the same conductivity type as the first impurity layer and having a lower concentration than the first impurity layer is formed on the surface of the semiconductor substrate adjacent to the first impurity layer. ,
6. The semiconductor device according to claim 4, wherein the semiconductor element is a bipolar transistor, and the first impurity layer is a collector region of the bipolar transistor.