JP2009009431A

JP2009009431A - レギュレータ回路

Info

Publication number: JP2009009431A
Application number: JP2007171325A
Authority: JP
Inventors: Masao Nakane; 正雄中根
Original assignee: Kawasaki Microelectronics Inc
Current assignee: Kawasaki Microelectronics Inc
Priority date: 2007-06-29
Filing date: 2007-06-29
Publication date: 2009-01-15

Abstract

【課題】負荷電流が広範囲に変動してもレギュレータ用のトランジスタの動作点が変化することが無く、制御系の伝達関数の安定化を図ることができ、また小さな回路規模で広範囲な負荷電流変化に対して対応できるようにする。
【解決手段】負荷３０と電源端子ＶＤＤとの間に直列接続される制御トランジスタＭＰ１と、負荷に印加する出力電圧Ｖ０の抵抗分割電圧Ｖ２と基準電圧Ｖ１との誤差を検出し、検出した誤差電圧ＶＧで制御トランジスタＭＰ１を制御する誤差増幅器２０とを備えるレギュレータ回路において、制御トランジスタＭＰ１を、複数のトランジスタＭＰ１１〜ＭＰ１５を並列接続した並列電流源回路６０に置き換えて、誤差電圧ＶＧの大きさに応じて、複数のトランジスタＭＰ１１〜ＭＰ１５のオン／オフを制御する。
【選択図】図１

Description

本発明は、負荷に供給する電圧を負荷電流の変化に拘わらず所定電圧に制御するシリーズ型のレギュレータ回路に関するものである。

従来のこの種のレギュレータ回路を図４に示す。このレギュレータ回路は、基準電圧発生回路１０で発生させた電圧Ｖ１と、負荷としてのコア回路（例えば、半導体集積回路のコア回路）３０に印加する出力電圧Ｖ０を抵抗Ｒ１，Ｒ２で分圧したフィードバック電圧Ｖ２との誤差分を、誤差増幅器２０で検出し、その誤差増幅器２０で得られた誤差電圧ＶＧによって、ＰＭＯＳトランジスタＭＰ１のゲート電圧を制御して、そのトランジスタＭＰ１のソース・ドレイン間抵抗を制御し、フィードバック電圧Ｖ２が基準電圧Ｖ１と等しくなるようにするものである。

コア回路３０に流れる負荷電流が変化したときは、出力電圧Ｖ０が変化して、フィードバック電圧Ｖ２が変化するので、誤差増幅器２０の誤差電圧ＶＧが変化してトランジスタＭＰ１が制御され、負荷電流が変化しても出力電圧Ｖ０が一定に保持される。

ところが、このレギュレータ回路では、コア回路３０の広範囲な負荷電流の変化に対して、１個のトランジスタＭＰ１を制御することになるので、その誤差電圧ＶＧが大きく変化すると、そのトランジスタＭＰ１が安定な動作範囲を外れた範囲で動作しなければならない場合が生じる。このため、そのトランジスタＭＰ１の動作が不安定になったり、また制御系の伝達関数が変化して全体の動作が不安定になることがある。

一方、特許文献１には、レギュレータ回路内に重負荷対応の誤差増幅器と軽負荷対応の誤差増幅器とを設け、負荷電流の大小に応じて重負荷対応の誤差増幅器を自動的にオン／オフさせる構成が記載されている。このレギュレータ回路によれば、負荷電流が大きいとき、２つの誤差増幅器で制御が行われる。
特開２００７−０１１４２５号公報

しかし、特許文献１に記載のレギュレータ回路は、２個の誤差増幅器を用いる構成であり、広範囲な負荷電流変動に細かく対応することは困難である。また、誤差増幅器を２個設ける必要があり、回路規模が大きくなる。

本発明の目的は、負荷電流が広範囲に変動してもレギュレータ用のトランジスタの動作点が変化することが無くそのトランジスタが安定動作し、制御系の伝達関数の安定化を図ることができ、また小さな回路規模で広範囲な負荷電流変化に対して対応できるようにしたレギュレータ回路を提供することである。

上記目的を達成するために、請求項１にかかる発明のレギュレータ回路は、負荷と電源端子との間に直列接続される制御トランジスタと、前記負荷に印加する出力電圧と基準電圧との誤差を検出し、検出した誤差電圧で前記制御トランジスタを制御する誤差増幅器とを備えるシリーズ型のレギュレータ回路において、前記制御トランジスタを、複数のトランジスタを並列接続した並列電流源回路に置き換え、前記誤差電圧の大きさに応じて、前記並列電流源回路の前記複数のトランジスタのオン／オフを制御する制御部を設けたことを特徴とする。
請求項２にかかる発明は、請求項１に記載のレギュレータ回路において、前記並列電流源回路の前記複数のトランジスタの内の１つは常時オン状態であり、残りのトランジスタが前記制御部によりオン／オフ制御されることを特徴とする。
請求項３にかかる発明は、請求項２に記載のレギュレータ回路において、前記制御部は、前記誤差電圧を予め設定した上限値と下限値と比較する比較回路と、該比較回路の比較結果に応じてクロックをアップカウント又はダウンカウントするカウンタ回路からなり、前記誤差電圧が前記下限値を下回るときは、前記比較回路によって前記カウンタ回路がクロックをアップカウントし、前記誤差電圧が前記上限値を上回るときは、前記比較回路によって前記カウンタ回路がクロックをダウンカウントし、前記誤差電圧が前記上限値と前記下限値の間にあるときは、前記比較回路によって前記カウンタ回路がカウント動作を停止し、前記カウンタ回路のカウント値によって、前記並列電流源回路のオンするトランジスタの数が決定されることを特徴とする。

本発明によれば、負荷電流が広範囲に変動してもレギュレータ用トランジスタの動作点が変化することが無くそのトランジスタが安定動作し、制御系の伝達関数の安定化を図ることができ、また小さな回路規模で広範囲な負荷電流変化に対して対応できる。

図１は本発明のレギュレータ回路の構成を示すブロック図である。基準電圧発生回路１０と誤差増幅器２０とコア回路３０は、図４で説明したものと同じである。４０は誤差増幅器２０から出力する誤差電圧ＶＧを上限値および下限値と比較する比較器、５０はその比較器４０の比較結果に基づきカウント動作を行うカウンタである。６０はそのカウンタ５０のカウント値によって出力電流の切り替えが制御される並列電流源回路であり、ＶＤＤ端子とコア回路３０との間に直列接続される。なお、請求項の「制御部」は、比較回路４０とカウンタ回路５０で構成される。

図２に比較回路４０とカウンタ回路５０の構成を示す。比較回路４０は誤差上限値Ｖａが設定された比較器４１と、誤差下限値Ｖｂが設定された比較器４２からなる。一方の比較器４１は、誤差増幅器２０の誤差電圧ＶＧが、上限値Ｖａを上回ると“Ｈ”となり、それ以外では“Ｌ”となる。他方の比較器４２は、誤差増幅器２０の出力電圧ＶＧが、下限Ｖｂを下回ると“Ｈ”となり、それ以外では“Ｌ”となる。

カウンタ回路５０は、比較器４１の出力をダウンカウント端子ＤＮに、比較器４２の出力をアップカウント端子ＵＰに、それぞれ入力し、クロックＣＬＫの立上りエッジのタイミング毎に、ダウンカウント端子ＤＮが“Ｈ”ならダウンカウントを、アップカウント端子ＵＰが“Ｈ”ならアップカウントを行う。そして、カウント値が「０」のときは、全部の出力端子Ｋ１〜Ｋ４を“Ｌ”に、カウント値が所定値「１」なら出力端子Ｋ１のみを“Ｈ”に、「２」なら出力端子Ｋ１，Ｋ２のみを“Ｈ”に、「３」なら出力端子Ｋ１〜Ｋ３のみを“Ｈ”に、「４」なら全部の出力端子Ｋ１〜Ｋ４を“Ｈ”にする。

図３に並列電流源回路６０の構成を示す。この並列電流源回路６０は、５個のＰＭＯＳトランジスタＭＰ１１〜ＭＰ１５（少なくともトランジスタＭＰ１２〜ＭＰ１５は同一特性）を並列接続し、それらの内のトランジスタＭＰ１２〜ＭＰ１５のゲートをスイッチＳＷ１〜ＳＷ４を介して直列接続したものである。トランジスタＭＰ１１のゲートはＶＳＳに接続され、常時オンする。そして、トランジスタＭＰ１１〜ＭＰ１５の共通接続のソースが、コア回路３０に接続されている。なお、コア回路３０に印加する電圧は、抵抗Ｒ１，Ｒ２で分圧され、フィードバック電圧Ｖ２として、誤差増幅器２０に入力する。そして、スイッチＳＷ１〜ＳＷ４は、それぞれカウンタ回路５０の出力端子Ｋ１〜Ｋ４が“Ｈ”のときオンする。

さて、本実施例では、電源の投入時は、コア回路３０に印加する出力電圧Ｖ０が低く（０Ｖ）、Ｖ１＞Ｖ２であるので、誤差増幅器２０の出力電圧ＶＧは低く、ＶＧ＜Ｖａ，ＶＧ＜Ｖｂである。よって、比較器４１の出力は“Ｌ”、比較器４２の出力は“Ｈ”となる。このため、カウンタ回路５０は、アップカウント端子ＵＰが“Ｈ”となるので、クロックＣＬＫの立上り毎にアップカウントを行い、例えば、カウント値が「０」→「１」→「２」→「３」→「４」のようにアップし、最終的に出力端子Ｋ１〜Ｋ４をすべて“Ｈ”にする。この結果、並列電流源回路６のスイッチＳＷ１〜ＳＷ４の全てがオンとなり、トランジスタＭＰ１１〜ＭＰ１５のすべてがオン動作し、５つの電流源の加算電流がコア回路３に供給される。

これにより出力電圧Ｖ０が上昇して、フィードバック電圧Ｖ２が上昇し、Ｖｂ＜ＶＧ＜Ｖａに達したときは、比較器４１、比較器４２の出力がともに“Ｌ”となる。よって、このときは、カウンタ回路５０はアップカウントもダウンカウントも行わない。このため、カウント値は「４」のままであり、トランジスタＭＰ１１〜ＭＰ１５のすべてがオン動作を続け、５つの電流源トランジスタＭＰ１１〜ＭＰ１５の加算電流がコア回路３に供給される状態が継続する。

さらに出力電圧Ｖ０が上昇して、フィードバック電圧Ｖ２が上昇し、ＶＧ＞Ｖａに達したときは、比較器４１の出力は“Ｈ”となる。比較器４２の出力は“Ｌ”のままである。このため、カウンタ回路５０はクロックＣＬＫの立上り毎にダウンカウントを行い、例えば、カウント値を「３」に低下させ、出力端子Ｋ１、Ｋ２，Ｋ３＝“Ｈ”、Ｋ４＝“Ｌ”にする。このため、動作していたトランジスタＭＰ１１〜ＭＰ１５の内のトランジスタＭＰ１５がオフとなり、コア回路３０への供給電流が減少する。ＶＧ＞Ｖａが継続する限り、カウンタ回路５０はダウンカウントを行い、並列電流源回路６０の出力電流が減少する。そして、誤差電圧ＶＧが低下してＶｂ＜ＶＧ＜Ｖａになると、カウンタ回路５０はカウント動作を停止して、並列電流源回路６０は現状維持となる。

以上のように、本実施例では、コア回路３０に要求される負荷電流に応じて出力電圧Ｖ０が変化すると、それに応じた誤差電圧ＶＧが生成される。そして、この誤差電圧ＶＧがＶＧ＜Ｖｂの期間中はカウンタ回路５０がカウントアップを更新して、並列電流源回路６０からの供給電流を順次増大させる。その供給電流が最大値になったらそれを継続する。また、誤差電圧ＶＧがＶｂ＜ＶＧ＜Ｖａの期間中は、カウンタ回路５０はカウント動作を停止する。さらに、誤差電圧ＶＧがＶａ＜ＶＧの期間中はカウンタ回路５０がカウントダウンを更新して、並列電流源回路６０からの供給電流を順次減少させさせる。かくして、並列電流源回路６０のトランジスタＭＰ１１〜ＭＰ１５の電流値をそれぞれＩとすると、最大で５Ｉの電流が、最小でＩの電流がコア回路３０に供給される。本実施例では、並列電流源６０の電流源の数を５個としたが、その数を増やして、カウンタ回路５０の最大カウント数も大きくすれば、同様な処理により、きめ細かく出力電圧Ｖ０を制御することができる。

本実施例によれば、並列電流源回路６０の複数のトランジスタは、オンかオフの動作となるので、各トランジスタはいつも飽和動作させることができるため、最大利得での安定動作が可能となる。また、負荷電流が変化しても、ノイズ耐性が高くなる。また、各電流源トランジスタの電流値は一定であるので、トランスコンダクタンスを一定に保つことができ、制御系の伝達関数の安定を図ることができる。すなわち、負荷電流が広範囲に変動してもレギュレータ用の各トランジスタの動作点が変化することが無く安定化し、小さな回路規模で広範囲な負荷電流変化に対して対応できる。

なお、並列電流源回路６０のスイッチＳＷ１〜ＳＷ４は、トランジスタＭＰ１２〜ＭＰ１５のゲートとＶＳＳ端子との間に個々に接続しても同様に動作する。

本発明の実施例のレギュレータ回路の構成を示すブロック図である。図１のレギュレータ回路の比較回路とカウンタ回路の詳細を示すブロック図である。図１のレギュレータ回路の並列電流源回路の部分の詳細を示すブロック図である。従来のレギュレータ回路の構成を示すブロック図である。

符号の説明

１０：基準電圧発生回路
２０：誤差増幅器
３０：コア回路
４０：比較回路
５０：カウンタ回路
６０：並列電流源回路

Claims

負荷と電源端子との間に直列接続される制御トランジスタと、前記負荷に印加する出力電圧と基準電圧との誤差を検出し、検出した誤差電圧で前記制御トランジスタを制御する誤差増幅器とを備えるシリーズ型のレギュレータ回路において、
前記制御トランジスタを、複数のトランジスタを並列接続した並列電流源回路に置き換え、前記誤差電圧の大きさに応じて、前記並列電流源回路の前記複数のトランジスタのオン／オフを制御する制御部を設けたことを特徴とするレギュレータ回路。
請求項１に記載のレギュレータ回路において、
前記並列電流源回路の前記複数のトランジスタの内の１つは常時オン状態であり、残りのトランジスタが前記制御部によりオン／オフ制御されることを特徴とするレギュレータ回路。
請求項２に記載のレギュレータ回路において、
前記制御部は、前記誤差電圧を予め設定した上限値と下限値と比較する比較回路と、該比較回路の比較結果に応じてクロックをアップカウント又はダウンカウントするカウンタ回路からなり、
前記誤差電圧が前記下限値を下回るときは、前記比較回路によって前記カウンタ回路がクロックをアップカウントし、前記誤差電圧が前記上限値を上回るときは、前記比較回路によって前記カウンタ回路がクロックをダウンカウントし、前記誤差電圧が前記上限値と前記下限値の間にあるときは、前記比較回路によって前記カウンタ回路がカウント動作を停止し、前記カウンタ回路のカウント値によって、前記並列電流源回路のオンするトランジスタの数が決定されることを特徴とするレギュレータ回路。