JP2009004722A - 半導体パッケージの製造方法 - Google Patents

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Abstract

【課題】スタック型半導体パッケージの製造工程を単純化して、製造コストを減少させた製造方法を提供する。
【解決手段】半導体パッケージ３００の製造方法は、上面にボンディングパッド３１２が備えられた半導体チップの前記ボンディングパッド外側部分に溝を形成する工程、前記溝側壁に絶縁膜３１１を形成する工程、前記側壁に絶縁膜３１１が形成された溝を埋め込むように前記半導体チップ３１０上に金属膜を形成する工程、前記金属膜をエッチングして、溝を埋め込む貫通シリコンビア３１４及び前記貫通シリコンビア３１４とボンディングパッド３１２とを連結する再配線３１６を、同時に形成する工程、並びに前記貫通シリコンビア３１４の底面が半導体チップ３１０から突出するように前記半導体チップ３１０の下面を除去する工程を含む。
【選択図】図３Ｅ

Description

本発明は半導体パッケージに係り、より詳しくは、工程を単純化して製造コストを減少させることができる半導体パッケージの製造方法に関する。
半導体集積素子に対するパッケージング技術は、小型化及び高容量化に対する要求に応じて持続的に発展してきた。最近は、小型化及び高容量化と共に実装効率性を満足させることができるスタック型半導体パッケージに対する多様な技術が開発されている。
半導体産業で所謂「スタック」とは、少なくとも２個以上の半導体チップ又はパッケージを垂直に積み上げる技術であって、メモリ素子の場合、半導体集積工程で実現可能なメモリ容量よりも大きいメモリ容量を有する製品を実現でき、実装面積使用の効率性を高めることができる。
スタック型半導体パッケージは、大別して、半導体チップをスタックした後に、スタックされた半導体チップを一度にパッケージングする方法と、パッケージングされた個別半導体パッケージをスタックする方法とで、製造することができる。前記スタック型半導体パッケージにおいて、半導体チップと基板間の電気的連結は、金属ワイヤー又は貫通シリコンビアなどを通じて行われる。
図１は、従来の金属ワイヤーを用いたスタック型半導体パッケージを示した断面図である。
図示するように、金属ワイヤー１４０を用いたスタック型半導体パッケージ１００は、少なくとも２個以上の半導体チップ１１０が基板１２０上に接着剤１３０を媒介としてスタックされ、各半導体チップ１１０のボンディングパッド１１２と基板１２０の接続端子１２２とが、金属ワイヤー１４０を通じて電気的に連結された構造である。
未説明の図面符号１２４はボールランドを、１２６は回路配線を、１５０は封止剤を、そして１６０は外部接続端子をそれぞれ示す。
しかしながら、従来の金属ワイヤーを用いたスタック型半導体パッケージは、金属ワイヤーを通じて電気的な信号交換が行われるため、速度が遅く、また、多数のワイヤーが使用されて電気的特性劣化が発生する。さらに、金属ワイヤーを形成するために基板に追加面積が要求されるため、パッケージのサイズが拡大され、また、半導体チップの間に金属ワイヤーのボンディングを行うためのギャップが要求されるので、パッケージの高さが高くなる。
そこで、金属ワイヤーを用いたスタック型半導体パッケージの問題を克服するために、貫通シリコンビア（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ、ＴＳＶ）を用いたスタック型半導体パッケージが提案された。
図２は、従来の貫通シリコンビアを用いたスタック型半導体パッケージを示す断面図である。
図示するように、貫通シリコンビア２１４を用いたスタック型半導体パッケージ２００は、貫通シリコンビア２１４及び前記貫通シリコンビア２１４とボンディングパッド２１２とを連結する再配線２１６が形成された半導体チップ２１０が、前記貫通シリコンビア２１４が相互対応するように、スタックされて構成された構造である。
未説明の図面符号２１１は絶縁膜を、２１３及び２１５はシード金属膜を、２６０は外部接続端子を、そして２７０は埋め込み材をそれぞれ示す。
前記貫通シリコンビアを用いたスタック型半導体パッケージは、電気的な連結が貫通シリコンビアを通じて行われるため、電気的な特性劣化が防止されて半導体チップの動作速度を向上させることができ、また、基板への追加面積を除去するとともにスタックされた半導体チップ間の間隔を縮めることによって、小型化が可能である。
しかしながら、従来の貫通シリコンビアを用いたスタック型半導体パッケージは、貫通シリコンビアを形成する工程と、ボンディングパッドと貫通シリコンビアとを連結する再配線を形成する工程を、それぞれ実施しなければならないので、工程が複雑で製造コストが上昇する。
上記のような従来技術の問題点を解決するために、本発明は工程を単純化して製造コストを減少させることができる半導体パッケージの製造方法を提供することを目的とする。
上記の目的を達成するために、本発明の一実施例では、半導体パッケージの製造方法は、上面にボンディングパッドが備えられた半導体チップの前記ボンディングパッド外側部分に溝を形成する工程、前記溝側壁に絶縁膜を形成する工程、前記側壁に絶縁膜が形成された溝を埋め込むように前記半導体チップ上に金属膜を形成する工程、前記金属膜をエッチングして、溝を埋め込む貫通シリコンビア及び前記貫通シリコンビアとボンディングパッドとを連結する再配線を、同時に形成する工程、並びに前記貫通シリコンビアの底面が半導体チップから突出するように前記半導体チップの下面を除去する工程を含む。
前記半導体チップの下面を除去する工程の後、前記半導体チップの上面及び下面それぞれに、前記貫通シリコンビアの上面及び下面が露出するように、モールド部を形成する工程を更に含む。
前記金属膜を形成する工程は、前記溝を含んだ半導体チップ上にシード金属膜を蒸着する工程、前記シード金属膜上に金属膜を鍍金する工程、及び前記金属膜をエッチバックして一部厚さを除去する工程を含む。
前記シード金属膜及び前記金属膜は、銅（Ｃｕ）、アルミニウム（Ａｌ）及び金（Ａｕ）のうちの少なくとも何れか一つで形成する。
前記貫通シリコンビア及び再配線を同時に形成する工程は、前記金属膜上の貫通シリコンビア及び再配線形成領域にマスクを形成する工程、前記マスクにより覆われない金属膜部分をエッチングする工程、並びに前記マスクを除去する工程を含む。
前記金属膜のエッチングは湿式エッチング法で遂行する。
前記半導体チップの下面を除去する工程は、グラインディング法及びエッチング法のうちの少なくとも何れか一つ以上の方法で遂行する。
前記溝を形成する工程乃至前記半導体チップの下面を除去する工程は、ウェハーレベルにて遂行する。
前記ウェハーレベルにて半導体チップの下面を除去する工程の後、チップレベルに分離するようにソーイングする工程を更に含む。
上記の目的を達成するために、本発明の他の実施例では、半導体パッケージの製造方法は、上面にボンディングパッドが備えられた半導体チップの前記ボンディングパッド外側部分に溝を形成する工程、前記溝側壁に絶縁膜を形成する工程、前記側壁に絶縁膜が形成された溝を埋め込むように前記半導体チップ上に金属膜を形成する工程、前記金属膜をエッチングして、溝を埋め込む貫通シリコンビア及び前記貫通シリコンビアとボンディングパッドとを連結する再配線を、同時に形成する工程、前記貫通シリコンビアの底面が半導体チップから突出するように前記半導体チップの下面を除去する工程、並びに前記底面が突出した貫通シリコンビアを有する少なくとも二つ以上の半導体チップを、前記貫通シリコンビアが相互連結されるようにスタックする工程を含む。
前記半導体チップの下面を除去する工程の後、かつ前記少なくとも二つ以上の半導体チップをスタックする工程の前、前記半導体チップの上面及び下面それぞれに、前記貫通シリコンビアの上面及び下面が露出するように、モールド部を形成する工程を更に含む。
前記金属膜を形成する工程は、前記溝を含んだ半導体チップ上にシード金属膜を蒸着する工程、前記シード金属膜上に金属膜を鍍金する工程、及び前記金属膜をエッチバックして一部厚さを除去する工程を含む。
前記シード金属膜及び前記金属膜は、銅（Ｃｕ）、アルミニウム（Ａｌ）及び金（Ａｕ）のうちの少なくとも何れか一つで形成する。
前記貫通シリコンビア及び再配線を同時に形成する工程は、前記金属膜上の貫通シリコンビア及び再配線形成領域にマスクを形成する工程、前記マスクにより覆われない金属膜部分をエッチングする工程、並びに前記マスクを除去する工程を含む。
前記金属膜のエッチングは湿式エッチング法で遂行する。
前記半導体チップの下面を除去する工程は、グラインディング法及びエッチング法のうちの少なくとも何れか一つ以上の方法で遂行する。
前記溝を形成する工程乃至前記半導体チップの下面を除去する工程は、ウェハーレベルにて遂行する。
前記ウェハーレベルにて半導体チップの下面を除去する工程の後、チップレベルに分離するようにソーイングする工程を更に含む。
前記半導体チップの下面を除去する工程の後、前記半導体チップを基板上に付着する工程、及び前記基板の下面に外部接続端子を付着する工程を更に含む。
前記外部接続端子はソルダボールで構成する。
本発明は、貫通シリコンビア及び再配線を別途の工程でそれぞれ形成せず、同時に一体型に形成することによって、工程を単純化することができ、また製造コストを節減することができる。また、本発明は、貫通シリコンビア及び再配線が形成された半導体チップの上下面にモールド部を形成した状態で、スタック型半導体パッケージを製造することによって、半導体チップのスタック過程で発生する機械的な衝撃から半導体チップを保護できて、半導体パッケージの信頼性を向上させることができるだけでなく、別途の埋め込み材形成工程を省略できて、工程をさらに単純化することができる。
本発明は、貫通シリコンビア及び前記貫通シリコンビアとボンディングパッドとを連結する再配線を同時に形成する方法で、半導体パッケージを製造する。また、本発明は、貫通シリコンビア及び再配線が形成された半導体チップの上下面にモールド部を形成した状態で、このような半導体チップをスタックしてスタック型半導体パッケージを製造する。
この場合、本発明は、貫通シリコンビア及び再配線を、別途の工程でそれぞれ形成せず同時に形成することによって、工程を単純化することができ、また製造コストを節減することができる。
また、本発明は、上下面にモールド部が形成された半導体チップをスタックしてスタック型半導体パッケージを実現するので、スタック過程で発生する機械的衝撃から半導体チップを保護することができ、これによって半導体パッケージの信頼性を向上させることができる。併せて、本発明は上下面にモールド部が形成された半導体チップをスタックしてスタック型半導体パッケージを製造するので、半導体チップのスタック後にスタックされた半導体チップの間を埋め込むために必須的に要求されるややこしいアンダーフィル工程を省略することができ、これによって製造工程をさらに単純化することができる。
以下、図３Ａ乃至図３Ｅを参照して本発明の一実施例による半導体パッケージの製造方法を詳細に説明する。
図３Ａを参照すれば、上面に多数のボンディングパッド３１２を備えた半導体チップ３１０の上面上に、貫通シリコンビア形成領域に該当する前記ボンディングパッド３１２外側部分を露出させる第１のマスクパターン３８０を形成する。前記第１のマスクパターン３８０は、好ましくはフォトレジストで作られる。前記露出した半導体チップ３１０部分を、前記半導体チップ３１０を貫通しない深さでエッチングして、溝Ｔを形成する。
図３Ｂを参照すれば、前記溝Ｔ表面及び第１のマスクパターン３８０上に、後に前記溝Ｔ内に形成される貫通シリコンビアと半導体チップ３１０との間の絶縁のための、絶縁膜３１１を形成する。前記絶縁膜３１１を溝Ｔの側壁にだけ残留するようにエッチバックする。
図３Ｃを参照すれば、第１のマスクパターンを除去する。前記残留した絶縁膜３１１を含んだ溝Ｔ表面及び半導体チップ３１０上に、シード金属膜３１３を形成する。鍍金工程を実施して、前記シード金属膜３１３上に、溝Ｔが埋め込まれるように、金属膜３１７を形成する。前記シード金属膜３１３及び金属膜３１７は、銅（Ｃｕ）、アルミニウム（Ａｌ）及び金（Ａｕ）のうちの何れか一つ又はこれらの合金で構成する。スタック型半導体パッケージ製造時の全体厚さを考慮して、前記金属膜３１７をエッチバックして一部厚さを除去する。
図３Ｄを参照すれば、前記金属膜上に、貫通シリコンビア及び前記貫通シリコンビアとボンディングパッド３１２とを連結する再配線の形成のための第２のマスクパターン３８２を形成する。前記第２のマスクパターン３８２は、好ましくはフォトレジストで形成し、例えば溝Ｔの上部領域からボンディングパッド３１２の上部領域までを覆う形態で形成される。前記第２のマスクパターン３８２をエッチングマスクとして用いて金属膜及びその下のシード金属膜３１３をエッチングし、これにより、前記溝Ｔ内に貫通シリコンビア３１４を形成すると同時に、半導体チップ３１０上に前記貫通シリコンビア３１４とボンディングパッド３１２とを連結する再配線３１６を形成する。ここで、前記貫通シリコンビア３１４と再配線３１６とは一体型に同時に形成される。前記金属膜及びシード金属膜３１３のエッチングは湿式エッチング法で実施する。
図３Ｅを参照すれば、前記第２のマスクパターンを除去する。前記貫通シリコンビア３１４の底面が外部に突出するように、前記半導体チップ３１０の下面一部厚さを除去し、これにより一体型の貫通シリコンビア３１４及び再配線３１６を備えた半導体パッケージ３００の製造を完了する。
前記半導体チップ３１０の下面除去は、グラインディング法及びエッチング法のうちの少なくとも何れか一つ以上の方法で遂行する。例えば、前記半導体チップ３１０の下面除去は、貫通シリコンビア３１４が露出するまでバックグラインディング法を実施した後、前記貫通シリコンビア３１４の底面が前記半導体チップ３１０の下面から一部突出するように、バックグラインディングされた半導体チップ３１０の下面を湿式エッチング法でエッチングする方式で遂行する。
一方、前述した本発明の一実施例による半導体パッケージの製造過程は、好ましくはウェハーレベルにて実施され、ソーイングする工程でチップレベルに分離させる。
このように、本発明は貫通シリコンビア及び再配線の形成を、それぞれ遂行せず一回の工程で同時に形成することによって、工程を単純化することができ、これにより製造コストを減少させることができる。
一方、前述した方法で製造された少なくとも二つ以上の半導体パッケージを、貫通シリコンビアが互いに連結されるようにスタックして、スタック型半導体パッケージを構成することができる。
図４は、本発明の他の実施例によるスタック型半導体パッケージを示す断面図である。
図示するように、スタック型半導体パッケージ４００は、貫通シリコンビア４１４及び再配線４１６を有する少なくとも二つ以上の半導体チップ４１０が、貫通シリコンビア４１４が相互連結されるように、すなわち上部半導体チップ４１０の貫通シリコンビア４１４が下部半導体チップ４１０の再配線４１６上に付着するように、スタックされた構造である。
前記スタックされた半導体チップ４１０の間には、ジョイント信頼性の向上及び半導体チップ４１０の保護のための埋め込み材４３０が介在する。そして、前記スタックされた半導体チップ４１０は基板４２０上に付着し、前記基板４２０の下面には外部接続端子としてソルダボール４６０を付着する。
一方、示さないが、前記スタックされた半導体チップ４１０の保護のため、前記スタックされた半導体チップ４１０を包む形態で基板４２０上に封止部が形成されるか、又はスタックされた最上部半導体チップ４１０上にキャッピング膜が形成される。
前述したスタック型半導体パッケージは、半導体チップのスタック及び埋め込み材形成過程を、好ましくはウェハーレベルにて実施し、その後ソーイングによりチップレベルに分離した後、スタックされた半導体チップを基板上に付着して最終的にスタック型半導体パッケージを製造する。
一方、前述したような本発明による貫通シリコンビア及び再配線を備えた半導体チップは、薄い厚さで形成されるので、スタック型半導体パッケージを製造するためにスタックする過程で発生する機械的衝撃に対して、非常に脆弱になる。また、スタック型半導体パッケージを製造するためにはスタックされた半導体チップの間を埋め込まなければならないが、このような埋め込み工程が非常にややこしい。
故に、本発明では、半導体チップのスタック過程で発生する機械的衝撃から半導体チップを保護するとともに、埋め込みによる工程の難しさを解決するために、前記貫通シリコンビア及び再配線を備えた半導体チップの上下面にモールディング部を形成した状態で、半導体チップのスタックを含んだ一連の工程を実施する。
具体的には、図５Ａ乃至図５Ｃは本発明のさらに他の実施例によるスタック型半導体パッケージの製造方法を説明するための工程別断面図であって、これを説明すれば次の通りである。
図５Ａを参照すれば、上面にボンディングパッド５１２を備え、前記ボンディングパッド５１２の外側に下面が突出するように貫通シリコンビア５１４が形成され、上面に前記貫通シリコンビア５１４とボンディングパッド５１２とを連結する再配線５１６が形成された半導体チップ５１０の上下面それぞれに、前記貫通シリコンビア５１４及び再配線５１６を覆うようにモールド部５８０を形成する。
図５Ｂを参照すれば、前記半導体チップ５１０の上下面それぞれに形成されたモールド部５８０に、グラインディング及びエッチングのうちの何れか一つ以上の工程を実施して、前記半導体チップ５１０上面の再配線５１６及び前記半導体チップ５１０下面の貫通シリコンビア５１４の底面を露出させる。
図５Ｃを参照すれば、前記図５Ｂの構造を有する少なくとも二つ以上の半導体チップ５１０を、各半導体チップ５１０に備えられた貫通シリコンビア５１４が相互連結されるように、すなわち上部半導体チップ５１０の貫通シリコンビア５１４が下部半導体チップ５１０の再配線５１６上に付着するように、スタックする。その後、前記スタックされた半導体チップ５１０を基板５２０上に付着し、前記基板５２０の下面に外部接続端子としてソルダボール５６０を付着して、スタック型半導体パッケージ５００を製造する。
この実施例によるスタック型半導体パッケージの製造過程もまた、ウェハーレベルにて実施され、この場合、ウェハーレベルでスタックされた半導体チップをソーイング工程を実施してチップレベルに分離させた後、スタックされた半導体チップを基板上に付着させてスタック型半導体パッケージを製造する。
一方、この実施例による半導体パッケージは、図５Ａのような構造の製造後、半導体チップ下面のモールド部を除去して貫通シリコンビアを露出させた後、露出した貫通シリコンビアに外部接続端子を形成して単品パッケージとする形態でも製造可能である。
以上のように、本発明は、貫通シリコンビア及び再配線を、別途の工程でそれぞれ形成せず同時に一体型に形成することによって、工程を単純化することができ、また製造コストを節減することができる。また、本発明は、貫通シリコンビア及び再配線が形成された半導体チップの上下面にモールド部を形成した状態で、スタック型半導体パッケージを製造することによって、半導体チップのスタック過程で発生する機械的な衝撃から半導体チップを保護できて、半導体パッケージの信頼性を向上させることができるだけでなく、別途の埋め込み材形成工程を省略できて、工程をさらに単純化することができる。
以上、ここでは本発明を特定実施例に関連して示して説明したが、本発明はそれに限定されるものではなく、特許請求の範囲に記載した本発明の精神と分野を離脱しない限度内で本発明が多様に改造及び変形できるということを、当業者は容易に理解することができる。
従来の金属ワイヤーを用いたスタック型半導体パッケージを示す断面図である。 従来の貫通シリコンビアを用いたスタック型半導体パッケージを示す断面図である。 本発明の一実施例による半導体パッケージの製造方法を説明するための初期工程での断面図である。 本発明の一実施例による半導体パッケージの製造方法を説明するための図３Ａに続く工程での断面図である。 本発明の一実施例による半導体パッケージの製造方法を説明するための図３Ｂに続く工程での断面図である。 本発明の一実施例による半導体パッケージの製造方法を説明するための図３Ｃに続く工程での断面図である。 本発明の一実施例による半導体パッケージの製造方法を説明するための図３Ｄに続く工程での断面図である。 本発明の他の実施例によるスタック型半導体パッケージを示す断面図である。 本発明の他の実施例によるスタック型半導体パッケージの製造方法を説明するための初期工程での断面図である。 本発明の他の実施例によるスタック型半導体パッケージの製造方法を説明するための図５Ａに続く工程での断面図である。 本発明の他の実施例によるスタック型半導体パッケージの製造方法を説明するための図５Ｂに続く工程での断面図である。
符号の説明
３００、４００、５００ 半導体パッケージ
３１０、４１０、５１０ 半導体チップ
３１１ 絶縁膜
３１２、５１２ ボンディングパッド
３１３ シード金属膜
３１４、４１４、５１４ 貫通シリコンビア
３１６、４１６、５１６ 再配線
３１７ 金属膜
３８０ 第１のマスクパターン
３８２ 第２のマスクパターン
４２０、５２０ 基板
４３０ 埋め込み材
４６０ ソルダボール
５８０ モールド部
Ｔ 溝

Claims (20)

  1. 上面にボンディングパッドが備えられた半導体チップの前記ボンディングパッド外側部分に溝を形成する工程、
    前記溝側壁に絶縁膜を形成する工程、
    前記側壁に絶縁膜が形成された溝を埋め込むように前記半導体チップ上に金属膜を形成する工程、
    前記金属膜をエッチングして、溝を埋め込む貫通シリコンビア及び前記貫通シリコンビアとボンディングパッドとを連結する再配線を、同時に形成する工程、並びに
    前記貫通シリコンビアの底面が半導体チップから突出するように前記半導体チップの下面を除去する工程
    を含むことを特徴とする半導体パッケージの製造方法。
  2. 前記半導体チップの下面を除去する工程の後、
    前記半導体チップの上面及び下面それぞれに、前記貫通シリコンビアの上面及び下面が露出するように、モールド部を形成する工程を更に含むことを特徴とする請求項１に記載の半導体パッケージの製造方法。
  3. 前記金属膜を形成する工程は、
    前記溝を含んだ半導体チップ上にシード金属膜を蒸着する工程、
    前記シード金属膜上に金属膜を鍍金する工程、及び
    前記金属膜をエッチバックして一部厚さを除去する工程
    を含むことを特徴とする請求項１に記載の半導体パッケージの製造方法。
  4. 前記シード金属膜及び前記金属膜は、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）及びこれらそれぞれの合金のうちの何れか一つで形成することを特徴とする請求項３に記載の半導体パッケージの製造方法。
  5. 前記貫通シリコンビア及び再配線を同時に形成する工程は、
    前記金属膜上の貫通シリコンビア及び再配線形成領域にマスクを形成する工程、
    前記マスクにより覆われない金属膜部分をエッチングする工程、並びに
    前記マスクを除去する工程
    を含むことを特徴とする請求項１に記載の半導体パッケージの製造方法。
  6. 前記金属膜のエッチングは湿式エッチング法で遂行することを特徴とする請求項５に記載の半導体パッケージの製造方法。
  7. 前記半導体チップの下面を除去する工程は、グラインディング法及びエッチング法のうちの少なくとも何れか一つ以上の方法で遂行することを特徴とする請求項１に記載の半導体パッケージの製造方法。
  8. 前記溝を形成する工程乃至前記半導体チップの下面を除去する工程は、ウェハーレベルにて遂行することを特徴とする請求項１に記載の半導体パッケージの製造方法。
  9. 前記ウェハーレベルにて半導体チップの下面を除去する工程の後、チップレベルに分離するようにソーイングする工程を更に含むことを特徴とする請求項８に記載の半導体パッケージの製造方法。
  10. 上面にボンディングパッドが備えられた半導体チップの前記ボンディングパッド外側部分に溝を形成する工程、
    前記溝側壁に絶縁膜を形成する工程、
    前記側壁に絶縁膜が形成された溝を埋め込むように前記半導体チップ上に金属膜を形成する工程、
    前記金属膜をエッチングして、溝を埋め込む貫通シリコンビア及び前記貫通シリコンビアとボンディングパッドを連結する再配線を、同時に形成する工程、
    前記貫通シリコンビアの底面が半導体チップから突出するように前記半導体チップの下面を除去する工程、並びに
    前記底面が突出した貫通シリコンビアを有する少なくとも二つ以上の半導体チップを、前記貫通シリコンビアが相互連結されるようにスタックする工程
    を含むことを特徴とする半導体パッケージの製造方法。
  11. 前記半導体チップの下面を除去する工程の後、かつ前記少なくとも二つ以上の半導体チップをスタックする工程の前、
    前記半導体チップの上面及び下面それぞれに、前記貫通シリコンビアの上面及び下面が露出するように、モールド部を形成する工程を更に含むことを特徴とする請求項１０に記載の半導体パッケージの製造方法。
  12. 前記金属膜を形成する工程は、
    前記溝を含んだ半導体チップ上にシード金属膜を蒸着する工程、
    前記シード金属膜上に金属膜を鍍金する工程、及び
    前記金属膜をエッチバックして一部厚さを除去する工程
    を含むことを特徴とする請求項１０に記載の半導体パッケージの製造方法。
  13. 前記シード金属膜及び前記金属膜は、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）及びこれらそれぞれの合金膜のうちの何れか一つで形成することを特徴とする請求項１０に記載の半導体パッケージの製造方法。
  14. 前記貫通シリコンビア及び再配線を同時に形成する工程は、
    前記金属膜上の貫通シリコンビア及び再配線形成領域にマスクを形成する工程、
    前記マスクにより覆われない金属膜部分をエッチングする工程、並びに
    前記マスクを除去する工程、
    を含むことを特徴とする請求項１０に記載の半導体パッケージの製造方法。
  15. 前記金属膜のエッチングは湿式エッチング法で遂行することを特徴とする請求項１０に記載の半導体パッケージの製造方法。
  16. 前記半導体チップの下面を除去する工程は、グラインディング法及びエッチング法のうちの少なくとも何れか一つ以上の方法で遂行することを特徴とする請求項１０に記載の半導体パッケージの製造方法。
  17. 前記溝を形成する工程乃至前記半導体チップの下面を除去する工程は、ウェハーレベルにて遂行することを特徴とする請求項１０に記載の半導体パッケージの製造方法。
  18. 前記ウェハーレベルにて半導体チップの下面を除去する工程の後、チップレベルに分離するようにソーイングする工程を更に含むことを特徴とする請求項１７に記載の半導体パッケージの製造方法。
  19. 前記半導体チップの下面を除去する工程の後、
    前記半導体チップを基板上に付着する工程、及び
    前記基板の下面に外部接続端子を付着する工程
    を更に含むことを特徴とする請求項１０に記載の半導体パッケージの製造方法。
  20. 前記外部接続端子はソルダボールで構成することを特徴とする請求項１９に記載の半導体パッケージの製造方法。
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