JP2009004002A - クロック周波数制御装置 - Google Patents

Abstract

【課題】 フレームの情報が格納されているヘッダの解析から、そのフレームを処理する音声処理回路の処理が破綻しないように最大のクロック周波数に決定していたが、メインデータの内容によっては処理が速く終わっており過剰な周波数のクロック供給がなされていた。
【解決手段】 入力データ信号を処理する信号処理回路への供給クロックを、周波数判定回路で判定した最大周波数より低い周波数を供給し、周波数決定回路により１フレームの処理状況に応じてクロックを変化させることにより、消費電力を低減させることが可能である。
【選択図】 図４

Description

本発明は、ＣＤ再生装置等の信号処理回路に用いられるクロック信号及びその周波数を、再生中に制御し低消費電力を実現するクロック周波数制御装置に関するものである。

従来、音楽データ等のフォーマットを持つ入力信号を処理する信号処理回路に用いられるクロック信号の周波数を、入力信号のフレーム情報より決定し供給するクロック周波数制御装置(例えば、特許文献１参照)が提案されている。

特許文献１に記載のクロック周波数制御装置は、入力信号のフレームヘッダの内容を解析し、フレームヘッダの解析を行う際のクロック信号の周波数は最高周波数に設定しておき、前記フレームヘッダ内の情報を用いて、メインデータの動作周波数の判定を行い、前記メインデータを処理する際は、必要最低限の周波数で動作するように制御するものである。これにより、動作状況に応じてクロック周波数を判定し、常に必要最低限の周波数で動作することになり、低消費電力化を実現している。

つまり、半導体集積回路を使用する上位装置において、新たな処理を指示する命令までの待ち時間等、半導体集積回路における処理動作を必要としない状態においては、半導体集積回路を低周波数の動作クロック信号にて動作させる。半導体集積回路における動作を必要とする状態においては、半導体集積回路を低周波数の動作クロック信号にて半導体集積回路を低速動作させることで、動作が少なくなる分、半導体集積回路で発生する消費電力が減る。このため、半導体集積回路における無駄な消費電力を低減することができる。

このような動作クロック信号の制御を行うことは、特に、近年において実用化が進んでいるバッテリーを使用した携帯用機器に用いると有効である。

他方、音楽信号を音声圧縮信号を用いてデータ量を減らし、例えばハードディスクや、半導体メモリに記録する、持ち運び可能なオーディオプレイヤーが実現化されている。また、このようなオーディオプレイヤーは、連続再生時間の長さを特長としている。
特開２００６−１４７１３４号公報

しかしながら、前述のクロック周波数制御回路がクロックを供給する周辺回路として前述の音声回路を想定した場合、以下のような課題を有していた。

従来では、フレームの情報が格納されているヘッダの解析を行い、該解析結果に基づいて、そのフレームを処理する音声処理回路の処理が破綻しないように最大のクロック周波数に決定していたので、メインデータの内容によっては処理が速く終わっているにも関わらず、過剰なクロック供給が続けられ、無駄な電力がかかっていた。

本発明は、フレームの処理状況に応じて供給するクロックの周波数を制御し、消費電力を低減させることができるクロック周波数制御装置を提供することを目的とする。

上記課題を解決するため、本発明の請求項１にかかるクロック周波数制御装置は、任意の周波数のクロックを生成するクロック生成回路と、外部から入力されたデータ信号を処理する信号処理回路と、前記入力データ信号のヘッダ部から情報を読み取り、該読み取った情報を元に、前記信号処理回路によるデータ処理に必要な周波数を判定する周波数判定回路と、前記入力データ信号の情報から、データ処理に必要な時間を予測し、該予測した時間までに処理が終わっているか否かを判定する処理量判定回路と、前記周波数判定回路で判定された周波数、および前記処理量判定回路で判定された処理量を元に、前記クロック生成回路の出力クロックの周波数を決定し、フレーム処理中に前記入力データ信号の処理に必要なクロック周波数を可変的に切り替えるよう前記クロック生成回路を制御する周波数決定回路とを備えた、ことを特徴とする。

また、本発明の請求項２にかかるクロック周波数制御装置は、請求項１に記載のクロック周波数制御装置において、前記周波数決定回路は、前記処理量判定回路による処理量判定を行うまでの期間は、前記周波数判定回路で判定された周波数より低い周波数を、前記クロック生成回路の出力クロックの周波数とする、ことを特徴とする。

また、本発明の請求項３にかかるクロック周波数制御装置は、請求項１または２に記載のクロック周波数制御装置において、前記周波数決定回路は、前記処理量判定回路による処理量判定の結果、前記入力データ信号の処理が完了していると判定された場合は、現状の周波数を維持するよう前記クロック生成回路を制御し、前記入力データ信号の処理が完了していないと判定された場合は、前記周波数判定回路で判定された周波数より速い周波数に切り替えるよう前記クロック生成回路を制御する、ことを特徴とする。

また、本発明の請求項４にかかるクロック周波数制御装置は、請求項１または２に記載のクロック周波数制御装置において、前記処理量判定回路は、前記処理量判定をフレーム処理中に複数回行い、前記周波数決定回路は、前記処理量判定回路による第１回目の処理量判定の結果、前記入力データ信号の処理が完了していると判定された場合は、現状の周波数を維持するよう前記クロック生成回路を制御し、前記入力データ信号の処理が完了していないと判定された場合は、前記周波数判定回路で判定された周波数より速い周波数に切り替えるよう前記クロック生成回路を制御し、第２回目以降の処理量判定の結果、前記入力データ信号の処理が完了していると判定されたとき、前記周波数判定回路で判定された周波数より低い周波数に切り替えるよう前記クロック生成回路を制御する、ことを特徴とする。

また、本発明の請求項５にかかるクロック周波数制御装置は、請求項１または２に記載のクロック周波数制御装置において、前記処理量判定回路は、前記処理量判定をフレーム処理中に複数回行い、前記周波数決定回路は、前記処理量判定回路による第１回目の処理量判定の結果、前記入力データ信号の処理が完了していると判定された場合は、現状の周波数を維持するよう前記クロック生成回路を制御し、前記入力データ信号の処理が完了していないと判定された場合は、前記周波数判定回路で判定された周波数より速い周波数に切り替えるよう前記クロック生成回路を制御し、第２回目以降の処理量判定で、前記データ信号の処理が完了していると判定された場合、クロックの供給を止めるよう前記クロック生成回路を制御する、ことを特徴とする。

また、本発明の請求項６にかかるクロック周波数制御装置は、請求項１に記載のクロック周波数制御装置において、前記クロック生成回路は、水晶発振出力信号を分周する分周回路と、前記分周回路から出力された周波数が異なるクロック信号を、前記周波数決定回路から出力された制御信号により選択するクロック選択回路と、を有する、ことを特徴とする。

また、本発明の請求項７にかかるクロック周波数制御装置は、請求項１に記載のクロック周波数制御装置において、前記クロック生成回路は、水晶発振出力信号を逓倍するＰＬＬ回路と、前記ＰＬＬ回路から出力した信号を分周する分周回路と、前記分周回路から出力された周波数が異なるクロック信号を、前記周波数決定回路から出力された制御信号により選択するクロック選択回路と、を有する、ことを特徴とする。

また、本発明の請求項８にかかるクロック周波数制御装置は、請求項１に記載のクロック周波数制御装置において、前記クロック生成回路は、水晶発振出力信号を分周する第１の分周回路と、水晶発振出力信号を逓倍するＰＬＬ回路と、前記ＰＬＬ回路から出力した信号を分周する第２の分周回路と、前記第１，第２の分周回路から出力された周波数が異なるクロック信号を、前記周波数決定回路から出力された制御信号により選択するクロック選択回路と、を有する、ことを特徴とする。

本発明のクロック周波数制御装置によれば、任意の周波数のクロックを生成するクロック生成回路と、外部から入力されたデータ信号を処理する信号処理回路と、前記入力データ信号のヘッダ部から情報を読み取り、該読み取った情報を元に、前記信号処理回路によるデータ処理に必要な周波数を判定する周波数判定回路と、前記入力データ信号の情報から、データ処理に必要な時間を予測し、該予測した時間までに処理が終わっているか否かを判定する処理量判定回路と、前記周波数判定回路で判定された周波数、および前記処理量判定回路で判定された処理量を元に、前記クロック生成回路の出力クロックの周波数を決定し、フレーム処理中に前記入力データ信号の処理に必要なクロック周波数を可変的に切り替えるよう前記クロック生成回路を制御する周波数決定回路とを備えたことにより、フレームの処理状況に応じて、フレーム処理中のクロック周波数を変化させることができ、消費電力を低減させることができる。

また、本発明のクロック周波数制御装置によれば、入力データ信号を処理する信号処理回路への供給クロックを、周波数判定回路で判定した最大周波数より低い周波数を供給するようにしたので、過剰なクロック供給を抑えることができ、より消費電力を低減させることができる。

（実施の形態１）
以下に、本発明の実施の形態１によるクロック周波数制御装置について説明する。

図２は、本実施の形態１によるクロック周波数制御装置の構成を示すブロック図である。

本実施の形態１のクロック周波数制御装置は、周波数判定回路２２、処理量判定回路２３、周波数決定回路２６、クロック生成回路２８、及び信号処理回路３０を備える。

周波数判定回路２２は、入力データ信号２１からデータ処理に必要な周波数を判定し、該判定結果を示す周波数判定信号２４を出力する。

処理量判定回路２３は、入力データ信号２１からデータ処理に必要な時間を予測して所定の時間までに処理が終わっているか否かを判定し、該判定結果を示す処理量判定信号２５を出力する。

周波数決定回路２６は、周波数判定回路２２から出力された周波数判定信号２４、および処理量判定回路２３から出力された処理量判定信号２５に基づいて、クロック生成回路２８の出力クロック信号２９の周波数を決定し、制御信号２７を出力する。

クロック生成回路２８は、周波数決定回路２６から出力される制御信号２７に基づいてクロック信号２９を生成し出力する。

信号処理回路３０は、クロック信号２９によって入力データ信号２１のデコード処理をする。

図１に、入力信号２１の基本構造を示す。ここでは、入力信号２１がＭＰ３の圧縮オーディオビットストリームである場合を例にしている。

入力データ信号２１は、フレーム１１をデータ単位とする。フレーム１１は、フレーム１１内に記録されているデータ情報を示すフレームヘッダ部１２と、音楽データが記録されているメインデータ部１３とで構成されている。

１つのフレーム１１のサイズは、フレームのヘッダ情報から取得したＭＰＥＧ形式（バージョン）やレイヤなどから算出される。ＭＰＥＧ１ Ａｕｄｉｏのビットストリームは、複数のフレームよりなる。１つのフレームのサイズは不定であるが、一定の時間を表しており、デコード結果は必ず同じサンプル数のＰＣＭデータになる。各フレームのデータ内容やサイズは、ヘッダを解析することにより求めることができる。

フレームヘッダ部１２は、フレーム同期を取るためのフレームシンク、メインデータ部１３に記録されている音楽データの属性であるサンプリング周波数、ビットレート、モードなどの情報を含む。ビットレート（転送レート）が変わると、フレームのサイズが大きく変わる。ここで、フレームとは、所定のビット列の単位と定義する。

図３に、周波数判定回路２２が有するテーブルの内容の一例を示す。図において、周波数の関係は、周波数１＜周波数２＜周波数３である。

次に、本実施の形態１のクロック周波数制御装置の動作を説明する。

外部から入力された入力データ信号２１は、周波数判定回路２２、処理量判定回路２３、信号処理回路３０に入力される。

周波数判定回路２２は、各属性ごとに必要なクロック周波数を、図３に示すようなテーブルとして持ち、入力信号２１のフレームヘッダ部１２に記録されている情報から、信号処理回路３０が入力データ信号２１のメインデータ部１３に記録されているデータの処理に必要な動作周波数を検出する。その際、どのようなメインデータである場合でも処理が破綻しないように最大の周波数を検出する。例えば、入力データ信号２１が、無音等であった場合、メインデータ部１３に記録されているデータの処理に必要な動作周波数は、周波数判定回路２２で検出される周波数より低い周波数で良いが、従来のクロック周波数制御装置では、周波数判定回路２２で検出された周波数でクロック供給を行っているため、周波数を過剰に供給することになってしまう。そこで、本実施の形態１では、フレームの処理状況に応じて、この過剰なクロック周波数を調整し、可能な限り必要最低限の動作周波数で信号処理回路３０を動作させるために、処理量判定回路２３、周波数決定回路２６を用いて以下の方法により制御する。

処理量判定回路２３では、フレーム処理中に信号処理回路３０による入力データ信号２１のデコード処理が終了しているかどうかを判定し、該判定結果である判定信号２５を周波数決定回路２６に出力する。

周波数決定回路２６では、フレーム処理をする際、初めは上記周波数決定回路２６から出力される周波数判定信号２４に基づいてクロック周波数を決定し、その後、処理量判定回路２３から出力される処理量判定信号２５に基づいてクロック周波数をフレーム処理中に変化させるよう制御する。

これにより、周波数決定回路２６で決定されたクロック周波数のクロック信号２９が生成され、該クロック信号２９に応じた周波数で入力信号２１のデコード処理が行われる。

このように、本実施の形態１のクロック周波数制御装置によれば、入力データ信号２１をデコードする際、周波数判定回路２２でフレームを処理する基本的な周波数を決定し、１フレームごとのヘッダ解析で決定した周波数より低めの周波数をメインデータ処理中に供給し、その後フレームの処理の状況により周波数を変化させるようにしたので、過剰な周波数のクロック供給を抑えることができ、消費電力を低減することができる。

（実施の形態２）
以下、本発明の実施の形態２によるクロック周波数制御装置について図４、図５を用いて説明する。

本実施の形態２は、フレームの処理状況に応じて周波数を変化させることを特徴としている。

図４は、本実施の形態２のクロック周波数制御装置のフローチャート図である。

まず入力データ信号２１が、周波数判定回路２２に入力されると（ステップＳ２０１）、フレーム１１のヘッダ部１２に記録されている情報の解析がなされる（ステップＳ２０２）。そして、該情報の解析結果に基づいて、フレーム１１のメインデータ部１３に記録されているデータの処理に必要な周波数が判定される（ステップＳ２０３）。このときの周波数は、周波数Ａである。

周波数処理量判定回路２３による処理量判定を行うまでは、周波数判定回路２２で判定された周波数Ａより低い周波数Ｂを供給する制御信号２７が、周波数決定回路２６により生成される（ステップＳ２０４）。クロック生成回路２８からは周波数Ｂのクロック信号２９が生成され、周波数判定回路２２、周波数決定回路２６、および信号処理回路３０に出力される。

そして、フレーム処理中に、処理量判定回路２３によりフレーム処理が終わっているかどうかを判定する（ステップＳ２０５）。

ステップＳ２０５において、データ処理（フレーム処理）がまだ終わっていないと判定された場合、周波数を上げる、つまり、周波数判定回路２２で判定された周波数Ａよりも速い周波数に切り替える制御信号２７が生成される（ステップＳ２０６）。クロック生成回路２８から出力されるクロック信号２９は、周波数Ｂから周波数Ｃに切り替えられ、周波数判定回路２２、処理量判定回路２３、および信号処理回路３０に出力される。

一方、ステップＳ２０５において、フレーム処理が終了したと判定された場合、周波数を維持する制御信号２７が生成される（ステップＳ２０７）。クロック生成回路２８から出力されるクロック信号２９は、現状の周波数Ｂを維持したまま、周波数判定回路２２、処理量判定回路２３、および信号処理回路３０に出力される。

次に、周波数決定回路２６によるクロック生成回路２８で生成されるクロック信号２９の周波数の制御について、図５を用いて詳細に説明する。図５は、本実施の形態２におけるクロック周波数制御装置の動作を説明した波形図である。

図５（ａ）は、周波数判定回路２２により判定された周波数Ａでフレーム処理を行った場合の波形図である。この場合、どのようなメインデータであっても処理が破綻することは無いが、メインデータの内容によっては過剰な周波数が供給されてしまう、という問題があった。

図５（ｂ）、（ｃ）は、本実施の形態２における、周波数決定回路２６により決定された周波数でフレーム処理を行った場合のクロック信号２９の波形図である。なお、時間ｔ１は、信号処理回路３０によるフレーム処理が終わっているかどうかを判定するタイミングである。

本実施の形態２では、時間ｔ１までの期間は、周波数判定回路２２で判定した周波数Ａより低い周波数Ｂのクロック信号を供給する。

そして、時間ｔ１で、フレーム処理が完了していないと判定された場合は、クロック生成回路２８の出力クロック信号２９の周波数は、周波数を上げるよう制御されるため、図５（ｂ）に示すように、時間ｔ１以降は、クロック信号２９の周波数が、周波数Ｂから周波数Ｃに切り替えられる。この場合、周波数決定回路２６は、周波数判定回路２２から出力された周波数判定信号２４と、処理量判定回路２３から出力された処理量判定信号２５とに基づいてクロック周波数を切り替えるだけでなく、図５（ａ）と（ｂ）のように、１つのフレームの処理に必要なクロックの立ち上がり回数は同じ数になるようにクロック周波数を制御している。

一方、時間ｔ１で、フレーム処理が完了していると判定された場合、クロック生成回路２８の出力クロック信号２９は、現状の周波数を維持するよう制御されるため、図５（ｃ）に示すように、時間ｔ１以降も、周波数Ｂのクロック信号を各回路に供給することになる。この場合、周波数決定回路２６は、図５（ａ）と図５（ｃ）に示すように、１つのフレームの処理に必要なクロック立ち上がり回数を減らすことができるため、消費電力を低減することができる。

このように、本実施の形態２のクロック周波数制御装置によれば、フレームの処理状況に応じて周波数を変化させ、かつ、１つのフレームの処理に必要なクロック立ち上がり回数を減らすよう制御するようにしたので、消費電力を低減することができる。

（実施の形態３）
以下、本発明の実施の形態３によるクロック周波数制御装置について図６、図７を用いて説明する。

本実施の形態３は、フレーム処理中に処理量判定を複数回行い、該各判定結果に基づいて周波数を変化させることを特徴としている。

図６は、本実施の形態３のクロック周波数制御装置のフローチャート図であり、図７は実施の形態３におけるクロック周波数制御装置の動作を説明した波形図である。

まず入力データ信号２１が、周波数判定回路２２に入力されると（ステップＳ３０１）、フレーム１１のヘッダ部１２に記録されている情報の解析がなされる（ステップＳ３０２）。そして、該情報の解析結果に基づいて、フレーム１１のメインデータ１３に記録されているデータの処理に必要な周波数が判定される（ステップＳ３０３）。このときの周波数は、周波数Ａである。

周波数処理量判定回路２３による処理量判定を行うまでは、周波数判定回路２２で判定された周波数Ａより低い周波数Ｂを供給する制御信号２７が、周波数決定回路２６により生成される（ステップＳ３０４）。ここまでのステップＳ３０１〜Ｓ３０４の処理は、上記実施の形態２のステップＳ２０１〜Ｓ２０４の処理と同様である。

フレーム処理を開始して所定の時間が経過すると、処理量判定回路２３による処理量判定を行う。本実施の形態３では、処理量判定を２回行うものとし、その詳細な動作について図７を用いて以下に説明する。図７（ａ）は、周波数判定回路２２により判定された周波数Ａでフレーム処理を行った場合の波形図であり、図７（ｂ）、（ｃ）、（ｄ）は、本実施の形態３における、周波数決定回路２６により決定された周波数でフレーム処理を行った場合の波形図である。

フレーム処理を開始してから所定の時間が経過した時間ｔ２のとき、処理量判定回路２３による一回目の処理量判定を行う（ステップＳ３０５）。

ステップＳ３０５において、フレーム処理が完了していると判定された場合、該判定結果を示す処理量判定信号２５が周波数決定回路２６に出力され、周波数決定回路２６からは、現状の周波数を維持する制御信号２７が生成される（ステップＳ３０７）。これにより、図７（ｂ）に示すように、時間ｔ２以降も、周波数Ｂのクロック信号２９が出力されることになる。この場合、後述する二回目の処理量判定は行われず、クロック周波数は、フレーム処理が完了するまで周波数Ｂとなる。

ステップＳ３０５において、フレーム処理が完了していないと判定された場合、該判定結果を示す処理量判定信号２５が周波数決定回路２６に出力され、周波数決定回路２６からは、周波数を上げる、つまり、周波数判定回路２２で判定された周波数Ａよりも速い周波数に切り替える制御信号２７が生成される（ステップＳ３０６）。これにより、図７（ｃ）、（ｄ）のように、時間ｔ２以降は、クロック生成回路２８から出力されるクロック信号２９は、周波数Ｂから周波数Ｃに切り替えられる。さらに所定の時間経過後の時間ｔ３のとき、処理量判定回路２３による二回目の処理量判定を行う（ステップＳ３０８）。

ステップＳ３０８において、フレーム処理が完了していないと判定された場合、周波数決定回路２６への処理量判定信号２５は生成されない。そのため、図７（ｃ）のように、時間ｔ３以降も、フレーム処理が完了するまで、クロック生成回路２８からは、周波数Ｃのクロック信号２９が出力される。このとき、１つのフレームのクロック立ち上がり回数は、図７（ａ）と同じ数となる

ステップＳ３０８において、フレーム処理が完了していると判定された場合、該判定結果を示す処理量判定信号２５が周波数決定回路２６に出力され、周波数決定回路２６からは、周波数を元に戻す制御信号２７がクロック生成回路２８に出力される。そのため、図７（ｄ）のように、時間ｔ３以降は、クロック生成回路２８から周波数Ｂのクロック信号２９が出力される（ステップＳ３０９）。

なお、本実施の形態３では、処理量判定を２回行う場合について説明したが、処理量判定を３回以上行う場合は、ステップＳ３０８の以降の処理を繰り返す。

このように、本実施の形態３のクロック周波数制御装置によれば、フレーム処理中に処理量判定を複数回行い、該各判定結果に基づいて周波数を変化させ、かつ、１つのフレーム処理に必要なクロック立ち上がり回数を減らすように制御するようにしたので、消費電力を低減することができる。

（実施の形態４）
以下に、本発明の実施の形態４によるクロック周波数制御装置について図８、図９を用いて説明する。

本実施の形態４は、フレーム処理中の処理量判定の結果に基づいて、クロック供給を停止することを特徴としている。

図８は、本実施の形態４のクロック周波数制御装置のフローチャートを示す図である。

まず、入力データ信号２１が、周波数判定回路２２に入力されると（ステップＳ４０１）、フレーム１１のヘッダ部１２に記録されている情報の解析がなされる（ステップＳ４０２）。そして、該情報の解析結果に基づいて、フレーム１１のメインデータ部１３に記録されているデータの処理に必要な周波数が判定される（ステップＳ４０３）。このときの周波数は、周波数Ａである。

周波数決定回路２６では、ステップＳ４０３において判定された周波数Ａより低い周波数Ｂのクロック信号２９を供給する制御信号２７が、周波数決定回路２６により生成される（ステップＳ４０４）。ここまでのステップＳ４０１〜Ｓ４０４の処理は、上記実施の形態２、上記実施の形態３と同様である。

フレーム処理を開始して所定の時間が経過すると、処理量判定回路２３による処理量判定を行う。本実施の形態４では、処理量判定を２回行うものとし、その詳細な動作について図９を用いて説明する。図９（ａ）は、周波数判定回路２２により判定された周波数Ａでフレーム処理を行った場合の波形図であり、図９（ｂ）、（ｃ）、（ｄ）は、本実施の形態４における、周波数決定回路２６により決定された周波数でフレーム処理を行った場合の波形図である。

フレーム処理を開始してから所定の時間が経過した時間ｔ４のとき、処理量判定回路２３による一回目の処理量判定を行う（ステップＳ４０５）。

ステップＳ４０５において、フレーム処理が完了していると判定された場合、該判定結果を示す処理量判定信号２５が周波数決定回路２６に出力され、周波数決定回路２６からは、クロックを停止する制御信号２７が生成される（ステップＳ４０８）。この場合は、後述する二回目の処理量判定は行われず、図９（ｂ）に示すように、時間ｔ４以降、フレーム処理が完了するまで、クロック生成回路２８からクロック信号２９は出力されない。

ステップＳ４０５において、フレーム処理が完了していないと判定された場合、該判定結果を示す処理量判定信号２５が周波数決定回路２６に出力され、周波数決定回路２６からは、周波数を上げる、つまり、周波数判定回路２２で判定された周波数Ａよりも速い周波数に切り替える制御信号２７がクロック生成回路２８に出力される（ステップＳ４０６）。そのため、図９（ｃ）、（ｄ）に示すように、時間ｔ４以降は、クロック生成回路２８から出力されるクロック信号２９は、周波数Ｂから周波数Ｃに切り替えられる。その後、さらに所定の時間が経過後の時間ｔ５のとき、処理量判定回路２３による二回目の処理量判定を行う（ステップＳ４０７）。

ステップＳ４０７において、フレーム処理が完了していないと判定された場合、周波数決定回路２６への処理量判定信号２５は生成されない。そのため、図９（ｃ）のように、時間ｔ５以降も、フレーム処理が完了するまで、クロック生成回路２８からは、周波数Ｃのクロック信号２９が出力される。このとき、１つのフレームのクロックの立ち上がり回数は、図９（ａ）と同じ数となる。

ステップＳ４０７において、フレーム処理が完了していると判定された場合、該判定結果を示す処理量判定信号２５が周波数決定回路２６に出力され、周波数決定回路２６からは、クロックを停止する制御信号２７がクロック生成回路２８に出力される（ステップＳ４０８）。そのため、図９（ｄ）に示すように、時間ｔ５以降は、フレーム処理が完了するまで、クロック生成回路２８からクロック信号２９は出力されない。

なお、本実施の形態４では、処理量判定を２回行う場合について説明したが、処理量判定を３回以上行う場合は、ステップＳ４０７以降の処理を繰り返す。

このように本実施の形態４のクロック周波数制御装置によれば、１つのフレーム処理中に複数回の処理量判定を行い、フレーム処理が完了していることを検出すると、クロック生成回路２９から周波数判定回路２２，処理量判定回路２３，および信号処理回路３０へのクロック供給を停止するようにしたので、さらに消費電力を低減することが可能である。

（実施の形態５）
以下、本実施の形態５では、本発明のクロック周波数制御装置を構成するクロック生成回路について説明する。

図１０は、クロック生成回路２８の一構成例を示す図である。

本実施の形態５では、複数のクロック系統を水晶、ＰＬＬとして以下に説明を行う。

図１０に示すクロック生成回路２８ａは、水晶発振子４１と、水晶発振子４１の出力４２を分周する分周回路４３と、前記分周回路４３から出力された周波数が異なるクロック信号４４を、周波数決定回路２６から出力された制御信号２７に基づいて選択し、クロック信号２９を出力するクロック選択回路４５とを備える。

図１１は、クロック生成回路２８の他の構成例を示す図である。

図１１に示すクロック生成回路２８ｂは、水晶発振子５０と、水晶発振子５０の出力信号５６を逓倍するＰＬＬ５１と、ＰＬＬクロック５１の出力５２を分周する分周回路５３と、前記分周回路５３から出力された周波数が異なるクロック信号５４を、周波数決定回路２６から出力された制御信号２７に基づいて選択し、クロック信号２９を出力するクロック選択回路５５とを備える。

図１２は、クロック生成回路２８の他の構成例を示す図である。

図１２に示すクロック生成回路２８ｃは、水晶クロック選択回路６１と、ＰＬＬクロック選択回路６２と、前記周波数決定回路２６から出力された制御信号２７に基づいて、前記水晶クロック選択回路６１から出力されたクロック６３と、前記ＰＬＬクロック選択回路６２から出力されたクロック６４とを切り替え、クロック信号２９を出力するクロック選択回路６５とを備える。このクロック生成回路２８ｃから出力されるクロック信号２９は、信号処理回路３０に入力され、信号処理回路３０では、クロック選択回路６５から出力された最適なクロック２９でデコード処理を行う。なお、水晶クロック選択回路６１は、図１０のクロック生成回路２８ａを指しており、ＰＬＬクロック選択回路６２は、図１１のクロック生成回路２８ｂを指している。

以上のように、本実施の形態５のクロック生成回路は、可変性のある周波数を出力するようにしたので、上記実施の形態１〜４のクロック周波数制御装置と組み合わせて使うことにより最適なクロック周波数を選択することができ、消費電力を低減することができる。

本発明は、クロック生成回路、周波数判定回路、処理量判定回路、周波数決定回路、信号処理回路を備えることにより、光ディスク再生装置等により読み出されたデータ、例えばＭＰ３やＷＭＡ（Ｗｉｎｄｏｗｓ（登録商標） Ｍｅｄｉａ Ａｕｄｉｏ）などを再生する際の信号処理回路のクロック周波数をフレーム処理中に動作周波数を制御することにより、低消費電力化が実現でき、その産業上の利用可能性は非常に広くかつ大きい。

本発明の実施の形態１における圧縮ビットストリームの基本構造図である。 上記実施の形態１における、クロック周波数制御装置のブロック図である。 上記実施の形態１における、動作周波数テーブルを例示する図である。 本発明の実施の形態２の動作を説明するためのフローチャートである。 本発明の実施の形態２の動作を説明するためのタイミングチャートである。 本発明の実施の形態３の動作を説明するためのフローチャートである。 本発明の実施の形態３の動作を説明するためのタイミングチャートである。 本発明の実施の形態４の動作を説明するためのフローチャートである。 本発明の実施の形態４の動作を説明するためのタイミングチャートである。 本発明のクロック生成回路の概略構成の一例を示す図である。 本発明のクロック生成回路の他の構成例を示す図である。 本発明のクロック生成回路の他の構成例を示す図である。

符号の説明

１１，２１，４１，５１，６１ ディスク再生装置等からの入力データ信号
１２ ヘッダ部
１３ メインデータ部
２２ 周波数判定回路
２３ 処理量判定回路
２６ 周波数決定回路
２４ 処理量判定回路から出力された処理量判定信号
２５ 周波数判定回路から出力された周波数判定信号
２７ 周波数決定回路から出力された制御信号
２８ クロック生成回路
２９ クロック生成回路から出力されたクロック信号
３０ 信号処理回路
４１，５０ 水晶発振子
４２，５６ 水晶発振子から出力されたクロック
４３，５３ 分周回路
４４，５４ 分周回路から出力されたクロック
４５，５５，６５ クロック選択回路
５１ ＰＬＬ
５２ ＰＬＬから出力されたクロック
６１ 水晶クロック選択回路
６２ ＰＬＬクロック選択回路
６３ 水晶クロック選択回路から出力されたクロック
６４ ＰＬＬクロック選択回路から出力されたクロック

Claims (8)

1. 任意の周波数のクロックを生成するクロック生成回路と、
   外部から入力されたデータ信号を処理する信号処理回路と、
   前記入力データ信号のヘッダ部から情報を読み取り、該読み取った情報を元に、前記信号処理回路によるデータ処理に必要な周波数を判定する周波数判定回路と、
   前記入力データ信号の情報から、データ処理に必要な時間を予測し、該予測した時間までに処理が終わっているか否かを判定する処理量判定回路と、
   前記周波数判定回路で判定された周波数、および前記処理量判定回路で判定された処理量を元に、前記クロック生成回路の出力クロックの周波数を決定し、フレーム処理中に前記入力データ信号の処理に必要なクロック周波数を可変的に切り替えるよう前記クロック生成回路を制御する周波数決定回路とを備えた、
   ことを特徴とするクロック周波数制御装置。
2. 請求項１に記載のクロック周波数制御装置において、
   前記周波数決定回路は、
   前記処理量判定回路による処理量判定を行うまでの期間は、前記周波数判定回路で判定された周波数より低い周波数を、前記クロック生成回路の出力クロックの周波数とする、
   ことを特徴とするクロック周波数制御装置。
3. 請求項１または２に記載のクロック周波数制御装置において、
   前記周波数決定回路は、前記処理量判定回路による処理量判定の結果、前記入力データ信号の処理が完了していると判定された場合は、現状の周波数を維持するよう前記クロック生成回路を制御し、前記入力データ信号の処理が完了していないと判定された場合は、前記周波数判定回路で判定された周波数より速い周波数に切り替えるよう前記クロック生成回路を制御する、
   ことを特徴とするクロック周波数制御装置。
4. 請求項１または２に記載のクロック周波数制御装置において、
   前記処理量判定回路は、前記処理量判定をフレーム処理中に複数回行い、
   前記周波数決定回路は、
   前記処理量判定回路による第１回目の処理量判定の結果、前記入力データ信号の処理が完了していると判定された場合は、現状の周波数を維持するよう前記クロック生成回路を制御し、前記入力データ信号の処理が完了していないと判定された場合は、前記周波数判定回路で判定された周波数より速い周波数に切り替えるよう前記クロック生成回路を制御し、
   第２回目以降の処理量判定の結果、前記入力データ信号の処理が完了していると判定されたとき、前記周波数判定回路で判定された周波数より低い周波数に切り替えるよう前記クロック生成回路を制御する、
   ことを特徴とするクロック周波数制御装置。
5. 請求項１または２に記載のクロック周波数制御装置において、
   前記処理量判定回路は、前記処理量判定をフレーム処理中に複数回行い、
   前記周波数決定回路は、
   前記処理量判定回路による第１回目の処理量判定の結果、前記入力データ信号の処理が完了していると判定された場合は、現状の周波数を維持するよう前記クロック生成回路を制御し、前記入力データ信号の処理が完了していないと判定された場合は、前記周波数判定回路で判定された周波数より速い周波数に切り替えるよう前記クロック生成回路を制御し、
   第２回目以降の処理量判定で、前記データ信号の処理が完了していると判定された場合、クロックの供給を止めるよう前記クロック生成回路を制御する、
   ことを特徴とするクロック周波数制御装置。
6. 請求項１に記載のクロック周波数制御装置において、
   前記クロック生成回路は、
   水晶発振出力信号を分周する分周回路と、前記分周回路から出力された周波数が異なるクロック信号を、前記周波数決定回路から出力された制御信号により選択するクロック選択回路と、を有する、
   ことを特徴とするクロック周波数制御装置。
7. 請求項１に記載のクロック周波数制御装置において、
   前記クロック生成回路は、
   水晶発振出力信号を逓倍するＰＬＬ回路と、前記ＰＬＬ回路から出力した信号を分周する分周回路と、前記分周回路から出力された周波数が異なるクロック信号を、前記周波数決定回路から出力された制御信号により選択するクロック選択回路と、を有する、
   ことを特徴とするクロック周波数制御装置。
8. 請求項１に記載のクロック周波数制御装置において、
   前記クロック生成回路は、
   水晶発振出力信号を分周する第１の分周回路と、水晶発振出力信号を逓倍するＰＬＬ回路と、前記ＰＬＬ回路から出力した信号を分周する第２の分周回路と、前記第１，第２の分周回路から出力された周波数が異なるクロック信号を、前記周波数決定回路から出力された制御信号により選択するクロック選択回路と、を有する、
   ことを特徴とするクロック周波数制御装置。

Images