JP2009004002A - クロック周波数制御装置 - Google Patents
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Abstract
【課題】 フレームの情報が格納されているヘッダの解析から、そのフレームを処理する音声処理回路の処理が破綻しないように最大のクロック周波数に決定していたが、メインデータの内容によっては処理が速く終わっており過剰な周波数のクロック供給がなされていた。
【解決手段】 入力データ信号を処理する信号処理回路への供給クロックを、周波数判定回路で判定した最大周波数より低い周波数を供給し、周波数決定回路により1フレームの処理状況に応じてクロックを変化させることにより、消費電力を低減させることが可能である。
【選択図】 図4
【解決手段】 入力データ信号を処理する信号処理回路への供給クロックを、周波数判定回路で判定した最大周波数より低い周波数を供給し、周波数決定回路により1フレームの処理状況に応じてクロックを変化させることにより、消費電力を低減させることが可能である。
【選択図】 図4
Description
本発明は、CD再生装置等の信号処理回路に用いられるクロック信号及びその周波数を、再生中に制御し低消費電力を実現するクロック周波数制御装置に関するものである。
従来、音楽データ等のフォーマットを持つ入力信号を処理する信号処理回路に用いられるクロック信号の周波数を、入力信号のフレーム情報より決定し供給するクロック周波数制御装置(例えば、特許文献1参照)が提案されている。
特許文献1に記載のクロック周波数制御装置は、入力信号のフレームヘッダの内容を解析し、フレームヘッダの解析を行う際のクロック信号の周波数は最高周波数に設定しておき、前記フレームヘッダ内の情報を用いて、メインデータの動作周波数の判定を行い、前記メインデータを処理する際は、必要最低限の周波数で動作するように制御するものである。これにより、動作状況に応じてクロック周波数を判定し、常に必要最低限の周波数で動作することになり、低消費電力化を実現している。
つまり、半導体集積回路を使用する上位装置において、新たな処理を指示する命令までの待ち時間等、半導体集積回路における処理動作を必要としない状態においては、半導体集積回路を低周波数の動作クロック信号にて動作させる。半導体集積回路における動作を必要とする状態においては、半導体集積回路を低周波数の動作クロック信号にて半導体集積回路を低速動作させることで、動作が少なくなる分、半導体集積回路で発生する消費電力が減る。このため、半導体集積回路における無駄な消費電力を低減することができる。
このような動作クロック信号の制御を行うことは、特に、近年において実用化が進んでいるバッテリーを使用した携帯用機器に用いると有効である。
他方、音楽信号を音声圧縮信号を用いてデータ量を減らし、例えばハードディスクや、半導体メモリに記録する、持ち運び可能なオーディオプレイヤーが実現化されている。また、このようなオーディオプレイヤーは、連続再生時間の長さを特長としている。
特開2006−147134号公報
しかしながら、前述のクロック周波数制御回路がクロックを供給する周辺回路として前述の音声回路を想定した場合、以下のような課題を有していた。
従来では、フレームの情報が格納されているヘッダの解析を行い、該解析結果に基づいて、そのフレームを処理する音声処理回路の処理が破綻しないように最大のクロック周波数に決定していたので、メインデータの内容によっては処理が速く終わっているにも関わらず、過剰なクロック供給が続けられ、無駄な電力がかかっていた。
本発明は、フレームの処理状況に応じて供給するクロックの周波数を制御し、消費電力を低減させることができるクロック周波数制御装置を提供することを目的とする。
上記課題を解決するため、本発明の請求項1にかかるクロック周波数制御装置は、任意の周波数のクロックを生成するクロック生成回路と、外部から入力されたデータ信号を処理する信号処理回路と、前記入力データ信号のヘッダ部から情報を読み取り、該読み取った情報を元に、前記信号処理回路によるデータ処理に必要な周波数を判定する周波数判定回路と、前記入力データ信号の情報から、データ処理に必要な時間を予測し、該予測した時間までに処理が終わっているか否かを判定する処理量判定回路と、前記周波数判定回路で判定された周波数、および前記処理量判定回路で判定された処理量を元に、前記クロック生成回路の出力クロックの周波数を決定し、フレーム処理中に前記入力データ信号の処理に必要なクロック周波数を可変的に切り替えるよう前記クロック生成回路を制御する周波数決定回路とを備えた、ことを特徴とする。
また、本発明の請求項2にかかるクロック周波数制御装置は、請求項1に記載のクロック周波数制御装置において、前記周波数決定回路は、前記処理量判定回路による処理量判定を行うまでの期間は、前記周波数判定回路で判定された周波数より低い周波数を、前記クロック生成回路の出力クロックの周波数とする、ことを特徴とする。
また、本発明の請求項3にかかるクロック周波数制御装置は、請求項1または2に記載のクロック周波数制御装置において、前記周波数決定回路は、前記処理量判定回路による処理量判定の結果、前記入力データ信号の処理が完了していると判定された場合は、現状の周波数を維持するよう前記クロック生成回路を制御し、前記入力データ信号の処理が完了していないと判定された場合は、前記周波数判定回路で判定された周波数より速い周波数に切り替えるよう前記クロック生成回路を制御する、ことを特徴とする。
また、本発明の請求項4にかかるクロック周波数制御装置は、請求項1または2に記載のクロック周波数制御装置において、前記処理量判定回路は、前記処理量判定をフレーム処理中に複数回行い、前記周波数決定回路は、前記処理量判定回路による第1回目の処理量判定の結果、前記入力データ信号の処理が完了していると判定された場合は、現状の周波数を維持するよう前記クロック生成回路を制御し、前記入力データ信号の処理が完了していないと判定された場合は、前記周波数判定回路で判定された周波数より速い周波数に切り替えるよう前記クロック生成回路を制御し、第2回目以降の処理量判定の結果、前記入力データ信号の処理が完了していると判定されたとき、前記周波数判定回路で判定された周波数より低い周波数に切り替えるよう前記クロック生成回路を制御する、ことを特徴とする。
また、本発明の請求項5にかかるクロック周波数制御装置は、請求項1または2に記載のクロック周波数制御装置において、前記処理量判定回路は、前記処理量判定をフレーム処理中に複数回行い、前記周波数決定回路は、前記処理量判定回路による第1回目の処理量判定の結果、前記入力データ信号の処理が完了していると判定された場合は、現状の周波数を維持するよう前記クロック生成回路を制御し、前記入力データ信号の処理が完了していないと判定された場合は、前記周波数判定回路で判定された周波数より速い周波数に切り替えるよう前記クロック生成回路を制御し、第2回目以降の処理量判定で、前記データ信号の処理が完了していると判定された場合、クロックの供給を止めるよう前記クロック生成回路を制御する、ことを特徴とする。
また、本発明の請求項6にかかるクロック周波数制御装置は、請求項1に記載のクロック周波数制御装置において、前記クロック生成回路は、水晶発振出力信号を分周する分周回路と、前記分周回路から出力された周波数が異なるクロック信号を、前記周波数決定回路から出力された制御信号により選択するクロック選択回路と、を有する、ことを特徴とする。
また、本発明の請求項7にかかるクロック周波数制御装置は、請求項1に記載のクロック周波数制御装置において、前記クロック生成回路は、水晶発振出力信号を逓倍するPLL回路と、前記PLL回路から出力した信号を分周する分周回路と、前記分周回路から出力された周波数が異なるクロック信号を、前記周波数決定回路から出力された制御信号により選択するクロック選択回路と、を有する、ことを特徴とする。
また、本発明の請求項8にかかるクロック周波数制御装置は、請求項1に記載のクロック周波数制御装置において、前記クロック生成回路は、水晶発振出力信号を分周する第1の分周回路と、水晶発振出力信号を逓倍するPLL回路と、前記PLL回路から出力した信号を分周する第2の分周回路と、前記第1,第2の分周回路から出力された周波数が異なるクロック信号を、前記周波数決定回路から出力された制御信号により選択するクロック選択回路と、を有する、ことを特徴とする。
本発明のクロック周波数制御装置によれば、任意の周波数のクロックを生成するクロック生成回路と、外部から入力されたデータ信号を処理する信号処理回路と、前記入力データ信号のヘッダ部から情報を読み取り、該読み取った情報を元に、前記信号処理回路によるデータ処理に必要な周波数を判定する周波数判定回路と、前記入力データ信号の情報から、データ処理に必要な時間を予測し、該予測した時間までに処理が終わっているか否かを判定する処理量判定回路と、前記周波数判定回路で判定された周波数、および前記処理量判定回路で判定された処理量を元に、前記クロック生成回路の出力クロックの周波数を決定し、フレーム処理中に前記入力データ信号の処理に必要なクロック周波数を可変的に切り替えるよう前記クロック生成回路を制御する周波数決定回路とを備えたことにより、フレームの処理状況に応じて、フレーム処理中のクロック周波数を変化させることができ、消費電力を低減させることができる。
また、本発明のクロック周波数制御装置によれば、入力データ信号を処理する信号処理回路への供給クロックを、周波数判定回路で判定した最大周波数より低い周波数を供給するようにしたので、過剰なクロック供給を抑えることができ、より消費電力を低減させることができる。
(実施の形態1)
以下に、本発明の実施の形態1によるクロック周波数制御装置について説明する。
以下に、本発明の実施の形態1によるクロック周波数制御装置について説明する。
図2は、本実施の形態1によるクロック周波数制御装置の構成を示すブロック図である。
本実施の形態1のクロック周波数制御装置は、周波数判定回路22、処理量判定回路23、周波数決定回路26、クロック生成回路28、及び信号処理回路30を備える。
周波数判定回路22は、入力データ信号21からデータ処理に必要な周波数を判定し、該判定結果を示す周波数判定信号24を出力する。
処理量判定回路23は、入力データ信号21からデータ処理に必要な時間を予測して所定の時間までに処理が終わっているか否かを判定し、該判定結果を示す処理量判定信号25を出力する。
周波数決定回路26は、周波数判定回路22から出力された周波数判定信号24、および処理量判定回路23から出力された処理量判定信号25に基づいて、クロック生成回路28の出力クロック信号29の周波数を決定し、制御信号27を出力する。
クロック生成回路28は、周波数決定回路26から出力される制御信号27に基づいてクロック信号29を生成し出力する。
信号処理回路30は、クロック信号29によって入力データ信号21のデコード処理をする。
図1に、入力信号21の基本構造を示す。ここでは、入力信号21がMP3の圧縮オーディオビットストリームである場合を例にしている。
入力データ信号21は、フレーム11をデータ単位とする。フレーム11は、フレーム11内に記録されているデータ情報を示すフレームヘッダ部12と、音楽データが記録されているメインデータ部13とで構成されている。
1つのフレーム11のサイズは、フレームのヘッダ情報から取得したMPEG形式(バージョン)やレイヤなどから算出される。MPEG1 Audioのビットストリームは、複数のフレームよりなる。1つのフレームのサイズは不定であるが、一定の時間を表しており、デコード結果は必ず同じサンプル数のPCMデータになる。各フレームのデータ内容やサイズは、ヘッダを解析することにより求めることができる。
フレームヘッダ部12は、フレーム同期を取るためのフレームシンク、メインデータ部13に記録されている音楽データの属性であるサンプリング周波数、ビットレート、モードなどの情報を含む。ビットレート(転送レート)が変わると、フレームのサイズが大きく変わる。ここで、フレームとは、所定のビット列の単位と定義する。
図3に、周波数判定回路22が有するテーブルの内容の一例を示す。図において、周波数の関係は、周波数1<周波数2<周波数3である。
次に、本実施の形態1のクロック周波数制御装置の動作を説明する。
外部から入力された入力データ信号21は、周波数判定回路22、処理量判定回路23、信号処理回路30に入力される。
周波数判定回路22は、各属性ごとに必要なクロック周波数を、図3に示すようなテーブルとして持ち、入力信号21のフレームヘッダ部12に記録されている情報から、信号処理回路30が入力データ信号21のメインデータ部13に記録されているデータの処理に必要な動作周波数を検出する。その際、どのようなメインデータである場合でも処理が破綻しないように最大の周波数を検出する。例えば、入力データ信号21が、無音等であった場合、メインデータ部13に記録されているデータの処理に必要な動作周波数は、周波数判定回路22で検出される周波数より低い周波数で良いが、従来のクロック周波数制御装置では、周波数判定回路22で検出された周波数でクロック供給を行っているため、周波数を過剰に供給することになってしまう。そこで、本実施の形態1では、フレームの処理状況に応じて、この過剰なクロック周波数を調整し、可能な限り必要最低限の動作周波数で信号処理回路30を動作させるために、処理量判定回路23、周波数決定回路26を用いて以下の方法により制御する。
処理量判定回路23では、フレーム処理中に信号処理回路30による入力データ信号21のデコード処理が終了しているかどうかを判定し、該判定結果である判定信号25を周波数決定回路26に出力する。
周波数決定回路26では、フレーム処理をする際、初めは上記周波数決定回路26から出力される周波数判定信号24に基づいてクロック周波数を決定し、その後、処理量判定回路23から出力される処理量判定信号25に基づいてクロック周波数をフレーム処理中に変化させるよう制御する。
これにより、周波数決定回路26で決定されたクロック周波数のクロック信号29が生成され、該クロック信号29に応じた周波数で入力信号21のデコード処理が行われる。
このように、本実施の形態1のクロック周波数制御装置によれば、入力データ信号21をデコードする際、周波数判定回路22でフレームを処理する基本的な周波数を決定し、1フレームごとのヘッダ解析で決定した周波数より低めの周波数をメインデータ処理中に供給し、その後フレームの処理の状況により周波数を変化させるようにしたので、過剰な周波数のクロック供給を抑えることができ、消費電力を低減することができる。
(実施の形態2)
以下、本発明の実施の形態2によるクロック周波数制御装置について図4、図5を用いて説明する。
以下、本発明の実施の形態2によるクロック周波数制御装置について図4、図5を用いて説明する。
本実施の形態2は、フレームの処理状況に応じて周波数を変化させることを特徴としている。
図4は、本実施の形態2のクロック周波数制御装置のフローチャート図である。
まず入力データ信号21が、周波数判定回路22に入力されると(ステップS201)、フレーム11のヘッダ部12に記録されている情報の解析がなされる(ステップS202)。そして、該情報の解析結果に基づいて、フレーム11のメインデータ部13に記録されているデータの処理に必要な周波数が判定される(ステップS203)。このときの周波数は、周波数Aである。
周波数処理量判定回路23による処理量判定を行うまでは、周波数判定回路22で判定された周波数Aより低い周波数Bを供給する制御信号27が、周波数決定回路26により生成される(ステップS204)。クロック生成回路28からは周波数Bのクロック信号29が生成され、周波数判定回路22、周波数決定回路26、および信号処理回路30に出力される。
そして、フレーム処理中に、処理量判定回路23によりフレーム処理が終わっているかどうかを判定する(ステップS205)。
ステップS205において、データ処理(フレーム処理)がまだ終わっていないと判定された場合、周波数を上げる、つまり、周波数判定回路22で判定された周波数Aよりも速い周波数に切り替える制御信号27が生成される(ステップS206)。クロック生成回路28から出力されるクロック信号29は、周波数Bから周波数Cに切り替えられ、周波数判定回路22、処理量判定回路23、および信号処理回路30に出力される。
一方、ステップS205において、フレーム処理が終了したと判定された場合、周波数を維持する制御信号27が生成される(ステップS207)。クロック生成回路28から出力されるクロック信号29は、現状の周波数Bを維持したまま、周波数判定回路22、処理量判定回路23、および信号処理回路30に出力される。
次に、周波数決定回路26によるクロック生成回路28で生成されるクロック信号29の周波数の制御について、図5を用いて詳細に説明する。図5は、本実施の形態2におけるクロック周波数制御装置の動作を説明した波形図である。
図5(a)は、周波数判定回路22により判定された周波数Aでフレーム処理を行った場合の波形図である。この場合、どのようなメインデータであっても処理が破綻することは無いが、メインデータの内容によっては過剰な周波数が供給されてしまう、という問題があった。
図5(b)、(c)は、本実施の形態2における、周波数決定回路26により決定された周波数でフレーム処理を行った場合のクロック信号29の波形図である。なお、時間t1は、信号処理回路30によるフレーム処理が終わっているかどうかを判定するタイミングである。
本実施の形態2では、時間t1までの期間は、周波数判定回路22で判定した周波数Aより低い周波数Bのクロック信号を供給する。
そして、時間t1で、フレーム処理が完了していないと判定された場合は、クロック生成回路28の出力クロック信号29の周波数は、周波数を上げるよう制御されるため、図5(b)に示すように、時間t1以降は、クロック信号29の周波数が、周波数Bから周波数Cに切り替えられる。この場合、周波数決定回路26は、周波数判定回路22から出力された周波数判定信号24と、処理量判定回路23から出力された処理量判定信号25とに基づいてクロック周波数を切り替えるだけでなく、図5(a)と(b)のように、1つのフレームの処理に必要なクロックの立ち上がり回数は同じ数になるようにクロック周波数を制御している。
一方、時間t1で、フレーム処理が完了していると判定された場合、クロック生成回路28の出力クロック信号29は、現状の周波数を維持するよう制御されるため、図5(c)に示すように、時間t1以降も、周波数Bのクロック信号を各回路に供給することになる。この場合、周波数決定回路26は、図5(a)と図5(c)に示すように、1つのフレームの処理に必要なクロック立ち上がり回数を減らすことができるため、消費電力を低減することができる。
このように、本実施の形態2のクロック周波数制御装置によれば、フレームの処理状況に応じて周波数を変化させ、かつ、1つのフレームの処理に必要なクロック立ち上がり回数を減らすよう制御するようにしたので、消費電力を低減することができる。
(実施の形態3)
以下、本発明の実施の形態3によるクロック周波数制御装置について図6、図7を用いて説明する。
以下、本発明の実施の形態3によるクロック周波数制御装置について図6、図7を用いて説明する。
本実施の形態3は、フレーム処理中に処理量判定を複数回行い、該各判定結果に基づいて周波数を変化させることを特徴としている。
図6は、本実施の形態3のクロック周波数制御装置のフローチャート図であり、図7は実施の形態3におけるクロック周波数制御装置の動作を説明した波形図である。
まず入力データ信号21が、周波数判定回路22に入力されると(ステップS301)、フレーム11のヘッダ部12に記録されている情報の解析がなされる(ステップS302)。そして、該情報の解析結果に基づいて、フレーム11のメインデータ13に記録されているデータの処理に必要な周波数が判定される(ステップS303)。このときの周波数は、周波数Aである。
周波数処理量判定回路23による処理量判定を行うまでは、周波数判定回路22で判定された周波数Aより低い周波数Bを供給する制御信号27が、周波数決定回路26により生成される(ステップS304)。ここまでのステップS301〜S304の処理は、上記実施の形態2のステップS201〜S204の処理と同様である。
フレーム処理を開始して所定の時間が経過すると、処理量判定回路23による処理量判定を行う。本実施の形態3では、処理量判定を2回行うものとし、その詳細な動作について図7を用いて以下に説明する。図7(a)は、周波数判定回路22により判定された周波数Aでフレーム処理を行った場合の波形図であり、図7(b)、(c)、(d)は、本実施の形態3における、周波数決定回路26により決定された周波数でフレーム処理を行った場合の波形図である。
フレーム処理を開始してから所定の時間が経過した時間t2のとき、処理量判定回路23による一回目の処理量判定を行う(ステップS305)。
ステップS305において、フレーム処理が完了していると判定された場合、該判定結果を示す処理量判定信号25が周波数決定回路26に出力され、周波数決定回路26からは、現状の周波数を維持する制御信号27が生成される(ステップS307)。これにより、図7(b)に示すように、時間t2以降も、周波数Bのクロック信号29が出力されることになる。この場合、後述する二回目の処理量判定は行われず、クロック周波数は、フレーム処理が完了するまで周波数Bとなる。
ステップS305において、フレーム処理が完了していないと判定された場合、該判定結果を示す処理量判定信号25が周波数決定回路26に出力され、周波数決定回路26からは、周波数を上げる、つまり、周波数判定回路22で判定された周波数Aよりも速い周波数に切り替える制御信号27が生成される(ステップS306)。これにより、図7(c)、(d)のように、時間t2以降は、クロック生成回路28から出力されるクロック信号29は、周波数Bから周波数Cに切り替えられる。さらに所定の時間経過後の時間t3のとき、処理量判定回路23による二回目の処理量判定を行う(ステップS308)。
ステップS308において、フレーム処理が完了していないと判定された場合、周波数決定回路26への処理量判定信号25は生成されない。そのため、図7(c)のように、時間t3以降も、フレーム処理が完了するまで、クロック生成回路28からは、周波数Cのクロック信号29が出力される。このとき、1つのフレームのクロック立ち上がり回数は、図7(a)と同じ数となる
ステップS308において、フレーム処理が完了していると判定された場合、該判定結果を示す処理量判定信号25が周波数決定回路26に出力され、周波数決定回路26からは、周波数を元に戻す制御信号27がクロック生成回路28に出力される。そのため、図7(d)のように、時間t3以降は、クロック生成回路28から周波数Bのクロック信号29が出力される(ステップS309)。
なお、本実施の形態3では、処理量判定を2回行う場合について説明したが、処理量判定を3回以上行う場合は、ステップS308の以降の処理を繰り返す。
このように、本実施の形態3のクロック周波数制御装置によれば、フレーム処理中に処理量判定を複数回行い、該各判定結果に基づいて周波数を変化させ、かつ、1つのフレーム処理に必要なクロック立ち上がり回数を減らすように制御するようにしたので、消費電力を低減することができる。
(実施の形態4)
以下に、本発明の実施の形態4によるクロック周波数制御装置について図8、図9を用いて説明する。
以下に、本発明の実施の形態4によるクロック周波数制御装置について図8、図9を用いて説明する。
本実施の形態4は、フレーム処理中の処理量判定の結果に基づいて、クロック供給を停止することを特徴としている。
図8は、本実施の形態4のクロック周波数制御装置のフローチャートを示す図である。
まず、入力データ信号21が、周波数判定回路22に入力されると(ステップS401)、フレーム11のヘッダ部12に記録されている情報の解析がなされる(ステップS402)。そして、該情報の解析結果に基づいて、フレーム11のメインデータ部13に記録されているデータの処理に必要な周波数が判定される(ステップS403)。このときの周波数は、周波数Aである。
周波数決定回路26では、ステップS403において判定された周波数Aより低い周波数Bのクロック信号29を供給する制御信号27が、周波数決定回路26により生成される(ステップS404)。ここまでのステップS401〜S404の処理は、上記実施の形態2、上記実施の形態3と同様である。
フレーム処理を開始して所定の時間が経過すると、処理量判定回路23による処理量判定を行う。本実施の形態4では、処理量判定を2回行うものとし、その詳細な動作について図9を用いて説明する。図9(a)は、周波数判定回路22により判定された周波数Aでフレーム処理を行った場合の波形図であり、図9(b)、(c)、(d)は、本実施の形態4における、周波数決定回路26により決定された周波数でフレーム処理を行った場合の波形図である。
フレーム処理を開始してから所定の時間が経過した時間t4のとき、処理量判定回路23による一回目の処理量判定を行う(ステップS405)。
ステップS405において、フレーム処理が完了していると判定された場合、該判定結果を示す処理量判定信号25が周波数決定回路26に出力され、周波数決定回路26からは、クロックを停止する制御信号27が生成される(ステップS408)。この場合は、後述する二回目の処理量判定は行われず、図9(b)に示すように、時間t4以降、フレーム処理が完了するまで、クロック生成回路28からクロック信号29は出力されない。
ステップS405において、フレーム処理が完了していないと判定された場合、該判定結果を示す処理量判定信号25が周波数決定回路26に出力され、周波数決定回路26からは、周波数を上げる、つまり、周波数判定回路22で判定された周波数Aよりも速い周波数に切り替える制御信号27がクロック生成回路28に出力される(ステップS406)。そのため、図9(c)、(d)に示すように、時間t4以降は、クロック生成回路28から出力されるクロック信号29は、周波数Bから周波数Cに切り替えられる。その後、さらに所定の時間が経過後の時間t5のとき、処理量判定回路23による二回目の処理量判定を行う(ステップS407)。
ステップS407において、フレーム処理が完了していないと判定された場合、周波数決定回路26への処理量判定信号25は生成されない。そのため、図9(c)のように、時間t5以降も、フレーム処理が完了するまで、クロック生成回路28からは、周波数Cのクロック信号29が出力される。このとき、1つのフレームのクロックの立ち上がり回数は、図9(a)と同じ数となる。
ステップS407において、フレーム処理が完了していると判定された場合、該判定結果を示す処理量判定信号25が周波数決定回路26に出力され、周波数決定回路26からは、クロックを停止する制御信号27がクロック生成回路28に出力される(ステップS408)。そのため、図9(d)に示すように、時間t5以降は、フレーム処理が完了するまで、クロック生成回路28からクロック信号29は出力されない。
なお、本実施の形態4では、処理量判定を2回行う場合について説明したが、処理量判定を3回以上行う場合は、ステップS407以降の処理を繰り返す。
このように本実施の形態4のクロック周波数制御装置によれば、1つのフレーム処理中に複数回の処理量判定を行い、フレーム処理が完了していることを検出すると、クロック生成回路29から周波数判定回路22,処理量判定回路23,および信号処理回路30へのクロック供給を停止するようにしたので、さらに消費電力を低減することが可能である。
(実施の形態5)
以下、本実施の形態5では、本発明のクロック周波数制御装置を構成するクロック生成回路について説明する。
以下、本実施の形態5では、本発明のクロック周波数制御装置を構成するクロック生成回路について説明する。
図10は、クロック生成回路28の一構成例を示す図である。
本実施の形態5では、複数のクロック系統を水晶、PLLとして以下に説明を行う。
図10に示すクロック生成回路28aは、水晶発振子41と、水晶発振子41の出力42を分周する分周回路43と、前記分周回路43から出力された周波数が異なるクロック信号44を、周波数決定回路26から出力された制御信号27に基づいて選択し、クロック信号29を出力するクロック選択回路45とを備える。
図11は、クロック生成回路28の他の構成例を示す図である。
図11に示すクロック生成回路28bは、水晶発振子50と、水晶発振子50の出力信号56を逓倍するPLL51と、PLLクロック51の出力52を分周する分周回路53と、前記分周回路53から出力された周波数が異なるクロック信号54を、周波数決定回路26から出力された制御信号27に基づいて選択し、クロック信号29を出力するクロック選択回路55とを備える。
図12は、クロック生成回路28の他の構成例を示す図である。
図12に示すクロック生成回路28cは、水晶クロック選択回路61と、PLLクロック選択回路62と、前記周波数決定回路26から出力された制御信号27に基づいて、前記水晶クロック選択回路61から出力されたクロック63と、前記PLLクロック選択回路62から出力されたクロック64とを切り替え、クロック信号29を出力するクロック選択回路65とを備える。このクロック生成回路28cから出力されるクロック信号29は、信号処理回路30に入力され、信号処理回路30では、クロック選択回路65から出力された最適なクロック29でデコード処理を行う。なお、水晶クロック選択回路61は、図10のクロック生成回路28aを指しており、PLLクロック選択回路62は、図11のクロック生成回路28bを指している。
以上のように、本実施の形態5のクロック生成回路は、可変性のある周波数を出力するようにしたので、上記実施の形態1〜4のクロック周波数制御装置と組み合わせて使うことにより最適なクロック周波数を選択することができ、消費電力を低減することができる。
本発明は、クロック生成回路、周波数判定回路、処理量判定回路、周波数決定回路、信号処理回路を備えることにより、光ディスク再生装置等により読み出されたデータ、例えばMP3やWMA(Windows(登録商標) Media Audio)などを再生する際の信号処理回路のクロック周波数をフレーム処理中に動作周波数を制御することにより、低消費電力化が実現でき、その産業上の利用可能性は非常に広くかつ大きい。
11,21,41,51,61 ディスク再生装置等からの入力データ信号
12 ヘッダ部
13 メインデータ部
22 周波数判定回路
23 処理量判定回路
26 周波数決定回路
24 処理量判定回路から出力された処理量判定信号
25 周波数判定回路から出力された周波数判定信号
27 周波数決定回路から出力された制御信号
28 クロック生成回路
29 クロック生成回路から出力されたクロック信号
30 信号処理回路
41,50 水晶発振子
42,56 水晶発振子から出力されたクロック
43,53 分周回路
44,54 分周回路から出力されたクロック
45,55,65 クロック選択回路
51 PLL
52 PLLから出力されたクロック
61 水晶クロック選択回路
62 PLLクロック選択回路
63 水晶クロック選択回路から出力されたクロック
64 PLLクロック選択回路から出力されたクロック
12 ヘッダ部
13 メインデータ部
22 周波数判定回路
23 処理量判定回路
26 周波数決定回路
24 処理量判定回路から出力された処理量判定信号
25 周波数判定回路から出力された周波数判定信号
27 周波数決定回路から出力された制御信号
28 クロック生成回路
29 クロック生成回路から出力されたクロック信号
30 信号処理回路
41,50 水晶発振子
42,56 水晶発振子から出力されたクロック
43,53 分周回路
44,54 分周回路から出力されたクロック
45,55,65 クロック選択回路
51 PLL
52 PLLから出力されたクロック
61 水晶クロック選択回路
62 PLLクロック選択回路
63 水晶クロック選択回路から出力されたクロック
64 PLLクロック選択回路から出力されたクロック
Claims (8)
- 任意の周波数のクロックを生成するクロック生成回路と、
外部から入力されたデータ信号を処理する信号処理回路と、
前記入力データ信号のヘッダ部から情報を読み取り、該読み取った情報を元に、前記信号処理回路によるデータ処理に必要な周波数を判定する周波数判定回路と、
前記入力データ信号の情報から、データ処理に必要な時間を予測し、該予測した時間までに処理が終わっているか否かを判定する処理量判定回路と、
前記周波数判定回路で判定された周波数、および前記処理量判定回路で判定された処理量を元に、前記クロック生成回路の出力クロックの周波数を決定し、フレーム処理中に前記入力データ信号の処理に必要なクロック周波数を可変的に切り替えるよう前記クロック生成回路を制御する周波数決定回路とを備えた、
ことを特徴とするクロック周波数制御装置。 - 請求項1に記載のクロック周波数制御装置において、
前記周波数決定回路は、
前記処理量判定回路による処理量判定を行うまでの期間は、前記周波数判定回路で判定された周波数より低い周波数を、前記クロック生成回路の出力クロックの周波数とする、
ことを特徴とするクロック周波数制御装置。 - 請求項1または2に記載のクロック周波数制御装置において、
前記周波数決定回路は、前記処理量判定回路による処理量判定の結果、前記入力データ信号の処理が完了していると判定された場合は、現状の周波数を維持するよう前記クロック生成回路を制御し、前記入力データ信号の処理が完了していないと判定された場合は、前記周波数判定回路で判定された周波数より速い周波数に切り替えるよう前記クロック生成回路を制御する、
ことを特徴とするクロック周波数制御装置。 - 請求項1または2に記載のクロック周波数制御装置において、
前記処理量判定回路は、前記処理量判定をフレーム処理中に複数回行い、
前記周波数決定回路は、
前記処理量判定回路による第1回目の処理量判定の結果、前記入力データ信号の処理が完了していると判定された場合は、現状の周波数を維持するよう前記クロック生成回路を制御し、前記入力データ信号の処理が完了していないと判定された場合は、前記周波数判定回路で判定された周波数より速い周波数に切り替えるよう前記クロック生成回路を制御し、
第2回目以降の処理量判定の結果、前記入力データ信号の処理が完了していると判定されたとき、前記周波数判定回路で判定された周波数より低い周波数に切り替えるよう前記クロック生成回路を制御する、
ことを特徴とするクロック周波数制御装置。 - 請求項1または2に記載のクロック周波数制御装置において、
前記処理量判定回路は、前記処理量判定をフレーム処理中に複数回行い、
前記周波数決定回路は、
前記処理量判定回路による第1回目の処理量判定の結果、前記入力データ信号の処理が完了していると判定された場合は、現状の周波数を維持するよう前記クロック生成回路を制御し、前記入力データ信号の処理が完了していないと判定された場合は、前記周波数判定回路で判定された周波数より速い周波数に切り替えるよう前記クロック生成回路を制御し、
第2回目以降の処理量判定で、前記データ信号の処理が完了していると判定された場合、クロックの供給を止めるよう前記クロック生成回路を制御する、
ことを特徴とするクロック周波数制御装置。 - 請求項1に記載のクロック周波数制御装置において、
前記クロック生成回路は、
水晶発振出力信号を分周する分周回路と、前記分周回路から出力された周波数が異なるクロック信号を、前記周波数決定回路から出力された制御信号により選択するクロック選択回路と、を有する、
ことを特徴とするクロック周波数制御装置。 - 請求項1に記載のクロック周波数制御装置において、
前記クロック生成回路は、
水晶発振出力信号を逓倍するPLL回路と、前記PLL回路から出力した信号を分周する分周回路と、前記分周回路から出力された周波数が異なるクロック信号を、前記周波数決定回路から出力された制御信号により選択するクロック選択回路と、を有する、
ことを特徴とするクロック周波数制御装置。 - 請求項1に記載のクロック周波数制御装置において、
前記クロック生成回路は、
水晶発振出力信号を分周する第1の分周回路と、水晶発振出力信号を逓倍するPLL回路と、前記PLL回路から出力した信号を分周する第2の分周回路と、前記第1,第2の分周回路から出力された周波数が異なるクロック信号を、前記周波数決定回路から出力された制御信号により選択するクロック選択回路と、を有する、
ことを特徴とするクロック周波数制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007162088A JP2009004002A (ja) | 2007-06-20 | 2007-06-20 | クロック周波数制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007162088A JP2009004002A (ja) | 2007-06-20 | 2007-06-20 | クロック周波数制御装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009004002A true JP2009004002A (ja) | 2009-01-08 |
Family
ID=40320230
Family Applications (1)
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JP2007162088A Pending JP2009004002A (ja) | 2007-06-20 | 2007-06-20 | クロック周波数制御装置 |
Country Status (1)
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JP (1) | JP2009004002A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011019044A (ja) * | 2009-07-08 | 2011-01-27 | Fujitsu Semiconductor Ltd | データ処理装置 |
-
2007
- 2007-06-20 JP JP2007162088A patent/JP2009004002A/ja active Pending
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JP2011019044A (ja) * | 2009-07-08 | 2011-01-27 | Fujitsu Semiconductor Ltd | データ処理装置 |
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