JP2008544411A - メモリのマイクロタイリングによる投機的なリターン - Google Patents
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Abstract
Description
メモリトランザクションの投機的なリターン(speculative return)が説明される。以下の本発明の詳細な説明では、本発明の完全な理解を提供するため、様々な特定の詳細が述べられる。しかし、当業者にとって、本発明がこれらの特定の詳細なしに実施される場合があることは明らかである。他の例では、公知の構造及び装置は、本発明が曖昧になることを回避するために、詳細にではなく、ブロック図の形式で示される。
Claims (20)
- メモリチャネルにアクセスする要求を受け、チャネル内の2以上のサブチャネルのうちの1つにアクセスする要求を割り当てる割り当てロジックと、
前記要求を、チャネル内の2以上のサブチャネルにアクセスする1以上の更なる要求と結合し、サブチャネルの要求が利用可能ではないサブチャネルからのデータの投機的なリターンを容易にするトランザクションアセンブラと、
を有することを特徴とするメモリコントローラ。 - 前記サブチャネルの要求のそれぞれは、独立のアドレスコンポーネント及び共有のアドレスコンポーネントを含む、
請求項1記載のメモリコントローラ。 - サブチャネルの要求の独立なアドレスコンポーネントは、サブチャネルと関連される、
請求項2記載のメモリコントローラ。 - 前記トランザクションアセンブラは、独立のアドレスコンポーネントが、要求が利用可能ではないサブチャネルと関連付けされるように選択することで、要求が利用可能ではないサブチャネルからのデータの投機的なリターンを可能にする、
請求項3記載のメモリコントローラ。 - 要求が利用可能ではないサブチャネルから投機的に読み取られたデータは、リクエスタにリターンされる、
請求項4記載のメモリコントローラ。 - 要求を記憶するリオーダバッファを更に含む、
請求項1記載のメモリコントローラ。 - 前記リオーダバッファは、2以上のサブチャネルのそれぞれに関連付けされるキューを含む、
請求項6記載のメモリコントローラ。 - それぞれのキューは、関連されるサブチャネルに転送される要求を記憶する、
請求項7記載のメモリコントローラ。 - メモリコントローラに結合されるメモリチャネルにアクセスする要求を前記メモリコントローラで受信するステップと、
メモリチャネル内の関連された独立のアドレス可能なサブチャネルにそれぞれの要求を割り当てるステップと、
前記要求を、チャネル内の2以上の独立にアドレス可能なサブチャネルにアクセスするための1以上の更なる要求と結合するステップと、
要求が利用可能でないサブチャネルからデータを投機的にリターンするステップと、
を有することを特徴とする方法。 - 要求が利用可能ではないサブチャネルからのデータを投機的にリターンするプロセスは、独立のアドレスコンポーネントが、要求が利用可能ではないサブチャネルと関連付けされるように選択するステップを含む、
請求項9記載の方法。 - それぞれの要求をサブチャネルに割り当てた後に、リオーダバッファに要求を記憶するステップを更に有する、
請求項9記載の方法。 - 要求を組み立てた後に、前記要求を関連付けされたサブチャネルに送出するステップを更に含む、
請求項9記載の方法。 - サブチャネルの要求が利用可能ではないサブチャネルから投機的にリターンされたデータをリクエスタにリターンするステップを更に含む、
請求項10記載の方法。 - 1以上のチャネルを有するメモリ装置と、
前記メモリ装置に結合され、1以上のメモリチャネルのうちの1つにアクセスする要求を受け、チャネル内の2以上の独立にアドレス可能なサブチャネルのうちの1つにアクセスする要求を割り当て、前記要求を、チャネル内の2以上の独立にアドレス可能なサブチャネルにアクセスする1以上の更なる要求と結合し、要求が利用可能ではないサブチャネルからデータの投機的なリターンを容易にするメモリコントローラを有するチップセットと、
を有することを特徴とするシステム。 - サブチャネルにアクセスする要求を割り当てる割り当てロジックと、
要求を結合し、データの投機的なリターンを容易にするトランザクションアセンブラと、
を有する請求項14記載のシステム。 - 前記メモリコントローラは、サブチャネル要求を記憶するリオーダバッファを更に有する、
請求項15記載のシステム。 - 前記リオーダバッファは、2以上のサブバンドのそれぞれに関連付けされるキューを含む、
請求項16記載のシステム。 - 前記トランザクションアセンブラは、独立なアドレスコンポーネントが、要求が利用可能ではないサブチャネルと関連付けされるように選択することで、要求が利用可能ではないサブチャネルからのデータの投機的なリターンを容易にする、
請求項16記載のシステム。 - 前記メモリ装置及び前記メモリコントローラに結合されるリクエスタを更に有し、
要求が利用可能ではないサブチャネルから投機的に読み取られたデータは、前記リクエスタにリターンされる、
請求項14記載のシステム。 - 前記チップセットは、1以上のメモリチャネルのうちの1つにアクセスする要求を受け、チャネル内の2以上の独立にアドレス可能なサブチャネルのうちの1つにアクセスする要求を割り当てる第二のメモリコントローラを有する、
請求項14記載のシステム。
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