JP2008535282A - フラッシュメモリ装置のポリシリコン−１を規定する方法 - Google Patents

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Abstract

半導体ウェハにポリ−１層（２２０）を規定するための方法（３００）が開示される。ポリ−１堆積（３０９）の前に、ノンクリティカルマスク（２２７）を用いて、最終のポリ−１厚さ（２２６）に等しい量だけ周辺（２１６）のフィールド酸化膜を減少させる。相補型ノンクリティカルマスク（２２２）を用いてコア（２１５）にＣＭＰ（２２３）を行なって、シャロー分離トレンチ（２１０）からコアの酸化物メサ（２２５）の上面を露出させる。

Description

分野
本発明は半導体ウェハ製造に関する。具体的に、本発明はフラッシュメモリ装置製造の際に、第１のポリシリコン、つまり「ポリ−１」層を規定するために相補型ノンクリティカルマスクを用いる方法に関する。
背景
ムーアの法則によれば、半導体業界の歴史的傾向として、半導体装置の集積度は１８ヶ月ごとに倍になる。今半導体装置の最も小さい構造体の大きさは、３年前の最も小さい構造体の大きさの７０％である。構造体の大きさが小さくなるにつれ、チップはより密集して占有され、より速いかつより強力なマシンが得られる。半導体業界における技術者の狙いは、製造処理の安定性を維持しかつ機能に対する消費者コストを最小に抑えながら、より多くの構造体を各チップ上に実装する方法を常に求めることである。
フラッシュメモリ装置用の半導体ウェハ製造処理の何百ものステップのうちのある組は、基板１０１（図１に示される）上に第１のポリシリコン、つまり「ポリ−１」層を規定することに向けられている。図１は製造処理の一工程における半導体ウェハの断面図である。ポリ−１層を堆積する前に、トレンチ１０３が基板に形成される。シリコン基板１０１へのトレンチのエッチングは、エッチングマスクとして用いられるバリア酸化物および窒化物層（ＯＮ）１０２の層を堆積する従来の方法によって行なわれている。
トレンチ形成の後、トレンチは図２に示されるように誘電酸化物材１０６、つまり「フィールド酸化膜」によって溢れるまで充填される。図３に示されるように、ウェハは次に化学機械研磨または化学機械平坦化（ＣＭＰ）処理１０７によって研磨されて、余剰のフィールド酸化膜が窒化物層１０２の上面から取除かれる。ＣＭＰ１０７の結果は図４に示される。次に、図５に示されるように、窒化物層１０２はエッチングまたは研磨処理１０８によって剥がされる。窒化物を剥がした後、トレンチを充填している残りのフィールド酸化膜が図６に示されるように基板から突出するメサ１０９を形成していることが重要である。これらメサ１０９の高さは、ＯＮマスク１０２の窒化物層の厚さ１１８によって定められる。従来の方法を用いると、窒化物層の厚さは約７００から１５００オングストロームである。
充填されたトレンチはコア１０４において装置を互いに分離するために用いることができ、この技術はシャロートレンチ分離（ＳＴＩ）として知られている。ＳＴＩは高度な超大規模集積回路（ＵＬＳＩ）相補型金属酸化物半導体（ＣＭＯＳ）技術のための装置分離用の主要技術となっている。充填されたトレンチはアクティブなトランジスタ分離のために、周辺１０５にも用いることができる。
従来の方法における次のステップは図７に示される「ポリ−１」１１０の堆積であり、ポリ−１の規定が後に続く。ポリ−１層の規定は２つの要因によって複雑となる。第１の要因は、図８に示されるように、コア１０４においてトレンチ充填酸化物１０９のメサはポリシリコン１１０によって被覆されてはいけないの対して、周辺１１７のトレンチ充填酸化物のメサは特定の厚さ１１６のポリシリコン層１１０によって被覆されなければならないことである。
適切なポリ−１規定を得るために、従来の方法はマスクアンドエッチ処理を用いる。図
８が示すように、マスク１１１はポリ−１層１１０の上面にリソグラフィ技術で形成される。図９に示されるようにこの従来の方法では、ポリ−１規定マスク１１１が形成されると、エッチング１１３が行なわれて、図１０に示されるように、ポリシリコン１１０をコアのメサ１０９の上面から取除く。次に、図１１に示される剥がし処理１１５が用いられて、ポリ−１規定マスク１１１が取除かれる。図１２に示されるように、ポリ−１規定マスク１１１が取除かれると、ポリ−１層１１０は正しく規定され、ウェハは残りの製造処理に進む。
ポリ−１規定マスクの適切な位置合わせは絶対必要なことである。ポリ−１規定マスクが不整合なら、一部のポリ−１層はセンシティブな領域に重なってしまい、チップの最高の機能を低下させる、またはウェハ全体が使いものにならなくなるかもしれない。
概要
本発明の実施例として、相補型ノンクリティカルマスクを用いて、半導体ウェハ製造処理においてポリ−１を規定する方法が提示される。バリア酸化物および窒化物の層（７００−１６００Å）を用いて基板にトレンチを規定する。ＳＴＩトレンチは酸化物材で溢れるまで充填される。ウェハはバリア酸化物および窒化物層の上面から余剰の酸化物材を取除くために研磨され、窒化物層を剥がす前に、第１のノンクリティカルマスクがコア領域に形成され、周辺およびスクライブライン領域が露出して残る。エッチングが行なわれて、所望の最終のポリ−１の厚さとほぼ等しい量で、周辺の露出した酸化物材を減少させる。第１のノンクリティカルマスクが剥がされた後、窒化物層も剥がされ、その後にポリ−１の堆積が続く。薄膜酸化物または他の硬質のマスク層が形成され、周辺の上に第２のノンクリティカルマスクが形成される。露出した薄い硬質のマスクはエッチング除去され、第２のノンクリティカルマスクは剥がされ、周辺およびコア上に露出した薄い硬質のマスクが残る。ＣＭＰがコアの酸化物メサの上面が露出するまでコアに行なわれる。次に、残っている薄い硬質のマスクが剥がされ、適切に規定されたポリ−１層が残る。
本発明は添付の図面において一例として示され、限定されるものではなく、同様の参照符号は同様のエレメントを示す。
詳細な説明
本発明のさまざまな実施例が詳細に説明され、その実施例は添付の図面に示される。本発明はさまざまな実施例に関連して記載されるが、本発明はこれらの実施例に限定されるものではないことは理解されるであろう。反対に、本発明は添付の請求項によって定められる本発明の精神および範囲内に含まれる代替、変形および均等物を網羅するものである。さらに、本発明の詳細な説明では、本発明を十分に理解するための多数の具体的詳細が記載されている。しかし、本発明はこれらの詳細がなくても実施できることは当業者にとって明らかである。その他の場合、本発明の局面を不必要に曖昧にするのを避けるために、周知の方法、手順、コンポーネント、構造および装置は詳細には記載されていない。
半導体ウェハの断面図である図１３を参照して、パターニングされたバリア酸化物および窒化物層２３２を用いて、ウェハのコア２１５および周辺２１６の両方の領域において、基板２１３にトレンチ２１０をエッチングする。エッチングされたトレンチ２１０の一部はシャロー分離トレンチである。シャロートレンチ分離（ＳＴＩ）はチップ上の装置を互いに分離するための好ましい技術である。ＳＴＩは基板の特定のドーピング領域でのイオンの漏洩および装置間の不所望の電子的干渉を防ぐ。基板２１３にエッチングされた一
部のトレンチ２１２はテスト構造または他の周辺構造２１８の基礎をなす。一部のトレンチ２１８は酸化物充填材の上面上にポリシリコン層を必要とする。
窒化物層２１１の厚さは変えることができる。本発明の好ましい実施例において、窒化物層２１１の厚さ２２７は約１５８０Åである。
トレンチが基板２１３に形成されると、図１４に示されるようにトレンチ２１２は誘電酸化物材２１４で充填される。好ましい実施例において、トレンチ２１２は二酸化ケイ素を用いた高密プラズマ（ＨＴＰ）プロセスによって充填される。別の実施例において、ＴＥＯＳ（オルトケイ酸テトラエチル）堆積処理が用いられる。トレンチ２１２は図１４に示されるように溢れるまで充填され、バリア酸化物および窒化物パターン層２３２は酸化物材２１４によって被覆される。酸化物材２１４をトレンチ２１２に溢れるまで充填することにより、トレンチ２１２がＳＴＩのために十分に充填されることを確実にする。次に、図１５に示されるように、研磨２２８が行なわれる。好ましい実施例において、余剰の酸化物材を取除くためにＣＭＰ２２８が行なわれる。好ましい実施例において、研磨処理２１５は図１６に示されるように、窒化物層２１１の上面が露出すると停止される。
研磨処理２２８が完了すると、図１７に示されるように、第１のノンクリティカルマスク２１７がウェハのコア領域２１５に形成される。第１のノンクリティカルマスク２１７はコア２１５を被覆し、周辺２１６は露出したままである。第１のノンクリティカルマスク２１７はｉ線リソグラフィを用いて形成できる。ｉ線リソグラフィは紫外線を用いて３００−４００ｎｍのマスキング解像度を得ることができ、これは本発明の方法によるポリ−１の規定を達成するのに十分である。ｉ線リソグラフィはＡｒＦリソグラフィよりも１層当たりのコストが低い。
第１のノンクリティカルマスク２１７を形成した後には、図１８に示されるエッチング２１９が行なわれ、周辺２１６のトレンチ２１８内の露出酸化物材２１４が最終のポリ−１厚さにほぼ等しい量２２６だけ減少させられる。エッチング２１９の結果は図１９に示される。コア領域２１５にあるトレンチ２１０内の酸化物材２１４は、第１のノンクリティカルマスク２１７によって被覆されるのでエッチングされない。
第１のノンクリティカルマスク２１７が剥がされると（図２０）、窒化物２３２層が剥がされる（図２１）。窒化物層２３２を剥がすことにより、酸化物材２１４からなるトレンチ充填メサ２２８が残る。これらの酸化物メサ２２８は基板上に突出し、後の酸化および洗浄ステップにより横に減少されることが重要である。コアの酸化物メサ２２８は周辺の酸化物メサ２２９よりも高い。本発明の好ましい実施例において、コアの酸化物メサは６００から１５００Åの範囲の高さで基板から突出する。高い「フィールド酸化膜」領域ではポリ−１が後でダマシン処理され、第１のノンクリティカルマスクで減少させられた他の領域はダマシン処理されない。
窒化物を剥がした後、図２２に示されるように、ポリシリコン層が堆積される２２０。この堆積により、ポリ−１層２２０がコア２１５および周辺２１６上に形成される。図２３に示されるように、ポリ−１層２２０の堆積の後、薄い硬質の酸化物または他の硬質のマスキング材２２１がポリ−１層２２０の上面に形成される。薄い硬質の酸化物層２２１は酸化物ハードマスクとしても知られている。本発明の好ましい実施例において、次のステップとして第２の相補型ノンクリティカルマスク２２２が薄い硬質のマスク２２１の上にリソグラフィ技術で形成され、図２４に示されるように周辺２１６はマスキングされるのに対してコア２１５は露出されて残る。図２５は次のステップを示し、露出した薄い硬質のマスク２２１はエッチング除去される。図２６はエッチング２２３の結果を示す。図２６に示すように、周辺２１６上のポリ−１層２２０はマスキングされるのに対して、コ
ア２１５上のポリ−１層２２０は露出する。第２の相補型ノンクリティカルマスク２２２はエッチング除去され、図２７に示すように周辺２１６上に薄い硬質の酸化物マスク２２１が残る。
第２の相補型マスク２２２を除去した後、ＣＭＰ２２４は図２８に示されるようにウェハに行なわれる。ＣＭＰ２２４はポリシリコン２２０が薄い硬質の酸化物マスク２２１と面一になるまで行なわれる。この時点で、コアの酸化物メサ２２５の上面は露出する。これはポリ−１層２２０をコア２１５上に適切に規定するための自己整合方法である。図２９はＣＭＰ２２４が停止した後のウェハの部分を示す断面図である。ＣＭＰ２２４の後、薄い硬質の酸化物マスク２２１がエッチング除去され、ポリ−１層２２０は正しく規定され、製造処理の次のステップを受けることができる。図３０は本発明に従うポリ−１規定後のウェハを示す。
トレンチエッチマスク２３２内の窒化物層２１１の増大した厚さにより、非常に高いコアの酸化物メサ２２８が形成され、これは望ましいものである。窒化物層は深さ１０００から１７００オングストロームに堆積される。図１８に示される、周辺のトレンチ酸化物２１８を減少させるエッチング２１９により、周辺酸化物２１８が図３０に示されるように、ポリ−１規定後に適切な厚さ２２６のポリシリコン２２０で被覆されることを確実にする。
フロー図３００は本発明のステップを好ましい順序で表示し、第１の部分は図３１Ａに示される。まず、基板の上面の厚い窒化物層はトレンチ形成のためにパターニングされる３０１。窒化物パターン形成３０１の後、基板にトレンチがエッチングされる３０２。トレンチ形成３０２の後、トレンチが充填によって溢れる３０３まで、酸化物材の層が基板上に形成される。酸化物充填による溢れ３０３の後、ウェハは研磨されて窒化物パターン層の上面から余剰の酸化物材を取除く３０４。余剰酸化物材の除去３０４の後、第１のノンクリティカルマスクがコアに形成される３０５。第１のノンクリティカルマスクがコア上の所定の位置にある間、周辺はエッチングされて最終のポリ−１層の厚さとほぼ等しい量だけ周辺トレンチ内の露出した酸化物が減少する３０６。周辺酸化物エッチング３０６の後、コア上の第１のノンクリティカルマスクが剥がされ３０７、次に窒化物パターン層が剥がされる３０８。
フロー図３００の続きを示す図３２Ｂでは、ボックス３０９は本発明の好ましい実施例での次のステップを含み、これはポリ−１層を形成するためのポリシリコンの堆積である。ポリ−１堆積３０９の後、薄い硬質の酸化物層がウェハ上に形成される３１０。好ましい実施例において、薄い硬質の酸化物層は高温酸化膜（ＨＴＯ）を含む。薄い硬質の酸化物層の堆積３１０後、第２の相補型ノンクリティカルマスクがコアに形成される３１１。第２の相補型ノンクリティカルマスクは第１のノンクリティカルマスクの略反転である。第１のマスクはコアを被覆し、周辺は露出して残す。第２のマスクは周辺およびスクライブライン領域を被覆し、相補型ノンクリティカルマスクによって被覆されない薄い硬質の酸化物層がエッチングで取除かれる３１２と、コアは露出して残る。残っている硬質の酸化物層は化学機械平坦化プロセスにおいて優れたストッピングマスクとなるので、周辺上の相補型ノンクリティカルマスクを剥がすことができる３１３。第２の相補型マスクが取除かれる３１３と、薄い硬質の酸化物マスクが周辺上に残る。次に化学機械研磨（ＣＭＰ）がウェハに行なわれる３１５。コア上のポリ−１層が硬質の酸化物マスクと水平に研磨されると、コアの酸化物メサの上面が露出し、ＣＭＰは停止させられる３１４。次に、残りの硬質酸化物層がエッチング除去され３１６、ポリ−１層が正しく規定されて残る。
フロー図３００の方法はステップの特定の順序およびステップの数を示すが、本発明は代替の実施例にも適する。たとえば、ステップの順序は、本発明の相補型マスキング方法
を用いた同じ所望のポリ−１の規定をもたらすために変えることができる。さらに、フロー図３００に示される方法として提示されるステップすべてが本発明に必要ではない。さらに、本実施例に示されるステップに他のステップを加えることができる。同様に、ステップの順序は用途に応じて変えることができる。
本発明の好ましい実施例である、ウェハ製造の際に半導体装置のポリ−１層を規定する相補型マスキング方法が記載された。本発明の特定の実施例が記載されているが、本発明はこのような実施例によって限定されるものではなく、請求の範囲に従って解釈されるべきである。
先行技術のポリ−１規定方法に従った、半導体基板１０１およびトレンチ形成マスキング層１０２の断面図である。 先行技術の処理における次の工程の切取り図である。 先行技術の処理における次の工程の切取り図である。 先行技術の処理における次の工程の切取り図である。 先行技術の処理における次の工程の切取り図である。 先行技術の処理における次の工程の切取り図である。 先行技術の処理における次の工程の切取り図である。 先行技術の処理における次の工程の切取り図である。 先行技術の処理における次の工程の切取り図である。 先行技術の処理における次の工程の切取り図である。 先行技術の処理における次の工程の切取り図である。 先行技術の処理における次の工程の切取り図である。 本発明のポリ−１規定方法に従った、半導体基板１３およびトレンチ形成マスキング層１１の断面図である。 本発明の処理における次の工程の切取り図である。 本発明の処理における次の工程の切取り図である。 本発明の処理における次の工程の切取り図である。 本発明の処理における次の工程の切取り図である。 本発明の処理における次の工程の切取り図である。 本発明の処理における次の工程の切取り図である。 本発明の処理における次の工程の切取り図である。 本発明の処理における次の工程の切取り図である。 本発明の処理における次の工程の切取り図である。 本発明の処理における次の工程の切取り図である。 本発明の処理における次の工程の切取り図である。 本発明の処理における次の工程の切取り図である。 本発明の処理における次の工程の切取り図である。 本発明の処理における次の工程の切取り図である。 本発明の処理における次の工程の切取り図である。 本発明の処理における次の工程の切取り図である。 本発明の処理における次の工程の切取り図である。 本発明に従った、ポリ−１堆積の第１の部分を示すフロー図である。 本発明に従った、ポリ−１堆積の第２の部分を示すフロー図である。

Claims (7)

  1. 半導体ウェハ上のチップのポリ−１層（２２０）を規定する方法（３００）であって、前記チップはコアメモリ領域（２１５）および周辺領域（２１６）を含み、前記方法は
    前記コアメモリ領域（２１５）において、基板（２１３）から突出する酸化物材（２１４）のメサ（２２８）を形成するステップと、
    前記基板（２１３）上およびコアメモリ領域（２１５）内の酸化物材（２１４）の高いメサ（２２８）上にポリ−１層（２２０）を堆積するステップと、
    前記周辺領域（２１６）上にノンクリティカルマスク（２２２）を形成し、前記コア領域（２１５）を露出して残すステップと、
    前記コアメモリ領域（２１５）内の前記高い酸化物メサの上面（２２５）を露出するために前記半導体ウェハを研磨（２２４）するステップと、
    前記ノンクリティカルマスク（２２２）を取除くステップとを含む、方法。
  2. 前記酸化物の高いメサ（２２８）は、６００から１５００オングストロームの範囲内の高さ（２２６）で前記基板から突出する、請求項１に記載の方法。
  3. 前記周辺領域上に前記ノンクリティカルマスク（２２２）を形成する前記ステップは、リソグラフィによって達成される、請求項１に記載の方法。
  4. 前記周辺領域上に前記ノンクリティカルマスク（２２２）を形成する前記ステップは、ｉ線リソグラフィによって達成される、請求項１に記載の方法。
  5. 前記研磨（２２４）するステップは、化学機械平坦化（ＣＭＰ）によって達成される、請求項１に記載の方法。
  6. 前記研磨（２２４）するステップは前記酸化物メサの上面（２２５）が露出すると直ちに止められる、請求項１に記載の方法。
  7. 前記コアメモリ領域（２１５）において、基板（２１３）から突出する酸化物材（２１４）のメサ（２２８）を形成する前記ステップは、
    前記半導体チップの基板（２１３）上に厚い窒化物バリアレベル（２３２）を堆積するステップと、
    前記窒化物層（２３２）および前記基板（２１３）にシャロー分離トレンチ（２１０）をエッチングするステップと、
    前記シャロー分離トレンチ（２１０）を酸化物材（２１４）で充填するステップと、
    残っている前記窒化物層（２３２）の上面から前記酸化物材（２１４）の余剰を取除くステップ（２２８）と、
    前記コアメモリ領域（２１５）上にノンクリティカルマスク（２２７）を堆積し、前記周辺領域（２１６）を露出して残すステップと、
    前記露出周辺領域（２１６）における前記酸化物材（２１４）を最終ポリシリコン厚さとほぼ等しい量（２２６）だけ減少させるステップと、
    前記コアメモリ領域上の第１のノンクリティカルマスク（２２７）を剥がすステップと、
    前記窒化物バリア層（２３２）の残りを引き剥がし、それにより前記コアメモリ領域（２１５）内に酸化物材のメサ（２２８）を残すステップとを含む、請求項１に記載の方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013141360A (ja) * 2012-01-04 2013-07-18 Toyota Industries Corp 充電システム

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105355586B (zh) * 2014-08-21 2018-07-03 中芯国际集成电路制造(上海)有限公司 隔离结构的制作方法及半导体器件
CN105655297B (zh) * 2016-01-26 2018-06-05 上海华虹宏力半导体制造有限公司 半导体器件的形成方法
KR102524612B1 (ko) 2017-09-19 2023-04-24 삼성전자주식회사 정보 저장 소자 및 그 제조방법
US10777424B2 (en) * 2018-02-27 2020-09-15 Kabushiki Kaisha Toshiba Method for manufacturing semiconductor device
US10804281B2 (en) 2018-09-28 2020-10-13 Taiwan Semiconductor Manufacturing Co., Ltd. Anti-dishing structure for embedded memory
DE102018127329B4 (de) * 2018-09-28 2022-10-06 Taiwan Semiconductor Manufacturing Co. Ltd. Anti-Dishing-Struktur für eingebetteten Speicher
CN111029297B (zh) * 2019-12-10 2022-09-23 上海华力微电子有限公司 半导体器件的形成方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001041199A1 (en) * 1999-12-03 2001-06-07 Intel Corporation Integrated memory cell and method of fabrication
JP2001185706A (ja) * 1999-12-24 2001-07-06 Nec Corp 不揮発性メモリ及びその製造方法
JP2001284557A (ja) * 2000-04-03 2001-10-12 Sharp Corp 不揮発性半導体記憶装置の製造方法
JP2002217388A (ja) * 2001-01-19 2002-08-02 Hitachi Ltd 半導体装置の製造方法
JP2002246485A (ja) * 2001-02-13 2002-08-30 Mitsubishi Electric Corp 不揮発性半導体記憶装置およびその製造方法
JP2002299479A (ja) * 2001-03-29 2002-10-11 Silicon Storage Technology Inc フラッシュｅ２ｐｒｏｍセルの活性領域に自己整合型フローティングゲートポリーを形成する方法
JP2004228421A (ja) * 2003-01-24 2004-08-12 Renesas Technology Corp 不揮発性半導体記憶装置およびその製造方法
JP2006093222A (ja) * 2004-09-21 2006-04-06 Renesas Technology Corp 半導体装置の製造方法及び半導体装置
JP2006120949A (ja) * 2004-10-22 2006-05-11 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4145020A (en) 1978-01-19 1979-03-20 Kustom Fit Manufacturing Company Retractable apparatus for supporting an element
KR100359780B1 (ko) * 2000-11-22 2002-11-04 주식회사 하이닉스반도체 반도체 소자의 제조방법
US6924220B1 (en) * 2001-08-03 2005-08-02 Advanced Micro Devices, Inc. Self-aligned gate formation using polysilicon polish with peripheral protective layer
KR100466195B1 (ko) 2002-07-18 2005-01-13 주식회사 하이닉스반도체 플래시 메모리 제조방법
US7508048B2 (en) * 2003-01-16 2009-03-24 Samsung Electronics Co., Ltd. Methods of fabricating a semiconductor device having multi-gate insulation layers and semiconductor devices fabricated thereby

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001041199A1 (en) * 1999-12-03 2001-06-07 Intel Corporation Integrated memory cell and method of fabrication
JP2001185706A (ja) * 1999-12-24 2001-07-06 Nec Corp 不揮発性メモリ及びその製造方法
JP2001284557A (ja) * 2000-04-03 2001-10-12 Sharp Corp 不揮発性半導体記憶装置の製造方法
JP2002217388A (ja) * 2001-01-19 2002-08-02 Hitachi Ltd 半導体装置の製造方法
JP2002246485A (ja) * 2001-02-13 2002-08-30 Mitsubishi Electric Corp 不揮発性半導体記憶装置およびその製造方法
JP2002299479A (ja) * 2001-03-29 2002-10-11 Silicon Storage Technology Inc フラッシュｅ２ｐｒｏｍセルの活性領域に自己整合型フローティングゲートポリーを形成する方法
JP2004228421A (ja) * 2003-01-24 2004-08-12 Renesas Technology Corp 不揮発性半導体記憶装置およびその製造方法
JP2006093222A (ja) * 2004-09-21 2006-04-06 Renesas Technology Corp 半導体装置の製造方法及び半導体装置
JP2006120949A (ja) * 2004-10-22 2006-05-11 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013141360A (ja) * 2012-01-04 2013-07-18 Toyota Industries Corp 充電システム

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