JP2008532324A

JP2008532324A - Etching method with controlled processing result distribution

Info

Publication number: JP2008532324A
Application number: JP2007558240A
Authority: JP
Inventors: トーマスジェイクロペウニクキ; セオドロスパナゴポウロス; ニコラスガニ; ウィルフレッドパウ; メイヒュアシェン; ジョンピーホーランド
Original assignee: Applied Materials Inc
Current assignee: Applied Materials Inc
Priority date: 2005-03-03
Filing date: 2006-03-02
Publication date: 2008-08-14
Also published as: CN101133682B; TW200727359A; CN101133682A; TWI323011B

Abstract

本発明の実施形態は、概して、基板のエッチング方法を提供する。一実施形態において、本方法は、基板へのエッチング副生成物の均一な堆積速度に対応する基板温度ターゲットプロファイルを求める工程と、基板支持体の第２部位に対して基板支持体の第１部位の温度を優先的に調節することにより基板上でこの基板温度ターゲットプロファイルを実現する工程と、優先的に調節された基板支持体上で基板をエッチングする工程とを含む。別の実施形態において、本方法はその内部での種の分布が選択可能であり、横方向の温度制御が可能な基板支持体を有する処理チャンバ内に基板を設置し、ここで基板支持体によりもたらされた温度プロファイルと種の分布の選択が制御パラメータセットを構成している工程と、それぞれ異なる制御パラメータセットを用いて第１材料層と第２材料層をエッチングする工程を含む。
Embodiments of the present invention generally provide a method for etching a substrate. In one embodiment, the method includes determining a substrate temperature target profile corresponding to a uniform deposition rate of etching by-products on the substrate, and a first portion of the substrate support relative to a second portion of the substrate support. Realizing the substrate temperature target profile on the substrate by preferentially adjusting the temperature of the substrate and etching the substrate on the preferentially adjusted substrate support. In another embodiment, the method places the substrate in a processing chamber having a substrate support in which the distribution of species within it is selectable and capable of lateral temperature control, wherein the substrate support The selection of the resulting temperature profile and species distribution comprises a control parameter set and etching the first material layer and the second material layer using different control parameter sets.

Description

発明の背景Background of the Invention

（発明の分野）
本発明は、概して、エッチング方法に関する。更に具体的には、本発明は制御された処理結果分布を有するエッチング方法に関する。 (Field of Invention)
The present invention generally relates to an etching method. More specifically, the present invention relates to an etching method having a controlled processing result distribution.

（背景）
集積回路の製造において、基板ごとに同じ結果を再現するのみならず一枚の基板内で一貫した処理結果を達成するためには様々な処理パラメータを精密に制御する必要がある。処理中の温度と基板全体での温度勾配における変化は、材料の堆積、エッチング速度、ステップカバレッジ、特徴部テーパ角、及び半導体デバイスのその他のパラメータに支障をきたす可能性がある。このため、基板全体に所定の温度分布パターンを生じさせることが、高収率を得るための重要な要件の１つとなる。 (background)
In the manufacture of integrated circuits, it is necessary to precisely control various processing parameters in order to achieve consistent processing results within a single substrate as well as to reproduce the same results for each substrate. Changes in temperature during processing and temperature gradient across the substrate can interfere with material deposition, etch rate, step coverage, feature taper angle, and other parameters of the semiconductor device. For this reason, generating a predetermined temperature distribution pattern on the entire substrate is one of the important requirements for obtaining a high yield.

２００３年度版の国際半導体技術ロードマップは、トランジスタゲートの限界寸法（ＣＤ）の縮小が今後のエッチング技術の主要課題となると述べている。このため、ゲートＣＤはデバイスのゲートの極限性能に大きく寄与していることから、ゲートエッチング処理パラメータのＣＤ制御能力への影響について多くの研究が成されている。フォトレジストのトリミングやゲート用ハードマスクのエッチング化学作用の制御を含め、ゲートＣＤを制御するための様々な方策が発表されている。前者のアプローチではフォトレジスト寸法が、リソグラフィーによるフォトレジストの横方向エッチングで可能なものより縮小される。その一方、後者のアプローチはハードマスクのエッチング中に側壁に再堆積されるエッチング副生成物により不動態化と垂直方向のエッチングに対する横方向のエッチング量の制御を行う。エッチング副生成物による側壁の不動態化はハードマスクエッチング工程にのみ限定されるものではなく、ゲートのメインエッチング工程、ソフトランディング工程、オーバーエッチング工程中でも生じる。 The 2003 edition of the International Semiconductor Technology Roadmap states that transistor transistor critical dimension (CD) reduction will be a major challenge for future etching technologies. For this reason, since the gate CD greatly contributes to the ultimate performance of the gate of the device, much research has been conducted on the influence of the gate etching process parameter on the CD control capability. Various strategies have been announced to control the gate CD, including photoresist trimming and control of the gate hard mask etch chemistry. In the former approach, the photoresist dimensions are reduced from what is possible with lithographic lateral etching of the photoresist. On the other hand, the latter approach provides passivation and lateral etch control for the vertical etch by etching by-products redeposited on the sidewalls during hard mask etching. The passivation of the side wall by the etching by-product is not limited to the hard mask etching process, but also occurs during the gate main etching process, the soft landing process, and the over-etching process.

このエッチング副生成物の再堆積速度は副生成物のガス相濃度とこれらの副生成物の付着係数の双方に準ずることが予測される。付着係数は、ガス／表面反応メカニズムにおいて表面に吸着される入射ガス相種の確率を表す際に用いられており、典型的には表面に反応的に吸着される種の数と入射種の総数との比として概算される。 It is predicted that the re-deposition rate of this etching by-product will conform to both the gas phase concentration of the by-products and the adhesion coefficient of these by-products. The sticking coefficient is used to represent the probability of incident gas phase species adsorbed on the surface in the gas / surface reaction mechanism, typically the number of species reactively adsorbed to the surface and the total number of incident species. It is approximated as the ratio.

しかしながら、慣用の基板台座部は、基板の直径全体に亘る基板温度分布を制御するに十分な手段を有していない。基板温度の均一性を制御できないと、一枚の基板内及び基板ごとの双方における処理均一性、デバイス収率、処理済み基板の全体としての品質に悪影響が生じる。 However, conventional substrate pedestals do not have sufficient means to control the substrate temperature distribution over the entire diameter of the substrate. If the uniformity of the substrate temperature cannot be controlled, the processing uniformity, device yield, and overall quality of the processed substrate both within a single substrate and from substrate to substrate will be adversely affected.

従って、基板をエッチングするための改善された方法が当該分野で求められている。 Therefore, there is a need in the art for improved methods for etching a substrate.

発明の概要Summary of the Invention

本発明の実施形態は、概して、基板のエッチング方法を提供する。一実施形態において、本基板エッチング方法は、基板へのエッチング副生成物の均一な堆積速度に対応する基板温度ターゲットプロファイルを求める工程と、基板支持体の第２部位に対して基板支持体の第１部位の温度を優先的に調節することにより基板上でこの基板温度ターゲットプロファイルを実現する工程と、優先的に調節された基板支持体上で基板をエッチングする工程を含む。 Embodiments of the present invention generally provide a method for etching a substrate. In one embodiment, the substrate etching method includes determining a substrate temperature target profile corresponding to a uniform deposition rate of etching byproducts on the substrate, and a substrate support first step relative to a second portion of the substrate support. Realizing this substrate temperature target profile on the substrate by preferentially adjusting the temperature at one site and etching the substrate on the preferentially adjusted substrate support.

別の実施形態において、本方法は第１処理結果分布により表される第１処理状態を達成するための第１処理制御ノブを設置する工程と、第２処理結果分布により表される第２処理状態を達成するための第２処理制御ノブを設置する工程と、第１及び第２処理制御ノブの双方を所定の設定に設定することで第１及び第２処理結果分布とは異なる第３処理結果分布を生じさせる工程と、所定の設定に設定された第１及び第２制御ノブを有する処理チャンバ内の基板支持体上に配置された基板をエッチングし、ここで第１処理制御ノブは処理チャンバへのガス注入位置を選択し、第２処理制御ノブは基板支持体の温度プロファイルを選択する工程を含む。 In another embodiment, the method includes installing a first process control knob to achieve a first process state represented by a first process result distribution and a second process represented by a second process result distribution. A third process different from the first and second process result distributions by setting a second process control knob for achieving the state and setting both the first and second process control knobs to a predetermined setting; Etching a substrate disposed on a substrate support in a processing chamber having a result distribution and first and second control knobs set to a predetermined setting, wherein the first process control knob is a process Selecting a gas injection position into the chamber, the second process control knob includes selecting a temperature profile of the substrate support.

更に別の実施形態において、本方法はその内部での種の分布が選択可能であり、横方向の温度制御が可能な基板支持体を有する処理チャンバ内に基板を設置し、ここで基板支持体によりもたらされた温度プロファイルと種の分布の選択が制御パラメータセットを構成している工程と、第１制御パラメータセットを用いて第１材料層をエッチングする工程と、第２制御パラメータセットを用いて第２材料層をエッチングし、ここで第１及び第２制御パラメータセットは異なる工程を含む。 In yet another embodiment, the method places the substrate in a processing chamber having a substrate support in which the distribution of species within it is selectable and capable of lateral temperature control, wherein the substrate support The selection of the temperature profile and species distribution provided by the step constitutes a control parameter set, the first control parameter set is used to etch the first material layer, and the second control parameter set is used. Etching the second material layer, wherein the first and second control parameter sets comprise different steps.

詳細な説明Detailed description

ゲートエッチング処理の概略図が図１Ａ−Ｂに図示されている。発明者は実験においてゲートエッチングＣＤバイアスの基板温度への強い依存性を観察しており、ここでその関係を開示し、基板全体に亘る処理結果分布の制御を可能にするゲートエッチング副生成物付着係数の基板温度への依存性を実証する。 A schematic of the gate etch process is illustrated in FIGS. 1A-B. The inventor has observed a strong dependence of the gate etch CD bias on the substrate temperature in experiments, which here discloses the relationship and allows gate etch by-product deposition to allow control of process result distribution throughout the substrate. Demonstrate the dependence of the coefficient on the substrate temperature.

このエッチング副生成物再堆積の速度は副生成物のガス相濃度とこれら副生成物の付着係数の双方に準ずることが予想される。付着係数は、ガス／表面反応メカニズムにおいて、表面（ゲート構造１００として図示）に吸着される入射ガス相種１０２の確率を表す際に用いられており、典型的には表面に反応的に吸着される種の数と入射種の総数との比として概算される。付着係数の表面温度への依存性分析は、シリコンフィルムのエピタキシャル成長の際の不純物レベルや基板上での二酸化ケイ素のステップカバレッジ堆積挙動を説明するために用いられてきた。両モデルとも付着係数を吸着と脱着との競合及び表面上のガス相種の反応速度と関連付けている。従って、マイナスの付着係数はエッチング収率として解釈することができる。ベネット（Ｂｅｎｎｅｔ）その他による方程式をラングミュア（Ｌａｎｇｍｕｉｒ）の吸着理論と組み合わせて用いると、ｓ^＊の温度依存性は以下の式で表すことができる。 The rate of this by-product redeposition is expected to follow both the gas phase concentration of the by-products and the adhesion coefficient of these by-products. The adhesion coefficient is used in the gas / surface reaction mechanism to represent the probability of incident gas phase species 102 adsorbed on the surface (shown as gate structure 100) and is typically reactively adsorbed on the surface. Approximated as the ratio of the number of species to the total number of incident species. Analysis of the dependence of the adhesion coefficient on the surface temperature has been used to explain the impurity level during epitaxial growth of silicon films and the step coverage deposition behavior of silicon dioxide on the substrate. Both models relate the sticking coefficient to the competition between adsorption and desorption and the reaction rate of gas phase species on the surface. Therefore, a negative adhesion coefficient can be interpreted as an etching yield. When the Bennet et al. Equation is used in combination with Langmuir's adsorption theory, the temperature dependence of s ^* can be expressed as:

ここでＰはエッチング副生成物の分圧、Ｎ_Ａはアボガドロ数、Ｍは吸着種の分子量、Ｒは普遍気体定数、Ｔは温度、Ｅ_ｅｆｆは脱着エネルギーと表面反応エネルギーとの差である。それまでの過程に関わらずエッチング副生成物はいずれの表面位置にも均等に再堆積すると仮定するため、表面被覆率は無視することができる。ゲートエッチング中に観察された不動態層の厚さは、通常、単一単分子層よりも厚いことから、この仮定は妥当である。 Partial pressure where P is etched by-products, N _A is Avogadro's number, M is the difference between the molecular weight of the adsorbed species, R represents the universal gas constant, T is temperature, E _eff is the desorption energy and the surface energy of reaction. The surface coverage can be neglected because the etching by-products are assumed to be redeposited evenly at any surface location regardless of the previous process. This assumption is valid because the thickness of the passivation layer observed during gate etching is usually thicker than a single monolayer.

方程式（１）から直接的に導き出すことが可能な２つの重要なエッチング処理パラメータは表面への種の流束と基板温度である。これらの調節可能なレシピパラメータは共にゲート側壁上の不動態化種の付着係数と、それに伴いエッチング後のゲートＣＤバイアスに顕著に影響を与える可能性が高い。方程式（１）を用いることの明らかな難点は項Ｒ_ａｄｓであり、これは容易に求めることが出来ず、それ自体が若干の温度依存性を有する。この分析のために、項Ｒ_ａｄｓをフィッティングパラメータとして用い、以下で更に説明するものとする。 Two important etching parameters that can be derived directly from equation (1) are the seed flux to the surface and the substrate temperature. Both of these adjustable recipe parameters are likely to have a significant impact on the deposition coefficient of passivating species on the gate sidewall and, consequently, the gate CD bias after etching. The obvious difficulty of using equation (1) is the term R _ads , which cannot be easily determined and itself has some temperature dependence. For this analysis, the term R _ads is used as a fitting parameter and will be further described below.

種の流束と基板温度のゲートエッチング処理への影響をテストするために、ポリシリコン製ゲートスタックを備えたパターン形成基板を形成した。基板にパターン形成するために使用したフォトマスクは９０ｎｍ技術ノードに向けて設計されたものである。エッチング実験はＤＰＳIIシリコンエッチングチャンバと構成されたアプライドマテリアル社のセンチュラ（商標名、Ｃｅｎｔｕｒａ）ＤＰＳ（商標名）エッチングシステム内で行った。基板は４工程処理（ブレイクスルー、メインエッチング、ソフトランディング、オーバーエッチング）と標準的なゲートエッチング化学反応を用いてエッチングした。エッチング前後のＣＤをアプライドマテリアル社のヴェラＳＥＭ（商標名、ＶｅｒａＳＥＭ）計測システムで測定した（新命名法）。 In order to test the effect of seed flux and substrate temperature on the gate etch process, a patterned substrate with a polysilicon gate stack was formed. The photomask used to pattern the substrate was designed for the 90 nm technology node. Etch experiments were performed in an Applied Materials Centura DPS ™ Etch System configured with a DPSII silicon etch chamber. The substrate was etched using a four-step process (breakthrough, main etch, soft landing, overetch) and standard gate etch chemistry. The CD before and after etching was measured with a Vera SEM (trade name, VeraSEM) measurement system of Applied Materials (new nomenclature).

基板温度の平均ＣＤバイアス（ＣＤバイアスはエッチング後ＣＤ−エッチング前ＣＤと定義される）への影響は図２から明白に見て取れる。このデータは、基板温度の上昇が平均ゲート線幅の狭小化につながることを示しており、温度が高くなるにつれてゲート側壁上への不動態種の堆積が少なくなるとの理論と整合している。図２に図示の付着係数についての最良適合曲線は平均ＣＤバイアスデータに近い軌道を描き、方程式（１）を用いて計算した。ここでＥ_ｅｆｆは０．２５０ｅＶ、Ｒ_ａｄｓは９Ｅ１３原子／ｃｍ^２と仮定した。フィッティングパラメータのこの値Ｒ_ａｄｓが妥当なものであると確認するため、方程式（２）で示されるようにＣＤバイアスデータを用いてＲ_ａｄｓを独立して計算することが可能である。 The effect of substrate temperature on the average CD bias (CD bias is defined as post-etch CD-pre-etch CD) can be clearly seen from FIG. This data shows that increasing the substrate temperature leads to a narrowing of the average gate line width, consistent with the theory that as the temperature increases, the deposition of passive species on the gate sidewall decreases. The best-fit curve for the adhesion coefficient shown in FIG. 2 was drawn using a trajectory close to the average CD bias data and was calculated using equation (1). Here, E _eff was assumed to be 0.250 eV, and R _ads was assumed to be 9E13 atoms / cm ² . In order to confirm that this value R _ads of the fitting parameter is reasonable, it is possible to independently calculate R _ads using CD bias data as shown in equation (2).

実際、方程式（２）で得たＲ_ａｄｓの平均値は検討中の温度範囲についてのフィッティング手順により得られた値と良く合致する。３回の平均ＣＤバイアスと基板温度との関係は、平均変化率が−０．８６０７ｎｍ／℃であることを示す。付着係数Ｓ^＊における対応するパーセント変化は−０．２％／℃となる。図２に図示の算出付着係数範囲は、電力供給をしたＳｉ電極に入射するＣＦ_２ラジカルについて得た値とも一貫している。 In fact, the average value of _Rads obtained in equation (2) agrees well with the value obtained by the fitting procedure for the temperature range under consideration. The relationship between the three average CD biases and the substrate temperature indicates that the average rate of change is -0.8607 nm / ° C. The corresponding percentage change in the sticking coefficient S ^* is -0.2% / ° C. The calculated adhesion coefficient range shown in FIG. 2 is consistent with the values obtained for the CF ₂ radical incident on the Si electrode supplied with power.

図２のＣＤバイアス平均上の１シグマ・エラーバーは基板内ＣＤバイアス不均一性の尺度である。不均一性の程度は３つの基板温度全てで一貫しており、縁領域で観察された線幅は中心領域のものより概して狭かった。基板内温度均一性の測定は基板温度範囲がこれらの測定と同様の条件で±１℃未満であることを示していることから、これらのケースで観察された基板内線幅不均一性が基板温度に加えて別のものによることを示唆している。 The one sigma error bar on the CD bias average in FIG. 2 is a measure of in-substrate CD bias non-uniformity. The degree of non-uniformity was consistent across all three substrate temperatures, and the line width observed in the edge region was generally narrower than that in the central region. In-substrate temperature uniformity measurements show that the substrate temperature range is less than ± 1 ° C under the same conditions as these measurements, so the in-substrate line width non-uniformity observed in these cases is the substrate temperature. In addition to suggesting that it depends on another.

基板縁部でのＣＤバイアスの低下は基板のこの領域での副生成物濃度の低下により引き起こされることを先行の研究は実証している。この濃度勾配は、基板中心部と比べて基板縁部でのエッチング副生成物の除去はより迅速に行われることから生じる。この結果、基板縁部での局所吸着速度は所定の基板温度について吸着位置、つまりゲート側壁に直近した位置で低下する。不動態化種のこの局所分圧は、チャンバへの供給ガス注入位置により部分的に制御可能である。図３は３つの異なるガス注入方式を比較したシミュレーション結果を示す。ガスをチャンバ頂部から基板表面に対して垂直方向（図３では中心部ガス供給と表記）に注入した場合、対流の増大の結果としてのガス速度の上昇により、前駆体種の密度は中心部で実際に低下する。これに対し、ガスをチャンバ頂部から基板表面に平行（図３では側部ガス供給と表記）に注入した場合、基板表面への流れはより拡散することから、より均一な前駆体種の分布につながる。 Previous studies have demonstrated that the decrease in CD bias at the substrate edge is caused by a decrease in byproduct concentration in this region of the substrate. This concentration gradient results from the removal of etching byproducts at the substrate edge more quickly than at the substrate center. As a result, the local suction speed at the substrate edge decreases at a suction position, that is, a position closest to the gate side wall for a predetermined substrate temperature. This local partial pressure of the passivating species can be controlled in part by the feed gas injection position into the chamber. FIG. 3 shows simulation results comparing three different gas injection schemes. When gas is injected from the top of the chamber in a direction perpendicular to the substrate surface (denoted as central gas supply in FIG. 3), the density of precursor species is increased at the center due to the increase in gas velocity as a result of increased convection. Actually falls. On the other hand, when gas is injected from the top of the chamber parallel to the substrate surface (indicated as side gas supply in FIG. 3), the flow to the substrate surface is more diffused, resulting in a more uniform distribution of precursor species. Connected.

エッチングチャンバ内でのエッチング副生成物の分布の知識のみならず基板温度と付着係数との関係を用いて、静電チャック（ＥＳＣ）に複数の温度ゾーンを導入することで基板内ＣＤバイアス均一性を最適化することが可能である。典型的なゲートエッチング処理でのエッチング副生成物の半径方向分布と対応する付着係数半径方向要件は図４に示される。温度に応じた付着係数の変化は狭い温度範囲ではほぼ直線状であることから、予測した温度プロファイルは局所的なガス相種濃度を極めてよく反映したものとなる。そのため、排気による不動態種の減少を補うために、所望の基板温度を基板の縁部では低くする必要がある。実際に、この局所的な基板表面温度の低下により不動態種の付着係数が上昇し、基板表面への一定かつ均一な吸着種流束、ひいては均一なゲート線幅が維持される。 Intra-substrate CD bias uniformity by introducing multiple temperature zones into an electrostatic chuck (ESC) using the relationship between substrate temperature and adhesion coefficient as well as knowledge of the distribution of etching by-products in the etching chamber. Can be optimized. The radial distribution of etch by-products and the corresponding stick factor radial requirements in a typical gate etch process are shown in FIG. Since the change of the adhesion coefficient according to temperature is almost linear in a narrow temperature range, the predicted temperature profile reflects the local gas phase species concentration very well. Therefore, the desired substrate temperature needs to be lowered at the edge of the substrate to compensate for the decrease in passive species due to exhaust. In practice, this local decrease in substrate surface temperature increases the adhesion coefficient of passive species, and maintains a constant and uniform adsorbed species flux on the substrate surface, and thus a uniform gate line width.

図５は３つのケース、つまり均一温度の基板、最適な状態の二重ゾーンＥＳＣ、基板全体のＣＤバイアス制御能力を実証するために意図的に誤調整した処理を示す。均一な基板温度状態では基板縁部でのゲート線幅が狭小化することが図５で観察される一方、ＥＳＣの温度を外側ゾーンの温度が内側ゾーンよりも低い２つのゾーンに分割した場合、中心から縁部にかけてのＣＤバイアスの均一性は顕著に改善された。均一温度でのＥＳＣのＣＤバイアス範囲は１５．３ｎｍであり、二重ゾーンＥＳＣについてのＣＤバイアス範囲は９．５ｎｍであり、３７．９％の改善である。第３のケースは、中心から縁部にかけての基板温度差を誇張した場合を示し、ＣＤバイアスは意図的に正の値へと調整され、基板温度によりＣＤバイアスを制御可能であることを実証している。最低基板温度では、より多くの副生成物が側壁上で吸着され、縁部の線幅が基板中心部の線幅よりも広くなるという逆転作用が生じる。 FIG. 5 shows three cases: intentionally mistuned processing to demonstrate a uniform temperature substrate, optimally dual zone ESC, and overall CD bias control capability. While it is observed in FIG. 5 that the gate line width at the substrate edge narrows in a uniform substrate temperature state, while the temperature of the ESC is divided into two zones where the temperature of the outer zone is lower than the inner zone, The CD bias uniformity from center to edge was significantly improved. The CD bias range for ESC at uniform temperature is 15.3 nm, the CD bias range for dual zone ESC is 9.5 nm, an improvement of 37.9%. The third case shows a case where the substrate temperature difference from the center to the edge is exaggerated, and demonstrates that the CD bias is intentionally adjusted to a positive value and the CD bias can be controlled by the substrate temperature. ing. At the lowest substrate temperature, more by-product is adsorbed on the sidewalls and the reversal effect occurs where the edge line width is wider than the substrate center line width.

要約すると、平衡吸着理論はトランジスタゲートエッチング処理中のＣＤバイアス均一性において観察された傾向を説明するのに役立つことが示された。特に、エッチング副生成物の付着係数の温度依存性は顕著である。従って、ＤＰＳIIシリコンエッチングチャンバ等で見られるような複数の独立制御可能な温度ゾーンを備えたＥＳＣが、ゲートエッチング等の重要なエッチング用途にとって最も望ましい。アルミニウム配線のエッチングやコンタクト及びビアの誘電体エッチング等の、側壁の不動態化がＣＤ性能にとって重要なその他のエッチング応用例でも同様の現象が起こる可能性は高い。 In summary, equilibrium adsorption theory has been shown to help explain the observed trends in CD bias uniformity during transistor gate etching processes. In particular, the temperature dependence of the adhesion coefficient of etching by-products is remarkable. Thus, ESCs with multiple independently controllable temperature zones, such as found in DPSII silicon etch chambers, are most desirable for critical etching applications such as gate etching. Similar phenomena are likely to occur in other etching applications where sidewall passivation is important for CD performance, such as etching of aluminum wiring and dielectric etching of contacts and vias.

本願に記載のエッチング処理はいずれの適切に適合されたプラズマエッチングチャンバで行ってもよく、例えばＨＡＲＴエッチング反応装置、ＨＡＲＴＴＳエッチング反応装置、分離型プラズマソース（ＤＰＳ）、ＤＰＳ−II、又はＤＰＳプラス、又はセンチュラ（商標名）エッチングシステムのＤＰＳＤＴエッチング反応装置が挙げられ、これらは全てカリフォルニア州サンタクララのアプライドマテリアル社から入手可能である。その他の製造業者のプラズマエッチングチャンバも本発明を実行するにあたって使用することができる。ＤＰＳ反応装置は１３．５６ＭＨｚの誘導プラズマソースを用いて高密度プラズマを発生・維持し、１３．５６ＭＨｚソースバイアス電力を用いて基板にバイアス印加する。プラズマソースとバイアスソースとを切り離すことで、イオンエネルギーとイオン密度とを独立して制御することが可能となる。ＤＰＳ反応装置はソース及びバイアス電力、圧力、及びエッチャントガス化学作用における変化に対して広いプロセスウィンドウを有し、又、処理の終点を決定するための終点システムを利用している。 The etching process described herein may be performed in any suitably adapted plasma etching chamber, such as a HART etching reactor, a HART TS etching reactor, a separate plasma source (DPS), DPS-II, or DPS plus. Or the DPS DT etch reactor of the Centura (TM) etching system, all available from Applied Materials, Inc., Santa Clara, California. Other manufacturer's plasma etch chambers may also be used in carrying out the present invention. The DPS reactor generates and maintains high density plasma using a 13.56 MHz induction plasma source and biases the substrate using 13.56 MHz source bias power. By separating the plasma source and the bias source, the ion energy and the ion density can be controlled independently. The DPS reactor has a wide process window for changes in source and bias power, pressure, and etchant gas chemistry, and utilizes an endpoint system to determine the endpoint of the process.

図６は本発明の実施の説明に使用し得る例示的なエッチング反応装置の概略図である。ここで図示されるエッチング反応装置６００の具体例は説明の便宜上のものであり、本発明の範囲を限定するものではない。 FIG. 6 is a schematic diagram of an exemplary etching reactor that can be used to describe the practice of the present invention. The specific example of the etching reaction apparatus 600 shown here is for convenience of explanation, and does not limit the scope of the present invention.

エッチング反応装置６００は、通常、処理チャンバ６１０と、ガスパネル６３８と制御装置６４０を含む。処理チャンバ６１０は処理容積をその内部に納める導電性本体部（壁部）６３０と天井部６２０を含む。処理ガスはガスパネル６３８からチャンバ６１０の処理容積へと供給される。 Etch reactor 600 typically includes a processing chamber 610, a gas panel 638, and a controller 640. The processing chamber 610 includes a conductive main body (wall) 630 and a ceiling 620 for accommodating a processing volume therein. Process gas is supplied from the gas panel 638 to the process volume of the chamber 610.

制御装置６４０は中央演算処理装置（ＣＰＵ）６４４と、メモリ６４２と、サポート回路６４６を含む。制御装置６４０はエッチング反応装置６００のコンポーネントに連結されており、集積回路ファブのデータベースとの任意のデータ交換を円滑にし得るだけでなく、反応装置のコンポーネント、チャンバ６１０内で実行する処理を制御する。 The control device 640 includes a central processing unit (CPU) 644, a memory 642, and a support circuit 646. Controller 640 is coupled to components of etch reactor 600 and may facilitate any data exchange with the integrated circuit fab database, as well as control reactor components, processes performed within chamber 610. .

図示の実施形態において、天井部６２０は実質的に平坦な部材である。別の実施形態の処理チャンバ６１０は別のタイプの天井部、例えばドーム型天井部を有する。天井部６２０の上方には１つ以上の誘導コイル素子（２つの同軸コイル素子が例示的に図示されている）を備えたアンテナ６１２が配置されている。アンテナ６１２は整合回路と高周波（ＲＦ）プラズマ電源６１８に連結されている。電力はアンテナ６１２に印加され、処理中、チャンバ１００内のプラズマに誘導結合される。或いは、チャンバ１００は以下で更に説明するように電源６８４を用いた容量プラズマ結合を利用する。 In the illustrated embodiment, the ceiling 620 is a substantially flat member. In another embodiment, the processing chamber 610 has another type of ceiling, such as a dome-shaped ceiling. An antenna 612 having one or more induction coil elements (two coaxial coil elements are exemplarily illustrated) is disposed above the ceiling portion 620. The antenna 612 is coupled to a matching circuit and a radio frequency (RF) plasma power source 618. Power is applied to the antenna 612 and is inductively coupled to the plasma in the chamber 100 during processing. Alternatively, the chamber 100 utilizes capacitive plasma coupling using a power source 684 as further described below.

ガスパネル６３８は１つ以上のノズルに連結されていることから、チャンバへの貫流を制御することでチャンバ内の種の分布を制御することができる。１つ以上のノズルは処理ガス流位置、処理ガス流方向、又はチャンバ内での種の分布の少なくとも１つを成し遂げるようにと構成される及び／又は配置される。 Since the gas panel 638 is connected to one or more nozzles, the distribution of species within the chamber can be controlled by controlling the flow through the chamber. The one or more nozzles are configured and / or arranged to achieve at least one of a process gas flow location, a process gas flow direction, or a species distribution within the chamber.

一実施形態においては、少なくとも２つの排出ポート６０４、６０６を有するノズル６０８をチャンバ本体部６１０の天井部６２０に連結して設けている。排出ポート６０４、６０６はそれぞれ、チャンバ内に向かう直接的及び間接的なガス流方向を生じさせるようにと構成されている。例えば、第１排出ポート６０４は直接ガス流方向をもたらす、つまり表面に対して実質的に直角方向でチャンバに進入するガス流を作り出す。第２排出ポート６０６は間接的なガス流方向をもたらす、つまり表面に対して実質的に平行方向、或いは別の実施形態においては、基板の面に対して６０度以下の入射角でチャンバに進入するガス流を作り出す。排出ポート６０４、６０６の１つ以上をチャンバの他の領域に配置すること、及び排出ポート６０４、６０６を別々のノズル６０８上に配置することも考えられる（つまり、１ノズルあたり１ポート）。 In one embodiment, a nozzle 608 having at least two discharge ports 604, 606 is provided in connection with the ceiling 620 of the chamber body 610. The exhaust ports 604, 606 are each configured to create a direct and indirect gas flow direction into the chamber. For example, the first exhaust port 604 provides a direct gas flow direction, that is, creates a gas flow that enters the chamber in a direction substantially perpendicular to the surface. The second exhaust port 606 provides an indirect gas flow direction, i.e., substantially parallel to the surface, or in another embodiment, enters the chamber at an incident angle of 60 degrees or less relative to the plane of the substrate. Create a gas stream that It is also conceivable to place one or more of the discharge ports 604, 606 in other areas of the chamber and to place the discharge ports 604, 606 on separate nozzles 608 (ie, one port per nozzle).

台座アセンブリ６１６は処理チャンバ６００の内部容積６０６内のノズル６０８下方に配置される。台座アセンブリ６１６は処理中、基板６１４を保持する。台座アセンブリ６１６は、通常、台座アセンブリを貫通して配置された複数の昇降ピン（図示せず）を含み、昇降ピンは基板を台座アセンブリ６１６から持ち上げ、慣用の方法でロボット（図示せず）との基板６１４の受け渡しを円滑にするように構成されている。 The pedestal assembly 616 is disposed below the nozzle 608 in the interior volume 606 of the processing chamber 600. The pedestal assembly 616 holds the substrate 614 during processing. The pedestal assembly 616 typically includes a plurality of lifting pins (not shown) disposed through the pedestal assembly that lift the substrate from the pedestal assembly 616 in a conventional manner with a robot (not shown). The substrate 614 is smoothly transferred.

一実施形態において、台座アセンブリ６１６は取付板６６２、ベース部６６４及び静電チャック６６６を含む。取付板６６２はチャンバ本体部６３０の底部６１２に連結されており、流体、電力線、センサ用リード線等のユーティリティをベース部６６４とチャック６６６に通すための経路を含む。 In one embodiment, the pedestal assembly 616 includes a mounting plate 662, a base portion 664 and an electrostatic chuck 666. The mounting plate 662 is connected to the bottom 612 of the chamber body 630 and includes a path for passing utilities such as fluid, power lines, sensor leads, etc., to the base 664 and the chuck 666.

静電チャック６６６又はベース部６６４の少なくとも１つが少なくとも１つの任意の埋設ヒータ６７６と、少なくとも１つの任意の埋設アイソレータ６７４と、温度制御流体を供給する流体供給源６７２に流体的に連結された複数の導管を含む。図６に図示の実施形態においては、電源６７８に連結されたヒータ６７６を静電チャック６６６内に１つと、１つの環状アイソレータ６７４で分離された導管６６８、６７０をベース６６４内に２つ、例示している。導管６６８、６７０及びヒータ６７６を用いて台座アセンブリ６１６の温度を制御することで静電チャック６６６は加熱され及び／又は冷却され、これにより、少なくとも部分的に、静電チャック６６６上に配置された基板６１４の温度が制御される。 A plurality of at least one of electrostatic chuck 666 or base portion 664 fluidly coupled to at least one optional embedded heater 676, at least one optional embedded isolator 674, and a fluid supply 672 supplying a temperature control fluid. Including conduits. In the embodiment shown in FIG. 6, one heater 676 coupled to a power source 678 is included in the electrostatic chuck 666 and two conduits 668, 670 separated by one annular isolator 674 are illustrated in the base 664. is doing. The electrostatic chuck 666 is heated and / or cooled by controlling the temperature of the pedestal assembly 616 using the conduits 668, 670 and the heater 676, thereby at least partially disposed on the electrostatic chuck 666. The temperature of the substrate 614 is controlled.

ベース部６６４内に形成された２つの分離された冷却導管６６８、６７０により、少なくとも２つの独立制御可能な温度ゾーンが規定される。冷却経路を追加する及び／又は経路を別の配置とすることで、更に温度制御ゾーンを規定することも考えられる。一実施形態において、第２冷却経路６６８は、温度制御ゾーンが同心円状になるようにと第２冷却経路６７０の半径方向内側に配置されている。経路６６８、６７０を半径方向に方向付ける、或いはその他の幾何学形状とすることも考えられる。冷却経路６６８、６７０は、単一の温度制御伝熱流体供給源６７２に連結しても、或いはそれぞれ別の伝熱流体供給源に連結してもよい。 Two separate cooling conduits 668, 670 formed in the base 664 define at least two independently controllable temperature zones. It is also conceivable to further define the temperature control zone by adding cooling paths and / or arranging the paths in a different arrangement. In one embodiment, the second cooling path 668 is disposed radially inward of the second cooling path 670 such that the temperature control zone is concentric. It is also conceivable that the paths 668, 670 are oriented radially or have other geometric shapes. The cooling paths 668, 670 may be connected to a single temperature controlled heat transfer fluid supply 672, or may each be connected to a separate heat transfer fluid supply.

アイソレータ６７４はベース６６４の隣接する領域の材料とは異なる熱伝導係数を有する材料から形成する。一実施形態において、アイソレータ６７４の熱伝導係数はベース部６６４の熱伝導係数よりも小さい。図６に図示の実施形態において、ベース部６６４はアルミニウム又はその他の金属材料から形成される。更に別の実施形態において、アイソレータ６７４は異方性（つまり、方向依存性熱伝導係数）を有する材料から形成してもよい。アイソレータ６７４は、熱伝達経路にアイソレータを有していないベース部６６４の近隣部を通しての熱伝達速度に対して、ベース部６６４を通しての台座アセンブリ６１６との導管６６８、６７０への熱伝達の速度を局所的に変化させるよう機能する。アイソレータ６７４は第１及び第２冷却経路６６８、６７０の間に横方向に配置されているため、台座アセンブリ６１６を通って規定された温度制御ゾーン間の熱絶縁が強化される。 The isolator 674 is formed from a material having a thermal conductivity coefficient different from that of the adjacent region of the base 664. In one embodiment, the thermal conductivity coefficient of the isolator 674 is smaller than the thermal conductivity coefficient of the base portion 664. In the embodiment illustrated in FIG. 6, the base portion 664 is formed from aluminum or other metallic material. In yet another embodiment, isolator 674 may be formed from a material having anisotropy (ie, a direction-dependent thermal conductivity coefficient). The isolator 674 increases the rate of heat transfer to the conduits 668, 670 with the pedestal assembly 616 through the base 664 relative to the heat transfer rate through the vicinity of the base 664 that does not have an isolator in the heat transfer path. It works to change locally. Since the isolator 674 is disposed laterally between the first and second cooling paths 668, 670, thermal insulation between the temperature control zones defined through the pedestal assembly 616 is enhanced.

図６に図示の実施形態において、アイソレータ６７４は導管６６８、６７０の間に配置されているため、横方向の熱伝達が阻害され、台座アセンブリ６１６全体に亘る横方向の温度制御ゾーンの助けとなる。従って、インサートの数、形状、サイズ、位置、熱伝達係数を制御することで、静電チャック６６６の温度プロファイル、及びその上の基板６１４を制御することができる。図６に図示のアイソレータ６７４は環状リング状であるが、アイソレータ６７４の形状はどんなものであってもよい。 In the embodiment illustrated in FIG. 6, the isolator 674 is positioned between the conduits 668, 670 so that lateral heat transfer is impeded and aids the lateral temperature control zone throughout the pedestal assembly 616. . Therefore, by controlling the number, shape, size, position and heat transfer coefficient of the insert, the temperature profile of the electrostatic chuck 666 and the substrate 614 thereon can be controlled. The isolator 674 shown in FIG. 6 has an annular ring shape, but the isolator 674 may have any shape.

任意の熱伝導性ペースト又は接着剤（図示せず）をベース部６６４と静電チャック６６６との間に配置してもよい。導電性ペーストにより静電チャック６６６とベース部６６４との間の熱交換が促進される。例示的な一実施形態においては、接着剤により、静電チャック６６６はベース部６６４に機械的に結合される。或いは（図示せず）、台座アセンブリ６１６は静電チャック６６６をベース部６６４に固締するように適合された金具（例えば、クランプ、ネジ等）を含んでいてもよい。 Any thermally conductive paste or adhesive (not shown) may be placed between the base 664 and the electrostatic chuck 666. Heat exchange between the electrostatic chuck 666 and the base portion 664 is promoted by the conductive paste. In one exemplary embodiment, the electrostatic chuck 666 is mechanically coupled to the base 664 by an adhesive. Alternatively (not shown), the pedestal assembly 616 may include hardware (eg, clamps, screws, etc.) adapted to secure the electrostatic chuck 666 to the base portion 664.

静電チャック６６６とベース部６６４の温度は複数のセンサを用いてモニタする。図６に図示の実施形態において、第１温度センサ６９０と第２温度センサ６９２は半径方向に離間した方向で図示されており、第１温度センサ６９０により台座アセンブリ６１６の中心領域の温度を示す計量値は制御装置６５０に送られ、第２温度センサ６９２により台座アセンブリ６１６の周縁領域の温度を示す計量値は制御装置６４０に送られる。 The temperature of the electrostatic chuck 666 and the base portion 664 is monitored using a plurality of sensors. In the embodiment illustrated in FIG. 6, the first temperature sensor 690 and the second temperature sensor 692 are illustrated in a radially spaced direction, and the first temperature sensor 690 is a metric that indicates the temperature of the central region of the pedestal assembly 616. The value is sent to the control device 650, and a metric value indicating the temperature of the peripheral region of the pedestal assembly 616 is sent to the control device 640 by the second temperature sensor 692.

静電チャック６６６はベース部６６４上に配置されており、カバーリング６４８と外接している。静電チャック６６６はアルミニウム、セラミック又は処理中に基板６１４を支持するのに適したその他の材料から構成することができる。一実施形態において、静電チャック６６６はセラミックである。或いは、静電チャック６６６を真空チャック、メカニカルチャック、又はその他の適切な基板支持体と置き換えてもよい。 The electrostatic chuck 666 is disposed on the base portion 664 and circumscribes the cover ring 648. The electrostatic chuck 666 can be comprised of aluminum, ceramic, or other material suitable for supporting the substrate 614 during processing. In one embodiment, the electrostatic chuck 666 is ceramic. Alternatively, the electrostatic chuck 666 may be replaced with a vacuum chuck, a mechanical chuck, or other suitable substrate support.

静電チャック６６６は、通常、セラミック又は同様の誘電材料から形成され、少なくとも１つの、チャック電源６８２を用いて制御するクランプ電極６８０を備える。電極６８０（或いはチャック６６６又はベース部６６４内に配置されたその他の電極）を任意で１つ以上のＲＦ電源に連結することで処理チャンバ６００内で処理ガス及び／又はその他のガスから形成されたプラズマを維持してもよい。図６に図示の実施形態において、電極６８０はチャンバ内で処理ガスから形成したプラズマを維持するのに適したＲＦ信号を発生可能なＲＦ電源と整合回路６８４に連結されている。 The electrostatic chuck 666 is typically formed from a ceramic or similar dielectric material and includes at least one clamp electrode 680 that is controlled using a chuck power supply 682. Formed from process gas and / or other gas within process chamber 600 by optionally connecting electrode 680 (or other electrode disposed within chuck 666 or base 664) to one or more RF power sources. Plasma may be maintained. In the embodiment illustrated in FIG. 6, the electrode 680 is coupled to an RF power source and a matching circuit 684 capable of generating an RF signal suitable for maintaining a plasma formed from the process gas in the chamber.

静電チャック６６６は溝等の複数のガス流路（図示せず）も含んでいてもよく、これらはチャックの基板支持表面に形成され、伝熱（又は背面）ガスの供給源（これも図示せず）に流体的に連結される。運転中、背面ガス（例えばヘリウム（Ｈｅ））をガス流路に制御圧力下でもって供給することで静電チャック６６６と基板６１４との間の熱伝達が促進される。常法では、少なくとも静電チャックの基板支持面に、基板処理中に用いる化学作用や温度に耐性のあるコーティングを施す。 The electrostatic chuck 666 may also include a plurality of gas flow paths (not shown), such as grooves, which are formed on the substrate support surface of the chuck and provide a source of heat transfer (or backside) gas (also illustrated). (Not shown). During operation, heat transfer between the electrostatic chuck 666 and the substrate 614 is facilitated by supplying a backside gas (eg, helium (He)) to the gas flow path under a control pressure. In a conventional method, at least the substrate supporting surface of the electrostatic chuck is coated with a coating resistant to chemical action and temperature used during substrate processing.

図７−９はチャンバ１００又はその他の適切な処理チャンバで実施し得るエッチング処理７００、８００、９００の実施形態のフロー図である。各方法を利用して図１０Ａ−Ｆと１１Ａ−Ｂに図示の構造を構成することができる。処理７００、８００、９００は図１０Ａ−Ｆのゲート構造及び図１１Ａ−Ｃのシャロートレンチアイソレーション（ＳＴＩ）構造を形成するための説明であるが、これらの処理はその他の構造のエッチングにも有益に利用することができる。処理７００、８００、９００を利用してエッチング処理結果の横方向の分布を制御することができる。例えば、処理７００、８００、９００を利用して中心部から縁部にかけてのエッチング処理結果を実質的に均一とすることができ、ここで処理結果にはエッチ深さ、ＣＤバイアス、マイクロローディング、側壁プロファイル、不動態化、エッチング速度、ステップカバレッジ、特徴部テーパー角、アンダーカットその他の少なくとも１つが含まれる。 7-9 is a flow diagram of an embodiment of an etching process 700, 800, 900 that may be performed in chamber 100 or other suitable processing chamber. Each method can be used to construct the structure shown in FIGS. 10A-F and 11A-B. Processes 700, 800, and 900 are illustrative for forming the gate structure of FIGS. 10A-F and the shallow trench isolation (STI) structure of FIGS. 11A-C, but these processes are also useful for etching other structures. Can be used. The horizontal distribution of the etching process result can be controlled using the processes 700, 800, and 900. For example, the process 700, 800, 900 can be utilized to make the etch process results from the center to the edge substantially uniform, where the process results include etch depth, CD bias, microloading, sidewalls. Profile, passivation, etch rate, step coverage, feature taper angle, undercut, etc. are included.

図７の処理７００は、基板上へのエッチング副生成物の均一な堆積速度に対応する基板温度ターゲットプロファイルを求める工程７０２から開始される。工程７０４で、基板支持体の第１部分の温度を基板支持体の第２部分に対して優先的に調節することで基板上にこの基板温度ターゲットプロファイルを実現する。工程７０６で、優先的に調節した基板支持体上で基板をエッチングする。 The process 700 of FIG. 7 begins at step 702, where a substrate temperature target profile corresponding to a uniform deposition rate of etching byproducts on the substrate is determined. In step 704, the substrate temperature target profile is realized on the substrate by preferentially adjusting the temperature of the first portion of the substrate support relative to the second portion of the substrate support. In step 706, the substrate is etched on the preferentially adjusted substrate support.

図８の処理８００は、第１処理結果分布により表される第１処理状態を達成するための第１処理制御ノブを設置する工程８０２から開始される。工程８０４で、第２処理結果分布により表される第２処理状態を達成するための第２処理制御ノブを設置する。工程８０６で、第１及び第２処理制御ノブの双方を所定の設定に設定することで第１及び第２処理結果分布とは異なる第３処理結果分布を生じさせる。工程８０８で、所定の設定に設定した第１及び第２処理制御ノブを有する処理チャンバ内の基板支持体上に配置された基板をエッチングし、ここで第１処理制御ノブは処理チャンバへのガス注入位置を選択し、第２処理制御ノブは基板支持体の温度プロファイルを選択する。 The process 800 of FIG. 8 begins at step 802 with installing a first process control knob to achieve a first process state represented by a first process result distribution. Step 804 installs a second process control knob for achieving the second process state represented by the second process result distribution. In step 806, setting both the first and second process control knobs to a predetermined setting results in a third process result distribution that is different from the first and second process result distributions. Step 808 etches a substrate disposed on a substrate support in a process chamber having first and second process control knobs set to a predetermined setting, wherein the first process control knob is a gas to the process chamber. The implantation position is selected and the second process control knob selects the temperature profile of the substrate support.

図９００の処理９００は、その内部での種の分布が選択可能であり、横方向の温度制御が可能な基板支持体を有する処理チャンバ内に基板を設置する工程９０２から開始され、基板支持体によりもたらされた温度プロファイルと種の分布の選択とが制御パラメータセットを構成する。工程９０４で、第１制御パラメータセットを用いて第１材料層をエッチングする。工程９０６で、第２制御パラメータセットを用いて第２材料層をエッチングし、ここで第１制御パラメータセットと第２制御パラメータセットとは異なる。方法９００を単一層の段階的なエッチング中に実施することも考えられ、ここでそれぞれの段階的エッチング工程は層エッチング工程として扱われる。 Process 900 of FIG. 900 begins with step 902 of placing a substrate in a processing chamber having a substrate support in which the distribution of species within the substrate is selectable and lateral temperature control is possible. The selection of the temperature profile and the distribution of the species produced by the above constitutes the control parameter set. Step 904 etches the first material layer using the first set of control parameters. Step 906 etches the second material layer using the second control parameter set, where the first control parameter set and the second control parameter set are different. It is also conceivable to perform the method 900 during a single layer staged etch, where each staged etch process is treated as a layer etch process.

エッチング方法７００、８００、９００を利用して、図１０Ａ−Ｆのシーケンスに図示されるように、ゲート構造を構成することができる。制御ノブ、種の分布、処理ガス流方向、処理ガス注入位置及び基板及び／又は基板支持体の温度プロファイルの設定と調整はフィルム積層体１０００のいずれかの層のエッチング中、或いは層のエッチングとエッチングの間に実行することが考えられる。 Etching methods 700, 800, 900 may be utilized to form a gate structure as illustrated in the sequence of FIGS. 10A-F. The control knob, species distribution, process gas flow direction, process gas injection position and temperature profile of the substrate and / or substrate support can be set and adjusted during etching of any layer of the film stack 1000 or by etching the layer. It is conceivable to carry out during the etching.

まず図１０Ａを参照するが、フォトレジスト層１００２と、ＢＡＲＣ層１０００４と、ハードマスク層１００６と、ゲート電極層１００８とゲート誘電体層とが基板１０１４上に配置されたフィルム積層体１０００を用意する。ゲート誘電体層は高ｋ層１０１０とその下の任意のポリシリコン層１０１２を含んでいてもよい。基板１０１４は半導体基板、シリコン基板、ガラス基板等のいずれであってもよい。フィルム積層体１０００を構成する層は、原子層蒸着（ＡＬＤ）、物理気相蒸着（ＰＶＤ）、化学気相蒸着（ＣＶＤ）、プラズマＣＶＤ（ＰＥＣＶＤ）等の１つ以上の適切な慣用の堆積技法を用いて形成することができる。フィルム積層体３００はその他のモジュール製造業者の中でも特にカリフォルニア州サンタクララのアプライドマテリアル社から入手可能なセンチュラ（商標名）、プロデューサ（商標名）、エンデュラ（商標名）及びその他の半導体基板処理システムのそれぞれの処理モジュールを用いて堆積することができる。図１０Ａに図示の実施形態において、ＢＡＲＣ層１００４の一部はパターン形成されたフォトレジスト層１００２に形成された１つ以上の開口部１０１６を通して露出している。フィルム積層体を開口部１０１６を通してエッチングすることでゲート構造を規定する。 First, referring to FIG. 10A, a film laminate 1000 in which a photoresist layer 1002, a BARC layer 10004, a hard mask layer 1006, a gate electrode layer 1008, and a gate dielectric layer are disposed on a substrate 1014 is prepared. . The gate dielectric layer may include a high-k layer 1010 and an optional polysilicon layer 1012 below it. The substrate 1014 may be a semiconductor substrate, a silicon substrate, a glass substrate, or the like. The layers comprising the film stack 1000 may be one or more suitable conventional deposition techniques such as atomic layer deposition (ALD), physical vapor deposition (PVD), chemical vapor deposition (CVD), plasma CVD (PECVD), etc. Can be used. Film laminate 300 is a component of Centura ™, Producer ™, Endura ™ and other semiconductor substrate processing systems available from Applied Materials, Inc., Santa Clara, California, among other module manufacturers. It can be deposited using the respective processing module. In the embodiment illustrated in FIG. 10A, a portion of the BARC layer 1004 is exposed through one or more openings 1016 formed in the patterned photoresist layer 1002. The gate structure is defined by etching the film stack through opening 1016.

フィルム積層体１０００のエッチングは、まず最初にＢＡＲＣ層１００４をエッチングすることを含む。ＢＡＲＣ１００４層は、典型的には、フォトレジスト層１００２のパターニングを促進するために利用される有機材料である。ＢＡＲＣ層１００４のエッチング中、処理チャンバへの処理ガス流は第１排出ポート６０４と第２排出ポート６０６とでほぼ等分され、処理チャンバ内の種の分布を制御する。別の実施形態において、ＢＡＲＣ層１００４のエッチングには、ポート６０４とポート６０６との間に定められたその流量比全範囲を含め、排出ポート６０４にガス流の１００％を供給することから排出ポート６０６にガス流の１００％を供給することまでと幅がある。ＢＡＲＣ層１００４を図１０Ｂに図示するようにエッチングした後、図１０Ｃに図示されるように開口部１０１６を利用してハードマスク層１００６をエッチングする。 Etching the film stack 1000 includes first etching the BARC layer 1004. The BARC 1004 layer is typically an organic material that is utilized to facilitate patterning of the photoresist layer 1002. During the etching of the BARC layer 1004, the process gas flow into the process chamber is approximately divided at the first exhaust port 604 and the second exhaust port 606 to control the distribution of species within the process chamber. In another embodiment, the etching of the BARC layer 1004 involves supplying 100% of the gas flow to the exhaust port 604, including its full flow ratio range defined between the ports 604 and 606. There is a range to supply 606 with 100% of the gas flow. After the BARC layer 1004 is etched as shown in FIG. 10B, the hard mask layer 1006 is etched using the opening 1016 as shown in FIG. 10C.

ハードマスク層１００６はＳｉＯ_２、ＳｉＯ_３、ＳｉＯＮ又はその他の適切な材料から形成することができる。ハードマスク層１００６のエッチング中、処理チャンバに流入させる処理ガスの少なくとも約５０％を排出ポート６０６から供給する。その他の実施形態においては、ハードマスク層エッチングでの排出ポート６０４、６０６間の流量分布は実質的に均等である、或いはポート６０４、６０６間の比率は約２５：７５である。別の実施形態において、処理ガス流は排出ポート６０６から優先的に供給される。ハードマスク層１００６が一旦エッチングされたら、ゲート電極層１００８を図１０Ｄに図示するようにエッチングする。 The hard mask layer 1006 can be formed from SiO ₂ , SiO ₃ , SiON or other suitable material. During the etching of the hard mask layer 1006, at least about 50% of the processing gas flowing into the processing chamber is supplied from the exhaust port 606. In other embodiments, the flow distribution between the exhaust ports 604, 606 in the hard mask layer etch is substantially uniform, or the ratio between the ports 604, 606 is about 25:75. In another embodiment, the process gas stream is preferentially supplied from the exhaust port 606. Once the hard mask layer 1006 is etched, the gate electrode layer 1008 is etched as shown in FIG. 10D.

ゲート電極層１００８はポリシリコン層又はポリシリコン層上に配置された金属層を含んでいてもよい。ポリシリコン層はα−Ｓｉ又はｃ−Ｓｉであってもよい。ゲート電極層１００８での使用に適した金属層にはタングステン（Ｗ）、窒化タングステン（ＷＮ）、ケイ化タングステン（ＷＳｉ）、タングステンポリシリコン（Ｗ／ポリ）、タングステン合金、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、タンタルケイ素窒化物（ＴａＳｉＮ）、窒化チタン（ＴｉＮ）の単体或いはその組み合わせが含まれる。 The gate electrode layer 1008 may include a polysilicon layer or a metal layer disposed on the polysilicon layer. The polysilicon layer may be α-Si or c-Si. Metal layers suitable for use in the gate electrode layer 1008 include tungsten (W), tungsten nitride (WN), tungsten silicide (WSi), tungsten polysilicon (W / poly), tungsten alloy, tantalum (Ta), and nitride. Tantalum (TaN), tantalum silicon nitride (TaSiN), titanium nitride (TiN) alone or a combination thereof is included.

ゲート誘電体層１００８のエッチングはメイン工程、ソフトランディング工程、オーバーエッチング工程へと細分化することができる。各工程は発明に応じて別々に設定された１つ以上の処理パラメータを有する。例えば、メイン工程とソフトランディング工程では処理ガスを排出ポート６０４に優先的に流し、オーバーエッチング工程では排出ポート６０４、６０６に実質的に均等なガス流を流す。別の実施形態においては、オーバーエッチング工程で排出ポート６０６に処理ガスを優先的に流す。ゲート電極層１００８のエッチングに適した処理ガスは、通常、ＨＢｒ、ＢＣｌ_３、ＨＣｌ、塩素ガス（Ｃｌ_２）、三フッ化窒素（ＮＦ_３）、六フッ化硫黄ガス（ＳＦ_６）、及びＣＦ_４、ＣＨＦ_３、Ｃ_４Ｆ_８等の炭素及びフッ素含有ガスのうちの少なくとも１つを含む。 The etching of the gate dielectric layer 1008 can be subdivided into a main process, a soft landing process, and an over-etching process. Each process has one or more processing parameters set separately depending on the invention. For example, in the main process and the soft landing process, the processing gas is preferentially flowed to the discharge port 604, and in the overetching process, a substantially uniform gas flow is flowed to the discharge ports 604 and 606. In another embodiment, the process gas is preferentially flowed to the discharge port 606 in the overetching process. Process gases suitable for etching the gate electrode layer 1008 are typically HBr, BCl ₃ , HCl, chlorine gas (Cl ₂ ), nitrogen trifluoride (NF ₃ ), sulfur hexafluoride gas (SF ₆ ), and CF. ₄ , including at least one of carbon and fluorine-containing gas such as CHF ₃ and C ₄ F ₈ .

エッチング中、幾つかの処理パラメータを調節する。一実施形態においてはチャンバ圧を約２ｍＴｏｒｒ〜約１００ｍＴｏｒｒに調節する。ＲＦソース電力を約１００ワット〜約１５００ワットの範囲で印加して処理ガスから発生させたプラズマを維持してもよい。 During the etching, several processing parameters are adjusted. In one embodiment, the chamber pressure is adjusted to about 2 mTorr to about 100 mTorr. RF source power may be applied in the range of about 100 watts to about 1500 watts to maintain a plasma generated from the process gas.

ゲート電極層１００８へのエッチングに続き、ゲート誘電体層をエッチングする。適切なゲート誘電体層材料例には酸化物層、窒素含有層、酸化物と窒素含有層との複合体、窒素含有層をその間に挟む少なくとも１つ以上の酸化物層等が含まれるが、これに限定されない。一実施形態において、ゲート誘電体層材料は高ｋ材料（高ｋ材料は４．０を越える誘電率を有する）。高ｋ材料の例には二酸化ハフニウム（HｆＯ_２）、酸化ジルコニウム（ＺｒＯ_２）、ハフニウム・シリコン酸化物（ＨｆＳｉＯ_２）、ジルコニウム・シリコン酸化物（ＺｒＳｉＯ_２）、二酸化タンタル（ＴａＯ_２）、酸化アルミニウム、アルミニウムドープ・二酸化ハフニウム、ビスマス・ストロンチウム・チタン（ＢＳＴ）、プラチナ・ジルコニウム・チタン（ＰＺＴ）等が含まれる。 Following etching to the gate electrode layer 1008, the gate dielectric layer is etched. Examples of suitable gate dielectric layer materials include oxide layers, nitrogen-containing layers, composites of oxides and nitrogen-containing layers, at least one oxide layer sandwiching the nitrogen-containing layer therebetween, etc. It is not limited to this. In one embodiment, the gate dielectric layer material is a high-k material (a high-k material has a dielectric constant greater than 4.0). Examples of high-k materials are hafnium dioxide (HfO ₂ ), zirconium oxide (ZrO ₂ ), hafnium-silicon oxide (HfSiO ₂ ), zirconium-silicon oxide (ZrSiO ₂ ), tantalum dioxide (TaO ₂ ), aluminum oxide , Aluminum doped / hafnium dioxide, bismuth / strontium / titanium (BST), platinum / zirconium / titanium (PZT), and the like.

図１０Ａ−Ｅに図示の実施形態において、ゲート誘電体層は高ｋ層１０１０とポリシリコン層１０１２として図示されている。ポリシリコン層１０１２は上述のようにエッチングすることができる。高ｋ層１０１０は層１０１０を一酸化炭素とハロゲン含有ガスを含むプラズマに曝露することでエッチングすることができる。ゲート誘電体層をエッチングした後、図１０Ｆに図示されるように、フォトレジスト層１００２は酸素含有プラズマへの曝露等の剥離処理を用いて除去することができる。 In the embodiment illustrated in FIGS. 10A-E, the gate dielectric layer is illustrated as a high-k layer 1010 and a polysilicon layer 1012. Polysilicon layer 1012 can be etched as described above. The high-k layer 1010 can be etched by exposing the layer 1010 to a plasma containing carbon monoxide and a halogen-containing gas. After etching the gate dielectric layer, the photoresist layer 1002 can be removed using a stripping process such as exposure to oxygen-containing plasma, as illustrated in FIG. 10F.

エッチング方法７００、８００、９００は、図１１Ａ−Ｃのシーケンスに図示されるように、シャロートレンチアイソレーション（ＳＴＩ）構造の形成にも用いることができる。制御ノブ、種の分布、処理ガス流方向、処理ガス注入位置及び基板及び／又は基板支持体の温度プロファイルの設定及び／又は調節をフィルム積層体のいずれかの層のエッチング中、或いは層のエッチングとエッチングの間に実行することが考えられる。 Etching methods 700, 800, and 900 can also be used to form shallow trench isolation (STI) structures, as illustrated in the sequence of FIGS. 11A-C. Set and / or adjust control knob, species distribution, process gas flow direction, process gas injection position and temperature profile of substrate and / or substrate support during etching of any layer of film stack or etching layer It is conceivable to carry out between and etching.

まず図１１Ａを参照するが、フォトレジスト層１１０２と、基板１１０６上に配置されたポリシリコン層１１０４とを含むフィルム積層体１１００が用意される。基板１１０６は半導体基板、シリコン基板、ガラス基板等のいずれであってもよい。図１１Ａに図示の実施形態において、ポリシリコン層１１０４の一部はパターン形成されたフォトレジスト層１１０２に形成された１つ以上の開口部１１０８を通して露出している。フィルム積層体を開口部１１０８を通してエッチングすることでシャロートレンチアイソレーション（ＳＴＩ）構造を規定する。 First, referring to FIG. 11A, a film laminate 1100 including a photoresist layer 1102 and a polysilicon layer 1104 disposed on a substrate 1106 is prepared. The substrate 1106 may be any of a semiconductor substrate, a silicon substrate, a glass substrate, and the like. In the embodiment illustrated in FIG. 11A, a portion of the polysilicon layer 1104 is exposed through one or more openings 1108 formed in the patterned photoresist layer 1102. The film stack is etched through the opening 1108 to define a shallow trench isolation (STI) structure.

ポリシリコン層１１０４は、図１１Ｂに図示されるように、Ｃｌ_２、ＢＣｌ_３、ＨＣｌ、ＨＢｒ、ＣＦ_４等のハロゲン含有ガスを用いてエッチングされる。ポリシリコン層のエッチングは不動態化堆積工程と循環的に行ってもよい。ポリシリコン層のエッチングにはメインエッチング工程、ソフトランディング工程、及びオーバーエッチング工程が含まれ、方法７００、８００、９００は上述したエッチング工程の少なくともいずれか１つで行うことができる。ポリシリコン層１１０４のエッチング後、図１１Ｃに図示されるように、フォトレジスト層１１０２は酸素含有プラズマへの曝露等の剥離処理を用いて除去することができる。 As shown in FIG. 11B, the polysilicon layer 1104 is etched using a halogen-containing gas such as Cl ₂ , BCl ₃ , HCl, HBr, or CF ₄ . Etching of the polysilicon layer may be performed cyclically with the passivating deposition process. Etching the polysilicon layer includes a main etching process, a soft landing process, and an over-etching process, and the methods 700, 800, and 900 can be performed by at least one of the above-described etching processes. After the polysilicon layer 1104 is etched, the photoresist layer 1102 can be removed using a stripping process such as exposure to oxygen-containing plasma, as illustrated in FIG. 11C.

従って、基板表面の横方向全体にわたっての処理結果の分布を制御可能なエッチング処理を提供する。本発明の方法は、補足的な処理制御属性を調節することで中心部から縁部にかけての実質的に均一なエッチング深さ、ＣＤバイアス、マイクロローディング、側壁プロファイル、不動態化、エッチング速度、ステップカバレッジ、特徴部テーパー角、アンダーカットその他を得ることを可能にするという点で有利である。 Accordingly, an etching process capable of controlling the distribution of the processing result over the entire lateral direction of the substrate surface is provided. The method of the present invention provides substantially uniform etch depth from the center to the edge by adjusting supplemental process control attributes, CD bias, microloading, sidewall profile, passivation, etch rate, steps This is advantageous in that it makes it possible to obtain coverage, feature taper angles, undercuts and others.

上記は本発明の実施形態についてのものであるが、本発明の基本的な範囲から逸脱することなく本発明のその他および更に別の実施形態を考案することができ、本発明の範囲は特許請求の範囲によって規定される。 While the above is for an embodiment of the present invention, other and further embodiments of the invention can be devised without departing from the basic scope thereof, and the scope of the invention is claimed. Specified by the scope of

その一部が添付の図面で図示されている実施形態を参照し上記で簡単に概要を述べた本発明の更に具体的な説明を得ることで、本発明の上述した特徴が詳細に理解可能である。しかしながら、添付の図面は本発明の典型的な実施形態を図示するに過ぎず、本発明はその他の同等に効果的な実施形態も認め得るため、本発明の範囲を制限すると解釈されないことに留意すべきである。 The foregoing features of the invention can be more fully understood by obtaining a more specific description of the invention, briefly outlined above, with reference to embodiments, some of which are illustrated in the accompanying drawings. is there. It should be noted, however, that the accompanying drawings are merely illustrative of exemplary embodiments of the invention, and that the invention is not to be construed as limiting the scope of the invention, as other equally effective embodiments may be recognized. Should.

〜~ ゲートエッチング処理の概略図である。It is the schematic of a gate etching process. 平均ＣＤバイアス、基板温度と算出付着係数の関係を示すグラフである。It is a graph which shows the relationship between average CD bias, a substrate temperature, and a calculated adhesion coefficient. 処理質量分率と正規化距離との関係を示すグラフである。It is a graph which shows the relationship between a process mass fraction and the normalization distance. エッチング副生成物流束と基板半径との関係を示すグラフである。It is a graph which shows the relationship between an etching by-product flow bundle and a substrate radius. ＣＤバイアスと基板半径との関係を示すグラフである。It is a graph which shows the relationship between CD bias and a substrate radius. 本発明の一実施形態による例示的な半導体基板処理チャンバの概略図である。1 is a schematic diagram of an exemplary semiconductor substrate processing chamber according to one embodiment of the invention. FIG. 〜~ 図６のチャンバ又はその他の適切な処理チャンバで実施し得るエッチング処理の実施形態のフロー図である。FIG. 7 is a flow diagram of an embodiment of an etching process that may be performed in the chamber of FIG. 6 or other suitable processing chamber. 〜~ 図７、図８の方法及び／又は図９の方法を用いてエッチングし得る構造を形成するためのシーケンスの一実施形態を示す図である。FIG. 10 illustrates one embodiment of a sequence for forming a structure that can be etched using the method of FIGS. 7 and 8 and / or the method of FIG. 〜~ 図７、図８の方法及び／図９の方法を用いてエッチングし得る構造を形成するためのシーケンスの一実施形態を示す図である。FIG. 10 illustrates one embodiment of a sequence for forming a structure that can be etched using the methods of FIGS. 7 and 8 and / or the method of FIG.

理解のために、可能な限り、図面で共通する同一の要素は同一の参照番号を用いて表した。一実施形態における要素と構成は、特に記載することなく別の実施形態にて便宜上利用する場合がある。 For purposes of understanding, wherever possible, the same reference numbers will be used throughout the drawings to refer to the same element. Elements and configurations in one embodiment may be used for convenience in another embodiment without particular description.

Claims

基板へのエッチング副生成物の均一な堆積速度に対応する基板温度ターゲットプロファイルを求める工程と、
基板支持体の第２部位に対して基板支持体の第１部位の温度を優先的に調節することにより基板上でこの基板温度ターゲットプロファイルを実現する工程と、
優先的に調節された基板支持体上で基板をエッチングする工程を含む基板のエッチング方法。 Determining a substrate temperature target profile corresponding to a uniform deposition rate of etching by-products on the substrate;
Realizing the substrate temperature target profile on the substrate by preferentially adjusting the temperature of the first portion of the substrate support relative to the second portion of the substrate support;
A method for etching a substrate comprising the step of etching the substrate on a preferentially adjusted substrate support.

基板温度ターゲットプロファイルを求める工程が、
基板表面全体に亘るエッチング副生成物の分布を求める工程と、
分布と基板温度ターゲットプロファイルとを相関させる工程を更に含む請求項１記載の方法。 The process of obtaining the substrate temperature target profile is
Determining the distribution of etching by-products over the entire substrate surface;
The method of claim 1, further comprising correlating the distribution with a substrate temperature target profile.

エッチング副生成物の分布を求める工程が、基板表面についての付着係数を求める工程を更に含む請求項２記載の方法。 The method of claim 2, wherein the step of determining the distribution of etching by-products further comprises the step of determining an adhesion coefficient for the substrate surface.

エッチング副生成物の分布を求める工程が、基板表面への種の流束を求める工程を更に含む請求項２記載の方法。 The method of claim 2 wherein the step of determining the distribution of etching by-products further comprises the step of determining a flux of species to the substrate surface.

基板温度ターゲットプロファイルを求める工程が、
エッチング副生成物の付着と基板温度との関係をモデル化する工程と、
モデルから基板温度ターゲットプロファイルを作成する工程を更に含む請求項１記載の方法。 The process of obtaining the substrate temperature target profile is
Modeling the relationship between the deposition of etching by-products and the substrate temperature;
The method of claim 1, further comprising creating a substrate temperature target profile from the model.

基板温度ターゲットプロファイルを求める工程が、実験データを利用して基板温度ターゲットプロファイルを作成する工程を更に含む請求項１記載の方法。 The method of claim 1, wherein determining the substrate temperature target profile further comprises creating a substrate temperature target profile utilizing experimental data.

第１処理結果分布により表される第１処理状態を達成するための第１処理制御ノブを設置する工程と、
第２処理結果分布により表される第２処理状態を達成するための第２処理制御ノブを設置する工程と、
第１及び第２処理制御ノブの双方を所定の設定に設定することで第１及び第２処理結果分布とは異なる第３処理結果分布を生じさせる工程と、
所定の設定に設定された第１及び第２処理制御ノブを有する処理チャンバ内の基板支持体上に配置された基板をエッチングし、第１処理制御ノブは処理チャンバへのガス注入位置を選択し、第２処理制御ノブは基板支持体の温度プロファイルを選択する工程を含む基板エッチング方法。 Installing a first process control knob for achieving the first process state represented by the first process result distribution;
Installing a second process control knob for achieving the second process state represented by the second process result distribution;
Generating a third process result distribution different from the first and second process result distributions by setting both the first and second process control knobs to a predetermined setting;
Etching a substrate disposed on a substrate support in a processing chamber having first and second processing control knobs set to a predetermined setting, wherein the first processing control knob selects a gas injection position into the processing chamber. The second process control knob includes a step of selecting a temperature profile of the substrate support.

第１処理制御ノブを設定する工程が、直接ガス注入方向と間接ガス注入方向との比を選択する工程を更に含む請求項７記載の方法。 The method of claim 7, wherein setting the first process control knob further comprises selecting a ratio of a direct gas injection direction and an indirect gas injection direction.

第１処理制御ノブを設定する工程が、主にガスを基板の表面に対して実質的に直角方向で処理チャンバに流入させる工程を更に含む請求項７記載の方法。 8. The method of claim 7, wherein setting the first process control knob further comprises flowing gas into the process chamber primarily in a direction substantially perpendicular to the surface of the substrate.

第１処理制御ノブを設定する工程が、主にガスを基板の表面に対して実質的に平行方向で処理チャンバに流入させる工程を更に含む請求項７記載の方法。 8. The method of claim 7, wherein setting the first process control knob further comprises flowing gas into the process chamber primarily in a direction substantially parallel to the surface of the substrate.

第１処理制御ノブを設定する工程が、処理チャンバ内の不動態化種の局所分圧を制御する工程を更に含む請求項７記載の方法。 The method of claim 7, wherein setting the first process control knob further comprises controlling a local partial pressure of the passivating species within the process chamber.

第１処理制御ノブを設定する工程が、処理チャンバ内に直接的及び間接的双方のガス注入方向でガスを流入させる工程を更に含む請求項７記載の方法。 The method of claim 7, wherein setting the first process control knob further comprises injecting gas into the process chamber in both direct and indirect gas injection directions.

第２処理制御ノブを設定する工程が、基板支持体の第１部分を第２部分に対して優先的に加熱する工程を更に含む請求項７記載の方法。 The method of claim 7, wherein setting the second process control knob further comprises preferentially heating the first portion of the substrate support relative to the second portion.

第２処理制御ノブを設定する工程が、基板支持体の周縁部を中心部に対して優先的に加熱する工程を更に含む請求項７記載の方法。 8. The method of claim 7, wherein setting the second process control knob further comprises preferentially heating the periphery of the substrate support relative to the center.

第２処理制御ノブを設定する工程が、基板支持体の第１部分を第２部分に対して優先的に冷却する工程を更に含む請求項７記載の方法。 8. The method of claim 7, wherein setting the second process control knob further comprises preferentially cooling the first portion of the substrate support relative to the second portion.

基板のエッチング工程が、
（ａ）ＢＡＲＣ層のエッチング工程と、
（ｂ）ハードマスク層のエッチング工程と、
（ｃ）ゲート電極層をエッチングする工程を含み、エッチング工程（a）−（ｃ）の少なくとも２つを第１及び第２処理制御ノブの少なくとも１つについて異なる設定で行う請求項７記載の方法。 The etching process of the substrate
(A) a BARC layer etching step;
(B) a step of etching the hard mask layer;
8. The method of claim 7, comprising the step of: (c) etching the gate electrode layer, wherein at least two of the etching steps (a)-(c) are performed with different settings for at least one of the first and second process control knobs. .

ゲート電極層のエッチング工程が、ポリシリコン層のエッチング工程を更に含む請求項１６記載の方法。 17. The method of claim 16, wherein the step of etching the gate electrode layer further comprises the step of etching the polysilicon layer.

ゲート電極層のエッチング工程が、ポリシリコン層の上に配置された金属材料をエッチングする工程を更に含む請求項１７記載の方法。 The method of claim 17, wherein the step of etching the gate electrode layer further comprises etching a metal material disposed on the polysilicon layer.

基板のエッチング工程が、ポリシリコンをエッチングして高アスペクト比の構成部を形成する工程を更に含む請求項７記載の方法。 The method of claim 7, wherein the step of etching the substrate further comprises etching the polysilicon to form a high aspect ratio component.

第１処理制御ノブを設定する工程が、処理チャンバ内に直接的及び間接的双方のガス注入方向でガスを流入させる工程を更に含み、直接ガス流と間接ガス流との比が５０：５０から約０：１００である請求項１９記載の方法。 Setting the first process control knob further includes injecting gas into the process chamber in both direct and indirect gas injection directions, wherein the ratio of direct gas flow to indirect gas flow is from 50:50. The method of claim 19, which is about 0: 100.

その内部での種の分布が選択可能であり、横方向の温度制御が可能な基板支持体を有する処理チャンバ内に基板を設置する工程を含み、基板支持体によりもたらされた温度プロファイルと種の分布の選択とが制御パラメータセットを構成し、
第１制御パラメータセットを用いて第１材料層をエッチングする工程と、
第２制御パラメータセットを用いて第２材料層をエッチングする工程を含み、第１及び第２制御パラメータセットは異なる工程を含む基板のエッチング方法。 The distribution of the species within it is selectable and includes placing the substrate in a processing chamber having a substrate support capable of lateral temperature control, including the temperature profile and species provided by the substrate support. The selection of the distribution and the control parameter set constitutes
Etching the first material layer using the first control parameter set;
A method for etching a substrate, comprising: etching a second material layer using a second control parameter set, wherein the first and second control parameter sets include different steps.

第１層と第２層のエッチング工程が、
マスク層のエッチング工程と、
ポリシリコンをエッチングして高アスペクト比の構成部を形成する工程を更に含む請求項２１記載の方法。 The etching process of the first layer and the second layer includes:
Etching process of the mask layer;
The method of claim 21, further comprising etching the polysilicon to form a high aspect ratio component.

ポリシリコンをエッチングするための制御パラメータセットが、処理チャンバ内に直接的及び間接的双方のガス注入方向でガスを流入させる工程を更に含み、直接ガス流と間接ガス流との比が５０：５０から約０：１００である請求項２２記載の方法。 A set of control parameters for etching polysilicon further includes injecting gas into the processing chamber in both direct and indirect gas injection directions, wherein the ratio of direct gas flow to indirect gas flow is 50:50. 23. The method of claim 22, wherein the method is from about 0: 100.

第１層と第２層のエッチング工程が、
マスク層のエッチング工程と、
ゲート電極層のエッチング工程を更に含む請求項２１記載の方法。 The etching process of the first layer and the second layer includes:
Etching process of the mask layer;
The method of claim 21, further comprising an etching step of the gate electrode layer.

ゲート電極層のエッチング工程が、ポリシリコン層のエッチング工程を更に含む請求項２４記載の方法。 The method of claim 24, wherein the step of etching the gate electrode layer further comprises the step of etching the polysilicon layer.

ゲート電極層のエッチング工程が、ポリシリコン層の上に配置された金属材料のエッチング工程を更に含む請求項２５記載の方法。 26. The method of claim 25, wherein the step of etching the gate electrode layer further comprises the step of etching a metal material disposed on the polysilicon layer.

処理チャンバ内へのガス流の分布を変えることで第１制御パラメータセットと第２制御パラメータセットとの間に差を設ける工程を更に含む請求項２１記載の方法。 The method of claim 21, further comprising providing a difference between the first control parameter set and the second control parameter set by changing a distribution of gas flow into the processing chamber.

処理チャンバ内での種の分布を変える工程が、主にガスを基板の表面に対して実質的に直角方向で処理チャンバに流入させる工程を更に含む請求項２７記載の方法。 28. The method of claim 27, wherein altering the distribution of species within the processing chamber further comprises flowing gas into the processing chamber primarily in a direction substantially perpendicular to the surface of the substrate.

処理チャンバに流入するガスの方向を変えることで第１制御パラメータセットと第２制御パラメータセットとの間に差を設ける工程を更に含む請求項２１記載の方法。 The method of claim 21, further comprising providing a difference between the first control parameter set and the second control parameter set by changing the direction of the gas flowing into the processing chamber.

基板支持体の温度プロファイルを変えることで第１制御パラメータセットと第２制御パラメータセットとの間に差を設ける工程を更に含む請求項２１記載の方法。 The method of claim 21, further comprising the step of providing a difference between the first control parameter set and the second control parameter set by changing a temperature profile of the substrate support.

温度プロファイルを変える工程が、基板支持体の周縁部を中心部に対して優先的に加熱する工程を更に含む請求項３０記載の方法。 31. The method of claim 30, wherein the step of changing the temperature profile further comprises preferentially heating the periphery of the substrate support relative to the center.

温度プロファイルを変える工程が、基板支持体の第１部分を第２部分に対して優先的に冷却する工程を更に含む請求項３０記載の方法。 31. The method of claim 30, wherein changing the temperature profile further comprises preferentially cooling the first portion of the substrate support relative to the second portion.

第１制御パラメータセットと第２制御パラメータセットを選択することで中心から縁部にかけての処理結果を実質的に均一とする工程を含み、処理結果にはエッチ深さ、ＣＤバイアス、マイクロローディング、側壁プロファイル、不動態化、エッチング速度、ステップカバレッジ、構成部テーパー角、アンダーカットの少なくとも１つを含む請求項２１記載の方法。 Selecting a first control parameter set and a second control parameter set to substantially uniform the processing result from the center to the edge, the processing result including etch depth, CD bias, micro loading, sidewall The method of claim 21, comprising at least one of profile, passivation, etch rate, step coverage, component taper angle, and undercut.