JP2008532143A - より高い周波数アービターを介してサイクルあたり複数のバスアービトレーションを有するスイッチマトリクスシステム - Google Patents

より高い周波数アービターを介してサイクルあたり複数のバスアービトレーションを有するスイッチマトリクスシステム Download PDF

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Abstract

スイッチマトリクスシステム内のアービターは、バス周波数より大きい周波数で動作することにより、単一のバス周波数クロックサイクルにおける複数のバストランザクションリクエストを調停する。これは、アービトレーションロジックの1つのインスタンスを用いて単一周波数クロックサイクルにおいて2以上のアービトレーションオペレーションを可能にする。アービターは2以上のスレーブ装置に対して調停してもよいしまたは同じスレーブ装置に向けられた複数のマスタ装置リクエストを調停してもよい。アービター周波数は可変であってもよいし、例えば、従前のバス活動に基いて予測されてもよい。1つのバストランザクションのみが未決なら、アービター周波数はバス周波数に等しくてもよい。初期アービトレーション決定の結果を利用して同じバス周波数クロックサイクルで次のアービトレーション決定をより理知的に行ってもよい。

Description

この発明は一般に電子データ処理の分野に関し、特に高性能バスアービトレーションのシステムと方法に関する。
機能ユニット間のデータの転送はコンピューターシステムの一般的動作である。ディスクからメモリへのプログラムをプロセッサーに転送すること、グラフィックエンジンからフレームバッファへのデータをビデオカードに送信すること、およびキーボードまたはマウスからの入力をプロセッサーに送信することはコンピューターシステム内のデータ転送のすべての一般的な例である。
図1は、一般的に数字10により発生された、システムバスアーキテクチャの簡単化された図を描画する。システムバス12は、アドレスチャネル、データチャネル、制御チャネル等に分割されてもよいが、システムバスを相互接続する。CPU14またはDMAエンジン16のようなマスタ装置は、ここではバストランザクションと呼ばれる、メモリ18および入出力回路20のようなスレーブ装置へのまたはスレーブ装置からの、バス12を介したデータ転送を開始する。2以上の独立したマスタ14、16がバス12に接続されると、バスへのアクセスはアービター22により制御される。
技術的に知られているように、1つ以上のマスタ装置14、16はアービター22へのバスリクエストをアサートする。アービター22はバス12上の活動を監視し、バス12が利用可能になると、バス許可を、要求しているマスタ装置14、16の1つに送信する。次に許可されたマスタ装置14、16は、1つ以上のスレーブ装置10、20に向けられたリードまたはライトサイクルのように、バス12を介したトランザクションを開始してもよい。
少数のマスタ装置14、16をさまざまなスレーブ装置18、20に接続するためにシステムバス10が功を奏する一方、一度に1つのマスタ装置14、16のみがスレーブ装置18、20にアクセスすることができるという制限を課す。高性能プロセッサーにおいて、2以上のマスタ装置14、16が1つ以上のスレーブ装置18、20を独立してアクセスしたいかもしれない場合がよくある。
図2は一般に数字30によって示される、高性能データ転送システムを描画する。クロスバースイッチとしても知られる、スイッチマトリクス32は複数のマスタ装置34を複数のスレーブ装置36に相互接続する。もっとも一般的な場合に、任意のマスタ装置は任意のスレーブ装置にアクセスできる。例えば、図2はマスタ1がスレーブ1をアクセスし、マスタ2がスレーブ0をアクセスすることを描画する。いくつかの実施において、1つ以上のスレーブ装置36は2つ以上のアドレスバスを含んでいてもよく、2以上のマスタ装置34による同時アクセスを可能にする。
nのマスタ装置34と単一のスレーブ装置36からなるバスシステム30の場合、スレーブ装置36に対する競合するアクセスを調停するために、スイッチマトリクス32内に1つのアービターのみが必要である。nのマスタ34とmのスレーブ36を有する、n×mのクロスバーシステム30の場合、1からmのアービターが実施されてもよい。mのアービターを用いて最高の性能が得られるであろう。各アービターは、スレーブ装置36のために設けられる。m未満のアービターの場合、すなわち、2以上のスレーブ装置36に対して少なくとも1つのアービターが調停を実行する場合、各アービターは一度に、すなわち任意の所定のバスサイクルにおいて1つのスレーブ装置36にしか調停することができないので、性能は劣化するであろう。しかしながら、多くのアービターを例示化することはチップ面積を消費し、ルーチンを複雑にし、電力消費を増大させる。
1つ以上の実施形態によれば、バス内のアービターは、バス周波数より大きいアービター周波数で動作させることにより単一のバス周波数クロックサイクルで複数のバストランザクションリクエストを調停する。
一実施形態において、システムはバス周波数で動作するバスを含む。少なくとも1つのマスタ装置はバスに接続され、バストランザクションを要求する。少なくとも1のスレーブ装置はバスに接続され、バストランザクションに従事している。アービターはバス周波数より大きなアービター周波数で動作することにより単一のバス周波数クロックサイクルで2以上のトランザクションリクエストを調停する。
他の実施形態において、バス周波数で動作するバスにおいて複数のバストランザクションリクエストを調停する方法は、バス周波数より大きい調停周波数においてアービターを動作させることと、1つのバス周波数クロックサイクルにおいて複数のバストランザクションリクエストを調停することとを備える。
図3はクロスマトリクスシステム30における典型的なバストランザクションリクエストおよび調停のタイミング図を描画する。この例において、バスは、10nsecのクロックサイクルとともに100MHzのバス周波数で動作する。2つのスレーブAおよびBは単一のアービターを共有する。バスサイクル1において、2つのマスタ装置MO、MIは2つのスレーブ装置に向けられたバストランザクションのためのリクエストを同時に発行する。
従来のアービターを有するシステム30において、破線により示されるように、調停はバスサイクル2においてスレーブ装置Aに対して起こり、バスサイクル3においてスレーブ装置Bに対して起こるであろう。破線で示すように、アービターは、バスサイクル3においてスレーブ装置Aにリクエストを発行し、バスサイクル4においてスレーブ装置Bに対してリクエストを発行するであろう。スレーブ装置は、それぞれバスサイクル4および5において応答するであろう。マスタ装置MOおよびMIは、各それぞれのスレーブアクノレジメントを受信すると、バストランザクションに移ってもよい。
1つ以上の実施形態において、複数のアービトレーションサイクルは、バス周波数より高いアービター周波数でアービターを動作させることにより1バス周波数クロックサイクルで実行される。図3の実線信号で描画されるように、バス周波数の2倍のアービター周波数で(この実施形態では)実行することによりアービターは、バスサイクル2でスレーブ装置AおよびBの両方のための調停を実行する。従って、アービターはバスサイクル3でスレーブ装置AおよびBの両方にリクエストを発行することができる。スレーブ装置AおよびBの両方はバスサイクル4でアクノレジしてもよい。MOとMIは両方ともバスサイクル5でバストランザクションを始めてもよい。バスサイクル5は、上で述べ、破線で図4に描画したケースより早いフルサイクルであり、アービターはバス周波数で動作する。同様に、アービターを3倍、4倍または他の倍数のバス周波数で動作させることにより、3つ、4つ、またはそれ以上のスレーブに向けられたリクエストは単一のバス周波数クロックサイクルで調停されてもよく、それぞれのバス調停が並列に進行することを可能にする。
これらの実施形態において、アービターの単一のインスタンスは、アービトレーションロジックの2重のインスタンスを必要とすることなく、複数のスレーブのための複数のバストランザクションリクエストを並列に調停してもよい。ここに使用されるように、アービターの単一のインスタンスは、スレーブ装置36に向けられた1つ以上のバストランザクションリクエストの調停を実行するのに必要なロジックおよび構成情報を備える。バス周波数より高いアービター周波数でアービターを動作させることにより、各スレーブ装置36のためのロジックとは対照的に、複数のバストランザクションリクエストは、調停ロジックの1つのインスタンスのみを用いて、調停されてもよい。これは、異なる周波数の少なくとも2つのクロック信号を発生し、送信することを犠牲にして、シリコンエリアを節約し、ルーチンの複雑さを低減し、電力を節約する。
ほとんどの実施形態において、アービター周波数は、必ずしも2<n>倍数ではないけれども多少の倍数のバス周波数であろう(例えば、アービター周波数はバス周波数の3倍または5倍であってもよい)。これは、最大時間が各調停動作に供されることを可能にする。しかしながら、バス周波数の正確な倍数であるアービター周波数は、ここに開示された実施形態の限定ではない。一般に、少なくとも2つのバストランザクションリクエストが単一のバス周波数クロックサイクルで調停可能なように、アービター周波数は、単にバス周波数より十分に大きくてもよい。
図3のタイミング図は、単一の独創的なアービターを共有する2つの異なるスレーブ装置36に向けられたバストランザクションを同時に要求する2つのマスタ装置MO、MIを描画する。単一のマスタ装置34がアービターを共有する2つの異なるスレーブ装置36に向けられたバストランザクションを同時に要求するなら同じタイミング関係を生じる。例えば、マスタ装置34は一方のスレーブ装置36にリードトランザクションを命令し、他方のスレーブ装置にライトトランザクションを命令してもよい。あるいは、スレーブ装置36が異なる応答待ち時間を有し、トランザクションが生じた時、類似のバストランザクションのための同時のリクエストはバス衝突を生じさせないであろうことをマスタ装置34は知っていてもよい。
他の実施形態において、2つ以上のマスタ装置34は、同じスレーブ装置36に向けられたバストランザクションを同時に要求してもよい。スレーブ装置36が十分なアドレスバスキャパシティを有するなら、同時に2つ以上のバストランザクションに従事することができるかもしれない。高アドレスバスキャパシティの一例は共有チャネルバス構造である。シリコンエリアを節約し、ルーチンの複雑さを低減するために、バス30のアドレスチャネル機能性は、データ転送チャネルとマージされてもよい。例えば、アドレスバスはライトデータバスとチャネルを共有してもよい。システムが32ビットリアル(ハードウエア)アドレススペースおよび128ビットライトデータバスを有するなら、アドレスおよびライトデータ機能性を、単一の128ビットのバスチャネルに多重化することは1つのアドレス転送サイクルで4つまでの別個のアドレスを転送可能にする。この場合、4つまでのマスタ装置34(または、1つ以上のマスタ装置34が複数のバスリクエストを発行するならそれより少ないマスタ装置)は、2以上のアドレスが同じスレーブ装置36に向けられた状態で、同じサイクルでバストランザクションを要求してもよいしアドレスを発行してもよい。スレーブ装置36が能力を有するなら、スレーブ装置36はすべてのリクエストを受け入れ、複数の同時バストランザクションに従事してもよい。この実施形態において、単一のアービターは、バス周波数より大きなアービター周波数で動作することにより、単一のバス周波数クロックサイクルで、同じスレーブ装置36に向けられたすべての複数のバストランザクションリクエストを調停してもよい。
1つ以上の実施形態において、アービター周波数は可変であってもよい。1つのバストランザクションリクエストのみが未解決のとき、アービター周波数はバス周波数に等しくてもよい。この実施形態において、アービターは、バス周波数クロックサイクルあたり1つの調停を実行する従来のアービターに似ている。これは、バスより高い周波数でアービターを動作させることに対して電力を節約する。そのようにすると、性能利益をもたらさない。
一実施形態において、アービター周波数が予測される。予測は、例えば最近の過去のバス活動に基いていてもよい。1つ以上のマスタ装置34が複数のバストランザクションリクエストを発行している期間に、(異なるマスタ装置34から同じスレーブ装置36にまたはアービターを共有する異なるスレーブ装置36にであろうとなかろうと)複数の調停の可能性に対してアービター周波数を増大させてもよい。例えば、一実施形態において、以前のnのバスサイクルの期間中に未解決のバストランザクション要求の数を記憶し、調べて1つ以上の次のバスサイクルのために調停周波数を予測してもよい。他の実施形態において、複数の未解決のバストランザクションリクエストという事実は、プロセッサー分岐予測インプリメンテーションにおいてよく知られているように飽和カウンターをインクリメントしてもよい。複数の未解決のバストランザクションリクエストが無い長期間はカウンターをデクリメントしてもよい。カウンターのMSBはより高いアービター周波数が採用されるべきかどうかの予測として使用されてもよい。当業者は、幅広い種類の技術がアービター周波数を予測するために採用されてもよいことを認識するであろう。
一実施形態において、以前の調停の結果を考察することにより次の調停の「インテリジェンス」を増加させるために、アービターはシーケンシャルな調停のシリアルな性質を利用してもよい。例えば、第1の調停動作が、マスタ装置34からスレーブ装置36へのライトリクエストを許可するなら、同じバス周波数クロックサイクル期間中に実行される次の調停は、そうでなければ許可されたであろう他のマスタ装置からの同じスレーブ装置36へのライトリクエストを許可することを断り、スレーブ装置36におけるライトデータの衝突を排除するようにしてもよい。
一実施形態において、アービターは、例えば各マスタ装置34から各スレーブ装置36にリードおよびライトトランザクションの各可能な組み合わせにビットを割り当てるペンディングバスステートレジスタを含んでいてもよい。アービターによる早期の調停決定は、関連するペンディングバスステートビットを設定してもよい。アービター内のロジックはこれらの調停決定の結果、例えば、更新されたペンディングバスステートを利用して、同じバス周波数クロックサイクル内でより理知的に次の調停決定を行ってもよい。これは、バストラフィックを最適化し、衝突とボトルネックを回避することにより、(バス周波数クロックサイクルあたりの複数の調停の性能改善を超えて)より高い性能を生じるかもしれない。
アービターをバス周波数より高いアービター周波数で動作させることにより単一のバス周波数クロックサイクルで複数のバストランザクションリクエスト調停を実行することは、調停ロジックの複数のインスタンスの犠牲なしに並列調停を可能とすることにより性能を増加させる。後の調停動作は、入力として以前の調停決定の結果を有するので、複数の調停のシリアルな性質は、より理知的な調停決定を可能にする。電力を節約するために、複数の要求が未解決でないとき、調停周波数は、バス周波数に減速してもよい。ロウバス利用の期間中の電力保存と、ヘビーバス利用の期間中の改善された性能とのバランスを取るために、調停周波数は予測されてもよい。
この発明は特定の特徴、観点および実施形態に関してここに記載されたけれども多数の変形物、変更、及び他の実施形態は、この発明の広い範囲内で可能であり、従って、すべての変形物、変更および実施形態は、この発明の範囲内にあると見なされるべきである。それゆえ、この実施形態は、あらゆる面で実例として解釈されるべきであり、制限するものとして解釈されるべきでない。添付されたクレームの意味と、等価な範囲内に入るすべての変更は、クレーム中の包含されることを意図している。
図1は従来技術のコンピューターバスの機能ブロック図である。 図2はクロスバーバスの機能ブロック図である。 図3はクロスバーアービトレーションサイクルのタイミング図である。

Claims (17)

  1. バス周波数において動作するバスと、
    バスに接続され、バストランザクションを要求する少なくとも1つのマスタ装置と、
    バスに接続され、バストランザクションに従事する少なくとも1つのスレーブデバイスと、
    バス周波数より大きいアービター周波数で動作することにより単一のバス周波数クロックサイクルで1つ以上のトランザクションリクエストを調停するアービターと、
    を備えた、システム。
  2. 前記アービターは調停ロジックの単一のインスタンシエーションを備える、請求項1の方法。
  3. アービター周波数はバス周波数の倍数である、請求項1の方法。
  4. 前記スレーブ装置は、少なくとも2つのアドレスパスを含み、
    2つのマスタ装置は、バストランザクションをスレーブ装置に同時に要求し、
    前記アービターは、単一バス周波数クロックサイクルで両方のマスタ装置に許可を発行する、請求項1の方法。
  5. 前記マスタ装置はバストランザクションを2つのスレーブ装置に同時に要求し、
    前記アービターは、単一のバス周波数クロックサイクルで、両方のスレーブ装置のためにマスタ装置に許可を発行する、請求項1の方法。
  6. 1つより多くないバストランザクションリクエストがアサートされるなら、アービター周波数はバス周波数に等しい、請求項1の方法。
  7. 前記アービター周波数はバストランザクションリクエスト活動に応答して予測される、請求項1の方法。
  8. 前記アービターは、単一のバス周波数クロックサイクルで少なくとも第1および第2のバストランザクションリクエストをシーケンシャルに調停し、前記第2のリクエストの調停は、前記第1のリクエストの調停の結果を含む、請求項1の方法。
  9. 前記アービターは、ペンディングバストランザクションの状態を維持する、請求項8の方法。
  10. バス周波数において動作するバス内の複数のバストランザクションリクエストを調停する方法において、
    前記バス周波数より大きなアービター周波数でアービターを動作させることと、
    1バス周波数クロックサイクルで複数のバストランザクションリクエストを調停することと、
    を備えた方法。
  11. 前記アービター周波数は前記バス周波数の倍数である、請求項10の方法。
  12. 前記アービターは各アービター周波数クロックサイクルでバストランザクションリクエストを調停する、請求項11の方法。
  13. 前記アービターは単一のバス周波数クロックサイクルで少なくとも第1および第2のバストランザクションリクエストをシーケンシャルに調停し、前記第2のリクエストの調停は、前記第1のリクエストの調停の結果を含む、請求項12の方法。
  14. 前記アービターは、ペンディングバストランザクションの状態を維持する、請求項13の方法。
  15. 前記アービター周波数は可変である、請求項10の方法。
  16. 前記アービター周波数はバス活動に基いて予測される、請求項15の方法。
  17. 唯一つのバスリクエストがペンディングなら、前記アービター周波数は前記バス周波数に等しい、請求項10の方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013544001A (ja) * 2010-10-20 2013-12-09 クアルコム,インコーポレイテッド バスデバイスのヘルス情報に基づく通信バス上のバストランザクションのアービトレーションおよび関連する電力管理

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7523110B2 (en) * 2005-03-03 2009-04-21 Gravic, Inc. High availability designated winner data replication
US7532636B2 (en) * 2005-10-07 2009-05-12 Intel Corporation High bus bandwidth transfer using split data bus
US7814253B2 (en) * 2007-04-16 2010-10-12 Nvidia Corporation Resource arbiter
US8006021B1 (en) * 2008-03-27 2011-08-23 Xilinx, Inc. Processor local bus bridge for an embedded processor block core in an integrated circuit
KR101061187B1 (ko) * 2009-06-22 2011-08-31 한양대학교 산학협력단 버스 시스템 및 그 제어 장치
US8370551B2 (en) * 2010-01-08 2013-02-05 International Business Machines Corporation Arbitration in crossbar interconnect for low latency
US8713277B2 (en) 2010-06-01 2014-04-29 Apple Inc. Critical word forwarding with adaptive prediction
JP5528939B2 (ja) * 2010-07-29 2014-06-25 ルネサスエレクトロニクス株式会社 マイクロコンピュータ
KR20120041008A (ko) * 2010-10-20 2012-04-30 삼성전자주식회사 버스 시스템
US8787368B2 (en) * 2010-12-07 2014-07-22 Advanced Micro Devices, Inc. Crossbar switch with primary and secondary pickers
US9152598B2 (en) 2012-11-28 2015-10-06 Atmel Corporation Connecting multiple slave devices to a single master controller in bus system
KR102012699B1 (ko) 2013-01-25 2019-08-21 삼성전자 주식회사 다중 버스 시스템 및 이를 포함하는 반도체 시스템
US9407578B2 (en) * 2013-03-12 2016-08-02 Imagination Technologies Limited System and method of arbitrating access to interconnect
US9372818B2 (en) * 2013-03-15 2016-06-21 Atmel Corporation Proactive quality of service in multi-matrix system bus
US9471524B2 (en) 2013-12-09 2016-10-18 Atmel Corporation System bus transaction queue reallocation
US9230691B1 (en) * 2014-11-06 2016-01-05 Qualcomm Incorporated Shared repair register for memory redundancy
US11256651B2 (en) * 2019-04-26 2022-02-22 Qualcomm Incorporated Multiple master, multi-slave serial peripheral interface

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000148279A (ja) * 1998-11-12 2000-05-26 Funai Electric Co Ltd 電子機器
JP2000339269A (ja) * 1999-03-19 2000-12-08 Matsushita Electric Ind Co Ltd クロスバススイッチ装置
JP2001265711A (ja) * 2000-03-17 2001-09-28 Casio Comput Co Ltd データ転送装置およびバスシステム
JP2004199404A (ja) * 2002-12-18 2004-07-15 Matsushita Electric Ind Co Ltd バス調停装置およびそれを備えた半導体集積回路

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4620278A (en) * 1983-08-29 1986-10-28 Sperry Corporation Distributed bus arbitration according each bus user the ability to inhibit all new requests to arbitrate the bus, or to cancel its own pending request, and according the highest priority user the ability to stop the bus
US5604735A (en) * 1995-03-15 1997-02-18 Finisar Corporation High speed network switch
KR100201325B1 (ko) * 1996-03-30 1999-06-15 유기범 다중 프로세서 시스템에서 시스템 버스의 클럭속도를 향상시키는 방법
US5933610A (en) * 1996-09-17 1999-08-03 Vlsi Technology, Inc. Predictive arbitration system for PCI bus agents
JPH11184806A (ja) * 1997-12-18 1999-07-09 Fujitsu Ltd バス制御装置
US6519666B1 (en) * 1999-10-05 2003-02-11 International Business Machines Corporation Arbitration scheme for optimal performance
TW468112B (en) * 1999-12-15 2001-12-11 Via Tech Inc Arbitrating method of bus between control chipsets
US6651148B2 (en) * 2000-05-23 2003-11-18 Canon Kabushiki Kaisha High-speed memory controller for pipelining memory read transactions
US20040083226A1 (en) * 2000-05-31 2004-04-29 Alan Eaton System, mehtods, and data structures for transmitting genealogical information
US20020078311A1 (en) * 2000-12-20 2002-06-20 Fujitsu Limited Multi-port memory based on DRAM core
US20040083326A1 (en) 2002-10-29 2004-04-29 Yuanlong Wang Switch scheduling algorithm
US6948017B2 (en) * 2002-12-18 2005-09-20 International Business Machines Corporation Method and apparatus having dynamically scalable clock domains for selectively interconnecting subsystems on a synchronous bus
US6954821B2 (en) 2003-07-31 2005-10-11 Freescale Semiconductor, Inc. Crossbar switch that supports a multi-port slave device and method of operation
US7219177B2 (en) * 2004-11-23 2007-05-15 Winbond Electronics Corp. Method and apparatus for connecting buses with different clock frequencies by masking or lengthening a clock cycle of a request signal in accordance with the different clock frequencies of the buses

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000148279A (ja) * 1998-11-12 2000-05-26 Funai Electric Co Ltd 電子機器
JP2000339269A (ja) * 1999-03-19 2000-12-08 Matsushita Electric Ind Co Ltd クロスバススイッチ装置
JP2001265711A (ja) * 2000-03-17 2001-09-28 Casio Comput Co Ltd データ転送装置およびバスシステム
JP2004199404A (ja) * 2002-12-18 2004-07-15 Matsushita Electric Ind Co Ltd バス調停装置およびそれを備えた半導体集積回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013544001A (ja) * 2010-10-20 2013-12-09 クアルコム,インコーポレイテッド バスデバイスのヘルス情報に基づく通信バス上のバストランザクションのアービトレーションおよび関連する電力管理

Also Published As

Publication number Publication date
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