JP2008515096A5

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Publication number: JP2008515096A5
Application number: JP2007534659A
Authority: JP
Filing date: 2005-09-21
Publication date: 2009-01-08
Anticipated expiration: 2025-09-21

Claims

更新のために第１プロセッサコアがモニタリングしているアドレスレンジを識別するアドレスレンジインディケーションを通信するように構成された第１プロセッサコアを有し、前記第１プロセッサコアは、更新のために前記第１プロセッサコアに前記アドレスレンジをモニタリングさせるように定義された第１の命令の実行に応答して、前記アドレスレンジインディケーションを通信するように構成されているものであって、
前記アドレスレンジインディケーションを受信するように結合されるとともに、前記アドレスレンジにおいて少なくとも１バイトを更新する書込みオペレーションの実行に応答して、前記第１プロセッサコアに信号を送信するように構成された第２プロセッサコアを有し、前記第２プロセッサコアは、前記書込みオペレーションをコヒーレントに実行するように、１以上のコヒーレンシー通信を発行するように構成されており、
前記第１プロセッサコアは、前記書込みオペレーションをコヒーレントに実行するように、前記第２プロセッサコアによって発行された前記１以上のコヒーレンシー通信を受信する前に前記第２プロセッサコアからの信号を受信するように結合されており、さらに、前記第１プロセッサコアは、前記第２プロセッサコアからの信号に応答して、前記アドレスレンジの更新を待つ第１の状態から抜け出すように構成されている、システム。
前記アドレスレンジインディケーションは、連続したメモリバイトのブロックを識別するアドレスを含む、請求項１に記載のシステム。
前記ブロック連続メモリバイトはキャッシュラインである、請求項２に記載のシステム。
前記第１プロセッサコアは、コンピュータシステムの他のコンポーネントと通信するためのインターフェースに結合されており、前記第１プロセッサコアは、前記更新のインディケーションが前記アドレスレンジの更新を示していれば、前記インターフェースからの更新インディケーションの受信に応答して、前記第１の状態から抜け出すようにさらに構成されている、請求項１に記載のシステム。
前記更新のインディケーションはプローブである、請求項４に記載のシステム。
前記第１プロセッサコアは、前記アドレスレンジインディケーションを記録するように構成された第１レジスタを含む、請求項１記載のシステム。
前記第２プロセッサコアは、前記アドレスレンジインディケーションのシャドウコピーを記録するように構成された第２レジスタを含む、請求項６に記載のシステム。
前記第１の状態は、電力節約状態を含む、請求項１に記載のシステム。
第１プロセッサコアが更新をモニタリングしているアドレスレンジを識別するアドレスレンジインディケーションを第１プロセッサコアから第２プロセッサコアに通信するステップを有し、前記通信は、更新のために前記第１プロセッサコアに前記アドレスレンジをモニタリングさせるように定義された前記第1プロセッサコアの第１の命令の実行に応答するものであり、
前記第２プロセッサコアの前記アドレスレンジにおいて、少なくとも１バイトを更新する書込みオペレーションを実行するステップと、
前記書込みオペレーションをコヒーレントに実行するように、前記第２プロセッサコアから１以上のコヒーレンシー通信を発行するステップと、
前記書込みオペレーションに応答して、前記第１プロセッサコアに信号を送信するステップと、
前記第１プロセッサコアが前記アドレスレンジにおいて前記更新を待っている第１の状態から抜け出すステップと、を含み、前記抜け出すステップは、前記信号に応答するものであって、さらに、前記書込みオペレーションをコヒーレントに実行するように、前記第２プロセッサコアによって１以上のコヒーレンシー通信を受信する前に起きる、方法。
前記アドレスレンジインディケーションは、連続したメモリバイトのブロックを識別するアドレスを含む、請求項９に記載の方法。
前記ブロック連続メモリバイトはキャッシュラインである、請求項１０に記載の方法。
前記第１プロセッサコアは、前記コンピュータシステムの他のコンポーネントと通信するためのインターフェースに結合されているものであって、前記更新のインディケーションが前記アドレスレンジの更新を示していれば、前記インターフェースからの更新のインディケーションの受信に応答して、前記第１プロセッサコアの前記第１の状態から抜け出すステップをさらに含む、請求項９に記載の方法。
前記更新のインディケーションはプローブである、請求項１２に記載の方法。
前記第１の状態は、電力節約状態を含む、請求項９に記載の方法。
第１の命令に応答して更新のためにアドレスレンジをモニタリングするように構成されたモニタユニットを備えたプロセッサコアであって、
前記プロセッサコアは、前記アドレスレンジの更新を待つために第１の状態に入るよう構成されており、
前記モニタユニットは、前記第１の命令の実行に応答して、第２のプロセッサコアに対する前記アドレスレンジを識別するアドレスレンジインディケーションを通信するように構成されており、さらに、
前記モニタユニットは、第２のプロセッサコアから、前記第２プロセッサコアが前記アドレスレンジにおいて少なくとも１バイトを更新していることを示す信号を受信するように構成されており、さらに、前記プロセッサコアは前記書込みオペレーションをコヒーレントに実行するように、前記第２プロセッサコアによって発行された１以上のコヒーレンシー通信を受信する前に信号を受信するように結合されており、さらに、前記プロセッサコアは、前記信号に応答して前記第１の状態から抜け出すように構成されている、プロセッサコア。
前記アドレスレンジインディケーションは、連続したメモリバイトのブロックを識別するアドレスを含む、請求項１５に記載のプロセッサコア。
前記ブロック連続メモリバイトはキャッシュラインである、請求項１６に記載のプロセッサコア。
前記コンピュータシステムの他のコンポーネントと通信するためのインターフェースをさらに有しており、前記プロセッサコアは、前記更新のインディケーションが前記アドレスレンジの更新を示していれば、前記インターフェースからの更新インディケーションの受信に応答して、前記第１の状態から抜け出すようにさらに構成されている、請求項１５に記載のプロセッサコア。
前記更新のインディケーションはプローブである、請求項１８に記載のプロセッサコア。
前記第モニタユニットは、前記アドレスレンジインディケーションを記録するように構成された第１レジスタを含む、請求項１５記載のプロセッサコア。
前記モニタユニットは、前記第２プロセッサプロセッサコアから受信した前記アドレスレンジインディケーションのシャドウコピーを記録するように構成されており、前記第２プロセッサコアは、前記第２アドレスレンジインディケーションにより示された第２アドレスレンジの更新をモニタリングする、請求項２０に記載のプロセッサコア。
前記モニタユニットは、前記第２アドレスレンジにおいて少なくとも１バイトを更新している第２書込みオペレーションを実行する前記プロセッサコアに応答して、前記第２プロセッサコアに信号を送信するように構成されている、請求項２１に記載のプロセッサコア。
前記第２の状態は、電力節約状態を含む、請求項１５に記載のプロセッサコア。
前記プロセッサコアは、第２の命令の実行に応答して、前記第１の状態に入るように構成されている、請求項１５に記載のプロセッサコア。
前記第２プロセッサコアは、前記インターフェースとは別個に前記第１プロセッサコアに信号を送信するよう結合されている、請求項４に記載のシステム。
前記第１プロセッサコアは、前記第１プロセッサコアが前記アドレスレンジ内での更新を待っていることを示す第２信号の実行に応答して、前記電力節約状態に入るように構成されている、請求項８に記載のシステム。
前記プロセッサコアは、前記インターフェースとは別個に前記信号を受信するよう結合されている、請求項１８に記載のプロセッサコア。