JP2008311286A - Semiconductor thin film and its manufacturing method - Google Patents
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Abstract
Description
本発明は、結晶シリコン層が形成される半導体薄膜及びその製造方法に関し、特に薄膜シリコントランジスタ（ＴＦＴ）や三次元ＬＳＩなどの半導体素子に使用される半導体薄膜及びその製造方法に関する。 The present invention relates to a semiconductor thin film on which a crystalline silicon layer is formed and a manufacturing method thereof, and more particularly to a semiconductor thin film used for a semiconductor element such as a thin film silicon transistor (TFT) or a three-dimensional LSI and a manufacturing method thereof.
近年、多結晶シリコンで構成されたＴＦＴを用いた液晶表示装置や有機ＥＬ表示装置、三次元ＬＳＩなどの実現に向けて、絶縁性基板の上に単結晶シリコンで構成された半導体素子に匹敵する高性能なＴＦＴが開発されている。 In recent years, a liquid crystal display device using a TFT made of polycrystalline silicon, an organic EL display device, a three-dimensional LSI, etc., are comparable to a semiconductor element made of single crystal silicon on an insulating substrate. High performance TFTs have been developed.
とくに携帯電話やデジタルカメラのモニターとしての対角１．５〜３インチの小型パネルにおいては、ガラス基板上にメモリ回路やロジック回路を内蔵したシステムオンパネルの開発がさかんに進められている。 In particular, for a small panel having a diagonal size of 1.5 to 3 inches as a monitor of a mobile phone or a digital camera, development of a system-on-panel in which a memory circuit and a logic circuit are built on a glass substrate is being promoted.
従来の携帯電話又はデジタルカメラのモニターパネルは、対角２インチで１０万画素程度の精細度で十分であった。 A monitor panel of a conventional mobile phone or digital camera has a resolution of about 100,000 pixels with a diagonal size of 2 inches.
しかし、携帯電話へのインターネットブラウザ機能の搭載や、デジタルカメラにおける大画面モニターの搭載など、商品の差別化が進んでおり、大画面化かつ高精細化が進んでいる。 However, products are becoming more differentiated, such as an Internet browser function on mobile phones and a large screen monitor in digital cameras.
さらに今後は、携帯電話でテレビ画像を受信したり、デジタルカメラのモニターパネルで被写体のフレーミングをしたり、小型パネルでの動画再生も欠かせないものになっている。 In the future, it will be indispensable to receive TV images with a mobile phone, frame a subject with a monitor panel of a digital camera, and play a video on a small panel.
例えば、ＱＶＧＡ（Ｑｕａｒｔｅｒ Ｖｉｄｅｏ Ｇｒａｐｈｉｃｓ Ａｒｒａｙ）やＶＧＡクラスの高精細な画像を表示するには、画素数が多い上に、短時間で各画素に書き込まれなければ、動画を表示することが不可能である。 For example, in order to display a QVGA (Quarter Video Graphics Array) or VGA class high-definition image, it is impossible to display a moving image unless the number of pixels is large and the pixels are not written in a short time. is there.
そのため、液晶パネルや有機ＥＬパネルのソース駆動回路用のトランジスタには高速動作が要求され、高い電界効果移動度が必要となっている。現在、単結晶によるＭＯＳトランジスタか、結晶性が高い多結晶シリコンで構成されたＴＦＴで構成されている。 For this reason, a transistor for a source driving circuit of a liquid crystal panel or an organic EL panel is required to operate at high speed, and high field effect mobility is required. At present, it is composed of a single-crystal MOS transistor or a TFT composed of polycrystalline silicon having high crystallinity.
また、ソース駆動回路用の高い精度のディジタル−アナログ変換器（ＤＡＣ）を構成するためにはトランジスタのしきい電圧Ｖｔｈのバラツキが小さいことが要求される。 Further, in order to configure a high-accuracy digital-analog converter (DAC) for the source driving circuit, it is required that the variation in the threshold voltage Vth of the transistor is small.
多結晶シリコンにおいては、結晶粒と結晶粒との境界領域に、欠陥準位が高密度で分布する結晶粒界が存在する。この欠陥準位の存在とドレイン端に印加される電界との相乗効果によってオフ電流が増加してしまう。 In polycrystalline silicon, there are crystal grain boundaries in which defect levels are distributed at a high density in the boundary region between crystal grains. The off current increases due to a synergistic effect of the existence of the defect level and the electric field applied to the drain end.
この対策として、水素プラズマ等の水素化処理が提案されており、多結晶シリコンに水素原子を注入することで、欠陥を終端させて、より安定な特性を有する半導体素子の実現を可能にしている。 As a countermeasure, hydrogen treatment such as hydrogen plasma has been proposed, and by implanting hydrogen atoms into polycrystalline silicon, defects can be terminated and a semiconductor device having more stable characteristics can be realized. .
ただし、上記の水素化処理においては、多結晶シリコン粒界やゲート絶縁膜へ注入される水素量のバラツキに起因して、Ｖｔｈにもバラツキが生じてしまうことがあった（特許文献１）。 However, in the hydrogenation treatment described above, Vth may also vary due to variations in the amount of hydrogen injected into the polycrystalline silicon grain boundaries and the gate insulating film (Patent Document 1).
非晶質シリコンに結晶化を促進する触媒金属を添加した後、加熱処理を施し、従来方法に比べて、低温・短時間の加熱処理で、結晶の配向性が揃った良好な結晶シリコンが得られる方法が特許文献２に開示されている。 After adding a catalytic metal that promotes crystallization to amorphous silicon, heat treatment is performed, and good crystalline silicon with uniform crystal orientation can be obtained by low-temperature and short-time heat treatment compared to conventional methods. Is disclosed in Patent Document 2.
特許文献２によると、触媒金属を用いて得られた結晶シリコンをそのまま用いて作製したＴＦＴには、オフ電流が増加するということがある。結晶シリコン中では触媒金属が不規則、とくに結晶粒界において偏析し、この偏析した触媒金属が電流経路となり、オフ電流の増加を引き起こしていると考えられている。 According to Patent Document 2, there is a case where an off-current increases in a TFT manufactured by using crystalline silicon obtained by using a catalytic metal as it is. In crystalline silicon, the catalyst metal is irregular, particularly segregates at the grain boundaries, and this segregated catalyst metal is considered to be a current path, causing an increase in off-current.
そこで、結晶シリコンの作製工程の後、触媒金属を半導体膜中から移動させて、半導体膜中の金属触媒の濃度を低減させる方法（ゲッタリング）が必要であった。 Therefore, a method (gettering) for reducing the concentration of the metal catalyst in the semiconductor film by moving the catalyst metal from the semiconductor film after the crystalline silicon manufacturing process is necessary.
特許文献３には、触媒金属を用いて結晶化された結晶シリコンの一部に、ゲッタリング領域として非晶質化された領域を形成する方法が開示されている。 Patent Document 3 discloses a method of forming an amorphous region as a gettering region in part of crystalline silicon crystallized using a catalyst metal.
また、特許文献４には、リン、ヒ素等の第５族Ｂに属する元素を利用して、ＴＦＴのチャネル形成領域からソース及びドレイン領域へ触媒元素を移動させることにより、ゲッタリングを行う方法が開示されている。 Further, Patent Document 4 discloses a method for performing gettering by using an element belonging to Group B such as phosphorus and arsenic to move a catalytic element from a channel formation region of a TFT to a source and drain region. It is disclosed.
しかしながら、これらの方法を用いても、一部の領域では、ゲッタリング不足によるオフ動作時のリーク電流が増大するなど、ＴＦＴ素子によるバラツキが発生していた。 However, even if these methods are used, variations in TFT elements occur in some areas, such as an increase in leakage current during off operation due to insufficient gettering.
特許文献５には、非晶質シリコンを約１１００℃の高温にてアニールすることで再結晶化し、さらに１０００℃にまで温度を下げ気相にて結晶シリコンをエピタキシャル成長させる技術が開示されている。このようにすることにより、基板からの不純物拡散を防いでいる。 Patent Document 5 discloses a technique in which amorphous silicon is recrystallized by annealing at a high temperature of about 1100 ° C., and further, the temperature is lowered to 1000 ° C. to epitaxially grow crystalline silicon in a gas phase. By doing so, impurity diffusion from the substrate is prevented.
また、特許文献６には、非晶質シリコンをレーザーなどの光源を用いてアニール再結晶化した膜の上に、不純物を含まず粒径が大きい結晶シリコン膜をエピタキシャル成長させることが開示されている。ただし、エピタキシャル成長には熱ＣＶＤなどが用いられており、温度に関する詳細な記述はない。 Patent Document 6 discloses epitaxial growth of a crystalline silicon film containing no impurities and having a large grain size on a film obtained by annealing and recrystallizing amorphous silicon using a light source such as a laser. . However, thermal CVD or the like is used for epitaxial growth, and there is no detailed description regarding temperature.
従来から結晶シリコン基板上に、結晶シリコン膜を低温で形成する方法がよく知られている。 Conventionally, a method of forming a crystalline silicon film on a crystalline silicon substrate at a low temperature is well known.
非特許文献１によると、結晶シリコン上にプラズマＣＶＤで微結晶シリコンを堆積した場合、微結晶シリコン膜の結晶性はプラズマ条件など成膜条件だけでなく、基板依存性を持つことが明らかにされている。 According to Non-Patent Document 1, when microcrystalline silicon is deposited on crystalline silicon by plasma CVD, it is clarified that the crystallinity of the microcrystalline silicon film has substrate dependence as well as film forming conditions such as plasma conditions. ing.
さらには、適切な結晶シリコン基板の表面状態を準備することにより、基板温度３００℃程度の低温でエピタキシャル成長され、ストリーク状の高速反射電子回折（ＲＨＥＥＤ）パターンが見られることが記述されている。 Furthermore, it is described that by preparing an appropriate surface state of a crystalline silicon substrate, it is epitaxially grown at a low temperature of about 300 ° C. and a streak-like high-speed reflection electron diffraction (RHEED) pattern can be seen.
上記のことから、結晶シリコン基板の上にプラズマＣＶＤなどの気相成長で結晶シリコン膜を低温で形成すると、基板からの不純物拡散が少ない半導体薄膜を形成することが可能になると考えられる。 From the above, it is considered that when a crystalline silicon film is formed on a crystalline silicon substrate by vapor phase growth such as plasma CVD at a low temperature, a semiconductor thin film with less impurity diffusion from the substrate can be formed.
しかしながら、単結晶シリコン基板の上でエピタキシャル成長する成膜条件でも、多種多様な面方位を有する結晶粒で構成された多結晶シリコン基板の上においてもエピタキシャル成長するとは限らないことがあった。 However, even with film formation conditions for epitaxial growth on a single crystal silicon substrate, epitaxial growth may not always occur on a polycrystalline silicon substrate composed of crystal grains having a variety of plane orientations.
また、プラズマＣＶＤなどの気相成長方法では、プラズマに含まれる水素イオンなどによる基板へのイオン衝撃により、基板に含まれる不純物が固相拡散し、エピタキシャル成長している結晶シリコン層内に取り込まれることがあった。
本発明は、上記の点に鑑みてなされたものである。すなわち、結晶シリコンで構成された薄膜トランジスタなどの半導体素子において、結晶粒界の欠陥及び結晶シリコン中に含まれる触媒金属や不純物の影響を受けない、半導体薄膜を提供することを目的とする。 The present invention has been made in view of the above points. That is, an object of the present invention is to provide a semiconductor thin film which is not affected by defects in crystal grain boundaries and catalyst metals and impurities contained in the crystalline silicon in a semiconductor element such as a thin film transistor made of crystalline silicon.
また、そのような半導体薄膜を低コストに製造することである。 Moreover, it is manufacturing such a semiconductor thin film at low cost.
本発明は、上記課題を解決するための手段として、基板上に第１の結晶シリコン層が形成され、該第１の結晶シリコン層の上に第２の結晶シリコン層が形成される半導体薄膜において、前記第２の結晶シリコン層は、前記第１の結晶シリコン層の結晶性を継承するようにエピタキシャル成長によって形成され、前記第２の結晶シリコン層には、前記第１の結晶シリコン層よりも、不純物の量が少なく、水素又はハロゲン元素が多く含まれることを特徴とする。 The present invention provides a semiconductor thin film in which a first crystalline silicon layer is formed on a substrate and a second crystalline silicon layer is formed on the first crystalline silicon layer. The second crystalline silicon layer is formed by epitaxial growth so as to inherit the crystallinity of the first crystalline silicon layer, and the second crystalline silicon layer has a thickness greater than that of the first crystalline silicon layer. The amount of impurities is small, and a large amount of hydrogen or a halogen element is contained.
また、本発明は、基板上に第１の結晶シリコン層を形成し、該第１の結晶シリコン層の上に該第１の結晶シリコン層の結晶性を継承するようにエピタキシャル成長させることにより第２の結晶シリコン層を形成する半導体薄膜の製造方法において、前記第２の結晶シリコン層は、前記第１の結晶シリコン層を形成するときよりも低温で形成され、前記第２の結晶シリコン層が形成される際には、水素ガス又はハロゲンガスを含むプラズマが用いられることを特徴とする。 According to the present invention, a second crystalline silicon layer is formed on a substrate and epitaxially grown on the first crystalline silicon layer so as to inherit the crystallinity of the first crystalline silicon layer. In the method for manufacturing a semiconductor thin film for forming the crystalline silicon layer, the second crystalline silicon layer is formed at a lower temperature than when forming the first crystalline silicon layer, and the second crystalline silicon layer is formed. In this case, plasma containing hydrogen gas or halogen gas is used.
本発明によれば、半導体内に含まれる炭素や金属などの不純物が少ない、結晶シリコン薄膜を得ることができる。 According to the present invention, a crystalline silicon thin film with few impurities such as carbon and metal contained in a semiconductor can be obtained.
また、本発明によれば、水素パッシベーションが効果的に行なわれた結晶シリコン薄膜を得ることができる。これにより、結晶シリコン薄膜を薄膜トランジスタなどの半導体素子に用いることで、電気的特性が改善され、さらには電気的特性のバラツキが抑制された素子が得られる。 In addition, according to the present invention, a crystalline silicon thin film effectively subjected to hydrogen passivation can be obtained. Accordingly, by using the crystalline silicon thin film for a semiconductor element such as a thin film transistor, an element in which electrical characteristics are improved and variation in electrical characteristics is suppressed can be obtained.
以下、添付図面を参照して、本発明を実施するための最良の実施の形態を説明する。 DESCRIPTION OF THE PREFERRED EMBODIMENTS The best mode for carrying out the present invention will be described below with reference to the accompanying drawings.
図１は、本発明の一実施形態としての半導体薄膜を示す模式断面図である。 FIG. 1 is a schematic cross-sectional view showing a semiconductor thin film as one embodiment of the present invention.
図１に示すように、本実施の形態は、基板１０１上に、第１の結晶シリコン層１０２が形成され、第１の結晶シリコン層１０２上に第２の結晶シリコン層１０３が形成されている。 As shown in FIG. 1, in this embodiment, a first crystalline silicon layer 102 is formed over a substrate 101, and a second crystalline silicon layer 103 is formed over the first crystalline silicon layer 102. .
第２の結晶シリコン層１０３は、第１の結晶シリコン層１０２上に形成されているので、第１の結晶シリコン層１０２の結晶性を継承して、エピタキシャル成長している。 Since the second crystalline silicon layer 103 is formed on the first crystalline silicon layer 102, it inherits the crystallinity of the first crystalline silicon layer 102 and is epitaxially grown.
本実施の形態の半導体素子の製造方法は、大きく二つの工程で構成されている。 The manufacturing method of the semiconductor device of this embodiment is mainly composed of two steps.
基板１０１上に第１の結晶シリコン層１０２を形成する工程と、第１の結晶シリコン層１０２の上に第２の結晶シリコン層１０３を形成する工程とである。 A step of forming the first crystalline silicon layer 102 on the substrate 101 and a step of forming the second crystalline silicon layer 103 on the first crystalline silicon layer 102.
基板１０１には、低融点のガラスや、低融点の金属配線回路が包含されるＳｉウェハ上の層間絶縁膜などを用いた。もちろん、高融点の石英ガラスなどあっても構わない。 For the substrate 101, a low-melting glass or an interlayer insulating film on a Si wafer including a low-melting metal wiring circuit was used. Of course, high melting point quartz glass may be used.
第１の結晶シリコン層１０２には、非晶質シリコンをレーザーなどの光源を用いて再結晶化させた低温多結晶シリコン膜か、ニッケルなどの触媒金属を用いて再結晶化させた低温多結晶シリコン膜を用いたほうがよい。これ以外には、高温プロセスで成膜された高温多結晶シリコン膜であっても構わない。 The first crystalline silicon layer 102 has a low-temperature polycrystalline silicon film obtained by recrystallizing amorphous silicon using a light source such as a laser, or a low-temperature polycrystalline material obtained by recrystallizing using a catalytic metal such as nickel. It is better to use a silicon film. Other than this, a high-temperature polycrystalline silicon film formed by a high-temperature process may be used.
図２は、第２の結晶シリコン層１０３を成膜するために用いたプラズマＣＶＤ装置の概略を示す断面図である。 FIG. 2 is a cross-sectional view schematically showing a plasma CVD apparatus used for forming the second crystalline silicon layer 103.
基本的な構造は、一般的なプラズマＣＶＤ装置と同じである。 The basic structure is the same as a general plasma CVD apparatus.
排気管２０８を通じて、不図示の真空排気系で成膜室２０１内を排気する。 Through the exhaust pipe 208, the inside of the film forming chamber 201 is exhausted by a vacuum exhaust system (not shown).
上部電極２０２はガス供給のための無数の***が設けられており、不図示のガス供給系より原料ガスがシャワー状に供給される。 The upper electrode 202 is provided with countless small holes for gas supply, and the source gas is supplied in a shower form from a gas supply system (not shown).
原料ガスにはＳｉＨ４、Ｓｉ２Ｈ６などのシリコン系ガスと、Ｈ２やＨｅ、Ａｒなどの希釈ガスとの混合ガスが用いられる。 A mixed gas of a silicon-based gas such as SiH 4 or Si 2 H 6 and a diluent gas such as H 2 , He or Ar is used as the source gas.
上部電極２０２と下部電極２０３に不図示の高周波電源からの放電電力を供給し、プラズマ放電を生起させる。 Discharge power from a high frequency power source (not shown) is supplied to the upper electrode 202 and the lower electrode 203 to cause plasma discharge.
第１の結晶シリコン層が形成された基板２０４を下部電極２０３の上に設置し、第２の結晶シリコン層を成膜する。 The substrate 204 on which the first crystalline silicon layer is formed is placed over the lower electrode 203, and a second crystalline silicon layer is formed.
基板の温度は、下部電極２０３の直下に設けた、温度の調節が可能な温度制御装置２０５で制御される。 The temperature of the substrate is controlled by a temperature control device 205 provided immediately below the lower electrode 203 and capable of adjusting the temperature.
第２の結晶シリコン層は、第１の結晶シリコン層の結晶性を継承し、エピタキシャル成長している。 The second crystalline silicon layer inherits the crystallinity of the first crystalline silicon layer and is epitaxially grown.
上記のＲＨＥＥＤ回折像の観察によって、エピタキシャル成長を確認した。 Epitaxial growth was confirmed by observation of the above RHEED diffraction image.
ただし、第１の結晶シリコン層が多結晶シリコンでは、結晶粒の結晶方位が揃っていないため、ＲＨＥＥＤ回折像でエピタキシャル成長しているか判断することが困難である。 However, in the case where the first crystalline silicon layer is polycrystalline silicon, the crystal orientation of crystal grains is not uniform, so it is difficult to determine whether or not epitaxial growth is performed using an RHEED diffraction image.
そこで、表面をＨＦ処理し、自然酸化膜を除去した単結晶シリコンウェハを準備し、プラズマＣＶＤによりシリコン薄膜を堆積し、ＲＨＥＥＤ回折像がストリーク状かつスポット状になることを確認した。 Therefore, a single crystal silicon wafer from which the surface was HF-treated and the natural oxide film was removed was prepared, and a silicon thin film was deposited by plasma CVD, and it was confirmed that the RHEED diffraction image became a streak-like and spot-like.
とくに重要なのは、結晶方位が変わってもエピタキシャル成長することである。 Of particular importance is that epitaxial growth occurs even if the crystal orientation changes.
すなわち、多結晶シリコンは上記のように結晶方位が揃っていないため、エピタキシャル成長に結晶方位選択性があると、本発明が実施できない。 That is, since polycrystalline silicon does not have a uniform crystal orientation as described above, the present invention cannot be implemented if there is crystal orientation selectivity in epitaxial growth.
本発明者らは、鋭意検討の結果、成膜条件の最適化により、結晶シリコン（１００）、（１１０）、（１１１）基板のいずれにおいてもエピタキシャル成長する成膜条件が存在することを確認した。 As a result of intensive studies, the present inventors have confirmed that there is a film formation condition for epitaxial growth in any of the crystalline silicon (100), (110), and (111) substrates by optimizing the film formation condition.
また、第２の結晶シリコン層１０３は、第１の結晶シリコン層１０２を形成する工程よりも低温の工程で実施される。 Further, the second crystalline silicon layer 103 is performed at a lower temperature than the step of forming the first crystalline silicon layer 102.
すなわち、第１の結晶シリコン層の不純物が、第２の結晶シリコン層を成膜する際に、拡散しないために、プロセス温度をより低温化することが望ましい。 That is, it is desirable to lower the process temperature so that impurities in the first crystalline silicon layer do not diffuse when forming the second crystalline silicon layer.
ここで、不純物とは、炭素若しくは酸素又はこれらの元素を含む有機化合物を含むものである。 Here, the impurities include carbon, oxygen, or organic compounds containing these elements.
具体的には、基板温度１７０〜２４０℃が好適であり、室温であっても構わないが、プラズマ条件などの最適化により決定される。 Specifically, the substrate temperature is preferably 170 to 240 ° C., and may be room temperature, but is determined by optimizing the plasma conditions and the like.
さらには、第２の結晶シリコン層を形成する工程において、水素又はハロゲン元素を含むガスを混合したプラズマを用いる。ハロゲン元素は、フッ素又は塩素である。具体的には、ＳｉＦ４、ＳｉＨ２Ｃｌ２が好適に用いられる。 Further, plasma in which a gas containing hydrogen or a halogen element is mixed is used in the step of forming the second crystalline silicon layer. The halogen element is fluorine or chlorine. Specifically, SiF 4 and SiH 2 Cl 2 are preferably used.
水素ガス又はハロゲンガスを用いることで、より広範囲のプラズマ条件で結晶性が高くなり、不純物が偏析している第１の結晶シリコン層の表面部分を、初期プラズマによって効果的にエッチングし、不純物を除去することができる。 By using hydrogen gas or halogen gas, the crystallinity is increased under a wider range of plasma conditions, and the surface portion of the first crystalline silicon layer in which impurities are segregated is effectively etched by initial plasma, and impurities are removed. Can be removed.
図２における放電シールド２０６のプラズマ放電側表面又は上部電極２０２表面には、非晶質かつ多孔質なシリコン膜が存在し、不純物粒子を吸着することができる。 An amorphous and porous silicon film is present on the plasma discharge side surface of the discharge shield 206 or the surface of the upper electrode 202 in FIG. 2 and can adsorb impurity particles.
水素ガス又はハロゲンガスが混合されたプラズマを用いることで、第１の結晶シリコン層からエッチングした不純物は成膜室２０１内を拡散するが、放電シールドのプラズマ放電側表面又は上部電極表面の多孔質シリコン膜に吸着する。 By using plasma mixed with hydrogen gas or halogen gas, impurities etched from the first crystalline silicon layer diffuse in the film formation chamber 201, but the surface of the discharge shield on the plasma discharge side or the upper electrode surface is porous. Adsorb to the silicon film.
不純物は、第２の結晶シリコン層の形成とともに、成膜室２０１内から減少するため、第２の結晶シリコン層においては、徐々に取り込まれ量が減る。 Impurities are reduced from the inside of the deposition chamber 201 along with the formation of the second crystalline silicon layer, so that the amount of impurities is gradually taken in the second crystalline silicon layer.
さらには、多孔質で吸着性のある部材で構成された捕集パネル２０７を、非プラズマ放電領域に設置することで、パネルに拡散してきた触媒金属や炭素などの荷電粒子を、選択的に捕集することも可能となる。 Furthermore, by installing a collection panel 207 composed of a porous and adsorptive member in the non-plasma discharge region, charged particles such as catalytic metals and carbon that have diffused into the panel can be selectively captured. It is also possible to collect.
とくに、プラズマ放電によってイオン化された粒子を、捕集パネル２０７にＤＣ電圧を印加することで、より選択的に捕集することができる。 In particular, particles ionized by plasma discharge can be collected more selectively by applying a DC voltage to the collection panel 207.
例えば、シリコンの結晶化を助長する金属元素としては、Ｆｅ、Ｃｏ、Ｎｉ、Ｐｔ、Ｃｕがあるが、これらの金属元素は１価〜３価のプラスイオンになるため、捕集パネル２０７にはマイナスのＤＣ電圧を印加することが望ましい。 For example, there are Fe, Co, Ni, Pt, and Cu as metal elements that promote the crystallization of silicon, but these metal elements become monovalent to trivalent positive ions. It is desirable to apply a negative DC voltage.
（実施例）
［実施例１］
本発明の第１の実施例として、図１に示した構造において、第１の結晶シリコン層を通常の低温形成工程で作製した、低温ポリシリコンとした半導体薄膜の形成例を示す。
(Example)
[Example 1]
As a first embodiment of the present invention, an example of forming a semiconductor thin film made of low-temperature polysilicon in which the first crystalline silicon layer is produced in a normal low-temperature formation step in the structure shown in FIG. 1 will be shown.
はじめに、ガラスやシリコン酸化膜やシリコン窒化膜などの、絶縁性の表面を有する基板１０１の上に、プラズマＣＶＤ法により、膜厚４０ｎｍの非晶質シリコン膜を設けた。 First, an amorphous silicon film having a thickness of 40 nm was provided by a plasma CVD method on a substrate 101 having an insulating surface such as glass, a silicon oxide film, or a silicon nitride film.
次に、この非晶質シリコン膜に対して、ＫｒＦエキシマレーザー光を約２４０ｍＪ／ｃｍ２のエネルギー密度で３０ｎｓｅｃ間照射し、非晶質シリコン膜を溶融再結晶化させ、第１の結晶シリコン層１０２を得た。 Next, the amorphous silicon film is irradiated with KrF excimer laser light at an energy density of about 240 mJ / cm 2 for 30 nsec to melt and recrystallize the amorphous silicon film, and the first crystalline silicon layer 102 was obtained.
次に、この第１の結晶シリコン層１０２が形成された基板１０１を、図２に示すプラズマＣＶＤ装置における下部電極２０３の直上の位置２０４に配置した。 Next, the substrate 101 on which the first crystalline silicon layer 102 was formed was placed at a position 204 immediately above the lower electrode 203 in the plasma CVD apparatus shown in FIG.
基板２０４を、温度調整器で１９０〜１９５℃まで加熱し、基板温度が安定したところで、上部電極２０２から原料ガスとしてＳｉＨ４及びＳｉＦ４、Ｈ２の混合ガスを供給した。 The substrate 204 was heated to 190 to 195 ° C. with a temperature controller, and when the substrate temperature was stabilized, a mixed gas of SiH 4, SiF 4 , and H 2 was supplied as a source gas from the upper electrode 202.
不図示の自動圧力制御器により、成膜室２０１内の真空度を２６６Ｐａに保持し、周波数１００ＭＨｚの高周波電力を５００ｍＷ／ｃｍ２の電力密度で印加、プラズマ放電を生起させる。このようにして、膜厚４０ｎｍの第２の結晶シリコン層１０３を成膜した。なお、本実施例では、捕集パネル２０７は用いていない。 A vacuum degree in the film forming chamber 201 is maintained at 266 Pa by an automatic pressure controller (not shown), and high frequency power with a frequency of 100 MHz is applied at a power density of 500 mW / cm 2 to cause plasma discharge. In this manner, a second crystalline silicon layer 103 having a thickness of 40 nm was formed. In this embodiment, the collection panel 207 is not used.
本実施例とは別に、２０４の位置に結晶シリコン（１００）、（１１０）、（１１１）基板を設置し、いずれの結晶シリコン基板においてもエピタキシャル成長する成膜条件を予め確認し、その成膜条件で第２の結晶シリコン層１０３を成膜した。 Separately from this embodiment, crystalline silicon (100), (110), and (111) substrates are placed at the position 204, and the film forming conditions for epitaxial growth on any of the crystalline silicon substrates are confirmed in advance, and the film forming conditions are as follows. Then, a second crystalline silicon layer 103 was formed.
得られた半導体薄膜の断面形状を透過電子顕微鏡（ＴＥＭ）で観察したところ、第１の結晶シリコン層１０２の粒界を維持したまま、第２の結晶シリコン層１０３が成長していることを確認した。 When the cross-sectional shape of the obtained semiconductor thin film was observed with a transmission electron microscope (TEM), it was confirmed that the second crystalline silicon layer 103 was grown while maintaining the grain boundary of the first crystalline silicon layer 102. did.
次に、２次イオン質量分析（ＳＩＭＳ）によって、半導体素子に含まれる不純物濃度を測定した。 Next, the impurity concentration contained in the semiconductor element was measured by secondary ion mass spectrometry (SIMS).
第２の結晶シリコン層１０３に含まれる炭素濃度及び酸素濃度は、第１の結晶シリコン層１０２に含まれる炭素濃度及び酸素濃度に対して、それぞれ２％と１０％であった。 The carbon concentration and the oxygen concentration contained in the second crystalline silicon layer 103 were 2% and 10% with respect to the carbon concentration and the oxygen concentration contained in the first crystalline silicon layer 102, respectively.
第２の結晶シリコン層１０３に含まれる水素濃度及びフッ素濃度は、第１の結晶シリコン層１０２に含まれる水素濃度及びフッ素濃度に対し、それぞれ約２倍と約１０倍であった。 The hydrogen concentration and the fluorine concentration contained in the second crystalline silicon layer 103 were about twice and about 10 times the hydrogen concentration and the fluorine concentration contained in the first crystalline silicon layer 102, respectively.
さらに、第２の結晶シリコン層３０３を設ける工程の前後で、第１の結晶シリコン層３０２に含まれる水素濃度が、約２倍になっていることを確認した。 Further, it was confirmed that the hydrogen concentration contained in the first crystalline silicon layer 302 was approximately doubled before and after the step of providing the second crystalline silicon layer 303.
これは、第２の結晶シリコンを成膜する工程において、第１の結晶シリコン層３０２も水素化されていると考えられる。 This is considered that the first crystalline silicon layer 302 is also hydrogenated in the step of forming the second crystalline silicon.
次に、この半導体薄膜を用いて図３に示すような薄膜トランジスタを作製した。 Next, a thin film transistor as shown in FIG. 3 was produced using this semiconductor thin film.
基板３０１の上に、第１の結晶シリコン層３０２及び第２の結晶シリコン層３０３までを、上記方法で形成した。 Up to the first crystalline silicon layer 302 and the second crystalline silicon layer 303 were formed on the substrate 301 by the above method.
その後、通常のシリコン薄膜トランジスタの低温形成方法によって、シリコン酸化膜からなるゲート絶縁層３０４とゲート電極３０５を成膜し、幅１μｍの領域を除いてゲート電極３０５を除去した。 Thereafter, a gate insulating layer 304 and a gate electrode 305 made of a silicon oxide film were formed by a normal method for forming a silicon thin film transistor at a low temperature, and the gate electrode 305 was removed except for a region having a width of 1 μm.
次に、残されたゲート電極３０５をマスクとするセルフアライン方式で、それ以外の領域にホウ素をドープし、ゲート領域、ソース領域及びドレイン領域を形成した。 Next, boron was doped in other regions by a self-alignment method using the remaining gate electrode 305 as a mask to form a gate region, a source region, and a drain region.
その後、水素を含む窒化シリコン絶縁膜からなるパッシベーション層３０６を成膜し、ソース領域及びドレイン領域上のパッシベーション層３０６に開口部を設けた。 After that, a passivation layer 306 made of a silicon nitride insulating film containing hydrogen was formed, and openings were provided in the passivation layer 306 over the source region and the drain region.
アルミ配線層を成膜し、これをパターニングすることによってソース電極３０７及びドレイン電極３０８を形成し、ＭＯＳ型ＴＦＴを得た。 An aluminum wiring layer was formed and patterned to form a source electrode 307 and a drain electrode 308 to obtain a MOS type TFT.
最後に、３００〜４５０℃で加熱することでパッシベーション層３０６の水素で第２の結晶シリコン層３０３及びゲート絶縁層３０４の界面欠陥を終端させた。 Finally, the interface defect between the second crystalline silicon layer 303 and the gate insulating layer 304 was terminated with hydrogen in the passivation layer 306 by heating at 300 to 450 ° C.
得られたＭＯＳ型ＴＦＴの動作特性を計測した。第２の結晶シリコン層３０３を設けずに第１の結晶シリコン層３０２の膜厚を厚くした以外は、同一形状の素子に比べて、移動度の平均値で１．２倍以上高速に動作することが確認された。 The operating characteristics of the obtained MOS TFT were measured. The device operates at an average mobility of 1.2 times or more faster than an element having the same shape, except that the thickness of the first crystalline silicon layer 302 is increased without providing the second crystalline silicon layer 303. It was confirmed.
また、素子特性のバラツキを比較すると、移動度のバラツキは約０．７倍、しきい値電圧のバラツキは約０．５倍に低減した。 Further, comparing the variation in element characteristics, the variation in mobility was reduced by about 0.7 times, and the variation in threshold voltage was reduced by about 0.5 times.
これらは、第２の結晶シリコン層の成膜工程で行なわれる、第１の結晶シリコン層の直接的な水素パッシベーションによる効果と、第２の結晶シリコン層の炭素及び酸素などの不純物が減少した効果であると考えられる。 These are the effects of direct hydrogen passivation of the first crystalline silicon layer and the reduction of impurities such as carbon and oxygen in the second crystalline silicon layer, which are performed in the process of forming the second crystalline silicon layer. It is thought that.
また、第２の結晶シリコン層３０３の成膜条件を、結晶シリコン（１００）、（１１０）、（１１１）基板のいずれにおいてもエピタキシャル成長する成膜条件とは異なる条件で形成した素子は、大きく動作特性が低下した。 An element formed under the condition that the second crystalline silicon layer 303 is formed under conditions different from the film forming conditions for epitaxial growth in any of the crystalline silicon (100), (110), and (111) substrates operates greatly. The characteristics deteriorated.
例えば、結晶シリコン（１００）基板においてのみエピタキシャル成長する成膜条件で形成した素子では、ＭＯＳ型ＴＦＴの移動度が０.５倍程度にまで減少した。 For example, in an element formed under film forming conditions for epitaxial growth only on a crystalline silicon (100) substrate, the mobility of the MOS type TFT is reduced to about 0.5 times.
結晶シリコン層の表面を高分解能な結晶方位解析手段である、後方散乱電子回折像法（ＥＢＳＰ）にて観察した。その結果、第１の結晶シリコン層に比べて、結晶シリコン粒が小さくなった部分や粒径が１０〜２０ｎｍの微結晶シリコンになっている部分が見られた。 The surface of the crystalline silicon layer was observed by backscattered electron diffraction imaging (EBSP), which is a high-resolution crystal orientation analysis means. As a result, compared with the first crystalline silicon layer, a portion where the crystalline silicon grains were smaller and a portion where the grain size was 10 to 20 nm were formed as microcrystalline silicon were observed.
このことから、第１の結晶シリコン層は多結晶シリコンであることがわかる。 From this, it can be seen that the first crystalline silicon layer is polycrystalline silicon.
結晶シリコン（１００）の面方位を有する結晶シリコン粒においてのみエピタキシャル成長しても、他の面方位を有する結晶シリコン粒にはエピタキシャル成長せずに、粒径が小さな微結晶シリコンが成長すると考えられる。この理由としては、粒径及び面方位が多様であるためである。 Even if the epitaxial growth is performed only on the crystalline silicon grains having the plane orientation of the crystalline silicon (100), it is considered that the microcrystalline silicon having a small grain size grows without growing epitaxially on the crystalline silicon grains having other plane orientations. This is because the particle size and the plane orientation are various.
粒径が小さな微結晶シリコンは、多結晶シリコンと比べて粒界が多いことから、ＭＯＳ型ＴＦＴの移動度は小さくなると考えられる。 Microcrystalline silicon having a small particle size has a larger number of grain boundaries than polycrystalline silicon, and thus the mobility of a MOS TFT is considered to be small.
本発明者らは、鋭意検討の末、少なくとも、シリコン（１００）、（１１０）、（１１１）の面方位に対して、エピタキシャル成長する成膜条件でないと良好なＭＯＳ型ＴＦＴは得られないことを確認した。 As a result of intensive studies, the inventors have found that a good MOS TFT cannot be obtained unless the film growth conditions are at least epitaxial growth with respect to the plane orientation of silicon (100), (110), and (111). confirmed.
［実施例２］
本発明の第２の実施例として、図１に示した構造において、第１の結晶シリコン層を、ニッケルなどの触媒金属を用いて低温形成した低温ポリシリコンとした半導体薄膜の形成例を示す。
[Example 2]
As a second embodiment of the present invention, an example of forming a semiconductor thin film using the structure shown in FIG. 1 as a low-temperature polysilicon in which the first crystalline silicon layer is formed at a low temperature using a catalyst metal such as nickel will be described.
実施例１と同様の基板１０１の上に、プラズマＣＶＤ法により、膜厚４０ｎｍの非晶質シリコン膜を形成した。 An amorphous silicon film having a thickness of 40 nm was formed on the same substrate 101 as in Example 1 by plasma CVD.
その後、この非晶質シリコン膜に、シリコンの結晶化を助長する金属元素であるニッケルを含んだ溶液としてニッケル酢酸塩溶液をスピンコート法により塗布した。 Thereafter, a nickel acetate solution was applied to the amorphous silicon film by a spin coating method as a solution containing nickel, which is a metal element that promotes crystallization of silicon.
その後、温度５５０℃で４時間、加熱処理を施した。 Thereafter, heat treatment was performed at a temperature of 550 ° C. for 4 hours.
この工程により第１の結晶シリコン層１０２を得た。電子線顕微鏡（ＳＥＭ）で表面を観察したところ、粒径１０μｍに近い多結晶シリコン層が得られていた。 Through this process, the first crystalline silicon layer 102 was obtained. When the surface was observed with an electron beam microscope (SEM), a polycrystalline silicon layer having a particle size of about 10 μm was obtained.
その後、実施例１と同様にして、図２のプラズマＣＶＤ装置を用いて膜厚４０ｎｍの第２の結晶シリコン層１０３を成膜した。 Thereafter, in the same manner as in Example 1, a 40 nm-thick second crystalline silicon layer 103 was formed using the plasma CVD apparatus of FIG.
なお、本実施例では捕集パネル２０７は用いていない。 In this embodiment, the collection panel 207 is not used.
得られた半導体薄膜の断面形状をＴＥＭで観察したところ、実施例１と同様、第１の結晶シリコン層１０２の粒界を維持したまま、第２の結晶シリコン層１０３が成長していることを確認した。 When the cross-sectional shape of the obtained semiconductor thin film was observed by TEM, it was confirmed that the second crystalline silicon layer 103 was grown while maintaining the grain boundary of the first crystalline silicon layer 102 as in Example 1. confirmed.
次に、ＳＩＭＳ及び誘導結合プラズマ質量分析計（ＩＣＰ−ＭＳ）によって、半導体素子に含まれる不純物濃度、とくにニッケル濃度について分析した。 Next, the concentration of impurities contained in the semiconductor element, particularly the nickel concentration, was analyzed by SIMS and an inductively coupled plasma mass spectrometer (ICP-MS).
第２の結晶シリコン層１０３に含まれるニッケル濃度は、第１の結晶シリコン層に対して約１％程度になっていた。 The concentration of nickel contained in the second crystalline silicon layer 103 was about 1% with respect to the first crystalline silicon layer.
また、Ｘ線マイクロアナライザー（ＸＭＡ）による元素分析から、成膜室２０１内壁に付着したパーティクルに、ニッケルが含まれることを確認した。 In addition, from elemental analysis by an X-ray microanalyzer (XMA), it was confirmed that the particles attached to the inner wall of the film formation chamber 201 contained nickel.
このことから、ハロゲンを含む原料ガスを用いて、第２の結晶シリコン層を成膜すると次のようになると考えられる。 From this, it is considered that the second crystalline silicon layer is formed using a source gas containing halogen as follows.
すなわち、第１の結晶シリコン層の表面に残存していたニッケルがエッチングされ、成膜室２０１内に拡散し、一部は成膜室２０１内に留まり、一部は不図示の真空排気系で排気されたと考えられる。 That is, the nickel remaining on the surface of the first crystalline silicon layer is etched and diffused into the film formation chamber 201, a part stays in the film formation chamber 201, and a part is a vacuum exhaust system (not shown). Probably exhausted.
次に、この半導体薄膜を用いて実施例１と同様、図３に示すような薄膜トランジスタを作製した。 Next, using this semiconductor thin film, a thin film transistor as shown in FIG.
得られたＭＯＳ型ＴＦＴの動作特性を計測した。その結果、第２の結晶シリコン層３０３を設けずに、第１の結晶シリコン層３０２の膜厚を厚くすることで、同一工程、同一形状で形成した素子に比べて、移動度の平均値で１．５倍以上高速に動作することが確認された。さらにはオフ電流が約２桁減少した。 The operating characteristics of the obtained MOS TFT were measured. As a result, by increasing the film thickness of the first crystalline silicon layer 302 without providing the second crystalline silicon layer 303, the average value of mobility is higher than that of elements formed in the same process and the same shape. It was confirmed that it operates at 1.5 times or more high speed. Furthermore, the off-current decreased by about two orders of magnitude.
また、素子特性のバラツキを比較すると、移動度のバラツキは約０．５倍、しきい値電圧のバラツキは約０．２倍低減した。 Further, comparing the variation in element characteristics, the variation in mobility was reduced by about 0.5 times and the variation in threshold voltage was reduced by about 0.2 times.
これらは、第２の結晶シリコン層形成時の水素による、第１の結晶シリコン層のパッシベーション効果の増大と、第２の結晶シリコン層のニッケルが大きく減少したためと考えられる。 These are considered to be because the passivation effect of the first crystalline silicon layer was increased by hydrogen during the formation of the second crystalline silicon layer and the nickel of the second crystalline silicon layer was greatly reduced.
本発明では、触媒金属のゲッタリングなど特殊な工程を含まないため、製造装置が安くなり、さらにはスループットが高いため、低コストで高性能の半導体素子を製造することが可能である。 In the present invention, since a special process such as gettering of the catalytic metal is not included, the manufacturing apparatus is inexpensive and the throughput is high, so that a high-performance semiconductor element can be manufactured at a low cost.
［実施例３］
本発明の第３の実施例として、実施例２と同様の構成とし、プラズマＣＶＤ装置に捕集パネル２０７を設けて、第２の結晶シリコン層を成膜した例を示す。
[Example 3]
As a third embodiment of the present invention, an example is shown in which a second crystal silicon layer is formed by providing a collection panel 207 in a plasma CVD apparatus with the same configuration as in the second embodiment.
捕集パネル２０７には、電解析出法にて酸化亜鉛をステンレス基板に成膜し、その後、約４００℃で加熱脱水し、酸化亜鉛を、穴径数十ｎｍ〜数μｍの多孔質にしたものを用いた。 On the collection panel 207, a zinc oxide film was formed on a stainless steel substrate by electrolytic deposition, and then heated and dehydrated at about 400 ° C. to make the zinc oxide porous with a hole diameter of several tens to several μm. A thing was used.
捕集パネル２０７を、成膜室２０１内に取り付けた状態で、第２の結晶シリコンを成膜した半導体薄膜では、ニッケル濃度が第１の結晶シリコン層に対して、約０．１％程度であった。 In the semiconductor thin film in which the second crystalline silicon is deposited with the collection panel 207 attached in the deposition chamber 201, the nickel concentration is about 0.1% with respect to the first crystalline silicon layer. there were.
すなわち、捕集パネル２０７に気相拡散したニッケルが吸着し、再び第２の結晶シリコン層に取り込まれることがない状態になる、と考えられる。 That is, it is considered that the nickel diffused in the vapor phase is adsorbed on the collection panel 207 and is not taken into the second crystalline silicon layer again.
さらに、捕集パネル２０７にマイナス１０ＶのＤＣ電圧を印加して、第２の結晶シリコン層を成膜したところ、第２の結晶シリコン層のニッケル濃度は第１の結晶シリコン層のニッケル濃度の約０．０１％であった。 Furthermore, when a minus 10 V DC voltage was applied to the collection panel 207 to form a second crystalline silicon layer, the nickel concentration of the second crystalline silicon layer was about the nickel concentration of the first crystalline silicon layer. 0.01%.
プラズマＣＶＤ装置のプラズマによって、ニッケルをイオン化し、捕集パネル２０７に印加したＤＣ電圧で、さらに捕集効率を高めることができたと考えられる。 It is considered that nickel was ionized by the plasma of the plasma CVD apparatus and the collection efficiency could be further increased by the DC voltage applied to the collection panel 207.
次に、この半導体薄膜を用いて実施例２と同様、図３に示すような薄膜トランジスタを作製した。 Next, using this semiconductor thin film, a thin film transistor as shown in FIG.
得られたＭＯＳ型ＴＦＴの動作特性を計測したところ、実施例２で作製した素子に比べて、オフ電流が約１桁減少した。 When the operating characteristics of the obtained MOS type TFT were measured, the off-state current was reduced by about an order of magnitude as compared with the device manufactured in Example 2.
これらのことから、捕集パネル２０７に印加したＤＣ電圧で、触媒金属であるニッケルの捕集効率が高まり、良好なトランジスタ性能が得られたと考えられる。 From these facts, it is considered that with the DC voltage applied to the collection panel 207, the collection efficiency of nickel, which is a catalyst metal, increased, and good transistor performance was obtained.
本発明は、液晶パネルや有機ＥＬパネルなどの表示装置のＴＦＴに利用できる。又は、スチルカメラ等の撮像装置や、記憶装置や中央演算装置を構成する三次元ＬＳＩなどに利用できる。 The present invention can be used for TFTs of display devices such as liquid crystal panels and organic EL panels. Alternatively, it can be used for an imaging device such as a still camera, a three-dimensional LSI constituting a storage device or a central processing unit, or the like.
１０１、３０１ 基板
１０２、３０２ 第１の結晶シリコン層
１０３、３０３ 第２の結晶シリコン層
２０１ 成膜室
２０２ 上部電極
２０３ 下部電極
２０４ 基板
２０５ 温度調整器
２０６ 放電シールド
２０７ 捕集パネル
２０８ 排気口
３０４ ゲート絶縁層
３０５ ゲート電極
３０６ パッシベーション層
３０７ ソース電極
３０８ ドレイン電極
101, 301 Substrate 102, 302 First crystalline silicon layer 103, 303 Second crystalline silicon layer 201 Deposition chamber 202 Upper electrode 203 Lower electrode 204 Substrate 205 Temperature controller 206 Discharge shield 207 Collection panel 208 Exhaust port 304 Gate Insulating layer 305 Gate electrode 306 Passivation layer 307 Source electrode 308 Drain electrode
Claims (9)
前記第２の結晶シリコン層は、前記第１の結晶シリコン層の結晶性を継承するようにエピタキシャル成長によって形成され、
前記第２の結晶シリコン層には、前記第１の結晶シリコン層よりも、不純物の量が少なく、水素又はハロゲン元素が多く含まれることを特徴とする半導体薄膜。 In a semiconductor thin film in which a first crystalline silicon layer is formed on a substrate and a second crystalline silicon layer is formed on the first crystalline silicon layer,
The second crystalline silicon layer is formed by epitaxial growth so as to inherit the crystallinity of the first crystalline silicon layer;
The semiconductor thin film characterized in that the second crystalline silicon layer has a smaller amount of impurities and contains more hydrogen or halogen elements than the first crystalline silicon layer.
前記第２の結晶シリコン層は、前記第１の結晶シリコン層を形成するときよりも低温で形成され、
前記第２の結晶シリコン層が形成される際には、水素ガス又はハロゲンガスを含むプラズマが用いられることを特徴とする半導体薄膜の製造方法。 A first crystalline silicon layer is formed on a substrate, and a second crystalline silicon layer is formed on the first crystalline silicon layer by epitaxial growth so as to inherit the crystallinity of the first crystalline silicon layer. In the method for manufacturing a semiconductor thin film,
The second crystalline silicon layer is formed at a lower temperature than when forming the first crystalline silicon layer,
When the second crystalline silicon layer is formed, plasma containing hydrogen gas or halogen gas is used.
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