JP2008306096A - 固体撮像装置及びその製造方法 - Google Patents
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Abstract
【課題】光の利用効率が高い固体撮像装置及びその製造方法を提供する。
【解決手段】基板2の画素アレイ領域3及び回路領域4の上方に、金属配線15と酸化シリコン膜14とを交互に積層させることにより、多層配線層13の下層部分16を形成する。次に、下層部分16上の画素アレイ領域3に窒化シリコンからなる層内レンズ21を形成し、層内レンズ21を覆うように炭窒化シリコン膜22を形成する。次に、多層配線層13の上層部分17を形成する。そして、炭窒化シリコン膜22をストッパ膜として酸化シリコン膜14に対してエッチングを施し、画素アレイ領域3から上層部分17を除去する。これにより、CMOSセンサー1を作製する。
【選択図】図2
【解決手段】基板2の画素アレイ領域3及び回路領域4の上方に、金属配線15と酸化シリコン膜14とを交互に積層させることにより、多層配線層13の下層部分16を形成する。次に、下層部分16上の画素アレイ領域3に窒化シリコンからなる層内レンズ21を形成し、層内レンズ21を覆うように炭窒化シリコン膜22を形成する。次に、多層配線層13の上層部分17を形成する。そして、炭窒化シリコン膜22をストッパ膜として酸化シリコン膜14に対してエッチングを施し、画素アレイ領域3から上層部分17を除去する。これにより、CMOSセンサー1を作製する。
【選択図】図2
Description
本発明は、固体撮像装置及びその製造方法に関し、特に、単一の基板上に画素アレイ領域及び回路領域が設定された固体撮像装置及びその製造方法に関する。
従来より、固体撮像装置として、CMOS(Complementary Metal Oxide Semiconductor:相補型金属酸化膜半導体)センサーが使用されている。CMOSセンサーにおいては、半導体基板の表面に受光部であるフォトダイオードが形成されており、半導体基板上には多層配線層が形成されており、その上にはマイクロレンズが形成されている。そして、外部から入射した光は、マイクロレンズ及び多層配線層を透過してフォトダイオードに到達し、電気信号に変換される。
しかしながら、近年、CMOSセンサーの小型化及び多画素化に伴い、各画素のフォトダイオードに入射する光量が減少することが問題となっている。このため、フォトダイオードへの集光率を向上させて入射光量を増やす構造が求められている。このような構造の一つとして、多層配線層のうち、画素アレイ領域に形成された部分の厚さを回路領域に形成された部分の厚さよりも薄くして、マイクロレンズとフォトダイオードとの間の距離を縮小した画素部低層構造が提案されている(例えば、特許文献1参照。)。
一方、フォトダイオードへの集光率を向上させる他の技術として、多層配線層内に層内レンズを設ける技術も開発されている。これにより、マイクロレンズによって集光された光を層内レンズによって更に集光し、入射された外光をより効率的にフォトダイオードに入射させることができる。
そこで、上述の画素部低層構造と層内レンズとを組み合わせれば、フォトダイオードへの集光率をより一層向上させることが期待できる。しかしながら、本発明者等の検討の結果、実際に画素部低層構造を持つCMOSセンサに層内レンズを形成しようとしても、画素アレイ領域と回路領域との境界部分において多層配線層に段差が形成されているため、フォトリソグラフィ技術によって微細な層内レンズをうまく形成できないことが明らかになった。
本発明の目的は、光の利用効率が高い固体撮像装置及びその製造方法を提供することである。
本発明の一態様によれば、画素アレイ領域及び回路領域が設定された基板と、前記基板上に設けられ、酸化シリコン膜中に金属配線が多層に埋設されてなり、前記回路領域における厚さが前記画素アレイ領域における厚さよりも厚い多層配線層と、前記多層配線層上の前記画素アレイ領域に設けられ、窒化シリコンからなるレンズと、前記レンズを覆う炭窒化シリコン膜と、を備えたことを特徴とする固体撮像装置が提供される。
本発明の他の一態様によれば、基板の画素アレイ領域及び回路領域の上方に、金属配線と酸化シリコン膜とを交互に積層させることにより、多層配線層の下層部分を形成する工程と、前記下層部分上の前記画素アレイ領域に窒化シリコンからなるレンズを形成する工程と、前記レンズを覆うように炭窒化シリコン膜を形成する工程と、前記下層部分上における前記画素アレイ領域及び前記回路領域に酸化シリコン膜を成膜すると共に、前記回路領域に金属配線を形成することにより、前記多層配線層の上層部分を形成する工程と、前記炭窒化シリコン膜をストッパ膜として前記酸化シリコン膜に対してエッチングを施し、前記画素アレイ領域から前記上層部分を除去する工程と、を備えたことを特徴とする固体撮像装置の製造方法が提供される。
本発明によれば、光の利用効率が高い固体撮像装置及びその製造方法を得ることができる。
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、本発明の第1の実施形態について説明する。
本実施形態に係る固体撮像装置は、CMOSセンサーである。
図1は、本実施形態に係るCMOSセンサーを例示する平面図であり、
図2は、図1に示すA−A’線による断面図であり、
図3乃至図9は、本実施形態に係るCMOSセンサーの製造方法を例示する工程断面図である。
なお、図2乃至図9においては、図を簡略化するために、層内レンズ21は3個のみ示しているが、実際には、タイミング発生回路5とADC6との間には、より多くの層内レンズ21が配列されている。また、図2乃至図9においては、基板2及び層間絶縁膜12に形成されたトランジスタも模式的に示しているが、図を見易くするために、このトランジスタ、受光部を構成するN型領域、金属配線及び層内レンズの相互間の位置関係は、必ずしも実際の位置関係を正確に表してはいない。
先ず、本発明の第1の実施形態について説明する。
本実施形態に係る固体撮像装置は、CMOSセンサーである。
図1は、本実施形態に係るCMOSセンサーを例示する平面図であり、
図2は、図1に示すA−A’線による断面図であり、
図3乃至図9は、本実施形態に係るCMOSセンサーの製造方法を例示する工程断面図である。
なお、図2乃至図9においては、図を簡略化するために、層内レンズ21は3個のみ示しているが、実際には、タイミング発生回路5とADC6との間には、より多くの層内レンズ21が配列されている。また、図2乃至図9においては、基板2及び層間絶縁膜12に形成されたトランジスタも模式的に示しているが、図を見易くするために、このトランジスタ、受光部を構成するN型領域、金属配線及び層内レンズの相互間の位置関係は、必ずしも実際の位置関係を正確に表してはいない。
図1に示すように、本実施形態に係るCMOSセンサー1においては、1枚の基板2が設けられている。基板2は例えば単結晶のシリコンからなる矩形板状の基板であり、基板2の導電型は例えばP型である。基板2には、画素アレイ領域3及び回路領域4が設定されている。画素アレイ領域3は、外部から入射した光を受光して電気信号に変換する部分であり、後述するように、複数の受光部が垂直方向及び水平方向に沿ってマトリクス状に形成されている。回路領域4は、画素アレイ領域3を駆動する回路、及び画素アレイ領域3から出力された電気信号を読み取る回路などの各種の回路が形成された領域である。基板2の上面に対して垂直な方向から見て(以下、「平面視で」という)、画素アレイ領域3の形状は例えば矩形状であり、回路領域4の形状は例えば画素アレイ領域3を囲むような枠状である。
回路領域4においては、画素アレイ領域3から見て垂直方向の一方側にタイミング発生回路5が設けられており、他方側にADC(アナログデジタルコンバーター)6が設けられている。また、ADC6から見て画素アレイ領域3の反対側には、DSP(デジタルシグナルプロセッサー)7が設けられている。一方、画素アレイ領域3から見て水平方向の一方には、レジスタ8が設けられている。更に、回路領域4には、外部との間で信号の入出力を行うI/O(Input/Output:入出力部)9が設けられている。
図2に示すように、画素アレイ領域3における基板2の上層部分には、複数のN型領域11が形成されている。平面視で、N型領域11は、例えばマトリクス状に配置されている。各N型領域11は、基板2におけるこのN型領域11に接するP型の部分と共にフォトダイオードを形成しており、このフォトダイオードが、入射された光を電気信号に変換する受光部として機能する。
基板2上には、最下層の層間絶縁膜12が設けられている。画素アレイ領域3における基板2の上層部分及び層間絶縁膜12内には、N型領域11に蓄積された電荷を読み出すためのトランジスタ31が形成されている。また、層間絶縁膜12内には、このトランジスタのソース・ドレイン領域を、より上層の金属配線15に接続するためのコンタクト(図示せず)も形成されている。一方、回路領域4における基板2の上層部分及び層間絶縁膜12内には、タイミング発生回路5、ADC6、DSP7、レジスタ8及びI/O9などの回路を構成する素子、例えば、トランジスタ32が形成されている。
層間絶縁膜12上には、多層配線層13が設けられている。多層配線層13においては、酸化シリコン膜14中に金属配線15が多層に埋設されている。多層配線層13の回路領域4における層数は、画素アレイ領域3における層数よりも多く、従って、回路領域4における厚さは、画素アレイ領域3における厚さよりも厚い。このため、多層配線層13の上面は画素アレイ領域3においては相対的に低く、回路領域4においては相対的に高く、画素アレイ領域3と回路領域4との境界部分には段差が形成されている。この段差の高さは、例えば、1.5乃至1.8ミクロン(μm)程度である。以下、多層配線層13における画素アレイ領域3及び回路領域4の双方に配置された部分を下層部分16といい、回路領域4のみに配置された部分を上層部分17という。図2に示す例では、下層部分16には1層の配線層が形成されており、上層部分17には2層の配線層が積層されている。
画素アレイ領域3に形成された金属配線15は、例えば、レジスタ8から出力された制御信号を画素アレイ領域3に伝送する配線、及び画素アレイ領域3において読み出された画像信号をADC6に伝送する配線である。一方、回路領域4に形成された金属配線15は、例えば、タイミング発生回路5、ADC6、DSP7、レジスタ8及びI/O9などの回路を構成する配線である。
画素アレイ領域3における多層配線層13上、すなわち、下層部分16上には、窒化シリコン(SiN)からなる層内レンズ21が複数個設けられている。各層内レンズ21は、例えば上に凸の平凸レンズであり、その厚さは例えば100乃至250ナノメートル(nm)である。層内レンズ21は、N型領域11に対応する位置に配置されており、従って、平面視でマトリクス状に配列されている。
そして、層内レンズ21を覆うように、炭窒化シリコン(SiCN)からなる炭窒化シリコン膜22が設けられている。炭窒化シリコン膜22は例えば1枚の連続膜であり、層内レンズ21の他に層内レンズ21間の領域も覆っており、その端部は多層配線層13の下層部分16と上層部分17との間の一部に挿入されている。炭窒化シリコン膜22の厚さは例えば5乃至50ナノメートルであり、例えば10乃至20ナノメートルである。炭窒化シリコン膜22の膜厚は層内レンズ21の膜厚よりも十分に薄いため、炭窒化シリコン膜22の上面には、層内レンズ21の形状を反映した凹凸が形成されている。
また、多層配線層13、層内レンズ21及び炭窒化シリコン膜22を覆うように、窒化シリコン膜23が設けられている。窒化シリコン膜23の膜厚は、例えば、50乃至100ナノメートルである。窒化シリコン膜23の膜厚は層内レンズ21の膜厚よりも十分に薄いため、窒化シリコン膜23の上面には、層内レンズ21の形状を反映した凹凸が形成されている。
窒化シリコン膜23上には、平坦化膜24が形成されている。平坦化膜24の厚さは、層内レンズ21の厚さよりも厚く、多層配線層13及び層内レンズ21に起因する凹凸をある程度解消している。すなわち、平坦化膜24は、画素アレイ領域3においては相対的に厚く、回路領域4においては相対的に薄くなっている。画素アレイ領域3における平坦化膜24上には、カラーフィルター25が設けられている。カラーフィルター25は、例えば、赤色(R)、緑色(G)又は青色(B)に着色された半透明膜であり、N型領域11ごと、すなわち、層内レンズ21ごとに配置されている。一方、回路領域4における平坦化膜24上には、パッシベーション膜26が設けられている。パッシベーション膜26の上面は、カラーフィルター25の上面との間で略連続的な面を形成している。
各カラーフィルター25上には、それぞれ1つのマイクロレンズ27が設けられている。マイクロレンズ27は、例えば上に凸の平凸レンズである。これにより、各1つのマイクロレンズ27、カラーフィルター25、層内レンズ21及びN型領域11からなる光路が形成されている。そして、多層配線層13の下層部分16に形成された金属配線15は、この光路に介在しないように配置されている。
次に、上述の如く構成された本実施形態に係るCMOSセンサー1の製造方法について説明する。
先ず、図3に示すように、例えばP型の単結晶シリコンからなる基板2の上層部分に、N型領域11を形成する。このとき、トランジスタ31及び32などの素子を構成する他の拡散領域も形成する。次に、例えば熱酸化法により基板2の上面にゲート絶縁膜(図示せず)を形成し、ポリシリコンを堆積させることによりゲート電極を形成する。これにより、画素アレイ領域3にトランジスタ31を形成すると共に、回路領域4にトランジスタ32を形成する。次に、TEOS(Tetra-Etyl-Ortho-Silicate:正珪酸四エチル(Si(OC2H5)4))を原料としたCVD法(Chemical Vapor Deposition法:化学気相成長法)により、酸化シリコンを堆積させる。これにより、最下層の層間絶縁膜12を形成する。
先ず、図3に示すように、例えばP型の単結晶シリコンからなる基板2の上層部分に、N型領域11を形成する。このとき、トランジスタ31及び32などの素子を構成する他の拡散領域も形成する。次に、例えば熱酸化法により基板2の上面にゲート絶縁膜(図示せず)を形成し、ポリシリコンを堆積させることによりゲート電極を形成する。これにより、画素アレイ領域3にトランジスタ31を形成すると共に、回路領域4にトランジスタ32を形成する。次に、TEOS(Tetra-Etyl-Ortho-Silicate:正珪酸四エチル(Si(OC2H5)4))を原料としたCVD法(Chemical Vapor Deposition法:化学気相成長法)により、酸化シリコンを堆積させる。これにより、最下層の層間絶縁膜12を形成する。
次に、金属配線15を形成し、TEOSを原料としたCVD法によって酸化シリコン膜14を形成する。これにより、多層配線膜13の下層部分16を形成する。また、回路領域4においては、金属配線15及び酸化シリコン膜14をもう1回ずつ形成し、更に1層の配線層を形成する。
次に、下層部分16上の全面に、厚さが例えば100乃至250ナノメートルの窒化シリコン(SiN)膜21aを成膜する。この窒化シリコン膜21aは、後の工程で形成する層内レンズ21(図2参照)の材料となるものである。次に、窒化シリコン膜21a上の全面にレジストを塗布して、レジスト膜を形成する。そして、このレジスト膜をフォトリソグラフィ法によりパターニングして、層内レンズ21(図2参照)を形成する予定の領域に残留させる。次に、熱処理、例えば、220℃の温度に4分間保持する熱処理を施し、パターニングされたレジスト膜を溶融(メルト)させる。これにより、パターニングされたレジスト膜の形状が液滴状、すなわち、球体の一部をなす凸レンズ形状になる。そして、このレジスト膜を凝固させることにより、液滴形状のレジストパターン33が形成される。
次に、図4に示すように、レジストパターン33をマスクとして全面にRIE(Reactive Ion Etching:反応性イオンエッチング)を施す。これにより、窒化シリコン膜21aにレジストパターン33の形状が転写され、上に凸の平凸レンズ形状をなす層内レンズ21が形成される。
次に、図5に示すように、画素アレイ領域3の全領域に、例えばCVD法により、炭窒化シリコン膜22を形成する。このとき、炭窒化シリコン膜22の厚さは例えば5乃至50ナノメートルとし、例えば10乃至20ナノメートルとする。また、炭窒化シリコン膜22は、1枚の連続膜として形成する。これにより、炭窒化シリコン膜22は、層内レンズ21の上面を覆うと共に、下層部分16の上面における層内レンズ21間の領域も覆う。炭窒化シリコン膜22の膜厚は層内レンズ21の厚さと比較して薄いため、炭窒化シリコン膜22の上面には、層内レンズ21の形状を反映した凹凸が形成される。
次に、図6に示すように、TEOSを原料としたCVD法により、画素アレイ領域3に酸化シリコン膜14を形成し、層内レンズ21及び炭窒化シリコン膜22を埋め込む。そして、CMP(Chemical Mechanical Polishing:化学的機械研磨)を施して、上面を平坦化する。
次に、図7に示すように、更に、金属配線15を形成し、酸化シリコン膜14を形成する。これにより、図3に示す工程で回路領域4のみに形成した1層の配線層と合わせて、上層部分17が形成される。このとき、画素アレイ領域3に配置された上層部分17内には、金属配線15を形成しないようにする。
次に、回路領域4を覆い、画素アレイ領域3を露出させるように、厚膜のレジスト膜35を形成する。このとき、回路領域4と画素アレイ領域3との境界部分におけるレジスト膜35の形状は、回路領域4から画素アレイ領域3に向かって薄くなるテーパー状とする。また、レジスト膜35のテーパー角度、すなわち、レジスト膜35の傾斜面が上層部分17の上面に対してなす角度は、10度以下、例えば、10度とする。
次に、図8に示すように、レジスト膜35をマスクとしてエッチングを施す。このエッチングは、例えば、CHF3ガス及びO2ガスの混合ガスを使用したRIEによって行い、一例では、投入電力を600ワット(W)、圧力を2.7パスカル(Pa、=20mTorr)、CHF3ガスの流量を35sccm、O2ガスの流量を20sccmとして行う。又は、このエッチングは、Arガス、COガス及びC4F8ガスの混合ガスを使用したRIEによって行ってもよい。そして、このエッチングは、炭窒化シリコン膜22に到達した時点で終了させる。これにより、画素アレイ領域3に形成された酸化シリコン膜14がエッチングされ、画素アレイ領域3から上層部分17が除去される。この結果、画素アレイ領域3においては、炭窒化シリコン膜22に覆われた層内レンズ21が露出する。また、多層配線層13における回路領域4と画素アレイ領域3との境界部分の形状は、レジスト膜35の形状を反映してテーパー状となる。このため、炭窒化シリコン膜22の端部の上方には、上層部分17の一部が残留する。
次に、図9に示すように、全面に窒化シリコン膜23を形成する。このとき、窒化シリコン膜23の膜厚は、層内レンズ21の厚さよりも薄くし、例えば、50乃至100ナノメートルとする。これにより、窒化シリコン膜23の上面には、層内レンズ21の形状を反映した凹凸が形成される。
次に、図2に示すように、全面に平坦化膜24を形成する。これにより、層内レンズ21に起因する凹凸が解消されると共に、多層配線層13の段差に起因する凹凸もある程度解消される。次に、画素アレイ領域3における平坦化膜24上にカラーフィルター25を形成する。また、回路領域4における平坦化膜24上にパッシベーション膜26を形成する。このとき、パッシベーション膜26の上面はカラーフィルター25の上面と略連続面を形成するようにする。次に、カラーフィルター25上に、マイクロレンズ27を形成する。これにより、CMOSセンサー1が作製される。
次に、本実施形態の作用効果について説明する。
本実施形態に係るCMOSセンサー1においては、画素アレイ領域3における多層配線層13の厚さを、回路領域4における多層配線層13の厚さよりも薄くする画素部低層構造を採用している。これにより、マイクロレンズ27からN型領域11までの距離を短くして、光の利用効率を向上させることができる。また、このようなCMOSセンサー1を製造するに際して、図3に示す工程において、多層配線層13の下層部分16を形成し、次に、図3及び図4に示す工程において、下層部分16上に層内レンズ21を形成し、その後、図6乃至図8に示す工程において、上層部分17を形成している。これにより、層内レンズ21を形成する際には、多層配線層13の上面における段差を小さくしておくことができるため、フォトリソグラフィ法によって、レジストパターン33を微細に形成することができる。この結果、微細な層内レンズ21を精度よく形成することができる。
本実施形態に係るCMOSセンサー1においては、画素アレイ領域3における多層配線層13の厚さを、回路領域4における多層配線層13の厚さよりも薄くする画素部低層構造を採用している。これにより、マイクロレンズ27からN型領域11までの距離を短くして、光の利用効率を向上させることができる。また、このようなCMOSセンサー1を製造するに際して、図3に示す工程において、多層配線層13の下層部分16を形成し、次に、図3及び図4に示す工程において、下層部分16上に層内レンズ21を形成し、その後、図6乃至図8に示す工程において、上層部分17を形成している。これにより、層内レンズ21を形成する際には、多層配線層13の上面における段差を小さくしておくことができるため、フォトリソグラフィ法によって、レジストパターン33を微細に形成することができる。この結果、微細な層内レンズ21を精度よく形成することができる。
そして、本実施形態においては、図5に示す工程において、画素アレイ領域3に層内レンズ21を覆うように炭窒化シリコン膜22を形成し、図8に示す工程において、この炭窒化シリコン膜22をエッチングストッパ膜としてエッチングを行い、画素アレイ領域3から多層配線層13の上層部分17を除去している。このとき、炭窒化シリコン膜22は、多層配線層13を構成する酸化シリコン膜14との間で大きなエッチング選択比をとることができるため、エッチングを精度よく行うことができる。これにより、このエッチングによって層内レンズ21がエッチングされることがなく、層内レンズ21の形状が崩れることがない。
これに対して、仮に、炭窒化シリコン膜22を設けないと、酸化シリコン膜14のエッチングを、層内レンズ21に到達したときに終了させることになる。しかしながら、層内レンズ21を形成する窒化シリコンは、酸化シリコン膜13を形成する酸化シリコンとの間であまり大きなエッチング選択比ととることはできないため、酸化シリコン膜14を完全に除去しようとすると、層内レンズ21が不可避的にエッチングされてしまう。この結果、層内レンズ21の形状が崩れ、集光率が低下し、光の利用効率が低下してしまう。一例では、炭窒化シリコン(SiCN)と酸化シリコン(SiO2)とのエッチング選択比、すなわち、炭窒化シリコンのエッチング速度に対する酸化シリコンのエッチング速度の比率は、例えば、約5とすることができる。これに対して、窒化シリコン(SiN)と酸化シリコンとのエッチング選択比、すなわち、窒化シリコンのエッチング速度に対する酸化シリコンのエッチング速度の比率は、例えば、約1.5である。
このように、本実施形態によれば、画素部低層構造であって、微細な層内レンズを形成することができ、且つ、この層内レンズの形状がエッチングによって崩れることがないCMOSセンサーを作製することができる。これにより、光の利用効率が高いCMOSセンサーを実現することができる。
また、本実施形態においては、炭窒化シリコン膜22の膜厚を5ナノメートル以上としているため、この炭窒化シリコン膜22において、エッチングを確実に停止させることができる。一方、炭窒化シリコン膜22の膜厚を50ナノメートル以下としているため、炭窒化シリコン膜22が層内レンズ21間の隙間を埋めてしまうことがなく、層内レンズ21の集光作用を低下させることがない。また、炭窒化シリコン膜22の存在により、マイクロレンズ27からN型領域11までの全光路における光の透過率が大きく低減することがない。従って、炭窒化シリコン膜22の膜厚の好適範囲は5乃至50ナノメートルである。より好適には、10乃至20ナノメートルである。
更に、本実施形態においては、図7に示す工程においてレジスト膜35の形状をテーパー状にしているため、図8に示す工程においてこのレジスト膜35をマスクとしてエッチングを施したときに、多層配線層13における回路領域4と画素アレイ領域3との境界部分の形状がテーパー状になる。この結果、カラーフィルター25を形成する際に全面にレジスト膜を塗布したときに、ムラが発生しにくく、カラーフィルター25を精度よく形成することができる。
次に、本発明の第2の実施形態について説明する。
図10は、本実施形態に係るCMOSセンサーを例示する断面図である。
なお、図10において、前述の図2に示す構成要素と同じ構成要素には同じ符号を付し、その詳細な説明を省略する。また、図10においては、図を簡略化するために、トランジスタ31及び32(図2参照)は図示を省略している。
図10は、本実施形態に係るCMOSセンサーを例示する断面図である。
なお、図10において、前述の図2に示す構成要素と同じ構成要素には同じ符号を付し、その詳細な説明を省略する。また、図10においては、図を簡略化するために、トランジスタ31及び32(図2参照)は図示を省略している。
図10に示すように、本実施形態に係るCMOSセンサー41においては、多層配線層13の下層部分16が2層構成となっており、上層部分17が3層構成となっている。これにより、画素アレイ領域3においては、2層構成の多層配線層13が設けられており、回路領域4においては、5層構成の多層配線層13が設けられている。本実施形態における上記以外の構成、製造方法及び作用効果は、前述の第1の実施形態と同様である。
以上、実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。例えば、前述の各実施形態においては、固体撮像装置がCMOSセンサーである例を示したが、本発明はこれに限定されず、固体撮像装置は、例えばCCD(Charge-Coupled Device:電荷結合素子)であってもよい。
1、41 CMOSセンサー、2 基板、3 画素アレイ領域、4 回路領域、5 タイミング発生回路、6 ADC、7 DSP、8 レジスタ、9 I/O、11 N型領域、12 層間絶縁膜、13 多層配線層、14 酸化シリコン膜、15 金属配線、16 下層部分、17 上層部分、21 層内レンズ、21a 窒化シリコン膜、22 炭窒化シリコン膜、23 窒化シリコン膜、24 平坦化膜、25 カラーフィルター、26 パッシベーション膜、27 マイクロレンズ、31、32 トランジスタ、33 レジストパターン、35 レジスト膜
Claims (5)
- 画素アレイ領域及び回路領域が設定された基板と、
前記基板上に設けられ、酸化シリコン膜中に金属配線が多層に埋設されてなり、前記回路領域における厚さが前記画素アレイ領域における厚さよりも厚い多層配線層と、
前記多層配線層上の前記画素アレイ領域に設けられ、窒化シリコンからなるレンズと、
前記レンズを覆う炭窒化シリコン膜と、
を備えたことを特徴とする固体撮像装置。 - 前記炭窒化シリコン膜の膜厚は、5乃至50ナノメートルであることを特徴とする請求項1記載の固体撮像装置。
- 前記炭窒化シリコン膜の膜厚は、10乃至20ナノメートルであることを特徴とする請求項2記載の固体撮像装置。
- 基板の画素アレイ領域及び回路領域の上方に、金属配線と酸化シリコン膜とを交互に積層させることにより、多層配線層の下層部分を形成する工程と、
前記下層部分上の前記画素アレイ領域に窒化シリコンからなるレンズを形成する工程と、
前記レンズを覆うように炭窒化シリコン膜を形成する工程と、
前記下層部分上における前記画素アレイ領域及び前記回路領域に酸化シリコン膜を成膜すると共に、前記回路領域に金属配線を形成することにより、前記多層配線層の上層部分を形成する工程と、
前記炭窒化シリコン膜をストッパ膜として前記酸化シリコン膜に対してエッチングを施し、前記画素アレイ領域から前記上層部分を除去する工程と、
を備えたことを特徴とする固体撮像装置の製造方法。 - 前記酸化シリコン膜に対するエッチングは、前記回路領域を覆い、前記画素アレイ領域を露出させ、前記回路領域と前記画素アレイ領域との境界部分がテーパー状であるレジスト膜をマスクとして行うことを特徴とする請求項4記載の固体撮像装置の製造方法。
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JP2007153781A JP2008306096A (ja) | 2007-06-11 | 2007-06-11 | 固体撮像装置及びその製造方法 |
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JP2015144298A (ja) * | 2015-03-04 | 2015-08-06 | キヤノン株式会社 | 半導体装置の製造方法 |
CN113471226A (zh) * | 2020-03-31 | 2021-10-01 | 比亚迪半导体股份有限公司 | 一种图像传感器及电子设备 |
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