JP2008305914A - Light emitting element, semiconductor chip, chip module, method of manufacturing light emitting element - Google Patents

Light emitting element, semiconductor chip, chip module, method of manufacturing light emitting element Download PDF

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a light emitting element which can be manufactured without a need for many processes such as repetition of film formation by the CVD method and which emits light in a relatively short wavelength region. <P>SOLUTION: The light emitting element comprises a first electrode, a second electrode, and an insulation layer which are formed between the first and second electrodes and contains fine particles. The fine particles are made of an oxide of Ge and have an average oxidation rate of 35 to 70%. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、発光素子及びその製造方法、半導体チップ及びチップモジュールに関し、特に、簡易に製造でき且つ４００ｎｍ程度の短波長領域で高効率で発光する発光素子及びその製造方法、及びこの発光素子を利用した半導体チップ及びチップモジュールに関する。   The present invention relates to a light-emitting element, a method for manufacturing the same, a semiconductor chip, and a chip module, and more particularly, a light-emitting element that can be easily manufactured and emits light with high efficiency in a short wavelength region of about 400 nm, and a method for manufacturing the same. The present invention relates to a semiconductor chip and a chip module.

近年、電子機器の小型化に伴い、電子機器に搭載される部品をいかにコンパクトにするかが課題となっている。発光部品では固体素子の開発によって小型化が進んでいる。更に半導体のチップ間通信を光で行う技術や、光コンピューターなどが提案されているが、その実用性を高めるためには半導体基板上に直接作製することができる発光素子が望まれる。   In recent years, with the miniaturization of electronic devices, it has become an issue how to make components mounted on electronic devices compact. Light-emitting components are becoming smaller due to the development of solid-state devices. Furthermore, technologies for performing semiconductor chip-to-chip communication with light, optical computers, and the like have been proposed. In order to improve the practicality, a light-emitting element that can be directly manufactured on a semiconductor substrate is desired.

このような発光素子の一例としては、特許文献１に開示されているような半導体微粒子を用いたものが挙げられる。
特開平１１−３１０７７６号公報 As an example of such a light emitting element, one using semiconductor fine particles as disclosed in Patent Document 1 can be cited.
JP 11-310776 A

しかし、特許文献１などの従来の半導体微粒子を用いた発光は可視光領域であり、そのほとんどは赤色など波長の比較的長い領域の発光であり、通信速度の向上等の観点から、より短波長領域で発光する発光素子が望まれている。   However, light emission using conventional semiconductor fine particles such as in Patent Document 1 is in the visible light region, most of which is light emission in a relatively long wavelength region such as red, and from the viewpoint of improving communication speed, the shorter wavelength. A light-emitting element that emits light in a region is desired.

本発明はこのような事情に鑑みてなされたものであり、ＣＶＤ法で製膜を繰り返すような多くの工程を必要とせずに製造することができ、４００ｎｍ程度の短波長領域で高効率で発光する発光素子を提供するものである。   The present invention has been made in view of such circumstances, and can be manufactured without requiring many steps such as repeated film formation by CVD, and emits light with high efficiency in a short wavelength region of about 400 nm. The light emitting element to provide is provided.

本発明の発光素子は、第１電極と、第２電極と、第１及び第２電極間に設けられ且つ微粒子を含む絶縁層を備え、前記微粒子は、Ｇｅの酸化物であり、その平均酸化率が３５〜７０％であることを特徴とする。   The light-emitting element of the present invention includes a first electrode, a second electrode, and an insulating layer that is provided between the first and second electrodes and includes fine particles, and the fine particles are an oxide of Ge, and an average oxidation thereof The rate is 35 to 70%.

本発明者は、鋭意研究を行ったところ、絶縁層中に平均酸化率が３５〜７０％であるＧｅ酸化物からなる微粒子を含ませることによって、４００ｎｍ程度の短波長領域で且つ高効率で発光する発光素子が得られることを見出し、本発明の完成に到った。本発明の発光素子は、例えば、Ｇｅを絶縁層にイオン注入して、その後熱処理を行うことによって製造することができ、ＣＶＤ法による製膜を繰り返して製造するような発光素子に比べて簡易な方法で製造することができる。   As a result of intensive research, the present inventor has found that the insulating layer contains fine particles made of Ge oxide having an average oxidation rate of 35 to 70%, thereby emitting light in a short wavelength region of about 400 nm and with high efficiency. The present inventors have found that a light emitting element that can be obtained is obtained, and have completed the present invention. The light-emitting element of the present invention can be manufactured, for example, by ion-implanting Ge into an insulating layer and then performing a heat treatment, which is simpler than a light-emitting element that is repeatedly manufactured by CVD. It can be manufactured by the method.

以下、本発明の種々の実施形態を例示する。   Hereinafter, various embodiments of the present invention will be exemplified.

前記平均酸化率は、３５〜６０％であってもよい。
前記微粒子の最大粒径は、１〜２０ｎｍであってもよく、１〜６ｎｍであってもよい。 第１電極は、Ｎ型半導体からなり、第２電極は、Ｐ型半導体からなってもよい。 The average oxidation rate may be 35 to 60%.
The maximum particle size of the fine particles may be 1 to 20 nm or 1 to 6 nm. The first electrode may be made of an N-type semiconductor, and the second electrode may be made of a P-type semiconductor.

本発明は、半導体基板と、前記半導体基板上に形成された半導体回路と、前記半導体回路に電気的に接続された発光部を備え、前記発光部は、上記記載の発光素子で構成されている半導体チップも提供する。   The present invention includes a semiconductor substrate, a semiconductor circuit formed on the semiconductor substrate, and a light emitting unit electrically connected to the semiconductor circuit, and the light emitting unit includes the light emitting element described above. A semiconductor chip is also provided.

前記半導体回路に電気的に接続された受光部をさらに備えてもよい。   You may further provide the light-receiving part electrically connected to the said semiconductor circuit.

前記受光部は、第３電極と、第４電極と、第３及び第４電極間に設けられ且つ微粒子を含む絶縁層を備える受光素子からなってもよい。   The light receiving unit may include a light receiving element including a third electrode, a fourth electrode, and an insulating layer provided between the third and fourth electrodes and including fine particles.

本発明は、第１半導体チップと、第１半導体チップ上に面付けされた第２半導体チップとを備え、第１半導体チップ及び第２半導体チップは、それぞれ、上記記載の半導体チップからなり、第１半導体チップの発光部と第２半導体チップの受光部は、光学的に接続されており、第１半導体チップの受光部と第２半導体チップの発光部は、光学的に接続されているチップモジュールも提供する。   The present invention includes a first semiconductor chip and a second semiconductor chip that is provided on the first semiconductor chip, and each of the first semiconductor chip and the second semiconductor chip includes the semiconductor chip described above, The light emitting part of one semiconductor chip and the light receiving part of the second semiconductor chip are optically connected, and the light receiving part of the first semiconductor chip and the light emitting part of the second semiconductor chip are optically connected. Also provide.

第１半導体チップが表面に面付けされた搭載基板をさらに備え、前記搭載基板と第１半導体チップは、少なくとも２箇所において互いに電気的に接続されていてもよい。   The semiconductor device may further include a mounting substrate having the first semiconductor chip surfaced, and the mounting substrate and the first semiconductor chip may be electrically connected to each other at least at two locations.

前記搭載基板は、発光部及び受光部を有し、前記搭載基板の発光部と第１半導体チップの受光部は、光学的に接続されており、前記搭載基板の受光部と第１半導体チップの発光部は、光学的に接続されていてもよい。   The mounting substrate includes a light emitting unit and a light receiving unit, and the light emitting unit of the mounting substrate and the light receiving unit of the first semiconductor chip are optically connected, and the light receiving unit of the mounting substrate and the first semiconductor chip are connected to each other. The light emitting units may be optically connected.

第１半導体チップは、前記発光部及び受光部をそれぞれ複数有し、第２半導体チップは、前記発光部及び受光部をそれぞれ複数有し、第１半導体チップの複数の発光部と第２半導体チップの複数の受光部は、それぞれ、光学的に接続されており、第１半導体チップの複数の受光部と第２半導体チップの複数の発光部は、それぞれ、光学的に接続されていてもよい。   The first semiconductor chip includes a plurality of light emitting units and light receiving units, and the second semiconductor chip includes a plurality of light emitting units and light receiving units. The plurality of light emitting units and the second semiconductor chip of the first semiconductor chip. The plurality of light receiving portions may be optically connected to each other, and the plurality of light receiving portions of the first semiconductor chip and the plurality of light emitting portions of the second semiconductor chip may be optically connected to each other.

第１半導体チップ及び第２半導体チップは、一体としてパッケージングされていてもよい。   The first semiconductor chip and the second semiconductor chip may be packaged together.

本発明は、搭載基板と、前記搭載基板上に面付けされた上記記載の半導体チップとを備え、前記搭載基板は、発光部及び受光部を備え、前記搭載基板の発光部と前記半導体チップの受光部は、光学的に接続されており、前記搭載基板の受光部と前記半導体チップの発光部は、光学的に接続されているチップモジュールも提供する。   The present invention includes a mounting substrate and the above-described semiconductor chip imposed on the mounting substrate, the mounting substrate including a light emitting unit and a light receiving unit, and the light emitting unit of the mounting substrate and the semiconductor chip. The light receiving unit is optically connected, and a chip module in which the light receiving unit of the mounting substrate and the light emitting unit of the semiconductor chip are optically connected is also provided.

本発明は、第１電極と、第２電極と、第１及び第２電極間に設けられ且つ微粒子を含む絶縁層を備える発光素子の製造方法であって、前記絶縁層にＧｅイオンを注入し、その後、平均酸化率が３５〜７０％であるＧｅ酸化物からなる微粒子が形成されるように熱処理を行う工程を備える発光素子の製造方法も提供する。   The present invention relates to a method for manufacturing a light emitting device including a first electrode, a second electrode, and an insulating layer provided between the first and second electrodes and containing fine particles, wherein Ge ions are implanted into the insulating layer. Then, a method for manufacturing a light-emitting element including a step of performing heat treatment so as to form fine particles made of Ge oxide having an average oxidation rate of 35 to 70% is also provided.

ここで示した種々の実施形態は、適宜組み合わせることができる。   The various embodiments shown here can be combined as appropriate.

以下，本発明の一実施形態を図面を用いて説明する。図面や以下の記述中で示す内容は，例示であって，本発明の範囲は，図面や以下の記述中で示すものに限定されない。   Hereinafter, an embodiment of the present invention will be described with reference to the drawings. The contents shown in the drawings and the following description are examples, and the scope of the present invention is not limited to those shown in the drawings and the following description.

１．発光素子
１−１．第１実施形態
図１を用いて本発明の第１実施形態の発光素子について説明する。図１は、本実施形態の発光素子１０の構造を示す断面図である。 1. Light-emitting element 1-1. First Embodiment A light emitting device according to a first embodiment of the present invention will be described with reference to FIG. FIG. 1 is a cross-sectional view showing the structure of the light emitting device 10 of the present embodiment.

本実施形態の発光素子１０は、第１電極１と、第２電極３と、第１及び第２電極１，３間に設けられ且つ微粒子５を含む絶縁層７を備え、前記微粒子５は、Ｇｅ酸化物からなり、その平均酸化率が３５〜７０％である。第１及び第２電極１，３間に電圧が印加されると、微粒子５を含む絶縁層７から発光が得られる。   The light emitting device 10 of the present embodiment includes a first electrode 1, a second electrode 3, an insulating layer 7 provided between the first and second electrodes 1 and 3 and containing fine particles 5, It consists of Ge oxide, and the average oxidation rate is 35 to 70%. When a voltage is applied between the first and second electrodes 1 and 3, light emission is obtained from the insulating layer 7 including the fine particles 5.

第１電極１の種類は、特に限定されない。本実施形態では、第１電極１は、半導体基板９の表面層に形成された高濃度不純物領域からなる。   The kind of the 1st electrode 1 is not specifically limited. In the present embodiment, the first electrode 1 is composed of a high concentration impurity region formed in the surface layer of the semiconductor substrate 9.

半導体基板９は、全体が半導体からなる基板や半導体層を有する基板からなり、その種類は、特に限定されない。半導体基板９は、例えば、例えば、シリコン基板や、絶縁体基板（ガラス基板、サファイア基板等）上にシリコン層を形成した基板からなる。このような基板であれば、ロジック回路や不揮発性メモリ回路との混載が容易となる。   The semiconductor substrate 9 is made of a semiconductor substrate or a substrate having a semiconductor layer as a whole, and the type thereof is not particularly limited. The semiconductor substrate 9 is made of, for example, a silicon substrate or a substrate in which a silicon layer is formed on an insulator substrate (glass substrate, sapphire substrate, etc.). With such a substrate, it is easy to mount the logic circuit and the nonvolatile memory circuit together.

第２電極３の種類は、特に限定されず、種々の材料で形成することができる。第２電極は、ＩＴＯ、ＳｎＯ2などの透明電極からなることが好ましい。この場合、微粒子５を含む絶縁層７で発生した光を効率良く取り出すことができるからである。また、透明電極は、主として用いる光に対して透過度の高い材質が好ましいのは言うまでもない。 The kind of the 2nd electrode 3 is not specifically limited, It can form with various materials. The second electrode is preferably made of a transparent electrode such as ITO or SnO 2 . This is because light generated in the insulating layer 7 including the fine particles 5 can be extracted efficiently. Needless to say, the transparent electrode is preferably made of a material having a high transmittance with respect to mainly used light.

絶縁層７の種類は、特に限定されない。絶縁層７は、例えば、半導体酸化物や半導体窒化物、例えばＳｉＯ2やＳｉＮからなる。絶縁層７は、ＣＶＤ法や半導体基板９の熱酸化等によって形成することができる。 The type of the insulating layer 7 is not particularly limited. The insulating layer 7 is made of, for example, a semiconductor oxide or a semiconductor nitride such as SiO 2 or SiN. The insulating layer 7 can be formed by CVD or thermal oxidation of the semiconductor substrate 9.

微粒子５は、絶縁層７中に含まれており、絶縁層７中に均一に分散していることが好ましい。絶縁層７中の微粒子５の数密度は、特に限定されない。微粒子５は、一例では、数密度が１×１０16個／ｃｍ3〜１×１０21個／ｃｍ3となるように絶縁層中に含める。 The fine particles 5 are contained in the insulating layer 7 and preferably dispersed uniformly in the insulating layer 7. The number density of the fine particles 5 in the insulating layer 7 is not particularly limited. In one example, the fine particles 5 are included in the insulating layer so that the number density is 1 × 10 16 particles / cm 3 to 1 × 10 21 particles / cm 3 .

微粒子５は、好ましくは、最大粒径が１〜２０ｎｍである。この場合、発光効率が特に高くなるからである。本発明において、「最大粒径」とは、絶縁層７の任意の断面（図１のような断面であってもよく、紙面に垂直な断面であってもよい。）の１００ｎｍ角の範囲をＴＥＭ観察した場合に観察できた微粒子のうち粒径が最も大きいものの粒径を意味する。また、本発明において「粒径」とは、断面ＴＥＭ写真で見た場合に、ＴＥＭ写真に射影され微粒子の平面像が含むことのできる最も長い線分の長さを意味する。微粒子５の最大粒径は、例えば１〜６ｎｍ又は３〜６ｎｍであってもよい。微粒子５の最大粒径は、例えば、１，２，３，４，５，６，７，８，９，１０，１１，１２，１３，１４，１５，１６，１７，１８，１９又は２０ｎｍである。微粒子５の最大粒径は、ここで例示した何れか２つの数値の間の範囲内であってもよく、何れか１つの数値以下であってもよい。   The fine particles 5 preferably have a maximum particle size of 1 to 20 nm. This is because the luminous efficiency is particularly high in this case. In the present invention, the “maximum particle size” is a 100 nm square range of an arbitrary cross section of the insulating layer 7 (a cross section as shown in FIG. 1 or a cross section perpendicular to the paper surface). This means the particle diameter of the largest particle among the fine particles that can be observed by TEM observation. Further, in the present invention, “particle size” means the length of the longest line segment that can be projected on a TEM photograph and included in a planar image of a fine particle when viewed with a cross-sectional TEM photograph. The maximum particle size of the fine particles 5 may be, for example, 1 to 6 nm or 3 to 6 nm. The maximum particle size of the fine particles 5 is, for example, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 16, 17, 18, 19, or 20 nm. is there. The maximum particle diameter of the fine particles 5 may be within a range between any two numerical values exemplified here, or may be equal to or smaller than any one numerical value.

微粒子５は、Ｇｅ酸化物からなり、その平均酸化率が３５〜７０％である。この場合、４００ｎｍ程度の短波長領域での発光強度が高くなることが実験的に実証された。Ｇｅ酸化物の酸化率は、絶縁層７の表面からの深さに依存するところ、Ｇｅ酸化物の平均酸化率とは、絶縁層７中のＧｅ注入範囲内でのＧｅ酸化物の酸化率の平均である。Ｇｅ酸化物の平均酸化率は、例えば、絶縁層７の深さ方向の一定間隔の複数の位置でＧｅ酸化物の酸化率の測定を行い、この測定で得られた測定値を代数平均することによって求めることができる。測定を行う位置の間隔は、できるだけ狭い方が好ましく、例えば、１０ｎｍ以下とする。酸化率の測定は、例えば、絶縁層のエッチングを同条件で一定時間行う度に行ってもよい。エッチング条件は、例えば、４ｅＶでのアルゴンエッチングを５分間にする。
Ｇｅ酸化物の平均酸化率は、３５〜６０％が好ましい。この場合、発光効率が特に高くことが実験的に実証されたからである。Ｇｅ酸化物の平均酸化率は、例えば、３５，４０，４５，５０，５５，６０，６５又は７０％である。Ｇｅ酸化物の平均酸化率は、ここで例示した何れか２つの数値の間の範囲内であってもよい。 The fine particles 5 are made of Ge oxide and have an average oxidation rate of 35 to 70%. In this case, it was experimentally demonstrated that the emission intensity in a short wavelength region of about 400 nm is increased. The oxidation rate of the Ge oxide depends on the depth from the surface of the insulating layer 7, and the average oxidation rate of the Ge oxide is the oxidation rate of the Ge oxide within the Ge implantation range in the insulating layer 7. Average. The average oxidation rate of the Ge oxide is obtained by, for example, measuring the oxidation rate of the Ge oxide at a plurality of positions at regular intervals in the depth direction of the insulating layer 7 and algebraically averaging the measurement values obtained by this measurement. Can be obtained. The interval between the positions to be measured is preferably as narrow as possible, for example, 10 nm or less. The measurement of the oxidation rate may be performed, for example, every time the insulating layer is etched for a certain time under the same conditions. As an etching condition, for example, argon etching at 4 eV is performed for 5 minutes.
The average oxidation rate of the Ge oxide is preferably 35 to 60%. This is because it has been experimentally verified that the luminous efficiency is particularly high in this case. The average oxidation rate of the Ge oxide is, for example, 35, 40, 45, 50, 55, 60, 65 or 70%. The average oxidation rate of the Ge oxide may be within a range between any two values exemplified here.

酸化率は、ＸＰＳスペクトルにおいてＧｅに起因するピークの面積ＳGeと、ＧｅＯに起因するピークの面積ＳGeOを求め、ＳGeO／（ＳGe＋ＳGeO）を算出することによって求めることができる。Ｇｅに起因するピークとＧｅＯに起因するピークは、裾野が重なるが、図２に示すようにガウスフィッティングを行ってＧｅに起因するピークとＧｅＯに起因するピークとを波形分離することによって面積ＳGe及びＳGeOを求めることができる。なお、酸化率の測定に用いるピークは、特に限定されないが、一例では、Ｇｅ ２ｐピークとそれに対応するＧｅＯのピークである。 The oxidation rate can be obtained by calculating the peak area S Ge caused by Ge and the peak area S GeO caused by GeO in the XPS spectrum and calculating S GeO / (S Ge + S GeO ). The peaks caused by Ge and the peaks caused by GeO overlap with each other. However, as shown in FIG. 2, by performing Gaussian fitting, the peak caused by Ge and the peak caused by GeO are separated into waveforms, and the area S Ge is obtained. And S GeO can be determined. In addition, although the peak used for the measurement of an oxidation rate is not specifically limited, In an example, they are a Ge2p peak and the peak of GeO corresponding to it.

絶縁層７中に微粒子５を含有させる方法は、特に限定されないが、一例では、絶縁層７に対してＧｅ原子をイオン注入し、その後、平均酸化率が３５〜７０％であるＧｅ酸化物からなる微粒子が形成されるように熱処理を行う方法が考えられる。イオン注入後の熱処理によってイオンが凝集して多数の微粒子が絶縁層中に形成されるとともにＧｅが酸化されてＧｅ酸化物からなる微粒子が形成される。Ｇｅ原子のイオン注入は、例えば、注入エネルギー５〜１００ｋｅＶで注入量１×１０14〜１×１０17ｉｏｎｓ／ｃｍ2の条件で行うことができる。Ｇｅのイオン注入は、注入エネルギーと注入量を変化させて多重に行うことが好ましい。熱処理は、例えば、７００〜９００℃程度の温度で行うことが好ましい。但し、Ｇｅの注入量やエネルギー、熱処理時間、熱処理雰囲気等によって好ましい熱処理温度は、変化し得る。Ｇｅ酸化物の平均酸化率を適切な値にするには、ある条件でイオン注入及び熱処理を行い、そのときのＧｅ酸化物の平均酸化率を測定し、平均酸化率が所望の値でないときは、イオン注入又は熱処理の条件を変更する、という作業をＧｅ酸化物の平均酸化率が適切な値になるまで繰り返せばよい。 The method for incorporating the fine particles 5 into the insulating layer 7 is not particularly limited. In one example, Ge atoms are ion-implanted into the insulating layer 7, and thereafter, from a Ge oxide having an average oxidation rate of 35 to 70%. A method of performing a heat treatment so as to form fine particles is conceivable. By heat treatment after the ion implantation, ions are aggregated to form a large number of fine particles in the insulating layer, and Ge is oxidized to form fine particles made of Ge oxide. The ion implantation of Ge atoms can be performed, for example, under conditions of an implantation energy of 5 to 100 keV and an implantation amount of 1 × 10 14 to 1 × 10 17 ions / cm 2 . The Ge ion implantation is preferably performed in a multiple manner by changing the implantation energy and the implantation amount. The heat treatment is preferably performed at a temperature of about 700 to 900 ° C., for example. However, the preferred heat treatment temperature can vary depending on the amount of Ge implantation, energy, heat treatment time, heat treatment atmosphere, and the like. In order to set the average oxidation rate of the Ge oxide to an appropriate value, ion implantation and heat treatment are performed under certain conditions, the average oxidation rate of the Ge oxide at that time is measured, and the average oxidation rate is not a desired value The operation of changing the ion implantation or heat treatment conditions may be repeated until the average oxidation rate of the Ge oxide reaches an appropriate value.

１−２．第２実施形態
図３を用いて本発明の第２実施形態の発光素子１０について説明する。図３は、本実施形態の発光素子１０の構造を示す断面図である。本実施形態の発光素子１０は、第１実施形態の発光素子に類似しているが、第１電極１及び第２電極３の配置が主に異なっている。第１実施形態で述べた内容は、基本的に本実施形態の発光素子についても当てはまる。 1-2. Second Embodiment A light emitting device 10 according to a second embodiment of the present invention will be described with reference to FIG. FIG. 3 is a cross-sectional view showing the structure of the light emitting device 10 of the present embodiment. The light emitting element 10 of the present embodiment is similar to the light emitting element of the first embodiment, but the arrangement of the first electrode 1 and the second electrode 3 is mainly different. The contents described in the first embodiment are basically applicable to the light emitting device of this embodiment.

本実施形態の発光素子１０では、第１電極１及び第２電極３は、半導体基板９の表面に平行な面内において、微粒子５を含む絶縁層７を挟むように配置されている。   In the light emitting element 10 of the present embodiment, the first electrode 1 and the second electrode 3 are arranged so as to sandwich the insulating layer 7 containing the fine particles 5 in a plane parallel to the surface of the semiconductor substrate 9.

第１実施形態では、微粒子５を含む絶縁層７からの面発光は、第２電極３を通って外部に取り出されるので、第２電極３は透明であることが好ましかったが、本実施形態では、微粒子５を含む絶縁層７からの面発光は、第２電極３を介さずに外部に取り出されるので、第２電極３は、透明でなくてもよい。   In the first embodiment, since the surface emission from the insulating layer 7 containing the fine particles 5 is extracted to the outside through the second electrode 3, it is preferable that the second electrode 3 is transparent. In the embodiment, the surface emission from the insulating layer 7 including the fine particles 5 is extracted outside without passing through the second electrode 3, so the second electrode 3 may not be transparent.

本実施形態では、好ましくは、第１電極１は、Ｎ型半導体からなり、第２電極３は、Ｐ型半導体からなる。この場合、絶縁層７中の微粒子５に対して、Ｎ型半導体から電子が効率的に供給され、Ｐ型半導体からホールが効率的に供給されるので、発光効率が特に高くなる。   In the present embodiment, preferably, the first electrode 1 is made of an N-type semiconductor, and the second electrode 3 is made of a P-type semiconductor. In this case, since the electrons are efficiently supplied from the N-type semiconductor and the holes are efficiently supplied from the P-type semiconductor to the fine particles 5 in the insulating layer 7, the luminous efficiency is particularly high.

２．半導体チップ
図４を用いて本発明の一実施形態の半導体チップ２０について説明する。図４は、本実施形態の半導体チップ２０の構造を示す断面図である。 2. Semiconductor Chip A semiconductor chip 20 according to an embodiment of the present invention will be described with reference to FIG. FIG. 4 is a cross-sectional view showing the structure of the semiconductor chip 20 of this embodiment.

本実施形態の半導体チップ（以下、「チップ」とも呼ぶ。）は、半導体基板９と、半導体基板９上に形成された半導体回路と、半導体回路に電気的に接続された発光部を備え、発光部は、本発明の第１実施形態の発光素子１０で構成されている。発光素子１０は、半導体基板９上に半導体回路と共に形成することが比較的容易である。   The semiconductor chip of this embodiment (hereinafter also referred to as “chip”) includes a semiconductor substrate 9, a semiconductor circuit formed on the semiconductor substrate 9, and a light emitting unit electrically connected to the semiconductor circuit, and emits light. The unit is composed of the light emitting device 10 according to the first embodiment of the present invention. The light emitting element 10 is relatively easy to form on the semiconductor substrate 9 together with the semiconductor circuit.

半導体回路は、ＤＲＡＭ、ＥＥＰＲＯＭ又はＣＰＵ等のための回路であり、一般に、多数のＦＥＴ、キャパシタ及び抵抗等が互いに配線で接続されて形成されるが、図４では、図示の便宜上、ＦＥＴ８を１つだけ示している。ＦＥＴ８は、ソース及びドレイン電極１１，１２と、ゲート絶縁膜１３と、ゲート電極１５とを有している。ソース及びドレイン電極１１，１２は、半導体基板９の表面層に形成された高濃度不純物領域からなる。本実施形態では、１つの高濃度不純物領域が、ＦＥＴ８の電極１２と、発光素子１０の第１電極１によって共用されている。   The semiconductor circuit is a circuit for a DRAM, EEPROM, CPU, or the like, and is generally formed by connecting a number of FETs, capacitors, resistors, and the like to each other by wiring. In FIG. Only one is shown. The FET 8 includes source and drain electrodes 11 and 12, a gate insulating film 13, and a gate electrode 15. The source and drain electrodes 11 and 12 are made of high-concentration impurity regions formed in the surface layer of the semiconductor substrate 9. In the present embodiment, one high concentration impurity region is shared by the electrode 12 of the FET 8 and the first electrode 1 of the light emitting element 10.

ＦＥＴ８を含む半導体回路と、発光素子１０からなる発光部は、層間絶縁膜１７で覆われている。発光素子１０の上方の領域１９は、用いる波長の光（発光素子１０からの光）が透過できる必要がある。従って、領域１９は、空孔であるか、用いる波長に対して透明である材料で埋められている。層間絶縁膜１７が用いる波長に対して透明であれば、領域１９にも層間絶縁膜１７が形成されていてもよい。しかし、漏れる光によって周辺の回路等に影響を与える場合には遮光材料で発光素子１０や領域１９の周りを囲むことが好ましい。   The semiconductor circuit including the FET 8 and the light emitting portion including the light emitting element 10 are covered with an interlayer insulating film 17. The region 19 above the light emitting element 10 needs to be able to transmit light having a wavelength to be used (light from the light emitting element 10). Accordingly, the region 19 is filled with a material that is vacant or transparent to the wavelength used. The interlayer insulating film 17 may also be formed in the region 19 as long as it is transparent to the wavelength used by the interlayer insulating film 17. However, when light leaking affects peripheral circuits and the like, it is preferable to surround the light emitting element 10 and the region 19 with a light shielding material.

図５は、発光部をできるだけチップの表面近くに形成した場合の実施形態である。図５の実施形態では、ＦＥＴ８の電極１２と、発光素子１０の第１電極１は、離れた位置にあり、両者は、配線２１によって電気的に接続されている。本実施形態では、第１電極１は、金属や、不純物をドープした半導体等の導電材料で形成することができる。   FIG. 5 shows an embodiment in which the light emitting part is formed as close to the surface of the chip as possible. In the embodiment of FIG. 5, the electrode 12 of the FET 8 and the first electrode 1 of the light emitting element 10 are in a separated position, and both are electrically connected by the wiring 21. In the present embodiment, the first electrode 1 can be formed of a conductive material such as a metal or a semiconductor doped with impurities.

チップ２０は、受光部を有してもよい。この場合、半導体回路に発光部及び受光部が電気的に接続されるので、外部との信号の授受が容易になる。また、発光部及び受光部が光学的に接続されるように配置すれば、チップ内の信号も光信号で処理することが可能となり、配線遅延問題が大幅に改善することができる。   The chip 20 may have a light receiving unit. In this case, since the light emitting unit and the light receiving unit are electrically connected to the semiconductor circuit, it is easy to exchange signals with the outside. Further, if the light emitting unit and the light receiving unit are arranged so as to be optically connected, the signal in the chip can be processed with the optical signal, and the wiring delay problem can be greatly improved.

受光部は、一例では、第３電極と、第４電極と、第３及び第４電極間に設けられ且つ微粒子を含む絶縁層を備える受光素子にすることができる。微粒子に光が入ると電子−ホールのペアが生成され、それらが第３及び第４電極それぞれの電極に到達することで電流・電圧が発生し、光の受光が検出される。このような構成の受光部は、発光部と似た工程で作ることができるため必要となる製造装置や条件を減らすことができ、量産性に優れる。また、半導体基板内に受光部を作る必要がないため、半導体回路を作り、多層配線を行った後のチップ表面近くに受光部を作ることができる。したがって実質的な占有面積を大幅に縮小することができる。上記受光素子の微粒子は、発光素子１０と同様の微粒子であってもよく、これ以外の微粒子、例えば、シリコンの微粒子であってもよい。   In one example, the light receiving unit can be a light receiving element including a third electrode, a fourth electrode, and an insulating layer provided between the third and fourth electrodes and including fine particles. When light enters the fine particles, electron-hole pairs are generated, and when they reach the third and fourth electrodes, current and voltage are generated, and light reception is detected. Since the light-receiving part having such a configuration can be manufactured by a process similar to that of the light-emitting part, it is possible to reduce necessary manufacturing apparatuses and conditions, and it is excellent in mass productivity. Further, since it is not necessary to make a light receiving part in the semiconductor substrate, it is possible to make the light receiving part near the chip surface after the semiconductor circuit is formed and the multilayer wiring is performed. Therefore, the substantial occupied area can be greatly reduced. The fine particles of the light receiving element may be the same fine particles as those of the light emitting element 10 or other fine particles, for example, silicon fine particles.

また、受光部は、図６のようにｐｉｎ型で作成してもよい。ｐｎ型でもよいがより高速性に優れるｐｉｎ型がより好ましい。図６では、半導体基板９の表層部にｉ型層２７を介してｐ型拡散層２５とｎ型拡散層２８を形成することでｐｉｎ構造の受光部を形成している。回路の他の動作速度やその他感度等を考慮しても受光部がｐｎ構造で十分な場合にはｐｎ型でもよい。この場合は、ｐ型拡散層２５とｎ型拡散層２８を接触させた構造とする。図６には、半導体回路中の素子であるＦＥＴ２３も示している。ＦＥＴ２３は、ソース及びドレイン電極３１，３２と、ゲート絶縁膜３３と、ゲート電極３５とを有している。ソース及びドレイン電極３１，３２は、半導体基板９の表面層に形成された高濃度不純物領域からなる。本実施形態では、１つの高濃度不純物領域が、ＦＥＴ２３の電極３２と、ｐｉｎ構造のｐ型拡散層２５によって共用されている。また、ｎ型拡散層２８は、配線２９を介して半導体回路（図示せず）に電気的に接続されている。   Further, the light receiving unit may be made in a pin type as shown in FIG. A pn type may be used, but a pin type having a higher speed is more preferable. In FIG. 6, a p-type light receiving portion is formed by forming a p-type diffusion layer 25 and an n-type diffusion layer 28 on the surface layer portion of the semiconductor substrate 9 via an i-type layer 27. In consideration of other operation speeds and other sensitivities of the circuit, the pn structure may be used when the light receiving portion has a sufficient pn structure. In this case, the p-type diffusion layer 25 and the n-type diffusion layer 28 are in contact with each other. FIG. 6 also shows an FET 23 which is an element in the semiconductor circuit. The FET 23 includes source and drain electrodes 31 and 32, a gate insulating film 33, and a gate electrode 35. The source and drain electrodes 31 and 32 are made of high-concentration impurity regions formed in the surface layer of the semiconductor substrate 9. In this embodiment, one high concentration impurity region is shared by the electrode 32 of the FET 23 and the p-type diffusion layer 25 having a pin structure. The n-type diffusion layer 28 is electrically connected to a semiconductor circuit (not shown) through the wiring 29.

図７（ａ）に示すように、ｐ型拡散層２５上には使用する光の波長に応じた反射防止膜３７を形成することが望ましい。反射防止膜３７としてはシリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、あるいはこれらの積層膜を用いることができる。例えば波長４０５ｎｍの光を使用する場合には膜厚１６ｎｍのシリコン酸化膜と膜厚３０ｎｍのシリコン窒化膜を積層すれば反射率が５％以下になる。このように膜質と膜厚を調節することにより反射率を低く抑えることができる。また開口部は使用する光をあまり吸収しない材料でコーティングされることがある。その場合はコーティング材料を含めて反射率がもっとも低くなるように反射防止膜の設計を行う。なお、膜厚は屈折率によって最適値が異なるので使用する装置および成膜条件によって試作を行って決定すること望まれる。また必要に応じて、図７（ｂ）に示す遮光膜３９や、図７（ｃ）に示す遮光膜４１を形成してもよい。例えば使用する光に対して層間絶縁膜が透明な場合には遮光膜を形成することで他の光を誤って検知してしまうことを抑制できる。   As shown in FIG. 7A, it is desirable to form an antireflection film 37 on the p-type diffusion layer 25 according to the wavelength of the light used. As the antireflection film 37, a silicon oxide film, a silicon nitride film, a silicon oxynitride film, or a laminated film thereof can be used. For example, when light having a wavelength of 405 nm is used, if a 16 nm thick silicon oxide film and a 30 nm thick silicon nitride film are stacked, the reflectance becomes 5% or less. Thus, the reflectance can be kept low by adjusting the film quality and the film thickness. The opening may be coated with a material that does not absorb much light. In that case, the antireflection film is designed so that the reflectance is the lowest including the coating material. It should be noted that the optimum value of the film thickness varies depending on the refractive index, and it is desired that the film thickness be determined by trial manufacture according to the apparatus used and the film forming conditions. If necessary, the light shielding film 39 shown in FIG. 7B or the light shielding film 41 shown in FIG. 7C may be formed. For example, when the interlayer insulating film is transparent to the light used, it is possible to suppress erroneous detection of other light by forming a light shielding film.

３．チップモジュール
３−１．第１実施形態
図８を用いて本発明の第１実施形態のチップモジュール３０について説明する。図８は、本実施形態のチップモジュール３０の構造を示す断面図である。 3. Chip module 3-1. First Embodiment A chip module 30 according to a first embodiment of the present invention will be described with reference to FIG. FIG. 8 is a cross-sectional view showing the structure of the chip module 30 of this embodiment.

本実施形態のチップモジュール３０は、第１チップＣ１と、第１チップＣ１上に面付けされた第２チップＣ２とを備え、第１チップＣ１及び第２チップＣ２は、それぞれ、上記記載のチップ２０からなり、第１チップＣ１の発光部Ｅ１と第２チップＣ２の受光部Ｒ２は、光学的に接続されており、第１チップＣ１の受光部Ｒ１と第２チップＣ２の発光部Ｅ２は、光学的に接続されている。   The chip module 30 of the present embodiment includes a first chip C1 and a second chip C2 that is imprinted on the first chip C1, and each of the first chip C1 and the second chip C2 is the chip described above. 20, the light emitting unit E1 of the first chip C1 and the light receiving unit R2 of the second chip C2 are optically connected, and the light receiving unit R1 of the first chip C1 and the light emitting unit E2 of the second chip C2 are Optically connected.

一方のチップの発光部で発生した光は、他方のチップの受光部で受光される。このため、各チップが発光部及び受光部を有すれば、チップ間に入力用の光接続部と出力用の光接続部の対（「以下、入出力用光接続部対」と呼ぶ。）が形成され、チップ間通信が可能になる。なお、図８中の発光部から受光部に向かう方向の矢印は、信号が伝達する方向を示している。他の図面についても同様である。   The light generated by the light emitting part of one chip is received by the light receiving part of the other chip. Therefore, if each chip has a light emitting portion and a light receiving portion, a pair of an input optical connection portion and an output optical connection portion between the chips (hereinafter referred to as an “input / output optical connection portion pair”). Is formed, and communication between chips becomes possible. In addition, the arrow of the direction which goes to the light-receiving part from the light emission part in FIG. 8 has shown the direction which a signal transmits. The same applies to the other drawings.

本実施形態のチップモジュール３０では、第１半導体チップＣ１と第２チップＣ２の間での信号の授受が容易である。また、光を利用した通信なので、従来の電気的通信に比べて信号の遅延の問題が大幅に改善する。また、光によりチップ間通信を行えば、従来の電気信号を用いる場合と違って、多重伝送が可能であるので、最小で一本の経路でチップ間通信が可能になる。したがって、多数のバンプや配線を行う必要がなく非常に効率よくマルチチップモジュールを作製できる。チップ間通信をすべて光で行うとすれば、電気的配線としては電力供給線やアース線を配線する程度で済む。   In the chip module 30 of the present embodiment, it is easy to exchange signals between the first semiconductor chip C1 and the second chip C2. In addition, since communication uses light, the problem of signal delay is greatly improved as compared with conventional electrical communication. In addition, if interchip communication is performed using light, unlike the case of using a conventional electrical signal, multiplex transmission is possible, and therefore, interchip communication can be performed through a single path at a minimum. Therefore, it is not necessary to perform a large number of bumps and wirings, and a multichip module can be manufactured very efficiently. If all the communication between chips is performed by light, it is sufficient to wire a power supply line or a ground line as electrical wiring.

また、チップモジュール３０は、第１チップＣ１が表面に面付けされた搭載基板Ｓをさらに備え、搭載基板Ｓと第１チップＣ１は、少なくとも２箇所において互いに電気的に接続されている。具体的には、チップＣ１上の図示しない電極と、搭載基板Ｓ上の電極５７とが導電ワイヤ５９で接続されている。搭載基板Ｓと第１チップＣ１が少なくとも２箇所において互いに電気的に接続されているので、２箇所の電気的接続部の一方を電力供給用とし、他方を電気的通信用とすることが可能である。これにより、例えば光接続部が機能しているかどうかテストすることが可能となり、また万が一、光通信が不調の場合などのバックアップ回線として機能させることも可能となる。また、光接続部に対応した数だけ電気的接続部を設ければ、各発光部または受光部に電力供給を行うことで安定した動作を行うことができる。   The chip module 30 further includes a mounting substrate S having the first chip C1 imposed on the surface, and the mounting substrate S and the first chip C1 are electrically connected to each other in at least two places. Specifically, an electrode (not shown) on the chip C1 and an electrode 57 on the mounting substrate S are connected by a conductive wire 59. Since the mounting substrate S and the first chip C1 are electrically connected to each other at least at two locations, one of the two electrical connection portions can be used for power supply and the other can be used for electrical communication. is there. As a result, for example, it is possible to test whether or not the optical connection unit is functioning, and it is possible to function as a backup line in the event that optical communication is malfunctioning. Further, if the number of electrical connection portions corresponding to the number of optical connection portions is provided, stable operation can be performed by supplying power to each light emitting portion or light receiving portion.

また、第１チップＣ１は、発光部Ｅ１及び受光部Ｒ１をそれぞれ複数有し、第２チップＣ２は、発光部Ｅ２及び受光部Ｒ２をそれぞれ複数有し、第１チップＣ１の複数の発光部Ｅ１と第２チップＣ２の複数の受光部Ｒ２は、それぞれ、光学的に接続されており、第１チップＣ１の複数の受光部Ｒ１と第２チップＣ２の複数の発光部Ｅ２は、それぞれ、光学的に接続されている。   The first chip C1 includes a plurality of light emitting units E1 and light receiving units R1, and the second chip C2 includes a plurality of light emitting units E2 and light receiving units R2, respectively. The plurality of light emitting units E1 of the first chip C1. The plurality of light receiving portions R2 of the second chip C2 are optically connected to each other, and the plurality of light receiving portions R1 of the first chip C1 and the plurality of light emitting portions E2 of the second chip C2 are respectively optically connected. It is connected to the.

この場合、チップ間には、入出力用光接続部対が２つ以上形成される。入出力用光接続部対が１つであってもチップ間通信は可能であるが、入出力用光接続部対が２つ以上あれば、万が一、入出力用光接続部対の１つが不良を起こしても全機能が不全に陥ることを防ぐことが可能である。また、１つのチップ上に幾つかの機能を分けて搭載する場合には機能別に接続した方がチップ間で並列処理がやりやすくなる。また、１チップ上に大規模な回路を搭載する場合には、回路内での電気信号の遅延が問題となる。しかし、入出力用光接続部対が２つ以上あれば、光接続部までの配線長が短くなり、最大遅延時間も短くなる。   In this case, two or more input / output optical connection pairs are formed between the chips. Inter-chip communication is possible even if there is only one input / output optical connection pair, but if there are two or more input / output optical connection pairs, by chance, one of the input / output optical connection pairs is defective. Even if this happens, it is possible to prevent all functions from failing. In addition, when several functions are separately mounted on one chip, it is easier to perform parallel processing between chips if they are connected by function. In addition, when a large-scale circuit is mounted on one chip, a delay of an electric signal in the circuit becomes a problem. However, if there are two or more input / output optical connection pairs, the wiring length to the optical connection is shortened and the maximum delay time is also shortened.

なお、第１チップＣ１と第２チップＣ２は、一体としてパッケージングして、高機能且つ小型化されたチップモジュール部品としてもよい。   It should be noted that the first chip C1 and the second chip C2 may be packaged as a single unit to provide a highly functional and miniaturized chip module component.

３−２．第２実施形態
図９を用いて本発明の第２実施形態のチップモジュール３０について説明する。図９は、本実施形態のチップモジュール３０の構造を示す断面図である。 3-2. Second Embodiment A chip module 30 according to a second embodiment of the present invention will be described with reference to FIG. FIG. 9 is a cross-sectional view showing the structure of the chip module 30 of this embodiment.

本実施形態のチップモジュール３０は、第１実施形態に類似しているが、本実施形態では、第１チップＣ１は、バンプ６１を介して搭載基板Ｓに電気的に接続されている。また、発光部Ｅ１と受光部Ｒ２、及び発光部Ｅ２と受光部Ｒ１は、それぞれ、第１チップＣ１に設けられた導波路５４を介して光学的に接続されている。   The chip module 30 of the present embodiment is similar to the first embodiment, but in the present embodiment, the first chip C1 is electrically connected to the mounting substrate S via the bumps 61. In addition, the light emitting unit E1 and the light receiving unit R2, and the light emitting unit E2 and the light receiving unit R1 are optically connected to each other through a waveguide 54 provided in the first chip C1.

３−３．第３実施形態
図１０を用いて本発明の第３実施形態のチップモジュール３０について説明する。図１０は、本実施形態のチップモジュール３０の構造を示す断面図である。 3-3. Third Embodiment A chip module 30 according to a third embodiment of the present invention will be described with reference to FIG. FIG. 10 is a cross-sectional view showing the structure of the chip module 30 of the present embodiment.

本実施形態のチップモジュール３０は、第２実施形態に類似しているが、本実施形態では、搭載基板Ｓは、発光部ＥＳ及び受光部ＲＳを有し、搭載基板Ｓの発光部ＥＳと第１チップＣ１の受光部Ｒ１は、光学的に接続されており、搭載基板Ｓの受光部ＲＳと第１チップＣ１の発光部Ｅ１は、光学的に接続されている。従って、本実施形態のチップモジュール３０では、搭載基板Ｓと第１チップＣ１の間でも高速な光通信が可能である。   The chip module 30 of this embodiment is similar to the second embodiment, but in this embodiment, the mounting substrate S includes a light emitting unit ES and a light receiving unit RS, and the light emitting unit ES and the first light emitting unit ES of the mounting substrate S. The light receiving part R1 of the one chip C1 is optically connected, and the light receiving part RS of the mounting substrate S and the light emitting part E1 of the first chip C1 are optically connected. Therefore, the chip module 30 of the present embodiment can perform high-speed optical communication between the mounting substrate S and the first chip C1.

なお、ここでは、チップ数が２つである場合を示しているが、チップ数は、１つであっても３つ以上であってもよい。   Although the case where the number of chips is two is shown here, the number of chips may be one or three or more.

３−４．第４実施形態
図１１を用いて本発明の第４実施形態のチップモジュール３０について説明する。図１１は、本実施形態のチップモジュール３０の構造を示す断面図である。 3-4. Fourth Embodiment A chip module 30 according to a fourth embodiment of the present invention will be described with reference to FIG. FIG. 11 is a cross-sectional view showing the structure of the chip module 30 of the present embodiment.

本実施形態のチップモジュール３０は、第２実施形態に類似しているが、本実施形態のチップモジュール３０は、４つのチップＣ１〜Ｃ４を有している。このように３つ以上のチップをマウントするマルチチップモジュールも可能である。   The chip module 30 of this embodiment is similar to the second embodiment, but the chip module 30 of this embodiment has four chips C1 to C4. Thus, a multi-chip module in which three or more chips are mounted is also possible.

各チップが入出力用光接続部対を１つ有していれば、上下のチップ間の通信が可能である。しかし、各チップは、チップ数以上の入出力用光接続部対を有することが好ましい。例えば、チップ数が３つである場合、各チップは、３つ以上の入出力用光接続部対を有することが好ましい。入出力用光接続部対が１つの場合には第１チップと第２チップが通信している間、第３チップが第１チップまたは第２チップと通信することが困難であるが、チップ数だけ入出力用光接続部対があれば、第３チップは第１チップ及び第２チップと通信でき、さらに搭載基板との通信も可能となる。   If each chip has one input / output optical connection portion pair, communication between the upper and lower chips is possible. However, each chip preferably has an input / output optical connection portion pair equal to or more than the number of chips. For example, when the number of chips is three, each chip preferably has three or more input / output optical connection portion pairs. When the number of input / output optical connection pairs is one, it is difficult for the third chip to communicate with the first chip or the second chip while the first chip and the second chip communicate with each other. If only the input / output optical connection pair is provided, the third chip can communicate with the first chip and the second chip, and further can communicate with the mounting substrate.

３−５．第５実施形態
図１２を用いて本発明の第５実施形態のチップモジュール３０について説明する。図１２は、本実施形態のチップモジュール３０の構造を示す断面図である。 3-5. Fifth Embodiment A chip module 30 according to a fifth embodiment of the present invention will be described with reference to FIG. FIG. 12 is a cross-sectional view showing the structure of the chip module 30 of the present embodiment.

本実施形態のチップモジュール３０は、第１実施形態のチップモジュール３０に類似している。本実施形態では、発光部Ｅ１と受光部Ｒ２、及び発光部Ｅ２と受光部Ｒ１は、それぞれ、光ファイバー７１を介して光学的に接続されている。このように発光部と受光部を備えたチップを光ファイバーにより結合することでマルチチップモジュール化が可能である。本実施形態では２チップの例を示したが、３チップ以上であっても同様の方法が適用できる。本実施形態では、発光部Ｅ１と受光部Ｒ２、及び発光部Ｅ２と受光部Ｒ１は、それぞれ、光ファイバー７１を介して光学的に接続されている。   The chip module 30 of this embodiment is similar to the chip module 30 of the first embodiment. In the present embodiment, the light emitting unit E1 and the light receiving unit R2 and the light emitting unit E2 and the light receiving unit R1 are optically connected via the optical fiber 71, respectively. In this way, a chip having a light emitting portion and a light receiving portion is coupled by an optical fiber, so that a multichip module can be formed. In the present embodiment, an example of two chips has been shown, but the same method can be applied even if there are three or more chips. In the present embodiment, the light emitting unit E1 and the light receiving unit R2 and the light emitting unit E2 and the light receiving unit R1 are optically connected via the optical fiber 71, respectively.

３−６．第６実施形態
図１３を用いて本発明の第６実施形態のチップモジュール３０について説明する。図１３は、本実施形態のチップモジュール３０の構造を示す断面図である。 3-6. Sixth Embodiment A chip module 30 according to a sixth embodiment of the present invention will be described with reference to FIG. FIG. 13 is a cross-sectional view showing the structure of the chip module 30 of this embodiment.

本実施形態のチップモジュール３０は、第５実施形態のチップモジュール３０に類似している。本実施形態では、発光部Ｅ１と受光部Ｒ２、及び発光部Ｅ２と受光部Ｒ１は、それぞれ、導波路７３を介して光学的に接続されている。導波路７３は、発光部Ｅ１と受光部Ｒ２、及び発光部Ｅ２と受光部Ｒ１をそれぞれ光学的に接続するように後付けすることができる。本実施形態では導波路を用いているので更にコンパクトにチップモジュールを作製できる。   The chip module 30 of this embodiment is similar to the chip module 30 of the fifth embodiment. In the present embodiment, the light emitting unit E1 and the light receiving unit R2 and the light emitting unit E2 and the light receiving unit R1 are optically connected via the waveguide 73, respectively. The waveguide 73 can be retrofitted so as to optically connect the light emitting part E1 and the light receiving part R2, and the light emitting part E2 and the light receiving part R1. In this embodiment, since a waveguide is used, a chip module can be manufactured more compactly.

３−７．第７実施形態
図１４を用いて本発明の第７実施形態のチップモジュール３０について説明する。図１４は、本実施形態のチップモジュール３０の構造を示す断面図である。 3-7. Seventh Embodiment A chip module 30 according to a seventh embodiment of the present invention will be described with reference to FIG. FIG. 14 is a cross-sectional view showing the structure of the chip module 30 of this embodiment.

本実施形態のチップモジュール３０は、第６実施形態のチップモジュール３０に類似している。本実施形態では、チップ数が３枚であり、第１チップＣ１と第２チップＣ２、第２チップＣ２と第３チップＣ３がそれぞれ導波路７３によって光学的に接続されている。   The chip module 30 of this embodiment is similar to the chip module 30 of the sixth embodiment. In the present embodiment, the number of chips is three, and the first chip C1 and the second chip C2, and the second chip C2 and the third chip C3 are optically connected by the waveguide 73, respectively.

３−８．第８実施形態
図１５を用いて本発明の第８実施形態のチップモジュール３０について説明する。図１５は、本実施形態のチップモジュール３０の構造を示す平面図である。 3-8. Eighth Embodiment A chip module 30 according to an eighth embodiment of the present invention will be described with reference to FIG. FIG. 15 is a plan view showing the structure of the chip module 30 of the present embodiment.

本実施形態のチップモジュール３０は、第７実施形態のチップモジュール３０に類似している。本実施形態では、チップ数が４枚である。第１〜第４チップＣ１〜４は、発光部Ｅ１〜Ｅ４と、受光部Ｒ１〜Ｒ４を有している。第１チップＣ１と第２チップＣ２、第２チップＣ２と第３チップＣ３、及び第３チップＣ３と第４チップＣ４がそれぞれ導波路７３によって光学的に接続されている。   The chip module 30 of this embodiment is similar to the chip module 30 of the seventh embodiment. In the present embodiment, the number of chips is four. The first to fourth chips C1 to C4 have light emitting portions E1 to E4 and light receiving portions R1 to R4. The first chip C1 and the second chip C2, the second chip C2 and the third chip C3, and the third chip C3 and the fourth chip C4 are optically connected by the waveguide 73, respectively.

なお、図１２〜１４では、分かりやすい様に両側に発光部と受光部を設置した実施形態を示している。また、図１５では片側に受光部、発光部を集めた実施形態を示している。図８〜１５では分かりやすいように受光部、発光部を配置した実施形態を示しているが、実際にはチップ面積ができるだけ大きくなるように配置することが好ましい。   In addition, in FIGS. 12-14, embodiment which installed the light emission part and the light-receiving part in both sides is shown so that it may be intelligible. FIG. 15 shows an embodiment in which a light receiving part and a light emitting part are gathered on one side. 8 to 15 show an embodiment in which the light receiving part and the light emitting part are arranged for easy understanding, but it is actually preferable to arrange the chip area as large as possible.

以上の実施形態で示した種々の特徴は，互いに組み合わせることができる。１つの実施形態中に複数の特徴が含まれている場合，そのうちの１又は複数個の特徴を適宜抜き出して，単独で又は組み合わせて，本発明に採用することができる。   Various features shown in the above embodiments can be combined with each other. When a plurality of features are included in one embodiment, one or a plurality of features can be appropriately extracted and used in the present invention alone or in combination.

４．実証実験
以下、本発明の効果の実証実験について説明する。以下の実験では、絶縁層中にＧｅをイオン注入し、その後、種々の温度で熱処理を行うことによって、部分的に酸化されたＧｅ酸化物からなる微粒子を含む絶縁層を作製した。次に、この微粒子を含む絶縁層について光ルミネッセンス測定を行い、Ｇｅ酸化物の平均酸化率と発光強度との関係を調べた。 4). Demonstration Experiment Hereinafter, a demonstration experiment of the effect of the present invention will be described. In the following experiments, Ge was ion-implanted into the insulating layer, and then heat treatment was performed at various temperatures to produce an insulating layer containing fine particles made of partially oxidized Ge oxide. Next, photoluminescence measurement was performed on the insulating layer containing the fine particles, and the relationship between the average oxidation rate of the Ge oxide and the emission intensity was examined.

４−１．微粒子を含む絶縁層の作製
以下の方法により、部分的に酸化されたＧｅ酸化物からなる微粒子を含む絶縁層を作製した。 4-1. Production of Insulating Layer Containing Fine Particles An insulating layer containing fine particles made of partially oxidized Ge oxide was produced by the following method.

まず、酸素雰囲気中，１０５０℃、１００分でシリコン基板を熱酸化することによって絶縁層を形成した。   First, an insulating layer was formed by thermally oxidizing a silicon substrate in an oxygen atmosphere at 1050 ° C. for 100 minutes.

次に、Ｇｅ負イオン、５０ｋｅＶで１．４ｘ１０16ｉｏｎｓ／ｃｍ2、２０ｋｅＶで３．２ｘ１０15ｉｏｎｓ／ｃｍ2、１０ｋｅＶで２．２ｘ１０15ｉｏｎｓ／ｃｍ2、をこの順番で多重に注入した。 Next, Ge negative ions, 1.4 × 10 16 ions / cm 2 at 50 keV, 3.2 × 10 15 ions / cm 2 at 20 keV, and 2.2 × 10 15 ions / cm 2 at 10 keV were implanted in this order.

次に、ロータリーポンプで引きながら、窒素を流入させ、１時間熱処理することによってＧｅを部分的に酸化させた。温度については７００、８００、９００又は１０００℃にし、熱処理無しのものを含めて合計５種類の試料を作製した。なお、熱処理装置内に残留している酸素、イオン注入時にＳｉＯ2から解離した酸素、窒素ガス中に微量に存在する不純物としての酸素がＧｅの酸化に寄与したと考えられる。 Next, while pulling with a rotary pump, nitrogen was introduced and heat treatment was performed for 1 hour to partially oxidize Ge. The temperature was set to 700, 800, 900, or 1000 ° C., and a total of five types of samples including those without heat treatment were prepared. It is considered that oxygen remaining in the heat treatment apparatus, oxygen dissociated from SiO 2 at the time of ion implantation, and oxygen as an impurity present in a minute amount in nitrogen gas contributed to the oxidation of Ge.

以上の工程によって、部分的に酸化されたＧｅ酸化物からなる微粒子を含む絶縁層を作製した。   Through the above steps, an insulating layer containing fine particles made of partially oxidized Ge oxide was produced.

４−２．平均酸化率測定
次に、各試料についてＧｅ酸化物の平均酸化率を求めた。平均酸化率は、酸化率測定と、５分間のアルゴンイオン（４ｅＶ）エッチングをシリコン基板に到達するまで繰り返し、表面からの深さが０−５０ｎｍの範囲（Ｇｅ注入範囲）での各酸化率測定で得られた酸化率を代数平均することによって求めた。
酸化率は、島津製作所製のＡＸＩＳ１６５Ｓで測定したＸＰＳスペクトルにおいてＧｅに起因するピークの面積ＳGeと、ＧｅＯに起因するピークの面積ＳGeOを求め、ＳGeO／（ＳGe＋ＳGeO）を算出することによって求めた。酸化率の測定には、Ｇｅ ２ｐピークとそれに対応するＧｅＯのピークを用いた。
ここで、熱処理無しの試料と９００℃で熱処理を行った試料についての、絶縁層７の表面からの深さと、各深さで測定した酸化率との関係を示すグラフを図１６に示す。図１６によると、９００℃で熱処理を行った試料では、絶縁層７表面近傍での酸化率が高いのに対して熱処理無しの試料では絶縁層７表面近傍での酸化率が低いことが分かる。また、どちらの場合も絶縁層の内部に向かうにつれて、酸化率が４０％程度に近づいていることが分かる。 4-2. Average Oxidation Rate Measurement Next, the average oxidation rate of Ge oxide was determined for each sample. The average oxidation rate was measured by repeating the oxidation rate measurement and the 5-minute argon ion (4 eV) etching until reaching the silicon substrate, and measuring each oxidation rate in the range of 0-50 nm in depth from the surface (Ge implantation range). Was obtained by algebraically averaging the oxidation rate obtained in (1).
For the oxidation rate, the peak area S Ge caused by Ge and the peak area S GeO caused by GeO in the XPS spectrum measured by AXIS165S manufactured by Shimadzu Corporation are obtained, and S GeO / (S Ge + S GeO ) is calculated. Was determined by The Ge 2p peak and the corresponding GeO peak were used for the measurement of the oxidation rate.
Here, FIG. 16 shows a graph showing the relationship between the depth from the surface of the insulating layer 7 and the oxidation rate measured at each depth for the sample without heat treatment and the sample heat treated at 900 ° C. According to FIG. 16, it can be seen that the sample heat-treated at 900 ° C. has a high oxidation rate in the vicinity of the surface of the insulating layer 7 whereas the sample without the heat treatment has a low oxidation rate in the vicinity of the surface of the insulating layer 7. In either case, it can be seen that the oxidation rate approaches about 40% toward the inside of the insulating layer.

Ｇｅ酸化物の平均酸化率を測定した結果を図１７に示す。図１７は、熱処理温度とＧｅ酸化物の平均酸化率との関係を示すグラフである。熱処理無しの試料で平均酸化率が３０％となっているのは、Ｇｅイオン注入の際にＳｉＯ2から解離した酸素原子とＧｅとが結合したためであると推測される。 The result of measuring the average oxidation rate of Ge oxide is shown in FIG. FIG. 17 is a graph showing the relationship between the heat treatment temperature and the average oxidation rate of the Ge oxide. The reason why the average oxidation rate of the sample without heat treatment is 30% is presumed to be that oxygen atoms dissociated from SiO 2 and Ge were bonded during Ge ion implantation.

４−３．光ルミネッセンス測定
次に、各試料について光ルミネッセンス測定を行った。この測定は、レーザー光を励起光に用いて行った。チタンサファイアレーザーから３倍高調波の波長２６６ｎｍの光を２５ｍＷの強度で微粒子を含む絶縁層に向けて照射した。微粒子を含む絶縁層から放出された光を浜松ホトニクス製Ｃ５０９４で検出し、スペクトルの波長４００ｎｍ近傍のピーク強度を測定した。 4-3. Photoluminescence measurement Next, photoluminescence measurement was performed on each sample. This measurement was performed using laser light as excitation light. The titanium sapphire laser was irradiated with light having a wavelength of 266 nm of a third harmonic toward the insulating layer containing fine particles with an intensity of 25 mW. The light emitted from the insulating layer containing fine particles was detected by C5094 manufactured by Hamamatsu Photonics, and the peak intensity in the vicinity of the spectral wavelength of 400 nm was measured.

その結果を図１８に示す。図１８を参照すると、平均酸化率が３５〜７０％である場合に高い発光強度で発光しており、平均酸化率が３５〜６０％である場合に特に高い発光強度で発光していることが分かる。光ルミネッセンスで発光しやすい素子は、エレクトロルミネッセンスでも発光しやすいと考えられる。従って、上記平均酸化率のＧｅ酸化物からなる微粒子を含む絶縁層を用いて発光素子を作製すれば、比較的短波長の光を効率的に放出する発光素子が得られることが分かる。   The result is shown in FIG. Referring to FIG. 18, light is emitted with high emission intensity when the average oxidation rate is 35 to 70%, and light is emitted with particularly high emission intensity when the average oxidation rate is 35 to 60%. I understand. An element that easily emits light by photoluminescence is considered to emit light easily by electroluminescence. Therefore, it can be seen that a light-emitting element that efficiently emits light having a relatively short wavelength can be obtained by manufacturing a light-emitting element using an insulating layer containing fine particles made of Ge oxide having an average oxidation rate.

本発明の第１実施形態の発光素子の構造を示す断面図である。It is sectional drawing which shows the structure of the light emitting element of 1st Embodiment of this invention. ガウスフィッティングを説明するためのＸＰＳスペクトルの一例である。It is an example of the XPS spectrum for demonstrating Gaussian fitting. 本発明の第２実施形態の発光素子の構造を示す断面図である。It is sectional drawing which shows the structure of the light emitting element of 2nd Embodiment of this invention. 本発明の一実施形態の半導体チップの発光部を含む部分の構造を示す断面図である。It is sectional drawing which shows the structure of the part containing the light emission part of the semiconductor chip of one Embodiment of this invention. 本発明の一実施形態の半導体チップの発光部の変形例を示す断面図である。It is sectional drawing which shows the modification of the light emission part of the semiconductor chip of one Embodiment of this invention. 本発明の一実施形態の半導体チップの受光部を含む部分の構造を示す断面図である。It is sectional drawing which shows the structure of the part containing the light-receiving part of the semiconductor chip of one Embodiment of this invention. （ａ）〜（ｃ）は、本発明の一実施形態の半導体チップの受光部の変形例を示す断面図である。(A)-(c) is sectional drawing which shows the modification of the light-receiving part of the semiconductor chip of one Embodiment of this invention. 本発明の第１実施形態のチップモジュールの構造を示す断面図である。It is sectional drawing which shows the structure of the chip module of 1st Embodiment of this invention. 本発明の第２実施形態のチップモジュールの構造を示す断面図である。It is sectional drawing which shows the structure of the chip module of 2nd Embodiment of this invention. 本発明の第３実施形態のチップモジュールの構造を示す断面図である。It is sectional drawing which shows the structure of the chip module of 3rd Embodiment of this invention. 本発明の第４実施形態のチップモジュールの構造を示す断面図である。It is sectional drawing which shows the structure of the chip module of 4th Embodiment of this invention. 本発明の第５実施形態のチップモジュールの構造を示す断面図である。It is sectional drawing which shows the structure of the chip module of 5th Embodiment of this invention. 本発明の第６実施形態のチップモジュールの構造を示す断面図である。It is sectional drawing which shows the structure of the chip module of 6th Embodiment of this invention. 本発明の第７実施形態のチップモジュールの構造を示す断面図である。It is sectional drawing which shows the structure of the chip module of 7th Embodiment of this invention. 本発明の第８実施形態のチップモジュールの構造を示す断面図である。It is sectional drawing which shows the structure of the chip module of 8th Embodiment of this invention. 本発明の効果実証実験に係る、絶縁層表面からの深さと酸化率との関係を示すグラフである。It is a graph which shows the relationship between the depth from the insulating-layer surface and oxidation rate based on the effect verification experiment of this invention. 本発明の効果実証実験に係る、熱処理温度と、Ｇｅ酸化物の平均酸化率との関係を示すグラフである。It is a graph which shows the relationship between the heat processing temperature which concerns on the effect verification experiment of this invention, and the average oxidation rate of Ge oxide. 本発明の効果実証実験に係る、Ｇｅ酸化物の平均酸化率と、発光強度の相対値との関係を示すグラフである。It is a graph which shows the relationship between the average oxidation rate of Ge oxide and the relative value of emitted light intensity which concerns on the effect verification experiment of this invention.

符号の説明Explanation of symbols

１：第１電極 ３：第２電極 ５：微粒子 ７：絶縁層 ８：ＦＥＴ ９：半導体基板 １０：発光素子 １１，１２：ソース及びドレイン電極 １３：ゲート絶縁膜 １５：ゲート電極 １７：層間絶縁膜 １９：発光素子の上方の領域 ２０：半導体チップ ２１：配線 ２３：ＦＥＴ ２５：ｐ型拡散層 ２７：ｉ型層 ２８：ｎ型拡散層 ２９：配線 ３０：チップモジュール ３１，２２：ソース及びドレイン電極 ３３：ゲート絶縁膜 ３５：ゲート電極 ３７：反射防止膜 ３９：遮光膜 ４１：遮光膜 ５４：導波路 ５７：搭載基板上の電極 ５９：導電ワイヤ ６１：バンプ ７１：光ファイバー ７３：導波路 Ｃ１〜Ｃ４：半導体チップ Ｅ１〜Ｅ４：半導体チップの発光部 Ｒ１〜Ｒ４：半導体チップの受光部 Ｓ：搭載基板 ＥＳ：搭載基板の発光部 ＲＳ：搭載基板の受光部 1: First electrode 3: Second electrode 5: Fine particle 7: Insulating layer 8: FET 9: Semiconductor substrate 10: Light emitting element 11, 12: Source and drain electrode 13: Gate insulating film 15: Gate electrode 17: Interlayer insulating film 19: Region above the light emitting element 20: Semiconductor chip 21: Wiring 23: FET 25: p-type diffusion layer 27: i-type layer 28: n-type diffusion layer 29: Wiring 30: chip module 31 and 22: source and drain electrodes 33: Gate insulating film 35: Gate electrode 37: Antireflection film 39: Light shielding film 41: Light shielding film 54: Waveguide 57: Electrode on mounting substrate 59: Conductive wire 61: Bump 71: Optical fiber 73: Waveguide C1 to C4 : Semiconductor chip E1 to E4: Light emitting part of semiconductor chip R1 to R4: Light receiving part of semiconductor chip S: Mounting substrate ES: Tower The light-emitting portion of the substrate RS: the mounting substrate light-receiving unit

Claims (15)

第１電極と、第２電極と、第１及び第２電極間に設けられ且つ微粒子を含む絶縁層を備え、前記微粒子は、Ｇｅの酸化物であり、その平均酸化率が３５〜７０％であることを特徴とする発光素子。 A first electrode; a second electrode; and an insulating layer provided between the first and second electrodes and including fine particles, wherein the fine particles are an oxide of Ge, and an average oxidation rate thereof is 35 to 70%. There is a light-emitting element. 前記平均酸化率は、３５〜６０％である請求項１に記載の発光素子。 The light emitting device according to claim 1, wherein the average oxidation rate is 35 to 60%. 前記微粒子の最大粒径は、１〜２０ｎｍである請求項１又は２に記載の発光素子。 The light emitting device according to claim 1, wherein the fine particles have a maximum particle size of 1 to 20 nm. 前記微粒子の最大粒径は、１〜６ｎｍである請求項３に記載の発光素子。 The light emitting device according to claim 3, wherein the fine particles have a maximum particle size of 1 to 6 nm. 第１電極は、Ｎ型半導体からなり、第２電極は、Ｐ型半導体からなる請求項１〜４の何れか１つに記載の発光素子。 The light emitting device according to claim 1, wherein the first electrode is made of an N-type semiconductor, and the second electrode is made of a P-type semiconductor. 半導体基板と、前記半導体基板上に形成された半導体回路と、前記半導体回路に電気的に接続された発光部を備え、前記発光部は、請求項１〜５に記載の発光素子で構成されている半導体チップ。 A semiconductor substrate, a semiconductor circuit formed on the semiconductor substrate, and a light emitting unit electrically connected to the semiconductor circuit, wherein the light emitting unit includes the light emitting element according to claim 1. Semiconductor chip. 前記半導体回路に電気的に接続された受光部をさらに備える請求項６に記載の半導体チップ。 The semiconductor chip according to claim 6, further comprising a light receiving portion electrically connected to the semiconductor circuit. 前記受光部は、第３電極と、第４電極と、第３及び第４電極間に設けられ且つ微粒子を含む絶縁層を備える受光素子からなる請求項７に記載の半導体チップ。 The semiconductor chip according to claim 7, wherein the light receiving unit includes a light receiving element including a third electrode, a fourth electrode, and an insulating layer provided between the third and fourth electrodes and including fine particles. 第１半導体チップと、第１半導体チップ上に面付けされた第２半導体チップとを備え、
第１半導体チップ及び第２半導体チップは、それぞれ、請求項７又は８に記載の半導体チップからなり、
第１半導体チップの発光部と第２半導体チップの受光部は、光学的に接続されており、
第１半導体チップの受光部と第２半導体チップの発光部は、光学的に接続されているチップモジュール。 A first semiconductor chip, and a second semiconductor chip imposed on the first semiconductor chip,
Each of the first semiconductor chip and the second semiconductor chip comprises the semiconductor chip according to claim 7 or 8,
The light emitting part of the first semiconductor chip and the light receiving part of the second semiconductor chip are optically connected,
The light receiving unit of the first semiconductor chip and the light emitting unit of the second semiconductor chip are optically connected chip modules. 第１半導体チップが表面に面付けされた搭載基板をさらに備え、
前記搭載基板と第１半導体チップは、少なくとも２箇所において互いに電気的に接続されている請求項９に記載のチップモジュール。 A mounting substrate having a first semiconductor chip imposed on the surface;
The chip module according to claim 9, wherein the mounting substrate and the first semiconductor chip are electrically connected to each other in at least two places. 前記搭載基板は、発光部及び受光部を有し、
前記搭載基板の発光部と第１半導体チップの受光部は、光学的に接続されており、
前記搭載基板の受光部と第１半導体チップの発光部は、光学的に接続されている請求項１０に記載のチップモジュール。 The mounting substrate has a light emitting part and a light receiving part,
The light emitting part of the mounting substrate and the light receiving part of the first semiconductor chip are optically connected,
The chip module according to claim 10, wherein the light receiving portion of the mounting substrate and the light emitting portion of the first semiconductor chip are optically connected. 第１半導体チップは、前記発光部及び受光部をそれぞれ複数有し、
第２半導体チップは、前記発光部及び受光部をそれぞれ複数有し、
第１半導体チップの複数の発光部と第２半導体チップの複数の受光部は、それぞれ、
光学的に接続されており、
第１半導体チップの複数の受光部と第２半導体チップの複数の発光部は、それぞれ、
光学的に接続されている請求項９〜１１の何れか１つに記載のチップモジュール。 The first semiconductor chip has a plurality of light emitting units and light receiving units, respectively.
The second semiconductor chip has a plurality of light emitting units and light receiving units, respectively.
The plurality of light emitting units of the first semiconductor chip and the plurality of light receiving units of the second semiconductor chip are respectively
Optically connected,
The plurality of light receiving portions of the first semiconductor chip and the plurality of light emitting portions of the second semiconductor chip are respectively
The chip module according to claim 9, which is optically connected. 第１半導体チップ及び第２半導体チップは、一体としてパッケージングされている請求項９〜１２の何れか１つに記載のチップモジュール。 The chip module according to claim 9, wherein the first semiconductor chip and the second semiconductor chip are packaged as a single unit. 搭載基板と、前記搭載基板上に面付けされた請求項７又は８に記載の半導体チップとを備え、
前記搭載基板は、発光部及び受光部を備え、
前記搭載基板の発光部と前記半導体チップの受光部は、光学的に接続されており、
前記搭載基板の受光部と前記半導体チップの発光部は、光学的に接続されているチップモジュール。 A mounting substrate; and the semiconductor chip according to claim 7 or 8 that is imposed on the mounting substrate.
The mounting substrate includes a light emitting unit and a light receiving unit,
The light emitting part of the mounting substrate and the light receiving part of the semiconductor chip are optically connected,
A chip module in which a light receiving portion of the mounting substrate and a light emitting portion of the semiconductor chip are optically connected. 第１電極と、第２電極と、第１及び第２電極間に設けられ且つ微粒子を含む絶縁層を備える発光素子の製造方法であって、
前記絶縁層にＧｅイオンを注入し、その後、平均酸化率が３５〜７０％であるＧｅ酸化物からなる微粒子が形成されるように熱処理を行う工程を備える発光素子の製造方法。 A method for manufacturing a light emitting device comprising a first electrode, a second electrode, and an insulating layer provided between the first and second electrodes and containing fine particles,
A method for manufacturing a light-emitting element, comprising the step of implanting Ge ions into the insulating layer and then performing a heat treatment so as to form fine particles made of Ge oxide having an average oxidation rate of 35 to 70%.
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